JP3595155B2

JP3595155B2 - Electric motor driving device and electric power steering device

Info

Publication number: JP3595155B2
Application number: JP5233998A
Authority: JP
Inventors: 栄樹野呂; 良信向
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 1998-03-04
Filing date: 1998-03-04
Publication date: 2004-12-02
Anticipated expiration: 2018-03-04
Also published as: JPH11245829A

Description

【０００１】
【発明の属する技術分野】
この発明は、電動機駆動装置および電動パワーステアリング装置に係り、詳しくは、プリチャージ回路を備えることで電源安定化用コンデンサへの突入電流（ラッシュカレント）を抑制するようにした電動機駆動装置および電動パワーステアリング装置に関するものである。
【０００２】
【従来の技術】
図５は従来の電動パワーステアリング装置のブロック構成図である。従来の電動パワーステアリング装置１０１は、操舵トルク検出器１０２と、車速検出器１０３と、制御装置１０４と、電動機１０５と、車載のバッテリ電源１０６と、ヒューズ１０７と、イグニッションスイッチ１０８等から構成されている。制御装置１０４は、逆電圧阻止用ダイオード１１１と、定電圧回路（ＲＥＧ）１１２と、制御部（ＣＰＵ部）１１３と、電源供給用リレー駆動回路１１４と、電源供給用リレー１１５と、ゲート駆動回路１１６と、駆動回路（ＦＥＴブリッジ回路）１１７と、電流検出器１１８と、電源安定化用コンデンサ１１９とを備えている。
【０００３】
イグニッションスイッチ１０８がオン（閉）状態に操作されると、バッテリ電源１０６からヒューズ１０７，イグニッションスイッチ１０８，逆電圧阻止用ダイオード１１１を介して定電圧回路（ＲＥＧ）１１２にバッテリ電源１０６が供給される。定電圧回路（ＲＥＧ）１１２は、バッテリ電源１０６から電力の供給を受けて回路用電源ＶＣＣ（例えば＋５ボルト）を生成して出力する。
【０００４】
制御部１１３は、マイクロコンピュータシステムを用いて構成されている。制御部１１３は、回路用電源ＶＣＣが供給されるとＲＯＭ等に予め格納された制御プログラムに基づいて制御動作を開始する。制御部１１３は初期化処理を行なった後に、電源供給用リレー駆動制御信号１１３ａを出力する。これにより、電源供給用リレー駆動回路１１４を介して電源供給用リレー１１５の励磁巻線１１５ａに励磁電流が供給され、電源供給用リレー１１５の接点１１５ｂがオン（閉）状態となる。電源供給用リレー１１５の接点１１５ｂがオン（閉）状態となることで、電源安定化用コンデンサ１１９が充電され、ゲート駆動回路１１６ならびに駆動回路１１７にバッテリ電源１０６が供給される。
【０００５】
操舵トルク検出器１０２で検出された操舵トルクに係る電圧信号（以下操舵トルク信号と記す）ＴＳは制御部１１３へ供給される。車速検出器１０３で検出された車速に係る電圧信号（以下車速信号と記す）ＶＳは制御部１１３へ供給される。電流検出器１１８で検出された電動機電流に係る電圧信号（以下電動機電流信号と記す）ＩＭは制御部１１３へ供給される。制御部１１３は、Ａ／Ｄ変換器を備えており、各信号ＴＳ，ＶＳ，ＩＭをデジタル量として取り込む。制御部１１３は、操舵トルクと車速とに基づいて電動機１０５から供給する操舵補助トルクを求めるとともに、求めた操舵補助トルクを発生させるための目標電動機電流を求める。制御部１１３は、目標電動機電流と電動機に実際に供給されている電動機電流ＩＭとの偏差を求め、求めた偏差に基づいて各ＰＷＭ信号１１３ｂを生成して出力する。各ＰＷＭ信号１１３ｂはゲート駆動回路１１６へ供給される。
【０００６】
駆動回路１１７は、４個の電力用電界効果トランジスタＱ１〜Ｑ４をＨ型ブリッジ接続して構成されている。ゲート駆動回路１１６は、各ＰＷＭ信号１１３ｂに基づいて各電力用電界効果トランジスタＱ１〜Ｑ４のゲートにゲート電力を供給する。これにより、電動機１０５のＰＷＭ運転がなされ、電動機１０５から供給する操舵補助トルクの制御がなされる。
【０００７】
駆動回路１１７の近傍に電源安定化用コンデンサ１１９を配置している。電源安定化用コンデンサ１１９は大容量のものを用いることで、電源インピーダンスを低く保つようにしている。電源安定化用コンデンサ１１９を設けない場合ならびに電源安定化用コンデンサ１１９をバッテリ電源１０６の近傍に配置した場合は、バッテリ電源１０６から駆動回路１１７までの配線のインピーダンスの影響によってスイッチング電流波形，スイッチング電圧波形に歪みが生じ、ＰＷＭ信号のデューティに正確に対応した電動機電流を電動機１０５へ供給できないことがある。
【０００８】
駆動回路１１７を構成する電力用電界効果トランジスタＱ１〜Ｑ４は、その構造上ドレイン−ソース間に寄生ダイオードが形成されている。この寄生ダイオードは、アノードがソース側、カソードがドレイン側に形成されている。このため、駆動回路１１７に逆極性の電圧を供給すると（バッテリ電源１０６の正極側と負極側を逆接続すると）、寄生ダイオードを介して短絡電流が流れ、電力用電界効果トランジスタＱ１〜Ｑ４の特性が劣化することがある。そこで、バッテリ電源１０６と駆動回路１１７との間に電源供給用リレー１１５の常開接点１１５ｂを介設し、制御装置１０４に供給されるバッテリ電源１０６の極性が正常である場合に、電源供給用リレー１１５を動作させるようにしている。
【０００９】
なお、電源供給用リレー１１５の接点１１５ｂの後段側（駆動回路１１７側）に電源安定化用コンデンサ１１９を配置する回路構成は、特開平８−１１７３２号公報の図３にも示されている。
【００１０】
【発明が解決しようとする課題】
供給用リレー１１５の接点１１５ｂの後段側（駆動回路１１７側）に電源安定化用コンデンサ１１９を配置する回路構成では、接点１１５ｂがオン状態（閉状態）になった際に、電源安定化用コンデンサ１１９が急速充電されることになり、この電源安定化用コンデンサ１１９への突入電流（ラッシュカレント）によって接点１１５ｂが溶着したり損傷したりする虞れがある。
【００１１】
この発明はこのような課題を解決するためなされたもので、電源安定化用コンデンサへの突入電流（ラッシュカレント）を抑制するようにした電動機駆動装置および電動パワーステアリング装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記課題を解決するためこの発明に係る電動機駆動装置は、電動機、電動機を駆動する駆動回路、駆動回路の両端に接続された電源安定化用コンデンサ、電源と駆動回路との間に設けられたリレー回路を備えた電動機駆動装置において、リレー回路を閉成する前に電源安定化用コンデンサに電荷をチャージするプリチャージ回路を備え、電源安定化用コンデンサの両端子電圧を分圧した分圧電圧を検出し、分圧電圧の変化量が設定値以下となったときに電源安定化コンデンサの充電を判断することを特徴とする。
【００１３】
この発明に係る電動パワーステアリング装置は、ステアリング系に補助トルクを付加する電動機と、電動機を駆動するＦＥＴブリッジ回路と、ＦＥＴブリッジ回路の両端に接続された電源安定化用コンデンサと、車載のバッテリとＦＥＴブリッジ回路との間に設けられたリレー回路と、ＦＥＴブリッジ回路を制御する制御部とからなる電動パワーステアリング装置において、バッテリと電源安定化用コンデンサとの間をリレー回路を介することなく結線するバイパス回路を設けるとともに、制御部はリレー回路を閉成する前にバイパス回路を介して電源安定化用コンデンサに電荷をチャージするようにし、電源安定化用コンデンサの両端子電圧を分圧した分圧電圧を検出し、分圧電圧の変化量が設定値以下となったときに電源安定化コンデンサの充電を判断することを特徴とする。バイパス回路は少なくとも抵抗を備えて構成される。
【００１４】
この発明に係る電動機駆動回路は、電源安定化用コンデンサに電荷をチャージするプリチャージ回路を備えたので、プリチャージ回路を介して電源安定化用コンデンサを充電することができる。電源安定化用コンデンサが完全に充電された後にリレー回路を閉成することで、突入電流（ラッシュカレント）をなくすことができる。また、電源安定化用コンデンサがほぼ充電された状態でリレー回路を閉成することで、突入電流（ラッシュカレント）を小さな値に抑制することができる。
【００１５】
この発明に係る電動パワーステアリング装置は、バッテリと電源安定化用コンデンサとの間をリレー回路を介することなく結線するバイパス回路を設けたので、このバイパス回路を介して電源安定化用コンデンサを充電することができる。電源安定化用コンデンサが完全に充電された後にリレー回路を閉成することで、突入電流（ラッシュカレント）をなくすことができる。また、電源安定化用コンデンサがほぼ充電された状態でリレー回路を閉成することで、突入電流（ラッシュカレント）を小さな値に抑制することができる。
【００１６】
【発明の実施の形態】
以下この発明の実施の形態を添付図面に基づいて説明する。なお、本実施の形態では、電動機駆動装置の具体例として電動パワーステアリング装置について説明する。図１は電動パワーステアリング装置の一例を示す模式構造図である。電動パワーステアリング装置１は、ステアリング系に電動機１０を備え、電動機１０から供給する動力を制御装置２０を用いて制御することによって、運転者の操舵力を軽減している。
【００１７】
ステアリングホイール（操向ハンドル）２に一体的に設けられたステアリング軸３は、自在継ぎ手４ａ，４ｂを有する連結軸４を介してラック＆ピニオン機構５のピニオン６へ連結される。ラック軸７はピニオン６と噛合するラック歯７ａを備える。ラック＆ピニオン機構５は、ピニオン６の回動をラック７の軸方向への往復運動へ変換する。ラック軸７の両端にタイロッド８を介して転動輪としての左右の前輪９が連結される。ステアリングホイール２を操舵すると、ラック＆ピニオン機構５ならびにタイロッド８を介して前輪（操向車輪）９が揺動される。これにより車両の向きを変えることができる。
【００１８】
操舵力を軽減するために、操舵補助トルク（アシストトルク）を供給する電動機１０をラック軸７と同軸的に配置し、ラック軸７にほぼ平行に設けられたボールねじ機構１１を介して電動機１０の回動出力を推力に変換して、ラック軸７に作用させている。電動機１０のロータには、駆動側ヘリカルギア１０ａが一体的に設けられている。ボールねじ機構１１のねじ軸１１ａの軸端に一体的に設けられたヘリカルギア１１ｂと駆動側ヘリカルギア１０ａとを噛合させている。ボールねじ機構１１のナット１１ｃはラック軸７に連結されている。
【００１９】
ステアリングボックス（図示しない）に設けられた操舵トルク検出器（操舵トルクセンサ）１２によってピニオン６に作用する手動操舵トルクを検出し、検出した操舵トルクに応じた操舵トルク信号１２ａ（ＴＳ）を制御装置２０へ供給している。制御装置２０は、操舵トルク信号１２ａを主信号として電動機１０の運転を行なって、電動機１０の出力パワー（操舵補助トルク）を制御する。
【００２０】
図２は制御装置の一具体例を示すブロック構成図である。制御装置２０は、ＣＰＵ部２１と、ＣＰＵ動作監視回路（ＷＤＴ：ウォッチドックタイマ）２２と、異常時出力停止回路２３と、ゲート駆動回路２４と、駆動回路（ＦＥＴブリッジ回路）２５と、電流検出器２６と、Ａ／Ｄ変換器２７と、異常記憶部２８と、定電圧回路（ＲＥＧ）２９と、パワーオンリセット回路（ＰＯＲ）３０と、電源供給用リレー３１と、電動機遮断用リレー３２と、各リレー駆動回路３３，３４と、各動作状態検出回路３５，３６，３７と、各電源供給用ダイオード３８，３９と、突入電流制限用抵抗４０と、電源安定化用コンデンサ４１と、イグニッションスイッチ操作状態検出回路３５の入力側に逆電圧が供給されるのを防止する逆電圧阻止用ダイオード４２とからなる。符号５０はバッテリ電源、符号５１はヒューズ、符号５２はイグニッションスイッチ、符号４３は車速検出器、符号１２は操舵トルク検出器である。
【００２１】
電源供給用リレー３１と電源供給用リレー駆動回路３３とで特許請求の範囲に記載したリレー回路を構成している。電源供給用ダイオード３８と突入電流制限用抵抗４０とで請求項１に記載したプリチャージ回路、ならびに、請求項２に記載したバイパス回路を構成している。電源安定化用コンデンサ４１は、駆動回路（ＦＥＴブリッジ回路）２５の近傍に配置している。
【００２２】
ＣＰＵ部２１は、ＣＰＵ，ＲＯＭ，ＲＡＭ，入出力ポート，システムコントローラ等からなるマイクロコンピュータシステムを１チップに集積した１チップマイクロコンピュータを用いて構成している。ＣＰＵ部２１は、ＲＯＭに格納された制御プログラムに基づいて電動機１０を運転するための各種処理を繰り返し実行するとともに、ＣＰＵ部２１が正常に動作していることを示す動作確認信号（パルス信号）２１ａを所定周期毎に出力ポートＯ７から出力する。例えば、ＣＰＵ部２１は、入力処理，演算処理，出力処理等の一連の処理を行なった後に動作確認信号の出力処理を行なうことを繰り返すことで、ＣＰＵ部２１が正常に動作している場合には所定の周期で動作確認信号２１ａを出力するよう構成している。本実施の形態では、ＣＰＵ部２１が正常に動作している場合には、約１．５ミリ秒周期で動作確認信号２１ａが出力される。
【００２３】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、ＣＰＵ部２１の出力ポートＯ７から供給される動作確認信号２１ａの周期を監視し、動作確認信号２１ａの周期が予め設定した許容周期範囲を外れている場合は、ＣＰＵ部２１の動作が異常であると判断して動作異常検出信号２２ａを出力する。本実施の形態では、ＣＰＵ動作監視回路（ＷＤＴ）２２は、動作確認信号２１ａの周期が２ミリ秒を越えた場合、ならびに、動作確認信号２１ａの周期が１ミリ秒未満となった場合に、ＣＰＵ部２１の動作が異常であると判断して、Ｌレベルの動作異常検出信号２２ａを出力する。なお、ＣＰＵ動作監視回路（ＷＤＴ）２２は、パワーオンリセット信号３０ａの供給が停止された時点から動作確認信号２１ａの周期監視動作を開始するよう構成している。
【００２４】
異常時出力停止回路２３は、ＣＰＵ動作監視回路（ＷＤＴ）２２によってＣＰＵ部２１の動作異常が検出された際に、その異常検出出力である動作異常検出信号２２ａに基づいてＣＰＵ部２１から出力される各種の制御信号が各制御対象へ供給されるのを阻止する。ＣＰＵ暴走時には正常でない（所望しない）制御信号が出力されることがあるが、異常時出力停止回路２３を設けることで正常でない制御信号が各制御対象へ供給されるのを防止することができる。本実施の形態では、ＣＰＵ部２１の各出力ポートＯ１〜Ｏ６から出力される各制御信号に対応して２入力アンド回路（論理積回路）Ａ１〜Ａ６をそれぞれ設け、各２入力アンド回路Ａ１〜Ａ６の一方の入力端子に各制御信号をそれぞれ供給するとともに、各２入力アンド回路Ａ１〜Ａ６の他方の入力端子に動作異常検出信号２２ａを供給することで、ＣＰＵ部２１が正常動作状態にあるときはＣＰＵ部２１の各出力ポートＯ１〜Ｏ６から出力される各制御信号が後段の各回路部へ供給され、ＣＰＵ部２１の動作異常が検出された際には各アンド回路Ａ１〜Ａ６の出力がＬレベルになるようにして、各制御信号が後段の各回路部へ供給されないようにしている。なお、異常時出力停止回路２３は、３ステートバッファ回路を用いて、ＣＰＵ部２１の動作異常が検出された際には３ステートバッファ回路の出力側を高インピーダンス状態にする構成としてもよい。
【００２５】
ゲート駆動回路２４は、ＣＰＵ部２１の各出力ポートＯ３〜Ｏ６から出力され各アンド回路Ａ３〜Ａ６を介して供給されるＰＷＭ信号に基づいて、駆動回路（ＦＥＴブリッジ回路）２５を構成する電力用の各電界効果トランジスタＱ１〜Ｑ４のそれぞれのゲートへゲート電力を供給する。
【００２６】
電流検出器２６は、駆動回路（ＦＥＴブリッジ回路）２５を介して電動機１０へ供給される電流を検出し、検出した電流に応じた電圧信号（電動機電流信号）ＩＭを出力する。電流検出器２６は、電流検出用の抵抗と、電流検出用の抵抗の両端に発生した電圧を増幅する直流増幅器とで構成している。検出した電流に応じた電圧信号ＩＭはＡ／Ｄ変換器２７へ供給される。なお、電流検出器２６は、ホール素子を備えた電流センサを利用して構成してもよい。
【００２７】
Ａ／Ｄ変換器２７は、マルチプレクス入力型のものを用いている。Ａ／Ｄ変換器２７の各入力端子には、車速検出器４３から出力される車速に応じた電圧信号（車速信号）ＶＳ、操舵トルク検出器１２から出力される操舵トルクならびに操舵方向に応じた電圧信号（操舵トルク信号）ＴＳ、および、電流検出器２６から出力される電動機電流に応じた電圧信号（電動機電流信号）ＩＭがそれぞれ供給される。ＣＰＵ部２１は、Ａ／Ｄ変換器２７に対してＡ／Ｄ変換対象入力を指定する情報を、ＣＰＵ部２１のバス入出力端子群ＢＩＯに接続されたバス（アドレスバス，データバス，コントロールバス）ＢＵＳを介して供給することで、指定した変換対象入力のＡ／Ｄ変換を行なわせ、そのＡ／Ｄ変換結果をバスＢＵＳを介して取り込む。
【００２８】
異常記憶部２８は、例えばＥＥＰＲＯＭやフラッシュメモリ等の不揮発性メモリで構成している。ＣＰＵ部２１は、制御装置２０に異常等が発生した場合、その異常内容等を示す情報をバスＢＵＳを介して異常記憶部２８へ格納する。また、ＣＰＵ部２１は、異常記憶部２８に格納されている異常情報等をバスＢＵＳを介して読み出し、読み出した異常情報等に基づいて制御内容を変更したり、また、読み出した異常情報等を図示しないシリアル通信ポートを介して他の装置へ伝送できるようにしている。
【００２９】
定電圧回路（ＲＥＧ）２９は、各電源供給用ダイオード３８，３９を介してバッテリ電源５０から供給される直流電源に基づいて、安定化された回路用電源ＶＣＣ（例えば５ボルト）を出力する。回路用電源ＶＣＣは、ＣＰＵ部２１，ＣＰＵ動作監視回路２２，異常時出力停止回路２３，電流検出器２６，Ａ／Ｄ変換器２７，異常記憶部２８，パワーオンリセット回路３０等の各回路部へ供給される。
【００３０】
パワーオンリセット回路（ＰＯＲ）３０は、回路用電源ＶＣＣが供給された時点から所定時間の間に亘ってパワーオンリセット信号３０ａを出力する。パワーオンリセット信号３０ａは、ＣＰＵ部２１のリセット入力端子ＲＳへ供給される。パワーオンリセット信号３０ａによってＣＰＵ部２１のリセット（初期化）がなされる。
【００３１】
イグニッションスイッチ５２がオン状態に操作されると、バッテリ電源５０からヒューズ５１，イグニッションスイッチ５２，一方の電源供給用ダイオード３８を介して定電圧回路（ＲＥＧ）２９へバッテリ電源５０が供給され、定電圧回路（ＲＥＧ）２９から回路用電源ＶＣＣが出力される。パワーオンリセット信号３０ａによってＣＰＵ部２１のリセットがなされた後に、ＣＰＵ部２１の制御動作が開始される。ＣＰＵ部２１は、以下に述べる初期状態設定処理ならびに初期の異常検出処理を最初に行なう。
【００３２】
イグニッションスイッチ５２がオン状態に操作されると、逆電圧阻止用ダイオード４２を介してイグニッションスイッチ操作状態検出回路３５の入力端子にバッテリ電源５０が供給される。イグニッションスイッチ操作状態検出回路３５は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。イグニッションスイッチ操作状態検出回路３５の出力は、ＣＰＵ部２１の入力ポートＩ３に供給される。これにより、ＣＰＵ部２１のポート入力Ｉ３は、イグニッションスイッチ５２がオンのときはＬレベルになり、イグニッションスイッチ５２がオフのときはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ３の論理レベルをチェックすることで、イグニッションスイッチ５２の操作状態（オンまたはオフ）を検出する。
【００３３】
ＣＰＵ部２１は、イグニッションスイッチ５２がオン状態であることを検出した時点から予め設定したプリチャージ時間が経過した時点で、出力ポートＯ１からＨレベルの電源供給用リレー駆動信号２１ｂを出力する。イグニッションスイッチ５２がオン状態に操作されると、一方の電源供給用ダイオード３８および突入電流制限用抵抗４０を介して電源安定化用コンデンサ４１への充電がなされる。プリチャージ時間は、完全に放電状態にある電源安定化用コンデンサ４１がほぼ充電状態になるまでの時間を設定している。これにより、電源安定化用コンデンサ４１がほぼ充電状態になった後に、電源供給用リレー駆動信号２１ｂが出力される。
【００３４】
電源供給用リレー駆動信号２１ｂは、２入力アンド回路Ａ１を介して電源供給用リレー駆動回路３３へ供給される。電源供給用リレー駆動回路３３は、その入力端子がＨレベルになると電源供給用リレー駆動回路３３内の出力トランジスタ（図示せず）がオン状態となるよう構成している。したがって、電源供給用リレー駆動信号２１ｂに基づいて電源供給用リレー３１の励磁巻線３１ａに励磁電流が供給され、電源供給用リレー３１の接点３１ｂがオン状態となる。電源安定化用コンデンサ４１がほぼ充電状態になった後に、電源供給用リレー３１の接点３１ｂをオン状態にするので、電源供給用リレー３１の接点３１ｂを介して電源安定化用コンデンサ４１を充電する電流を小さな値に抑制することができる。なお、完全に放電状態にある電源安定化用コンデンサ４１がほぼ充電状態になるまでの時間が数１００ミリ秒〜数秒になるように突入電流制限用抵抗４０の抵抗値を設定している。
【００３５】
また、一方の電源供給用ダイオード３８を介して電源供給用リレー３１の励磁巻線３１ａに励磁電流を供給する構成としているので、バッテリ電源５０の極性を誤って逆に接続した場合でも、電源供給用リレー駆動回路３３の出力側に逆電圧が供給されることがない。同様に、電源安定化用コンデンサ４１に逆電圧が供給されることがない。
【００３６】
電源供給用リレー３１の接点３１ｂがオン状態になると、バッテリ電源５０がゲート駆動回路２４，Ｈ型ブリッジ回路２５へ供給されるとともに、他方の電源供給用ダイオード３９を介して定電圧回路２９へ供給される。他方の電源供給用ダイオード３９を介して定電圧回路２９へバッテリ電源５０を供給する構成にすることで、イグニッションスイッチ５２がオフ状態に操作されても、電源供給用リレー３１の接点３１ｂがオン状態に駆動されている間は、定電圧回路２９を介して各回路部へ回路用電源ＶＣＣを供給して、各回路部が動作できるようにしている。
【００３７】
また、電源供給用リレー３１がオン状態に駆動されると、電源供給用ダイオード３８および電源供給用リレー３１の接点３１ｃを介してバッテリ電源５０が電源供給用リレー動作状態検出回路３６の入力端子へ供給される。電源供給用リレー動作状態検出回路３６は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。電源供給用リレー動作状態検出回路３６の出力は、ＣＰＵ部２１の入力ポートＩ２へ供給される。これにより、ＣＰＵ部２１のポート入力Ｉ２は、電源供給用リレー３１が動作状態にあるときにはＬレベルになり、電源供給用リレー３１が非動作状態にあるときにはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ２の論理レベルをチェックすることで、電源供給用リレー３１の動作／非動作状態を検出する。ＣＰＵ部２１は、出力ポートＯ１からＨレベルの電源供給用リレー駆動信号２１ｂを出力しているにもかかわらず、電源供給用リレー３１が動作状態にあることを検出できない場合には、電源供給用リレー３１の駆動に異常があることを示す異常情報を異常記憶部２８に記憶させる。
【００３８】
ＣＰＵ部２１は、電源供給用リレー３１が動作状態であることを検出すると、出力ポートＯ３を所定時間に亘ってＨレベルにする。このＨレベルの出力は２入力アンド回路Ａ３を介してゲート駆動回路２４へ供給され、ゲート駆動回路２４から上側アームを構成する一方の電界効果トランジスタＱ１のゲートにゲート電力が供給される。ＣＰＵ部２１は、出力ポートＯ３からＨレベルの信号を出力している状態で、Ａ／Ｄ変換器２７を介して電流検出器２５の検出電流値を読み込む。ＣＰＵ部２１は、読み込んだ電流値がゼロでない場合（または所定値を越えている場合）は、下側アームを構成する一方の電界効果トランジスタＱ３に短絡障害等が生じているものと判断し、電界効果トランジスタＱ３が故障である旨の情報を異常記憶部２８へ書き込む。
【００３９】
次に、ＣＰＵ部２１は、出力ポートＯ４からＨレベルの信号を出力することで、上側アームを構成する他方の電界効果トランジスタＱ２のゲートにゲート電力を供給させ、その状態で電流検出器２５の検出電流値を読み込むことで、下側アームを構成する他方の電界効果トランジスタＱ４に短絡障害が生じていないか否かをチェックする。また、ＣＰＵ部２１は、出力ポートＯ５からＨレベルの信号を出力することで、下側アームを構成する一方の電界効果トランジスタＱ３のゲートにゲート電力を供給させ、その状態で電流検出器２５の検出電流値を読み込むことで、上側アームを構成する一方の電界効果トランジスタＱ１に短絡障害が生じていないか否かをチェックする。さらに、ＣＰＵ部２１は、出力ポートＯ６からＨレベルの信号を出力することで、下側アームを構成する他方の電界効果トランジスタＱ４のゲートにゲート電力を供給させ、その状態で電流検出器２５の検出電流値を読み込むことで、上側アームを構成する他方の電界効果トランジスタＱ１に短絡障害が生じていないか否かをチェックする。
【００４０】
ＣＰＵ部２１の出力ポートＯ３からＨレベルの信号を出力することで、上側アームを構成する一方の電界効果トランジスタＱ１のゲートにゲート電力を供給している状態では、電界効果トランジスタＱ１がオン状態に制御される。この状態では、電源供給用リレー３１の接点３１ｂを介して供給されているバッテリ電源４０が、電界効果トランジスタＱ１ならびに電動機遮断用リレー３２の接点３２ｂの常閉側を介して電動機遮断用リレー動作状態検出回路３７の入力端子へ供給される。電動機遮断用リレー３２が動作状態になると、接点３２の常閉側は開放状態（オフ状態）となるため、電動機遮断用リレー動作状態検出回路３７の入力端子にバッテリ電源４０からの電圧が供給されない。
【００４１】
電動機遮断用リレー動作状態検出回路３７は、入力端子に所定電圧以上の電圧が供給されると出力端子にＬレベルの信号を出力し、入力端子に所定電圧以上の電圧が供給されていない場合は出力端子にＨレベル（ＶＣＣ）の信号を出力する。電動機遮断用リレー動作状態検出回路３７の出力は、ＣＰＵ部２１の入力ポートＩ１へ供給される。これにより、ＣＰＵ部２１のポート入力Ｉ１は、電動機遮断用リレー３２が非動作状態にあるときにはＬレベルになり、電動機遮断用リレー３２が動作状態にあるときにはＨレベルとなる。ＣＰＵ部２１は、ポート入力Ｉ１の論理レベルをチェックすることで、電動機遮断用リレー３１の非動作／動作状態を検出する。
【００４２】
ＣＰＵ部２１は、駆動回路（ＦＥＴブリッジ回路）２５を構成する各電界効果トランジスタＱ１〜Ｑ４の異常チェックを終了すると、ＣＰＵ部２１の出力ポートＯ２からＨレベルの信号を出力し、ポート入力Ｉ１の論理レベルに基づいて電動機遮断用リレー３２が非動作状態（Ｌレベル）にあることを確認した後に、出力ポートＯ２にＨレベルの電動機遮断用リレー駆動信号２１ｃを出力する。なお、ＣＰＵ部２１は、電動機遮断用リレー駆動信号２１ｃを出力していない状態で、電動機遮断用リレー３２が動作状態であること検出した場合には、電動機遮断用リレー３２の動作が異常であることを示す異常情報を異常記憶部２８へ書き込む。
【００４３】
電動機遮断用リレー駆動信号２１ｃは、２入力アンド回路Ａ２を介して電動機遮断用リレー駆動回路３４へ供給される。電動機遮断用リレー駆動回路３４は、その入力端子がＨレベルになると電動機遮断用リレー駆動回路３４内の出力トランジスタ（図示せず）がオン状態となるよう構成している。したがって、電動機遮断用リレー駆動信号２１ｃに基づいて電動機遮断用リレー３２の励磁巻線３２ａに励磁電流が供給され、その接点３２ｂは常閉側が開状態に、常開側が閉状態に切り替わる。これにより、駆動回路（ＦＥＴブリッジ回路）２５を介して電動機１０へ電流を供給できる状態となる。
【００４４】
ＣＰＵ部２１は、出力ポートＯ２から電動機遮断用リレー駆動信号２１ｃを出力したことによって、電動機遮断用リレー３２が動作状態になったことを検出すると、次に述べる操舵力アシスト処理を開始する。なお、ＣＰＵ部２１は、電動機遮断用リレー駆動信号２１ｃを出力したにもかかわらず、電動機遮断用リレー３２が非動作状態であることを検出した場合には、電動機遮断用リレー３２の動作が異常であることを示す異常情報を異常記憶部２８へ書き込む。
【００４５】
ＣＰＵ部２１は、上述した初期状態設定処理ならびに初期の異常検出処理が完了すると、操舵力アシスト処理を開始する。ＣＰＵ部２１は、Ａ／Ｄ変換器２７を介して操舵トルク信号ＴＳに対応した操舵トルクデータを取り込むとともに、Ａ／Ｄ変換器２７を介して車速信号ＶＳに対応した車速データを取り込む。ＣＰＵ部２１は、ＣＰＵ部２１内に設けた操舵トルク−電動機電流変換テーブルを参照して操舵トルクに対応した目標電動機電流を求めるとともに、目標電動機電流を車速に応じて補正して補正電動機電流を演算する。ＣＰＵ部２１は、Ａ／Ｄ変換器２７を介して電動機電流信号ＩＭに対応した電動機電流データを取り込み、補正電動機電流と電動機１０に実際に供給されている電動機電流との偏差を求め、求めた偏差に基づいてＰＷＭ信号のデューティを設定し、偏差に対応したデューティのＰＷＭ信号を生成して、生成したＰＷＭ信号を各出力ポートＯ３〜Ｏ６から出力する。
【００４６】
各出力ポートＯ３〜Ｏ６から出力されたＰＷＭ信号は、各２入力アンド回路Ａ３〜Ａ６を介してゲート駆動回路２４へ供給され、ゲート駆動回路２４から各電界効果トランジスタＱ１〜Ｑ４のゲートへゲート電力が供給される。これにより、駆動回路（ＦＥＴブリッジ回路）２５を介して電動機１０へ供給される電流がスイッチング制御され、電動機１０のＰＷＭ運転がなされる。
【００４７】
ＣＰＵ部２１は、入力ポートＩ３がＨレベルに変化したことに基づいてイグニッションスイッチ５２がオフ状態に操作されたことを検出すると、電動機１０に供給する電流を徐々に低減させるフェードアウト処理を行なう。電動機１０から操舵補助トルクを供給している状態で、その操舵補助トルクを急激にゼロに変化させると、操舵感が急激に変化したり、路面からの反力によってステアリングホイール２が回動されたりすることがある。そこで、電動機１０から操舵補助トルクを供給している状態（電動機１０へ電流を供給している状態）でイグニッションスイッチ５２がオフ状態に操作された場合には、電動機１０に供給する電流を徐々に低減させることで、操舵感が急激に変化したりすること解消するようにしている。
【００４８】
ＣＰＵ部２１は、上述のフェードアウト処理を行なった後に、ＣＰＵ動作監視回路（ＷＤＴ）２２が正常に動作することを確認するためのＣＰＵ動作監視回路の動作テスト処理を行なう。ＣＰＵ部２１は、出力ポートＯ７から所定周期（例えば１．５ミリ秒）毎に出力していた動作確認信号２１ａの出力を停止する。または、ＣＰＵ部２１は、出力ポートＯ７から出力する動作確認信号２１ａの周期を、許容周期範囲の上限値（例えば２ミリ秒）よりも長くする。例えば、一連の処理を繰り返すたびに毎回出力していた動作確認信号２１ａを１回おきに出力することで、所定周期の２倍（例えば３ミリ秒）で動作確認信号２１ａを出力するようにしてもよい。
【００４９】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、先に動作確認信号２１ａが供給された時点から許容周期範囲の上限値（例えば２ミリ秒）を越えても次の動作確認信号２１ａが供給されない場合は、Ｌレベルの動作異常検出信号２２ａを出力する。このＬレベルの動作異常検出信号２２ａによって、異常時出力停止回路２３はＣＰＵ部２１から供給されている各リレー駆動信号２１ａ，２１ｂが各リレー駆動回路３３，３４へ供給されるのを阻止するので、各リレー３１，，３２は共に非動作状態となる。電源供給用リレー３１が非動作状態に復帰することによって、制御装置２０に対する電源供給が遮断される。
【００５０】
ＣＰＵ動作監視回路（ＷＤＴ）２２が正常に動作しておらず、動作確認信号２１ａが所定時間以上供給されない状態となっても、動作異常検出信号２２ａが出力されない場合、制御装置２０に対して電源供給が継続される。そこで、ＣＰＵ部２１は、動作確認信号２１ａの出力を停止した時点または正常でない動作確認信号（テスト信号）を出力した時点から予め設定した時間（例えば数１０ミリ秒〜数１００ミリ秒）を経過しても、電源供給用リレー３１が動作状態にあることを検出した場合には、ＣＰＵ動作監視回路（ＷＤＴ）２２の動作が異常である旨の異常情報を異常記憶部２８へ書き込んだ後に、電動機供給用リレー駆動信号２１ｂの出力を停止させる。これにより、電動機供給用リレー３１が復旧し、制御装置２０に対する電源供給が停止される。
【００５１】
ＣＰＵ動作監視回路（ＷＤＴ）２２は、動作確認信号２１ａの周期が予め設定した許容周期範囲（１〜２ミリ秒）を越えている場合（２ミリ秒を超過）、ならびに、許容周期範囲よりも短い場合（１ミリ秒未満）に動作異常検出信号２２ａを出力する。このため、それぞれの条件でＣＰＵ動作監視回路（ＷＤＴ）２２の動作テストを行なう必要がある。
【００５２】
そこで、ＣＰＵ部２１は、ＣＰＵ動作監視回路の動作テストを行なった際にテスト条件を異常記憶部２８へ書き込んでおき、次回の動作テストに先立って異常記憶部２８に記憶されている前回のテスト条件を読み出し、前回のテスト条件と異なるテスト条件を設定するようにしている。すなわち、動作確認信号２１ａの周期が許容周期範囲よりも長くなった場合の異常検出機能のチェックと、動作確認信号２１ａの周期が許容周期範囲よりも短くなった場合の異常検出機能のチェックとを、電動パワーステアリング装置１が使用されるたびに交互に行なうようにしている。
【００５３】
動作確認信号２１ａの周期が許容周期範囲よりも短くなった場合の異常検出機能をチェックする場合、ＣＰＵ部２１は、１ミリ秒よりも短い周期でテスト用の動作確認信号（テスト信号）を継続して出力させる。そして、ＣＰＵ部２１は、１ミリ秒よりも短い周期の動作確認信号（テスト信号）を出力させた時点から予め設定した時間（ＣＰＵ動作監視回路２２によってＣＰＵの動作異常が検出されるまでの時間とリレーが復旧するまでの遅延時間とを考慮して設定した時間、例えば数１０ミリ秒〜数１００ミリ秒）を経過しても、電源供給用リレー３１が動作状態にあることを検出した場合には、ＣＰＵ動作監視回路（ＷＤＴ）２２の動作が異常である旨の異常情報を異常記憶部２８へ書き込んだ後に、電動機供給用リレー駆動信号２１ｂの出力を停止させる。これにより、電源供給用リレー３１が復旧し、制御装置２０に対する電源供給が停止される。
【００５４】
なお、本実施の形態では、ＣＰＵ動作監視回路２２へ許容周期範囲外のテスト信号を供給する監視動作テスト手段をＣＰＵ部２１によって構成する例を示したが、例えばＣＰＵ動作監視回路２２内にテスト信号を発生させるテスト信号発生回路を設け、イグニッションスイッチ４２がオン状態からオフ状態になった際にテスト信号発生回路を起動してテスト信号を発生させて、テスト信号をＣＰＵ動作監視回路２２へ供給する構成としてもよい。なお、この場合は、ＣＰＵ部２１側から出力される動作確認信号２１ａがＣＰＵ動作監視回路２２へ供給されるのを阻止する回路構成をとる。
【００５５】
ＣＰＵ部２１は、次に動作状態となったときに異常記憶部２８に格納されている異常情報を読み出すことで、各種の異常内容を図示しない表示装置や警報装置を介して運転者等へ表示させる。また、ＣＰＵ部２１は、異常内容によっては電動パワーステアリング装置１の機能を全て停止させることができる。
【００５６】
以上説明したように図２に示す制御装置２０は、イグニッションスイッチ５２がオン状態に操作されると、電源供給用ダイオード３８および突入電流制限用抵抗４０とからなるプリチャージ回路を介して電源安定化用コンデンサ４１を充電した後に、電源供給用リレー３１を動作させる構成であるから、電源供給用リレー３１の接点３１ｂを介して電源安定化用コンデンサ４１への充電電流が流れることがない。よって、電源安定化用コンデンサ４１への充電電流（ラッシュカレント）によって電源供給用リレー３１の接点３１ｂが溶着したり接点が損傷することを防止できる。プリチャージ回路がない場合には接点の電流容量が大きい大型のリレーを使用することとなり制御装置２０が大型になるが、プリチャージ回路を設けることで接点の電流容量が小さいリレーを使用することができ、制御装置２０を小形にすることができる。
【００５７】
図３は制御装置の他の構成例を示すブロック構成図である。図３に示す制御装置６０は、電源安定化用コンデンサ４１の両端電圧を各分圧抵抗６１，６２で分圧した分圧電圧ＶＣをＡ／Ｄ変換器２７へ供給するとともに、ＣＰＵ部２１は、Ａ／Ｄ変換器２７を介して分圧電圧ＶＣを検出することで電源安定化用コンデンサ４１の充電状態を監視するようにしたものである。突入電流制限用抵抗４０を介して電源安定化用コンデンサ４１を充電すると、電源安定化用コンデンサ４１の両端電圧は指数関数的にバッテリ電源電圧に向って上昇する。そこで、ＣＰＵ部２１は、単位時間当りの分圧電圧ＶＣの変化量を求め、その変化量が予め設定した値以下になったことに基づいて電源安定化用コンデンサ４１がほぼ充電状態になった判断し、電源供給用リレー駆動信号２１ｂを出力して電源供給用リレー３１を動作させる。単位時間当りの分圧電圧ＶＣの変化量を求め、その変化量が予め設定した値以下になったことに基づいて電源安定化用コンデンサ４１がほぼ充電状態になった判断する構成であるから、バッテリ電源５０の電源電圧に拘わらず充電完了を的確に判断することができる。
【００５８】
図４は制御装置のさらに他の構成例を示すブロック構成図である。図４に示す制御装置６０は、逆電圧阻止用ダイオード４２のカソード側に各分圧抵抗７１，７２からなる分圧回路を設け、バッテリ電源５０の電源電圧を各分圧抵抗７１，７２で分圧した分圧電圧ＶＢをＡ／Ｄ変換器２７へ供給するとともに、ＣＰＵ部２１は、Ａ／Ｄ変換器２７を介して電源安定化用コンデンサ４１の両端電圧に係る分圧電圧ＶＣとバッテリ電源電圧に係る分圧電圧ＶＢとをそれぞれ検出し、電源安定化用コンデンサ４１の両端電圧に係る分圧電圧ＶＣがバッテリ電源電圧に係る分圧電圧ＶＢの例えば９０パーセントに達した時点で電源安定化用コンデンサ４１がほぼ充電状態になった判断し、電源供給用リレー駆動信号２１ｂを出力して電源供給用リレー３１を動作させるようにしたものである。なお、図４に示した制御装置６０は、プリチャージ用ダイオード７３ならびに突入電流制限用抵抗４０を介して電源安定化用コンデンサ４１をプリチャージするようにしている。
【００５９】
【発明の効果】
以上説明したようにこの発明に係る電動機駆動回路は、電源安定化用コンデンサに電荷をチャージするプリチャージ回路を備えたので、プリチャージ回路を介して電源安定化用コンデンサを充電することができる。電源安定化用コンデンサが完全に充電された後にリレー回路を閉成することで、突入電流（ラッシュカレント）をなくすことができる。また、電源安定化用コンデンサがほぼ充電された状態でリレー回路を閉成することで、突入電流（ラッシュカレント）を小さな値に抑制することができる。よって、リレーの接点の溶着や損傷を防止することができる。
【００６０】
この発明に係る電動パワーステアリング装置は、バッテリと電源安定化用コンデンサとの間をリレー回路を介することなく結線するバイパス回路を設けたので、このバイパス回路を介して電源安定化用コンデンサを充電することができる。電源安定化用コンデンサが完全に充電された後にリレー回路を閉成することで、突入電流（ラッシュカレント）をなくすことができる。また、電源安定化用コンデンサがほぼ充電された状態でリレー回路を閉成することで、突入電流（ラッシュカレント）を小さな値に抑制することができる。よって、リレーの接点の溶着や損傷を防止することができる。
【図面の簡単な説明】
【図１】電動パワーステアリング装置の一例を示す模式構造図
【図２】制御装置の一具体例を示すブロック構成図
【図３】制御装置の他の構成例をブロック構成図
【図４】制御装置のさらに他の構成例を示すブロック構成図
【図５】従来の電動パワーステアリング装置のブロック構成図
【符号の説明】
１…電動パワーステアリング装置、１０…電動機、２０，６０，７０…制御装置、２１…ＣＰＵ部、２５…駆動回路（ＦＥＴブリッジ回路）、３１…電源供給用リレー、３８…電源供給用ダイオード、４０…突入電流制限用抵抗、４１…電源安定化用コンデンサ、５０…バッテリ電源、５２…イグニッションスイッチ、７３…プリチャージ用ダイオード。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a motor driving device and an electric power steering device, and more particularly, to a motor driving device and an electric power device having a precharge circuit to suppress an inrush current (rush current) to a power stabilizing capacitor. The present invention relates to a steering device.
[0002]
[Prior art]
FIG. 5 is a block diagram of a conventional electric power steering apparatus. A conventional electric power steering device 101 includes a steering torque detector 102, a vehicle speed detector 103, a control device 104, an electric motor 105, a vehicle-mounted battery power source 106, a fuse 107, an ignition switch 108, and the like. I have. The control device 104 includes a reverse voltage blocking diode 111, a constant voltage circuit (REG) 112, a control unit (CPU unit) 113, a power supply relay drive circuit 114, a power supply relay 115, and a gate drive circuit. 116, a drive circuit (FET bridge circuit) 117, a current detector 118, and a power supply stabilizing capacitor 119.
[0003]
When the ignition switch 108 is turned on (closed), the battery power supply 106 is supplied from the battery power supply 106 to the constant voltage circuit (REG) 112 via the fuse 107, the ignition switch 108, and the reverse voltage blocking diode 111. . The constant voltage circuit (REG) 112 receives power from the battery power supply 106, generates and outputs a circuit power supply VCC (for example, +5 volts).
[0004]
The control unit 113 is configured using a microcomputer system. When the circuit power supply VCC is supplied, the control unit 113 starts a control operation based on a control program stored in advance in a ROM or the like. After performing the initialization process, the control unit 113 outputs a power supply relay drive control signal 113a. Thus, the exciting current is supplied to the exciting winding 115a of the power supply relay 115 via the power supply relay drive circuit 114, and the contact 115b of the power supply relay 115 is turned on (closed). When the contact 115b of the power supply relay 115 is turned on (closed), the power supply stabilization capacitor 119 is charged, and the battery power supply 106 is supplied to the gate drive circuit 116 and the drive circuit 117.
[0005]
A voltage signal (hereinafter, referred to as a steering torque signal) TS related to the steering torque detected by the steering torque detector 102 is supplied to the control unit 113. A voltage signal (hereinafter, referred to as a vehicle speed signal) VS related to the vehicle speed detected by the vehicle speed detector 103 is supplied to the control unit 113. A voltage signal (hereinafter, referred to as a motor current signal) IM related to the motor current detected by the current detector 118 is supplied to the control unit 113. The control unit 113 includes an A / D converter, and takes in the signals TS, VS, and IM as digital quantities. The control unit 113 obtains a steering assist torque supplied from the electric motor 105 based on the steering torque and the vehicle speed, and obtains a target motor current for generating the obtained steering assist torque. The control unit 113 calculates a deviation between the target motor current and the motor current IM actually supplied to the motor, and generates and outputs each PWM signal 113b based on the calculated deviation. Each PWM signal 113b is supplied to the gate drive circuit 116.
[0006]
The drive circuit 117 is configured by connecting four power field effect transistors Q1 to Q4 in an H-type bridge. The gate drive circuit 116 supplies gate power to the gates of the power field effect transistors Q1 to Q4 based on each PWM signal 113b. Thereby, the PWM operation of the electric motor 105 is performed, and the steering assist torque supplied from the electric motor 105 is controlled.
[0007]
A power supply stabilizing capacitor 119 is arranged near the drive circuit 117. By using a large-capacity capacitor 119 for power supply stabilization, the power supply impedance is kept low. When the power stabilizing capacitor 119 is not provided and when the power stabilizing capacitor 119 is arranged near the battery power source 106, the switching current waveform and the switching voltage are affected by the impedance of the wiring from the battery power source 106 to the drive circuit 117. The waveform may be distorted, and the motor current corresponding to the duty of the PWM signal may not be supplied to the motor 105 in some cases.
[0008]
The power field effect transistors Q1 to Q4 constituting the drive circuit 117 each have a parasitic diode formed between the drain and the source due to its structure. In this parasitic diode, the anode is formed on the source side, and the cathode is formed on the drain side. Therefore, when a voltage of opposite polarity is supplied to the drive circuit 117 (when the positive and negative sides of the battery power supply 106 are connected in reverse), a short-circuit current flows through a parasitic diode, and the characteristics of the power field effect transistors Q1 to Q4 May deteriorate. Therefore, a normally open contact 115b of the power supply relay 115 is interposed between the battery power supply 106 and the drive circuit 117, and when the polarity of the battery power supply 106 supplied to the control device 104 is normal, the power supply The relay 115 is operated.
[0009]
The circuit configuration in which the power stabilizing capacitor 119 is disposed at the subsequent stage (on the side of the drive circuit 117) of the contact 115b of the power supply relay 115 is also shown in FIG. 3 of JP-A-8-11732.
[0010]
[Problems to be solved by the invention]
In the circuit configuration in which the power supply stabilizing capacitor 119 is arranged at the subsequent stage (on the drive circuit 117 side) of the contact 115b of the supply relay 115, when the contact 115b is turned on (closed), the power stabilizing capacitor is turned on. As a result, the inrush current (rush current) to the power supply stabilizing capacitor 119 may cause the contact 115b to be welded or damaged.
[0011]
The present invention has been made to solve such a problem, and an object of the present invention is to provide an electric motor driving device and an electric power steering device that suppress inrush current (rush current) to a power supply stabilizing capacitor. I do.
[0012]
[Means for Solving the Problems]
Electric motor drive according to the present invention to solve the above problems The apparatus includes a motor, a driving circuit for driving the motor, a capacitor for stabilizing a power supply connected to both ends of the driving circuit, and a motor driving device including a relay circuit provided between the power supply and the driving circuit. Equipped with a pre-charge circuit that charges the power stabilization capacitor before closing, detects the divided voltage obtained by dividing both terminal voltages of the power stabilization capacitor, and sets the change in the divided voltage to the set value. Judge the charging of the power stabilization capacitor when It is characterized by the following.
[0013]
The electric power steering device according to the present invention includes: An electric motor for applying an auxiliary torque to the steering system, an FET bridge circuit for driving the electric motor, a power supply stabilizing capacitor connected to both ends of the FET bridge circuit, and a battery provided between the vehicle-mounted battery and the FET bridge circuit. In an electric power steering apparatus including a relay circuit and a control unit that controls an FET bridge circuit, a bypass circuit that connects a battery and a power stabilizing capacitor without a relay circuit is provided, and the control unit includes a relay. Before closing the circuit, charge the capacitor for power supply stabilization via the bypass circuit, detect the divided voltage obtained by dividing the voltage of both terminals of the capacitor for power supply stabilization, and change the divided voltage. Judgment of charging the power stabilization capacitor when the amount falls below the set value It is characterized by the following. The bypass circuit includes at least a resistor.
[0014]
Since the motor drive circuit according to the present invention includes the precharge circuit that charges the power stabilizing capacitor with electric charge, the power stabilizing capacitor can be charged via the precharge circuit. Inrush current (rush current) can be eliminated by closing the relay circuit after the power stabilizing capacitor is completely charged. Further, by closing the relay circuit in a state where the power stabilizing capacitor is almost charged, the inrush current (rush current) can be suppressed to a small value.
[0015]
In the electric power steering apparatus according to the present invention, since the bypass circuit is provided for connecting the battery and the power stabilizing capacitor without using a relay circuit, the power stabilizing capacitor is charged via the bypass circuit. be able to. Inrush current (rush current) can be eliminated by closing the relay circuit after the power stabilizing capacitor is completely charged. Further, by closing the relay circuit in a state where the power stabilizing capacitor is almost charged, the inrush current (rush current) can be suppressed to a small value.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In this embodiment, an electric power steering device will be described as a specific example of the electric motor driving device. FIG. 1 is a schematic structural view showing an example of the electric power steering device. The electric power steering apparatus 1 includes an electric motor 10 in a steering system, and controls the power supplied from the electric motor 10 by using a control device 20 to reduce the steering force of the driver.
[0017]
A steering shaft 3 provided integrally with a steering wheel (steering handle) 2 is connected to a pinion 6 of a rack & pinion mechanism 5 via a connection shaft 4 having universal joints 4a, 4b. The rack shaft 7 includes rack teeth 7a that mesh with the pinion 6. The rack and pinion mechanism 5 converts the rotation of the pinion 6 into a reciprocating motion of the rack 7 in the axial direction. Left and right front wheels 9 as rolling wheels are connected to both ends of the rack shaft 7 via tie rods 8. When the steering wheel 2 is steered, the front wheels (steered wheels) 9 are swung via the rack and pinion mechanism 5 and the tie rods 8. Thereby, the direction of the vehicle can be changed.
[0018]
In order to reduce the steering force, an electric motor 10 for supplying a steering assist torque (assist torque) is arranged coaxially with the rack shaft 7, and the electric motor 10 is provided via a ball screw mechanism 11 provided substantially parallel to the rack shaft 7. Is converted into a thrust to act on the rack shaft 7. The rotor of the electric motor 10 is integrally provided with a drive-side helical gear 10a. The helical gear 11b and the drive-side helical gear 10a provided integrally with the shaft end of the screw shaft 11a of the ball screw mechanism 11 are meshed. The nut 11c of the ball screw mechanism 11 is connected to the rack shaft 7.
[0019]
A steering torque detector (steering torque sensor) 12 provided in a steering box (not shown) detects a manual steering torque acting on the pinion 6, and generates a steering torque signal 12a (TS) corresponding to the detected steering torque. 20. The control device 20 controls the output power (steering assist torque) of the electric motor 10 by operating the electric motor 10 using the steering torque signal 12a as a main signal.
[0020]
FIG. 2 is a block diagram showing a specific example of the control device. The control device 20 includes a CPU section 21, a CPU operation monitoring circuit (WDT: watchdog timer) 22, an abnormal output stop circuit 23, a gate drive circuit 24, a drive circuit (FET bridge circuit) 25, and a current detection. , An A / D converter 27, an abnormality storage unit 28, a constant voltage circuit (REG) 29, a power-on reset circuit (POR) 30, a power supply relay 31, and a motor cut-off relay 32. Relay driving circuits 33, 34, operating state detecting circuits 35, 36, 37, power supply diodes 38, 39, inrush current limiting resistor 40, power supply stabilizing capacitor 41, ignition switch A reverse voltage blocking diode 42 for preventing a reverse voltage from being supplied to the input side of the operation state detection circuit 35. Reference numeral 50 denotes a battery power supply, reference numeral 51 denotes a fuse, reference numeral 52 denotes an ignition switch, reference numeral 43 denotes a vehicle speed detector, and reference numeral 12 denotes a steering torque detector.
[0021]
The power supply relay 31 and the power supply relay drive circuit 33 constitute a relay circuit described in the claims. The power supply diode 38 and the rush current limiting resistor 40 constitute the precharge circuit described in claim 1 and the bypass circuit described in claim 2. The power stabilizing capacitor 41 is arranged near the drive circuit (FET bridge circuit) 25.
[0022]
The CPU section 21 is configured using a one-chip microcomputer in which a microcomputer system including a CPU, a ROM, a RAM, an input / output port, a system controller, and the like is integrated on a single chip. The CPU section 21 repeatedly executes various processes for operating the electric motor 10 based on the control program stored in the ROM, and also performs an operation confirmation signal (pulse signal) indicating that the CPU section 21 is operating normally. 21a is output from the output port O7 at predetermined intervals. For example, the CPU unit 21 repeats a series of processes such as an input process, an arithmetic process, and an output process, and then performs an output process of an operation confirmation signal, so that the CPU unit 21 operates normally. Is configured to output the operation confirmation signal 21a at a predetermined cycle. In the present embodiment, when the CPU section 21 is operating normally, the operation confirmation signal 21a is output at a period of about 1.5 milliseconds.
[0023]
The CPU operation monitoring circuit (WDT) 22 monitors the cycle of the operation check signal 21a supplied from the output port O7 of the CPU unit 21. If the cycle of the operation check signal 21a is out of the preset allowable cycle range. The CPU 21 determines that the operation of the CPU unit 21 is abnormal, and outputs an operation abnormality detection signal 22a. In the present embodiment, when the cycle of the operation confirmation signal 21a exceeds 2 milliseconds and when the cycle of the operation confirmation signal 21a is less than 1 millisecond, the CPU operation monitoring circuit (WDT) 22 It determines that the operation of the CPU unit 21 is abnormal, and outputs an L-level operation abnormality detection signal 22a. The CPU operation monitoring circuit (WDT) 22 is configured to start the period monitoring operation of the operation confirmation signal 21a from the time when the supply of the power-on reset signal 30a is stopped.
[0024]
When an abnormal operation of the CPU section 21 is detected by the CPU operation monitoring circuit (WDT) 22, the abnormal state output stop circuit 23 is output from the CPU section 21 based on the abnormal operation detection signal 22a which is the abnormality detection output. This prevents various control signals from being supplied to each control target. An abnormal (undesired) control signal may be output during a CPU runaway, but by providing an abnormal output stop circuit 23, an abnormal control signal can be prevented from being supplied to each control target. In the present embodiment, two-input AND circuits (logical AND circuits) A1 to A6 are provided corresponding to the respective control signals output from the respective output ports O1 to O6 of the CPU unit 21. By supplying each control signal to one input terminal of A6 and supplying an operation abnormality detection signal 22a to the other input terminal of each of the two-input AND circuits A1 to A6, the CPU unit 21 is in a normal operation state. At this time, each control signal output from each output port O1 to O6 of the CPU unit 21 is supplied to each subsequent circuit unit, and when an abnormal operation of the CPU unit 21 is detected, the output of each AND circuit A1 to A6 is output. Is set to the L level so that each control signal is not supplied to each circuit unit at the subsequent stage. The abnormal state output stop circuit 23 may be configured to use a three-state buffer circuit and set the output side of the three-state buffer circuit to a high impedance state when an operation abnormality of the CPU unit 21 is detected.
[0025]
The gate driving circuit 24 is a power driving circuit (FET bridge circuit) 25 based on a PWM signal output from each of the output ports O3 to O6 of the CPU unit 21 and supplied through each of the AND circuits A3 to A6. Of the respective field effect transistors Q1 to Q4.
[0026]
The current detector 26 detects a current supplied to the motor 10 via the drive circuit (FET bridge circuit) 25, and outputs a voltage signal (motor current signal) IM corresponding to the detected current. The current detector 26 includes a current detection resistor and a DC amplifier that amplifies a voltage generated between both ends of the current detection resistor. The voltage signal IM corresponding to the detected current is supplied to the A / D converter 27. Note that the current detector 26 may be configured using a current sensor having a Hall element.
[0027]
The A / D converter 27 uses a multiplex input type. Each input terminal of the A / D converter 27 has a voltage signal (vehicle speed signal) VS corresponding to the vehicle speed output from the vehicle speed detector 43, a steering torque output from the steering torque detector 12, and a steering signal corresponding to the steering direction. A voltage signal (steering torque signal) TS and a voltage signal (motor current signal) IM corresponding to the motor current output from the current detector 26 are supplied. The CPU section 21 transmits information designating an A / D conversion target input to the A / D converter 27 to a bus (address bus, data bus, control bus) connected to the bus input / output terminal group BIO of the CPU section 21. ) Supply via the BUS causes A / D conversion of the designated conversion target input, and fetches the A / D conversion result via the bus BUS.
[0028]
The abnormality storage unit 28 is configured by a nonvolatile memory such as an EEPROM or a flash memory. When an abnormality or the like occurs in the control device 20, the CPU unit 21 stores information indicating the content of the abnormality or the like in the abnormality storage unit 28 via the bus BUS. Further, the CPU section 21 reads out the abnormality information and the like stored in the abnormality storage section 28 via the bus BUS, changes the control content based on the read abnormality information and the like, and reads the read abnormality information and the like. The data can be transmitted to another device via a serial communication port (not shown).
[0029]
The constant voltage circuit (REG) 29 outputs a stabilized circuit power supply VCC (for example, 5 volts) based on the DC power supplied from the battery power supply 50 via the power supply diodes 38 and 39. The circuit power supply VCC includes circuit units such as a CPU unit 21, a CPU operation monitoring circuit 22, an abnormal output stop circuit 23, a current detector 26, an A / D converter 27, an abnormal storage unit 28, and a power-on reset circuit 30. Supplied to
[0030]
The power-on reset circuit (POR) 30 outputs a power-on reset signal 30a for a predetermined time from when the circuit power supply VCC is supplied. The power-on reset signal 30a is supplied to a reset input terminal RS of the CPU 21. The CPU section 21 is reset (initialized) by the power-on reset signal 30a.
[0031]
When the ignition switch 52 is turned on, the battery power 50 is supplied from the battery power supply 50 to the constant voltage circuit (REG) 29 via the fuse 51, the ignition switch 52, and one of the power supply diodes 38. The circuit power supply VCC is output from the circuit (REG) 29. After the CPU unit 21 is reset by the power-on reset signal 30a, the control operation of the CPU unit 21 is started. The CPU 21 first performs an initial state setting process and an initial abnormality detection process described below.
[0032]
When the ignition switch 52 is turned on, the battery power 50 is supplied to the input terminal of the ignition switch operation state detection circuit 35 via the reverse voltage blocking diode 42. The ignition switch operation state detection circuit 35 outputs an L level signal to an output terminal when a voltage equal to or higher than a predetermined voltage is supplied to the input terminal, and outputs an L level signal when no voltage equal to or higher than the predetermined voltage is supplied to the input terminal. Output an H level (VCC) signal. The output of the ignition switch operation state detection circuit 35 is supplied to the input port I3 of the CPU unit 21. As a result, the port input I3 of the CPU section 21 goes to the L level when the ignition switch 52 is on, and goes to the H level when the ignition switch 52 is off. The CPU unit 21 detects the operation state (ON or OFF) of the ignition switch 52 by checking the logical level of the port input I3.
[0033]
The CPU 21 outputs the H-level power supply relay drive signal 21b from the output port O1 when a preset precharge time elapses from the time when the ignition switch 52 is detected to be in the ON state. When the ignition switch 52 is turned on, the power supply stabilizing capacitor 41 is charged via the power supply diode 38 and the inrush current limiting resistor 40. The precharge time is set to a time until the power stabilizing capacitor 41 in a completely discharged state is almost charged. Thus, after the power stabilizing capacitor 41 is almost charged, the power supply relay drive signal 21b is output.
[0034]
The power supply relay drive signal 21b is supplied to the power supply relay drive circuit 33 via the two-input AND circuit A1. The power supply relay drive circuit 33 is configured such that an output transistor (not shown) in the power supply relay drive circuit 33 is turned on when the input terminal goes to the H level. Therefore, the exciting current is supplied to the exciting winding 31a of the power supply relay 31 based on the power supply relay drive signal 21b, and the contact 31b of the power supply relay 31 is turned on. After the power stabilizing capacitor 41 is almost charged, the contact 31b of the power supply relay 31 is turned on, so that the power stabilizing capacitor 41 is charged via the contact 31b of the power supply relay 31. The current can be suppressed to a small value. The resistance value of the inrush current limiting resistor 40 is set so that the time required for the completely stabilized power supply stabilizing capacitor 41 to be almost charged is several hundred milliseconds to several seconds.
[0035]
Further, since the exciting current is supplied to the exciting winding 31a of the power supply relay 31 via the one power supply diode 38, even if the polarity of the battery power supply 50 is erroneously connected, the power supply is performed. The reverse voltage is not supplied to the output side of the relay driving circuit 33. Similarly, no reverse voltage is supplied to the power supply stabilizing capacitor 41.
[0036]
When the contact 31b of the power supply relay 31 is turned on, the battery power supply 50 is supplied to the gate drive circuit 24 and the H-type bridge circuit 25 and to the constant voltage circuit 29 via the other power supply diode 39. Is done. By providing the battery power supply 50 to the constant voltage circuit 29 via the other power supply diode 39, the contact 31b of the power supply relay 31 is turned on even if the ignition switch 52 is turned off. During this time, the circuit power supply VCC is supplied to each circuit unit via the constant voltage circuit 29 so that each circuit unit can operate.
[0037]
When the power supply relay 31 is driven to the ON state, the battery power supply 50 is connected to the input terminal of the power supply relay operating state detection circuit 36 via the power supply diode 38 and the contact 31c of the power supply relay 31. Supplied. The power supply relay operation state detection circuit 36 outputs an L-level signal to the output terminal when a voltage equal to or higher than a predetermined voltage is supplied to the input terminal, and outputs a signal when the voltage equal to or higher than the predetermined voltage is not supplied to the input terminal. An H level (VCC) signal is output to the output terminal. The output of the power supply relay operating state detection circuit 36 is supplied to the input port I2 of the CPU unit 21. As a result, the port input I2 of the CPU section 21 goes to the L level when the power supply relay 31 is in the operating state, and goes to the H level when the power supply relay 31 is in the inactive state. The CPU section 21 detects the operation / non-operation state of the power supply relay 31 by checking the logical level of the port input I2. If the CPU unit 21 cannot detect that the power supply relay 31 is in the operating state despite outputting the H level power supply relay drive signal 21b from the output port O1, the CPU unit 21 Abnormality information indicating that there is an abnormality in driving the relay 31 is stored in the abnormality storage unit 28.
[0038]
When detecting that the power supply relay 31 is in the operating state, the CPU unit 21 sets the output port O3 to the H level for a predetermined time. This H-level output is supplied to the gate drive circuit 24 via the two-input AND circuit A3, and gate power is supplied from the gate drive circuit 24 to the gate of one field effect transistor Q1 constituting the upper arm. The CPU section 21 reads the detected current value of the current detector 25 via the A / D converter 27 while outputting the H-level signal from the output port O3. If the read current value is not zero (or exceeds a predetermined value), the CPU unit 21 determines that one of the field effect transistors Q3 constituting the lower arm has a short circuit failure or the like, Information indicating that the field effect transistor Q3 is faulty is written to the abnormality storage unit.
[0039]
Next, the CPU unit 21 outputs an H-level signal from the output port O4 to supply gate power to the gate of the other field-effect transistor Q2 constituting the upper arm. By reading the detected current value, it is checked whether or not a short circuit fault has occurred in the other field effect transistor Q4 constituting the lower arm. Further, the CPU unit 21 outputs an H-level signal from the output port O5 to supply gate power to the gate of one of the field effect transistors Q3 constituting the lower arm. By reading the detected current value, it is checked whether or not a short circuit fault has occurred in one of the field effect transistors Q1 constituting the upper arm. Further, the CPU unit 21 outputs an H-level signal from the output port O6 to supply gate power to the gate of the other field-effect transistor Q4 forming the lower arm, and in this state, the current detector 25 By reading the detected current value, it is checked whether or not a short circuit fault has occurred in the other field effect transistor Q1 constituting the upper arm.
[0040]
By outputting an H-level signal from the output port O3 of the CPU unit 21, when the gate power is supplied to the gate of one of the field effect transistors Q1 forming the upper arm, the field effect transistor Q1 is turned on. Controlled. In this state, the battery power supply 40 supplied through the contact 31b of the power supply relay 31 is turned on via the field effect transistor Q1 and the normally closed side of the contact 32b of the motor cutoff relay 32. It is supplied to the input terminal of the detection circuit 37. When the motor shutoff relay 32 is in the operating state, the normally closed side of the contact 32 is in the open state (off state), so that the voltage from the battery power supply 40 is not supplied to the input terminal of the motor shutoff relay operating state detection circuit 37. .
[0041]
The motor operation relay operating state detection circuit 37 outputs an L-level signal to the output terminal when a voltage equal to or higher than a predetermined voltage is supplied to the input terminal, and outputs a signal when the voltage equal to or higher than the predetermined voltage is not supplied to the input terminal. An H level (VCC) signal is output to the output terminal. The output of the motor operation relay operation state detection circuit 37 is supplied to the input port I1 of the CPU section 21. As a result, the port input I1 of the CPU section 21 goes low when the motor shutoff relay 32 is inactive, and goes high when the motor shutoff relay 32 is operating. The CPU unit 21 detects the non-operation / operation state of the motor cut-off relay 31 by checking the logic level of the port input I1.
[0042]
When the CPU section 21 completes the abnormality check of each of the field effect transistors Q1 to Q4 constituting the drive circuit (FET bridge circuit) 25, it outputs an H level signal from the output port O2 of the CPU section 21 and outputs the signal of the port input I1. After confirming that the motor shutoff relay 32 is in a non-operating state (L level) based on the logical level, it outputs an H level motor shutoff relay drive signal 21c to the output port O2. Note that when the CPU section 21 detects that the motor cutoff relay 32 is operating in a state where the motor cutoff relay drive signal 21c is not output, the operation of the motor cutoff relay 32 is abnormal. Is written to the abnormality storage unit 28.
[0043]
The motor cutoff relay drive signal 21c is supplied to the motor cutoff relay drive circuit 34 via the two-input AND circuit A2. The motor cut-off relay drive circuit 34 is configured such that an output transistor (not shown) in the motor cut-off relay drive circuit 34 is turned on when the input terminal of the relay drive circuit 34 becomes H level. Therefore, an excitation current is supplied to the excitation winding 32a of the motor cut-off relay 32 based on the motor cut-off relay drive signal 21c, and the contact 32b is switched between the normally closed side and the normally open side. Thus, a current can be supplied to the electric motor 10 via the drive circuit (FET bridge circuit) 25.
[0044]
When the CPU section 21 detects that the motor cutoff relay 32 has been activated by outputting the motor cutoff relay drive signal 21c from the output port O2, the CPU section 21 starts a steering force assist process described below. If the CPU unit 21 detects that the motor shut-off relay 32 is in an inactive state despite the output of the motor shut-off relay drive signal 21c, the operation of the motor shut-off relay 32 is abnormal. Is written in the abnormality storage unit 28.
[0045]
When the initial state setting processing and the initial abnormality detection processing described above are completed, the CPU unit 21 starts the steering force assist processing. The CPU 21 captures steering torque data corresponding to the steering torque signal TS via the A / D converter 27 and captures vehicle speed data corresponding to the vehicle speed signal VS via the A / D converter 27. The CPU section 21 obtains a target motor current corresponding to the steering torque by referring to a steering torque-motor current conversion table provided in the CPU section 21 and corrects the target motor current according to the vehicle speed to obtain a corrected motor current. Calculate. The CPU unit 21 fetches the motor current data corresponding to the motor current signal IM via the A / D converter 27, calculates the deviation between the corrected motor current and the motor current actually supplied to the motor 10, and obtains the deviation. The duty of the PWM signal is set based on the deviation, a PWM signal having a duty corresponding to the deviation is generated, and the generated PWM signal is output from each of the output ports O3 to O6.
[0046]
The PWM signal output from each of the output ports O3 to O6 is supplied to the gate drive circuit 24 through each of the two-input AND circuits A3 to A6, and the gate power is supplied from the gate drive circuit 24 to the gates of the field effect transistors Q1 to Q4. Is supplied. As a result, the current supplied to the motor 10 via the drive circuit (FET bridge circuit) 25 is subjected to switching control, and the PWM operation of the motor 10 is performed.
[0047]
When detecting that the ignition switch 52 has been turned off based on the change of the input port I3 to the H level, the CPU section 21 performs a fade-out process for gradually reducing the current supplied to the electric motor 10. If the steering assist torque is suddenly changed to zero while the steering assist torque is being supplied from the electric motor 10, the steering feeling suddenly changes or the steering wheel 2 is turned by the reaction force from the road surface. May be. Therefore, when the ignition switch 52 is turned off while the steering assist torque is being supplied from the motor 10 (current is being supplied to the motor 10), the current supplied to the motor 10 is gradually reduced. By reducing it, a sudden change in the steering feeling is eliminated.
[0048]
After performing the above-described fade-out process, the CPU unit 21 performs an operation test process of the CPU operation monitoring circuit for confirming that the CPU operation monitoring circuit (WDT) 22 operates normally. The CPU section 21 stops outputting the operation confirmation signal 21a output from the output port O7 every predetermined period (for example, 1.5 milliseconds). Alternatively, the CPU unit 21 makes the cycle of the operation confirmation signal 21a output from the output port O7 longer than the upper limit value (for example, 2 milliseconds) of the allowable cycle range. For example, by outputting the operation check signal 21a output every time each time a series of processing is repeated, the operation check signal 21a is output at twice the predetermined period (for example, 3 milliseconds). Is also good.
[0049]
The CPU operation monitoring circuit (WDT) 22 determines that the next operation check signal 21a is not supplied even if the operation check signal 21a is supplied first and the next operation check signal 21a exceeds the upper limit value (for example, 2 milliseconds) of the allowable cycle range. An L-level operation abnormality detection signal 22a is output. The L-level operation abnormality detection signal 22a causes the abnormality output stop circuit 23 to prevent the relay drive signals 21a and 21b supplied from the CPU 21 from being supplied to the relay drive circuits 33 and 34. Then, each of the relays 31, 32 is inoperative. When the power supply relay 31 returns to the non-operating state, the power supply to the control device 20 is cut off.
[0050]
Even if the CPU operation monitoring circuit (WDT) 22 is not operating normally and the operation confirmation signal 21a is not supplied for a predetermined time or longer, if the operation abnormality detection signal 22a is not output, Supply continues. Therefore, the CPU 21 elapses a preset time (for example, several tens of milliseconds to several hundreds of milliseconds) from the time when the output of the operation confirmation signal 21a is stopped or the time when the abnormal operation confirmation signal (test signal) is output. However, if it is detected that the power supply relay 31 is in the operating state, after writing the abnormality information to the effect that the operation of the CPU operation monitoring circuit (WDT) 22 is abnormal to the abnormality storage unit 28, The output of the motor supply relay drive signal 21b is stopped. Thereby, the motor supply relay 31 is restored, and the power supply to the control device 20 is stopped.
[0051]
The CPU operation monitoring circuit (WDT) 22 determines whether the period of the operation confirmation signal 21a exceeds the preset allowable period range (1 to 2 milliseconds) (exceeds 2 milliseconds) and that the operation check signal 21a exceeds the allowable period range. If it is short (less than 1 millisecond), it outputs an operation abnormality detection signal 22a. Therefore, it is necessary to perform an operation test of the CPU operation monitoring circuit (WDT) 22 under each condition.
[0052]
Therefore, the CPU unit 21 writes the test conditions in the abnormality storage unit 28 when performing the operation test of the CPU operation monitoring circuit, and performs the previous test stored in the abnormality storage unit 28 prior to the next operation test. The condition is read, and a test condition different from the previous test condition is set. That is, a check of the abnormality detection function when the cycle of the operation check signal 21a is longer than the allowable cycle range and a check of the abnormality detection function when the cycle of the operation check signal 21a are shorter than the allowable cycle range. , Each time the electric power steering device 1 is used.
[0053]
When checking the abnormality detection function when the cycle of the operation check signal 21a is shorter than the allowable cycle range, the CPU unit 21 continues the test operation check signal (test signal) at a cycle shorter than 1 millisecond. And output. Then, the CPU unit 21 sets a predetermined time (the time from when the CPU operation monitoring circuit 22 detects an abnormal operation of the CPU) to the time when the operation confirmation signal (test signal) having a cycle shorter than 1 millisecond is output. The power supply relay 31 is still in operation even after a time set in consideration of the delay time until the relay is restored (for example, several tens of milliseconds to several hundreds of milliseconds). Then, after writing abnormality information indicating that the operation of the CPU operation monitoring circuit (WDT) 22 is abnormal to the abnormality storage unit 28, the output of the motor supply relay drive signal 21b is stopped. Thereby, the power supply relay 31 is restored, and the power supply to the control device 20 is stopped.
[0054]
In the present embodiment, an example is shown in which the CPU unit 21 configures a monitoring operation test unit that supplies a test signal outside the allowable cycle range to the CPU operation monitoring circuit 22. A test signal generating circuit for generating a signal is provided, and when the ignition switch 42 is turned off from the on state, the test signal generating circuit is activated to generate a test signal, and the test signal is supplied to the CPU operation monitoring circuit 22 It is good also as a structure which performs. In this case, a circuit configuration is employed in which the operation confirmation signal 21a output from the CPU section 21 is prevented from being supplied to the CPU operation monitoring circuit 22.
[0055]
The CPU section 21 reads out the abnormality information stored in the abnormality storage section 28 at the time of the next operation state, and displays various kinds of abnormality contents to a driver or the like via a display device or an alarm device (not shown). Let it. Further, the CPU section 21 can stop all the functions of the electric power steering device 1 depending on the content of the abnormality.
[0056]
As described above, when the ignition switch 52 is turned on, the control device 20 shown in FIG. 2 stabilizes the power supply via the precharge circuit including the power supply diode 38 and the inrush current limiting resistor 40. Since the power supply relay 31 is operated after the power supply capacitor 41 is charged, the charging current to the power supply stabilization capacitor 41 does not flow through the contact 31b of the power supply relay 31. Therefore, it is possible to prevent the contact 31b of the power supply relay 31 from being welded or damaged by the charging current (rush current) to the power supply stabilizing capacitor 41. If there is no precharge circuit, a large relay having a large contact current capacity is used and the control device 20 becomes large. However, by providing a precharge circuit, a relay having a small contact current capacity can be used. Thus, the control device 20 can be downsized.
[0057]
FIG. 3 is a block diagram showing another configuration example of the control device. The control device 60 shown in FIG. 3 supplies the A / D converter 27 with a divided voltage VC obtained by dividing the voltage between both ends of the power supply stabilizing capacitor 41 by the voltage dividing resistors 61 and 62, and the CPU unit 21 The charge state of the power supply stabilizing capacitor 41 is monitored by detecting the divided voltage VC via the A / D converter 27. When the power stabilizing capacitor 41 is charged via the inrush current limiting resistor 40, the voltage across the power stabilizing capacitor 41 rises exponentially toward the battery power voltage. Then, the CPU section 21 calculates the amount of change in the divided voltage VC per unit time, and based on the fact that the amount of change has become equal to or less than a preset value, the power stabilizing capacitor 41 is almost charged. Judgment is made and the power supply relay drive signal 21b is output to operate the power supply relay 31. The amount of change in the divided voltage VC per unit time is obtained, and based on the fact that the amount of change is equal to or less than a preset value, it is determined that the power stabilizing capacitor 41 is almost charged. Charge completion can be accurately determined regardless of the power supply voltage of the battery power supply 50.
[0058]
FIG. 4 is a block diagram showing still another configuration example of the control device. The control device 60 shown in FIG. 4 is provided with a voltage dividing circuit including voltage dividing resistors 71 and 72 on the cathode side of the reverse voltage blocking diode 42, and the power supply voltage of the battery power supply 50 is divided by the voltage dividing resistors 71 and 72. The supplied divided voltage VB is supplied to the A / D converter 27, and the CPU unit 21 supplies the divided voltage VC relating to the voltage between both ends of the power supply stabilizing capacitor 41 and the battery power via the A / D converter 27. And a divided voltage VB related to the voltage, respectively, and when the divided voltage VC related to the voltage across the power supply stabilizing capacitor 41 reaches, for example, 90% of the divided voltage VB related to the battery power supply voltage, the power supply is stabilized. The power supply relay 31 is operated by judging that the power supply capacitor 41 is almost charged and outputting the power supply relay drive signal 21b. The control device 60 shown in FIG. 4 precharges the power supply stabilizing capacitor 41 via the precharge diode 73 and the inrush current limiting resistor 40.
[0059]
【The invention's effect】
As described above, the electric motor drive circuit according to the present invention includes the precharge circuit for charging the power supply stabilizing capacitor with electric charge, so that the power supply stabilizing capacitor can be charged via the precharge circuit. Inrush current (rush current) can be eliminated by closing the relay circuit after the power stabilizing capacitor is completely charged. Further, by closing the relay circuit in a state where the power stabilizing capacitor is almost charged, the inrush current (rush current) can be suppressed to a small value. Therefore, welding and damage of the contacts of the relay can be prevented.
[0060]
In the electric power steering apparatus according to the present invention, since the bypass circuit is provided for connecting the battery and the power stabilizing capacitor without using a relay circuit, the power stabilizing capacitor is charged via the bypass circuit. be able to. Inrush current (rush current) can be eliminated by closing the relay circuit after the power stabilizing capacitor is completely charged. Further, by closing the relay circuit in a state where the power stabilizing capacitor is almost charged, the inrush current (rush current) can be suppressed to a small value. Therefore, welding and damage of the contacts of the relay can be prevented.
[Brief description of the drawings]
FIG. 1 is a schematic structural diagram showing an example of an electric power steering device.
FIG. 2 is a block diagram showing a specific example of a control device.
FIG. 3 is a block diagram showing another configuration example of the control device.
FIG. 4 is a block diagram showing still another configuration example of the control device.
FIG. 5 is a block diagram of a conventional electric power steering device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Electric power steering device, 10 ... Electric motor, 20, 60, 70 ... Control device, 21 ... CPU part, 25 ... Drive circuit (FET bridge circuit), 31 ... Power supply relay, 38 ... Power supply diode, 40 .., Inrush current limiting resistor, 41, power stabilizing capacitor, 50, battery power, 52, ignition switch, 73, precharge diode.

Claims

A motor, a drive circuit for driving the motor, a capacitor for stabilizing a power supply connected to both ends of the drive circuit, a motor drive device including a relay circuit provided between a power supply and the drive circuit,
Before closing the relay circuit, a pre-charge circuit for charging the power stabilizing capacitor with a charge,
Detecting a divided voltage obtained by dividing both terminal voltages of the power stabilizing capacitor, and determining charging of the power stabilizing capacitor when a change amount of the divided voltage becomes equal to or less than a set value. Motor drive device .

A motor for applying an auxiliary torque to a steering system, a FET bridge circuit for driving the motor, a power stabilizing capacitor connected to both ends of the FET bridge circuit, and a In an electric power steering device including a relay circuit provided and a control unit that controls the FET bridge circuit,
A bypass circuit is provided for connecting the battery and the power stabilizing capacitor without passing through the relay circuit, and the control unit controls the power source via the bypass circuit before closing the relay circuit. Charge the capacitor for
Detecting a divided voltage obtained by dividing both terminal voltages of the power stabilizing capacitor, and determining charging of the power stabilizing capacitor when a change amount of the divided voltage becomes equal to or less than a set value. Electric power steering device.

The electric power steering apparatus according to claim 2, wherein a resistor is provided in the bypass circuit.