JP3592109B2

JP3592109B2 - MOS operational amplifier

Info

Publication number: JP3592109B2
Application number: JP35757498A
Authority: JP
Inventors: 和弘小松; 啓介木戸
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1998-12-16
Filing date: 1998-12-16
Publication date: 2004-11-24
Anticipated expiration: 2018-12-16
Also published as: JP2000183670A

Description

【０００１】
【発明の属する技術分野】
本発明はＭＯＳ演算増幅器に係わり、特に、駆動電源の電圧と入力電圧との差電圧が小となったことを検出する機能を具備したＭＯＳ演算増幅器に関する。
【０００２】
【従来の技術】
ＭＯＳ集積回路は、バイポーラ集積回路に比較して、製造工程が簡易であるため安価である、消費電力が少ない等の長所を有するため、各種方面に広く使用されている。
図１は従来から広く使用されているＭＯＳ増幅器の回路図であって、コンパレータとして使用した場合には、第１の入力端子ＩＮ₋と第２の入力端子ＩＮ_＋に印加される電圧Ｖ₋とＶ_＋のいずれが高電圧であるかを判定し、判定結果に応じて出力端子ＯＵＴの論理レベルを“Ｈ”レベルあるいは“Ｌ”レベルに制御する。
【０００３】
即ち、ＰチャンネルＭＯＳトランジスタ（以下Ｐ）１とＰ２ならびにＰ５とはいわゆるカレントミラー回路を構成し、抵抗Ｒを流れる電流と同電流をＰ２ならびにＰ５に供給する。
Ｐ３とＰ４はいわゆる差動対を構成し、ＮチャンネルＭＯＳトランジスタ（以下Ｎ）１とＮ２はカレントミラー回路を構成する。
【０００４】
第１の入力端子ＩＮ₋に印加される電圧Ｖ₋が第２の入力端子ＩＮ_＋に印加される電圧Ｖ_＋よりも高電圧であれば、Ｐ３はＰ４より高い導通状態となり、Ｐ３およびＮ１に流れる電流はＰ４を流れる電流より多くなる。
Ｎ１とＮ２はカレントミラー回路を構成するため、Ｎ２は多くの電流を吸い込もうとするがＰ４を介して供給される電流は少ないため、Ｎ２のドレインは接地電位に近くなる。この結果、Ｎ３は遮断状態となり、出力端子ＯＵＴはＰ５によってプルアップされて“Ｈ”レベルとなる。
【０００５】
逆に、第１の入力端子ＩＮ₋に印加される電圧Ｖ₋が第２の入力端子ＩＮ_＋に印加される電圧Ｖ_＋よりも低電圧であれば、Ｐ４はＰ３より高い導通状態となり、Ｐ３およびＮ１に流れる電流はＰ４を流れる電流より少なくなる。
従って、Ｎ２のドレインはＰ４によってプルアップされて“Ｈ”レベルに近づくため、Ｎ３は導通状態となり、出力端子ＯＵＴは“Ｌ”レベルとなる。
【０００６】
上記の動作は、ＭＯＳ演算増幅器を駆動する電源の電圧Ｖ_ＣＣと第１の入力端子ＩＮ₋に印加される入力信号の電圧Ｖ₋との差が、所定の電圧Ｖ_ＧＳ以上である限り保証される。
即ち、
Ｖ_ＣＣ−Ｖ₋＞Ｖ_ＧＳ
なお、Ｖ_ＧＳはＰ３のソース・ゲート間の降下電圧であって、例えば１Ｖである。
【０００７】
従って、Ｖ₋の最大値を３Ｖとすれば、差動対に飽和が発生しない最低電源電圧は３＋１＝４Ｖとなる。
従って、ＭＯＳコンパレータの電源電圧Ｖ_ＣＣが５Ｖのものを使用すれば、ＭＯＳ演算増幅器の動作は保証される。
【０００８】
【発明が解決しようとする課題】
しかしながら、電源電圧Ｖ_ＣＣと第１の入力端子ＩＮ₋に印加される入力信号の電圧Ｖ₋との差電圧がＶ_ＧＳ以下に低下した場合には、ＭＯＳ演算増幅器の動作は保証されない。
上記の例においては電源電圧Ｖ_ＣＣが４Ｖ以下に低下すると、電流源として機能するＰ２のソース・ドレイン間の電圧は０Ｖ以下となるため、Ｐ２を介して差動対（Ｐ３およびＰ４）ならびに負荷であるカレントミラー回路（Ｎ１およびＮ２）に電流を供給することが不可能となる。
【０００９】
上記と等価な演算増幅器をバイポーラトランジスタで構成した場合には、差動対およびカレントミラー回路に電流が流れない状況では、出力トランジスタのベース電流が流れず出力トランジスタは遮断状態となるため、出力ＯＵＴは“Ｈ”レベルに固定される。
しかし、ＭＯＳトランジスタで構成したときは、差動対ならびに負荷であるカレントミラー回路に電流が流れない状態においては、出力素子であるＮ３のゲート電位は不定となる。
【００１０】
すると、Ｎ３の入力インピーダンスは極めて高であるため、Ｎ３のゲート端子に加わる誘導雑音によってＮ３の導通・遮断が決定され、ＭＯＳ演算増幅器の出力ＯＵＴも不安定な状態となる。
この結果ＭＯＳ演算増幅器の後段に接続される回路に悪影響を及ぼすことを回避できない。例えば、ＭＯＳ演算増幅器を電磁型回転数センサの波形成形に適用した場合に回転数センサの出力が２．５Ｖを中心に±１．５Ｖ以内の振幅であるとすると、回転数センサの正弦波状の出力は電源電圧が４Ｖ以上であれば正確にパルスに波形成形されるが、電源電圧が４Ｖ以下に低下したときには誘導雑音によって余分なパルスの反転が生じ実際より高い回転数が検出されるおそれがある。
【００１１】
本発明は上記課題に鑑みなされたものであって、電源の電圧と入力信号電圧との差が小となったことを検出することの可能なＭＯＳ演算増幅器を提供することを目的とする。
【００１２】
【課題を解決するための手段】
第１の発明に係るＭＯＳ演算増幅器は、第１の第１導電型ＭＯＳトランジスタと第２の第１導電型ＭＯＳトランジスタとで差動対を構成し２つの入力信号が第１の第１導電型ＭＯＳトランジスタのゲートおよび第２の第１導電型ＭＯＳトランジスタのゲートに印加される差動入力部と、第１の第１導電型ＭＯＳトランジスタの負荷として機能しダイオード接続された第１の第２導電型ＭＯＳトランジスタと第２の第１導電型ＭＯＳトランジスタの負荷として機能する第２の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路部と、カレントミラー回路部によって駆動される出力部と、差動入力部の第１の第１導電型ＭＯＳトランジスタのゲートに印加される入力信号と電源の電圧差が予め定められた閾値電圧以下となったことを検出することにより差動入力部が飽和状態となったことを検出する飽和検出部とを具備し、飽和検出部は、差動入力部に電力を供給する第１の電流源の半分の電流供給能力を有する第２および第３の電流源と、差動入力部の第１の第１導電型ＭＯＳトランジスタに印加される入力信号がそのゲートに印加され、第２の電流源によって駆動される第３の第１導電型ＭＯＳトランジスタと、第３の第１導電型ＭＯＳトランジスタの負荷として機能するダイオード接続された第３の第２導電型ＭＯＳトランジスタと、第３の第２導電型ＭＯＳトランジスタとカレントミラー回路を構成し、第３の電流源によって駆動される第４の第２導電型ＭＯＳトランジスタとで構成される。
【００１３】
第１の発明にあっては、差動対の負荷であるカレントミラー回路を構成する素子のうちダイオード接続されたＭＯＳトランジスタが接続される差動対を構成するＭＯＳトランジスタにゲートに印加される入力信号と電源の電圧差が小となったときに、演算増幅器の動作が不安定となるおそれがあるとして飽和検出部から異常診断結果が出力される。
【００１４】
第２の発明に係るＭＯＳ演算増幅器は、飽和検出部によって差動入力部が飽和状態となったことが検出されたときに出力部の出力を予め定められた論理値に固定する出力値固定部をさらに具備する。
第２の発明にあっては、飽和検出部により演算増幅器の動作が不安定となるおそれが検出されたときに、出力値固定部によりＭＯＳ演算増幅器の出力は所定の論理値に固定される。
【００１５】
第３の発明に係るＭＯＳ演算増幅器は、飽和検出部が、第１の第２導電型ＭＯＳトランジスタを流れる電流が予め定められた閾値電流以下となったことを検出することにより差動入力部が飽和状態となったことを検出する。
第４の発明に係るＭＯＳ演算増幅器は、飽和検出部が、差動入力部に電力を供給する第１の電流源の半分の電流供給能力を有する第２および第３の電流源と、差動入力部の第１の第１導電型ＭＯＳトランジスタに印加される入力信号がそのゲートに印加され第２の電流源によって駆動される第３の第１導電型ＭＯＳトランジスタと、第３の第１導電型ＭＯＳトランジスタの負荷として機能するダイオード接続された第３の第２導電型ＭＯＳトランジスタと、第３の第２導電型ＭＯＳトランジスタとカレントミラー回路を構成し第３の電流源によって駆動される第４の第２導電型ＭＯＳトランジスタと、で構成される。
【００１６】
第５の発明に係るＭＯＳ演算増幅器は、飽和検出部が、差動入力部に電力を供給する第１の電流源の半分の電流供給能力を有する第３の電流源と、第１の第２導電型ＭＯＳトランジスタとカレントミラー回路を構成し第３の電流源によって駆動される第４の第２導電型ＭＯＳトランジスタと、で構成される。
第３から第５の発明にあっては、差動対の負荷であるカレントミラー回路を構成する素子のうちダイオード接続されたＭＯＳトランジスタが接続される差動対を構成するＭＯＳトランジスタに流れる電流が所定の閾値電流以下となったことを検出することによって差動入力部が飽和状態となったか否かが判定される。
【００１７】
第６の発明に係るＭＯＳ演算増幅器は、飽和検出部が、第３および第４の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路のミラー比によって閾値電流が決定される。
第７の発明に係るＭＯＳ演算増幅器は、飽和検出部が、第１および第４の第２導電型ＭＯＳトランジスタで構成されるカレントミラー回路のミラー比によって閾値電流が決定される。
【００１８】
第６および第７の発明にあっては、電流の閾値は飽和検出部のカレントミラー回路のミラー比によって決定される。
【００１９】
【発明の実施の形態】
図２は本発明に係るＭＯＳ演算増幅器の原理図であって、図１に示すＭＯＳ演算増幅器と同一の構成を有する演算増幅部２０に対して、差動対を構成するＰ３に流れる電流が予め定められた閾値電流以下であるときに“Ｈ”レベルを出力する飽和検出部２１と、演算増幅部２０の出力ＯＵＴと飽和検出部２１の出力を論理合成して合成出力ＣＭＰＯＵＴを出力する論理合成部２２と、が追加されている。
【００２０】
即ちＰ３に電流が流れない状態が検出されたときには、本発明に係るＭＯＳ演算増幅器の出力ＣＭＰＯＵＴは演算増幅部２０の出力ＯＵＴの論理レベルに係わらず“Ｈ”レベルに固定される。
図３は本発明に係るＭＯＳ演算増幅器の第１の実施例の回路図であって、飽和検出部２１はＰ６、Ｐ７、Ｐ８、Ｎ４およびＮ５から構成され、論理合成部２２はノア素子ＮＯＲおよびインバータＩＮＶから構成されている。
【００２１】
飽和検出部２１のＰ６およびＰ７はＰ１とカレントミラー回路を構成し、ソースが電源Ｖ_ＣＣに接続されたＰ６のドレインはＰ８のソースに、Ｐ８のドレインはＮ４のドレインに接続され、Ｎ４のソースは接地されている。なお、Ｎ４はドレインとゲートとが接続されたダイオード接続となっている。さらに、Ｐ８のゲートは差動対を構成する第１のＭＯＳトランジスタＰ３のゲートに接続されている。
【００２２】
なお、Ｐ２を流れる電流が “Ｉ” アンペアであるときに、Ｐ６およびＰ７に流れる電流がそれぞれ “０．５Ｉ” アンペアとなるようにＰ６およびＰ７の素子特性を選択する。
これは差動対Ｐ３、Ｐ４が平衡状態にあるときは各素子Ｐ３およびＰ４に流れる電流はＰ２を流れる電流 “Ｉ” アンペアの１／２となりＮ１を流れる電流は “０．５Ｉ” アンペアとなる。従ってＮ４を使用してＮ１に実際に流れる電流を検出するためには、Ｎ４に対する電流源の電流供給能力を “０．５Ｉ” アンペアに設定しておくことが必要であるからである。
【００２３】
Ｐ８のゲート電圧、即ちＰ３の入力電圧Ｖ₋とＰ８のソース・ゲート間電圧の和が電源電圧Ｖ_ＣＣ以下であるときはＰ８は導通状態となり、Ｐ８およびＮ４には “０．５Ｉ” アンペアの電流が流れる。
すると、Ｎ４とＮ５はカレントミラー回路を構成するので、Ｎ４とＮ５のミラー比をαとすれば、Ｎ５は “０．５Ｉ×α” アンペアの電流を吸い込もうとする。例えばα＝２．０とすればＮ５は “Ｉ” アンペアの電流を吸い込もうとする。
【００２４】
しかし、Ｐ７を介してＮ５に供給される電流は “０．５Ｉ” アンペアに制限されているためＮ５のドレインの電位は接地電位、即ち“Ｌ”レベルとなる。即ち、Ｎ４に電流が供給されている限り飽和検出部２１の出力であるＮ５のドレインの論理レベルＣＭＰＤＩＡＧは“Ｌ”レベルとなる。
この場合は、演算増幅部２０の出力ＯＵＴをそのまま低電圧時出力論理固定機能付きＭＯＳコンパレータの出力ＣＭＰＯＵＴとすればよい。
【００２５】
従って、本実施例においては論理合成回路２２は、演算増幅部２０の出力ＯＵＴと飽和検出部２１の出力ＣＭＰＤＩＡＧを入力とするノアゲートＮＯＲと、ノアゲートＮＯＲの出力を反転するインバータＩＮＶとで構成されている。
電源電圧Ｖ_ＣＣが低下してＮ４に流れる電流Ｉ_Ｎ４が減少するとＮ５に流れる電流Ｉ_Ｎ４×αも減少する。
【００２６】
そしてＩ_Ｎ４×α＞０．５Ｉであれば、Ｎ５は供給電流以上の電流を吸い込もうとするため、Ｎ５のドレインの電位は“Ｌ”レベルとなる。
逆に、Ｉ_Ｎ４×α＜０．５Ｉとなれば、Ｎ５は電流を吸い込まなくなるため、Ｎ５のドレインの電位はＰ７によってプルアップされて“Ｈ”レベルとなる。
上述の例と同じくα＝２の場合には、Ｎ４に流れる電流Ｉ_Ｎ４が０．５Ｉ／α＝０．２５Ｉ以下となったときに飽和検出部２１の出力ＣＭＰＤＩＡＧは“Ｌ”レベルから“Ｈ”レベルに遷移する。すると、論理合成部２２の出力ＣＭＰＯＵＴは演算増幅部２０の出力ＯＵＴに係わらず“Ｈ”レベルに固定される。
【００２７】
この固定は、Ｎ４に電流が流れている間に、即ち、演算増幅部２０が安定に動作している間に行われるため、電源電圧が低下して演算増幅部２０の動作が不安定となっても、低電圧時出力論理固定機能付きＭＯＳ演算増幅器の出力ＣＭＰＯＵＴは“Ｈ”レベルを維持する。
なお、Ｎ４とＮ５で構成されるカレントミラー回路のミラー比αは２に限られず任意の値に設定することが可能であるので、実際にＰ３に電流が流れなくなる以前に飽和検出部２１の出力ＣＭＰＤＩＡＧが“Ｌ”レベルから“Ｈ”レベルに遷移するようにすること、および、その遷移が発生するときのＰ３の電流も任意に設定することが可能となる。
【００２８】
図４は本発明に係るＭＯＳコンパレータの第２の実施例の回路図であって、第１の実施例における演算増幅部２０の出力段を論理合成部２２の一部として使用することにより全体の構成を簡略化したものである。
即ち、本実施例の論理合成部は、第１の実施例における演算増幅部２０の出力段であるＰ５およびＮ３の直列接続と、Ｎ３に並列に設置されるＮ６とから構成される。そして、Ｎ３のゲートはＮ２のドレインに接続され、Ｎ６のゲートはＮ５のドレインに接続される。
【００２９】
第１の実施例において説明したように、飽和検出部２１のＮ４に流れる電流Ｉ_Ｎ４が０．５Ｉ／α以上であればＮ５のドレインは“Ｌ”レベルとなるため、Ｎ６のドレインの電位はＮ３のドレインの電位によって決定される。Ｎ３のドレインの電位は演算増幅部２０の比較結果に応じて決定されため、論理合成部２２の出力ＣＭＰＯＵＴも演算増幅部２０の比較結果に応じて決定される。
【００３０】
飽和検出部２１のＮ４に流れる電流Ｉ_Ｎ４が０．５Ｉ／α以下に低下するとＮ５のドレインは“Ｈ”レベルに遷移するため、Ｎ６は導通状態となり、論理合成部２２の出力ＣＭＰＯＵＴは“Ｌ”レベルに固定される。
図５は第３の実施例の回路図、図６は第４の実施例の回路図であって、いずれも第１および第２の実施例においてＰ６、Ｐ７およびＮ４で構成される電流検出回路を演算増幅部２０の一部と共用することにより回路の簡略化を図ったものである。
【００３１】
即ち、第３および第４の実施例においては、飽和検出部２１は電源Ｖ_ｃｃと接地の間で直列接続されたＰ７およびＮ５から構成される。そして、Ｎ５のベースは演算増幅部２０のカレントミラー回路Ｎ１およびＮ２のベースと共通に接続される。この場合はＮ１とＮ５のミラー比がαに設定される。
Ｎ５のドレインは、Ｎ１を流れる電流Ｉ_Ｎ１が０．５Ｉ／α以上であれば“Ｌ”レベルとなり、０．５Ｉ／α以下に低下すると“Ｈ”レベルに反転する。
【００３２】
上記第１から第４の実施例は１つの集積回路として製造し、差動入力Ｖ₋およびＶ_＋ならびに論理合成部の出力ＣＭＰＯＵＴを外部端子とすることを想定しているが、本発明に係るＭＯＳ演算増幅器の使用目的によっては不具合を生じることとなる。
図７は、本発明に係るＭＯＳ演算増幅器をヒステリシス付きコンパレータに適用した場合の回路図であって、演算増幅器７０として上述した第１から第４の実施例に示したＭＯＳ演算増幅器が使用される。
【００３３】
即ち、ヒステリシス付コンパレータは、演算増幅器７０の出力ＣＭＰＯＵＴがスイッチ７１を制御する。スイッチ７１の第１の接点は第１の基準電圧Ｖ_１を供給する第１の基準電圧源７２に、第２の接点は第１の基準電圧源７２の基準電圧Ｖ_１より低い電圧Ｖ_２を供給する第２の基準電圧源７３に、スイッチ７１の共通接点は演算増幅器７０の第１の入力端子ＩＮ₋に接続される。
【００３４】
図８はヒステリシス付きコンパレータの動作特性図であって、縦軸に出力ＣＭＰＯＵＴを、横軸に第２の入力端子ＩＮ_＋に印加される電圧をとる。
しかしながら、図７に示すように論理合成部の出力ＣＭＰＯＵＴによってスイッチ７１を制御した場合には第２の入力端子ＩＮ_＋に印加される電圧Ｖ_ｉｎがＶ_２以上Ｖ_１以下であるときには以下のような状況が発生する。
【００３５】
即ち、演算増幅器７０を駆動する電源の電圧が低下し、第１の入力端子ＩＮ₋に印加されている第１の基準電圧Ｖ_１との差電圧が小となった場合には、出力ＣＭＰＯＵＴは例えば“Ｈ”レベルに固定される。
すると、スイッチ７１が動作し、第１の入力端子ＩＮ₋に印加される基準電圧は第２の電圧Ｖ_２に切り換えられる。
【００３６】
従って、第１の入力端子ＩＮ₋への印加電圧が低下するので、演算増幅器７０の論理固定機能の動作は解除され、電圧Ｖ_ｉｎが第２の基準電圧Ｖ_２と比較されるが、Ｖ_ｉｎ＞Ｖ_２であるので、第１の入力端子ＩＮ₋に印加される基準電圧は第１の電圧Ｖ_１に切り換えられる。
すると、電源電圧と第１の入力端子ＩＮ₋に印加されている第１の基準電圧Ｖ_１との差電圧は小となり、出力ＣＭＰＯＵＴは例えば“Ｈ”レベルに固定される。従って、上述の動作が繰り返され、出力ＣＭＰＯＵＴにチャタリングが発生し、動作が不安定となる。
【００３７】
上述の課題を解決するために、演算増幅部２０の出力ＯＵＴと飽和検出部２１の出力ＤＩＡＧとを集積回路から別個に出力することが必要となる。
図９は演算増幅部２０の出力端子ＯＵＴと飽和検出部２１の出力端子ＤＩＡＧとを具備した第５の実施例の回路図である。
図１０はヒステリシス付きコンパレータに第５の実施例に係る演算増幅部１００を使用した場合の回路図であって、図７に示した要素と同一の要素は同一の参照番号を使用している。
【００３８】
即ち、演算増幅部２０の出力ＯＵＴによってスイッチ７１を制御する。そして、スイッチ７１の第１の端子には第１の基準電圧源７２が、第２の端子にあ第２の基準電圧源７３が接続される。また、スイッチ７１の共通端子は第１の入力端子ＩＮ₋に接続される。
演算増幅部２０の出力ＯＵＴおよび飽和検出部２１の出力ＤＩＡＧは、本発明に係る演算増幅器とは別個の回路である論理合成回路１０１において飽和検出部２１で飽和が検出されたとき出力ＣＭＰＯＵＴを特定の論理レベルに固定することが可能となる。
【００３９】
上記実施例では、差動対をＰチャンネルＦＥＴで、差動対の負荷であるカレントミラー回路をＮチャンネルＦＥＴで構成しているが、差動対をＮチャンネルＦＥＴで、差動対の負荷であるカレントミラー回路をＰチャンネルＦＥＴで構成することも可能である。
図１１は第４の実施例と同一の構成を、差動対をＮチャンネルＦＥＴで、差動対の負荷であるカレントミラー回路をＰチャンネルＦＥＴで構成した場合の第６の実施例の回路図である。
【００４０】
【発明の効果】
第１の発明に係るＭＯＳ演算増幅器によれば、差動対の動作が飽和するおそれがあると判断されたときにその旨が出力されるため、実際に飽和が発生したときの影響を回避することが容易となる。
第２の発明に係るＭＯＳ演算増幅器によれば、差動対の動作が飽和するおそれがあると判断されたときに出力レベルが所定の論理レベルに固定されるため、実際に飽和が発生したときの不安定な出力が後段に影響を与えることが抑制される。
【００４１】
第３から５の発明に係るＭＯＳ演算増幅器によれば、差動対を構成する第１導電型ＭＯＳトランジスタのうち、差動対の負荷であるカレントミラー回路においてダイオード接続された第２導電型ＭＯＳトランジスタが接続されるトランジスタを流れる電流を検出することにより、差動対の飽和を検出することが可能となる。
【００４２】
第６および第７の発明に係るＭＯＳ演算増幅器によれば、飽和検出部を構成するカレントミラー回路のミラー比によって閾値電流を決定することが可能となる。
【図面の簡単な説明】
【図１】従来のＭＯＳ演算増幅器の回路図である。
【図２】本発明にかかるＭＯＳ演算増幅器の原理図である。
【図３】第１の実施例の回路図である。
【図４】第２の実施例の回路図である。
【図５】第３の実施例の回路図である。
【図６】第４の実施例の回路図である。
【図７】ヒステリシス付きコンパレータの回路図である。
【図８】ヒステリシス付きコンパレータの動作特性図である。
【図９】第５の実施例の回路図である。
【図１０】ヒステリシス付きコンパレータに第５の実施例に係る演算増幅部１００を使用した場合の回路図である。
【図１１】第６の実施例の回路図である。
【符号の説明】
Ｐ３，Ｐ４…差動対
Ｎ１，Ｎ２…カレントミラー回路
Ｎ３…出力トランジスタ
２１…飽和検出部
２２…論理合成部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a MOS operational amplifier, and more particularly to a MOS operational amplifier having a function of detecting that a difference voltage between a drive power supply voltage and an input voltage has become small.
[0002]
[Prior art]
MOS integrated circuits are widely used in various fields because of their advantages such as simpler manufacturing process, lower cost, and lower power consumption than bipolar integrated circuits.
Figure 1 is a circuit diagram of a MOS amplifier widely used conventionally, when used as a comparator, a first input terminal IN _- and _- voltage V applied to the second input terminal IN ₊ It is determined which of V ₊ is the higher voltage, and the logic level of the output terminal OUT is controlled to “H” level or “L” level according to the determination result.
[0003]
That is, the P-channel MOS transistors (hereinafter P) 1, P2 and P5 form a so-called current mirror circuit, and supply the same current as the current flowing through the resistor R to P2 and P5.
P3 and P4 form a so-called differential pair, and N-channel MOS transistors (hereinafter N) 1 and N2 form a current mirror circuit.
[0004]
If the voltage V ₋ applied to the first input terminal IN ₋ is higher than the voltage V ₊ applied to the second input terminal IN ₊ , P3 becomes a conductive state higher than P4, and P3 and N1 The flowing current is greater than the current flowing through P4.
Since N1 and N2 form a current mirror circuit, N2 tries to sink a large amount of current, but the current supplied through P4 is small, so that the drain of N2 is close to the ground potential. As a result, N3 is cut off, and the output terminal OUT is pulled up by P5 to attain "H" level.
[0005]
Conversely, if the voltage V ₋ applied to the first input terminal IN ₋ is lower than the voltage V ₊ applied to the second input terminal IN ₊ , P4 becomes a conductive state higher than P3 and P3 And the current flowing through N1 is smaller than the current flowing through P4.
Therefore, the drain of N2 is pulled up by P4 and approaches the "H" level, so that N3 becomes conductive and the output terminal OUT becomes "L" level.
[0006]
The behavior described above, the power supply voltage V _CC of driving the MOS operational amplifier first input terminal IN _- voltage V of the input signal applied to the _- difference between can be guaranteed as long as the predetermined voltage V _GS or You.
That is,
V _CC −V ₋ > V _GS
V _GS is a voltage drop between the source and the gate of P3, and is, for example, 1V.
[0007]
Therefore, V _- if the maximum value of 3V, the lowest supply voltage saturation differential pair is not generated becomes 3 + 1 = 4V.
Therefore, the power supply voltage _{V CC} of the MOS comparator Using those 5V, the operation of the MOS operational amplifier is ensured.
[0008]
[Problems to be solved by the invention]
However, the power supply voltage V _CC and the first input terminal IN _- voltage V of the input signal applied to _- if the difference between the voltage drops below V _GS, the operation of the MOS operational amplifier is not guaranteed.
When the power supply voltage V _CC drops below 4V in the above example, the voltage between the source and the drain of P2 functioning as a current source becomes less 0V, the differential pair via the P2 (P3 and P4) and the load It is impossible to supply a current to the current mirror circuit (N1 and N2).
[0009]
When an operational amplifier equivalent to the above is configured with a bipolar transistor, in a situation where no current flows through the differential pair and the current mirror circuit, the base current of the output transistor does not flow and the output transistor is cut off, so that the output OUT Is fixed at the “H” level.
However, when a MOS transistor is used, the gate potential of the output element N3 is undefined when no current flows through the differential mirror and the current mirror circuit as the load.
[0010]
Then, since the input impedance of N3 is extremely high, conduction / cutoff of N3 is determined by the induction noise applied to the gate terminal of N3, and the output OUT of the MOS operational amplifier also becomes unstable.
As a result, it is impossible to avoid adversely affecting the circuit connected to the subsequent stage of the MOS operational amplifier. For example, if a MOS operational amplifier is applied to the waveform shaping of an electromagnetic rotational speed sensor and the output of the rotational speed sensor has an amplitude within ± 1.5 V around 2.5 V, a sinusoidal waveform of the rotational speed sensor is obtained. If the power supply voltage is 4 V or higher, the output waveform is accurately shaped into a pulse. However, if the power supply voltage drops to 4 V or lower, an extra pulse may be inverted due to induction noise, and a higher rotation speed than actual may be detected. is there.
[0011]
The present invention has been made in view of the above problems, and has as its object to provide a MOS operational amplifier capable of detecting that a difference between a power supply voltage and an input signal voltage has become small.
[0012]
[Means for Solving the Problems]
In the MOS operational amplifier according to the first invention, a differential pair is formed by the first first conductivity type MOS transistor and the second first conductivity type MOS transistor, and two input signals are of the first first conductivity type. A differential input section applied to the gate of the MOS transistor and the gate of the second first conductivity type MOS transistor; and a diode-connected first second conductivity functioning as a load of the first first conductivity type MOS transistor A current mirror circuit section including a second MOS transistor of the second conductivity type functioning as a load of the second MOS transistor and a second first conductivity type MOS transistor; and an output section driven by the current mirror circuit section. That the voltage difference between the input signal applied to the gate of the first first-conductivity-type MOS transistor of the dynamic input unit and the power supply is equal to or less than a predetermined threshold voltage. Differential input section includes a saturation detector for detecting that a saturated state by output, saturation detection unit, half of the current supply of the first current source for supplying power to the differential input section The second and third current sources having the capability and the input signal applied to the first first conductivity type MOS transistor of the differential input unit are applied to the gates thereof, and the second and third current sources are driven by the second current source. 3, a first second conductivity type MOS transistor, a diode-connected third second conductivity type MOS transistor functioning as a load of the third first conductivity type MOS transistor, and a current flowing through the third second conductivity type MOS transistor. It constitutes a mirror circuit and is composed of a fourth second conductivity type MOS transistor driven by a third current source.
[0013]
According to the first aspect, an input applied to a gate to a MOS transistor constituting a differential pair to which a diode-connected MOS transistor is connected among elements constituting a current mirror circuit which is a load of the differential pair. When the voltage difference between the signal and the power supply becomes small, the saturation detection unit outputs an abnormality diagnosis result on the assumption that the operation of the operational amplifier may become unstable.
[0014]
The MOS operational amplifier according to the second invention is an output value fixing section for fixing the output of the output section to a predetermined logical value when the saturation detection section detects that the differential input section has become saturated. Is further provided.
According to the second aspect, when the operation of the operational amplifier becomes unstable by the saturation detector, the output of the MOS operational amplifier is fixed to a predetermined logical value by the output value fixing unit.
[0015]
In the MOS operational amplifier according to the third aspect of the present invention, the saturation detector detects that the current flowing through the first second conductivity type MOS transistor has become equal to or less than a predetermined threshold current. Detects saturation.
In a MOS operational amplifier according to a fourth aspect of the present invention, the saturation detection section includes a second and third current sources having half the current supply capability of the first current source for supplying power to the differential input section, An input signal applied to the first first-conductivity-type MOS transistor of the input unit is applied to its gate, and a third first-conductivity-type MOS transistor driven by a second current source; and a third first-conductivity-type MOS transistor. A third second conductivity type MOS transistor which is diode-connected and functions as a load of the second type MOS transistor, and a fourth mirror which forms a current mirror circuit with the third second conductivity type MOS transistor and is driven by the third current source. And the second conductivity type MOS transistor.
[0016]
In a MOS operational amplifier according to a fifth aspect, the saturation detector has a third current source having half the current supply capability of the first current source that supplies power to the differential input unit, and a first second source. And a fourth second conductivity type MOS transistor which forms a current mirror circuit with the conductivity type MOS transistor and is driven by a third current source.
According to the third to fifth aspects of the present invention, the current flowing through the MOS transistor forming the differential pair to which the diode-connected MOS transistor is connected among the elements forming the current mirror circuit which is the load of the differential pair is It is determined whether the differential input section is saturated by detecting that the current has become equal to or less than the predetermined threshold current.
[0017]
In the MOS operational amplifier according to the sixth invention, the threshold current is determined by the mirror ratio of the current mirror circuit in which the saturation detection unit is configured by the third and fourth second conductivity type MOS transistors.
In the MOS operational amplifier according to the seventh invention, the threshold current is determined by the mirror ratio of the current mirror circuit in which the saturation detecting section is configured by the first and fourth second conductivity type MOS transistors.
[0018]
In the sixth and seventh inventions, the threshold value of the current is determined by the mirror ratio of the current mirror circuit of the saturation detector.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 2 is a principle diagram of the MOS operational amplifier according to the present invention. In the operational amplifier 20 having the same configuration as the MOS operational amplifier shown in FIG. A saturation detection unit 21 that outputs an “H” level when the current is equal to or lower than a predetermined threshold current, and a logic combination that outputs a combined output CMPOUT by logically combining the output OUT of the operational amplification unit 20 and the output of the saturation detection unit 21 A part 22 has been added.
[0020]
That is, when a state in which no current flows through P3 is detected, the output CMPOUT of the MOS operational amplifier according to the present invention is fixed at the “H” level regardless of the logical level of the output OUT of the operational amplifier 20.
FIG. 3 is a circuit diagram of a first embodiment of the MOS operational amplifier according to the present invention. The saturation detector 21 includes P6, P7, P8, N4 and N5, and the logic synthesizer 22 includes the NOR element NOR and It is composed of an inverter INV.
[0021]
The P6 and P7 of the saturation detection unit 21 constitutes a P1 a current mirror circuit, the drain of the source connected to the power supply V _CC P6 to a source of the P8, the drain of P8 is connected to the drain of N4, N4 sources Is grounded. N4 is a diode connection in which the drain and the gate are connected. Further, the gate of P8 is connected to the gate of the first MOS transistor P3 forming a differential pair.
[0022]
The element characteristics of P6 and P7 are selected such that when the current flowing through P2 is "I" amperes, the currents flowing through P6 and P7 are each "0.5I" amperes.
This means that when the differential pairs P3 and P4 are in an equilibrium state, the current flowing through each element P3 and P4 is １／ of the current “I” amperage flowing through P2, and the current flowing through N1 is “0.5 I” ampere. . Therefore, in order to detect the current actually flowing through N1 using N4, it is necessary to set the current supply capability of the current source to N4 to "0.5I" amperes.
[0023]
The gate voltage of P8, namely the input voltage V P3 _- P8 when the sum of the source-gate voltage of the P8 is below the supply voltage _{V CC} becomes conductive, the P8 and N4 "0.5I" amp Electric current flows.
Then, since N4 and N5 form a current mirror circuit, if the mirror ratio of N4 and N5 is α, N5 tries to sink a current of “0.5I × α” amperes. For example, if α = 2.0, N5 tries to sink “I” amperes of current.
[0024]
However, since the current supplied to N5 via P7 is limited to "0.5I" amps, the potential of the drain of N5 becomes the ground potential, that is, "L" level. That is, as long as the current is supplied to N4, the logic level CMPDIAG of the drain of N5, which is the output of the saturation detection unit 21, becomes the "L" level.
In this case, the output OUT of the operational amplification unit 20 may be used as it is as the output CMPOUT of the MOS comparator with the output voltage fixing function at low voltage.
[0025]
Therefore, in the present embodiment, the logic synthesis circuit 22 is composed of a NOR gate NOR that receives the output OUT of the operational amplifier 20 and the output CMPDIAG of the saturation detector 21 as inputs, and an inverter INV that inverts the output of the NOR gate NOR. I have.
When the power supply voltage _VCC decreases and the current IN4 flowing in _N4 decreases, the current _IN4 × α flowing in N5 also decreases.
[0026]
If I _N4 × α> 0.5I, then the potential of the drain of N5 becomes “L” level because N5 tries to sink a current higher than the supply current.
Conversely, if I _N4 × α <0.5I, then N5 stops drawing current, and the potential of the drain of N5 is pulled up by P7 to the “H” level.
Similarly to the above example, when α = 2, the output CMPDIAG of the saturation detector 21 changes from “L” level to “H” when the current IN4 flowing through _N4 becomes 0.5 I / α = 0.25 I or less. "Level. Then, the output CMPOUT of the logic synthesis unit 22 is fixed at the “H” level regardless of the output OUT of the operational amplification unit 20.
[0027]
This fixing is performed while the current is flowing through N4, that is, while the operational amplifier 20 is operating stably, so that the power supply voltage is reduced and the operation of the operational amplifier 20 becomes unstable. However, the output CMPOUT of the MOS operational amplifier with the output logic fixing function at the time of low voltage maintains the “H” level.
Note that the mirror ratio α of the current mirror circuit composed of N4 and N5 is not limited to 2 and can be set to an arbitrary value. Therefore, the output of the saturation detection unit 21 before the current actually stops flowing to P3. It is possible to cause the CMPDIAG to transition from the “L” level to the “H” level, and to arbitrarily set the current of P3 when the transition occurs.
[0028]
FIG. 4 is a circuit diagram of a MOS comparator according to a second embodiment of the present invention. The entirety of the MOS comparator according to the first embodiment is obtained by using the output stage of the operational amplifier 20 as a part of the logic synthesizer 22. This is a simplified configuration.
That is, the logic synthesizing unit of the present embodiment includes a series connection of P5 and N3, which are output stages of the operational amplifying unit 20 in the first embodiment, and N6 installed in parallel with N3. The gate of N3 is connected to the drain of N2, and the gate of N6 is connected to the drain of N5.
[0029]
As described in the first embodiment, since the current I _N4 flowing in N4 saturation detection unit 21 is the drain of N5 long 0.5I / alpha or becomes "L" level, the drain potential of N6 It is determined by the potential of the drain of N3. Since the potential of the drain of N3 is determined according to the comparison result of the operational amplification unit 20, the output CMPOUT of the logic synthesis unit 22 is also determined according to the comparison result of the operational amplification unit 20.
[0030]
Since the current _{I N4} flowing in N4 saturation detection unit 21 is the drain of the drops below 0.5I / alpha N5 transitions to "H" level, N6 becomes conductive, the output CMPOUT logic synthesis unit 22 "L Fixed to the "level."
FIG. 5 is a circuit diagram of a third embodiment, and FIG. 6 is a circuit diagram of a fourth embodiment. In each of the first and second embodiments, a current detection circuit composed of P6, P7 and N4 is shown. Is shared with a part of the operational amplifying unit 20 to simplify the circuit.
[0031]
That is, in the third and fourth embodiments, the saturation detector 21 is composed of P7 and N5 connected in series between the power supply _Vcc and the ground. The base of N5 is commonly connected to the bases of the current mirror circuits N1 and N2 of the operational amplifier 20. In this case, the mirror ratio between N1 and N5 is set to α.
The drain of N5 goes to the "L" level when the current IN1 flowing through _N1 is 0.5 I / α or more, and is inverted to the "H" level when the current IN1 drops to 0.5 I / α or less.
[0032]
The first to fourth embodiments assume that the integrated circuits are manufactured as one integrated circuit, and the differential inputs V ₋ and V ₊ and the output CMPOUT of the logic synthesis unit are used as external terminals. Problems may occur depending on the purpose of use of the MOS operational amplifier.
FIG. 7 is a circuit diagram in which the MOS operational amplifier according to the present invention is applied to a comparator with hysteresis, and the MOS operational amplifiers described in the first to fourth embodiments are used as the operational amplifier 70. .
[0033]
That is, in the comparator with hysteresis, the output CMPOUT of the operational amplifier 70 controls the switch 71. The first contact of the switch 71 to the first reference voltage source 72 for supplying a first reference voltages V _1, the second contact voltage V ₂ is lower than the reference voltage V ₁ of the first reference voltage source 72 the second reference voltage source 73 which supplies a common contact of the switch 71 is first input terminal iN of the operational amplifier 70 _- are connected to.
[0034]
FIG. 8 is an operation characteristic diagram of the comparator with hysteresis, in which the vertical axis represents the output CMPOUT and the horizontal axis represents the voltage applied to the second input terminal IN ₊ .
However, the following when when controlling the switch 71 by the output CMPOUT logic synthesis section as shown in FIG. 7 is a second input terminal IN ₊ voltage V _in applied to the V ₂ or V ₁ or less Situations occur.
[0035]
That is, voltage drop of the power source for driving the operational amplifier 70 is, the first input terminal IN _- when the are applied to the first difference voltage between the reference voltages V ₁ becomes small, the output CMPOUT is For example, it is fixed at “H” level.
Then, the switch 71 is operated, the first input terminal IN _- reference voltages applied to is switched to the second voltage V _2.
[0036]
Accordingly, the first input terminal IN _- the voltage applied to the drops, the operation of the logic fixed function of the operational amplifier 70 is released, but the voltage V _in is compared to a second reference voltage V _2, V _in > because it is V _2, the first input terminal iN _- reference voltages applied to is switched to the first voltage V _1.
Then, the power supply voltage and a first input terminal IN _- differential voltage between the first reference voltages V _1, which is applied to the small, and the output CMPOUT is fixed to "H" level, for example. Therefore, the above operation is repeated, chattering occurs in the output CMPOUT, and the operation becomes unstable.
[0037]
In order to solve the above-described problem, it is necessary to separately output the output OUT of the operational amplifier 20 and the output DIAG of the saturation detector 21 from the integrated circuit.
FIG. 9 is a circuit diagram of the fifth embodiment including the output terminal OUT of the operational amplifier 20 and the output terminal DIAG of the saturation detector 21.
FIG. 10 is a circuit diagram in the case where the operational amplifier 100 according to the fifth embodiment is used for a comparator with hysteresis, and the same elements as those shown in FIG. 7 use the same reference numerals.
[0038]
That is, the switch 71 is controlled by the output OUT of the operational amplifier 20. The first terminal of the switch 71 is connected to the first reference voltage source 72, and the second terminal of the switch 71 is connected to the second reference voltage source 73. The common terminal of the switch 71 is first input terminal IN _- is connected to.
The output OUT of the operational amplification unit 20 and the output DIAG of the saturation detection unit 21 specify the output CMPOUT when the saturation detection unit 21 detects saturation in the logic synthesis circuit 101 which is a circuit separate from the operational amplifier according to the present invention. Logic level.
[0039]
In the above embodiment, the differential pair is constituted by a P-channel FET, and the current mirror circuit, which is the load of the differential pair, is constituted by an N-channel FET. It is also possible to configure a certain current mirror circuit with a P-channel FET.
FIG. 11 is a circuit diagram of a sixth embodiment in which the same configuration as that of the fourth embodiment is configured, and a differential pair is configured by an N-channel FET, and a current mirror circuit serving as a load of the differential pair is configured by a P-channel FET. It is.
[0040]
【The invention's effect】
According to the MOS operational amplifier according to the first aspect of the present invention, when it is determined that the operation of the differential pair is likely to be saturated, the fact is output, so that the effect when saturation actually occurs is avoided. It becomes easier.
According to the MOS operational amplifier of the second aspect, the output level is fixed to the predetermined logic level when it is determined that the operation of the differential pair may be saturated. Is prevented from affecting the subsequent stage.
[0041]
According to the MOS operational amplifier according to the third to fifth aspects of the present invention, of the first conductivity type MOS transistors forming the differential pair, the second conductivity type MOS transistor diode-connected in the current mirror circuit which is the load of the differential pair By detecting the current flowing through the transistor to which the transistor is connected, it is possible to detect the saturation of the differential pair.
[0042]
According to the MOS operational amplifiers according to the sixth and seventh aspects, the threshold current can be determined by the mirror ratio of the current mirror circuit forming the saturation detecting section.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a conventional MOS operational amplifier.
FIG. 2 is a principle diagram of a MOS operational amplifier according to the present invention.
FIG. 3 is a circuit diagram of the first embodiment.
FIG. 4 is a circuit diagram of a second embodiment.
FIG. 5 is a circuit diagram of a third embodiment.
FIG. 6 is a circuit diagram of a fourth embodiment.
FIG. 7 is a circuit diagram of a comparator with hysteresis.
FIG. 8 is an operation characteristic diagram of a comparator with hysteresis.
FIG. 9 is a circuit diagram of a fifth embodiment.
FIG. 10 is a circuit diagram in the case where the operational amplifier 100 according to the fifth embodiment is used for a comparator with hysteresis.
FIG. 11 is a circuit diagram of a sixth embodiment.
[Explanation of symbols]
P3, P4: Differential pair N1, N2: Current mirror circuit N3: Output transistor 21: Saturation detector 22: Logic synthesizer

Claims

A differential pair is formed by a first first conductivity type MOS transistor and a second first conductivity type MOS transistor, and two input signals are applied to the gate of the first first conductivity type MOS transistor and the second MOS transistor. A differential input section applied to the gate of the first conductivity type MOS transistor;
A first second conductivity type MOS transistor which functions as a load of the first first conductivity type MOS transistor, and a second second conductivity type MOS transistor which functions as a load of the second first conductivity type MOS transistor; A current mirror circuit unit including two-conductivity type MOS transistors;
An output unit driven by the current mirror circuit unit;
The differential input unit detects that a voltage difference between an input signal applied to the gate of the first first conductivity type MOS transistor of the differential input unit and a power supply is equal to or less than a predetermined threshold voltage. And a saturation detection unit that detects that has become a saturated state,
The saturation detector,
Second and third current sources having half the current supply capability of the first current source for supplying power to the differential input unit;
An input signal applied to the first first conductivity type MOS transistor of the differential input unit is applied to a gate thereof, and a third first conductivity type MOS transistor driven by the second current source;
A diode-connected third second conductivity type MOS transistor functioning as a load of the third first conductivity type MOS transistor;
A current mirror circuit with the third second conductivity type MOS transistor, and a fourth second conductivity type MOS transistor driven by the third current source;
MOS operational amplifier.

An output value fixing unit that fixes an output of the output unit to a predetermined logical value when the saturation detection unit detects that the differential input unit has become saturated. 2. The MOS operational amplifier according to 1.

The saturation detector,
4. The method according to claim 1, further comprising: detecting that a current flowing through said first second conductivity type MOS transistor is equal to or less than a predetermined threshold current, thereby detecting that said differential input section is saturated. 3. The MOS operational amplifier according to 1 or 2.

The saturation detector,
2. The MOS operational amplifier according to claim 1 , wherein said threshold current is determined by a mirror ratio of a current mirror circuit comprising said third and fourth second conductivity type MOS transistors.

The saturation detector,
A third current source having a current supply capability that is twice as large as a first current source that supplies power to the differential input unit;
2. The semiconductor device according to claim 1, wherein said first second-conductivity-type MOS transistor and a fourth second-conductivity-type MOS transistor which form a current mirror circuit and are driven by said third current source. 3. The MOS operational amplifier according to 2.

The saturation detector,
6. The MOS operational amplifier according to claim 5 , wherein said threshold current is determined by a mirror ratio of a current mirror circuit comprising said first and fourth second conductivity type MOS transistors.

The output value fixing unit,
3. The MOS operational amplifier according to claim 2, further comprising: a logical sum circuit that calculates a logical sum of an output of the saturation detection unit and an output of the output unit.

The logical sum circuit,
The MOS operational amplifier according to claim 7, which is a wired-OR circuit.

The logic value fixing unit,
3. The MOS operational amplifier according to claim 2, wherein when the saturation of the differential input section is detected by the saturation detection section, the output logic value of the output section is fixed at "H" level.

The logic level fixing unit includes:
3. The MOS operational amplifier according to claim 2, wherein when the saturation detecting section detects the saturation of the differential input section, the output logic value of the output section is fixed at "L" level.

The MOS operational amplifier according to any one of claims 1 to 10 , wherein the first conductivity type MOS transistor is a P-channel MOS transistor, and the second conductivity type MOS transistor is an N-channel MOS transistor.

The MOS operational amplifier according to any one of claims 1 to 10, wherein the first conductivity type MOS transistor is an N-channel MOS transistor, and the second conductivity type MOS transistor is a P-channel MOS transistor.