JP3585114B2

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Publication number: JP3585114B2
Application number: JP2000215288A
Authority: JP
Inventors: 信孝若井
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 2000-07-17
Filing date: 2000-07-17
Publication date: 2004-11-04
Anticipated expiration: 2020-07-17
Also published as: JP2002033655A

Description

【０００１】
【発明の属する技術分野】
本発明は無線通信機の局部発振器等に利用することができる分周器に関し、さらに詳細には選択的に入力信号（本明細書において、基本波とも記す）をそのまま出力できる分周器に関する。
【０００２】
【従来の技術】
従来の分周器には、例えば図５に示すように、分周器を構成する分周器集積回路１に端子ＳＷ１および端子ＳＷ２を有し、端子ＳＷ１および端子ＳＷ２に印加する制御信号のＨレベル、Ｌレベルに基づいて、図６に示すように、分周比を１／２、１／４、１／８に切り換えることができるものが存在する。かかる分周器集積回路１の一つに例えば、モトローラ社製のＭＣ１２０９３がある。図５において、端子ＳＢはスタンバイモードのための端子を、端子ＩＮは入力端子を、端子Ｖｃｃは電源端子を、端子ＧＮＤはアース端子を、端子ＯＵＴは出力端を示し、符号Ｃ１およびＣ２は結合コンデンサである。
【０００３】
かかる分周器を無線通信機の局部発振器等を構成する周波数シンセサイザの一部に使用することにより、該周波数シンセサイザの一部を構成する電圧制御発振器の発振周波数範囲を狭くすることが可能になる。
【０００４】
しかしながら、かかる分周器集積回路１には入力信号、すなわち基本波をそのまま（分周比１／１）で出力する機能はなく、基本波をも選択的に出力したい分周器を構成する場合、図７に示す如く、分周器集積回路１の外部に、例えば入力信号発生源である電圧制御発振器２の発振出力を分周器集積回路１に選択的に入力するための切り換えスイッチ回路３および電圧制御発振器２の発振出力を分周器集積回路１の分周出力に代わって選択的に出力するための切り換えスイッチ回路４を設けて、分周器集積回路１の端子ＳＷ１および端子ＳＷ２に各別に制御信号１、制御信号２を供給すると共に、切り換えスイッチ回路３には制御信号３をインバータ６を介して供給して切り換えスイッチ回路３を切り換え、切り換えスイッチ回路４には制御信号３を直接供給して切り換えスイッチ回路４を切り換えるように構成していた。
【０００５】
このように構成することによって、図８に示す如く、制御信号がＬレベルのときにおける制御信号１、２のＨレベル、Ｌレベルの組み合わせに基づいて、分周比１／２、１／４、１／８の出力信号のほかに、制御信号３がＨレベルのとき制御信号１および２のレベルにかかわらず分周比１／１の出力信号、すなわち基本波が送出される。図８において×はＨまたはＬレベルの何れでもよいことを示している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記したような従来の分周器では、分周器集積回路の制御に基本波を出力する制御がなかったために、基本波を選択的に通す切り換えスイッチ回路を設け、該切り換えスイッチ回路を切り換制御するための制御信号が必要となるという問題点があった。
【０００７】
このために、制御のための信号線の数が増加するという問題点もあった。
【０００８】
本発明は、分周器制御のための信号線の数を増加させることなく、基本波を選択的に出力することができる分周器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明にかかる請求項１の分周器は、入力された制御信号の組み合わせに基づく分周比で入力信号を分周して出力する分周器集積回路と、
該分周器集積回路に供給される入力信号を選択的に遮断する第１の切り換え手段と、
前記分周器集積回路の出力に代わって前記入力信号を選択的に送出する第２の切り換え手段と、
前記分周器集積回路が同一分周比の出力を送出させる制御信号の複数の組み合わせ中の一方の組み合わせのみの制御信号が入力されたとき出力によって第２の切り換え手段を導通状態に制御するアンドゲートと、該アンドゲートの出力を入力とし前記第２の切換手段が導通状態に制御されているとき出力によって第１の切り換え手段を遮断状態に制御するインバータとを含む制御手段と、
を備えたことを特徴とし、
本発明にかかる請求項２の分周器は、入力された制御信号の組み合わせに基づく分周比で入力信号を分周して出力する分周器集積回路と、
該分周器集積回路に供給される入力信号を選択的に遮断する第１のダイオードを含む第１の切り換え手段と、
前記分周器集積回路の出力に代わって前記入力信号を選択的に送出する第２のダイオードを含む第２の切り換え手段と、
前記分周器集積回路が同一分周比の出力を送出させる制御信号の複数の組み合わせ中の一方の組み合わせのみの制御信号が入力されたとき、第１のダイオードをオフ状態に制御し、かつ第２のダイオードをオン状態に制御する制御手段と、
を備えたことを特徴とする。
【００１０】
本発明にかかる請求項１および２の分周器によれば、分周器集積回路が同一分周比の出力を送出させる制御信号の複数の組み合わせ中の一方の組み合わせの制御信号のみが制御手段に供給されたとき、第１の切り換え手段が遮断状態に制御されて分周器集積回路への入力信号の供給が遮断され、第２の切り換え手段が導通状態に制御されて分周器集積回路の分周出力に代わって入力信号がそのまま出力されるため、分周のための制御信号の数を増加させることなしに、分周比１／１である入力信号をそのまま送出することができることになる。また、前記一方の組み合わせの制御信号以外の組み合わせの制御信号が分周器集積回路に供給されているときは、供給された制御信号の組み合わせに基づく分周比で分周された入力信号が、分周器の出力信号として出力される。
【００１１】
【発明の実施の形態】
以下、本発明にかかる分周器を実施の一形態によって説明する。
【００１２】
図１は本発明の実施の一形態にかかる分周器１０の構成を示すブロック図であり、図１において図５および図７に示した構成要素と同一の構成要素には同一の符号を付して示し、分周器集積回路１の各端子の説明は省略する。
【００１３】
本発明の実施の一形態にかかる分周器１０は、分周器集積回路１の外部に、入力信号発生源である電圧制御発振器２の発振出力を分周器集積回路１に選択的に入力するための切り換えスイッチ回路３および電圧制御発振器２の発振出力を分周器集積回路１の分周出力に代わって選択的に出力するための切り換えスイッチ回路４と、制御信号１と制御信号２を反転した信号を入力するアンドゲート５と、アンドゲート５の出力を反転するインバータ６とを設けて、分周器集積回路１の端子ＳＷ１および端子ＳＷ２に各別に制御信号１、制御信号２を供給すると共に、切り換えスイッチ回路３にはインバータ６を介してアンドゲート５の出力を供給して切り換えスイッチ回路３を切り換え、切り換えスイッチ回路４にはアンドゲート５の出力を直接供給して切り換えスイッチ回路４を切り換えるように構成する。
【００１４】
ここで、切り換えスイッチ回路３は第１の切り換え手段に対応し、切り換えスイッチ回路４は第２の切り換え手段に対応し、アンドゲート５およびインバータ６は制御手段に対応している。
【００１５】
上記のように構成した分周器１０において、制御信号１および制御信号２が共にＬレベルのときは、アンドゲート５の出力はＬレベルであって、切り換えスイッチ回路４はオフ状態に制御され、オフ状態に制御された切り換えスイッチ回路４によって電圧制御発振器２の発振出力は遮断されて分周器１０から出力されず、インバータ６の出力はＨレベルであって、切り換えスイッチ回路３はオン状態に制御され、オン状態に制御された切り換えスイッチ回路３を介して電圧制御発振器２の発振出力は分周器集積回路１に供給されて、分周器集積回路１の分周出力が分周器１０の出力として送出される。一方、分周器集積回路１の端子ＳＷ１および端子ＳＷ２にはＬレベルの制御信号１および２が供給されるために、分周器１０の分周比は、図２に示す如く、１／８となる。
【００１６】
制御信号１がＨレベルであり、かつ制御信号２がＬレベルのときは、アンドゲート５の出力はＨレベルであって、インバータ６の出力はＬレベルであり、切り換えスイッチ回路３はオフ状態に制御され、オフ状態に制御された切り換えスイッチ回路３によって電圧制御発振器２の発振出力は遮断されて分周器集積回路１には供給されず、切り換えスイッチ回路４はオン状態に制御され、オン状態に制御された切り換えスイッチ回路４を介して電圧制御発振器２の発振出力はそのまま分周器１０の出力として送出される。すなわち、分周器１０の分周比は、図２に示す如く、１／１となる。
【００１７】
制御信号１がＬレベルであり、かつ制御信号２がＨレベルのときは、アンドゲート５の出力はＬレベルであって、切り換えスイッチ回路４はオフ状態に制御され、オフ状態に制御された切り換えスイッチ回路４によって電圧制御発振器の発振出力は遮断されて分周器１０から出力されず、インバータ６の出力はＨレベルであって、切り換えスイッチ回路３はオン状態に制御され、オン状態に制御された切り換えスイッチ回路３を介して電圧制御発振器２の発振出力は分周器集積回路１に供給されて、分周器集積回路１の分周出力が分周器１０の出力として送出される。一方、分周器集積回路１の端子ＳＷ１にはＬレベルの制御信号１が供給され、かつ分周器集積回路１の端子ＳＷ２にはＨレベルの制御信号２が供給されるために、分周器１０の分周比は、図２に示す如く、１／４となる。
【００１８】
制御信号１および制御信号２が共にＨレベルのときは、アンドゲート５の出力はＬレベルであって、切り換えスイッチ回路４はオフ状態に制御され、オフ状態に制御された切り換えスイッチ回路４によって電圧制御発振器の発振出力は遮断されて分周器１０から出力されず、インバータ６の出力はＨレベルであって、切り換えスイッチ回路３はオン状態に制御され、オン状態に制御された切り換えスイッチ回路３を介して電圧制御発振器２の発振出力は分周器集積回路１に供給されて、分周器集積回路１の分周出力が分周器１０の出力として送出される。一方、分周器集積回路１の端子ＳＷ１および端子ＳＷ２にはＨレベルの制御信号が供給されるために、分周器１０の出力の分周比は、図２に示す如く、１／２となる。
【００１９】
上記のように、分周器１０によれば、分周器集積回路１に供給される入力信号を選択的に遮断する切り換えスイッチ回路３と、前記入力信号を分周集積回路１の出力に代わって選択的に送出する切り換えスイッチ回路４とを設けて、分周器集積回路１が同一の分周比の出力を送出する制御信号の２つの組み合わせを利用して、該２つの組み合わせの一方の組み合わせの制御信号によって切り換えスイッチ回路３および４を制御して、入力信号を分周器集積回路１の出力に代わって分周器１０の出力としたため、制御信号の数を増加させずに、選択的に分周器集積回路１による分周出力と分周器集積回路１をバイパスさせた入力信号とを送出することができる。
【００２０】
次に本発明にかかる分周器の他の実施の形態について説明する。
【００２１】
図３は本発明の他の実施の形態にかかる分周器２０の構成を示すブロック図である。
【００２２】
分周器２０は、分周器集積回路１の端子ＳＷ１および端子ＳＷ２に各別に制御信号１と制御信号２を印加し、分周器集積回路１の端子ＯＵＴからの分周出力を結合コンデンサＣ４を介して分周器２０の分周出力として選択的に送出させる。
【００２３】
一方、電源電圧がエミッタに供給されたトランジスタＱ２のベースに抵抗Ｒ５およびダイオードＤ１の直列回路を介して制御信号１を印加して、制御信号１に基づいてダイオードＤ１をオン・オフ制御して、ダイオードＤ１のオン・オフに基づいてトランジスタＱ２をオン・オフ制御する。
【００２４】
さらに、トランジスタＱ２のベースを抵抗Ｒ５とトランジスタＱ１との直列回路を介してアースし、トランジスタＱ１のベースに制御信号２を印加して、制御信号２に基づいてトランジスタＱ１をオン・オフ制御して、トランジスタＱ１のオン・オフに基づいてトランジスタＱ２をオン・オフ制御する。
【００２５】
トランジスタＱ２のコレクタは分周器集積回路１の端子Ｖｃｃおよび端子ＳＢに接続して、トランジスタＱ２を介して分周器集積回路１の端子Ｖｃｃおよび端子ＳＢに電源電圧Ｖｃｃを印加すると共に、トランジスタＱ２のコレクタを介して出力される電源電圧Ｖｃｃを抵抗Ｒ１を介して分周器集積回路１の入力端子ＩＮおよびダイオードＤ２のアノードに印加する。抵抗Ｒ１を介した電源電圧Ｖｃｃの印加によってダイオードＤ２をオン状態に制御して、結合コンデンサＣ１およびダイオードＤ２を介して供給される入力信号を分周器２０の端子ＩＮに印加する。
【００２６】
一方、電源電圧Ｖｃｃを抵抗Ｒ３とＲ４とによって分圧し、ダイオードＤ２のカソードは抵抗Ｒ２を介してアースして、ダイオードＤ２を介して抵抗Ｒ１と抵抗Ｒ２とによって電源電圧Ｖｃｃを分圧し、抵抗Ｒ３と抵抗Ｒ４との分圧電圧をダイオードＤ３のアノードに供給し、抵抗Ｒ１と抵抗Ｒ２との分圧電圧をダイオードＤ３のカソードに印加して、抵抗Ｒ１と抵抗Ｒ２による分圧電圧に基づいてダイオードＤ３をオン・オフ制御して、結合コンデンサＣ１を介して供給される入力信号をダイオードＤ３および結合コンデンサＣ３を介して分周器２０の出力として選択的に送出させる。
【００２７】
ここで、トランジスタＱ２がオン状態の時には、抵抗Ｒ１と抵抗Ｒ２とによる分圧電圧が抵抗Ｒ３と抵抗Ｒ４とによる分圧電圧より高くなるように、逆にトランジスタＱ２がオフ状態の時には、抵抗Ｒ１と抵抗Ｒ２とによる分圧電圧が抵抗Ｒ３と抵抗Ｒ４とによる分圧電圧より低くなるように、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値が選択してある。
【００２８】
ここで、ダイオードＤ２が第１の切り換え手段に対応し、ダイオードＤ３が第２の切り換え手段に対応し、トランジスタＱ１およびＱ２、ダイオードＤ１、抵抗Ｒ１〜抵抗Ｒ４が実質的に制御手段に対応している。
【００２９】
上記のように構成された分周器２０において、制御信号１および制御信号２が共にＬレベルのときは、トランジスタＱ１がオフ状態に制御され、ダイオードＤ１がオン状態に制御されて、トランジスタＱ２はオン状態になって電源電圧Ｖｃｃが分周器集積回路１の端子ＳＢ、端子Ｖｃｃおよび抵抗Ｒ１に印加される。したがって、ダイオードＤ２はオン状態に制御され、かつ抵抗Ｒ１と抵抗Ｒ２による分圧電圧によってダイオードＤ３はオフ状態に制御されて、分周器２０の入力はダイオードＤ２を介して分周器集積回路１の端子ＩＮに供給されて分周され、分周器集積回路１の分周出力が分周器２０の分周出力として送出される。この場合、出力の分周比は制御信号１および制御信号２が共にＬレベルのため、図４に示す如く、１／８となる。
【００３０】
制御信号１がＨレベルであり、かつ制御信号２がＬレベルのときは、ダイオードＤ１およびトランジスタＱ１が共にオフ状態に制御されて、トランジスタＱ２はオフ状態になって電源電圧Ｖｃｃは分周器集積回路１の端子ＳＢ、端子Ｖｃｃおよび抵抗Ｒ１に印加されない。したがって、ダイオードＤ２はオフ状態に制御され、かつ抵抗Ｒ３と抵抗Ｒ４による分圧電圧によってダイオードＤ３はオン状態に制御されて、分周器２０の入力はダイオードＤ３および結合コンデンサＣ３を介して分周器２０の出力としてそのまま送出される。すなわちこの場合は、分周器２０の出力は、図４に示す如く、１／１となる。
【００３１】
制御信号１がＬレベルであり、かつ制御信号２がＨレベルのときは、ダイオードＤ１がオン状態に制御され、かつトランジスタＱ１もオン状態に制御されて、トランジスタＱ２はオン状態になって電源電圧Ｖｃｃが分周器集積回路１の端子ＳＢ、端子Ｖｃｃおよび抵抗Ｒ１に印加される。したがって、ダイオードＤ２はオン状態に制御され、かつ抵抗Ｒ１と抵抗Ｒ２による分圧電圧によってダイオードＤ３はオフ状態に制御されて、分周器２０の入力はダイオードＤ２を介して分周器集積回路１の端子ＩＮに供給されて分周され、分周器集積回路１の分周出力が分周器２０の分周出力として送出される。この場合、出力の分周比は制御信号１がＬレベルであり、かつ制御信号２がＨレベルのため、図４に示す如く、１／４となる。
【００３２】
制御信号１および制御信号２が共にＨレベルのときは、ダイオードＤ１がオフ状態に制御されるが、トランジスタＱ１がオン状態に制御されて、トランジスタＱ２はオン状態になって電源電圧Ｖｃｃが分周器集積回路１の端子ＳＢ、端子Ｖｃｃおよび抵抗Ｒ１に印加される。したがって、ダイオードＤ２はオン状態に制御され、かつ抵抗Ｒ１と抵抗Ｒ２による分圧電圧によってダイオードＤ３はオフ状態に制御されて、分周器２０の入力はダイオードＤ２を介して分周器集積回路１の端子ＩＮに供給されて分周され、分周器集積回路１の分周出力が分周器２０の分周出力として送出される。この場合、出力の分周比は制御信号１および制御信号２が共にＨレベルのため、図４に示す如く、１／２となる。
【００３３】
以上説明したように分周器２０によれば、分周器集積回路１に供給される入力信号を選択的に遮断するダイオードＤ２と、前記入力信号を分周集積回路１の出力に代わって選択的に送出するダイオードＤ３とを設けて、分周器集積回路１が同一の分周比の出力を送出する制御信号の２つの組み合わせを利用して、該２つの組み合わせの一方の組み合わせの制御信号によってダイオードＤ２およびＤ３を制御して、入力信号を分周器集積回路１の出力に代わって分周器２０の出力としたため、制御信号の数を増加させずに、選択的に分周器集積回路１による分周出力と分周器集積回路１をバイパスさせた入力信号とを送出することができる。
【００３４】
【発明の効果】
以上説明したように本発明にかかる分周器によれば、分周器制御のための信号線の数を増加させることなく、基本波を選択的に出力することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる分周器の構成を示すブロック図である。
【図２】図１に示した分周器の作用の説明に供する説明図である。
【図３】本発明の他の実施の形態にかかる分周器の構成を示すブロック図である。
【図４】図３に示した分周器の作用の説明に供する説明図である。
【図５】分周器集積回路の説明に供するブロック図である。
【図６】図５に示した分周器集積回路の作用の説明に供する説明図である。
【図７】従来の分周器の構成を示すブロック図である。
【図８】図７に示した分周器集積回路の作用の説明に供する説明図である。
【符号の説明】
１分周器集積回路
３および４切り換えスイッチ回路
５アンドゲート
６インバータ
１０および２０分周器
Ｄ１〜Ｄ３ダイオード
Ｑ１およびＱ２トランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a frequency divider that can be used as a local oscillator of a wireless communication device, and more particularly, to a frequency divider that can selectively output an input signal (also referred to as a fundamental wave in this specification) as it is.
[0002]
[Prior art]
In a conventional frequency divider, for example, as shown in FIG. 5, a frequency divider integrated circuit 1 constituting a frequency divider has a terminal SW1 and a terminal SW2, and a control signal H applied to the terminal SW1 and the terminal SW2. As shown in FIG. 6, there is a type in which the frequency division ratio can be switched to 、, ４, １／ based on the level and the L level. One of the frequency divider integrated circuits 1 is, for example, MC12093 manufactured by Motorola. In FIG. 5, a terminal SB is a terminal for a standby mode, a terminal IN is an input terminal, a terminal Vcc is a power supply terminal, a terminal GND is a ground terminal, a terminal OUT is an output terminal, and reference numerals C1 and C2 are coupled. It is a capacitor.
[0003]
By using such a frequency divider as a part of a frequency synthesizer constituting a local oscillator or the like of a wireless communication device, it becomes possible to narrow an oscillation frequency range of a voltage controlled oscillator constituting a part of the frequency synthesizer. .
[0004]
However, such a frequency divider integrated circuit 1 does not have a function of outputting an input signal, that is, a fundamental wave as it is (frequency division ratio 1/1), and configures a frequency divider that also wants to selectively output a fundamental wave. As shown in FIG. 7, a changeover switch circuit 3 for selectively inputting, for example, an oscillation output of a voltage controlled oscillator 2 which is an input signal generation source to the frequency divider integrated circuit 1 outside the frequency divider integrated circuit 1. And a changeover switch circuit 4 for selectively outputting the oscillation output of the voltage controlled oscillator 2 instead of the frequency division output of the frequency divider integrated circuit 1, and connecting the terminals SW 1 and SW 2 of the frequency division integrated circuit 1 to the terminals SW 1 and SW 2. The control signal 1 and the control signal 2 are separately supplied, and the control signal 3 is supplied to the changeover switch circuit 3 via the inverter 6 to switch the changeover switch circuit 3, and the control is performed to the changeover switch circuit 4. Supplies issue 3 directly was configured to switch the changeover switch circuit 4.
[0005]
With this configuration, as shown in FIG. 8, based on a combination of the H level and the L level of the control signals 1 and 2 when the control signal is at the L level, the frequency division ratios 1/2, 1/4, In addition to the 1/8 output signal, when the control signal 3 is at the H level, an output signal having a division ratio of 1/1, that is, a fundamental wave, is transmitted regardless of the levels of the control signals 1 and 2. In FIG. 8, x indicates that the signal may be at either the H or L level.
[0006]
[Problems to be solved by the invention]
However, in the conventional frequency divider as described above, since there is no control to output a fundamental wave in the control of the frequency divider integrated circuit, a switch circuit for selectively passing the fundamental wave is provided. There is a problem that a control signal for switching control is required.
[0007]
For this reason, there is also a problem that the number of signal lines for control increases.
[0008]
An object of the present invention is to provide a frequency divider that can selectively output a fundamental wave without increasing the number of signal lines for frequency divider control.
[0009]
[Means for Solving the Problems]
The frequency divider according to claim 1 of the present invention is a frequency divider integrated circuit that divides an input signal by a frequency division ratio based on a combination of input control signals and outputs the divided signal.
First switching means for selectively blocking an input signal supplied to the frequency divider integrated circuit;
Second switching means for selectively transmitting the input signal instead of the output of the frequency divider integrated circuit;
When the frequency divider integrated circuit receives a control signal of only one of a plurality of combinations of control signals for causing the output of the same frequency division ratio to be output, the second switching means is controlled to be conductive by the output. Control means comprising: a gate; and an inverter which receives an output of the AND gate as an input, and controls the first switching means to be in a cut-off state by an output when the second switching means is controlled to be in a conductive state ;
It is characterized by having
The frequency divider according to claim 2 of the present invention is a frequency divider integrated circuit that divides an input signal by a frequency division ratio based on a combination of input control signals and outputs the divided signal.
First switching means including a first diode for selectively blocking an input signal supplied to the frequency divider integrated circuit;
Second switching means including a second diode for selectively transmitting the input signal instead of the output of the frequency divider integrated circuit;
When the frequency divider integrated circuit receives a control signal of only one of a plurality of combinations of control signals for causing the output of the same frequency division ratio to be output, the first diode is turned off, and Control means for controlling the second diode to an on state;
It is characterized by having.
[0010]
According to the frequency divider of the first and second aspects of the present invention, only one of a plurality of combinations of control signals for causing the frequency divider integrated circuit to output an output having the same frequency division ratio is controlled by the control means. Is supplied to the frequency divider integrated circuit, the first switching means is controlled to be in the cutoff state, the supply of the input signal to the frequency divider integrated circuit is cut off, and the second switching means is controlled to be in the conductive state. Since the input signal is output as it is in place of the frequency division output, the input signal having the frequency division ratio of 1/1 can be transmitted without any increase in the number of control signals for frequency division. Become. Further, when a control signal of a combination other than the control signal of the one combination is supplied to the frequency divider integrated circuit, the input signal divided by the frequency division ratio based on the combination of the supplied control signals is It is output as the output signal of the frequency divider.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a frequency divider according to the present invention will be described with reference to an embodiment.
[0012]
FIG. 1 is a block diagram showing a configuration of a frequency divider 10 according to an embodiment of the present invention. In FIG. 1, the same components as those shown in FIGS. 5 and 7 are denoted by the same reference numerals. The description of each terminal of the frequency divider integrated circuit 1 is omitted.
[0013]
A frequency divider 10 according to an embodiment of the present invention selectively inputs an oscillation output of a voltage controlled oscillator 2 as an input signal generation source to the frequency divider integrated circuit 1 outside the frequency divider integrated circuit 1. Switch circuit 4 for selectively outputting the oscillation output of the voltage-controlled oscillator 2 instead of the frequency-divided output of the frequency-divider integrated circuit 1, and the control signal 1 and the control signal 2. An AND gate 5 for inputting the inverted signal and an inverter 6 for inverting the output of the AND gate 5 are provided, and control signals 1 and 2 are separately supplied to the terminals SW1 and SW2 of the frequency divider integrated circuit 1. At the same time, the output of the AND gate 5 is supplied to the switching circuit 3 via the inverter 6 to switch the switching circuit 3, and the output of the AND gate 5 is directly supplied to the switching circuit 4. Supply to be configured to switch the changeover switch circuit 4.
[0014]
Here, the changeover switch circuit 3 corresponds to first changeover means, the changeover switch circuit 4 corresponds to second changeover means, and the AND gate 5 and the inverter 6 correspond to control means.
[0015]
In the frequency divider 10 configured as described above, when both the control signal 1 and the control signal 2 are at the L level, the output of the AND gate 5 is at the L level, and the changeover switch circuit 4 is controlled to be in the off state. The oscillation output of the voltage controlled oscillator 2 is cut off by the changeover switch circuit 4 controlled to the off state and is not output from the frequency divider 10, the output of the inverter 6 is at the H level, and the changeover switch circuit 3 is turned on. The oscillation output of the voltage controlled oscillator 2 is supplied to the frequency divider integrated circuit 1 via the controlled and on-state control switch circuit 3, and the frequency divided output of the frequency divider integrated circuit 1 is divided by the frequency divider 10. Sent as the output of On the other hand, since the L level control signals 1 and 2 are supplied to the terminals SW1 and SW2 of the frequency divider integrated circuit 1, the frequency division ratio of the frequency divider 10 is 1/8 as shown in FIG. It becomes.
[0016]
When the control signal 1 is at the H level and the control signal 2 is at the L level, the output of the AND gate 5 is at the H level, the output of the inverter 6 is at the L level, and the switch circuit 3 is turned off. The oscillating output of the voltage controlled oscillator 2 is cut off by the controlled and controlled off switch circuit 3 and is not supplied to the frequency divider integrated circuit 1, and the changeover switch circuit 4 is controlled on and off. The oscillation output of the voltage-controlled oscillator 2 is transmitted as it is as the output of the frequency divider 10 via the changeover switch circuit 4 controlled as follows. That is, the frequency division ratio of the frequency divider 10 is 1/1 as shown in FIG.
[0017]
When the control signal 1 is at the L level and the control signal 2 is at the H level, the output of the AND gate 5 is at the L level, the changeover switch circuit 4 is controlled to the off state, and the switching controlled to the off state is performed. The oscillating output of the voltage controlled oscillator is cut off by the switch circuit 4 and is not output from the frequency divider 10, the output of the inverter 6 is at the H level, and the changeover switch circuit 3 is controlled to the ON state and controlled to the ON state. The oscillation output of the voltage controlled oscillator 2 is supplied to the frequency divider integrated circuit 1 via the changeover switch circuit 3, and the frequency divided output of the frequency divider integrated circuit 1 is sent out as the output of the frequency divider 10. On the other hand, since the L level control signal 1 is supplied to the terminal SW1 of the frequency divider integrated circuit 1 and the H level control signal 2 is supplied to the terminal SW2 of the frequency divider integrated circuit 1, the frequency division is performed. The frequency division ratio of the device 10 is 1/4 as shown in FIG.
[0018]
When both the control signal 1 and the control signal 2 are at the H level, the output of the AND gate 5 is at the L level, the changeover switch circuit 4 is controlled to the off state, and the voltage is controlled by the changeover switch circuit 4 controlled to the off state. The oscillation output of the control oscillator is cut off and is not output from the frequency divider 10, the output of the inverter 6 is at the H level, the changeover switch circuit 3 is controlled to the on state, and the changeover switch circuit 3 controlled to the on state is controlled. The oscillation output of the voltage-controlled oscillator 2 is supplied to the frequency divider integrated circuit 1 via the frequency divider and the frequency division output of the frequency divider integrated circuit 1 is sent out as the output of the frequency divider 10. On the other hand, since the H level control signal is supplied to the terminals SW1 and SW2 of the frequency divider integrated circuit 1, the frequency division ratio of the output of the frequency divider 10 is 1/2 as shown in FIG. Become.
[0019]
As described above, according to the frequency divider 10, the switch circuit 3 for selectively cutting off the input signal supplied to the frequency divider integrated circuit 1, and the input signal is replaced by the output of the frequency divider integrated circuit 1. And a selector switch circuit 4 for selectively transmitting the divided signals, and the frequency divider integrated circuit 1 utilizes two combinations of control signals for transmitting outputs of the same frequency division ratio, and uses one of the two combinations. The changeover switch circuits 3 and 4 are controlled by the combination of the control signals, and the input signal is used as the output of the frequency divider 10 instead of the output of the frequency divider integrated circuit 1, so that the selection can be made without increasing the number of control signals. In particular, the frequency division output by the frequency divider integrated circuit 1 and the input signal bypassing the frequency divider integrated circuit 1 can be transmitted.
[0020]
Next, another embodiment of the frequency divider according to the present invention will be described.
[0021]
FIG. 3 is a block diagram showing a configuration of a frequency divider 20 according to another embodiment of the present invention.
[0022]
The frequency divider 20 applies the control signal 1 and the control signal 2 to the terminals SW1 and SW2 of the frequency divider integrated circuit 1 respectively, and outputs the frequency division output from the terminal OUT of the frequency divider integrated circuit 1 to the coupling capacitor C4. Via the frequency divider 20 to selectively output the frequency-divided output.
[0023]
On the other hand, the control signal 1 is applied to the base of the transistor Q2 whose power supply voltage is supplied to the emitter via a series circuit of the resistor R5 and the diode D1, and the diode D1 is turned on / off based on the control signal 1, The on / off control of the transistor Q2 is performed based on the on / off of the diode D1.
[0024]
Further, the base of the transistor Q2 is grounded via a series circuit of the resistor R5 and the transistor Q1, a control signal 2 is applied to the base of the transistor Q1, and the transistor Q1 is turned on / off based on the control signal 2. , On / off control of the transistor Q2 based on the on / off of the transistor Q1.
[0025]
The collector of the transistor Q2 is connected to the terminals Vcc and SB of the frequency divider integrated circuit 1 to apply the power supply voltage Vcc to the terminals Vcc and SB of the frequency divider integrated circuit 1 via the transistor Q2. Is applied to the input terminal IN of the frequency divider integrated circuit 1 and the anode of the diode D2 via the resistor R1. The diode D2 is turned on by applying the power supply voltage Vcc via the resistor R1, and the input signal supplied via the coupling capacitor C1 and the diode D2 is applied to the terminal IN of the frequency divider 20.
[0026]
On the other hand, the power supply voltage Vcc is divided by the resistors R3 and R4, the cathode of the diode D2 is grounded via the resistor R2, and the power supply voltage Vcc is divided by the resistors R1 and R2 via the diode D2. The divided voltage of the resistor R4 and the resistor R4 is supplied to the anode of the diode D3, the divided voltage of the resistor R1 and the resistor R2 is applied to the cathode of the diode D3, and the diode is divided based on the divided voltage of the resistor R1 and the resistor R2. D3 is controlled to be turned on and off so that an input signal supplied via the coupling capacitor C1 is selectively transmitted as an output of the frequency divider 20 via the diode D3 and the coupling capacitor C3.
[0027]
Here, when the transistor Q2 is on, the voltage divided by the resistors R1 and R2 is higher than the voltage divided by the resistors R3 and R4. The resistance values of the resistors R1, R2, R3, and R4 are selected such that the divided voltage by the resistor R2 and the resistor R2 is lower than the divided voltage by the resistors R3 and R4.
[0028]
Here, the diode D2 corresponds to the first switching means, the diode D3 corresponds to the second switching means, and the transistors Q1 and Q2, the diode D1, and the resistors R1 to R4 substantially correspond to the control means. I have.
[0029]
In the frequency divider 20 configured as described above, when the control signal 1 and the control signal 2 are both at the L level, the transistor Q1 is controlled to be off, the diode D1 is controlled to be on, and the transistor Q2 is In the ON state, the power supply voltage Vcc is applied to the terminal SB, the terminal Vcc, and the resistor R1 of the frequency divider integrated circuit 1. Therefore, the diode D2 is controlled to the on state, the diode D3 is controlled to the off state by the divided voltage by the resistors R1 and R2, and the input of the frequency divider 20 is connected to the frequency divider integrated circuit 1 via the diode D2. Is supplied to the terminal IN, and the frequency is divided. The frequency-divided output of the frequency divider integrated circuit 1 is sent out as the frequency-divided output of the frequency divider 20. In this case, since the control signal 1 and the control signal 2 are both at L level, the frequency division ratio of the output is 1/8 as shown in FIG.
[0030]
When control signal 1 is at H level and control signal 2 is at L level, both diode D1 and transistor Q1 are controlled to be off, transistor Q2 is turned off, and power supply voltage Vcc is divided by the frequency divider integrated circuit. It is not applied to the terminal SB of the circuit 1, the terminal Vcc and the resistor R1. Therefore, the diode D2 is controlled to the off state, and the diode D3 is controlled to the on state by the divided voltage by the resistors R3 and R4. The input of the frequency divider 20 is divided by the diode D3 and the coupling capacitor C3. It is transmitted as it is as the output of the device 20. That is, in this case, the output of the frequency divider 20 becomes 1/1 as shown in FIG.
[0031]
When the control signal 1 is at the L level and the control signal 2 is at the H level, the diode D1 is controlled to be on, and the transistor Q1 is also controlled to be on. Vcc is applied to terminal SB, terminal Vcc and resistor R1 of frequency divider integrated circuit 1. Therefore, the diode D2 is controlled to the on state, the diode D3 is controlled to the off state by the divided voltage by the resistors R1 and R2, and the input of the frequency divider 20 is connected to the frequency divider integrated circuit 1 via the diode D2. Is supplied to the terminal IN, and the frequency is divided. The frequency-divided output of the frequency divider integrated circuit 1 is sent out as the frequency-divided output of the frequency divider 20. In this case, since the control signal 1 is at the L level and the control signal 2 is at the H level, the frequency division ratio of the output is 1/4 as shown in FIG.
[0032]
When both the control signal 1 and the control signal 2 are at the H level, the diode D1 is controlled to be off, but the transistor Q1 is controlled to be on, and the transistor Q2 is turned on to divide the power supply voltage Vcc. Is applied to the terminal SB, the terminal Vcc, and the resistor R1 of the integrated circuit 1. Therefore, the diode D2 is controlled to the on state, the diode D3 is controlled to the off state by the divided voltage by the resistors R1 and R2, and the input of the frequency divider 20 is connected to the frequency divider integrated circuit 1 via the diode D2. Is supplied to the terminal IN, and the frequency is divided. The frequency-divided output of the frequency divider integrated circuit 1 is sent out as the frequency-divided output of the frequency divider 20. In this case, since the control signal 1 and the control signal 2 are both at the H level, the frequency division ratio of the output is 1/2 as shown in FIG.
[0033]
As described above, according to the frequency divider 20, the diode D2 that selectively blocks the input signal supplied to the frequency divider integrated circuit 1 and the input signal is selected instead of the output of the frequency divider integrated circuit 1 And a frequency-division diode D3, and the frequency divider integrated circuit 1 uses two combinations of control signals for transmitting outputs having the same frequency division ratio, and a control signal of one of the two combinations is used. By controlling the diodes D2 and D3, the input signal is used as the output of the frequency divider 20 instead of the output of the frequency divider integrated circuit 1, so that the frequency of the frequency divider integrated circuit can be selectively increased without increasing the number of control signals. The frequency division output by the circuit 1 and the input signal bypassing the frequency divider integrated circuit 1 can be transmitted.
[0034]
【The invention's effect】
As described above, according to the frequency divider of the present invention, it is possible to obtain an effect that the fundamental wave can be selectively output without increasing the number of signal lines for controlling the frequency divider.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a frequency divider according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram for explaining an operation of the frequency divider shown in FIG. 1;
FIG. 3 is a block diagram showing a configuration of a frequency divider according to another embodiment of the present invention.
FIG. 4 is an explanatory diagram for explaining an operation of the frequency divider shown in FIG. 3;
FIG. 5 is a block diagram for explaining a frequency divider integrated circuit;
FIG. 6 is an explanatory diagram for explaining an operation of the frequency divider integrated circuit shown in FIG. 5;
FIG. 7 is a block diagram showing a configuration of a conventional frequency divider.
FIG. 8 is an explanatory diagram for explaining an operation of the frequency divider integrated circuit shown in FIG. 7;
[Explanation of symbols]
1 Divider integrated circuits 3 and 4 Switching switch circuit 5 AND gate 6 Inverter 10 and 20 Dividers D1 to D3 Diodes Q1 and Q2 Transistors

Claims

A frequency divider integrated circuit that divides and outputs an input signal at a frequency division ratio based on a combination of input control signals;
First switching means for selectively blocking an input signal supplied to the frequency divider integrated circuit;
Second switching means for selectively transmitting the input signal instead of the output of the frequency divider integrated circuit;
When the frequency divider integrated circuit receives a control signal of only one of a plurality of combinations of control signals for causing the output of the same frequency division ratio to be output, the second switching means is controlled to be conductive by the output. Control means comprising: a gate; and an inverter which receives an output of the AND gate as an input, and controls the first switching means to be in a cut-off state by an output when the second switching means is controlled to be in a conductive state ;
A frequency divider comprising:

A frequency divider integrated circuit that divides and outputs an input signal at a frequency division ratio based on a combination of input control signals;
First switching means including a first diode for selectively blocking an input signal supplied to the frequency divider integrated circuit;
Second switching means including a second diode for selectively transmitting the input signal instead of the output of the frequency divider integrated circuit;
When the frequency divider integrated circuit receives a control signal of only one of a plurality of combinations of control signals for causing the output of the same frequency division ratio to be output, the first diode is turned off, and Control means for controlling the second diode to an on state;
A frequency divider comprising: