JP3578644B2

JP3578644B2 - Semiconductor device

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Publication number: JP3578644B2
Application number: JP28921098A
Authority: JP
Inventors: 久満鈴木
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1998-10-12
Filing date: 1998-10-12
Publication date: 2004-10-20
Anticipated expiration: 2018-10-12
Also published as: JP2000124403A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、更に詳しくは、配線抵抗が低減せしめられたインダクタを有する半導体装置に関するものである。
【０００２】
【従来の技術】
近年、ＰＨＳ等の携帯電話の普及により、携帯電話用の高周波回路の低コスト化が要求されている。この低コスト化の実現のためＣＭＯＳを用いた高周波回路が用いられている。
ところが、ＣＭＯＳを用いた高周回路では、インピーダンス整合のためにインダクタ素子、容量、抵抗等の受動素子が必須であり、また、低コスト化のためこれらすべてを一つのチップに搭載することが要求されている。
【０００３】
受動素子のうち抵抗、容量については、半導体素子上に容易に形成することができるので、キーポイントとなるのがインダクタの形成である。この際に、インダクタンス、Ｑ値（クオリティファクター）が大きく、その上で損失が小さく、かつ共振周波数が高いインダクタが回路設計者より要求されている。
また、携帯電話の利用者が多くなるとチャネルが足りなくなり、チャネルを確保するためにより高周波数で回路を動作させる必要が生じるが、高周波でインダクタを使用すると表皮効果が起こり、インダクタ中を流れる高周波電流は、その厚さ方向に一様に流れることはなく導体の表面のみに流れ、その深さは、表皮深さと呼ばれ次式（１）で表される。
【０００４】
δ＝１．５９（ρ／ｆ）１／２・・・・・（１）
ここでδ：表皮深さ（μｍ）、ρ：配線の比抵抗（μΩｃｍ）、ｆ：動作周波数（ＧＨｚ）である。
また、Ｑ値は次式（２）で表される。
Ｑ＝ωＬ／Ｒ＝ωＬ・Ｓ／ｌ・ρ・・・・（２）
ここで、Ｌ：インダクタンス、Ｒ：配線抵抗、Ｓ：配線の断面積、ｌ：配線長、ρ：配線の比抵抗である。
【０００５】
従って、上式（１）及び（２）から明らかなように、動作周波数が一定の状況で、Ｑ値を高くするにために比抵抗ρの小さいものを用いると、表皮深さδが浅くなり、高周波電流はより導体の表面のみに流れることになり、表皮効果がより顕著となってしまうという問題点があった。
当該表皮効果を改善する方法として、例えば特開平８−２８８４６３号公報が知られている。
【０００６】
以下に当該従来技術について説明する。
図１３は、上記公知例に於ける表皮効果を改善するための方法を説明する図である。
即ち、図１３（ａ）は、基板の厚さ６００μｍの半絶縁性ＧａＡｓ基板２００上にＳｉＯ_２等の絶縁膜２０１を６００ｎｍ被着し、めっき用下地金属層２０２を例えば、下からＴｉ／Ａｕ（２０ｎｍ／１５０ｎｍ）の二層構造を有する金属膜で形成する。Ｔｉは絶縁膜２０１との密着性確保のために用いる。
【０００７】
次に通常のフォトリソグラフィー技術を用いてストリップ線路に対応するレジストパターン２０３を形成する。
フォトレジストを露光するとき、光源からの入射波とレジスト下面２０５からの反射波の干渉によってレジスト層に定在波ができる。特に、めっき用下地金属層２０２の様に反射率の高い金属層がレジスト下面２０５と接している場合は、特に著しい。
【０００８】
即ち、定在波の節の部分は露光不足になり、現像の段階で、フォトマスク寸法とレジスト寸法の間で偏差が生じる。
図１の如くレジストにポジ型レジストを用いれば、定在波の節の部分は残りやすく、レジストパターンの凸部２０６になり、定在波の腹の部分がレジストパターンの凹部２０７になる。
【０００９】
一方、ネガ型レジストを用いる場合は逆になり、定在波の節の部分は現像液に溶けやすく、レジストパターンの凹部を形成し、腹の部分は凸部になる。
フォトリソグラフィーで用いる光源は、超高圧水銀灯のｇ線４０５ｎｍあるいは、ｉ線３６５ｎｍである。
真空中における波長が４０５ｎｍの場合、レジスト中での波長は２７０ｎｍになるので、レジスト下面２０５からの距離ｘに対しｘ＝１３５×Ｎ（Ｎ＝０、１、２、・・・・）すなわち０ｎｍ、１３５ｎｍ、２７０ｎｍ、４０５ｎｍ、・・・に節ができ、ｘ＝１３５（Ｎ＋１／２）すなわち６８ｎｍ、２０３ｎｍ、・・・に腹ができる。
【００１０】
ｉ線の場合もやや間隔が狭くなるが、同様の定在波の効果がレジスト断面に現れる。通常は、レジスト現像後のポストベークにより、レジストの定在波による凹凸をなくすのが一般的であるが、上記公知例に於いては、この効果を積極的に利用する。
図１３（ｂ）は、次にレジスト２０３をマスクとして、Ａｕの選択電界メッキ法により、メッキ用下地金属層２０２に電流を流し、配線層２０４を形成する。
【００１１】
配線層２０４は定在波により出来たレジスト凹凸を転写された形状になる。３０ＧＨｚで動作するＧａＡｓモノリシックマイクロ波ＩＣの場合、Ａｕのストリップ線路の表皮深さはδ＝０．４３μｍである。ストリップ線路の膜厚は、δの３倍に選び、１．３μｍを用いる。
図１３（ｃ）は、レジスト２０３をレジスト剥離材で除去後、配線２０４をマスクとして、電界メッキ用の下地金属膜２０２の不要部分をイオンミリングで除去する。以上の工程を経て、ストリップ線路２０４は形成される。
【００１２】
以上が従来技術による表皮効果の改善方法である。
また、近年の微細ＣＭＯＳは、従来のアルミを用いた配線から、アルミよりも層抵抗が低く、かつ、熱伝導性の良い銅を用いた配線に変わりつつあり、この場合、層間膜を形成した後、層間膜中に溝を形成し、溝の中に配線や上層配線と下層配線をつなぐプラグを堆積し、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術を用いて溝の内部に配線やプラグを埋め込む「ダマシン」と言われる技術を用いるので、このプロセスに対し互換性のあるインダクタが必要であった。
【００１３】
又、上記した方法に於いて、銅を配線に使用する場合には、メッキ方法を採用する限り当該ビアホール部或いはプラグ部に銅が入り込めないので、断線が発生する事が多いと言う問題が有った。
又、特開平８−２２７９７５号公報には、高Ｑ集積インダクタンスコイルに関して記載されているが、突起部を有する配線部が単に平面的に一層の形態で渦巻き状に形成する例が示されているのみであって、複数の平面的インダクタ形状を有する配線部層を積層する技術に関しては開示がない。
【００１４】
更に、特開平９−２５１９９９号公報には、半導体装置に設けられた金属配線の側壁部に凹凸形状が形成された例が示されており、又特開平９−１８１２６４号公報には、配線抵抗を低減させ、Ｑ値を向上させる半導体装置であって、スパイラル状の第１の配線層と第２の配線層とをプラグで接続した構成が示されているが、何れの従来例に於いても複数の平面的インダクタ形状を有する配線部層を積層して全面で互いに接続させる技術に関しては開示がない。
【００１５】
一方、特開平９−１６２３５４号公報には、配線抵抗を低減させ、Ｑ値を向上させる半導体装置であって、特開平９−２５１９９９号公報と同様にスパイラル状の複数の配線層を互いに積層し各配線層間をプラグ或いは溝状の接続部で接続する構成が示されているが、当該スパイラル状配線の中心部から上方に端子を引き出す構成を採用しており、本発明に於ける様な配線の引き出し構成を持っていない。
【００１６】
【発明が解決しようとする課題】
従って、本発明の目的は、上記した従来技術の欠点を改良し、インダクタの表面積を大きくし、表皮効果を抑制すると共に、配線の断面積を大きくすることにより配線抵抗を低減し、Ｑ値の向上をはかる事が可能な半導体装置を提供するものである。
【００１７】
【課題を解決するための手段】
本発明は上記した目的を達成する為、以下に示す様な基本的な技術構成を採用するものである。即ち、本発明に係る半導体装置は、半導体基板上に形成された層間絶縁膜の表面及び内部に、互いに同一の平面形状を持った平面的インダクタ形状を有する複数個の配線部層が互いに同芯状に積層される様に堆積せしめられて形成されたインダクタ配線構造を有し、当該平面的インダクタ形状を有するそれぞれの配線部層が互いに当該平面的インダクタ形状を有する各配線部層の全長に亘たって互いに、少なくとも一部にバリアメタル層を有する接続部を介して電気的に接続されており、当該積層されている複数個の配線部層の内最上層を構成する当該平面的インダクタ形状を有する配線部層の一部及び最下層を構成する当該平面的インダクタ形状を有する配線部層の一部に、当該インダクタ配線構造の外部回路に接続する配線部が接続された半導体装置であって、前記配線部層の断面形状は、上層側の当該配線部層の断面積に対して、その下層側の当該配線部層の断面積が小さくなるように構成されている半導体装置である。
【００１８】
【発明の実施の形態】
本発明に係る半導体装置は、上記した様な技術構成を採用しているので、インダクタの配線と、当該配線の下に形成された、バリアメタル層を有する突起物等からなる接続部によって、積層されている複数個の平面的インダクタ形状を有する配線部層が電気的に接続されることになるので、インダクタの配線抵抗を低減させる事が可能となるのである。
【００１９】
【実施例】
以下に、本発明に係る半導体装置の一具体例の構成を図面を参照しながら詳細に説明する。
即ち、図１は、本発明に係る当該半導体装置の一具体例の構成を示す断面図であって、図中、半導体基板１０１上に形成された層間絶縁膜１０２，１０４，１１０の表面及び内部に、互いに同一の平面形状を持った平面的インダクタ形状を有する複数個の配線部層１０６、１０９、１１２が互いに同芯状に積層される様に堆積せしめられて形成されたインダクタ配線構造、つまりコイル部分２０を有する半導体装置１００であって、当該平面的インダクタ形状を有するそれぞれの配線部層１０６、１０９、１１２が互いに当該平面的インダクタ形状を有する各配線部層の全長に亘たって互いに接続部２１を介して電気的に接続されており、当該積層されている複数個の配線部層１０６、１０９、１１２の内最上層を構成する当該平面的インダクタ形状を有する配線部層１１２の一部及び最下層を構成する当該平面的インダクタ形状を有する配線部層１０６の一部に、当該インダクタ配線構造２０の外部回路に接続する配線部１０３、１１１が接続されている半導体装置が示されている。
【００２０】
本発明に係る当該半導体装置１００に於いて、互いに隣接して配置されている当該複数個の平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・は、それぞれの配線部層に設けられた接続部２１は、当該配線部層の上部を構成する配線本体部２２の幅よりも狭い幅を有している事が好ましい。
更に、本発明に係る当該半導体装置１００に於いては、当該接続部２１は、当該配線本体部２２から下方に延長された突起状物２３で構成されている事が望ましい。
【００２１】
当該突起状物２３の形状は特に限定されるものではなく、例えば図１に示す様な矩形状の突起であっても良く、又湾曲状、三角状等に突起したもので有っても良い。
更には、当該接続部２１の断面全体が、湾曲状に形成されていても良く、又逆三角形状に形成されているもので有っても良い。
【００２２】
一方、本発明に係る当該半導体装置に於いて使用される当該平面的インダクタ形状を有する配線部層としては、例えば、図２（Ａ）に示す様な、平面状に形成された渦巻き状の配線で形成されていても良く、単に一本の配線が閉鎖状のループを形成し、その一部が非連続状態に構成された形状を有するもので有っても良い。
【００２３】
要は、当該半導体装置１００に使用される複数個の平面的インダクタ形状を有する配線部層２１が全て同一の形状を有している事が望ましい。
上記した様に、本発明に係る当該半導体装置１００に於いては、上記した複数個の平面的インダクタ形状を有する配線部層２１が所定の層間絶縁膜中で互いに同芯状に重畳する様に積層されているものであって、当該積層構造に於いては、一の平面的インダクタ形状を有する配線部層２１の当該接続部２２が、その下側に積層されている他の平面的インダクタ形状を有する配線部層２２の配線本体部２３と直接当接する様に積層されているものである。
【００２４】
一方、当該複数個の互いに一体的に積層された当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・の内、最下層部を構成する当該平面的インダクタ形状を有する配線部層１０６の下部には、当該接続部２２が形成されておらず、その代わりに、当該平面的インダクタ形状を有する配線部層１０６の下部に於ける少なくとも一部に於いて、当該外部回路と接続する配線部１０３とのコンタクトを形成する部分に於いて電気的接続を形成する為の独立したプラグ状の接続構成部２４が形成されている事が望ましい。
【００２５】
同様に、当該複数個の互いに一体的に積層された当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・の内、最上層部を構成する当該平面的インダクタ形状を有する配線部層１１２の少なくとも一部に、当該外部回路と接続する配線部１１１とが電気的接続を形成する為に接続形成されている事が望ましい。
【００２６】
本発明に於ける当該接続部２１は、当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・に於けるそれぞれの上部を構成する配線本体部２２と同一の材料で構成されても良く、又互いに異なる材料で構成されても良い。
更に、本発明に於いては、当該接続部２１は、一つの平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・に於けるそれぞれの配線部本体２２に対して複数個形成されている事も望ましい。
【００２７】
当該複数個の接続部２１は、当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・の当該配線本体部２２の長手方向に対して平行に且つ互いに平行に配置形成されている事が好ましい。
本発明に於いては、当該それぞれの平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・に形成される当該接続の形状及びその個数は、当該配線部層間で同一であっても良く又互いに異なる様に構成されていても良い。
【００２８】
同様に、それぞれの平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・に於ける当該配線本体部２２と接続部２１を含む平面的インダクタ形状を有する配線部層の断面形状は、互いに積層された当該配線部層間で同一で有っても良く又互いに異なる形状を有するもので有っても良い。
当該配線部層１０６、１０９、１１２・・・の断面形状は、例えば、上層側の当該配線部層の断面積に対して、その下層側の当該配線部層の断面積が小さくなるように構成されている事も好ましい。
【００２９】
又、本発明に於ける当該一の平面的インダクタ形状を有する配線部層９、１２・・・に設けられた当該接続部２１は、当該層間絶縁膜１０２、１０４、１０７、１１０・・・・内に設けられたスリット状の溝部１１６を介して下方に配置されている他の平面的インダクタ形状を有する配線部層１０６、１０９の配線本体部２２と接続されているものである。
【００３０】
以下に、本発明に係る当該半導体装置１００の具体例の構成及びその製造方法の具体例について詳細に説明する。
図２（Ａ）は、平面的インダクタ形状を有する配線部層であるスパイラルインダクタの平面レイアウトの特徴的な部分を示し、第１の配線である第１の平面的インダクタ形状を有する配線部層１０６に接続された下部引き出し電極線１０３と最上層の平面的インダクタ形状を有する配線部層、例えば１１２からなるスパイラルインダクタに接続された、上部引き出し電極線１１４が示されている。
【００３１】
つまり、本発明に係る当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・・・等は、何れも同一の形状を有し互いに同心的に積層されているものである。
図２（Ｂ）は、図２（Ａ）を具体的に説明するために、図２（Ａ）の一点鎖線で示された部分を拡大したもので、下部引き出し電極線１０３、ドット状の第１のビア１１５及び第１の平面的インダクタ形状を有する配線部層１０６が図に示した配置となっている。
【００３２】
同様に、図２（Ｃ）は、図２（Ａ）に於ける積層状態を具体的に説明するために、第２図（Ａ）の一点鎖線で示された部分を拡大し、且つ第１の平面的インダクタ形状を有する配線部層１０６と第２の平面的インダクタ形状を有する配線部層１０９との接続状態を示すものであって、当該第１の平面的インダクタ形状を有する配線部層１０６と当該第２の平面的インダクタ形状を有する配線部層１０９との間にスリット状の第２のビア１１６が設けられており、当該第２のビア１１６に相当する部分に本発明に於ける接続部２１が形成されているものである。
【００３３】
尚に、図１は、図２（Ｂ）及び、図２（Ｃ）スパイラルインダクタの平面図のＡ−Ｂ部の断面を示した図である。
図２（Ａ）〜（Ｃ）及び、図１より、スパイラルインダクタのコイルの部分２０を形成している第１〜第４の平面的インダクタ形状を有する配線部層１０６、１０９、１１２はスリット状のビア１１６を介して互いに接続され、下部引き出し電極１１３を形成する第１の配線１０３とスパイラルインダクタのコイルの部分を形成している第２の配線、つまり第１の平面的インダクタ形状を有する配線部層１０６のみがドット状の第１のビア１１５で接続されていることがわかる。
【００３４】
次に、図１及び図２に示される半導体装置１００の製造方法を、図３乃至図５を参照しながら詳細に説明する。
まず、図３（Ａ）に示す様に、Ｐ型半導体基板１０１上に１０００〜１６００ｎｍの第１の層間絶縁膜１０２を形成し、５００〜１０００ｎｍのアルミ、銅等の第１の配線１０３を形成し、次で第２の層間絶縁膜１０４を成長させ、第１の配線１０３上に、当該層間絶縁膜１０４の厚さが１０００〜２０００ｎｍの膜厚になるようにＣＭＰ、エッチバック等の公知の技術を用いて表面が平坦になるように形成する。
【００３５】
次に、図３（Ｂ）に示す様に、第２の層間絶縁膜１０４上にビアを形成するための第１のマスク１１７を形成し、次に配線を形成するための第２のマスク１１８を形成する。
次に、図３（Ｃ）に示す様に、第１のマスク１１７及び第２のマスク１１８の両方が開口して第２の層間絶縁膜１０４が露出した部分に、図２（Ｂ）に示したようにドット状の第１のビア１１５を形成するため公知の異方性エッチング技術によりエッチングする。
【００３６】
係るエッチングに於いては、第１の配線１０３上に第２の層間絶縁膜１０４が２００〜７００ｎｍ程度残るようにエッチングを止める事が望ましい。
次に、図４（Ｄ）に示す様に、第２のマスク１１８の開口部に露出した第１のマスク１１７を第２の層間絶縁膜１０４に対し選択的にエッチングし、配線形成のための第２のマスク１１８による開口部を第２の層間絶縁膜１０４の上に形成する。
【００３７】
次に、図４（Ｅ）に示す様に、公知の異方性エッチング技術により、図４（Ｄ）で露出した第２の層間絶縁膜１０４の表面を５００〜１０００ｎｍエッチングし、第１の平面的インダクタ形状を有する配線部層１０６に相当する第２の配線形成のための溝１１９を形成した後、第１のマスク１１７、第２のマスク１１８を除去する。
【００３８】
尚、この際に第１のビア１１５も同時にエッチングされ、第１のビア１１５の底で第１の配線１０３の表面が露出している。
次に、図４（Ｆ）に示す様に、１０〜３００ｎｍの第１のバリアメタル１０５を形成後、ＣＶＤ技術により８００〜２０００ｎｍのアルミ、銅等の第２の配線１０６を形成し、第１のビア１１５及び配線形成のための溝１１９を完全に埋め込む。
【００３９】
次に、図５（Ｇ）に示す様に、ＣＭＰ、エッチバック等の公知の技術を用いて第２の層間絶縁膜１０４の表面を平坦化し、第２の配線である第１の平面的インダクタ形状を有する配線部層１０６を形成する。
次に、図５（Ｈ）に示す様に、上記の図４（Ａ）〜図５（Ｇ）の工程を繰り返し、第３の層間絶縁膜１０７を形成後、第２のビア１１６及び配線形成のための溝１１９を形成し、１０〜３００ｎｍの第２のバリアメタル１０８を形成後、ＣＶＤ技術により８００〜２０００ｎｍのアルミ、銅等を形成し、第２のビア１１６及び配線形成のための溝１１９を完全に埋め込んだ後、ＣＭＰ、エッチング等により第３の層間絶縁膜１０７の表面を平坦化し、第３の配線である第２の平面的インダクタ形状を有する配線部層１０９を形成する。
【００４０】
尚、図２（Ａ）及び図２（Ｂ）に示したように、第１のビア１１５はドット状で、第２のビア１１６はスリット状に形成されている。
さらに、本具体例に於いては、上記の図４（Ａ）〜図５（Ｇ）の工程を繰り返し、第４の層間絶縁膜１１０、１０〜３００ｎｍの第３のバリアメタル１１１を形成後、ＣＶＤ技術により８００〜２０００ｎｍのアルミ、銅等を形成し、ビア１１６及び配線形成のための溝１１９を完全に埋め込んだ後、ＣＭＰ、エッチング等により第４の層間絶縁膜１１０の表面を平坦化し、第４の配線である第３の平面的インダクタ形状を有する配線部層１１２を形成する。
【００４１】
上記した本発明に係る具体例に於いては、当該平面的インダクタ形状を有する配線部層は３層１０６、１０９、１１２に形成されているが、本発明に於いては係る具体例に特定されるものではなく、当該平面的インダクタ形状を有する配線部層は４層若しくは４層以上に積層形成するものであっても良い事は言うまでもない。
【００４２】
本発明に係る半導体装置１００は、上記した構成に加えて、更に半導体基板上に絶縁膜を介し形成されたインダクタの配線部分の下に突起状物を含む接続部を有し、且つ当該平面的インダクタ形状を有する配線部層の配線本体部２２の下に形成された接続部２１が当該配線本体部２２と同一の材料から構成されているものであり、又別の具体例では、当該両者は別々の材料から構成されているもので有っても良い。
【００４３】
当該本発明に係る半導体装置１００の一具体例を図６〜図９を用いて説明する。
本具体例に於ける当該半導体装置１００の製造方法は、基本的には、図１乃至図５で説明した方法と同一であるが、当該平面的インダクタ形状を有する配線部層の各層を構成する当該配線本体部２２に対して接続部２１が複数個、互いに平行に配置されている点が異なっている。
【００４４】
図６（Ａ）は、スパイラルインダクタの平面レイアウトの特徴的な部分を示し、第４の配線３１２からなる平面的インダクタ形状を有する配線部層と当該配線層３１２に接続された上部引き出し電極３１４と第３の配線３０９からなる平面的インダクタ形状を有する配線部層、及び第２の配線３０６からなる平面的インダクタ形状を有する配線部層と当該平面的インダクタ形状を有する配線部層３０６に接続された下部引き出し電極３１３が重なって示されている。
【００４５】
図６（Ｂ）は、本具体例に於けるスパイラルインダクタの断面構造の特徴を詳しく説明するために、図６（Ａ）の一点鎖線で示された部分を拡大し、かつ、図６（Ａ）中の最下層の平面的インダクタ形状を有する配線部層３０６の一部３１９のみを抜き出したもので、このスパイラルインダクタは第２の配線である第１の平面的インダクタ形状を有する配線部層３０６、複数の互いに平行に配列されたスリット状の突起物３２０から構成され、図に示した平面レイアウトとなっている。
【００４６】
同様に、図６（Ｃ）は、図６（Ｂ）に示した最下層の平面的インダクタ形状を有する配線部層３０６に於ける一部３１９の構造を具体的に説明するために、最下層の平面的インダクタ形状を有する配線部層３０６のＥ−Ｆ部の断面構造を示したものである。
まず、図６（Ｃ）を用いて本具体例に係るインダクタの断面構造の特徴的な部分について説明する。
【００４７】
本具体例に於ける最下層の平面的インダクタ形状を有する配線部層３０６の一部を構成する部分３１９は、当該平面的インダクタ形状を有する配線部層３０６の配線本体部２２と当該配線本体部２２より下方に突出したスリット状の突起物３２０からなる接続部２１とによって構成されていることがわかる。
然も、本具体例に於いては、当該平面的インダクタ形状を有する配線部層３０６の配線本体部２２と当該配線本体部２２より下方に突出したスリット状の突起物３２０からなる接続部２１とが同一の材料から構成されているものである。
【００４８】
次に、図７は、図６（Ａ）に示したスパイラルインダクタの平面図のＣ−Ｄ部の断面を示した図である。
図６（Ｃ）及び、図７より、スパイラルインダクタのコイルの部分を形成している第２の配線である第１の平面的インダクタ形状を有する配線部層３０６と第３の配線である第２の平面的インダクタ形状を有する配線部層３０９は、図６（Ｃ）に示したように各配線の下に複数個の突起物３２０を持ち、第３の配線である第２の平面的インダクタ形状を有する配線部層３０９の下に形成された突起物３２０がスリット状の複数のビアの役割をして第２の配線３０６と接続している。
【００４９】
また、第４の配線３１２は、第２の平面的インダクタ形状を有する配線部層３０９の上部と接続されて、引き出し電極３１４を構成していることがわかる。
以下に、上記本発明に係る半導体装置の具体例について図８（ａ）〜図９（Ｅ）を用いて説明する。
特に、図８（Ａ）〜図９（Ｅ）では、第２の配線である当該第１の平面的インダクタ形状を有する配線部層３０６、及び、当該第２の配線３０６の下にあるスリット状の突起物３２０からなる接続部２１の形成方法について詳細に説明する。
【００５０】
まず、図８（Ａ）に示す様に、Ｐ型半導体基板３０１上に１０００〜１６００ｎｍの第１の層間絶縁膜３０２を形成し、１０〜１０００ｎｍのバリアメタル３２１及び５００〜１０００ｎｍの第１の配線３０３を形成するものであり、この第１の配線はシリコン基板上に形成された、例えばＮＭＯＳ、ＰＭＯＳ等の能動素子の配線に用いられるものである。
【００５１】
次に、例えば、酸化膜、ＢＰＳＧ膜からなる第２の層間絶縁膜３０４を成長し、第１の配線３０３上に１００〜５００ｎｍの膜厚になるようにＣＭＰ、エッチバック等の公知の技術を用いて表面が平坦になるように形成した後、第２の層間絶縁膜３０４とは膜質の異なる、例えば窒化膜からなる第３の層間絶縁膜３０７を形成し、第２の層間絶縁膜３０４と同じ膜からなる、第４の層間絶縁膜３１０を形成する。
【００５２】
次に、図８（Ｂ）に示す様に、第４の層間絶縁膜３１０上に配線を形成するための第１のマスク３１７を形成し、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成するための溝３０６ａ、３０６ｂ、及び、３０６ｃをそれぞれ形成する。
次に、図８（Ｃ）に示す様に、例えば、フォトレジストからなる第２のマスク３１８を形成し、公知の異方性エッチング技術により、第１の配線３０３との接続をとるための第１のビア３１５ａと、当該平面的インダクタ形状を有する配線部層３０６の下に突起物からなる接続部２１を形成するための溝状のビア３１５ｂを形成する。
【００５３】
この際に、厳密に言うと３１５ａと３１５ｂの深さを比べると、エッチングのストッパーになるものがないので３１５ｂの方が深くなるが、第１の配線３０３上の第２の層間絶縁膜の膜厚に対し、第３の層間絶縁膜３１０の膜厚を十分厚くするとこの差をほとんどなくすことができる。
次に、図９（Ｄ）に示す様に、第１のマスク３１７及び、第２のマスク３１８を除去した後、１０〜３００ｎｍの第１のバリアメタル３０５を形成後、スパッタ、ＣＶＤ等の技術により８００〜２０００ｎｍのアルミ、銅等の第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成し、第１のビア３１５ａ、３１５ｂ、及び、第２の配線形成のための溝３０６ａ、３０６ｂ、３０６ｃを完全に埋め込んだものである。
【００５４】
次に、図９（Ｅ）に示す様に、ＣＭＰ、エッチバック等の公知の技術を用いて第２の層間絶縁膜３１０の表面を平坦化し、第２の配線３０６を形成したものである。
さらに、上記の図８（Ａ）〜図９（Ｅ）の工程を繰り返し、第２の平面的インダクタ形状を有する配線部層３０９を形成後、第４の配線３１２からなる上部引き出し電極３１４を形成したものが図７である。
【００５５】
上記の説明に於いては、各平面的インダクタ形状を有する配線部層３０９、３０９の配線本体部２２に対して一つの接続部２２が形成される例を示しているが、実際には、図に示す様に当該接続部２２は、一つの配線本体部２２に対して複数個形成されるものである。
上記した様に、高周波での表皮効果をさらに改善するためにはスパイラルインダクタの表面積を更に稼ぐのが有効な手段であり、これを実施する一つの方法としてスパイラルインダクタの配線本体部２２の下に形成されている突起物の幅と間隔を更に狭くすることにより表面積を稼ぐ事が可能である。
【００５６】
上記具体例に於いては、当該平面的インダクタ形状を有する配線部層の配線本体部２２と接続部２１とが同一の材料で同時に形成する方法がとられているが、この方法を用いると、突起物（ビアの）アスペクト比が大きくなるので、突起物（ビアの）中を完全に埋め込むことが難しくなる。これを回避するために以下に述べる具体例が使用される。
【００５７】
次に、本発明に係る他の具体例について、第２の実施例の製造方法を、図１０及び図１１（Ａ）〜図１２（Ｅ）を用いて説明する。
即ち、本具体例に於いては、前記した具体例に対して、平面的インダクタ形状を有する配線部層に於ける配線本体部２２と接続部材２１とが異なる材料で形成されている点に特徴がある。
【００５８】
特に、図１１（Ａ）〜図１２（Ｅ）では、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６の配線本体部２２及び当該配線本体部２２の下にあるプラグ状若しくは溝状スリットから構成されるから接続部２１に相当する突起物状の２１、２１’の形成方法について詳細に説明する。
まず、図１１（Ａ）に示す様に、Ｐ型半導体基板３０１上に１０００〜１６００ｎｍの第１の層間絶縁膜３０２を形成し、１０〜１０００ｎｍのバリアメタル３２１及び５００〜１０００ｎｍの第１の配線３０３を形成する。
【００５９】
この第１の配線３０３はシリコン基板上に形成された、例えばＮＭＯＳ、ＰＭＯＳ等の能動素子の配線に用いられるものである。
次に、例えば、酸化膜、ＢＰＳＧ膜からなる第２の層間絶縁膜３０４を成長し、第１の配線３０３の上に形成される当該第２の層間絶縁膜３０４の膜厚が１００〜５００ｎｍの膜厚になるようにＣＭＰ、エッチバック等の公知の技術を用いて表面が平坦になるように形成する。
【００６０】
次に、図１１（Ｂ）に示す様に、第２の層間絶縁膜３０４上に、例えば、フォトレジストからなるマスクを形成し、公知の異方性エッチング技術により、第１の配線３０３との接続をとるための接続部２１’を形成する為のビア１１６と、当該第１の平面的インダクタ形状を有する配線部層３１９の下に接続部２１に相当する突起物を形成するためのビア１１６を形成し、１０〜３００ｎｍの第４のバリアメタル３０５ａを形成後、ＣＶＤもしくはスパッタ等の技術により８００〜２０００ｎｍのアルミ、タングステン等の第５の配線３０６ａを形成し、ビア内を完全に埋め込んだものである。
【００６１】
次に、図１０（Ｃ）に示す様に、ＣＭＰ、エッチバック等の技術を用いることにより第２の層間絶縁膜３０４を露出させ、ビア内部にのみ、第４のバリアメタル３０５ａ、第５の配線３０６ａを完全に埋め込みプラグを形成する。
次に、図１２（Ｄ）に示す様に、８００〜２０００ｎｍの第３の層間膜３０８を成長後、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成するための溝を、公知の異方性エッチング技術により形成し、１０〜３００ｎｍの第１のバリアメタル３０５を形成し、スパッタ、メッキもしくはスパッタとメッキを併用する等の技術により８００〜２０００ｎｍの銅、金等の第２の配線３０６を形成し、溝の内部を完全に埋め込んだものとする。
【００６２】
次に、図１２（Ｅ）に示す様に、ＣＭＰ、エッチバック等の公知の技術を用いて第３の層間膜３１８の表面を平坦化し、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成する。
さらに、上記の図１１（Ａ）〜図１２（Ｅ）の工程を繰り返し、第２の平面的インダクタ形状を有する配線部層３０９を形成した後、第４の配線３１２からなる上部引き出し電極３１４を形成した、図１０に示す本発明の半導体装置１００が完成する。
【００６３】
上記具体例に於いては、便宜上、当該一つの平面的インダクタ形状を有する配線部層の配線本体部２２に対して一つの接続部２１を形成する方法の例を説明したが、当該各接続部２１は、一つの配線本体部２２に対して図１０に示す様に複数個配置せしめる事が望ましい。
以上の具体例の説明からわかるように本発明の別の具体例のスパイラルインダクタでは、平面的インダクタ形状を有する配線部層、例えば３０６を形成する配線本体部２２の構成材料と当該配線本体部２２に接続された接続部２１を形成する３０５ａと３０６ａから構成されるスリット状の突起物は異なる材料から構成されていることを特徴とし、埋込性の良い材料、方法を用いることによって突起物の個数を増やすことができるのでスパイラルインダクタの表面積をより大きくすることができ、高周波領域での表皮効果が改善される。
【００６４】
次に、本発明に係る他の具体例について以下に説明する。
本具体例に於いては、当該配線部層の断面形状は、上層側の当該配線部層の断面積に対して、その下層側の当該配線部層の断面積が小さくなるように構成されている事を特徴とするものであって、より具体的には、半導体基板上に絶縁膜を介し形成された前記の各具体例に於て形成された複数個の平面的インダクタ形状を有する配線部層を構成するインダクタが、積層構造に於て、上層の配線が下層の配線を覆って形成される構造を有しているものである。
【００６５】
まず、図１４〜図１６を用いて本発明の他の具体例を説明する。
図１４（Ａ）は、スパイラルインダクタの平面レイアウトの特徴的な部分を示し、図１５に示す様に、第４の配線３１２からなる上部引き出し電極３１４と第３の配線である第２の平面的インダクタ形状を有する配線部層３０９、及び、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６と当該配線部層３０６の下部から引き出される下部引き出し電極３１３が重なって示されている。
【００６６】
図１４（Ｂ）は、本具体例のスパイラルインダクタの断面構造の特徴を詳しく説明するために、図１４（Ａ）の一点鎖線で示された部分を拡大し、かつ、図１４（Ａ）中の最下層の平面的インダクタ形状を有する配線部層３０６のみを抜き出したもので、このスパイラルインダクタは第２の配線である平面的インダクタ形状を有する配線部層３０６に於ける配線本体部２２と当該配線本体部２２に接続された接続部２１を構成する、スリット状の突起物３２０から構成されている。
【００６７】
同様に、図１４（Ｃ）は、図１４（Ｂ）に示した最下層の平面的インダクタ形状を有する配線部層３０６の構造を具体的に説明するために、最下層の平面的インダクタ形状を有する配線部層３０６のＥ−Ｆ部の断面構造を示したものである。
まず、図１４（Ｃ）を用いて本具体例のインダクタの断面構造の特徴的な部分について説明する。
【００６８】
つまり本具体例に於ける最下層の第１の平面的インダクタ形状を有する配線部層３０６は、当該配線部層３０６の配線本体部２２と当該配線本体部２２に設けられたスリット状の突起物３２０ａからなる接続部２１とによって構成され、最上層の平面的インダクタ形状を有する配線部層３０９は、第２の平面的インダクタ形状を有する配線部層の配線本体部２２と当該配線本体部２２に設けられた接続部２１を構成するスリット状の突起物３２０ｂとによって構成され、最上層のスパイラルインダクタ３０９の幅は最下層のスパイラルインダクタ３０６よりも幅が広く、最上層のスパイラルインダクタ３０９の下にあるスリット状の突起物３２０ｂの一部は、最下層のスパイラルインダクタ３０６と接続していないことがわかる。
【００６９】
尚、本具体例に於ける平面的インダクタ形状を有する配線部層であるスパイラルインダクタでは、インダクタを構成する配線の材料とスリット状の突起物を形成する材料が同一の材料によって構成されていても良く、又異なるものであっても良い。
次に、図１５は、図１４（Ａ）に示したスパイラルインダクタの平面図のＣ−Ｄ部の断面を示した図である。
【００７０】
図１４（Ｃ）及び、図１５より、スパイラルインダクタのコイルの部分を形成している第２の配線である第１の平面的インダクタ形状を有する配線部層３０６と第３の配線である第２の平面的インダクタ形状を有する配線部層３０９は、図１４（Ｃ）に示したように各配線の下に接続部２１を構成する複数個の突起物３２０を持ち、第３の配線である第２の平面的インダクタ形状を有する配線部層３０９が有する配線本体部２２の下に形成された接続部２１としての当該複数個の突起物３２０がスリット状の複数のビアの役割をして第２の配線である第１の平面的インダクタ形状を有する配線部層３０６の配線本体部２２と接続している。
【００７１】
また、第３の配線である当該第２の平面的インダクタ形状を有する配線部層３０９の下に形成された突起物３２０の一部は、第２の配線である当該第１の平面的インダクタ形状を有する配線部層３０６とは接続していないことがわかる。
さらに、第４の配線３１２は当該第２の平面的インダクタ形状を有する配線部層３０９上部引き出し電極３１４を構成していることがわかる。
【００７２】
続いて、上記した本発明の他の具体例に於ける半導体装置１００の製造方法の具体例に付いて詳細に説明する。
即ち、上記した本発明に係る他の本具体例の製造方法を、図１６（Ａ）〜図１７（Ｅ）を用いて説明する。
特に、図１６（Ａ）〜図１７（Ｅ）では、最下層の第２の配線である第１の平面的インダクタ形状を有する配線部層３０６、及び当該第２の配線３０６の下にあるスリット状の突起物３２０の形成方法について詳細に説明する。
【００７３】
まず、図１６（Ａ）に示す様に、Ｐ型半導体基板３０１上に１０００〜１６００ｎｍの第１の層間絶縁膜３０２を形成し、１０〜１０００ｎｍの第０のバリアメタル３２１及び５００〜１０００ｎｍの第１の配線３０３を形成する。
この第１の配線３０３はシリコン基板上に形成された、例えばＮＭＯＳ、ＰＭＯＳ等の能動素子の配線に用いられるものである。
【００７４】
次に、例えば、酸化膜、ＢＰＳＧ膜からなる第２の層間絶縁膜３０４を成長し、第１の配線３０３の上に当該層間絶縁膜３０４の膜厚が１００〜５００ｎｍの膜厚になるようにＣＭＰ、エッチバック等の公知の技術を用いて表面が平坦になるように形成した後、第２の層間絶縁膜とは膜質の異なる、例えば窒化膜からなる第３の層間絶縁膜３０７を形成し、第２の層間絶縁膜と同じ膜からなる、第４の層間絶縁膜３１０を形成する。
【００７５】
次に、図１６（Ｂ）に示す様に、第４の層間絶縁膜３１０上に配線を形成するための第１のマスク３１７を形成し、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成するための溝３０６ａ、３０６ｂ、及び、３０６ｃをそれぞれ形成する。
次に、図１６（Ｃ）に示す様に、例えば、フォトレジストからなる第２のマスク３１８を形成し、公知の異方性エッチング技術により、第１の配線３０３との接続をとるための第１のビア３１５ａと、当該第１の平面的インダクタ形状を有する配線部層３０６の下に接続部２１を形成するための例えば突起部を形成する為の溝３１５ｂを形成したものである。
【００７６】
この際に、厳密に言うと３１５ａと３１５ｂの深さを比べると、エッチングのストッパーになるものがないので３１５ｂの方が深くなるが、第１の配線１０３上の第２の層間絶縁膜の膜厚に対し、第３の層間絶縁膜の膜厚を十分厚くするとこの差をほとんどなくすことができる。
次に、図１７（Ｄ）に示す様に、第１のマスク３１７及び、第２のマスク３１８を除去した後、１０〜３００ｎｍの第１のバリアメタル３０５を形成後、スパッタ、ＣＶＤ等の技術により８００〜２０００ｎｍのアルミ、銅等の第２の配線３０６を形成し、第１のビア３１５ａ、３１５ｂ、及び、第２の配線である当該第１の平面的インダクタ形状を有する配線部層３０６形成のための溝３０６ａ、３０６ｂ、３０６ｃを完全に埋め込んだものである。
【００７７】
次に、図１７（Ｅ）は、ＣＭＰ、エッチバック等の公知の技術を用いて第２の層間絶縁膜１０４の表面を平坦化し、第２の配線１０６を形成したものである。さらに、上記の図１６（Ａ）〜図１７（Ｅ）の工程を繰り返し、第２の平面的インダクタ形状を有する配線部層３０９と第４の配線３１２からなる上部引き出し電極３１４を形成したものであり、その完成された半導体装置１００は図１８に示されている。
【００７８】
本具体例に於いては、上記した様に、第２の平面的インダクタ形状を有する配線部層３０９を形成する場合、当該配線本体部２２の幅若しくは長さが、当該第１の平面的インダクタ形状を有する配線部層３０６の幅若しくは長さよりも長く成るように構成する必要があり、それに伴って、第２の平面的インダクタ形状を有する配線部層３０９に於ける、当該配線本体部２２に設けられる当該接続部２１の個数も、当該第１の平面的インダクタ形状を有する配線部層３０６の当該配線本体部２２に設けられる当該接続部２１の個数よりも多くなる様に構成される事が必要である。
【００７９】
上記具体例に於いては、便宜上、当該一つの平面的インダクタ形状を有する配線部層の配線本体部２２に対して一つの接続部２１を形成する方法の例を説明したが、当該各接続部２１は、一つの配線本体部２２に対して図１８に示す様に複数個配置せしめる事が望ましい。
尚、本具体例に於ける平面的インダクタ形状を有する配線部層であるスパイラルインダクタでは、インダクタを構成する配線の材料とスリット状の突起物を形成する材料が同一の材料によって構成される場合について説明したが、本具体例に於いては、当該インダクタを構成する配線の材料とスリット状の突起物を形成する材料が異なる材料によって構成されるもので有っても良く、その場合の製造方法は、前記した図１１乃至図１２について説明した方法を採用する事が可能である。
【００８０】
尚、本発明に於ける当該半導体装置１００に於いては、何れの具体例に関しても、当該第１の平面的インダクタ形状を有する配線部層１０６或いは３０６の配線本体部２２の下方に形成される当該接続部２１は、当該引き出し線１０３或いは３０３と接続する部分では、円柱状の突起が形成されるが、当該引き出し線１０３或いは３０３が配列される側の当該配線本体部２２には、短絡防止上から上記した接続部２１を構成する突起部は形成されない事が好ましい。
【００８１】
その他の配線本体部２２には、当該平面的インダクタ形状を有する配線部層の全長に亘って溝状、湾曲状等の突起が形成されるものである。
次に、図１９乃至図２１を参照しながら本発明に於ける更に他の具体例について説明する。
即ち、図２１は、本発明に係る更に他の具体例により得られる半導体装置１００であって、その特徴は、平面的インダクタ形状を有する配線部層の当該配線本体部２２の上部及び下部の双方に、接続部２１を構成する突起物を設けるものであり、係る構成を採用する事によって、更にインダクタの表皮効果を改善できることは言うまでもない。
【００８２】
次に、図２１及び図１９（Ａ）〜図２０（Ｅ）を用いて本具体例の製造方法を説明する。
即ち、図１９（Ａ）から図２０（Ｅ）に示した各製造工程は、前記した具体例に於ける図１１（Ａ）〜図１２（Ｅ）の製造工程と同一であるので、その詳細な説明は省略する。
つまり、図１９（Ｂ）、（Ｃ）に示した方法を使用して第１の平面的インダクタ形状を有する配線部層３０６上に第４の層間絶縁膜３１０を形成し、当該平面的インダクタ形状を有する配線部層３０６上にスリット状のビア１１７を開口し、第５のバリアメタル３０８ａ、第６の配線３０９ａを完全に埋め込み、その後、平坦化処理を行って突起物２１”を形成したものである。
【００８３】
そして、図２０（Ｅ）の構造を有する半導体装置が出来た後、図１９（Ｂ）、（Ｃ）に示した方法を繰り返して、第１の平面的インダクタ形状を有する配線部層３０６上に第４の層間絶縁膜３１０を形成し、当該平面的インダクタ形状を有する配線部層３０６上にスリット状のビアを開口し、第５のバリアメタル３０８ａ、第６の配線３０９ａを完全に埋め込み、その後、平坦化処理を行って突起物２１”を形成したものである。
【００８４】
【発明の効果】
本発明に係る当該半導体装置は、上記した様な技術構成を採用しているので、当該平面的インダクタ形状を有する配線部層からなるインダクタの配線の下もしくは上に、配線に用いた材料と同じ材料で構成されたプラグからなる突起物を形成することにより、インダクタの表面積を大きくし、表皮効果を抑制する事が可能となる。
【００８５】
更に、当該平面的インダクタ形状を有する配線部層からなるインダクタの配線の下もしくは上に、配線に用いた材料と異なる材料で構成された突起状物を構成する事によって、狭い溝内にも当該金属配線材料が確実に埋め込まれるので、半導体装置の歩留りが向上する。
又、当該平面的インダクタ形状を有する配線部層の断面積を大きくすることにより配線抵抗を低減し、Ｑ値の向上をはかる事が出来る。
【００８６】
更に、本発明に於いては、インダクタを構成する配線が上層になるほど幅が広くなるので、基板とインダクタ配線の間での寄生容量が低減できる。
一方、本発明に於ける半導体装置に於いては、下層のインダクタと上層のインダクタが、インダクタと同じ平面レイアウトのスリット状のビアを介し互いに接続されていることにより、インダクタの配線抵抗を低減する。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の一具体例の構成を示す断面図である。
【図２】図２は、本発明に係る半導体装置の一具体例に於ける構成を説明する図である。
【図３】図３は、本発明の半導体装置の一具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図４】図４は、本発明の半導体装置の一具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図５】図５は、本発明の半導体装置の一具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図６】図６は、本発明の半導体装置の別の具体例に於ける構成を説明する図である。
【図７】図７は、本発明の半導体装置の別の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図８】図８は、本発明の半導体装置の別の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図９】図９は、本発明の半導体装置の別の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図１０】図１０は、本発明の半導体装置の他の具体例の構成を示す断面図である。
【図１１】図１１は、本発明に係る半導体装置の他の具体例に於ける構成を説明する図である。
【図１２】図１２は、本発明の半導体装置の他の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図１３】図１３は、従来の半導体装置の製造方法の一例に於ける主要な工程での断面図である。
【図１４】図１４は、本発明に係る半導体装置の更に他の具体例に於ける構成を説明する図である。
【図１５】図１５は、本発明の半導体装置の更に他の具体例の構成を示す断面図である。
【図１６】図１６は、本発明の半導体装置の更に他の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図１７】図１７は、本発明の半導体装置の更に他の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図１８】図１８は、本発明の半導体装置の更に別の一具体例の構成を示す断面図である。
【図１９】図１９は、本発明の半導体装置の更に異なる具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図２０】図２０は、本発明の半導体装置の更に異なる具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図２１】図２１は、本発明の半導体装置の更に異なる具体例の構成を示す断面図である。
【符号の説明】
２０…インダクタ、コイル構成体
２１…接続部
２２…配線本体部
２３、３２０…突起状物
２４…接続構成部、ビアホール
１００…半導体装置
１０１、３０１…基板
１０２、３０２、１０４、３０４、１０７、３０７、１１０、３１８…層間絶縁膜
１０３、３０３…引き出し線
１０５、、１０８、１１１、３０８…バリアメタル
１０６、３０６…第１の平面的インダクタ形状を有する配線部層
１０９、３０９…第２の平面的インダクタ形状を有する配線部層
１１２…第３の平面的インダクタ形状を有する配線部層
１１４、３１２、３１４…引き出し線
１１５…ドット状のビア
１１６…スリット状のビア
１１７、１１８…マスク
１１９…配線本体部形成用溝部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having an inductor with reduced wiring resistance.
[0002]
[Prior art]
2. Description of the Related Art In recent years, with the spread of mobile phones such as PHSs, cost reduction of high-frequency circuits for mobile phones has been required. A high-frequency circuit using CMOS is used to realize the cost reduction.
However, in a high-frequency circuit using CMOS, passive elements such as inductor elements, capacitors, and resistors are indispensable for impedance matching, and it is necessary to mount them all on one chip for cost reduction. Have been.
[0003]
Of the passive elements, the resistance and the capacitance can be easily formed on the semiconductor element, so the key point is the formation of the inductor. At this time, a circuit designer requires an inductor having a large inductance and a large Q value (quality factor), a small loss, and a high resonance frequency.
In addition, when the number of mobile phone users increases, the number of channels becomes insufficient, and it is necessary to operate the circuit at a higher frequency to secure the channel. However, when an inductor is used at a high frequency, a skin effect occurs, and a high-frequency current flowing through the inductor is generated. Does not flow uniformly in the thickness direction but flows only on the surface of the conductor, and its depth is called a skin depth and is expressed by the following equation (1).
[0004]
δ = 1.59 (ρ / f) 1/2 (1)
Here, δ is the skin depth (μm), ρ is the specific resistance of the wiring (μΩcm), and f is the operating frequency (GHz).
The Q value is represented by the following equation (2).
Q = ωL / R = ωL · S / l · ρ (2)
Here, L: inductance, R: wiring resistance, S: cross-sectional area of wiring, l: wiring length, ρ: specific resistance of wiring.
[0005]
Therefore, as is apparent from the above equations (1) and (2), when the operating frequency is constant and a low specific resistance ρ is used to increase the Q value, the skin depth δ becomes shallow. However, the high-frequency current flows only on the surface of the conductor, and the skin effect becomes more remarkable.
As a method for improving the skin effect, for example, Japanese Patent Application Laid-Open No. 8-288463 is known.
[0006]
Hereinafter, the related art will be described.
FIG. 13 is a view for explaining a method for improving the skin effect in the above-mentioned known example.
That is, FIG. 13A shows that a SiO 2 substrate is formed on a semi-insulating GaAs substrate 200 having a thickness of 600 μm.₂A 600 nm thick insulating film 201 is formed, and the underlying metal layer 202 for plating is formed of, for example, a metal film having a two-layer structure of Ti / Au (20 nm / 150 nm) from below. Ti is used for ensuring adhesion to the insulating film 201.
[0007]
Next, a resist pattern 203 corresponding to the strip line is formed using a normal photolithography technique.
When exposing the photoresist, a standing wave is formed on the resist layer due to the interference between the incident wave from the light source and the reflected wave from the resist lower surface 205. This is particularly remarkable when a metal layer having a high reflectance such as the plating base metal layer 202 is in contact with the resist lower surface 205.
[0008]
That is, the portion of the node of the standing wave is underexposed, and a deviation occurs between the photomask dimension and the resist dimension at the stage of development.
If a positive resist is used as the resist as shown in FIG. 1, the nodes of the standing wave are likely to remain, forming the convex portions 206 of the resist pattern, and the antinodes of the standing wave become the concave portions 207 of the resist pattern.
[0009]
On the other hand, when a negative resist is used, the opposite is true. The nodes of the standing wave are easily dissolved in the developing solution, forming concave portions of the resist pattern, and the antinodes become convex portions.
The light source used in the photolithography is g-line 405 nm or i-line 365 nm of an ultra-high pressure mercury lamp.
When the wavelength in the vacuum is 405 nm, the wavelength in the resist becomes 270 nm. Therefore, x = 135 × N (N = 0, 1, 2,...), That is, 0 nm with respect to the distance x from the resist lower surface 205. , 135 nm, 270 nm, 405 nm,..., And antinodes at x = 135 (N + ／), that is, 68 nm, 203 nm,.
[0010]
In the case of the i-line, the interval is slightly narrowed, but the same effect of the standing wave appears on the resist cross section. Normally, post-baking after resist development generally eliminates unevenness due to standing waves of the resist, but in the above-mentioned known examples, this effect is positively utilized.
In FIG. 13B, a current is applied to the plating base metal layer 202 by the selective electric field plating method of Au using the resist 203 as a mask to form a wiring layer 204.
[0011]
The wiring layer 204 has a shape in which the resist unevenness formed by the standing wave is transferred. In the case of a GaAs monolithic microwave IC operating at 30 GHz, the skin depth of the Au strip line is δ = 0.43 μm. The thickness of the strip line is selected to be three times δ, and 1.3 μm is used.
In FIG. 13C, after the resist 203 is removed with a resist peeling material, unnecessary portions of the base metal film 202 for electrolytic plating are removed by ion milling using the wiring 204 as a mask. Through the above steps, the strip line 204 is formed.
[0012]
The above is the method of improving the skin effect according to the prior art.
In recent years, fine CMOS is changing from wiring using conventional aluminum to wiring using copper having lower layer resistance and better thermal conductivity than aluminum. In this case, an interlayer film is formed. Then, a groove is formed in the interlayer film, a wiring or a plug for connecting the upper wiring and the lower wiring is deposited in the groove, and the wiring or plug is embedded in the groove using CMP (Chemical Mechanical Polishing) technology. Therefore, a compatible inductor was needed for this process.
[0013]
Further, in the above method, when copper is used for the wiring, there is a problem that disconnection often occurs because copper cannot enter the via hole portion or the plug portion as long as the plating method is employed. There was.
Japanese Patent Application Laid-Open No. 8-227975 describes a high-Q integrated inductance coil, but shows an example in which a wiring portion having a protruding portion is simply formed in a single-layer spiral shape in a planar manner. However, there is no disclosure of a technique for stacking a plurality of wiring layers having a planar inductor shape.
[0014]
Japanese Patent Application Laid-Open No. 9-251999 discloses an example in which a metal wiring provided on a semiconductor device has an irregular shape formed on a side wall portion, and Japanese Patent Application Laid-Open No. 9-181264 discloses a wiring resistance. And a Q-factor is improved, in which a spiral first wiring layer and a second wiring layer are connected by a plug. Also, there is no disclosure about a technique for laminating a plurality of wiring section layers having a planar inductor shape and connecting them all over the entire surface.
[0015]
On the other hand, Japanese Patent Application Laid-Open No. 9-162354 discloses a semiconductor device in which wiring resistance is reduced and a Q value is improved, and a plurality of spiral wiring layers are laminated on each other as in Japanese Patent Application Laid-Open No. 9-251999. Although a configuration in which each wiring layer is connected by a plug or a groove-like connection portion is shown, a configuration in which a terminal is drawn upward from the center of the spiral wiring is adopted, and a wiring like the present invention is adopted. Does not have a drawer configuration.
[0016]
[Problems to be solved by the invention]
Therefore, an object of the present invention is to improve the above-mentioned disadvantages of the prior art, increase the surface area of the inductor, suppress the skin effect, and reduce the wiring resistance by increasing the cross-sectional area of the wiring, thereby reducing the Q value. It is to provide a semiconductor device that can be improved.
[0017]
[Means for Solving the Problems]
The present invention employs the following basic technical configuration to achieve the above object. That is, in the semiconductor device according to the present invention, a plurality of wiring part layers having a planar inductor shape having the same planar shape are coaxial with each other on the surface and inside of the interlayer insulating film formed on the semiconductor substrate. Having an inductor wiring structure formed by being stacked so as to be stacked in a shape, and each wiring portion layer having the planar inductor shape is arranged over the entire length of each wiring portion layer having the planar inductor shape. Therefore, they are electrically connected to each other via a connection portion having a barrier metal layer at least in part, and have the planar inductor shape constituting the uppermost layer of the stacked wiring portion layers. A wiring part connected to an external circuit of the inductor wiring structure is connected to a part of the wiring part layer and a part of the wiring part layer having the planar inductor shape constituting the lowermost layer. A semiconductor device, the cross-sectional shape of the wiring portion layer,It is configured such that the cross-sectional area of the lower wiring layer is smaller than the cross-sectional area of the upper wiring layer.It is a semiconductor device.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Since the semiconductor device according to the present invention employs the technical configuration as described above, the wiring of the inductor and the wiring formed under the wiring are formed.With barrier metal layerA plurality of stacked wiring portions having a planar inductor shape are electrically connected to each other by the connecting portion formed of the protrusions and the like, so that the wiring resistance of the inductor can be reduced. is there.
[0019]
【Example】
Hereinafter, the configuration of a specific example of the semiconductor device according to the present invention will be described in detail with reference to the drawings.
That is, FIG. 1 is a cross-sectional view showing a configuration of a specific example of the semiconductor device according to the present invention, in which an interlayer insulating film formed on a semiconductor substrate 101 is shown.102, 104, 110An inductor formed by depositing a plurality of wiring portion layers 106, 109, and 112 having a planar inductor shape having the same planar shape on the surface and the inside thereof so as to be concentrically stacked with each other. In the semiconductor device 100 having the wiring structure, that is, the coil portion 20, each of the wiring portion layers 106, 109, and 112 having the planar inductor shape extends over the entire length of each of the wiring portion layers having the planar inductor shape. Thus, the wiring portion layer 112 having the planar inductor shape and being electrically connected to each other via the connection portion 21 and constituting the uppermost layer of the plurality of stacked wiring portion layers 106, 109 and 112. The external circuit of the inductor wiring structure 20 is provided on a part of the wiring portion layer 106 having the planar inductor shape forming a part of the lowermost layer. Wiring portions 103 and 111 for connecting the semiconductor device is shown connected to.
[0020]
In the semiconductor device 100 according to the present invention, the wiring part layers 106, 109, 112,... Having a plurality of planar inductor shapes arranged adjacent to each other are provided in the respective wiring part layers. It is preferable that the connected portion 21 has a width smaller than the width of the wiring main body portion 22 constituting the upper part of the wiring portion layer.
Further, in the semiconductor device 100 according to the present invention, it is desirable that the connection portion 21 is constituted by a projection 23 extending downward from the wiring body 22.
[0021]
The shape of the projection 23 is not particularly limited, and may be, for example, a rectangular projection as shown in FIG. 1 or a projection in a curved shape, a triangular shape, or the like. .
Further, the entire cross section of the connecting portion 21 may be formed in a curved shape or may be formed in an inverted triangular shape.
[0022]
On the other hand, as the wiring portion layer having the planar inductor shape used in the semiconductor device according to the present invention, for example, a spiral wiring formed in a planar shape as shown in FIG. Alternatively, a single wire may form a closed loop, and a part of the closed loop may have a shape configured in a discontinuous state.
[0023]
In short, it is desirable that all of the wiring section layers 21 having a plurality of planar inductor shapes used in the semiconductor device 100 have the same shape.
As described above, in the semiconductor device 100 according to the present invention, the wiring part layers 21 having the plurality of planar inductor shapes are concentrically overlapped with each other in a predetermined interlayer insulating film. In the laminated structure, the connection portion 22 of the wiring portion layer 21 having one planar inductor shape is connected to another planar inductor shape laminated thereunder. Are laminated so as to directly contact the wiring main body part 23 of the wiring part layer 22 having the following.
[0024]
On the other hand, of the plurality of wiring part layers 106, 109, 112,... Having the planar inductor shape, which are integrally laminated with each other, the wiring part layer having the planar inductor shape that constitutes the lowermost layer part The connection part 22 is not formed below the lower part 106, and instead, at least a part of the lower part of the wiring part layer 106 having the planar inductor shape is connected to the external circuit. It is desirable that an independent plug-shaped connection component 24 for forming an electrical connection be formed at a portion where a contact with the wiring portion 103 is formed.
[0025]
Similarly, among the plurality of wiring section layers 106, 109, 112,... Having the planar inductor shape that are integrally laminated with each other, the wiring section having the planar inductor shape forming the uppermost layer section It is preferable that a wiring portion 111 connected to the external circuit be formed on at least a part of the layer 112 so as to form an electrical connection.
[0026]
The connection portion 21 according to the present invention is made of the same material as the wiring main body portion 22 constituting each upper portion of the wiring portion layers 106, 109, 112,... Having the planar inductor shape. And may be made of different materials.
Further, in the present invention, a plurality of the connection portions 21 are formed for each of the wiring portion main bodies 22 in the wiring portion layers 106, 109, 112,... Having one planar inductor shape. It is also desirable to have.
[0027]
The plurality of connection portions 21 are formed in parallel with each other in the longitudinal direction of the wiring main body portion 22 of the wiring portion layers 106, 109, 112,... Having the planar inductor shape. Things are preferred.
In the present invention, the shape and the number of the connection formed in the wiring section layers 106, 109, 112,... Having the respective planar inductor shapes are the same even if the wiring section layers are the same. Alternatively, they may be configured differently from each other.
[0028]
Similarly, in the wiring section layers 106, 109, 112,... Having respective planar inductor shapes, the cross-sectional shape of the wiring section layer having the planar inductor shape including the wiring main body section 22 and the connection section 21 is as follows. It may be the same between the wiring portion layers stacked on each other, or may have shapes different from each other.
The cross-sectional shapes of the wiring portions 106, 109, 112,... Are configured such that, for example, the cross-sectional area of the lower wiring portion is smaller than the cross-sectional area of the upper wiring portion. It is also preferable that it is done.
[0029]
Also, in the present invention, the connection portions 21 provided on the wiring portion layers 9, 12,... Having the planar inductor shape are provided with the interlayer insulating films 102, 104, 107, 110,. It is connected to the wiring main body 22 of the wiring part layers 106 and 109 having another planar inductor shape disposed below through a slit-shaped groove part 116 provided therein.
[0030]
Hereinafter, a configuration of a specific example of the semiconductor device 100 according to the present invention and a specific example of a manufacturing method thereof will be described in detail.
FIG. 2A shows a characteristic portion of a planar layout of a spiral inductor which is a wiring portion layer having a planar inductor shape, and a wiring portion layer 106 having a first planar inductor shape which is a first wiring. The upper extraction electrode line 114 connected to the lower extraction electrode line 103 connected to the uppermost layer and a wiring portion layer having a planar inductor shape, for example, a spiral inductor made of 112, is shown.
[0031]
That is, the wiring portion layers 106, 109, 112,... Having the planar inductor shape according to the present invention have the same shape and are laminated concentrically with each other.
FIG. 2B is an enlarged view of a portion shown by a dashed line in FIG. 2A for specifically explaining FIG. The one via 115 and the wiring layer 106 having the first planar inductor shape are arranged as shown in the drawing.
[0032]
Similarly, FIG. 2C is an enlarged view of a portion indicated by a dashed line in FIG. 2A and a first portion in order to specifically explain the lamination state in FIG. 2A. FIG. 9 shows a connection state between the wiring portion layer 106 having the planar inductor shape and the wiring portion layer 109 having the second planar inductor shape, and the wiring portion layer 106 having the first planar inductor shape. A second via 116 having a slit shape is provided between the wiring portion layer 109 having the second planar inductor shape and a portion corresponding to the second via 116 according to the present invention. The portion 21 is formed.
[0033]
FIG. 1 is a diagram showing a cross section taken along a line AB in FIGS. 2B and 2C in a plan view of the spiral inductor.
From FIGS. 2A to 2C and FIG. 1, the wiring layer layers 106, 109, and 112 having the first to fourth planar inductor shapes forming the coil portion 20 of the spiral inductor are slit-shaped. The first wiring 103 forming the lower extraction electrode 113 and the second wiring forming the coil portion of the spiral inductor, that is, the wiring having the first planar inductor shape are connected to each other through the via 116 of FIG. It can be seen that only the partial layer 106 is connected by the dot-shaped first via 115.
[0034]
Next, a method of manufacturing the semiconductor device 100 shown in FIGS. 1 and 2 will be described in detail with reference to FIGS.
First, as shown in FIG. 3A, a first interlayer insulating film 102 of 1000 to 1600 nm is formed on a P-type semiconductor substrate 101, and a first wiring 103 of 500 to 1000 nm of aluminum, copper, or the like is formed. Next, a second interlayer insulating film 104 is grown, and a known method such as CMP or etch back is formed on the first wiring 103 such that the thickness of the interlayer insulating film 104 becomes 1000 to 2000 nm. The surface is formed to be flat using a technique.
[0035]
Next, as shown in FIG. 3B, a first mask 117 for forming a via is formed on the second interlayer insulating film 104, and then a second mask 118 for forming a wiring is formed. To form
Next, as shown in FIG. 3C, a portion where both the first mask 117 and the second mask 118 are opened and the second interlayer insulating film 104 is exposed is formed as shown in FIG. As described above, etching is performed by a known anisotropic etching technique to form the first via 115 in a dot shape.
[0036]
In such etching, it is desirable to stop the etching so that the second interlayer insulating film 104 remains on the first wiring 103 by about 200 to 700 nm.
Next, as shown in FIG. 4D, the first mask 117 exposed in the opening of the second mask 118 is selectively etched with respect to the second interlayer insulating film 104 to form a wiring for forming a wiring. An opening is formed by the second mask 118 on the second interlayer insulating film 104.
[0037]
Next, as shown in FIG. 4E, the surface of the second interlayer insulating film 104 exposed in FIG. 4D is etched by 500 to 1000 nm by a known anisotropic etching technique to form a first plane. After forming a groove 119 for forming a second wiring corresponding to the wiring portion layer 106 having a static inductor shape, the first mask 117 and the second mask 118 are removed.
[0038]
At this time, the first via 115 is also etched at the same time, and the surface of the first wiring 103 is exposed at the bottom of the first via 115.
Next, as shown in FIG. 4F, after forming a first barrier metal 105 having a thickness of 10 to 300 nm, a second wiring 106 made of aluminum, copper, or the like having a thickness of 800 to 2000 nm is formed by a CVD technique. The via 115 and the trench 119 for forming the wiring are completely buried.
[0039]
Next, as shown in FIG. 5 (G), the surface of the second interlayer insulating film 104 is planarized by using a known technique such as CMP or etch back, and the first planar inductor which is a second wiring is formed. The wiring portion layer 106 having a shape is formed.
Next, as shown in FIG. 5H, the steps of FIGS. 4A to 5G are repeated to form the third interlayer insulating film 107, and then the second via 116 and the wiring are formed. After forming a second barrier metal 108 of 10 to 300 nm, aluminum, copper, etc. of 800 to 2000 nm are formed by the CVD technique, and a second via 116 and a groove for forming wiring are formed. After the step 119 is completely buried, the surface of the third interlayer insulating film 107 is flattened by CMP, etching or the like to form a wiring section layer 109 having a second planar inductor shape as a third wiring.
[0040]
In addition, as shown in FIGS. 2A and 2B, the first via 115 is formed in a dot shape, and the second via 116 is formed in a slit shape.
Further, in this specific example, the steps of FIGS. 4A to 5G are repeated to form the fourth interlayer insulating film 110 and the third barrier metal 111 of 10 to 300 nm. After 800 to 2000 nm of aluminum, copper or the like is formed by the CVD technique and the via 116 and the trench 119 for forming the wiring are completely buried, the surface of the fourth interlayer insulating film 110 is flattened by CMP, etching or the like. A wiring portion layer 112 having a third planar inductor shape as a fourth wiring is formed.
[0041]
In the specific example according to the present invention described above, the wiring portion layer having the planar inductor shape is formed in three layers 106, 109, and 112. It is needless to say that the wiring section layer having the planar inductor shape may be formed in four layers or four or more layers.
[0042]
The semiconductor device 100 according to the present invention further includes, in addition to the above-described configuration, a connection portion including a protrusion below a wiring portion of the inductor formed on the semiconductor substrate via an insulating film, The connection part 21 formed under the wiring body part 22 of the wiring part layer having the inductor shape is made of the same material as the wiring body part 22, and in another specific example, the two parts are It may be composed of different materials.
[0043]
One specific example of the semiconductor device 100 according to the present invention will be described with reference to FIGS.
The method of manufacturing the semiconductor device 100 in this specific example is basically the same as the method described with reference to FIGS. 1 to 5, but forms each layer of the wiring portion layer having the planar inductor shape. The difference is that a plurality of connection portions 21 are arranged in parallel with each other with respect to the wiring main body portion 22.
[0044]
FIG. 6A shows a characteristic portion of the planar layout of the spiral inductor, in which a wiring section layer having a planar inductor shape composed of a fourth wiring 312 and an upper lead electrode 314 connected to the wiring layer 312 are shown. The wiring portion layer having the planar inductor shape including the third wiring 309, the wiring portion layer having the planar inductor shape including the second wiring 306, and the wiring portion layer 306 having the planar inductor shape were connected. The lower extraction electrode 313 is shown overlapping.
[0045]
FIG. 6B is an enlarged view of a portion shown by a dashed line in FIG. 6A in order to explain in detail the feature of the cross-sectional structure of the spiral inductor in this example. The spiral inductor is obtained by extracting only a part 319 of the wiring section layer 306 having the planar inductor shape of the lowermost layer in FIG. And a plurality of slit-shaped projections 320 arranged in parallel with each other, and has a planar layout shown in the figure.
[0046]
Similarly, FIG. 6C shows the lowermost layer 319 in the wiring section layer 306 having the planar inductor shape of the lowermost layer shown in FIG. 5 shows a cross-sectional structure of an EF portion of the wiring portion layer 306 having the planar inductor shape of FIG.
First, a characteristic portion of the cross-sectional structure of the inductor according to this example will be described with reference to FIG.
[0047]
In this specific example, a portion 319 that constitutes a part of the wiring section layer 306 having the planar inductor shape at the bottom is formed by the wiring body 22 of the wiring section layer 306 having the planar inductor shape and the wiring body section. It can be seen that it is constituted by the connecting portion 21 composed of the slit-shaped protrusion 320 protruding downward from the base 22.
Of course, in this specific example, the wiring main body 22 of the wiring part layer 306 having the planar inductor shape and the connection part 21 including the slit-shaped protrusion 320 protruding downward from the wiring main body 22 are formed. Are made of the same material.
[0048]
Next, FIG. 7 is a diagram showing a cross section taken along line CD of the spiral inductor shown in FIG. 6A.
From FIG. 6C and FIG. 7, the wiring portion layer 306 having the first planar inductor shape as the second wiring forming the coil portion of the spiral inductor and the second wiring as the third wiring are shown. The wiring section layer 309 having the planar inductor shape has a plurality of protrusions 320 under each wiring as shown in FIG. 6C, and has a second planar inductor shape as a third wiring. The protrusion 320 formed under the wiring portion layer 309 having a function as a plurality of slit-shaped vias is connected to the second wiring 306.
[0049]
Further, it can be seen that the fourth wiring 312 is connected to the upper part of the wiring portion layer 309 having the second planar inductor shape, and forms the extraction electrode 314.
Hereinafter, a specific example of the semiconductor device according to the present invention will be described with reference to FIGS.
In particular, in FIGS. 8A to 9E, a wiring portion layer 306 having a first planar inductor shape as a second wiring, and a slit-shaped portion below the second wiring 306 are shown. The method of forming the connecting portion 21 including the protrusion 320 will be described in detail.
[0050]
First, as shown in FIG. 8A, a first interlayer insulating film 302 of 1000 to 1600 nm is formed on a P-type semiconductor substrate 301, and a barrier metal 321 of 10 to 1000 nm and a first wiring of 500 to 1000 nm are formed. The first wiring is used for wiring of active elements such as NMOS and PMOS formed on the silicon substrate.
[0051]
Next, for example, a second interlayer insulating film 304 made of an oxide film or a BPSG film is grown, and a known technique such as CMP or etch back is formed on the first wiring 303 so as to have a thickness of 100 to 500 nm. Then, a third interlayer insulating film 307 made of, for example, a nitride film having a different film quality from that of the second interlayer insulating film 304 is formed. A fourth interlayer insulating film 310 made of the same film is formed.
[0052]
Next, as shown in FIG. 8B, a first mask 317 for forming a wiring is formed on the fourth interlayer insulating film 310, and a first planar inductor shape as a second wiring is formed. Grooves 306a, 306b, and 306c for forming the wiring portion layer 306 having the above are respectively formed.
Next, as shown in FIG. 8C, a second mask 318 made of, for example, a photoresist is formed, and a second anisotropic etching technique is used to establish a connection with the first wiring 303. One via 315a and a groove-like via 315b for forming the connecting portion 21 made of a protrusion below the wiring portion layer 306 having the planar inductor shape are formed.
[0053]
At this time, strictly speaking, when comparing the depths of 315a and 315b, 315b becomes deeper because there is no stopper serving as an etching stopper, but the film of the second interlayer insulating film on the first wiring 303 is formed. If the thickness of the third interlayer insulating film 310 is made sufficiently large with respect to the thickness, this difference can be almost eliminated.
Next, as shown in FIG. 9D, after removing the first mask 317 and the second mask 318, a first barrier metal 305 having a thickness of 10 to 300 nm is formed, and a technique such as sputtering or CVD is used. To form a wiring section layer 306 having a first planar inductor shape, which is a second wiring of aluminum or copper of 800 to 2000 nm, for forming first vias 315a, 315b and a second wiring. The grooves 306a, 306b, 306c are completely embedded.
[0054]
Next, as shown in FIG. 9E, the surface of the second interlayer insulating film 310 is flattened by using a known technique such as CMP or etch back to form a second wiring 306.
Further, the above-described steps of FIGS. 8A to 9E are repeated to form a wiring portion layer 309 having a second planar inductor shape, and then an upper lead electrode 314 formed of a fourth wiring 312 is formed. FIG. 7 shows the result.
[0055]
In the above description, an example is shown in which one connection portion 22 is formed with respect to the wiring main body portion 22 of the wiring portion layers 309 having the planar inductor shapes. As shown in the figure, a plurality of the connection portions 22 are formed for one wiring main body portion 22.
As described above, in order to further improve the skin effect at a high frequency, it is effective means to further increase the surface area of the spiral inductor. It is possible to increase the surface area by further reducing the width and interval of the formed projections.
[0056]
In the above specific example, a method is adopted in which the wiring main body portion 22 and the connection portion 21 of the wiring portion layer having the planar inductor shape are simultaneously formed of the same material. Since the aspect ratio of the protrusion (via) becomes large, it is difficult to completely fill the protrusion (via). In order to avoid this, a specific example described below is used.
[0057]
Next, as another specific example according to the present invention, a manufacturing method of the second embodiment will be described with reference to FIGS. 10 and 11A to 12E.
That is, the present embodiment is characterized in that the wiring body 22 and the connection member 21 in the wiring portion layer having a planar inductor shape are formed of different materials from the above-described specific example. There is.
[0058]
In particular, in FIGS. 11A to 12E, the wiring main body 22 of the wiring part layer 306 having the first planar inductor shape as the second wiring and the plug under the wiring main body 22 are shown. The method of forming the projections 21 and 21 ′ corresponding to the connection portions 21 since they are formed of slits or groove-like slits will be described in detail.
First, as shown in FIG. 11A, a first interlayer insulating film 302 of 1000 to 1600 nm is formed on a P-type semiconductor substrate 301, and a barrier metal 321 of 10 to 1000 nm and a first wiring of 500 to 1000 nm are formed. Step 303 is formed.
[0059]
The first wiring 303 is used for wiring of active elements such as NMOS and PMOS formed on the silicon substrate.
Next, for example, a second interlayer insulating film 304 made of an oxide film or a BPSG film is grown, and the second interlayer insulating film 304 formed on the first wiring 303 has a thickness of 100 to 500 nm. The film is formed so as to have a flat surface by using a known technique such as CMP or etch back so as to have a film thickness.
[0060]
Next, as shown in FIG. 11B, a mask made of, for example, a photoresist is formed on the second interlayer insulating film 304, and the mask is formed with the first wiring 303 by a known anisotropic etching technique. A via 116 for forming a connection 21 ′ for making a connection, and a via 116 for forming a protrusion corresponding to the connection 21 under the wiring section layer 319 having the first planar inductor shape. After forming a fourth barrier metal 305a of 10 to 300 nm, a fifth wiring 306a of 800 to 2000 nm of aluminum, tungsten or the like is formed by a technique such as CVD or sputtering, and the via is completely buried. Things.
[0061]
Next, as shown in FIG. 10C, the second interlayer insulating film 304 is exposed by using a technique such as CMP and etchback, and the fourth barrier metal 305a and the fifth The wiring 306a is completely buried to form a plug.
Next, as shown in FIG. 12D, after growing a third interlayer film 308 of 800 to 2000 nm, a wiring portion layer 306 having a first planar inductor shape as a second wiring is formed. Are formed by a known anisotropic etching technique, a first barrier metal 305 of 10 to 300 nm is formed, and copper or gold of 800 to 2000 nm is formed by a technique such as sputtering, plating, or a combination of sputtering and plating. And the like, and the inside of the groove is completely buried.
[0062]
Next, as shown in FIG. 12E, the surface of the third interlayer film 318 is flattened by using a known technique such as CMP or etch back to form a first planar inductor shape as a second wiring. Is formed.
Further, the above-described steps of FIGS. 11A to 12E are repeated to form a wiring portion layer 309 having a second planar inductor shape, and then the upper extraction electrode 314 formed of the fourth wiring 312 is formed. The formed semiconductor device 100 of the present invention shown in FIG. 10 is completed.
[0063]
In the above specific example, for convenience, an example of a method of forming one connection part 21 with respect to the wiring body part 22 of the wiring part layer having one planar inductor shape has been described. It is desirable to arrange a plurality of 21 as shown in FIG.
As can be understood from the above description of the specific example, in the spiral inductor according to another specific example of the present invention, the wiring material layer having a planar inductor shape, for example, the constituent material of the wiring main body 22 forming the wiring part layer 306 and the wiring main body part 22 The slit-shaped protrusions composed of 305a and 306a forming the connection portion 21 connected to are formed of different materials. Since the number of the spiral inductors can be increased, the surface area of the spiral inductor can be further increased, and the skin effect in a high frequency region is improved.
[0064]
Next, another specific example according to the present invention will be described below.
In this specific example, the cross-sectional shape of the wiring section layer is configured such that the cross-sectional area of the lower wiring section layer is smaller than the cross-sectional area of the upper wiring section layer. More specifically, a wiring portion having a plurality of planar inductor shapes formed in each of the above specific examples formed on a semiconductor substrate via an insulating film. The inductor forming a layer has a structure in which an upper layer wiring is formed so as to cover a lower layer wiring in a laminated structure.
[0065]
First, another specific example of the present invention will be described with reference to FIGS.
FIG. 14A shows a characteristic portion of the planar layout of the spiral inductor, and as shown in FIG. 15, an upper lead electrode 314 composed of a fourth wiring 312 and a second planar wiring which is a third wiring. A wiring portion layer 309 having an inductor shape, a wiring portion layer 306 having a first planar inductor shape as a second wiring, and a lower extraction electrode 313 drawn from a lower portion of the wiring portion layer 306 are shown as overlapping. ing.
[0066]
FIG. 14B is an enlarged view of a portion indicated by a dashed line in FIG. 14A in order to explain in detail the features of the cross-sectional structure of the spiral inductor of this example, and FIG. In this spiral inductor, only the lowermost wiring portion layer 306 having a planar inductor shape is extracted. It is composed of a slit-like projection 320 that constitutes the connection part 21 connected to the wiring body 22.
[0067]
Similarly, FIG. 14C shows the lowermost planar inductor shape in order to specifically explain the structure of the wiring portion layer 306 having the lowermost planar inductor shape shown in FIG. 9 shows a cross-sectional structure of an E-F portion of a wiring section layer 306 of FIG.
First, a characteristic portion of the cross-sectional structure of the inductor of this example will be described with reference to FIG.
[0068]
That is, the wiring section layer 306 having the first planar inductor shape of the lowermost layer in this specific example is formed by the wiring body 22 of the wiring section layer 306 and the slit-shaped projection provided on the wiring body 22. The wiring portion layer 309 having the planar inductor shape of the uppermost layer is formed by the connection portion 21 composed of the connection portion 320a and the wiring body portion 22 of the wiring portion layer having the second planar inductor shape. The uppermost spiral inductor 309 is wider than the lowermost spiral inductor 306, and is located below the uppermost spiral inductor 309. It can be seen that a part of a certain slit-shaped projection 320b is not connected to the lowermost spiral inductor 306.
[0069]
In the spiral inductor, which is a wiring layer having a planar inductor shape in this specific example, even if the material of the wiring forming the inductor and the material forming the slit-shaped protrusion are made of the same material. Good or different.
Next, FIG. 15 is a diagram showing a cross section taken along line CD of the spiral inductor shown in FIG.
[0070]
From FIG. 14C and FIG. 15, the wiring portion layer 306 having the first planar inductor shape as the second wiring forming the coil portion of the spiral inductor and the second wiring as the third wiring are shown. The wiring section layer 309 having the planar inductor shape has a plurality of protrusions 320 constituting the connection section 21 below each wiring as shown in FIG. The plurality of protrusions 320 as connection portions 21 formed below the wiring main body portion 22 of the wiring portion layer 309 having the two planar inductor shapes serve as slit-shaped plurality of vias and serve as second vias. Is connected to the wiring body 22 of the wiring portion layer 306 having the first planar inductor shape.
[0071]
In addition, a part of the protrusion 320 formed under the wiring portion layer 309 having the second planar inductor shape, which is the third wiring, is part of the first planar inductor shape, which is the second wiring. It can be seen that it is not connected to the wiring portion layer 306 having.
Further, it can be seen that the fourth wiring 312 forms the upper extraction electrode 314 of the wiring section layer 309 having the second planar inductor shape.
[0072]
Subsequently, a specific example of a method of manufacturing the semiconductor device 100 according to another specific example of the present invention will be described in detail.
That is, a manufacturing method of another specific example according to the present invention described above will be described with reference to FIGS.
In particular, in FIGS. 16A to 17E, a wiring section layer 306 having a first planar inductor shape, which is a second wiring in the lowermost layer, and a slit below the second wiring 306. The method of forming the protrusions 320 will be described in detail.
[0073]
First, as shown in FIG. 16A, a first interlayer insulating film 302 having a thickness of 1000 to 1600 nm is formed on a P-type semiconductor substrate 301, a 0th barrier metal 321 having a thickness of 10 to 1000 nm and a first barrier metal 321 having a thickness of 500 to 1000 nm. One wiring 303 is formed.
The first wiring 303 is used for wiring of active elements such as NMOS and PMOS formed on the silicon substrate.
[0074]
Next, a second interlayer insulating film 304 made of, for example, an oxide film or a BPSG film is grown, and the thickness of the interlayer insulating film 304 is formed on the first wiring 303 so as to be 100 to 500 nm. After forming the surface to be flat using a known technique such as CMP or etch back, a third interlayer insulating film 307 made of, for example, a nitride film and having a different film quality from the second interlayer insulating film is formed. Then, a fourth interlayer insulating film 310 made of the same film as the second interlayer insulating film is formed.
[0075]
Next, as shown in FIG. 16B, a first mask 317 for forming a wiring is formed on the fourth interlayer insulating film 310, and a first planar inductor shape as a second wiring is formed. Grooves 306a, 306b, and 306c for forming the wiring portion layer 306 having the above are respectively formed.
Next, as shown in FIG. 16C, a second mask 318 made of, for example, a photoresist is formed, and a second mask 318 for connecting to the first wiring 303 is formed by a known anisotropic etching technique. One via 315a and a groove 315b for forming, for example, a protrusion for forming the connection part 21 under the wiring part layer 306 having the first planar inductor shape are formed.
[0076]
At this time, strictly speaking, when comparing the depths of 315a and 315b, 315b becomes deeper because there is no stopper serving as an etching stopper, but the film of the second interlayer insulating film on the first wiring 103 is formed. This difference can be almost eliminated by making the thickness of the third interlayer insulating film sufficiently large with respect to the thickness.
Next, as shown in FIG. 17D, after removing the first mask 317 and the second mask 318, a first barrier metal 305 having a thickness of 10 to 300 nm is formed, and a technique such as sputtering or CVD is used. To form a second wiring 306 of 800 to 2000 nm made of aluminum, copper or the like, forming first vias 315a and 315b, and a wiring part layer 306 that is the second wiring and has the first planar inductor shape. The grooves 306a, 306b, 306c for the above are completely buried.
[0077]
Next, FIG. 17E illustrates a state in which the surface of the second interlayer insulating film 104 is flattened by using a known technique such as CMP or etch back to form a second wiring 106. Further, the steps of FIGS. 16A to 17E are repeated to form an upper extraction electrode 314 including a wiring portion layer 309 having a second planar inductor shape and a fourth wiring 312. The completed semiconductor device 100 is shown in FIG.
[0078]
In this specific example, as described above, when the wiring portion layer 309 having the second planar inductor shape is formed, the width or the length of the wiring main body portion 22 is set to the first planar inductor shape. It is necessary to configure the wiring portion layer 306 having a shape longer than the width or length of the wiring portion layer 306, and accordingly, the wiring main body portion 22 in the wiring portion layer 309 having the second planar inductor shape is required. The number of the connection parts 21 provided may be configured to be larger than the number of the connection parts 21 provided in the wiring main body part 22 of the wiring part layer 306 having the first planar inductor shape. is necessary.
[0079]
In the above specific example, for convenience, an example of a method of forming one connection part 21 with respect to the wiring body part 22 of the wiring part layer having one planar inductor shape has been described. It is desirable to arrange a plurality of 21 as shown in FIG.
In this specific example, in the spiral inductor, which is a wiring portion layer having a planar inductor shape, a case where the material of the wiring forming the inductor and the material forming the slit-shaped protrusion are made of the same material is described. As described above, in this specific example, the material of the wiring forming the inductor and the material forming the slit-shaped protrusion may be formed of different materials, and the manufacturing method in that case may be used. Can adopt the method described with reference to FIGS.
[0080]
Incidentally, in the semiconductor device 100 according to the present invention, in any of the specific examples, the semiconductor device 100 is formed below the wiring main body portion 22 of the wiring portion layer 106 or 306 having the first planar inductor shape. The connecting portion 21 has a columnar projection formed at a portion where the connecting portion 21 is connected to the lead wire 103 or 303, but the wiring main body 22 on the side where the lead wire 103 or 303 is arranged has a short-circuit prevention. From above, it is preferable that the above-mentioned protrusions constituting the connection part 21 are not formed.
[0081]
The other wiring main body 22 is formed with a groove-shaped or curved-shaped projection over the entire length of the wiring section layer having the planar inductor shape.
Next, still another specific example of the present invention will be described with reference to FIGS.
That is, FIG. 21 shows a semiconductor device 100 obtained by still another embodiment according to the present invention, which is characterized in that both upper and lower portions of the wiring main body portion 22 of the wiring portion layer having a planar inductor shape are provided. In addition, a projection that constitutes the connection portion 21 is provided. Needless to say, by employing such a configuration, the skin effect of the inductor can be further improved.
[0082]
Next, the manufacturing method of this specific example will be described with reference to FIGS. 21 and 19A to 20E.
That is, since the respective manufacturing steps shown in FIGS. 19A to 20E are the same as the manufacturing steps of FIGS. 11A to 12E in the above-described specific example, their details are described. Detailed description is omitted.
That is, the fourth interlayer insulating film 310 is formed on the wiring portion layer 306 having the first planar inductor shape using the method shown in FIGS. 19B and 19C, and the planar inductor shape is formed. A slit-shaped via 117 is opened on the wiring portion layer 306 having a hole, the fifth barrier metal 308a and the sixth wiring 309a are completely buried, and then the protrusion 21 ″ is formed by performing a flattening process. It is.
[0083]
Then, after a semiconductor device having the structure of FIG., Figure19 (B), shown in (C)By repeating the method, a fourth interlayer insulating film 310 is formed on the wiring section layer 306 having the first planar inductor shape, and a slit-shaped via is formed on the wiring section layer 306 having the planar inductor shape. Then, the fifth barrier metal 308a and the sixth wiring 309a are completely buried, and thereafter, the protrusion 21 ″ is formed by performing a flattening process.It is.
[0084]
【The invention's effect】
Since the semiconductor device according to the present invention employs the technical configuration as described above, the same material as the material used for the wiring is provided below or above the wiring of the inductor including the wiring portion layer having the planar inductor shape. By forming a projection made of a plug made of a material, it is possible to increase the surface area of the inductor and suppress the skin effect.
[0085]
Further, by forming a projection made of a material different from the material used for the wiring below or above the wiring of the inductor formed of the wiring portion layer having the planar inductor shape, the protrusion can be formed in the narrow groove. Since the metal wiring material is reliably embedded, the yield of the semiconductor device is improved.
Also, by increasing the cross-sectional area of the wiring portion layer having the planar inductor shape, the wiring resistance can be reduced and the Q value can be improved.
[0086]
Further, in the present invention, the width of the wiring constituting the inductor increases as the wiring becomes higher, so that the parasitic capacitance between the substrate and the inductor wiring can be reduced.
On the other hand, in the semiconductor device according to the present invention, the lower-layer inductor and the upper-layer inductor are connected to each other via a slit-shaped via having the same planar layout as the inductor, thereby reducing the wiring resistance of the inductor. .
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a configuration of a specific example of a semiconductor device of the present invention.
FIG. 2 is a diagram illustrating a configuration of a specific example of a semiconductor device according to the present invention.
FIG. 3 is a cross-sectional view showing main steps in a manufacturing method in one embodiment of the semiconductor device of the present invention.
FIG. 4 is a cross-sectional view showing main steps in a manufacturing method in one embodiment of the semiconductor device of the present invention.
FIG. 5 is a cross-sectional view showing main steps in a manufacturing method in one embodiment of the semiconductor device of the present invention.
FIG. 6 is a diagram illustrating a configuration of another specific example of the semiconductor device of the present invention.
FIG. 7 is a sectional view showing main steps in a manufacturing method in another specific example of the semiconductor device of the present invention.
FIG. 8 is a sectional view showing main steps in a manufacturing method in another specific example of the semiconductor device of the present invention.
FIG. 9 is a sectional view showing main steps in a method of manufacturing a semiconductor device according to another specific example of the present invention.
FIG. 10 is a cross-sectional view showing the configuration of another specific example of the semiconductor device of the present invention.
FIG. 11 is a diagram illustrating a configuration of another specific example of the semiconductor device according to the present invention.
FIG. 12 is a cross-sectional view showing main steps in a manufacturing method in another specific example of the semiconductor device of the present invention.
FIG. 13 is a sectional view showing main steps in an example of a conventional method for manufacturing a semiconductor device.
FIG. 14 is a diagram illustrating a configuration of still another specific example of the semiconductor device according to the present invention.
FIG. 15 is a cross-sectional view showing the configuration of still another specific example of the semiconductor device of the present invention.
FIG. 16 is a cross-sectional view showing main steps in a manufacturing method in still another specific example of the semiconductor device of the present invention.
FIG. 17 is a cross-sectional view showing a main step in a manufacturing method in still another specific example of the semiconductor device of the present invention.
FIG. 18 is a sectional view showing the configuration of still another specific example of the semiconductor device of the present invention.
FIG. 19 is a cross-sectional view showing main steps in a manufacturing method in still another specific example of the semiconductor device of the present invention.
FIG. 20 is a cross-sectional view showing main steps in a manufacturing method in still another specific example of the semiconductor device of the present invention.
FIG. 21 is a cross-sectional view showing the configuration of still another specific example of the semiconductor device of the present invention.
[Explanation of symbols]
20 ... Inductor and coil structure
21 ... Connection
22 Wiring body
23, 320: Projecting object
24: Connection component, via hole
100 ... Semiconductor device
101, 301 ... substrate
102, 302, 104, 304, 107, 307, 110, 318 ... interlayer insulating film
103, 303 ... Leader lines
105, 108, 111, 308 ... barrier metal
106, 306... Wiring portion layer having first planar inductor shape
109, 309... Wiring portion layer having second planar inductor shape
112. Wiring portion layer having third planar inductor shape
114, 312, 314 ... Leader lines
115 ... dot-shaped via
116: slit-shaped via
117, 118 ... Mask
119 groove for forming wiring body

Claims

A plurality of wiring part layers having a planar inductor shape having the same planar shape are deposited on the surface and inside of an interlayer insulating film formed on a semiconductor substrate so as to be stacked concentrically with each other. The wiring portion layers each having the planar inductor shape are mutually formed over the entire length of each wiring portion layer having the planar inductor shape, and the barrier metal layers are formed at least in part. Are electrically connected via a connecting portion having a portion, and a part and the lowermost layer of the wiring portion layer having the planar inductor shape constituting the uppermost layer of the stacked wiring portion layers. A semiconductor device in which a wiring portion connected to an external circuit of the inductor wiring structure is connected to a part of a wiring portion layer having the planar inductor shape to be configured, wherein the wiring portion The cross-sectional shape, a semiconductor device, characterized in that with respect to the cross-sectional area of the upper layer side of the wiring portion layer, the cross-sectional area of the lower layer side of the wiring portion layer is configured to be smaller.

The wiring portions having a plurality of planar inductor shapes arranged adjacent to each other are such that the connection portion provided in each wiring portion layer has a width larger than the width of the wiring body portion forming the upper portion of the wiring portion layer. 2. The semiconductor device according to claim 1, wherein the width of the semiconductor device is also narrow.

3. The semiconductor device according to claim 2, wherein the connection portion is formed by a protruding object extending downward from the wiring body.

Of the plurality of wiring section layers having the planar inductor shape integrally laminated with each other, the connection section is formed on the wiring section layer having the planar inductor shape constituting the lowermost layer. 4. An independent connection component for forming an electrical connection at a portion where a contact with a wiring portion for connecting the external circuit is formed. 13. A semiconductor device according to claim 1.

5. The semiconductor device according to claim 1, wherein the connection part is made of the same material as a wiring body part that forms an upper part of the wiring part layer having the planar inductor shape. 6. .

5. The semiconductor device according to claim 1, wherein the connection portion is made of a material different from a material of a wiring body that forms an upper part of the wiring portion layer having the planar inductor shape. 6. .

7. The semiconductor device according to claim 1, wherein a plurality of the connection portions are formed for a wiring portion layer having one planar inductor shape.

8. The semiconductor device according to claim 7, wherein the plurality of connection portions are formed in the wiring portion layer having the planar inductor shape in parallel with a longitudinal direction of the wiring main body portion.

The connection portion provided in the wiring portion layer having the one planar inductor shape has another planar inductor shape disposed below via a slit-shaped groove portion provided in the interlayer insulating film. the semiconductor device according to any one of claims 1 to 8 that is characterized in that is connected to the wiring main body portion of the wiring portion layer having.