JP3576383B2

JP3576383B2 - Video display control device

Info

Publication number: JP3576383B2
Application number: JP16116598A
Authority: JP
Inventors: デイーンフイリマン，ポール; ハルクアーソズ，ナタニエル; ウイリアムサージヤー，テイモシー; ジエイダフイールド，デービツド; フランシスホーランダー，カール
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1998-06-09
Filing date: 1998-06-09
Publication date: 2004-10-13
Anticipated expiration: 2019-10-13
Also published as: JPH118799A

Description

【０００１】
【発明の属する技術分野】
この発明は非同期ビデオ信号のための多画面表示を有するテレビジョン、特に、ワイド表示フォーマット比のスクリーンを有する上記のようなテレビジョンに関するものである。今日のテレビジョンのほとんどのものは、水平な幅対垂直の高さが４：３のフォーマット表示比を持っている。ワイドフォーマット表示比は映画の表示フォーマット比、例えば１６：９により近く対応する。この発明は直視型テレビジョン及び投写型テレビジョンの両方に適用可能である。
【０００２】
４：３、しばしば４×３とも称するフォーマット表示比を持つテレビジョンは、単一のビデオ信号素材と複数のビデオ信号素材が表示されるかという点で制約がある。実験的なものを除いて、商業放送局のテレビジョン信号の伝送は４×３のフォーマットの表示比で放送される。多くの視聴者は、４×３表示フォーマットは、映画におけるより広いフォーマット表示比よりも良くないと考える。ワイドフォーマット表示比のテレビジョンは、より心地よい表示を行うだけでなく、ワイド表示フォーマットの信号素材をそれに対応するワイド表示フォーマットで表示することができる。映画は、切り詰められたり、歪められたりすることなく、映画のように見える。ビデオ素材は、例えばテレシネ装置によってフィルムからビデオに変換される場合、あるいは、テレビジョンのプロセッサによっても、切り詰める（ｃｒｏｐｐｉｎｇ）必要がない。
【０００３】
【発明が解決しようとする課題】
ワイド表示フォーマット比のテレビジョンは、通常の表示フォーマット信号とワイド表示フォーマット信号の両方を種々の形で表示すること、及びこれらのフォーマットの信号を組合わせた多画面表示の形で表示するのに適している。しかし、ワイド表示比のスクリーンを用いることには多くの問題が伴う。そのような問題の中で一般的なものには、複数の信号素材の表示フォーマット比の変更、非同期ではあるが同時表示されるビデオ信号素材から同期したタイミング信号を生成すること、多画面表示を行うための、複数信号素材間の切換え、圧縮データ信号から高解像度の画像を生成すること等が挙げられる。このような問題はこの発明によるワイドスクリーンテレビジョンで解決されるが、よりよい表示を得るために、入力されるビデオ信号中、特にレターボックス（ｌｅｔｔｅｒｂｏｘｅｄ）フォーマット信号の検出を行って、自動的に画像調節をする必要がある。
【０００４】
【課題を解決するための手段】
この発明の種々の態様によるワイドスクリーンテレビジョンは、同じまたは異なるフォーマット比を有する単一及び複数の非同期素材から高解像度の単一及び複数画像表示を、選択可能な表示フォーマット比で表示できる。
【０００５】
現在、消費者が入手し得るほとんど全てのビデオ製品は４×３のフォーマット表示比を持っており、一方ビデオ作品のフォーマット表示比は幅の広いものに変化している。ビデオ作品に４×３よりも大きいアスペクト比が用いられた場合には、消費者用テレビジョンで表示する前にアスペクト比の変換を行わないと、画像の歪みが生じる。アスペクト比変換の１つの方法は、レターボックス（ｌｅｔｔｅｒｂｏｘｉｎｇ）として知られている。レターボックスでは、各フィールド中の表示されるライン（走査線）の数を犠牲にして、水平ライン情報の多く（あるいは全て）が保持される。１６×９のフォーマットで作成されたビデオ素材は、４×３のレターボックス（ｌｅｔｔｅｒｂｏｘ）フォーマット（以下、レターボックスフォーマットと呼ぶ）に変換されると、各フィールドに１８１本のビデオラインを含むことになる。各フィールドで用いられなかった余分のラインは平担なフィールドの黒（または灰色）レベルに設定することができる。ビデオ素材のアスペクト比が高くなると、それに比例して１フィールド当たりに含まれるラインが少なくなる。
【０００６】
例えば、ここに記載するようなワイドスクリーン・テレビジョンは１６×９のフォーマット表示比を持つことができる。この構成により、信号はより大きな融通性をもってレターボックスフォーマットで表示できる。元々１６×９のアスペクト比で作られたレターボックスフォーマット・ビデオ信号は、水平情報を失わせることなく、あるいは、歪みを生じさせることなく、スクリーン全面を満たすように垂直にズーム、即ち、伸張することができる。この発明の構成によるレターボックス・フォーマット・ビデオ信号検出器は、ビデオ信号の表示のレターボックス・フォーマットを表すビデオフィールド中の平担なフィールド領域を検出することができる。この検出は、ここに記載する発明の構成により、種々の方法とそれに対応する装置によって行うことができる。
【０００７】
発明の１つの構成では、レターボックスフォーマット・ビデオ信号検出器は、レターボックス・フォーマット・ビデオ信号がＡ、Ｂ及びＣで示す３つの領域を持っているという想定に基づいている。領域ＡとＣは有効なビデオを全く持たないか、あるいは、予め定められたルミナンス閾値より小さい最小ビデオ・ルミナンス・レベルを持ち、黒のバーに対応する。領域Ｂは有効ビデオを持つか、あるいは、最小ビデオ・ルミナンス・レベルが予め定められたルミナンス閾値より大きい領域で、黒いバーの間の領域に対応する。領域Ａ、Ｂ及びＣのそれぞれの時間は、レターボックス・フォーマットの関数で、これは、例えば、１６×９から２１×９までの範囲とすることができる。領域ＡとＣの持続時間は１６×９のレターボックスフォーマットの場合、それぞれ約２０本のライン分である。レターボックスフォーマット・ビデオ信号検出器は領域Ａ及び／またはＣについてルミナンス・レベルを検査する。有効ビデオ、あるいは、少なくとも最小ビデオ・ルミナンス・レベルが領域Ａ及び／またはＣで検出されると、レターボックスフォーマット・ビデオ信号検出器は通常の４×３フォーマット表示比のＮＴＳＣ信号素材であることを示す出力信号、例えば、論理０を生成する。しかし、領域Ｂでビデオが検出され、領域ＡとＣでは検出されなかった時は、そのビデオはレターボックスフォーマットビデオ信号であると推定される。この場合、出力信号は論理１となる。
【０００８】
検出器の動作はヒステリシスによって改善できる。一度レターボックスフォーマット・ビデオ信号が検出されると、レターボックスフォーマット・ビデオ信号ではない信号のある最低数のフィールドが検出されなければ、表示は通常の４×３信号に必要とされる表示に切換わらない。同様に、一旦通常の４×３信号が検出されると、レターボックスフォーマットビデオ信号が最低フィード数検出されて始めて、表示がワイドスクリーンモードに切り換わる。
【０００９】
発明の別の構成では、レターボックスフォーマットビデオ信号の検出は、ビデオフィールド中の各ラインについて２つの勾配を計算することにより行われる。この２つの勾配の計算には４つの値、即ち、その時のラインの最大及び最小値とその前のラインの最大及び最小値の４つの値が必要である。第１の勾配、これを正の勾配と呼ぶ、はその時のラインの最大値からその前のラインの最小値を減じることによって求める。第２の勾配、これを負の勾配と呼ぶ、は前のラインの最大値からその時のラインの最小値を差し引くことにより形成される。シーンの内容によって、これらの勾配のいずれも正または負の値を持つが、両方の勾配の負の値は無視できる。これは、ある与えられた時には、一方の勾配しか負にならず、正の値を持った勾配の大きさは、負の値を持った勾配の大きさより常に大きいかまたは等しくなるためである。こうすることにより、勾配の絶対値を計算する必要がなくなるために、回路が簡単になる。どちらかの勾配がプログラム可能な（プログラマブル）閾値を超える正の値を持つならば、その時のラインかその前のラインのどちらかにビデオが存在していると考えられる。これらの値はビデオ素材の信号がレターボックスフォーマットかどうかを決定するために、マイクロプロセッサが用いるようにできる。
【００１０】
発明のさらに別の構成によれば、レターボックスフォーマットビデオ信号検出器によって、１６×９のフォーマット表示比の表示を含む４×３フォーマット表示比信号の垂直ズームあるいは伸張を自動的に実施できる。レターボックスフォーマットビデオ信号が検出されると、垂直偏向高さが自動的に４／３だけ増大され、それによって、レターボックスフォーマット・ビデオ信号の有効ビデオ部分が、画像アスペクト比歪みを生じることなく、ワイドスクリーンを満たすようにする。
【００１１】
【発明の実施の形態】
図１（ａ）〜（ｉ）のそれぞれは、この発明の異なる構成に従って実現できる単一及び複数画像表示フォーマットの種々の組合わせの中のいくつかのものを示す。説明のために選んだこれらのものは、この発明の構成に従うワイドスクリーンテレビジョンを構成するある特定の回路の記述を容易にするためのものである。図示と、説明の便宜上、一般に、ビデオ素材、あるいは、ビデオ信号に関する通常の表示フォーマットの幅対高さ比は４×３であるとし、一般に、ビデオ素材、あるいは、ビデオ信号に関するワイドスクリーン表示フォーマットの幅対高さ比は、１６×９であるとする。この発明の構成は、これらの定義によって制限されるものではない。
【００１２】
図１（ａ）は、４×３の通常のフォーマットの表示比を有する直視型、あるいは、投写型テレビジョンを示す。１６×９フォーマット表示比画像が４×３フォーマット表示比信号として伝送される場合は、上部と下部に黒のバーが現れる。これを一般に郵便受け（レターボックス）フォーマットと呼ぶ。この場合、観察される画像は表示に使用できる表示面積に関して小さい。別の方法としては、１６×９フォーマット表示比の素材が伝送に先立って変換されて、４×３フォーマット表示器の観察面の垂直方向を満たすようにされる。しかし、その場合は、かなりの情報が左及び／または右側から切捨てられてしまう。さらに別の方法では、レターボックスフォーマットを水平方向には引伸ばさずに、垂直方向に引伸ばすことができるが、こうすると、垂直方向に引伸ばしたことにより歪みが生ずる。これらの３つの方法のどれも特に魅力的であるとはいえない。
【００１３】
図１（ｂ）は１６×９のスクリーンを示す。１６×９のフォーマットの表示比のビデオ素材は、切り詰めすることなく、歪みを伴うことなく完全に表示される。１６×９フォーマット表示比のレターボックスフォーマット画像（これは、元来４×３フォーマット表示比信号の形であるが）は、充分な垂直解像度を有する大きな表示を行うように、ライン２重化（ラインダブリング）またはライン追加（ラインアディション）によって順次走査される。この発明によるワイドスクリーン・テレビジョンは、主ビデオ素材、副ビデオ素材、あるいは外部ＲＧＢ素材に関係なく、このような１６×９フォーマット表示比信号を表示できる。
【００１４】
図１（ｃ）は、４×３フォーマット表示比の挿入画像が挿入表示されている１６×９フォーマット表示比の主信号を示す。主及び副のビデオ信号が両方共、１６×９フォーマット表示比素材である場合は、挿入画像も１６×９フォーマット表示比を持つ。挿入画像は多数の異なる位置に表示することができる。
【００１５】
図１（ｄ）は、主及び副ビデオ信号が同じサイズの画像として表示されている表示フォーマットを示す。各表示領域は８×９のフォーマット表示比を有し、これは、当然ながら、１６×９とも４×３とも異なる。このような表示領域に、水平あるいは垂直歪みを伴うことなく４×３フォーマット表示比素材を表示するためには、信号の左及び／または右側を切り詰めねばならない。画像を水平方向に縮小する（ｓｑｕｅｅｚｅ）ことによるある程度のアスペクト比歪みを我慢するなら、画像のもっと多くの部分を表示できる。水平方向の縮小（詰め込み）の結果、画像中の物体は垂直方向に細長くなる。この発明のワイドスクリーンテレビジョンは、アスペクト比歪みを全く伴わない最大の切り詰め処理から最大のアスペクト比歪みを伴う無切り詰めまでの、切り詰めとアスペクト比歪みの任意の組合わせを行うことができる。
【００１６】
副ビデオ信号処理系路にデータサンプリング制限があると、主ビデオ信号からの表示と同じ大きさの高解像度画像の生成が複雑になる。このような複雑化を解消するために種々の方法を開発できる。
【００１７】
図１（ｅ）は、４×３フォーマットの表示比画像が１６×９フォーマット表示比スクリーンの中央に表示されている表示フォーマットを示す。黒色のバーが左右両側に現れている。
【００１８】
図１（ｆ）は、１つの大きな４×３フォーマット表示比画像と３つの小さい４×３フォーマット表示比画像が同時に表示される表示フォーマットを示す。大きい画像の周辺の外側の小さい画像は、時には、ＰＩＰ、即ち、画面内画面（親子画面）ではなく、ＰＯＰ、即ち、画面外画面と呼ばれる。ＰＩＰまたは画面内画面（ピクチャ・イン・ピクチャ）という語は、この明細書中では、これら２つの表示フォーマットに用いられている。ワイドスクリーンテレビジョンに２つのチューナが設けられている場合、両方共内部に設けられている場合でも、１つが内部に、１つが外部、例えば、ビデオカセットレコーダに設けられている場合でも、表示画像の中の２つは、ビデオ素材に従ってリアルタイムで動きを表示できる。残りの画像は静止画像フォーマットで表示できる。さらにチューナと副信号処理系路とを付加すれば、３以上の動画像を表示できることは理解できよう。また、大画像と３つの小画像の位置を図１（ｇ）に示すように切換えることも可能である。
【００１９】
図１（ｈ）は、４×３フォーマット表示比画像を中央に表示して、６つの小さい４×３フォーマット表示比画像を両側に縦列に表示した別のものを示す。上述したフォーマットと同様、２つのチューナを備えたワイドスクリーンテレビジョンであれば、２つの動画像を表示できる。そして、残りの１１画像は静止画像フォーマットで表示されることになる。
【００２０】
図１（ｉ）は、１２の４×３フォーマット表示比画像の碁盤目状表示フォーマットを示す。このような表示フォーマットは、特に、チャンネル選択ガイドに適しており、その場合、各画像は異なるチャンネルからの少なくとも静止した画像である。前の例と同様、動きのある画像の数は、利用できるチューナと信号処理系路の数によって決まる。
【００２１】
図１に示した種々のフォーマットは一例であって、限定的なものではなく、残りの図面に示され、以下に詳述するワイドスクリーンテレビジョンによって実現できる。
【００２２】
この発明の構成によるワイドスクリーン・テレビジョンで、２ｆ_Ｈの水平走査用で動作するように適合されたものの全体的なブロック図が図２に示されており、全体を１０で示されている。テレビジョン１０は、概略的に言えば、ビデオ信号入力部２０、シャーシまたはＴＶマイクロプロセッサ２１６、ワイドスクリーンプロセッサ３０、１ｆ_Ｈ −２ｆ_Ｈ変換器４０、偏向回路５０、ＲＧＢインターフェース６０、ＹＵＶ−ＲＧＢ変換器２４０、映像管駆動回路２４２、直視型または投写型管２４４、及び、電源７０を含んでいる。種々の回路の異なる機能ブロックへのグループ化は、説明の便宜を図るためのものであって、このような回路相互間の物理的位置関係を限定することを意図するものではない。
【００２３】
ビデオ信号入力部２０は、異なるビデオ素材からの複数の複合ビデオ信号を受信できるようにされている。ビデオ信号は主ビデオ信号及び副ビデオ信号として、表示用に選択的に切換えることができる。ＲＦスイッチ２０４は２つのアンテナ入力ＡＮＴ１とＡＮＴ２を持っている。これらの入力は無線放送アンテナによる受信とケーブルからの受信の両方のための入力を表わす。ＲＦスイッチ２０４は、第１のチューナ２０６と第２のチューナ２０８に、どちらのアンテナ入力を供給するかを制御する。第１のチューナ２０６の出力は、ワンチップ２０２への入力となる。ワンチップ２０２は、同調制御、水平及び垂直偏向制御、ビデオ制御に関係する多数の機能を果たす。図示のワンチップは産業用のＴＡ７７７７である。第１のチューナ２０６からの信号からワンチップで生成されたベースバンドビデオ信号ＶＩＤＥＯＯＵＴはビデオスイッチ２００とワイドスクリーンプロセッサ３０のＴＶ１入力への入力となる。ビデオスイッチ２００への他のベースバンドビデオ入力はＡＵＸ１とＡＵＸ２で示されている。これらの入力は、ビデオカメラ、レーザディスクプレーヤ、ビデオテーププレーヤ、ビデオゲーム等に用いることができる。シャーシまたはＴＶマイクロプロセッサ２１６によって制御されるビデオスイッチ２００の出力は切換えビデオ（ＳＷＩＴＣＨＥＤＶＩＤＥＯ）と示されている。このＳＷＩＴＣＨＥＤＶＩＤＥＯはワイドスクリーンプロセッサ３０へ別の入力として供給される。
【００２４】
図３を参照すると、ワイドスクリーン・プロセッサ３０中のスイッチＳＷ１は、Ｙ／Ｃデコーダ２１０への入力となるＳＥＬＣＯＭＰＯＵＴビデオ信号として、ＴＶ１信号とＳＷＩＴＣＨＥＤＶＩＤＥＯ信号の一方を選択する。Ｙ／Ｃデコーダ２１０は適応型ライン・コム・フィルタの形で実現できる。Ｙ／Ｃデコーダ２１０へは、さらに２つのビデオ素材Ｓ１とＳ２も入力される。Ｓ１とＳ２の各々は異なるＳ−ＶＨＳ素材を表わし、各々、別々のルミナンス信号及びクロミナンス信号から成っている。いくつかの適応型ライン・コム・フィルタでＹ／Ｃデコーダの一部として組込まれているような、あるいは、別のスイッチとして実現してもよいスイッチがＴＶマイクロプロセッサ２１６に応答して、Ｙ＿Ｍ及びＣ＿ＩＮとして示した出力として、一対のルミナンス及びクロミナンス信号を選択する。選択された対をなすルミナンス及びクロミナンス信号は、その後は、主信号として見なされ、主信号系路に沿って処理される。＿Ｍあるいは＿ＭＮを含む信号表記は主信号系路を表わす。クロミナンス信号Ｃ＿ＩＮはワイドスクリーンプロセッサ３０によって、再びワンチップに返され、色差信号Ｕ＿Ｍ及びＶ＿Ｍが生成される。ここで、Ｕは（Ｒ−Ｙ）と同等のものを表わし、Ｖは（Ｂ−Ｙ）と同等である。Ｙ＿Ｍ、Ｕ＿Ｍ及びＶ＿Ｍ信号は、その後の信号処理のために、ワイドスクリーンプロセッサ３０でデジタル形式に変換する。
【００２５】
機能的にはワイドスクリーン・プロセッサ３０の一部と定義される第２のチューナ２０８がベースバンドビデオ信号ＴＶ２を生成する。スイッチＳＷ２が、Ｙ／Ｃデコーダ２２０への入力として、ＴＶ２信号とＳＷＩＴＣＨＥＤＶＩＤＥＯ信号の１つを選ぶ。Ｙ／Ｃデコーダ２２０は適応型ライン・コム・フィルタとして実施できる。スイッチＳＷ３とＳＷ４が、Ｙ／Ｃデコーダ２２０のルミナンス及びクロミナンス出力と、それぞれＹ＿ＥＸＴとＣ＿ＥＸＴで示す外部ビデオ素材のルミナンス及びクロミナンス信号の一方を選択する。Ｙ＿ＥＸＴ及びＣ＿ＥＸＴ信号は、Ｓ−ＶＨＳ入力Ｓ１に対応する。Ｙ／Ｃデコーダ２２０とスイッチＳＷ３とＳＷ４は、いくつかの適応型ライン・コム・フィルタで行われているように、組合わせてもよい。スイッチＳＷ３とＳＷ４の出力は、この後は、副信号と考えられて、副信号系路に沿って処理される。選択されたルミナンス出力はＹ＿Ａとして示されている。＿Ａ、＿ＡＸ及び＿ＡＵＸを含む信号表記は副信号系路に関して用いられている。選択されたクロミナンスは色差信号Ｕ＿ＡとＶ＿Ａに変換される。Ｙ＿Ａ信号、Ｕ＿Ａ信号及びＶ＿Ａ信号は、その後の信号処理のためにデジタル形式に変換される。主及び副信号系路中でビデオ信号素材の切換えを行う構成により、異なる画像表示フォーマットの異なる部分についてのビデオ素材選択をどのようにするかについての融通性が大きくなる。
【００２６】
Ｙ＿Ｍに対応する複合同期信号ＣＯＭＰＳＹＮＣがワイドスクリーンプロセッサ３０から同期分離器２１２に供給される。水平及び垂直同期成分ＨとＶが垂直カウントダウン回路２１４に入力される。垂直カウントダウン回路はワイドスクリーンプロセッサ３０に供給されるＶＥＲＴＩＣＡＬＲＥＳＥＴ（垂直リセット）信号を発生する。ワイドスクリーンプロセッサ３０は、ＲＧＢインターフェース６０に供給される内部垂直リセット出力信号ＩＮＴＶＥＲＴＲＳＴＯＵＴを発生する。ＲＧＢインターフェース６０中のスイッチが、内部垂直リセット出力信号と外部ＲＧＢ素材の垂直同期成分との間の選択を行う。このスイッチの出力は偏向回路５０に供給される選択された垂直同期成分ＳＥＬ＿ＶＥＲＴ＿ＳＹＮＣである。副ビデオ信号の水平及び垂直同期信号は、ワイドスクリーンプロセッサ３０中の同期分離器２５０によって生成される。
【００２７】
１ｆ_Ｈ −２ｆ_Ｈ変換器４０は、飛越し走査ビデオ信号を順次走査される非飛越し信号に変換する働きをする。例えば、水平ラインの各々が２度表示されるとか、あるいは、同じフィールド中の隣接水平ラインの補間によって付加的な水平ラインの組が生成される。いくつかの例においては、前のラインを用いるか、補間したラインを用いるかは、隣接フィールドまたは隣接フレーム間で検出される動きのレベルに応じて決められる。変換回路４０はビデオＲＡＭ４２０と関連して動作する。このビデオＲＡＭ４２０は、順次表示を行うために、フレームの１またはそれ以上のフィールドを記憶するために用いられる。Ｙ＿２ｆ_Ｈ、Ｕ＿２ｆ_Ｈ及びＶ＿２ｆ_Ｈ信号としての変換されたビデオデータはＲＧＢインターフェース６０に供給される。
【００２８】
図１１に詳細に示されているＲＧＢインターフェース６０は、ビデオ信号入力部による表示のための、変換ビデオデータまたは外部ＲＧＢビデオデータの選択ができるようにする。外部ＲＧＢ信号は２ｆ_Ｈ走査用に適合させられたワイドフォーマット表示比信号とする。主信号の垂直同期成分はワイドスクリーンプロセッサによってＲＧＢインターフェースに対し、内部垂直リセット出力（ＩＮＴＶＥＲＴＲＳＴＯＵＴ）として供給されて、選択された垂直同期（ｆＶｍまたはｆＶｅｘｔ）を偏向回路５０に供給できるようにする。このワイドスクリーンテレビジョンの動作によって、内部／外部制御信号ＩＮＴ／ＥＸＴを発生させて、外部ＲＧＢ信号の使用者による選択を可能とする。しかし、このような外部ＲＧＢ信号が存在しない場合に、外部ＲＧＢ信号入力を選択すると、ラスタの垂直方向の崩壊、及び、陰極線管または投与型管の損傷が生じる可能性がある。従って、ＲＧＢインターフェース回路は存在しない外部ＲＧＢ入力の選択を無効とするために、外部同期信号を検出する。ＷＳＰマイクロプロセッサ３４０は、また外部ＲＧＢ信号に対するカラー及び色調制御を行う。
【００２９】
ワイドスクリーンプロセッサ３０は、副ビデオ信号の特殊な信号処理を行う画面内画面（ピクチャ・イン・ピクチャ）プロセッサ３２０を含んでいる。画面内画面という用語は、時には、ＰＩＰあるいはピクス・イン・ピクス（ｐｉｘ−ｉｎｐｉｘ）と省略される。ゲートアレイ３００が、図１（ａ）〜図１（ｉ）の例で示されているような、種々の表示フォーマットで主及び副ビデオ信号データを組合わせる。画面内画面プロセッサ３２０とゲートアレイ３００はワイドスクリーン・プロセッサ・マイクロプロセッサ（ＷＳＰ μＰ）３４０の制御下にある。マイクロプロセッサ３４０は、直列バスを介してＴＶマイクロプロセッサ２１６に応動する。この直列バスは、データ、クロック信号、イネーブル信号及びリセット信号用の４本の信号ラインを含んでいる。ワイドスクリーンプロセッサ３０は、また、３レベルのサンドキャッスル（砂で作った城）信号として、複合垂直ブランキング／リセット（ＣＯＭＰＯＳＩＴＥＶＥＲＴＩＣＡＬＢＬＡＮＫＩＮＧ／ＲＥＳＥＴ）信号を発生する。あるいは、垂直ブランキング信号とリセット信号は別々の信号として生成してもよい。複合ブランキング信号はビデオ信号入力部によってＲＧＢインターフェース６０に供給される。
【００３０】
図１０にさらに詳細に示す偏向回路５０はワイドスクリーンプロセッサ３０から垂直リセット信号を、ＲＧＢインターフェース６０から選択された２ｆ_Ｈ水平同期信号を、また、ワイドスクリーンプロセッサ３０から付加的な制御信号を受けとる。この付加制御信号は、水平位相合わせ、垂直サイズ調整及び左右ピン調整に関するものである。偏向回路５０は２ｆ_Ｈフライバック・パルスをワイドスクリーン・プロセッサ３０、１ｆ_Ｈ −２ｆ_Ｈ変換器４０及びＹＵＶ−ＲＧＢ変換器２４０に供給する。
【００３１】
ワイドスクリーンテレビジョン全体に対する動作電圧は、例えば、ＡＣ主電源により付勢するようにできる電源７０によって生成される。
【００３２】
ワイドスクリーンプロセッサ３０を図３により詳細に示す。ワイドスクリーンプロセッサ３０の主要な成分は、ゲートアレイ３００、画面内画面回路３０１、アナログ−デジタル変換器とデジタル−アナログ変換器３４２，３４６、第２のチューナ２０８、ワイドスクリーンプロセッサ・マイクロプロセッサ３４０及びワイドスクリーン出力エンコーダ２２７である。ワイドスクリーンプロセッサ３０のこれ以上の詳細は図４に示されている。ＰＩＰ回路３０１の重要な部分を構成する画面内画面プロセッサ３２０は図５により詳細に示されている。また、図６には、ゲートアレイ３００がより詳細に示されている。図３に示した多数の素子については、既に詳細に記述した。
【００３３】
第２のチューナ２０８には、ＩＦ段２２４とオーディオ段２２６が付設されている。また、第２のチューナ２０８はＷＳＰ μＰ３４０と共に動作する。ＷＳＰ μＰ３４０は入力／出力Ｉ／Ｏ部３４０Ａとアナログ出力部３４０Ｂとを含んでいる。Ｉ／Ｏ部３４０Ａは色調（ティント）制御信号とカラー制御信号、外部ＲＧＢビデオ素材を選択するためのＩＮＴ／ＥＸＴ信号、及び、スイッチＳＷ１〜ＳＷ６用の制御信号を供給する。Ｉ／Ｏ部は、また、偏向回路と陰極線管を保護するために、ＲＧＢインターフェース６０からのＥＸＴＳＹＮＣＤＥＴ信号をモニタする。アナログ出力部３４０Ｂは、それぞれのインターフェース回路２５４，２５６および２５８を通して、垂直サイズ、左右調整及び水平位相用制御信号を供給する。
【００３４】
ゲートアレイ３００は主及び副信号系路からのビデオ情報を組合わせて、複合ワイドスクリーン表示、例えば、図１の個々の部分に示されているものの１つを作る働きをする。ゲートアレイ用のクロック情報は、低域通過フィルタ３７６と協同して動作する位相ロックループ３７４によって供給される。主ビデオ信号はアナログ形式で、Ｙ＿Ｍ、Ｕ＿Ｍ及びＶ＿Ｍで示した信号として、ＹＵＶフォーマットでワイドスクリーンプロセッサに供給される。これらの主信号は、図４により詳細に示すアナログ−デジタル変換器３４２と３４６によってアナログからデジタル形式に変換される。
【００３５】
カラー成分信号は、上位概念的表記Ｕ及びＶによって示されており、これらは、Ｒ−ＹまたはＢ−Ｙ信号、あるいは、Ｉ及びＱ信号に付すことができる。システムクロック周波数は１０２４ｆ_Ｈ（これは約１６ＭＨｚである）なので、サンプルされたルミナンスの帯域幅は８ＭＨｚに制限される。Ｕ及びＶ信号は５００ＫＨｚ、あるいは、ワイドＩについては１．５ＭＨｚ、に制限されるので、カラー成分データのサンプリングは、１つのアナログ−デジタル変換器とアナログスイッチで行うことができる。このアナログスイッチ、即ち、マルチプレクサ３４４のための選択ラインＵＶ＿ＭＵＸは、システムクロックを２で除して得た８ＭＨｚの信号である。１クロック幅のライン開始ＳＯＬパルスが、各水平ビデオ・ラインの始点でこの信号を同期的に０にリセットする。ついで、ＵＶ＿ＭＵＸラインは、その水平ラインを通して、各クロックサイクル毎に状態が反転する。ラインの長さはクロックサイクルの偶数倍なので、一旦初期化されると、ＵＶ＿ＭＵＸの状態は、中断されることなく、０，１，０，１…と変化する。アナログ−デジタル変換器３４２と３４６からのＹ及びＵＶデータストリームは、アナログ−デジタル変換器が各々、１クロックサイクルの遅延を持っているので、シフトしている。このデータシフトに対応するために、主信号処理系路３０４からのクロックゲート情報も同じように遅延させられなければならない。このクロックゲート情報が遅延していないと、削除が行われた時、ＵＶデータは正しく対をなすように組合わされない。この点は、各ＵＶ対が１つのベクトルを表すので、重要なことである。１つのベクトルからＵ成分は、他のベクトルからのＶ成分と対にすると、カラーシフトが生じてしまう。先行している対からのＶサンプルは、その時のＵサンプルと共に削除される。このＵＶマルチプレクス方法は、各カラー成分（Ｕ，Ｖ）サンプル対に対して２つのルミナンスサンプルがあるので、２：１：１と称される。Ｕ及びＶの双方に対するナイキスト周波数はルミナンスのナイキスト周波数の２分の１に実効的に減じられる。従って、ルミナンス成分に対するアナログ−デジタル変換器の出力のナイキスト周波数は８ＭＨｚとなり、一方、カラー成分に対するアナログ−デジタル変換器の出力のナイキスト周波数は４ＭＨｚとなる。
【００３６】
ＰＩＰ回路及び／またはゲートアレイは、データ圧縮をしても副データの解像度が増強されるようにする手段を含むことができる。例えば、対（ペアド）ピクセル圧縮及びディザリング（ｄｉｔｈｅｒｉｎｇ）とデディザリング（ｄｅｄｉｔｈｅｒｉｎｇ）、すなわち逆ディザリングを含む、多くのデータ減縮及びデータ復元手法が開発されている。さらに、種々のビット数の種々のディザリングシーケンスや、種々のビット数の種々の対ピクセル圧縮が考えられている。多数の特徴のあるのデータ減縮及び復元手法の１つをＷＳＰ μＰ３４０によって選択して、各特長のある画像表示フォーマットそれぞれについて表示ビデオの解像度を最大にするようにすることができる。
【００３７】
ゲートアレイ３００は、ＦＩＦＯ３５６と３５８として実現できるライン・メモリと協働して動作する補間器を含んでいる。この補間器とＦＩＦＯは主信号を必要に応じて再サンプル（リサンプル）するために使用される。別に設けた補間器によって、副信号を再サンプルできる。ゲートアレイ３００中のクロック及び同期回路は、主及び副信号を組合わせて、Ｙ＿ＭＸ、Ｕ＿ＭＸ及びＶ＿ＭＸ成分を有する１つの出力ビデオ信号を作ることを含んで、主及び副の両信号のデータ操作、を制御する。上記出力コンポーネントはデジタル−アナログ変換器３６０，３６２及び３６４によってアナログ形式に変換される。Ｙ、Ｕ及びＶで示すアナログ形式の信号は、非飛越し走査への変換のために、１ｆ_Ｈ −２ｆ_Ｈ変換器４０に供給される。また、Ｙ、Ｕ及びＶ信号は、エンコーダ２２７によってＹ／Ｃフォーマットに符号化されて、パネルのジャックにおいて、ワイドフォーマット比出力信号Ｙ＿ＯＵＴ＿ＥＸＴ＿／Ｃ＿ＯＵＴ＿ＥＸＴが利用可能になる。スイッチＳＷ５が、エンコーダ２２７のための同期信号を、ゲートアレイからのＣ＿ＳＹＮＣ＿ＭＮと、ＰＩＰ回路からのＣ＿ＳＹＮＣ＿ＡＵＸから選択する。スイッチＳＷ６は、ワイドスクリーンパネル出力用の同期信号として、Ｙ＿ＭとＣ＿ＳＹＮＣ＿ＡＵＸのどちらかを選択する。
【００３８】
水平同期回路の部分がより詳細に図９に示されている。位相比較器２２８は、低域通過フィルタ２３０、電圧制御発振器２３２、除算器２３４及びキャパシタ２３６を含む位相ロックループの一部をなしている。電圧制御発振器２３２は、セラミック共振器または同等のもの２３８に応動して、３２ｆ_Ｈで動作する。電圧制御発振器の出力は、３２で分周されて、適切な周波数の第２の入力信号として位相比較器２２８に供給される。分周器２３４の出力は１ｆ_Ｈ −ＲＥＦタイミング信号である。３２ｆ_ＨＲＥＦタイミング信号と１ｆ_ＨＲＥＦタイミング信号は１６分の１カウンタ４００に供給される。２ｆ_Ｈ出力がパルス幅回路４０２に供給される。分周器４００を１ｆ_ＨＲＥＦ信号によってプリセットすることにより、この分周器は、確実に、ビデオ信号入力部の位相ロックループと同期して動作する。パルス幅回路４０２は２ｆ_Ｈ −ＲＥＦ信号が、位相比較器４０４、例えば、ＣＡ１３９１が適正な動作を行うようにするために充分なパルス幅を持つようにする。位相比較器４０４は、低域通過フィルタ４０６と２ｆ_Ｈ電圧制御発振器４０８を含む第２の位相ロックループの一部を構成している。電圧制御発振器４０８は内部２ｆ_Ｈタイミング信号を発生し、この信号は順次走査される表示器を駆動するために用いられる。位相比較器４０４への他方の入力信号は、２ｆ_Ｈフライバックパルスまたはこれに関係付けられたタイミング信号である。位相比較器４０４を含む第２の位相ロックループを用いることは、入力信号の各１ｆ_Ｈ期間内で各２ｆ_Ｈ走査周期を対称になるようにするために役立つ。このようにしなかった場合は、ラスタの分離、例えば、ビデオラインの半分が右にシフトし、ビデオラインの半分が左にシフトするというようなことが起きる。
【００３９】
図１０には、偏向回路５０が詳細に示されている。回路５００は、異なる表示フォーマットを実現するために必要な垂直オーバースキャン（過走査）の所要量に応じてラスタの垂直のサイズを調整するために設けられている。線図的に示すように、定電流源５０２が垂直ランプキャパシタ５０４を充電する一定量の電流ＩＲＡＭＰを供給する。トランジスタ５０６が垂直ランプキャパシタに並列に結合されており、垂直リセット信号に応じて、このキャパシタを周期的に放電させる。いかなる調整もしなければ、電流ＩＲＡＭＰは、ラスタに最大可能な垂直サイズを与える。これは、拡大された、図１（ａ）に示すような４×３フォーマット表示比信号素材により、ワイドスクリーン表示を満たすに必要とされる垂直過走査の大きさに対応する。より小さな垂直ラスタサイズが必要とされる場合は、可調整電流源５０８がＩＲＡＭＰから可変量の電流ＩＡＤＪを分流させて、垂直ランプ・キャパシタ５０４をよりゆっくりと、より小さなピーク値まで充電する。可変電流源５０８は、図１６に示された垂直サイズ制御回路１０３０によって生成された、例えば、アナログ形式の、垂直サイズ調整信号に応答する。垂直サイズ調整回路５００は手動垂直サイズ調整回路５１０から独立しており、この手動垂直サイズ調整は、ポテンショメータあるいは背面パネル調整ノブによって行うことができる。いずれの場合でも、垂直偏向コイル５１２は適切な大きさの駆動電流を受ける。水平偏向は、位相調整回路５１８、左右ピン補正回路５１４、２ｆ_Ｈ位相ロックループ５２０及び水平出力回路５１６によって与えられる。
【００４０】
図１１には、ＲＧＢインターフェース６０がより詳しく示されている。最終的に表示される信号が、１ｆ_Ｈ −２ｆ_Ｈ変換器４０の出力と外部ＲＧＢ入力から選択択される。ここで述べるワイドスクリーン・テレビジョンを説明するために、外部ＲＧＢ入力をワイドフォーマット表示比の順次走査素材であるとする。外部ＲＧＢ信号とビデオ信号入力部２０からの複合ブランキング信号がＲＧＢ−ＹＵＶ変換器６１０に入力される。外部ＲＧＢ信号に対する外部２ｆ_Ｈ複合同期信号が外部同期信号分離器６００に入力される。垂直同期信号の選択はスイッチ６０８によって行われる。水平同期信号の選択はスイッチ６０４によって行われる。ビデオ信号の選択はスイッチ６０６によって行われる。スイッチ６０４，６０６，６０８の各々はＷＳＰ μＰ３４０によって生成される内部／外部制御信号に応答する。内部ビデオ素材を選択するか外部ビデオ素材を選択するかは、利用者の選択である。しかし、外部ＲＧＢ素材が接続されていない、あるいは、ターンオンされていない時に、使用者が不用意にそのような外部素材を選択した場合、あるいは、外部素材がなくなった場合は、垂直ラスタが崩れ、陰極線管に重大な損傷を生じさせる可能性がある。そこで、外部同期検出器６０２が外部同期信号の存在を検出する。この信号がない場合には、スイッチ無効化制御信号が各スイッチ６０４，６０６，６０８に送られ、外部ＲＧＢ素材からの信号がない時に、このような外部ＲＧＢ素材が選択されることを防止する。ＲＧＢ−ＹＵＶ変換器６１０も、ＷＳＰ μＰ３４０から色調及びカラー制御信号を受ける。
【００４１】
図４は、図３に示したワイドスクリーンプロセッサ３０をさらに詳細に示すブロック図である。Ｙ＿Ａ、Ｕ＿Ａ及びＶ＿Ａ信号が、解像度処理回路３７０を含むことのできる画面内画面プロセッサ３２０の入力となる。この発明の一態様によるワイドスクリーンテレビジョンは、ビデオの伸張及び圧縮ができる。図１にその一部を示した種々の複合表示フォーマットにより実現される特殊効果は画面内画面プロセッサ３２０によって生成される。このプロセッサ３２０は、解像度処理回路３７０からの解像度処理されたデータ信号Ｙ＿ＲＰ、Ｕ＿ＲＰ及びＶ＿ＲＰを受信するように構成できる。解像度処理は常に必要なわけではなく、選択された表示フォーマット中に行われる。図５に、画面内画面プロセッサ３２０がさらに詳細に示されている。画面内画面プロセッサ３２０の主要コンポーネントは、アナログ−デジタル変換部３２２、入力部３２４、高速スイッチ（ＦＳＷ）及びバス部３２６、タイミング及び制御部３２８、及びデジタル−アナログ変換部３３０である。
【００４２】
画面内画面プロセッサ３２０は、例えば、トムソン・コンシューマ・エレクトロニクス・インコーポレーテッドにより開発された基本ＣＰＩＰチップを改良したものとして実施できる。この基本ＣＰＩＰチップの詳細は、インディアナ州インディアナポリスのトムソン・コンシューマ・エレクトロニクス・インコーポレーテッドから発行されている「ＴｈｅＣＴＣ１４０ＰｉｃｔｕｒｅｉｎＰｉｃｔｕｒｅ（ＣＰＩＰ）ＴｅｃｈｎｉｃａｌＴｒａｉｎｉｎｇＭａｎｕａｌ（ＣＴＣ１４０画面内画面（ＣＰＩＰ）技術トレーニングマニュアル）」に記載されている。多数の特殊な機能あるいは特殊効果が可能である。次はその一例である。基本的な特殊効果は、図１（ｃ）に示すような、大きい画像上に小さい画像が置かれたものである。これらの大小の画像は同じビデオ信号あるいは別のビデオ信号からでもよく、また、入れ換えもできる。一般に、オーディオ信号は常に大きい画像に対応するように切換えられる。小画像はスクリーン上の任意の位置に動かすこともできるし、あるいは、多数の予め定められた位置に移動させることができる。ズーム効果は、小画像のサイズを、例えば、多数の予め設定されたサイズの任意のものへ大きくしたり小さくしたりする。
【００４３】
ある点において、例えば、図１（ｄ）に示す表示フォーマットの場合、大小の画像は同じ大きさとなる。
【００４４】
単一画像モード、例えば、図１（ｂ）、図１（ｅ）あるいは図１（ｆ）に示すモードの場合、使用者は、その単一画像の内容を、例えば、１．０：１〜５．０：１の比の範囲でステップ状にズーム・インすることができる。ズームモードでは、使用者は画像内容をサーチし、あるいは、パンして、スクリーン上の画像を画像の異なる領域内で動かすことができる。いずれの場合でも、小さい画像、大きい画像あるいはズームした画像を静止画像（静止画像フォーマット）として表示できる。この機能により、ビデオの最後の９フレームを繰返しスクリーン上に表示するストロボフォーマットが可能となる。フレームの繰返し率は、１秒につき３０フレームから０フレームまで変えることができる。
【００４５】
この発明の別の構成によるワイドスクリーンテレビジョンで使用される画面内画面プロセッサは上述した基本的なＣＰＩＰチップの現在の構成とは異なる。基本的ＣＰＩＰチップを１６×９スクリーンを有するテレビジョンに使用する場合で、ビデオスピードアップ回路を用いない場合は、広い１６×９スクリーンを走査することによって、実効的に水平方向に４／３倍の拡大が生じ、そのために、アスペクト比歪みが生じてしまう。画像中の物体は水平方向に引き伸ばされる。外部スピードアップ回路を用いた場合は、アスペクト比歪みは生じないが、画像がスクリーン全体に表示されない。
【００４６】
通常のテレビジョンで使用されているような基本ＣＰＩＰチップを基にした既存の画面内画面プロセッサは、ある望ましくない結果を伴う特別な態様で動作させられる。入来ビデオは、主ビデオ素材の水平同期信号にロックされた６４０ｆ_Ｈのクロックでサンプルされる。即ち、ＣＰＩＰチップに結合されたビデオＲＡＭ内に格納されたデータは、入来する副ビデオ素材に対しオーソゴナル（ｏｒｔｈｏｇｏｎａｌｌｙ）にサンプルされない。これが、フィールド同期における基本ＣＰＩＰ方法上の根本的な制約である。入力サンプリングレートの非オーソゴナルな性質のために、サンプルされたデータにスキューエラーが生じてしまう。この制約は、ビデオＲＡＭを、データの書込みと読出しに同じクロックを使わねばならないＣＰＩＰチップで用いられていることの結果である。例えばビデオＲＡＭ３５０のようなビデオＲＡＭからのデータが表示される時は、スキューエラーは、画像の垂直端縁に沿ったランダムなジッタとして現れ、一般には、非常に不快であると考えられている。
【００４７】
基本ＣＰＩＰチップと異なり、この発明の構成に従う画面内画面プロセッサ３２０は、複数の選択可能な表示モードの１つで、ビデオデータを非対称に圧縮するようにされている。この動作モードでは、画像は水平方向に４：１で圧縮され、垂直方向には３：１で圧縮される。この非対称圧縮モードにより、アスペクト比歪みを有する画像が生成されて、ビデオＲＡＭに記憶される。画像中の物体は水平方向に詰め込まれる。しかし、これらの画像が普通に、例えば、チャンネル走査モードで、読出されて、１６×９フォーマット表示比スクリーン上に表示されると、画像は正しく見える。この画像はスクリーンを満たし、アスペクト比歪みはない。この発明のこの態様による非対称圧縮モードを用いると、外部スピードアップ回路を用いることなく、１６×９のスクリーン上に特別の表示フォーマトを生成することが可能となる。
【００４８】
全スクリーンＰＩＰモードでは、自走発振器３４８と共に働く画面内画面プロセッサ３２０は、例えば適応形ライン・コム・フィルタとすることのできるデコーダからＹ／Ｃ入力を受取り、この信号をＹ，Ｕ，Ｖカラー成分に復号し、水平及び垂直同期パルスを生成する。これらの信号は、ズーム、静止、チャンネル走査などの種々の全スクリーンモードのために、画面内画面プロセッサ３２０で処理される。例えば、チャンネル走査モード中、ビデオ信号入力部からの水平及び垂直同期は、サンプルされた信号（異なるチャンネル）が互いに関連性のない同期パルスを有し、また、見かけ上、時間的にランダムな時点で切換えられるので、何度も中断するであろう。従って、サンプルクロック（及び読出し／書込みビデオＲＡＭクロック）は自走発振器によって決められる。静止及びズーム・モード用には、サンプルクロックは入来ビデオ水平同期信号にクロックされる。これらの特別なケースでは、入来ビデオ水平同期の周波数は表示クロック周波数と同じである。
【００４９】
再び図４を参照すると、画面内画面プロセッサ３２０からのアナログ形式のＹ，Ｕ，ＶおよびＣ＿ＳＹＮＣ（複合同期）出力は、エンコーダ回路３６６でＹ／Ｃ成分へ再符号化することができる。エンコーダ回路３６６は３．５８ＭＨｚ発振器３８０と協働して動作する。このＹ／Ｃ＿ＰＩＰ＿ＥＮＣ信号は、再符号化Ｙ／Ｃ成分を主信号のＹ／Ｃ成分の代わりに用いることを可能とするＹ／Ｃスイッチ（図示せず）に接続してもよい。この点以降、ＰＩＰ符号化Ｙ，Ｕ，Ｖおよび同期信号が、シャーシの残部における水平及び垂直タイミングの基礎となる。この動作モードは、主信号系路中の補間器及びＦＩＦＯの動作に基づくＰＩＰのズーム・モードの実行に適している。
【００５０】
さらに図５を参照すると、画面内画面プロセッサ３２０は、アナログ−デジタル変換器３２２、入力部３２４、高速スイッチＦＳＷ及びバス制御部３２６、タイミング及び制御部３２８、及びデジタル−アナログ変換部３３０を含んでいる。一般に、画面内画面プロセッサ３２０は、ビデオ信号をデジタル化してルミナンス（Ｙ）及び色差信号（Ｕ，Ｖ）とし、その結果をサブサンプルして、上述したような１メガビットのビデオＲＡＭ３５０に記憶させる。画面内画面プロセッサ３２０に付設されているビデオＲＡＭ３５０は１メガビットのメモリ容量を持つが、これは、８ビットサンプルでビデオデータの１フィールド全部を記憶するには充分な大きさではない。メモリ容量を増すことは、費用がかかり、さらに複雑な処理回路構成が必要となるであろう。副チャンネルのサンプル当たりのビット数を少なくすることは、全体を通じて８ビットサンプルで処理される主信号に対して、量子化解像度、あるいは、帯域幅の減少を意味する。この実効的な帯域幅減少は、副表示画像が相対的に小さい時は、通常問題とはならないが、副表示画像が相対的に大きい、例えば、主表示画像と同じサイズの場合は、問題となる可能性がある。解像度処理回路３７０が、副ビデオデータの量子化解像度あるいは実効帯域幅を増強させるための１つまたはそれ以上の構想を選択的に実施することができる。例えば、対ピクセル圧縮及びディザリングと逆ディザリングを含む多数のデータ減縮及びデータ回復構想が開発されている。逆ディザリング回路は、ビデオＲＡＭ３５０の下流、例えば、以下に詳述するように、ゲートアレイの副信号系路中に配置される。さらに、種々のビット数の種々のディザリングと逆ディザリングシーケンス、及び、種々のビット数の種々の対ピクセル圧縮が考えられる。各特定の画像表示フォーマットに対して表示ビデオの解像度を最大にするために、多数の特殊なデータ減縮及び復元手法の１つをＷＳＰ μＰ３４０によって選ぶことができる。
【００５１】
副信号のルミナンス及び色差信号は、画面内画面プロセッサの部分を構成するビデオＲＡＭ３５０に８：１：１の６ビットＹ，Ｕ，Ｖ形式で記憶される。即ち、各成分は６ビットサンプルに量子化される。色差サンプルの各対に対し８個のルミナンスサンプルがある。短く説明すると、画面内画面プロセッサ３２０は、入来ビデオデータが、入来副ビデオ同期信号にロックされた６４０ｆ_Ｈクロック周波数でサンプルされるようなモードで動作させられる。このモードでは、ビデオＲＡＭ３５０に格納されたデータはオーソゴナルにサンプルされる。データが画面内画面プロセッサ３２０のビデオＲＡＭ３５０から読出される時は、このデータは入来副ビデオ信号にロックされた同じ６４０ｆ_Ｈクロックを用いて読出される。しかし、このデータはオーソゴナルにサンプルされ記憶されるが、そして、オーソゴナルに読出せるが、主及び副ビデオ素材の非同期性のために、ビデオＲＡＭ３５０から直接オーソゴナルには表示できない。主及び副ビデオ素材は、それらが同じビデオ素材からの信号を表示している時のみ、同期していると考えられる。
【００５２】
ゲートアレイ３００の主信号系路３０４、副信号系路３０６及び出力信号系路３１２がブロック図の形で図６に示されている。ゲートアレイ３００はさらに、クロック／同期回路とＷＳＰ μＰデコーダ３１０を含んでいる。ＷＳＰ μＰデコーダ３１０のＷＳＰＤＡＴＡで示したデータ及びアドレス出力ラインは、画面内画面プロセッサ３２０と解像度処理回路３７０と同様に、上述した主回路及び信号系路にも供給される。ある回路がゲートアレイの一部をなすかなさないかは、殆ど、この発明の構成の説明を容易にするための便宜上の事項である。
【００５３】
ゲートアレイ３００は、必要に応じて、異なる画像表示フォーマットを実行するために、主ビデオチャンネルを伸張し、圧縮し、あるいは、切り詰める作用をする。ルミナンス成分Ｙ＿ＭＮは、ルミナンス成分の補間の種類に応じた長さの時間、先入れ先出し（ＦＩＦＯ）ラインメモリ３５６に記憶される。組合わされたクロミナンス成分Ｕ／Ｖ＿ＭＮはＦＩＦＯ３５８に記憶される。副信号のルミナンス及びクロミナンス成分Ｙ＿ＰＩＰ，Ｕ＿ＰＩＰ及びＶ＿ＰＩＰはデマルチプレクサ３５５によって生成される。ルミナンス成分は、必要とあれば、回路３５７で解像度処理を受け、必要とあれば、補間器３５９によって伸張されて、出力として信号Ｙ＿ＡＵＸが生成される。
【００５４】
ある場合には、副表示が図１（ｄ）に示すように主信号表示と同じ大きさとなることがある。画面内画面プロセッサ３２０及びビデオＲＡＭ３５０に付随するメモリの制約のために、そのような大きな面積を満たすには、データ点、即ち、ピクセルの数が不足することがある。そのような場合には、解像度処理回路３５７を用いて、データ圧縮あるいは減縮の際に失われたピクセルに置き換えるべきピクセルを副ビデオ信号に回復することができる。この解像度処理は図４に示された回路３７０によって行われるものに対応させることができる。例えば、回路３７０はディザリング（ｄｉｔｈｅｒｉｎｇ）回路とし、回路３５７を逆ディザリング（ｄｅｄｉｔｈｅｒｉｎｇ）回路とすることができる。
【００５５】
副チャンネルは６４０ｆ_Ｈでサンプルされ、一方主チャンネルは１０２４ｆ_Ｈサンプルされる。副チャンネルＦＩＦＯ３５４は、データを、副チャンネルサンプル周波数から主チャンネルクロック周波数に変換する。この過程において、ビデオ信号は８／５すなわち１０２４／６４０の圧縮を受ける。これは、副チャンネル信号を正しく表示するに必要な４／３の圧縮より大きい。従って、副チャンネルは、４×３の小画像を正しく表示するためには、補間器３５９によって伸張されねばならない。補間器３５９は補間器制御回路３７１によって制御され、補間器制御回路３７１自身はＷＳＰ μＰ３４０に応答する。必要とされる補間器による伸張の量は５／６である。伸張係数Ｘは次のようにして決められる。
【００５６】
Ｘ＝（６４０／１０２４）＊（４／３）＝５／６
クロミナンス成分Ｕ＿ＰＩＰとＶ＿ＰＩＰは回路３６７によって、ルミナンス成分の補間の内容に応じて決まる長さの時間遅延され、信号Ｕ＿ＡＵＸとＶ＿ＡＵＸが出力として生成される。主信号と副信号のそれぞれのＹ、Ｕ及びＶ成分は、ＦＩＦＯ３５４，３５６及び３５８の読出しイネーブル信号を制御することにより、出力信号系路３１２中のそれぞれのマルチプレクサ３１５，３１７及び３１９で組合わされる。マルチプレクサ３１５，３１７，３１９は出力マルチプレクサ制御回路３２１に応答する。この出力マルチプレクサ制御回路３２１は、画面内画面プロセッサ３２０とＷＳＰ μＰ３４０からのクロック信号、ライン開始信号、水平ライン・カウンタ信号、垂直ブランキングリセット信号及び高速スイッチの出力に応答する。マルチプレクスされたルミナンス及びクロミナンス成分Ｙ＿ＭＸ、Ｕ＿ＭＸ及びＶ＿ＭＸは、それぞれのデジタル／アナログ変換器３６０，３６２及び３６４に供給される。図４に示すように、このデジタル−アナログ変換器３６０，３６２，３６４の後段には、それぞれ低域通過フィルタ３６１，３６３，３６５が接続されている。画面内画面プロセッサ３２０、ゲートアレイ３００及びデータ減縮回路の種々の機能はＷＳＰ μＰ３４０によって制御される。ＷＳＰ μＰ３４０は、これに直列バスを介して接続されたＴＶ μＰ２１６に応答する。この直列バスは、図示のように、データ、クロック信号、イネーブル信号及びリセット信号用のラインを有する４本ライン・バスとすることができる。ＷＳＰμＰ３４０はＷＳＰ μＰデコーダ３１０を通してゲートアレイの種々の回路と交信する。
【００５７】
１つのケースでは、４×３ＮＴＳＣビデオを、表示画像のアスペクト比歪みを避けるために、係数４／３で圧縮することが必要となる。別のケースでは、通常は垂直方向のズーミングをも伴う、水平ズーミングを行うために、ビデオを伸張することもある。３３％までの水平ズーミング動作は、圧縮を４／３未満に減じることによって行うことができる。サンプル補間器は、Ｓ−ＶＨＳフォーマットでは５．５ＭＨｚまでとなるルミナンスビデオの帯域幅が、１０２４ｆ_Ｈの時は８ＭＨｚであるナイキスト折返し周波数の大きなパーセンテージを占めるので、入来ビデオを新たなピクセル位置に計算しなおすために用いられる。
【００５８】
図６に示すように、ルミナンスデータＹ＿ＭＮは、ビデオの圧縮または伸張に基づいてサンプル値を再計算（ｒｅｃａｌｃｕｌａｔｅ）する主信号系路３０４中の補間器３３７を通される。スイッチ、即ち、ルート選択器３２３及び３３１の機能は、ＦＩＦＯ３５６と補間器３３７の相対位置に対する主信号系路３０４のトポロジーを反転させることである。即ち、これらのスイッチは、例えば画像圧縮に必要とされる場合などに、補間器３３７をＦＩＦＯ３５６に先行させるか、画像伸張に必要とされる場合のように、ＦＩＦＯ３５６を補間器３３７に先行させるかを選択する。スイッチ３２３と３３１はルート制御回路３３５に応答し、この回路３３５自体はＷＳＰ μＰ３４０に応答する。副ビデオ信号がビデオＲＡＭ３５０に記憶するために圧縮され、実用目的には伸張のみが必要であることが想起されよう。従って、副信号系路にはこれらに相当するスイッチは不要である。
【００５９】
ＦＩＦＯを用いてビデオ圧縮を行うために、例えば、４個目ごとのサンプルがこのＦＩＦＯに書込まれることを禁止することができる。これによって、４／３圧縮が行われる。ＦＩＦＯから読出されるデータが凹凸にならずに、滑らかとなるように、ＦＩＦＯに書込まれているルミナンスサンプルを再計算するのは、補間器３３７の機能である。伸張は圧縮と全く逆の態様で行うことができる。圧縮の場合は、書込みイネーブル信号に、禁止パルスの形でクロックゲーティング情報が付されている。データの伸張のためには、クロックゲーティング情報は読出しイネーブル信号に適用される。これにより、データがＦＩＦＯ３５６から読出される時に、データの中断（ポーズ）が行われる。この場合、サンプルされたデータを凹凸のある状態から滑らかになるように再計算するのは、この処理中はＦＩＦＯ３５６に後続する位置にある補間器３３７の機能である。伸張の場合、データは、ＦＩＦＯ３５６から読出されている時及び補間器３３７にクロック書込みされている時に、中断されねばならない。これは、データが連続して補間器３３７中をクロックされる圧縮の場合と異なる。圧縮及び伸張の両方の場合において、クロックゲーティング動作は、容易に、同期した態様で行わせることができる。即ち、事象は、システムクロック１０２４ｆ_Ｈの立上がりエッジを基礎にして生じる。
【００６０】
副信号の補間は副信号系路３０６で行われる。ＰＩＰ回路３０１が、６ビットＹ，Ｕ，Ｖ、８：１：１メモリであるビデオＲＡＭ３５０を操作して、入来ビデオデータを記憶させる。ビデオＲＡＭ３５０はビデオデータの２フィールド分を複数のメモリ位置に保持する。各メモリ位置はデータの８ビットを保持する。各８ビット位置には、１つの６ビットＹ（ルミナンス）サンプル（６４０ｆ_Ｈでサンプルされたもの）と他に２つのビットがある。これら他の２ビットは、高速スイッチデータか、ＵまたはＶサンプル（８０ｆ_Ｈでサンプルされたもの）の一部かのいずれか一方を保持している。高速スイッチデータの値は、どの型のフィールドがビデオＲＡＭに書込まれたかを示す。ビデオＲＡＭ３５０にはデータの２フィールド分が記憶されており、全ビデオＲＡＭ３５０は表示期間中に読出されるので、両方のフィールドが表示走査期間中に読出される。ＰＩＰ回路３０１は、高速スイッチデータを用いることにより、どちらのフィールドをメモリから読出して表示すべきかを決める。ＰＩＰ回路は、動きの分断という問題を解決するために、常に、書込まれているものと反対の形式のフィールドを読出す。読出されているフィールドの形式が表示中のものと逆である場合は、ビデオＲＡＭに記憶されている偶数フィールドが、そのフィールドがメモリから読出される時に、そのフィールドの最上部のラインを削除して反転される。その結果、小画像は動きの分断を伴うことなく正しいインターレースを維持する。
【００６１】
クロック／同期回路３２０はＦＩＦＯ３５４，３５６及び３５８を動作させるために必要な読出し、書込み、及びイネーブル信号を発生する。主及び副チャンネルのためのＦＩＦＯは、後で表示するのに必要なビデオ・ラインのそれぞれの部分について格納場所へのデータ書込みに対してイネーブルされる。データは、表示の同じ１つまたはそれ以上のライン上で各素材からのデータを組合わせるために必要に応じて、主及び副チャンネルのうちの一方（両方ではなく）から書込まれる。副チャンネルのＦＩＦＯ３５４は副ビデオ信号に同期して書込まれるが、読出しは主ビデオ信号に同期して行われる。主ビデオ信号成分は主ビデオ信号と同期してＦＩＦＯ３５６と３５８に読込まれ、主ビデオに同期してメモリから読出される。主チャンネルと副チャンネル間で読出し機能が切換えられる頻度は、選択された特定の特殊効果の関数である。
【００６２】
切り詰め形の並置（サイド・バイ・サイド）画面のような別の特殊効果の発生は、ラインメモリＦＩＦＯに対する読出し及び書込みイネーブル制御信号を操作して行われる。この表示フォーマットのための処理が図７と図８に示されている。切り詰め並置表示画面の場合は、副チャンネルの２０４８×８ＦＩＦＯ３５４に対する書込みイネーブル制御信号（ＷＲ＿ＥＮ＿ＡＸ）は、図７に示すように、表示有効ライン期間の（１／２）＊（５／６）＝５／１２、即ち、約４１％（ポスト・スピードアップ（ｐｏｓｔｓｐｅｅｄｕｐ）の場合）、または、副チャンネルの有効ライン期間の６７％（プリ・スピードアップ（ｐｒｅｓｐｅｅｄｕｐ）の場合）の間、アクティブとなる。これは、約３３％の切り詰め（約６７％が有効画像）及び補間器による５／６の信号伸張に相当する。図８の上部に示す主ビデオ・チャンネルにおいては、９１０×８ＦＩＦＯ３５６と３５８に対する書込みイネーブル制御信号（ＷＲ＿ＥＮ＿ＭＮ＿Ｙ）は、表示有効ライン期間の（１／２）＊（４／３）＝０．６７、即ち、６７％の間、アクティブとなる。これは、約３３％の切り詰め、及び、９１０×８ＦＩＦＯにより主チャンネルビデオに対して施される４／３の圧縮比に相当する。
【００６３】
これらのＦＩＦＯの各々において、ビデオデータは、ある特定の時点で読出されるようにバッファされる。データを各ＦＩＦＯから読出すことのできる時間の有効領域は、選んだ表示フォーマットによって決まる。図示した並置切り詰めモードの例においては、主チャンネルビデオは表示の左半部に表示されており、副チャンネルビデオは表示の右半部に表示される。各波形の任意のビデオ部分は、図示のように、主及び副チャンネルで異なっている。主チャンネルの９１０×８ＦＩＦＯの読出しイネーブル制御信号（ＲＤ＿ＥＮ＿ＭＮ）は、ビデオのバックポーチに直ちに続く有効ビデオの開始点で始まる表示の表示有効ライン期間の５０％の間、アクティブである。副チャンネル読出しイネーブル制御信号（ＲＤ＿ＥＮ＿ＡＸ）は、ＲＤ＿ＥＮ＿ＭＮ信号の立下がりエッジで始まり、主チャンネルビデオのフロントポーチの開始点で終わる表示有効ライン期間の残りの５０％の間、アクティブとされる。書込みイネーブル制御信号は、それぞれのＦＩＦＯ入力データ（主または副）と同期しており、一方、読出しイネーブル制御信号は主チャンネル・ビデオと同期している。
【００６４】
図１（ｄ）に示す表示フォーマットは、２つのほぼ全フィールドの画像を並置フォーマットで表示できるので、特に望ましい。この表示は、特にワイドフォーマット表示比の表示、例えば、１６×９に有効でかつ適している。ほとんどのＮＴＳＣ信号は４×３フォーマットで表わされており、これは、勿論、１２×９に相当する。２つの４×３フォーマット表示比のＮＴＳＣ画像を、これらの画像を３３％切り詰めるか、または、３３％詰め込め、アスペクト比歪みを導入して、同じ１６×９フォーマット表示比の表示器上に表示することができる。使用者の好みに応じて、画像切り詰めとアスペクト比歪みとの比を０％と３３％の両限界間の任意の点に設定できる。例えば、２つの並置画像を１６．７％縮小（詰め込み）、１６．７％切り詰めて表示することができる。
【００６５】
１６×９フォーマットの表示比の表示に要する水平表示時間は４×３フォーマットの表示比の表示の場合と同じである。なぜなら、両方共、正規のラインの長さが６２．５μ秒だからである。従って、ＮＴＳＣビデオ信号は、歪みを生じさせることなく正しいアスペクト比を保持するためには、４／３倍にスピードアップされねばならない。この４／３という係数は、２つの表示フォーマットの比、４／３＝（１６／９）／（４／３）
として計算される。ビデオ信号をスピードアップするために、この発明の態様に従って可変補間器が用いられる。過去においては、入力と出力において異なるクロック周波数を持つＦＩＦＯが、同様の機能の遂行のために用いられていた。比較のために、２つのＮＴＳＣ×３フォーマット表示比信号が１つの４×３フォーマット表示比の表示器上に表示するとすれば、各画像は５０％だけ、歪ませるか、切り詰めるか、あるいはその両方を組合わせなければならない。ワイドスクリーン関係で必要とされるスピードアップに相当するスピードアップは不要である。
【００６６】
一般に、ビデオ表示器と偏向システムは主ビデオ信号に同期化される。主ビデオ信号は、前述したように、ワイドスクリーン表示全面に表示するためにはスピードアップされねばならない。副ビデオ信号は第１のビデオ信号とそのビデオ表示器に垂直同期させる必要がある。副ビデオ信号はフィールドメモリ中で、１フィールド期間の一部に相当する長さだけ遅延させられ、次いで、ラインメモリ中で延長される。副ビデオ・データの主ビデオデータとの同期化は、フィールド・メモリとしてビデオＲＡＭ３５０を用い、信号の伸張のための先入れ先出し（ＦＩＦＯ）ラインメモリ装置３５４を用いて行われる。
【００６７】
読出しクロックと書込みクロックの非同期性のために、読出し／書込みポインタ衝突を避けるための手段を施す必要がある。読出し／書込みポインタの衝突は、新しいデータがＦＩＦＯに書込まれようとしている前に、古いデータがＦＩＦＯから読出される時に起きる。また、読出し／書込みポインタの衝突は、古いデータをＦＩＦＯから読出されようとする前に、新しいデータがＦＩＦＯを重ね書きする時に起きる。ＦＩＦＯのサイズは、読出し／書込みポインタの衝突を避けるに合理的に必要であると考えられる最小ライン記憶容量に関係している。
【００６８】
画面内画面プロセッサ３２０は、入来副ビデオ信号の水平同期成分にロックされた６４０ｆ_Ｈのクロックで副ビデオデータがサンプルされるように動作する。この動作により、オーソゴナルにサンプルされたデータをビデオＲＡＭ３５０に記憶することができる。データは同じく６４０ｆ_Ｈの周波数でビデオＲＡＭから読出されねばならない。このデータは、主及び副ビデオ素材の全体として非同期的な性質のために、変更を加えることなしには、ビデオＲＡＭからオーソゴナルに表示することは出来ない。副信号の主信号への同期化を容易にするために、互いに独立した書込み及び読出しポートクロックを有するラインメモリが、副信号系路中、ビデオＲＡＭ３５０の出力の後に配置されている。
【００６９】
副チャンネルＦＩＦＯからのデータの読出しと書込みが非同期であり、読出しクロック周波数が書込みクロック周波数よりもかなり速いために、読出し／書込みポインタの衝突が起きる可能性がある。読出し／書込みポインタの衝突は、既に前に読出されている古いデータが新しく書込まれたデータで置き換えられる前に、読出しイネーブル信号が受信される時に生じる。インターレースの完全性も保持されねばならない。副チャンネルＦＩＦＯにおける読出し／書込みポインタの衝突を避けるためには、第１には、充分大きなメモリを選ばねばならない。
【００７０】
垂直解像度を付加するためには信号の補間が必要となるかも知れないが、レターボックスフォーマットビデオ信号がワイドスクリーンフォーマット表示比のスクリーンを満たすように伸張できるというのは、ワイドスクリーンフォーマット表示比のテレビジョンの特別な利点である。この発明の１つの態様によれば、１６×９のフォーマット表示比のレターボックスフォーマット表示を含む４×３フォーマット表示比の信号の伸張を自動的に行うレターボックスフォーマットビデオ信号検出器が提供される。このレターボックスフォーマットビデオ信号検出器を図１２〜図１６を参照して、詳細に説明する。
【００７１】
レターボックスフォーマットビデオ信号の垂直高さを大きくするために、表示ビデオの垂直走査レート（程度）が大きくされて、画像の上部と底部の黒色の領域がなくなるようにされるか、少なくとも、相当小さくなるようにされる。レターボックスフォーマットビデオ信号検出器は、このビデオ信号が図１２に示すものに全体として対応しているものと想定する。領域ＡとＣには有効ビデオが全くないか、あるいは、予め定められたルミナンス閾値よりも小さい最小ルミナンス・レベルを持つ。領域Ｂは有効ビデオ、あるいは、少なくとも、予め定められたルミナンス閾値よりも大きいビデオ・ルミナンス・レベルを持っている。領域Ａ、Ｂ及びＣのそれぞれの時間の長さは、１６×９から２１×９までの範囲とすることのできるレターボックスフォーマットの関数である。１６×９レターボックスフォーマットの場合では、領域ＡとＣの各々の持続時間はライン約２０本分である。レターボックスフォーマット・ビデオ信号検出器は領域Ａ及び／またはＣのルミナンス・レベルを調べる。領域Ａ及び／またはＣに有効ビデオあるいは少なくとも最小ビデオ・ルミナンス・レベルが見出された場合には、レターボックスフォーマット・ビデオ信号検出器は、通常の４×３フォーマット表示比ＮＴＳＣ信号素材であることを示す出力信号、例えば、論理０を供給する。しかし、領域Ｂではビデオが検出されたが、領域ＡとＣではビデオが検出されない場合には、そのビデオ信号はレターボックスフォーマットのビデオ信号であると考えられる。この場合、出力信号は論理１となろう。
【００７２】
検出器の動作は、図１３に模式的に示すように、ヒステリシスによって改善できる。一度レターボックスフォーマット・ビデオ信号が検出されると、レターボックスフォーマット・ビデオ信号ではない信号のある最低数のフィールドが検出されなければ、表示は通常の４×３信号に必要とされる表示に切換わらない。同様に、一旦通常の４×３信号が検出されると、レターボックスフォーマットが最低フィールド数検出されて始めて、表示がワイドスクリーンモードに切り換わる。この技法を実施するための回路１０００を図１４に示す。回路１０００は、ライン・カウンタ１００４、フィールド・カウンタ１００６、及び検出器回路１００２を含み、ここで、上述したアルゴリズムが実行されてビデオ信号の分析が行われる。
【００７３】
発明の別の構成では、レターボックスフォーマット・ビデオ信号の検出は、ビデオ・フィールド中の各ラインについて２つの勾配を計算することにより行われる。この２つの勾配の計算には４つの値、即ち、その時のラインの最大値及び最小値とその前のラインの最大値及び最小値の４つの値が必要である。第１の勾配、これを正の勾配と呼ぶ、はその時のラインの最大値からその前のラインの最小値を減じることによって求める。第２の勾配、これを負の勾配と呼ぶ、は前のラインの最大値からその時のラインの最小値を差し引くことにより形成される。シーンの内容によって、これらの勾配のいずれかが正または負の値を持つが、両方の勾配の負の値は無視できる。これは、ある与えられた時には一方の勾配しか負にならず、正の値を持った勾配の大きさは、負の値を持った勾配の大きさより常に大きいかまたは等しいためである。こうすることにより、勾配の絶対値を計算する必要がなくなるために、回路が簡単になる。どちらかの勾配がプログラム可能な（プログラマブル）閾値を超える正の値を持つならば、その時のラインかその前のラインのどちらかにビデオが存在していると考えられる。これらの値はビデオ素材がレターボックスフォーマットかどうかを決定するために、マイクロプロセッサが用いるようにできる。
【００７４】
レターボックスフォーマット・ビデオ信号検出のこの方法を実施するための回路１０１０が図１５に示されている。回路１０１０はルミナンス入力フィルタと、ライン最大値（ｍａｘ）検出器１０２０、ライン最小値（ｍｉｎ）検出器１０２２、及び出力部１０２４を含んでいる。ルミナンス入力フィルタは、有限インパルス応答（ＦＩＲ）段１０１２と１０１４と加算器１０１６と１０１８を含む。レターボックスフォーマット・ビデオ信号検出回路１０１０はワイドスクリーン・プロセッサからのデジタル・ルミナンス・データＹ＿ＩＮに基づいて動作する。入力フィルタは、雑音性能を改善し、検出をより信頼性のあるものにするために用いられている。基本的に、このフィルタは、次のような伝達関数を有するカスケード接続された２つのＦＩＲ段からなる。
【００７５】
Ｈ（ｚ）＝（１／４）＊（１＋Ｚ−１）＊（１＋Ｚ−３）
各段の出力は、１の直流利得が保持されるように、８ビットに切り捨て処理される（２で除算される）。
【００７６】
ライン最大値検出器１０２０は２つのレジスタを含んでいる。第１のレジスタは、そのライン期間のその時の点における最大ピクセル値（ｍａｘｐｉｘ）を収容している。このレジスタは各ライン期間の開始点で、ＳＯＬ（ＳｔａｒｔｏｆＬｉｎｅ，ライン開始）で示されている１クロック幅のパルスによって、８０ｈの値に初期化される。この値８０ｈは、２の補数フォーマットの８ビット数に対する可能な最小値を表す。この回路は、有効ビデオ・ラインの約７０％に対してハイ（高）となる、ＬＴＲＢＸＥＮで示した、信号によりイネーブルされる。第２のレジスタは、その前のライン全体についての最大ピクセル値（ｍａｘｌｉｎｅ）を収容しており、ライン期間毎に１度更新される。入力ルミナンス・データＹ＿ＩＮは最大ピクセル値レジスタに記憶されているその時の最大ピクセル値と比較される。入力ルミナンス・データがレジスタ値を超えている時は、最大ピクセル値レジスタは次のクロック・サイクルで更新される。ビデオ・ラインの終了時では、この最大ピクセル値レジスタは、それがイネーブルされたラインの部分の全体にわたる最大値を収容している。次のビデオ・ラインの開始時で、最大ピクセル値レジスタの値は最大ライン・レジスタにロードされる。
【００７７】
ライン最小値検出器１０２２は、最小ライン・レジスタがその前のラインについての最小ピクセル値を収容する点を除けば、同じ態様で動作する。最小ピクセル値は、値７Ｆｈに初期化される。この値は、２の補数フォーマットの８ビット数に対する可能な最大ピクセル値である。
【００７８】
出力部１０２４は最大ライン・レジスタ値と最小ライン・レジスタ値を取り、それをライン毎に一度更新される８ビット・ラッチに記憶させる。次に、２つの勾配、即ち、正の勾配と負の勾配が計算される。これらの勾配の一方が正で、かつ、プログラマブルな閾値よりも大きいフィールドにおける一番目のラインで、第１ライン用レジスタがその時のライン・カウント値でロードされ得るようにするイネーブル信号が生成される。勾配の一方が正でプログラマブル閾値を超えるような全てのライン毎に最終ラインのレジスタがその時のライン・カウント値でロードされ得るようにする別のイネーブル信号が生成される。このようにして、最終ライン・レジスタは、閾値が超えられるフィールドの最後のラインを収容する。これらのイネーブル信号は双方とも、各フィールドのライン２４とライン２５０の間でのみ生じうるようにされている。このようにすることにより、字幕放送情報（ｃｌｏｓｅｄｃａｐｔｉｏｎｉｎｇｉｎｆｏｒｍａｔｉｏｎ）やＶＣＲのヘッドの切換え遷移（ＶＣＲｈｅａｄｓｗｉｔｃｈｉｎｇｔｒａｎｓｉｅｎｔｓ）に基づく誤った検出が防止できる。各フィールドの開始時に、回路は再初期化され、第１ライン・レジスタと最終ライン・レジスタ中の値はそれぞれのレターボックスフォーマット端部レジスタにロードされる。ＬＴＲＢＸ＿ＢＥＧ信号とＬＴＲＢＸ＿ＥＮＤ信号がそれぞれレターボックスフォーマットビデオ信号の開始点と終了点を示す。
【００７９】
図１６は垂直サイズ制御回路１０３０の一部としてのレターボックスフォーマット・ビデオ信号検出器を示す。垂直サイズ制御回路はレターボックスフォーマット・ビデオ信号検出器１０３２と、垂直表示制御回路１０３４、及び３状態出力装置１０３６とを含んでいる。発明の構成によれば、このレターボックスフォーマット・ビデオ信号検出器は、１６×９フォーマット表示比のレターボックスフォーマット表示を含む４×３フォーマット表示比の信号の垂直ズームあるいは伸張を自動的に行うことができる。出力信号ＶＥＲＴＩＣＡＬＳＩＺＥＡＤＪがアクティブになると、垂直偏向高さが４／３増加し（図１０参照）、これによって、レターボックスフォーマット・ビデオ信号の有効ビデオ部分が、画像アスペクト比歪みを生じることなく、ワイドスクリーンを満たすことができるようになる。
【００８０】
図示しないが、さらに別の実施例では、レターボックスフォーマット・ビデオ信号検出器は、レターボックスフォーマット・ビデオ信号素材によって搬送される、その信号がレターボックスフォーマットであることを示すコード語または信号を復号するための回路を含むことができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｉ）は、ワイドスクリーンテレビジョンの種々の表示フォーマットの説明に有用である。
【図２】この発明の種々の態様に従うワイドスクリーンテレビジョンの２ｆ_Ｈの水平走査で動作するようにしたもののブロック図である。
【図３】図２に示すワイドスクリーンプロセッサのブロック図である。
【図４】図３に示すワイドスクリーンプロセッサの詳細を示すブロック図である。
【図５】図４に示す画面内画面プロセッサのブロック図４ある。
【図６】図４に示すゲートアレイのブロック図で、主信号系路、副信号系路、出力信号系路を示している。
【図７】充分に切り詰めた信号を用いた図１（ｄ）に示す表示フォーマットの発生の説明に用いるタイミング図である。
【図８】充分に切り詰めた信号を用いた図１（ｄ）に示す表示フォーマットの発生の説明に用いるタイミング図である。
【図９】１ｆ_Ｈ −２ｆ_Ｈ変換において内部２ｆ_Ｈ信号を発生する回路のブロック図である。
【図１０】図２に示す偏向回路用の組合わせブロック及び回路図である。
【図１１】図２に示すＲＧＢインターフェースのブロックである。
【図１２】レターボックスフォーマット・ビデオ信号検出器の動作を説明するために有用な図である。
【図１３】レターボックスフォーマット・ビデオ信号検出器の動作を説明するために有用な図である。
【図１４】図１２及び図１３に関連して説明されるレターボックスフォーマット・ビデオ信号検出器のブロック図である。
【図１５】レターボックスフォーマット・ビデオ信号検出器を作るための代替回路のブロック図である。
【図１６】レターボックスフォーマット・ビデオ信号検出器を含む垂直サイズ制御回路のブロック図である。
【符号の説明】
２０ビデオ信号入力部
３０ワイドスクリーン表示器
４０１ｆ_Ｈ〜２ｆ_Ｈ変換器
５０偏向回路
６０ＲＧＢインターフェース
３００ゲートアレイ
３０４ゲートアレイ内主信号系路
３０６ゲートアレイ内副信号系路
３１０ＷＳＰ μＰデコーダ
３１２出力信号系路
３１５マルチプレクサ
３１７マルチプレクサ
３１９マルチプレクサ
３３５ルート制御回路
３３７補間器
３５７解像度処理回路（ディザリング）
３５４ＦＩＦＯラインメモリ
３５６ＦＩＦＯラインメモリ
３５８ＦＩＦＯラインメモリ
３５９補間器
３７０解像度処理回路（逆ディザリング）
３７１補間器制御回路
５００垂直サイズ調整回路
５０２定電流源
５０４キャパシタ
５０６トランジスタ
５０８可変電流源
５１２垂直偏向コイル
１０１０レターフォーマットビデオ信号検出回路
１０２０ライン最大値検出器
１０２２ライン最小値検出器
１０２４出力部
１０３０垂直サイズ制御回路
１０３２レターフォーマットビデオ信号検出器
１０３４垂直表示制御回路
１０３６３状態出力装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a television having a multi-screen display for asynchronous video signals, and more particularly to such a television having a screen with a wide display format ratio. Most of today's televisions have a format display ratio of 4: 3 horizontal width to vertical height. The wide format display ratio more closely corresponds to the display format ratio of a movie, for example, 16: 9. The present invention is applicable to both direct-view television and projection television.
[0002]
A television with a format display ratio of 4: 3, often also referred to as 4x3, is a single video signalMaterialAnd multiple video signalsMaterialdisplayConstraintsThere is. With the exception of experimental ones, the transmission of television signals from commercial broadcasters is broadcast with a display ratio of 4 × 3 format. Many viewers consider the 4x3 display format to be no better than the wider format display ratio in movies. Televisions with a wide format display ratio not only provide a more comfortable display, but alsoMaterialToin additionIt can be displayed in a corresponding wide display format. The movie looks like a movie without being truncated or distorted. videoMaterialDoes not need to be cropped, for example when converted from film to video by a telecine device, or even by a television processor.
[0003]
[Problems to be solved by the invention]
A wide display format ratio television is capable of displaying both normal display format signals and wide display format signals in various forms, and displaying these signals in a multi-screen display in combination. Are suitable. However, using a screen with a wide display ratio has many problems. A common such problem is multiple signalsMaterialDisplay format ratio change, asynchronous but simultaneous display video signalMaterialFromSyncMultiple timing signals to generate a multi-screen displayMaterialSwitching between compressed data signals and high-resolution imagesimageTo generateListedYou. Such a problem is solved by the wide screen television according to the present invention.Letterbox(Letterboxed) The format signal is detected and automaticallyimageYou need to make adjustments.
[0004]
[Means for Solving the Problems]
Widescreen television in accordance with various aspects of the present invention provides for single and multiple asynchronous with the same or different format ratios.MaterialHigh resolution single and multiple images fromimageThe display can be displayed in a selectable display format ratio.
[0005]
At present, almost all video products available to consumers have a format display ratio of 4x3, while the format display ratio of video works isChange to something widerare doing. If an aspect ratio greater than 4x3 is used for a video work, the image must be converted before it can be displayed on consumer television.imageDistortion occurs. One method of aspect ratio conversion isLetterbox(Letterboxing).LetterboxNow, the display in each fieldLine (scan line)Horizontal at the expense of a number oflineMuch (or all) of the information is kept. Video created in 16x9 formatMaterialIs converted to a 4 × 3 letterbox format (hereinafter, referred to as a letterbox format), and 181 videos are stored in each field.lineWill be included. Extras not used in each fieldlineIs flatResponsibleCan be set to the black (or gray) level of the appropriate field. videoMaterialAs the aspect ratio increases, it is proportionally included per fieldlineIs reduced.
[0006]
For example, a widescreen television as described herein may have a 16 × 9 format display ratio. With this configuration, the signal is more flexibleLetterboxCan be displayed in format. Originally made with 16x9 aspect ratioLetterboxFormat video signal without losing horizontal informationOrVertically zoom, ie, stretch, to fill the entire screen without distortionCanYou. The letterbox format video signal detector according to the present invention provides a flat box in a video field representing the letterbox format of the display of the video signal.ResponsibleField region can be detected. This detection can be performed by various methods and corresponding devices according to the configuration of the invention described herein.
[0007]
In one configuration of the invention, the letterbox format video signal detector comprises a letterbox・It is based on the assumption that the format video signal has three regions denoted by A, B and C. Regions A and C have no valid video or have a predefinedLuminanceMinimum video less than threshold・ Luminance ・It has a level and corresponds to a black bar. Region B has valid video or has minimum video・ Luminance ・Level is predeterminedLuminanceRegions that are larger than the threshold and correspond to the regions between the black bars. Each time of area A, B and C is letterbox・With a function of the format, this can range, for example, from 16 × 9 to 21 × 9. Regions A and C have a duration of about 20 lines each in a 16 × 9 letterbox format.lineMinutes. Letterbox format video signal detector for area A and / or CLuminanceInspect levels. Valid video, or at least the minimum video・ Luminance ・When a level is detected in region A and / or C, the letterbox format video signal detector will use a normal 4x3 format display ratio NTSC signal.MaterialIs generated, for example, a logic 0 is generated. However, when video is detected in region B and not in regions A and C, it is assumed that the video is a letterbox format video signal. This placeIfThe output signal becomes logic 1.
[0008]
The operation of the detector can be improved by hysteresis. Once a letterbox format video signal is detected, the display switches to the display required for a normal 4x3 signal unless a certain minimum number of fields of the non-letterbox format video signal are detected. I don't know. Similarly, once a normal 4 × 3 signal is detected, the display switches to widescreen mode only after the letterbox format video signal has been detected with the minimum number of feeds.
[0009]
In another aspect of the invention, the detection of the letterbox format video signal is such that each letterboxlineBy calculating two gradients for The two gradients are calculated using four values,lineThe maximum and minimum values oflineAre required. The first slope, called the positive slope, is the current slopelineFrom the maximum value oflineBy subtracting the minimum value of. The second slope, called the negative slope, islineFrom the maximum value oflineIs formed by subtracting the minimum value of Depending on the content of the scene, either of these gradients has a positive or negative value, but the negative value of both gradients is negligible. This is because, at a given time, only one gradient will be negative, and the magnitude of a gradient with a positive value will always be greater than or equal to the magnitude of a gradient with a negative value. This simplifies the circuit by eliminating the need to calculate the absolute value of the gradient. If either slope has a positive value above a programmable (programmable) threshold, then the currentlineOr before itlineIt is considered that the video exists in either of them. These values are videoMaterialCan be used by a microprocessor to determine if the signal is in letterbox format.
[0010]
In accordance with yet another aspect of the invention, a letterbox format video signal detector can automatically perform vertical zoom or expansion of a 4x3 format display ratio signal including a 16x9 format display ratio display. When a letterbox format video signal is detected, the vertical deflection height is automatically increased by 4/3 so that the useful video portion of the letterbox format video signal can be processed without image aspect ratio distortion. Try to fill the widescreen.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Each of FIGS. 1 (a)-(i) shows a single and multiple images that can beimageSome of the various combinations of display formats are shown. These are chosen for explanation to facilitate the description of certain circuits making up a widescreen television in accordance with the structure of the present invention. For the sake of illustration and explanation, videoMaterialAlternatively, assume that the width-to-height ratio of a normal display format for a video signal is 4 × 3,MaterialAlternatively, the width-to-height ratio of the wide screen display format for the video signal is 16 × 9. The configuration of the present invention is not limited by these definitions.
[0012]
FIG. 1A shows a direct-view or projection television having a display ratio of a 4 × 3 normal format. 16 × 9 format display ratioimageIs transmitted as a 4 × 3 format display ratio signal, black bars appear at the top and bottom. This is generally called a letterbox (letterbox) format. In this case, the observed imageimageIs small with respect to the display area that can be used for display. Another method is to use a 16 × 9 format display ratio.MaterialIs converted prior to transmission to fill the vertical direction of the viewing plane of the 4 × 3 format display. However, in that case, considerable information is truncated from the left and / or right. In still another method, the letterbox format can be stretched vertically without stretching horizontally, but this causes distortion due to stretching in the vertical direction. None of these three methods are particularly attractive.
[0013]
FIG. 1B shows a 16 × 9 screen. Video in 16x9 format display ratioMaterialIs displayed completely without truncation and without distortion. Letterbox format image with 16x9 format display ratioimage(Although this is originally in the form of a 4x3 format display ratio signal), to provide a large display with sufficient vertical resolution,Line double(Line doubling) orlineScanning is sequentially performed by addition (line addition). Widescreen according to the invention・Television is the main videoMaterial, Vice videoMaterialOr external RGBMaterialIrrespective of the above, such a 16 × 9 format display ratio signal can be displayed.
[0014]
Fig. 1 (c) shows an inserted image with a display ratio of 4x3 formatimageIndicates a main signal of a display ratio of 16 × 9 format in which insertion display is performed. 16x9 format display ratio for both primary and secondary video signalsMaterialIf, insertimageAlso have a 16 × 9 format display ratio. InsertimageCan be displayed in a number of different locations.
[0015]
FIG. 1D shows an image in which the main and sub video signals have the same size.imageShows the display format displayed as. Each display area has an 8 × 9 format display ratio, which is, of course, different from both 16 × 9 and 4 × 3. In such a display area, 4 × 3 format display ratio without horizontal or vertical distortionMaterialMust be truncated on the left and / or right side of the signal. PictureimageHorizontallyto shrinkIf you endure some aspect ratio distortion due to (squeeze),imageYou can display more parts of. As a result of horizontal reduction (stuffing),imageInsidebodyIs elongated vertically. The widescreen television of the present invention can perform any combination of truncation and aspect ratio distortion, from maximum truncation with no aspect ratio distortion to no truncation with maximum aspect ratio distortion.
[0016]
Secondary video signal processingRouteIf there is a data sampling restriction on the main video signal, a high-resolution imageimageIs complicated to generate. Various methods can be developed to eliminate such complications.
[0017]
FIG. 1E shows a display ratio image of a 4 × 3 format.imageIndicates the display format displayed at the center of the 16 × 9 format display ratio screen. Black bars appear on both sides.
[0018]
FIG. 1 (f) shows one large 4 × 3 format display ratio image.imageAnd three small 4x3 format display ratio picturesimageIndicates a display format displayed simultaneously. Big pictureimageSmall picture outside the perimeter ofimageIs sometimes referred to as a POP, ie, an off-screen screen, rather than a PIP, ie, an in-screen screen (parent-child screen). The term PIP or picture-in-picture (picture-in-picture) is used in this specification for these two display formats. Regardless of whether the wide-screen television has two tuners, both are provided internally, one is provided internally, and one is provided externally, for example, in a video cassette recorder,imageTwo of the videoMaterialCan display the movement in real time. Remaining paintingsimageIs a still imageimageCan be displayed in format. Further tuner and sub signal processingRouteAdd more than 3 videosimageIt can be understood that can be displayed. Also, large paintingsimageAnd three small paintingsimageCan be switched as shown in FIG. 1 (g).
[0019]
FIG. 1 (h) shows a 4 × 3 format display ratio image.imageIs displayed in the center, and 6 small 4x3 format display ratio images are displayed.imageAre shown in columns on either side. As with the format described above, a widescreen television with two tuners would have two videoimageCan be displayed. And the remaining 11 strokesimageIs a still imageimageIt will be displayed in the format.
[0020]
FIG. 1 (i) shows 12 4 × 3 format display ratio images.image3 shows a grid-like display format. Such display formats are particularly suitable for channel selection guides, whereimageMeans at least still images from different channelsimageIt is. As in the previous example,imageThe number of available tuners and signal processingRouteIs determined by the number of
[0021]
The various formats shown in FIG. 1 are by way of example and not by way of limitation, and can be implemented by a widescreen television as shown in the remaining figures and detailed below.
[0022]
Wide screen according to the configuration of the present invention・On television, 2f_H ofFor horizontal scanningAdapted to work withAn overall block diagram of what has been done is shown in FIG. The television 10 generally comprises a video signal input 20, a chassis or TV microprocessor 216, a wide screen processor 30, 1f_H  -2f_H  Converter 40, deflection circuit 50, RGB interfaceーIt includes a face 60, a YUV-RGB converter 240, a picture tube driving circuit 242, a direct-view or projection-type tube 244, and a power supply 70. The grouping of various circuits into different functional blocks is for convenience of description and is not intended to limit the physical positional relationship between such circuits.
[0023]
The video signal input unit 20 is connected to a different videoMaterialFrom a plurality of composite video signals. The video signal can be selectively switched for display as a main video signal and a sub-video signal. RF switch 204 has two antenna inputs ANT1 and ANT2. These inputs represent inputs for both reception by the radio broadcast antenna and reception from the cable. The RF switch 204 controls which antenna input is supplied to the first tuner 206 and the second tuner 208. An output of the first tuner 206 is an input to the one-chip 202. One chip 202 performs many functions related to tuning control, horizontal and vertical deflection control, and video control. The one chip shown is TA7777 for industrial use. The baseband video signal VIDEO OUT generated on a single chip from the signal from the first tuner 206 is input to the video switch 200 and the TV1 input of the wide screen processor 30. Other baseband video inputs to video switch 200 are shown as AUX1 and AUX2. These inputs can be used for video cameras, laser disk players, video tape players, video games, and the like. The output of the video switch 200 controlled by the chassis or TV microprocessor 216 is shown as SWITCHED VIDEO. This SWITCHED VIDEO is provided as a separate input to widescreen processor 30.
[0024]
Referring to FIG. 3, the wide screen・The switch SW1 in the processor 30 selects one of the TV1 signal and the SWITCHED VIDEO signal as a SEL COMP OUT video signal to be input to the Y / C decoder 210. Y / C decoder 210 is adaptiveLine ComIt can be realized in the form of a filter. The Y / C decoder 210 has two more videoMaterialS1 and S2 are also input. Each of S1 and S2 is a different S-VHSMaterial, Each comprising a separate luminance and chrominance signal. Some adaptiveLine ComA switch, such as a filter incorporated as part of the Y / C decoder, or which may be implemented as a separate switch, responds to the TV microprocessor 216 as a pair of outputs, denoted as Y_M and C_IN. Select the luminance and chrominance signals. The selected paired luminance and chrominance signals are then considered as main signals and the main signalsystemProcessed along the road. Signal notation including _M or _MN is main signalsystemIndicates a road. The chrominance signal C_IN is returned to the one-chip by the wide screen processor 30 again, and the color difference signals U_M and V_M are generated. Here, U is equivalent to (RY), and V is equivalent to (BY). The Y_M, U_M and V_M signals are converted to digital form by widescreen processor 30 for subsequent signal processing.
[0025]
Functionally widescreen・A second tuner 208, defined as a part of the processor 30, generates the baseband video signal TV2. The switch SW2 selects one of the TV2 signal and the SWITCHED VIDEO signal as an input to the Y / C decoder 220. Y / C decoder 220 is adaptiveLine ComCan be implemented as a filter. Switches SW3 and SW4 control the luminance and chrominance outputs of Y / C decoder 220 and the external video represented by Y_EXT and C_EXT, respectively.MaterialOne of the luminance signal and the chrominance signal is selected. The Y_EXT and C_EXT signals correspond to the S-VHS input S1. The Y / C decoder 220 and the switches SW3 and SW4 have some adaptiveLine ComCombinations may be made, as is done with filters. The outputs of the switches SW3 and SW4 are then considered as sub-signals,systemProcessed along the road. The selected luminance output is shown as Y_A. Signal notation including _A, _AX and _AUX is a sub-signalsystemUsed for roads. The selected chrominance is converted into color difference signals U_A and V_A. The Y_A, U_A and V_A signals are converted to digital form for subsequent signal processing. Primary and secondary signalssystemVideo signal on the roadMaterialDepending on the configuration that switchesimageVideo about different parts of the display formatMaterialGreater flexibility in how to make choices.
[0026]
A composite sync signal COMP SYNC corresponding to Y_M is supplied from widescreen processor 30 to sync separator 212. The horizontal and vertical synchronization components H and V are input to a vertical countdown circuit 214. The vertical countdown circuit generates a VERTICAL RESET signal that is provided to widescreen processor 30. The wide screen processor 30 has an RGB interface.ーIt generates an internal vertical reset output signal INT VERT RST OUT that is provided to face 60. RGB interfaceーThe switch in the face 60 is connected to the internal vertical reset output signal and the external RGB.MaterialBetween the vertical synchronizing components. The output of this switch is the selected vertical synchronization component SEL_VERT_SYNC supplied to the deflection circuit 50. The horizontal and vertical sync signals for the sub-video signal are generated by sync separator 250 in widescreen processor 30.
[0027]
1f_H  -2f_H  The converter 40 serves to convert the interlaced video signal into a sequentially scanned non-interlaced signal. For example, horizontallineAre displayed twice, or adjacent horizontals in the same fieldlineAdditional horizontal by interpolationlineIs generated. In some cases, the previouslineOr interpolatedlineIs determined according to the level of motion detected between adjacent fields or adjacent frames. The conversion circuit 40 operates in association with the video RAM 420. This video RAM 420 is used to store one or more fields of a frame for sequential display. Y_2f_H  , U_2f_H  And V_2f_H  The converted video data as a signal isーIt is supplied to the face 60.
[0028]
The RGB interface shown in detail in FIG.ーThe face 60 enables selection of converted video data or external RGB video data for display by the video signal input unit. External RGB signal is 2f_H  A wide format display ratio signal adapted for scanning. The vertical synchronization component of the main signal is converted by the wide screen processor to the RGB interface.ーThe interface is provided as an internal vertical reset output (INTVERT RST OUT) to allow the selected vertical synchronization (fVm or fVext) to be supplied to the deflection circuit 50. By the operation of the wide screen television, an internal / external control signal INT / EXT is generated to enable a user to select an external RGB signal. However, if such an external RGB signal is not present, selecting an external RGB signal input can result in vertical collapse of the raster and damage to the cathode ray tube or dosing tube. Therefore, the RGB interfaceーThe face circuit detects an external synchronization signal in order to invalidate the selection of an external RGB input that does not exist. The WSP microprocessor 340 also performs color and tone control for external RGB signals.
[0029]
The wide screen processor 30 includes an in-screen (picture-in-picture) processor 320 that performs special signal processing on the sub-video signal. The term in-screen is sometimes abbreviated as PIP or pix-in pix. Gate arrayIA 300 combines the primary and secondary video signal data in various display formats, as shown in the examples of FIGS. 1 (a) -1 (i). In-screen screen processor 320 and gate arrayI300 is widescreen・It is under the control of a processor microprocessor (WSP μP) 340. Microprocessor 340 is responsive to TV microprocessor 216 via a serial bus. The serial bus includes four signal lines for data, clock signals, enable signals, and reset signals. The widescreen processor 30 also generates a COMPOSITE VERTICAL BLANKING / RESET signal as a three level sandcastle (castle made of sand) signal. Alternatively, the vertical blanking signal and the reset signal may be generated as separate signals. The composite blanking signal is supplied to the video signal input section via an RGB interface.ーIt is supplied to the face 60.
[0030]
The deflection circuit 50 shown in more detail in FIG.ー2f selected from face 60_H  It receives a horizontal synchronization signal and additional control signals from the widescreen processor 30. The additional control signal relates to horizontal phase adjustment, vertical size adjustment, and left and right pin adjustment. The deflection circuit 50 is 2f_H  Flyback・Pulse widescreen・Processor 30, 1f_H  -2f_H  It is supplied to the converter 40 and the YUV-RGB converter 240.
[0031]
The operating voltage for the entire widescreen television is generated, for example, by a power supply 70 which can be powered by an AC mains power supply.
[0032]
Wide screen processor 30 is shown in more detail in FIG. The main component of the widescreen processor 30 is the gate array.I300, an in-screen screen circuit 301, analog-to-digital and digital-to-analog converters 342, 346, a second tuner 208, a widescreen processor / microprocessor 340, and a widescreen output encoder 227. Further details of the widescreen processor 30 are shown in FIG. The in-screen processor 320, which forms an important part of the PIP circuit 301, is shown in more detail in FIG. FIG. 6 shows the gate array.I300 is shown in more detail. Many of the elements shown in FIG. 3 have been described in detail above.
[0033]
The second tuner 208 is provided with an IF stage 224 and an audio stage 226. The second tuner 208 operates together with the WSP μP 340. WSP μP 340 includes an input / output I / O section 340A and an analog output section 340B. The I / O unit 340A includes a color tone control signal and a color control signal, and an external RGB video signal.MaterialAre supplied, and an INT / EXT signal for selecting the switch and a control signal for the switches SW1 to SW6 are supplied. The I / O unit also has an RGB interface to protect the deflection circuit and the cathode ray tube.ーThe EXT SYNC DET signal from the face 60 is monitored. The analog output unit 340B is connected to each interface.ーThrough the face circuits 254, 256 and 258, control signals for vertical size, left / right adjustment and horizontal phase are supplied.
[0034]
Gate arrayI300 is the main and sub signalRouteAnd serves to create a composite widescreen display, for example, one of those shown in the individual parts of FIG. Gate arrayIClock information is provided by a phase locked loop 374 that operates in cooperation with a low pass filter 376. The main video signal is supplied in analog form to the widescreen processor in the YUV format as signals designated Y_M, U_M and V_M. These main signals are converted from analog to digital form by analog-to-digital converters 342 and 346, shown in more detail in FIG.
[0035]
The color component signals are indicated by the generic notations U and V, which can be attached to the RY or BY signals or the I and Q signals. System clock frequency is 1024f_H  (This is about 16 MHz), so the bandwidth of the sampled luminance is limited to 8 MHz. Since the U and V signals are limited to 500 KHz, or 1.5 MHz for wide I, sampling of the color component data can be done with a single analog-to-digital converter and analog switch. Selection for this analog switch, multiplexer 344lineUV_MUX is an 8 MHz signal obtained by dividing the system clock by two. 1 clock widthlineStart SOL pulse is applied to each horizontal video·lineThis signal is synchronously reset to 0 at the starting point of. Then UV_MUXlineIs that horizontalline, The state is inverted every clock cycle.lineAre even multiples of the clock cycle, so once initialized, the state of UV_MUX changes to 0, 1, 0, 1,... Without interruption. The Y and UV data streams from analog to digital converters 342 and 346 are shifted because each of the analog to digital converters has a one clock cycle delay. To respond to this data shift, the main signal processingsystemClock gating information from path 304 must be similarly delayed. If this clock gate information is not delayed, the UV data will not be paired correctly when the deletion occurs. This is important because each UV pair represents one vector. If the U component from one vector is paired with the V component from another vector, a color shift will occur. Precedingare doingThe V sample from the pair is deleted along with the current U sample. This UV multiplexOneThe method is referred to as 2: 1: 1 since there are two luminance samples for each color component (U, V) sample pair. The Nyquist frequency for both U and V is effectively reduced to one-half the luminance Nyquist frequency. Thus, the Nyquist frequency of the output of the analog-to-digital converter for the luminance component is 8 MHz, while the Nyquist frequency of the output of the analog-to-digital converter for the color components is 4 MHz.
[0036]
PIP circuit and / or gate arrayICan include means for enhancing the resolution of the sub-data even with data compression. For example, many data reductions and data, including paired pixel compression and dithering and dithering, ie, inverse dithering.Restoration techniqueIs being developed. further,VariousNumber of bitsVariety ofDithering sequence,VariousNumber of bitsVariety ofPixel-to-pixel compression is considered. ManyDistinctiveData reductionAnd restoration methodIs selected by WSP μP340,Longofis therePictureimageDisplay formatRespectivelyThe resolution of the displayed video can be maximized.
[0037]
Gate arrayI300 is a line that can be implemented as FIFOs 356 and 358・Memory and cooperationWorkAnd an interpolator that operates.thisThe interpolator and FIFO are used to resample the main signal as needed. A separate interpolator allows the sub-signal to be resampled. Gate arrayIClock and synchronization circuit in 300IsCombining the primary and secondary signals to produce one output video signal having Y_MX, U_MX and V_MX components.So, And data manipulation of both the primary and secondary signals. The above outputcomponentIs converted to analog form by digital-to-analog converters 360, 362 and 364. The signals in analog form, denoted by Y, U and V, are 1f for conversion to non-interlaced scanning._H  -2f_H  It is supplied to the converter 40. Further, the Y, U and V signals are encoded into a Y / C format by the encoder 227, and are encoded at the panel jacks.In, The wide format ratio output signal Y_OUT_EXT_ / C_OUT_EXTAvailableYou. The switch SW5 outputs a synchronization signal for the encoder 227 to the gate array.IFrom the C_SYNC_MN from the PIP circuit and the C_SYNC_AUX from the PIP circuit. The switch SW6 selects one of Y_M and C_SYNC_AUX as a synchronization signal for widescreen panel output.
[0038]
Portions of the horizontal synchronization circuit are shown in more detail in FIG. Phase comparator 228 forms part of a phase locked loop including low pass filter 230, voltage controlled oscillator 232, divider 234 and capacitor 236. Voltage controlled oscillator 232 responds to a ceramic resonator or equivalent 238 to provide a 32 f_H  Works with The output of the voltage controlled oscillator is 32Frequency divisionThen, the signal is supplied to the phase comparator 228 as a second input signal having an appropriate frequency. The output of the frequency divider 234 is 1f_H  -REF timing signal. 32f_H  REF timing signal and 1f_H  The REF timing signal is supplied to the 1/16 counter 400. 2f_H  The output is supplied to the pulse width circuit 402. Divider 400 is 1f_H  Presetting by the REF signal ensures that this divider is synchronized with the phase locked loop of the video signal input.do itOperate. The pulse width circuit 402 has 2f_H  -Make the REF signal have a sufficient pulse width to allow the phase comparator 404, e.g. CA1391 to operate properly. The phase comparator 404 includes low-pass filters 406 and 2f_HA part of the second phase locked loop including the voltage controlled oscillator 408 is formed. The voltage controlled oscillator 408 has an internal 2f_H  Generate a timing signal that is used to drive a sequentially scanned display. The other input signal to the phase comparator 404 is 2f_HA flyback pulse or a timing signal associated therewith. Using a second phase locked loop that includes a phase comparator 404 reduces each 1f of the input signal._H2f each within the period_H  This helps to make the scanning period symmetric. If this were not done, raster separation, for example videolineHalf of the video shifted to the right,lineIt happens that half of is shifted to the left.
[0039]
FIG. 10 shows the deflection circuit 50 in detail. The circuit 500 is capable of implementing the vertical display required to implement different display formats.Overscan (Overscan)Is provided to adjust the vertical size of the raster according to the required amount of the raster. As shown diagrammatically, a constant current source 502 supplies a constant amount of current IRAMP that charges a vertical ramp capacitor 504. A transistor 506 is coupled in parallel with the vertical ramp capacitor, and periodically discharges this capacitor in response to a vertical reset signal. Without any adjustment, the current IRAMP gives the raster the maximum possible vertical size. this is,Expanded,As shown in FIG.Nana4× 3 format display ratio signalMaterialBy,It corresponds to the magnitude of vertical overscan required to fill the widescreen display. If a smaller vertical raster size is required, adjustable current source 508 shunts a variable amount of current IADJ from IRAMP to provide a vertical ramp.・Charge capacitor 504 more slowly and to a smaller peak value. Variable current source 508 is responsive to a vertical size adjustment signal, for example, in analog form, generated by vertical size control circuit 1030 shown in FIG. The vertical size adjustment circuit 500 is independent of the manual vertical size adjustment circuit 510, and this manual vertical size adjustment can be performed by a potentiometer or a rear panel adjustment knob. In either case, the vertical deflection coil 512 receives an appropriately sized drive current. The horizontal deflection is performed by the phase adjustment circuit 518, the left and right pin correction circuits 514, 2f_H  Provided by phase locked loop 520 and horizontal output circuit 516.
[0040]
FIG. 11 shows an RGB interface.ーFace 60 is shown in more detail. The signal finally displayed is 1f_H  -2f_H  The output is selected from the output of the converter 40 and the external RGB input. Widescreen described here・Scanning external RGB input for wide format display ratio to explain televisionMaterialAnd An external RGB signal and a composite blanking signal from the video signal input unit 20 are input to the RGB-YUV converter 610. External 2f for external RGB signal_H  The composite synchronization signal is input to the external synchronization signal separator 600. The selection of the vertical synchronization signal is performed by the switch 608. The selection of the horizontal synchronizing signal is performed by the switch 604. The selection of the video signal is performed by the switch 606. Each of switches 604, 606, 608 is responsive to internal / external control signals generated by WSP μP 340. Internal videoMaterialChoose or external videoMaterialIs to be selected by the user. However, external RGBMaterialUser is inadvertently connected to such an external device when it is not connected or turned on.MaterialIf you select, or externalMaterialOtherwise, the vertical raster collapses and can cause serious damage to the cathode ray tube. Therefore, the external synchronization detector 602 detects the presence of the external synchronization signal. If this signal does not exist, a switch invalidation control signal is sent to each of the switches 604, 606, and 608, and the external RGBMaterialWhen there is no signal from the external RGBMaterialIs prevented from being selected. The RGB-YUV converter 610 also receives the tone and color control signals from WSP μP 340.
[0041]
FIG. 4 is a block diagram illustrating the wide screen processor 30 shown in FIG. 3 in further detail. The Y_A, U_A, and V_A signals are inputs to an in-screen processor 320, which can include a resolution processing circuit 370. A wide screen television according to one embodiment of the present invention can expand and compress a video. The special effects realized by the various composite display formats, some of which are shown in FIG. 1, are generated by the in-screen screen processor 320. The processor 320 can be configured to receive the resolution processed data signals Y_RP, U_RP, and V_RP from the resolution processing circuit 370. Resolution processing is not always required and occurs during the selected display format. FIG. 5 shows the in-screen processor 320 in more detail. Main features of the in-screen screen processor 320componentAre an analog-digital conversion unit 322, an input unit 324, a high-speed switch (FSW) and bus unit 326, a timing and control unit 328, and a digital-analog conversion unit 330.
[0042]
The in-screen screen processor 320 can be implemented, for example, as an improvement on a basic CPIP chip developed by Thomson Consumer Electronics, Inc. The details of this basic CPIP chip are described in “The CTC 140 Picture in Picture (CPIP) Technology Training Manual (CPIP) Technical Training Manual (CPIP)” issued by Thomson Consumer Electronics, Inc. of Indianapolis, Indiana. Manual). ManySpecial featuresOr special effects are possible. The following is an example. The basic special effect is a large image as shown in FIG.imageSmall picture on topimageIs placed. These big and small paintingsimageCan be from the same video signal or another video signal and can be interchanged. In general, audio signals are always largeimageAre switched so as to correspond to. Small paintingimageCan be moved to any position on the screen, or can be moved to a number of predetermined positions. Zoom effect is smallimageIs increased or decreased, for example, to any of a number of preset sizes.
[0043]
At a certain point, for example, in the case of the display format shown in FIG.imageAre the same size.
[0044]
Single drawingimageIn the case of the mode, for example, the mode shown in FIG. 1B, FIG. 1E or FIG.imageCan be zoomed in stepwise in the range of, for example, 1.0: 1 to 5.0: 1. In zoom mode, the userimageSearch or pan the content and view the image on the screenimageCan be moved in different areas. In each case, a small imageimage, Large pictureimageOr zoomed imageimageThe still imageimage(Still imageimageFormat). This feature allows for a strobe format that repeatedly displays the last nine frames of the video on the screen. The frame repetition rate can vary from 30 frames to 0 frames per second.
[0045]
The in-screen processor used in the widescreen television according to another configuration of the present invention differs from the current configuration of the basic CPIP chip described above. Television with basic CPIP chip with 16 × 9 screenToWhen used, and without a video speed-up circuit, scanning a wide 16 × 9 screen effectively enlarges 4/3 times in the horizontal direction, which results in aspect ratio distortion. I will. PictureimageDuring ~ObjectIs horizontallyStretched. When an external speed-up circuit is used, no aspect ratio distortion occurs, butimageDoes not fill the entire screen.
[0046]
Existing in-screen processors based on basic CPIP chips, such as those used in ordinary television, are operated in a special way with some undesirable consequences. Incoming video is the main videoMaterial640f locked to horizontal sync signal_HIs sampled by the clock. That is, the CPIP chipCombinedVideo RAMInsideToStorageData is the incoming secondary videoMaterialAre not orthogonally sampled. This is, In field synchronizationBasic CPIPOneLawupperFundamental systemaboutIt is. Input samplingrateDue to the non-orthogonal nature of, skew errors occur in the sampled data. This systemaboutIs a CPIP chip that uses a video RAM to write and read data using the same clock.soUseOf beingThe result. When data from a video RAM, such as video RAM 350, is displayed, a skew error may be displayed.imageAppears as random jitter along the vertical edge of the image, and is generally considered very unpleasantAndYou.
[0047]
Unlike the basic CPIP chip, the in-screen processor 320 according to the configuration of the present invention is adapted to asymmetrically compress video data in one of a plurality of selectable display modes. In this mode of operation,imageIs compressed 4: 1 in the horizontal direction and 3: 1 in the vertical direction. With this asymmetric compression mode, images with aspect ratio distortionimageIs generated and stored in the video RAM. PictureimageDuring ~ObjectAre packed horizontally. However, these imagesimageIs read out and displayed on a 16 × 9 format display ratio screen, eg, in a channel scan mode,imageLooks right. This pictureimageFills the screen and has no aspect ratio distortion. Using the asymmetric compression mode according to this aspect of the invention, it is possible to create a special display format on a 16 × 9 screen without using an external speed-up circuit.
[0048]
In full screen PIP mode, the in-screen processor 320 working with the free-running oscillatorLine ComIt receives a Y / C input from a decoder which can be a filter and decodes this signal into Y, U, V color components to generate horizontal and vertical sync pulses. These signals are processed by the in-screen processor 320 for various full-screen modes such as zoom, freeze, channel scan, and the like. For example, during the channel scan mode, the horizontal and vertical synchronization from the video signal input is such that the sampled signal (different channels) has unrelated sync pulses, and also apparently random points in time. Will be interrupted many times. Thus, the sample clock (and the read / write video RAM clock) is determined by the free running oscillator. Still and zoom・For mode, the sample clock is clocked to the incoming video horizontal sync signal. In these special cases, the frequency of the incoming video horizontal sync is the same as the display clock frequency.
[0049]
Referring again to FIG. 4, the analog Y, U, V and C_SYNC (composite sync) outputs from the in-screen processor 320 can be re-encoded by the encoder circuit 366 into Y / C components. Encoder circuit 366 cooperates with 3.58 MHz oscillator 380.WorkWork. This Y / C_PIP_ENC signal may be connected to a Y / C switch (not shown) that allows the recoded Y / C component to be used in place of the Y / C component of the main signal. From this point on, the PIP encoded Y, U, V and synchronization signals are the basis for horizontal and vertical timing in the rest of the chassis. This mode of operation depends on the main signalsystemPIP zoom based on road interpolator and FIFO operation・Suitable for running mode.
[0050]
Still referring to FIG. 5, the in-screen processor 320 includes an analog-to-digital converter 322, an input unit 324, a high-speed switch FSW and bus control unit 326, a timing and control unit 328, and a digital-analog conversion unit 330. I have. In general, the in-screen processor 320 digitizes the video signal into luminance (Y) and color difference signals (U, V), subsamples the result, and stores it in the 1 megabit video RAM 350 as described above. Although the video RAM 350 attached to the in-screen processor 320 has a memory capacity of 1 megabit, it is not large enough to store an entire field of video data with 8-bit samples. Increasing memory capacity is costly and more complexprocessingCircuit configuration will be required. Reducing the number of bits per sample of the sub-channel means reducing the quantization resolution or bandwidth for the main signal, which is processed with 8-bit samples throughout. This effective bandwidth reduction isimageWhen is relatively small, this is not usually a problem, butimageIs relatively large, for example,imageIf the size is the same, there may be a problem. The resolution processing circuit 370 can selectively implement one or more schemes for enhancing the quantization resolution or effective bandwidth of the sub-video data. For example, a number of data reduction and data recovery schemes have been developed, including anti-pixel compression and dithering and inverse dithering. The reverse dithering circuit is located downstream of the video RAM 350, for example, as described in detail below.ISub signalsystemIt is placed on the road. further,VariousNumber of bitsVariety ofDithering and reverse dithering sequence, andVariousNumber of bitsVariousPixel-to-pixel compression is possible. Each specific pictureimageTo maximize the resolution of the displayed video for the display format, a number of featuresSpecialData reductionAnd restoration methodCan be selected by the WSP μP340.
[0051]
The luminance and color difference signals of the sub-signals are stored in a video RAM 350 constituting a part of the in-screen screen processor in an 8: 1: 1 6-bit Y, U, V format. That is, each component is quantized into 6-bit samples. There are eight luminance samples for each pair of color difference samples. Briefly, the in-screen processor 320 determines whether incoming video data is locked to an incoming sub-video sync signal._H  It is operated in a mode that is sampled at the clock frequency. In this mode, the video RAM 350StorageThe data is sampled orthogonally. When data is read from the video RAM 350 of the in-screen processor 320, the data is read from the same 640f locked to the incoming secondary video signal._H  It is read using the clock. However, although this data is sampled and stored orthogonally, and can be read out orthogonally, the primary and secondary videoMaterialCannot be displayed orthogonally directly from the video RAM 350 because of the asynchronous nature of the video. Primary and secondary videoMaterialThey are the same videoMaterialSynchronization is considered only when the signal from is displayed.
[0052]
Gate arrayI300 main signalssystemRoad 304, sub signalsystemPath 306 and output signalsystemThe path 312 is shown in block diagram form in FIG. Gate array 300 further includes a clock / synchronization circuit and a WSP μP decoder 310. The data and address output lines indicated by WSP DATA of the WSP μP decoder 310 are the same as the main circuit and signalsystemIt is also supplied to roads. A circuit is a gate arrayIIs a matter of convenience for facilitating the description of the configuration of the present invention.
[0053]
Gate arrayI300 isIf necessary,Different paintingimageTo perform a display format, mainIt acts to expand, compress, or truncate video channels. Luminance component Y_MNIs, The interpolation of the luminance componenttypeIs stored in the first-in-first-out (FIFO) line memory 356 for a time corresponding to. The combined chrominance components U / V_MN are stored in FIFO 358. The luminance and chrominance components Y_PIP, U_PIP and V_PIP of the sub-signal are generated by a demultiplexer 355. The luminance component is subjected to resolution processing by a circuit 357 if necessary, and is expanded by an interpolator 359 if necessary to generate a signal Y_AUX as an output.
[0054]
In some cases, the sub-display may be the same size as the main signal display as shown in FIG. Control of memory associated with in-screen screen processor 320 and video RAM 350aboutTherefore, to fill such a large area, the number of data points, i.e., pixels, may be insufficient. In such a case, it is possible to use the resolution processing circuit 357 to restore a pixel to be replaced with a pixel lost during data compression or reduction to a sub-video signal. This resolution processing can correspond to that performed by the circuit 370 shown in FIG. For example, the circuit 370 can be a dithering circuit, and the circuit 357 can be an inverse dithering circuit.
[0055]
The sub-channel is 640f_H  , While the main channel is 1024f_HBe sampled. The sub-channel FIFO 354 converts data from the sub-channel sample frequency to the main channel clock frequency. In this process, the video signal undergoes 8/5 or 1024/640 compression. This is greater than the 4/3 compression required to correctly display the sub-channel signal. Therefore, the sub-channel is a 4 × 3 small pictureimageMust be decompressed by the interpolator 359 to display correctly. The interpolator 359 is controlled by the interpolator control circuit 371, and the interpolator control circuit 371 itself responds to the WSP μP 340. The amount of decompression required by the interpolator is 5/6. The expansion coefficient X is determined as follows.
[0056]
X = (640/1024) * (4/3) = 5/6
The chrominance components U_PIP and V_PIP are time-delayed by the circuit 367 by a length determined according to the contents of the interpolation of the luminance components, and signals U_AUX and V_AUX are generated as outputs. The Y, U, and V components of the main signal and the sub signal are output signals by controlling the read enable signals of the FIFOs 354, 356, and 358.systemCombined in respective multiplexers 315, 317 and 319 in path 312. Multiplexers 315, 317, and 319 respond to output multiplexer control circuit 321. This output multiplexer control circuit 321 includes clock signals from the in-screen screen processor 320 and the WSP μP 340,lineStart signal, horizontalline·Responds to the counter signal, the vertical blanking reset signal, and the output of the high speed switch. The multiplexed luminance and chrominance components Y_MX, U_MX and V_MX are provided to respective digital / analog converters 360, 362 and 364. As shown in FIG. 4, low-pass filters 361, 363, and 365 are connected to the subsequent stages of the digital-analog converters 360, 362, and 364, respectively. In-screen screen processor 320, gate arrayI300 and various functions of the data reduction circuit are controlled by the WSP μP 340. WSP μP 340 responds to TV μP 216 connected thereto via a serial bus. This serial bus has four lines for data, clock signal, enable signal and reset signal as shown in the figure.line・ It can be a bus. WSPμP340 is gated through WSPμP decoder 310.ITo communicate with various circuits.
[0057]
In one case, 4 × 3 NTSC video is displayedimageIn order to avoid the aspect ratio distortion, it is necessary to perform compression by a factor of 4/3. In another case, the video may be decompressed for horizontal zooming, which usually also involves vertical zooming. Horizontal zooming operations up to 33% can be performed by reducing the compression to less than 4/3. Sample interpolator is luminance video up to 5.5MHz in S-VHS formatofBandwidth is 1024f_H  Since it accounts for a large percentage of the Nyquist aliasing frequency of 8 MHz, it is used to recalculate the incoming video to a new pixel location.
[0058]
As shown in FIG. 6, the luminance data Y_MN is a main signal that recalculates sample values based on video compression or decompression.systemIt is passed through an interpolator 337 in path 304. The function of the switches, ie, the route selectors 323 and 331, is thatsystemInverting the topology of the path 304. That is, for example, these switchesimageThe interpolator 337 may precede the FIFO 356 orimageSelect whether the FIFO 356 should precede the interpolator 337, as required for decompression. Switches 323 and 331 respond to route control circuit 335, which in turn responds to WSP μP 340. It will be recalled that the secondary video signal is compressed for storage in video RAM 350 and only decompression is required for practical purposes. Therefore, the side signalsystemNo equivalent switches are required on the road.
[0059]
In order to perform video compression using the FIFO, for example, it is possible to prohibit writing of every fourth sample into this FIFO. Thereby, 4/3 compression is performed. It is the function of the interpolator 337 to recalculate the luminance samples written to the FIFO so that the data read from the FIFO is smooth, not uneven. Stretching can be performed in exactly the opposite manner as compression. In the case of compression, clock gating information is added to the write enable signal in the form of a prohibition pulse. For data expansion, clock gating information is applied to the read enable signal. As a result, when data is read from the FIFO 356, the data is interrupted (paused). In this case, it is the function of the interpolator 337 at a position subsequent to the FIFO 356 during this process to recalculate the sampled data from the bumpy state to a smooth one. In the case of decompression, data must be interrupted when reading from FIFO 356 and when clocking interpolator 337. This is different from the compression case where data is continuously clocked through the interpolator 337. In both compression and decompression cases, the clock gating operation can be easily performed in a synchronized manner. That is, the event is the system clock 1024f_H  On the basis of the rising edge of
[0060]
Sub signal interpolation is sub signalsystemThis is done on road 306. The PIP circuit 301 operates the video RAM 350, which is a 6-bit Y, U, V, 8: 1: 1 memory, to store incoming video data. Video RAM 350 holds two fields of video data in a plurality of memory locations. Each memory location holds eight bits of data. Each 8-bit position has one 6-bit Y (luminance) sample (640f_H  And two other bits. These other two bits are either high-speed switch data or U or V samples (80f_H  One sampled in the above). The value of the fast switch data indicates which type of field was written to the video RAM. Since two fields of data are stored in the video RAM 350 and the entire video RAM 350 is read during the display period, both fields are read during the display scanning period. The PIP circuit 301 uses the high-speed switch data to determine which field should be read from the memory and displayed. The PIP circuit always reverses the one being written to solve the problem of motion fragmentation.FormatFeelTheRead. Of the field being readformatIs the reverse of what is being displayed, the even field stored in the video RAM will have the top of the field as it is read from memory.lineIs removed and inverted. As a result,imageMaintains correct interlacing without disruption of motion.
[0061]
Clock / synchronization circuit 320 generates the read, write, and enable signals required to operate FIFOs 354, 356, and 358. FIFOs for primary and secondary channels,rearRequired to display inEach of the video linesAbout the partTo the storage locationDayBookIncludingAgainstEnabled. Data is displayed in one or more of the samelineEach onMaterialNeeded to combine data fromIn response to the, From one of the primary and secondary channels (but not both). The FIFO 354 of the sub-channel is written in synchronization with the sub-video signal, but is read out in synchronization with the main video signal. The main video signal component is read into the FIFOs 356 and 358 in synchronization with the main video signal, and is read from the memory in synchronization with the main video. The frequency at which the read function is switched between the main and sub-channels is a function of the particular special effect selected.
[0062]
The generation of another special effect, such as a truncated side-by-side screen, is accomplished by manipulating read and write enable control signals to the line memory FIFO. The processing for this display format is shown in FIG. 7 and FIG. In the case of the truncated juxtaposition display screen, as shown in FIG.line(1/2) * (5/6) = 5/12 of the period, ie, about 41% (post speed up (post speed)d  up)) or the sub-channel is enabledlineActive for 67% of the time period (for pre speed up). This is about 33% cut (about 67% effectiveimage) And 5/6 signal expansion by the interpolator. Main video shown at the top of FIG.・In the channel, the write enable control signal (WR_EN_MN_Y) for the 910 × 8 FIFOs 356 and 358 indicates that the display is valid.lineIt is active for (1/2) * (4/3) = 0.67 of the period, that is, for 67%. This corresponds to a truncation of about 33% and a 4/3 compression ratio applied to the main channel video by the 910 × 8 FIFO.
[0063]
theseIn each of the FIFOs, video data is buffered to be read at a particular point in time. The effective area of time during which data can be read from each FIFO depends on the display format chosen. In the illustrated example of the side-by-side truncation mode, the main channel video is displayed on the left half of the display, and the sub-channel video is displayed on the right half of the display. Any video portion of each waveform is different for the primary and secondary channels as shown. The read enable control signal (RD_EN_MN) of the 910 × 8 FIFO of the main channel isofActive display immediately following the back porch, starting at the beginning of the active videolineActive for 50% of the period. The sub-channel read enable control signal (RD_EN_AX) starts at the falling edge of the RD_EN_MN signal and ends at the start of the front porch of the main channel video.lineActive for the remaining 50% of the period. The write enable control signal is synchronized with the respective FIFO input data (main or sub), while the read enable control signal is・Synchronized with video.
[0064]
The display format shown in FIG.imageIs particularly desirable because it can be displayed in a side-by-side format. This display is particularly effective and suitable for displaying a wide format display ratio, for example, 16 × 9. Most NTSC signals are represented in 4 × 3 format, which of course corresponds to 12 × 9. NTSC images with two 4x3 format display ratiosimageThese imagesimageCan be truncated by 33% or packed 33% to introduce aspect ratio distortion and be displayed on the same 16x9 format display ratio display. Depending on the user's preference,imageThe ratio of truncation to aspect ratio distortion can be set at any point between the 0% and 33% limits. For example, two juxtaposed imagesimage16.7%Shrink (Stuffing), 16.7%.
[0065]
The horizontal display time required for displaying the display ratio of the 16 × 9 format is the same as that for displaying the display ratio of the 4 × 3 format. Because both are regularlineIs 62.5 μsec. Therefore, the NTSC video signal must be speeded up by a factor of 4/3 to maintain the correct aspect ratio without causing distortion. The coefficient of 4/3 is the ratio of the two display formats, 4/3 = (16/9) / (4/3)
Is calculated as To speed up the video signal, a variable interpolator is used in accordance with aspects of the present invention. In the past, FIFOs with different clock frequencies at the input and output were used to perform similar functions. For comparison, if two NTSC × 3 format display ratio signals are displayed on one 4 × 3 format display ratio display,imageMust be distorted, truncated, or a combination of both, by 50%. No speedup equivalent to the speedup required for widescreen is required.
[0066]
Generally, the video display and deflection system are synchronized to the main video signal. The main video signal must be speeded up, as described above, to display on the entire wide screen display. The sub-video signal and the first video signalThatMust be vertically synchronized to the video display. The sub-video signal is delayed in the field memory by a length corresponding to a part of one field period, and thenDuring ~soExtensionIs done. Vice video・The synchronization of the data with the main video data・Video RAM 350 is used as memory for signal expansionofThis is done using a first in first out (FIFO) line memory device 354.
[0067]
Due to the asynchronous nature of the read and write clocks, measures must be taken to avoid read / write pointer collisions. A read / write pointer collision indicates that new data is being written to the FIFO.Before tryingOccurs when old data is read from the FIFO. Also, read / write pointer collisions can cause old data to be read from the FIFO.Before tryingOccurs when new data overwrites the FIFO. The size of the FIFO is the minimum that would be reasonably necessary to avoid read / write pointer collisions.lineRelated to storage capacity.
[0068]
The in-screen screen processor 320 locks the 640f locked to the horizontal sync component of the incoming sub-video signal._H  The operation is performed so that the sub-video data is sampled at the clock. By this operation, orthogonally sampled data can be stored in the video RAM 350. Data is also 640f_H  Must be read from the video RAM at this frequency. This data is the primary and secondary videoMaterialCannot be displayed orthogonally from the video RAM without any changes. To facilitate synchronization of the sub-signal to the main signal, a line memory with independent write and read port clockssystemOn the road, after the output of the video RAM 350.
[0069]
Since the reading and writing of data from the secondary channel FIFO are asynchronous and the read clock frequency is much faster than the write clock frequency, read / write pointer collisions can occur. A read / write pointer collision occurs when a read enable signal is received before old data that has been previously read is replaced with newly written data. InterーThe integrity of the race must also be maintained. To avoid read / write pointer collisions in the secondary channel FIFO, first a sufficiently large memory must be chosen.
[0070]
Interpolation of the signal may be required to add vertical resolution, but the ability to stretch a letterbox format video signal to fill a screen with a wide screen format display ratio is a problem with TVs with wide screen format display ratios. John is a special advantage. According to one aspect of the present invention, there is provided a letterbox format video signal detector that automatically expands a 4x3 format display ratio signal including a 16x9 letterbox format display. . This letterbox format video signal detector will be described in detail with reference to FIGS.
[0071]
Vertical scanning of the display video to increase the vertical height of the letterbox format video signalRate (degree)Is enlarged,imageThe black areas at the top and bottom are eliminated or at least made considerably smaller. The letterbox format video signal detector assumes that the video signal corresponds generally to that shown in FIG. Regions A and C have no active video or a predefinedLuminanceMinimum less than thresholdLuminanceHave a level. Region B is valid video, or at least a predefinedLuminanceVideo greater than threshold・ Luminance ・Have a level. The length of time in each of regions A, B and C is a function of the letterbox format which can range from 16 × 9 to 21 × 9. In the case of a 16 × 9 letterbox format, the duration of each of regions A and C islineIt is about 20 pieces. The letterbox format video signal detector is located in area A and / or CLuminanceCheck the level. Valid video or at least minimum video in region A and / or C・ Luminance ・If a level is found, the letterbox format video signal detector detects the normal 4x3 format display ratio NTSC signal.Material, For example, a logical 0 is provided. However, if video is detected in region B but no video is detected in regions A and C, the video signal is considered to be a letterbox format video signal. In this case, the output signal will be a logical one.
[0072]
The operation of the detector can be improved by hysteresis, as schematically shown in FIG. Once a letterbox format video signal is detected, the display switches to the display required for a normal 4x3 signal unless a certain minimum number of fields of the non-letterbox format video signal are detected. I don't know. Similarly, once a normal 4x3 signal is detected, the display switches to widescreen mode only after the letterbox format has been detected with the minimum number of fields. A circuit 1000 for implementing this technique is shown in FIG. The circuit 1000 isline·Counter 1004, field・It includes a counter 1006 and a detector circuit 1002, where the algorithm described above is executed to analyze the video signal.
[0073]
In another aspect of the invention, the detection of the letterbox format video signal comprises・Each in the fieldlineBy calculating two gradients for The two gradients are calculated using four values,lineThe maximum and minimum values oflineAre required for the maximum and minimum values of. The first slope, called the positive slope, is the current slopelineFrom the maximum value oflineBy subtracting the minimum value of. The second slope, called the negative slope, islineFrom the maximum value oflineIs formed by subtracting the minimum value of Depending on the content of the scene, either of these gradients has a positive or negative value, but the negative values of both gradients are negligible. This is because at any given time, only one gradient will be negative, and the magnitude of a gradient with a positive value will always be greater than or equal to the magnitude of a gradient with a negative value. This simplifies the circuit by eliminating the need to calculate the absolute value of the gradient. If either slope has a positive value above a programmable (programmable) threshold, then the currentlineOr before itlineIt is considered that the video exists in either of them. These values are videoMaterialCan be used by a microprocessor to determine if is in letterbox format.
[0074]
A circuit 1010 for implementing this method of letterbox format video signal detection is shown in FIG. The circuit 1010 isLuminanceAn input filter;lineA maximum value (max) detector 1020,lineA minimum value (min) detector 1022 and an output unit 1024 are included.LuminanceThe input filter includes finite impulse response (FIR) stages 1012 and 1014 and adders 1016 and 1018. The letterbox format video signal detection circuit 1010 is a digital signal from a widescreen processor.・ Luminance ・It operates based on the data Y_IN. Input filters have been used to improve noise performance and make detection more reliable. Basically, this filter consists of two cascaded FIR stages with the following transfer functions:
[0075]
H (z) = (1/4) * (1 + Z-1) * (1 + Z-3)
The output of each stage is truncated to 8 bits (divided by 2) so that a DC gain of 1 is maintained.
[0076]
lineThe maximum value detector 1020 includes two registers. The first register islineIt contains the maximum pixel value (max pix) at the current point in the period. This register islineAt the beginning of the period, SOL (Start of Line,lineIt is initialized to a value of 80h by a pulse of one clock width indicated by (start). This value 80h represents the smallest possible value for an 8-bit number in 2's complement format. This circuit is effective video·lineAbout 70% ofYes(High)Is enabled by a signal indicated by LTRBX EN. The second register islineContains the maximum pixel value (max line) for the whole,lineIt is updated once every period. inputLuminanceData Y_IN is compared with the current maximum pixel value stored in the maximum pixel value register. inputLuminanceIf the data exceeds the register value, the maximum pixel value register will be・Updated in cycles. video·lineAt the end of this, this maximum pixel value register will belineContains the maximum value throughout the part. Next video·lineAt the beginning of the maximum pixel value registerline·Loaded into register.
[0077]
lineThe minimum value detector 1022line·The register islineOperates in the same manner except that it contains the minimum pixel value for. The minimum pixel value is initialized to the value 7Fh. This value is the maximum possible pixel value for an 8 bit number in 2's complement format.
[0078]
Output unit 1024 is maximumline·Register value and minimumline·Take the register value andline8 bits updated once every time・Store in the latch. Next, two slopes are calculated: a positive slope and a negative slope. The first in a field where one of these slopes is positive and greater than a programmable thresholdlineAnd the firstlineRegister for that timeline·An enable signal is generated that allows it to be loaded with the count value. All slopes where one of the slopes is positive and exceeds a programmable thresholdlineEvery lastlineRegister of that timeline·Another enable signal is generated that allows it to be loaded with the count value. In this way, the finalline·The register is the last of the fields where the threshold is exceededlineTo accommodate. Both of these enable signals areline24 andlineIt can only occur between 250. By doing this,Subtitle broadcastingInformation (closed captioning information) and VCR head switching transition(VC R head switching transients )Erroneous detection based on the information can be prevented. At the beginning of each field, the circuit is reinitialized and the firstline·Register and finalline·The values in the registers are loaded into the respective letterbox format end registers. The LTRBX_BEG signal and the LTRBX_END signal indicate the start point and end point of the letterbox format video signal, respectively.
[0079]
FIG. 16 shows a letterbox format video signal detector as part of the vertical size control circuit 1030. The vertical size control circuit includes a letterbox format video signal detector 1032, a vertical display control circuit 1034, and a three-state output device 1036. According to the configuration of the invention, the letterbox format video signal detector automatically performs vertical zoom or expansion of a signal of a 4x3 format display ratio including a letterbox format display of a 16x9 format display ratio. Can be. When the output signal VERTICAL SIZE ADJ is activated, the vertical deflection height is increased by 4/3 (see FIG. 10) so that the effective video portion of the letterbox format video signal is free of image aspect ratio distortion. Will be able to fill widescreen.
[0080]
Although not shown, in yet another embodiment, the letterbox format video signal detector comprises a letterbox format video signal.MaterialAnd a circuit for decoding a codeword or signal carried by the device indicating that the signal is in letterbox format.
[Brief description of the drawings]
1 (a) to (i) are useful for explaining various display formats of a wide screen television.
FIG. 2f of a wide screen television according to various aspects of the invention._H  FIG. 3 is a block diagram of an operation performed by horizontal scanning.
FIG. 3 is a block diagram of the wide screen processor shown in FIG. 2;
FIG. 4 is a block diagram showing details of a wide screen processor shown in FIG. 3;
FIG. 5 is a block diagram 4 of the in-screen screen processor shown in FIG. 4;
FIG. 6 shows a gate array shown in FIG.IIn the block diagram of the main signalsystemRoad, sub signalsystemPath, output signalsystemThe road is shown.
FIG. 7 is a timing diagram used to explain the generation of the display format shown in FIG. 1D using a sufficiently truncated signal.
FIG. 8 is a timing chart used to explain the generation of the display format shown in FIG. 1D using a sufficiently truncated signal.
FIG. 9f_H  -2f_H  Internal 2f in conversion_H  FIG. 3 is a block diagram of a circuit that generates a signal.
10 is a combination block and circuit diagram for the deflection circuit shown in FIG.
FIG. 11 is a block diagram of an RGB interface shown in FIG. 2;
FIG. 12 is a diagram useful for explaining the operation of a letterbox format video signal detector.
FIG. 13 is a diagram useful for explaining the operation of the letterbox format video signal detector.
FIG. 14 is a block diagram of a letterbox format video signal detector described in connection with FIGS. 12 and 13;
FIG. 15 is a block diagram of an alternative circuit for making a letterbox format video signal detector.
FIG. 16 is a block diagram of a vertical size control circuit including a letterbox format video signal detector.
[Explanation of symbols]
20 Video signal input section
30 Widescreen display
40 1f_H~ 2f_Hconverter
50 deflection circuit
60 RGB interfaceーFace
300 Gate ArrayI
304 gate arrayIInner main signalsystemRoad
306 gate arrayIInner auxiliary signalsystemRoad
310 WSP μP decoder
312 Output signalsystemRoad
315 multiplexer
317 multiplexer
319 Multiplexer
335 Route control circuit
337 Interpolator
357 Resolution processing circuit (dithering)
354 FIFO line memory
356 FIFO line memory
358 FIFO line memory
359 interpolator
370 Resolution processing circuit (reverse dithering)
371 Interpolator control circuit
500 Vertical size adjustment circuit
502 constant current source
504 capacitor
506 transistor
508 Variable current source
512 vertical deflection coil
1010 Letter format video signal detection circuit
1020lineMaximum value detector
1022lineMinimum detector
1024 output unit
1030 Vertical size control circuit
1032 Letter format video signal detector
1034 Vertical display control circuit
1036 3-state output device

Claims

Video display means having a wide format display ratio;
A letterbox detector for determining that an image whose range is defined by an input video signal is in letterbox format , wherein the input video signal is a valid video signal if the input video signal is in letterbox format. Region and first and second regions having substantially no valid video region, and enabled during less than the entirety of each vertical interval of the input video signal to avoid false detections. and letterbox detectors,
Wherein the letterbox detector that determine that said image that range is defined by the input video signal is one having the letterbox format, and means that controls the expansion of the size of the image in enlarged the effective video region, and means to control to substantially fill the screen of the video display means having the wide format display ratio,
A video display control device comprising:

The video display control device according to claim 1, wherein the letterbox detector is further enabled only for a part of each horizontal line of the input video signal .

3. The video display control device according to claim 2, wherein the letterbox detector is enabled only for a certain range of the horizontal lines in each vertical interval of the input video signal .

The video display controller of claim 1, wherein the letterbox detector is enabled for only a range of the horizontal lines in each vertical interval of the input video signal .

2. The letterbox detector of claim 1, wherein the letterbox detector is not enabled during horizontal lines of the input video signal that may include VCR head switching transients on the horizontal lines of the input video signal . Video display control device.

6. The video display control device according to claim 5, wherein the letterbox detector is not enabled during a horizontal line of the input video signal which may include closed caption information .

The video display control device according to claim 1, wherein the letterbox detector is not enabled during a line that may include closed caption information in a horizontal line of the input video signal.