JP3572026B2

JP3572026B2 - Pulse train detector

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Publication number: JP3572026B2
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Authority: JP
Inventors: 功廣濱
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-03-12
Filing date: 2001-03-12
Publication date: 2004-09-29
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Description

【０００１】
【発明の属する技術分野】
この発明は、複数のパルス列が混在した到来パルス列を、各々のパルス列に分離するパルス列検出装置に関するものである。
【０００２】
【従来の技術】
例えば、複数のレーダ基地から送信された電波諸元の異なる複数のレーダ波（パルス）を受けた航空機が、対抗処置を講じるなどのため、それら複数のパルスが混在したパルス列を各々のパルス列に分解して、別々に解析することが必要になる。
図１５は、例えば、従来の一般的なパルス列分析装置のブロック図である。同図において、１は複数のパルス列が混在して入力されるパルス列入力端子、２はパルス列入力端子１に入力されたパルス列を、あらかじめ定めた一定時間又は一定のパルス数まで蓄積するパルス蓄積メモリ、３はパルス蓄積メモリ２に蓄積されたパルス列を読み出して分析するパルス列分析回路、７はパルス列分析回路３が出力した分析結果から目標（例えば対抗処置を講じたい相手レーダ波を目標と呼ぶ）とするパルス列のデータを確立する目標確立回路、８は目標データ出力端子である。
【０００３】
次に動作について説明する。
入力端子１から受信したパルス列が入力され、パルス蓄積メモリ２に蓄積さ
れる。パルス蓄積メモリ２にあらかじめ定めたパルス数が蓄積された場合、又は蓄積開始後、あらかじめ定めた時間が経過した場合、蓄積されたパルス列について、パルス列分析回路３でパルス列の分析を行い、キャリア周波数、パルス幅、パルス振幅、到着時刻などが出力される。分析した結果からそれぞれの目標を確立し、目標データ出力端子８からパルス列を構成するパルスデータの平均値、分散等を目標データとして出力する。即ち、あらかじめ定めた所定の時間長さの１回分のパルス列を蓄積して処理する構成となっている。
【０００４】
【発明が解決しようとする課題】
従来のパルス列分析装置は、以上のように１回分のパルス列を蓄積して処理する構成となっているため、パルス繰り返し周期が蓄積時間よりも長いパルス列と、パルス繰り返し周期が蓄積時間よりも短いパルス列とが混在しているパルス列を分析した場合、短いパルス繰り返し周期の目標の分析は確実に行えるが、長いパルス繰り返し周期の目標についてはパルス列に含まれるパルス数が少ないため、分析が困難であるという問題があった。
【０００５】
本発明は、上記のような問題点を解決するためになされたもので、複雑に重なりあった、繰り返し周期が様々な複数のパルス列の混在するパルス列を精度良く検出し、個々のパルス列に分離して分析することを目的とする。
【０００６】
【課題を解決するための手段】
この発明によるパルス列検出回路は、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリの内の少なくとも１個に接続され、蓄積されたパルス列から、指令されたパルス列を除去するパルス列除去回路、
パルス列除去回路が接続されていない複数のパルス列蓄積メモリか、又は、パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづきパルス列除去回路に除去すべきパルス列を指令する複数のパルス列分析回路、
複数のパルス列分析回路が出力した分析結果にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【０００７】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリの内の少なくとも１個に接続され、蓄積されたパルス列から指令されたパルス列を除去するパルス列除去回路、
パルス列除去回路が接続されていない複数のパルス列蓄積メモリか、又は、パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列から、与えられた過去の分析結果にもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづきパルス列除去回路に除去すべきパルス列を指令する複数のＡ型パルス列分析回路、
複数のＡ型パルス列分析回路が出力した分析結果を記憶するとともに、必要に応じて記憶内容を複数のＡ型パルス列分析回路に与える分析結果メモリ、
複数のＡ型パルス列分析回路が出力した分析結果にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【０００８】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリの内の少なくとも１個に接続され、蓄積されたパルス列から指令されたパルス列を除去するパルス列除去回路、
パルス列除去回路が接続されていない複数のパルス列蓄積メモリか、又は、パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづきパルス列除去回路に除去すべきパルス列を指令する複数のＢ型パルス列分析回路、
複数のＢ型パルス列分析回路のそれぞれの分析結果出力にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路、
目標確立回路が確立したパルス列信号の確立データを記憶するとともに、必要に応じて記憶内容を複数のＢ型パルス分析回路に与える目標確立データメモリを備えたものである。
【０００９】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリのそれぞれに接続され、パルス列を分析処理してこの分析結果を出力する複数のパルス列分析回路、
複数のパルス列分析回路がそれぞれ出力した分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、比較回路が警告信号を出力したとき、複数のパルス列蓄積メモリの出力したパルス列を、再度、分析する再パルス列分析回路、
複数のパルス列分析回路の出力、又は、再パルス分析回路の出力にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【００１０】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリのそれぞれに接続され、与えられた過去の分析結果にもとづいてパルス列から抽出パルス列を抽出するとともに、この抽出パルス列を分析処理してその分析結果を出力する複数のＡ型パルス列分析回路、
複数のＡ型パルス列分析回路が出力した分析結果を記憶するとともに、必要に応じて記憶内容を複数のＡ型パルス列分析回路に与える複数の分析結果メモリ、複数のＡ型パルス列分析回路がそれぞれ出力した分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、
比較回路が警告信号を出力したとき、抽出パルス列を、再度、分析する再パルス列分析回路、
複数のＡ型パルス列分析回路の出力、又は、再パルス分析回路の出力にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【００１１】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリのそれぞれに接続され、与えられた過去のパルス列確立データにもとづいてパルス列蓄積メモリが蓄積したパルス列から抽出パルス列を抽出するとともに、この抽出パルス列を分析処理してその分析結果を出力する複数のＢ型パルス列分析回路、
複数のＢ型パルス列分析回路がそれぞれ出力した分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、
比較回路が警告信号を出力したとき、抽出パルス列を、再度、分析する再パルス列分析回路、
複数のＢ型パルス列分析回路の出力、又は、再パルス列分析回路の分析結果にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【００１２】
また、再パルス列分析回路は、比較回路が警告信号を出力したとき、複数のパルス蓄積メモリの内、蓄積した時間の最も長い、又は、パルス数の最も多いパルス蓄積メモリの出力したパルス列を、再度、分析するものである。
【００１３】
また、再パルス列分析回路は、比較回路が警告信号を出力したとき、抽出パルス列の内、蓄積した時間の最も長い、又は、パルス数の最も多いパルス蓄積メモリから抽出された抽出パルス列を、再度、分析するものである。
【００１４】
また、複数とは２としたものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について、図面に基づき説明する。
実施の形態１．
この発明の理解を助けるため、まず、２つのパルス列の分離が可能なものについて説明する。図１はこの発明の実施の形態１に係るパルス列検出装置の構成を表すブロック図である。図に於いて、１は分析対象である複数のパルス列が混在しているパルス列を入力するパルス列入力端子、２はパルス列入力端子１に入力されたパルス列を蓄積する第１のパルス蓄積メモリ、３は第１パルス蓄積メモリ２に蓄積されたパルス列を分析する第１のパルス列分析回路、４は第１のパルス蓄積メモリ１より容量の大きな第２のパルス蓄積メモリ、５は第２のパルス列蓄積メモリ４に接続され、前記蓄積されたパルス列から、指令されたパルス列を除去する第２パルス列除去回路、６は第２のパルス列分析回路、７は目標確立回路、８は目標データ出力端子である。なお、ここで各部の名称として・・回路と称しているが、これは必ずしもハードウェアで構成された回路のみを意味するものではなく、例えばＣＰＵとソフトウェアで構成された特定の処理機能を有するものをも意味する。
【００１６】
次に図１の構成のパルス列検出装置の動作について説明する。
パルス列入力端子１から入力したパルス列は、第１，第２の蓄積メモリ２，４に同時に蓄積開始される。そして時間ａの間、第１のパルス蓄積メモリ２に蓄積され、また、時間ｂの間、第２のパルス蓄積メモリ４に蓄積される。ここで、ｂ＞ａであり、図２に示すように時間ａは時間ｂの中に含まれている。第１又は第２のパルス蓄積メモリにパルス列が蓄積されると、それぞれに接続されたパルス列分析回路が分析を開始する。第１のパルス蓄積メモリ２は第２のパルス蓄積メモリ４より容量が小さいので、少ないパルス数で（短い時間で）蓄積が完了するので、第１のパルス列分析回路３で先に分析が開始され、その結果はパルス列除去回路５に与えられる。そして再び第１のパルス蓄積メモリ２で蓄積が開始される。
【００１７】
例えば第１、第２のパルス蓄積メモリ２、４の容量差が２．１倍の場合、第２のパルス蓄積メモリ４の蓄積が完了する前に、もう一度、第１のパルス蓄積メモリ２の蓄積が完了し、パルス列分析回路３で分析され、その結果がパルス列除去回路５に与えられる。
第２のパルス蓄積メモリ４の蓄積が完了するとパルス列除去回路５に送られ、パルス列分析回路３から与えられた（検出済みの）パルス列について、時間ａだけてなく時間ｂの全域から抽出が行われる。そして、例えば該当するパルスの各々に検出済みのマークがつけられる。そしてマークがついていないパルスについて第２のパルス列分析回路６で分析を行い、その結果から、第１のパルス列分析回路３が分析したのとは異なるもう一つのパルス列の分析結果が得られる。
そして、第１のパルス列分析回路３と第２のパルス列分析回路６の結果が目標確立回路７へ送られて、目標データとして出力される。第１のパルス列分析回路３の分析結果はパルス列除去回路５と第２のパルス列分析回路６とを経由して目標確立回路７へ送られる。
【００１８】
容量の異なる２種類のパルス蓄積メモリを使用することにより、長、短、２つのパルス繰り返し周期に応じたいずれかの最適なパルス数で分析することができ、目標分離性能が向上する。また、大きなパルス蓄積メモリを単独で使用した場合は、分析パルス数が多くなるため、処理に時間を要するが、本発明のように大小、２つのパルス蓄積メモリを使用し、少ないパルス数で分析した結果を事前に抽出しておくことにより、トータルの処理時間の短縮が可能となる。
【００１９】
理解を助けるため図２に、処理されるパルス列の例を示して、説明する。
図２において、２００は入力パルス列であり、これは短い繰り返し周期のパルス列２０１と、長い繰り返し周期のパルス列２０２とが混在して成り立っていることを示している。
２０３は第１蓄積メモリ２に蓄積された蓄積パルス列であり入力パルス列２００から時間長さａの部分について蓄積されたものである。２０４は第２蓄積メモリ４に蓄積された蓄積パルス列であり入力パルス列２００から時間長さｂの部分について蓄積されたものである。
蓄積パルス列２０３には短い繰り返し周期のパルス列２０１のみが完全に蓄積されているので、第１パルス列分析回路３が分析するとパルス列２０１についての分析データのみが得られる。そしてこのデータは目標確立回路７に送られるとともに、第２パルス列除去回路５に与えられる。
第２パルス列除去回路５は蓄積パルス列２０４からパルス列２０１のパルスを除去する。除去した残りはパルス列２０５で示す。これはパルス列２０２のパルス列と同じものとなる（長さは時間ｂ）。そして第２パルス列分析回路６はパルス列２０５（２０２と同じ）についての分析結果を目標確立回路７に出力する。かくして２つのパルス列２０１と２０２について完全に分離がなされたわけである。
【００２０】
図１において、第１パルス蓄積メモリ２の後ろには第１パルス列除去回路を設けていないが、図３に第１パルス列除去回路５１を挿入した場合を示すように、回路の対称性を保つためにも、設けてもかまわない。この場合、除去すべきパルスのデータとしては、既知のパルス列データ５２などを用いるのがよく、このような既知パルス列データが無い場合には、第１パルス列除去回路５１は、データが与えられないので除去動作はしないことになる。
【００２１】
実施の形態２．
図４はこの発明の実施の形態２に係るパルス列検出装置の構成を表すブロック図である。図４のものは実施の形態１の図１のものを複数のパルス列に対応できるように回路数を増やしたものである。
図に於いて、１４は第Ｎのパルス蓄積メモリ、１５は第Ｎのパルス列除去回路、１６は第Ｎのパルス列分析回路である。第２のパルス蓄積メモリ４と第Ｎのパルス列蓄積メモリ１４との間に（Ｎ−２）組の同様の回路が挿入されているが、図示は省略している。
第Ｎのパルス列除去回路１５は、第（Ｎ−１）のパルス列分析回路が分析したパルス列を、第Ｎのパルス蓄積メモリ１４の出力パルス列から削除するものである。
実施の形態１の図１では、パルス蓄積メモリと、パルス列除去回路（第１列目にはないが）と、パルス列分析回路とからなる処理回路の組を２組使用していたが、本実施の形態では、３組以上のＮ組の処理回路を使用することにより、複数のパルス繰り返し周期のパルス列を含むパルス列に応じた最適なパルス数の幅が広がり、分析精度が向上する。
【００２２】
実施の形態３．
図５はこの発明の実施の形態３に係るパルス列検出装置の構成を表すブロック図である。図５に於いて、２１は第１のＡ型パルス列分析回路（以下、省略して第１Ａパルス分析回路という）で、他から与えられた過去の分析結果にもとづいてフィルターを構成し、入力されたパルス列の中から、目標とするパルス列を選択して分析する機能を備えている。１０は第１の分析結果メモリで、第１Ａパルス列分析回路２１の出力する分析結果を記憶し、また、必要に応じて記憶内容を第１Ａパルス列分析回路２１へ出力する。
２２は第２のＡ型パルス列分析回路（第２Ａパルス列分析回路）でその機能は第１Ａパルス分析回路２１と同じく、他から与えられた過去の分析結果にもとづいてフィルターを構成し、入力されたパルス列の中から、目標とするパルス列を選択して分析する。１２は第２の分析結果メモリで、第２Ａパルス列分析回路２２の出力する分析結果を記憶し、また、必要に応じて記憶内容を第２Ａパルス列分析回路２２へ出力する。
【００２３】
次に、図５の動作について説明する。
最初、図５のパルス列検出装置が動作しはじめるとき、第１、第２の分析結果メモリ１０、１２には何も記憶されていない。この状態では、第１Ａ、第２Ａパルス列分析回路２１、２２は、実施の形態１の図１の第１、第２のパルス列分析回路３、６と同様に動作する。そしてその結果は第１、第２の分析結果メモリ１０、１２に記憶される。
次に、新たなパルス列が第１、第２のパルス蓄積メモリ２、４に蓄積されたとき、第１Ａ、第２Ａパルス列分析回路２１、２２は、まず、第１、第２の分析結果メモリ１０、１２に記憶されている過去の分析結果データを受け取り、これに基づいて図示しない選択フィルターを構成する。そしてこの選択フィルターにより、過去の分析データに類似したパルス列を選択し、このパルス列を詳細に分析してより精度の高い分析結果を出力する。
【００２４】
上記選択の方法はいろいろあるが、例えばメモリされていた過去の分析データにもとづき、ある範囲のパルス間隔、ある範囲のパルス周波数、ある範囲のパルス繰り返し周期などを設定し、このような特性のパルスのみを通過させるディジタルフィルターを構成し、第１、第２の蓄積メモリのパルスをフィルタリングすればよい。
【００２５】
このように、過去の分析で得られた結果を保存し、そのデータを使って、目標とするパルス列を抽出したのち、分析することにより、複雑なパルス列の場合の分析精度が向上し、かつ処理時間の短縮が可能となる。
【００２６】
実施の形態４．
図６はこの発明の実施の形態４に係るパルス列検出装置の構成を表すブロック図で、実施の形態３の図５のものの回路構成を増やしたものである。
図に於いて、１５は第Ｎのパルス列除去回路、２３は第ＮのＡパルス列分析回路、２４は第Ｎの分析結果メモリである。実施の形態３の図５では、パルス蓄積メモリと、パルス列除去回路（第１列目にはないが）と、Ａ型パルス列分析回路と、分析結果メモリからなる処理回路の組を２組使用していたが、３組以上のＮ組の処理回路を使用することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
なお、図５、図６では各分析結果メモリは、各回路ごとに別々のブロックで表しているが、無論１つのブロックに纏められているものであっても構わない。
また、パルス列除去回路は第２〜第Ｎまで用いているが、いずれかの回路に１つ用いるだけでもそれなりの効果は得られる。
【００２７】
実施の形態５．
図７はこの発明の実施の形態５に係るパルス列検出装置の構成を表すブロック図である。
図に於いて、３１は第１のパルス列蓄積メモリ２に接続され、出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき第２のパルス列除去回路５に除去すべきパルス列を指令する第１のＢ型パルス列分析回路である。３２は第２のパルス列除去回路５に接続され、出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力する第２のＢ型パルス列分析回路である。
２５は確立データメモリで、目標確立回路７が出力した前回の確立データを保存しており、必要に応じて第１Ａ、第２Ａパルス列分析回路２１、２２に記憶内容を出力することができる。
第１Ｂ、第２Ｂパルス列分析回路３１、３２は、確立データメモリ２５が記憶している過去の確立データを用いて、図示しない選択フィルターを構成する。そしてこの選択フィルターにより、過去の確立データに類似したパルス列を選択し、このパルス列を詳細に分析してより精度の高い分析結果を出力する。この実施の形態では目標確立した確かなデータを使って分析することにより、実施の形態３、４の分析結果を用いる場合に比べて更に分析精度が向上する。
【００２８】
実施の形態６．
図８はこの発明の実施の形態６に係るパルス列検出装置の構成を表すブロック図である。３３は第Ｎのパルス列除去回路１５に接続され、出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力する第ＮのＢ型パルス列分析回路である。
実施の形態５では、パルス蓄積メモリと、パルス列除去回路（第１列目にはないが）と、Ｂ型パルス列分析回路と、確立データメモリ２５（最終段列のみ）からなる処理回路の組を２組使用していたが、本実施の形態では、３組以上のＮ組の処理回路を使用することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
また、パルス列除去回路は第２〜第Ｎまで用いているが、いずれかの回路に１つ用いるだけでもそれなりの効果は得られる。
【００２９】
実施の形態７．
図９はこの発明の実施の形態７に係るパルス列検出装置の構成を表すブロック図である。２種類の蓄積パルス数（又は時間ａと時間ｂ）で、第１、第２のパルス蓄積メモリ２、４に、同じパルス列の信号を別々に蓄積して、別々にパルス分析する。そして同じパルス列についての分析データを２つのパルス列分析回路から得る。図に於いて、１８は第１、第２のパルス列分析回路３、６の出力を比較する比較回路である。例えば、パルス繰り返し周期、パルス周波数、振幅その他の項目についてそれぞれ比較が行われる。この内のどれか一つでもその差にあらかじめ定めた所定以上の差があるときには、このパルス列については、再度、パルス分析することにより、分析精度が向上する。この再度の分析の場合に、第１、第２のどちらのパルス蓄積メモリのパルスを分析してもよいが、例えばより長いパルス列（図９の例では第２のパルス蓄積メモリ４のパルス列）について再分析を行う。
図９には、実施の形態１の図１に用いたパルス列除去回路５を用いていない。これは２つの蓄積回路の両方から、同じパルス列についての分析データを得るためである。この実施の形態では、最初に何らかの原因で間違った分析をしてしまった場合でも、再度の分析により修正され、正しい結果が出力される。
【００３０】
実施の形態８．
図１０はこの発明の実施の形態８に係るパルス列検出装置の構成を表すブロック図である。図１０のものは実施の形態７の図９のものの回路数をＮ個（３個以上）に増やしたものである。図１０ではパルス蓄積メモリとパルス分析回路とを含む回路を３列以上用いる。そして各パルス列分析回路の分析結果を比較し、あるデータの広がりがあらかじめ定めた所定のレベルを越えている場合には、その時のパルス分析結果が信用出来ないものとして、再度、蓄積されているパルス列の最も長いパルス列（図１０の場合は第Ｎのパルス蓄積メモリ１４のパルス列）を分析することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
また、パルス列除去回路は第２〜第Ｎまで用いているが、いずれかの回路に１つ用いるだけでもそれなりの効果は得られる。
【００３１】
実施の形態９．
図１１はこの発明の実施の形態９に係るパルス列検出装置の構成を表すブロック図である。図１１では、過去の分析で得られた結果を第１、第２の分析結果メモリ１０、１２に保存している。そして、第１Ａ、第２Ａパルス列分析回路２１、２２はそのデータを使って分析する（実施の形態４と同様に、そのデータを使ってパルス列をフィルターリングし、過去の分析結果に類似するパルスを抽出してから分析する）ことにより、複雑なパルス列の場合の分析精度が向上し、かつ処理時間の短縮が可能となる。
【００３２】
実施の形態１０．
図１２はこの発明の実施の形態１０に係るパルス列検出装置の構成を表すブロック図である。図１２の構成では、パルス蓄積メモリとパルス列分析回路と分析結果メモリとを含む回路を３列以上用いる。各パルス列分析回路は分析に際して分析結果メモリに蓄積されている過去の分析結果を参照して分析を行う。そして各パルス列分析回路の分析結果を比較し、あるデータの広がりがあらかじめ定めた所定のレベルを越えている場合には、その時のパルス分析結果が信用出来ないものとして、再度、蓄積されているパルス列の最も長いパルス列（図１２の場合は第Ｎのパルス蓄積メモリ１４のパルス列）を分析することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
また、パルス列除去回路は第２〜第Ｎまで用いているが、いずれかの回路に１つ用いるだけでもそれなりの効果は得られる。
【００３３】
実施の形態１１．
図１３はこの発明の実施の形態１１に係るパルス列検出装置の構成を表すブロック図である。図１３では、目標確立された確かなデータは、確立データメモリ２５に保存される。第１Ａ、第２Ａパルス列分析回路２１、２２は確立データメモリ２５に記憶された過去の確立データを用いて分析することにより、更に分析精度が向上する。
【００３４】
実施の形態１２．
図１４はこの発明の実施の形態１２に係るパルス列検出装置の構成を表すブロック図で、図１３のものの回路数をＮ個にしたものである。図１４の構成では、パルス蓄積メモリとパルス列分析回路と確立データメモリとを含む回路を３列以上用いる。各Ａ型パルス列分析回路は分析に際して確立データメモリに蓄積されている過去の確立データを参照して分析を行う。そして各パルス列分析回路の分析結果を比較し、データの広がりがあらかじめ定めた所定のレベルを越えている場合には、その時のパルス分析結果が信用出来ないものとして、再度、蓄積されているパルス列の最も長いパルス列（図１４の場合は第Ｎのパルス蓄積メモリ１４のパルス列）を分析することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
【００３５】
【発明の効果】
以上のように、この発明のパルス列検出装置は、複数のパルス蓄積回路を用いて、長さの異なるパルス列を蓄積したのち、分析しているので、パルス列の分離がより容易に行われる。
【００３６】
また、パルス列蓄積メモリの内のパルス列除去回路が接続されていないもの、又は、パルス列除去回路に接続され、それぞれから出力されたパルス列から、与えられた過去の分析結果にもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき前記パルス列除去回路に除去すべきパルス列を指令するＮ個のＡ型パルス列分析回路を用いているので、パルス列の分析がより精密に行われる。
【００３７】
また、パルス列蓄積メモリの内のパルス列除去回路が接続されていないもの、又は、パルス列除去回路に接続され、それぞれから出力されたパルス列から、与えられた過去の確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき前記パルス列除去回路に除去すべきパルス列を指令するＮ個のＢ型パルス列分析回路を用いているので、パルス列の分析がより精密に行われる。
【００３８】
また、比較回路を用いてパルスの分析結果を互いに比較し、誤差の大きい場合には再分析を行うようにしたので、パルス列の分析に間違いがあっても修正される。
【００３９】
また、Ａ型パルス分析回路と比較回路とを用いているので、パルス列の分析がより精密に行われ、また、パルス列の分析に間違いがあっても修正される。
【００４０】
また、Ｂ型パルス分析回路と比較回路とを用いているので、パルス列の分析がより精密に行われ、また、パルス列の分析に間違いがあっても修正される。
【００４１】
また、再パルス分析回路は蓄積した時間または蓄積したパルス数の最も長いパルス列を再分析するので、修正がより正確に行われる。
【００４２】
また、再パルス分析回路は蓄積した時間または蓄積したパルス数の最も長いパルス列から抽出された抽出パルス列を再分析するので、修正がより正確に行われる。
【００４３】
また、複数の回路数は２回路としているので、回路が単純であるわりに、効果が大きい。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るパルス列検出装置の構成を表すブロック図である。
【図２】図１の動作を説明するためのパルス列の図である。
【図３】図１の構成を説明するためのパルス列検出装置の他の構成を表すブロック図である。
【図４】この発明の実施の形態２に係るパルス列検出装置の構成を表すブロック図である。
【図５】この発明の実施の形態３に係るパルス列検出装置の構成を表すブロック図である。
【図６】この発明の実施の形態４に係るパルス列検出装置の構成を表すブロック図である。
【図７】この発明の実施の形態５に係るパルス列検出装置の構成を表すブロック図である。
【図８】この発明の実施の形態６に係るパルス列検出装置の構成を表すブロック図である。
【図９】この発明の実施の形態７に係るパルス列検出装置の構成を表すブロック図である。
【図１０】この発明の実施の形態８に係るパルス列検出装置の構成を表すブロック図である。
【図１１】この発明の実施の形態９に係るパルス列検出装置の構成を表すブロック図である。
【図１２】この発明の実施の形態１０に係るパルス列検出装置の構成を表すブロック図である。
【図１３】この発明の実施の形態１１に係るパルス列検出装置の構成を表すブロック図である。
【図１４】この発明の実施の形態１２に係るパルス列検出装置の構成を表すブロック図である。
【図１５】従来のパルス列検出装置の構成を表すブロック図である。
【符号の説明】
１パルス列入力端子、２第１のパルス蓄積メモリ、
３第１のパルス列分析回路、４第２のパルス蓄積メモリ、
５第２のパルス列除去回路、６第２のパルス列分析回路、
７目標確立回路、８目標データ出力端子、
１０第１の分析結果メモリ、１２第２の分析結果メモリ、
１４第Ｎのパルス蓄積メモリ、１５第Ｎのパルス列除去回路、
１６第Ｎのパルス列分析回路、１７第Ｎの分析結果メモリ、
１８比較回路、１９再パルス列分析回路、
２１第１のＡ型パルス列分析回路、２２第２のＡ型パルス列分析回路、
２３第ＮのＡ型パルス列分析回路、２５確立データメモリ、
３１第１のＢ型パルス列分析回路、３２第２のＢ型パルス列分析回路、
３３第ＮのＢ型パルス列分析回路、５１第１のパルス列除去回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a pulse train detection device that separates an incoming pulse train in which a plurality of pulse trains are mixed into respective pulse trains.
[0002]
[Prior art]
For example, an aircraft that received multiple radar waves (pulses) with different radio wave specifications transmitted from multiple radar bases would take a countermeasure, etc., and decompose the pulse train containing these multiple pulses into individual pulse trains. And separate analysis is required.
FIG. 15 is a block diagram of a conventional general pulse train analyzer, for example. In the figure, reference numeral 1 denotes a pulse train input terminal into which a plurality of pulse trains are mixedly inputted, and 2 denotes a pulse accumulation memory for accumulating a pulse train inputted to the pulse train input terminal 1 for a predetermined fixed time or a predetermined number of pulses. Reference numeral 3 denotes a pulse train analysis circuit for reading and analyzing the pulse train stored in the pulse storage memory 2, and reference numeral 7 designates a target (for example, a target radar wave to be subjected to countermeasures is referred to as a target) based on the analysis result output from the pulse train analysis circuit 3. A target establishment circuit for establishing data of the pulse train, and 8 is a target data output terminal.
[0003]
Next, the operation will be described.
The pulse train received from the input terminal 1 is input and stored in the pulse storage memory 2.
It is. When a predetermined number of pulses are stored in the pulse storage memory 2 or when a predetermined time has elapsed after the start of the storage, the stored pulse train is analyzed by the pulse train analyzing circuit 3 to analyze the carrier frequency, The pulse width, pulse amplitude, arrival time, and the like are output. Each target is established from the result of the analysis, and the average value, variance, etc. of the pulse data constituting the pulse train are output from the target data output terminal 8 as target data. That is, one pulse train of a predetermined time length is stored and processed.
[0004]
[Problems to be solved by the invention]
Since the conventional pulse train analyzer is configured to accumulate and process one pulse train as described above, a pulse train having a pulse repetition cycle longer than the accumulation time and a pulse train having a pulse repetition cycle shorter than the accumulation time are provided. When analyzing a pulse train in which both are mixed, analysis of a target with a short pulse repetition period can be performed with certainty, but analysis of a target with a long pulse repetition period is difficult because the number of pulses included in the pulse train is small. There was a problem.
[0005]
The present invention has been made in order to solve the above-described problems, and accurately detects a pulse train in which a plurality of pulse trains having different overlapping periods and a complicated repetition period are mixed with high accuracy, and separates the pulse train into individual pulse trains. The purpose is to analyze.
[0006]
[Means for Solving the Problems]
A pulse train detection circuit according to the present invention includes a plurality of pulse train storage memories that simultaneously start storing input pulse train signals and accumulate up to a predetermined different number of pulses at different predetermined time lengths or different predetermined pulse numbers.
A pulse train removing circuit connected to at least one of the plurality of pulse train storage memories and removing a commanded pulse train from the stored pulse trains;
A plurality of pulse train accumulation memories to which no pulse train removal circuit is connected, or connected to one of the pulse train removal circuits, performs analysis processing on the pulse trains output from each of them, and outputs the analysis result. A plurality of pulse train analysis circuits for instructing a pulse train to be removed to a pulse train removal circuit based on the
A target establishing circuit is provided for establishing pulse train establishing data on the input pulse train signal based on the analysis results output from the plurality of pulse train analyzing circuits.
[0007]
Also, a plurality of pulse train accumulation memories that simultaneously start storing the inputted pulse train signals and accumulate up to a predetermined different time length or a predetermined number of different pulses, respectively.
A pulse train removing circuit connected to at least one of the plurality of pulse train storage memories and removing a commanded pulse train from the stored pulse trains;
A plurality of pulse train accumulation memories to which the pulse train removal circuit is not connected, or connected to any of the pulse train removal circuits, from the pulse train output from each, a pulse train extracted based on a given past analysis result, A plurality of A-type pulse train analysis circuits for performing analysis processing and outputting the analysis results, and instructing a pulse train to be removed to a pulse train removal circuit based on the analysis results;
An analysis result memory for storing analysis results output from the plurality of A-type pulse train analysis circuits and providing stored contents to the plurality of A-type pulse train analysis circuits as necessary;
A target establishing circuit is provided for establishing pulse train establishment data on the input pulse train signal based on the analysis results output by the plurality of A-type pulse train analyzing circuits.
[0008]
Also, a plurality of pulse train accumulation memories that simultaneously start storing the inputted pulse train signals and accumulate up to a predetermined different time length or a predetermined number of different pulses, respectively.
A pulse train removing circuit connected to at least one of the plurality of pulse train storage memories and removing a commanded pulse train from the stored pulse trains;
A pulse train extracted based on a given past pulse train establishment data from a pulse train output from each of a plurality of pulse train accumulation memories to which no pulse train removing circuit is connected or a pulse train removing circuit connected thereto. And a plurality of B-type pulse train analysis circuits for outputting a result of the analysis, and instructing a pulse train to be removed to a pulse train removal circuit based on the analysis result,
A target establishment circuit for establishing pulse train establishment data on the input pulse train signal based on the analysis result output of each of the plurality of B-type pulse train analysis circuits;
The target establishment circuit stores the established data of the pulse train signal established by the target establishment circuit, and includes a target establishment data memory for providing the stored contents to a plurality of B-type pulse analysis circuits as needed.
[0009]
Also, a plurality of pulse train accumulation memories that simultaneously start storing the inputted pulse train signals and accumulate up to a predetermined different time length or a predetermined number of different pulses, respectively.
A plurality of pulse train analysis circuits connected to each of the plurality of pulse train accumulation memories, for analyzing the pulse train and outputting the analysis result;
A comparison circuit that compares the analysis results respectively output by the plurality of pulse train analysis circuits with each other, and outputs a warning signal when the difference exceeds a predetermined level, when the comparison circuit outputs the warning signal, The pulse train output from the pulse train accumulation memory, the re-pulse train analysis circuit for analyzing again,
A target establishing circuit is provided that establishes pulse train establishment data relating to the input pulse train signal based on the outputs of the plurality of pulse train analyzing circuits or the outputs of the re-pulse analyzing circuit.
[0010]
Also, a plurality of pulse train accumulation memories that simultaneously start storing the inputted pulse train signals and accumulate up to a predetermined different time length or a predetermined number of different pulses, respectively.
A plurality of A-type pulse train analyzers connected to each of the plurality of pulse train accumulation memories, extracting an extracted pulse train from the pulse train based on a given past analysis result, analyzing the extracted pulse train and outputting the analysis result; circuit,
The analysis results output by the plurality of A-type pulse train analysis circuits are stored, and the analysis results are provided to the plurality of A-type pulse train analysis circuits as necessary. A comparison circuit that compares the analysis results with each other and outputs a warning signal when the difference exceeds a predetermined level;
When the comparison circuit outputs a warning signal, the extracted pulse train is analyzed again, a re-pulse train analysis circuit,
A target establishing circuit is provided for establishing pulse train establishment data for the input pulse train signal based on the outputs of a plurality of A-type pulse train analyzing circuits or the outputs of the re-pulse analyzing circuits.
[0011]
Also, a plurality of pulse train accumulation memories that simultaneously start storing the inputted pulse train signals and accumulate up to a predetermined different time length or a predetermined number of different pulses, respectively.
The extracted pulse train is connected to each of the plurality of pulse train accumulation memories and is extracted from the pulse train accumulated by the pulse train accumulation memory based on the given past pulse train establishment data, and the extracted pulse train is analyzed and the analysis result is output. A plurality of B-type pulse train analysis circuits,
A comparison circuit that compares the analysis results output by the plurality of B-type pulse train analysis circuits with each other and outputs a warning signal when the difference exceeds a predetermined level;
When the comparison circuit outputs a warning signal, the extracted pulse train is analyzed again, a re-pulse train analysis circuit,
A target establishing circuit is provided for establishing pulse train establishment data on the input pulse train signal based on the outputs of the plurality of B-type pulse train analyzing circuits or the analysis results of the re-pulse train analyzing circuit.
[0012]
Further, when the comparison circuit outputs the warning signal, the re-pulse train analyzing circuit re-examines the pulse train output from the pulse storage memory having the longest accumulated time or the largest number of pulses among the plurality of pulse accumulation memories. , To analyze.
[0013]
Further, the re-pulse train analysis circuit, when the comparison circuit outputs a warning signal, of the extracted pulse train, the longest accumulated time, or the extracted pulse train extracted from the pulse accumulation memory with the largest number of pulses, again, It is to be analyzed.
[0014]
Further, a plurality is two.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Embodiment 1 FIG.
First, in order to facilitate understanding of the present invention, a device capable of separating two pulse trains will be described. FIG. 1 is a block diagram illustrating a configuration of a pulse train detection device according to Embodiment 1 of the present invention. In the figure, 1 is a pulse train input terminal for inputting a pulse train in which a plurality of pulse trains to be analyzed are mixed, 2 is a first pulse storage memory for storing the pulse train input to the pulse train input terminal 1, and 3 is A first pulse train analyzing circuit for analyzing the pulse trains stored in the first pulse storage memory 2, 4 is a second pulse storage memory having a larger capacity than the first pulse storage memory 1, and 5 is a second pulse train storage memory 4. , A second pulse train removing circuit for removing a commanded pulse train from the accumulated pulse train, 6 a second pulse train analyzing circuit, 7 a target establishing circuit, and 8 a target data output terminal. Here, although the name of each part is referred to as a circuit, this does not necessarily mean only a circuit configured by hardware, but includes, for example, a CPU and a specific processing function configured by software. Also means
[0016]
Next, the operation of the pulse train detecting device having the configuration shown in FIG. 1 will be described.
The pulse train input from the pulse train input terminal 1 is simultaneously stored in the first and second storage memories 2 and 4. Then, during the time a, it is stored in the first pulse storage memory 2, and during the time b, it is stored in the second pulse storage memory 4. Here, b> a, and the time a is included in the time b as shown in FIG. When the pulse train is stored in the first or second pulse storage memory, the pulse train analysis circuit connected to each starts the analysis. Since the capacity of the first pulse storage memory 2 is smaller than that of the second pulse storage memory 4, the storage is completed with a small number of pulses (in a short time). Therefore, the first pulse train analysis circuit 3 starts the analysis first. , And the result is given to the pulse train removing circuit 5. Then, the accumulation is started again in the first pulse accumulation memory 2.
[0017]
For example, when the capacity difference between the first and second pulse storage memories 2 and 4 is 2.1 times, the storage of the first pulse storage memory 2 is performed again before the storage of the second pulse storage memory 4 is completed. Is completed, the pulse train is analyzed by the pulse train analyzing circuit 3, and the result is given to the pulse train removing circuit 5.
When the accumulation in the second pulse accumulation memory 4 is completed, the pulse train is sent to the pulse train elimination circuit 5 and the (detected) pulse train given from the pulse train analysis circuit 3 is extracted not only from the time a but also from the entire time b. . Then, for example, a detected mark is added to each of the corresponding pulses. The second pulse train analysis circuit 6 analyzes the unmarked pulse, and from the result, an analysis result of another pulse train different from that analyzed by the first pulse train analysis circuit 3 is obtained.
Then, the results of the first pulse train analyzing circuit 3 and the second pulse train analyzing circuit 6 are sent to the target establishing circuit 7 and output as target data. The analysis result of the first pulse train analyzing circuit 3 is sent to the target establishing circuit 7 via the pulse train removing circuit 5 and the second pulse train analyzing circuit 6.
[0018]
By using two types of pulse accumulation memories having different capacities, analysis can be performed with any one of the optimum number of pulses corresponding to the long and short, and two pulse repetition periods, and the target separation performance is improved. In addition, when a large pulse storage memory is used alone, the number of analysis pulses increases, and processing takes time. However, as in the present invention, two large and small pulse storage memories are used, and analysis is performed with a small number of pulses. By extracting the results in advance, the total processing time can be reduced.
[0019]
For ease of understanding, FIG. 2 shows an example of a pulse train to be processed.
In FIG. 2, reference numeral 200 denotes an input pulse train, which indicates that a pulse train 201 having a short repetition period and a pulse train 202 having a long repetition period are mixed.
Reference numeral 203 denotes an accumulated pulse train stored in the first storage memory 2, which is accumulated from the input pulse train 200 for a portion having a time length a. Reference numeral 204 denotes a stored pulse train stored in the second storage memory 4, which is stored from the input pulse train 200 for a portion of the time length b.
Since only the pulse train 201 having a short repetition period is completely stored in the accumulated pulse train 203, when the first pulse train analyzing circuit 3 analyzes the data, only the analysis data on the pulse train 201 is obtained. Then, this data is sent to the target establishing circuit 7 and is also given to the second pulse train removing circuit 5.
The second pulse train removing circuit 5 removes the pulses of the pulse train 201 from the accumulated pulse train 204. The remainder removed is indicated by a pulse train 205. This is the same as the pulse train of the pulse train 202 (the length is time b). Then, the second pulse train analyzing circuit 6 outputs an analysis result of the pulse train 205 (same as 202) to the target establishing circuit 7. Thus, the two pulse trains 201 and 202 are completely separated.
[0020]
In FIG. 1, the first pulse train removing circuit is not provided after the first pulse accumulation memory 2, but in order to maintain the symmetry of the circuit as shown in FIG. 3 where the first pulse train removing circuit 51 is inserted. Alternatively, it may be provided. In this case, it is preferable to use known pulse train data 52 or the like as pulse data to be removed. If there is no such known pulse train data, the first pulse train removing circuit 51 does not receive data. The removal operation will not be performed.
[0021]
Embodiment 2 FIG.
FIG. 4 is a block diagram illustrating a configuration of a pulse train detecting apparatus according to Embodiment 2 of the present invention. 4 is obtained by increasing the number of circuits in FIG. 1 of the first embodiment so as to be able to cope with a plurality of pulse trains.
In the figure, 14 is an N-th pulse accumulation memory, 15 is an N-th pulse train removing circuit, and 16 is an N-th pulse train analyzing circuit. Although (N-2) sets of similar circuits are inserted between the second pulse storage memory 4 and the N-th pulse train storage memory 14, they are not shown.
The N-th pulse train removing circuit 15 deletes the pulse train analyzed by the (N-1) -th pulse train analyzing circuit from the output pulse train of the N-th pulse accumulation memory 14.
In FIG. 1 of the first embodiment, two sets of processing circuits each including a pulse accumulation memory, a pulse train removing circuit (not in the first column), and a pulse train analyzing circuit are used. In the embodiment, by using three or more N sets of processing circuits, the width of the optimum number of pulses corresponding to the pulse train including the pulse trains having a plurality of pulse repetition periods is widened, and the analysis accuracy is improved.
[0022]
Embodiment 3 FIG.
FIG. 5 is a block diagram illustrating a configuration of a pulse train detecting apparatus according to Embodiment 3 of the present invention. In FIG. 5, reference numeral 21 denotes a first A-type pulse train analyzing circuit (hereinafter abbreviated as "first A-pulse analyzing circuit"), which forms a filter based on past analysis results given from other sources, and which is inputted. A function of selecting a target pulse train from the pulse trains to be analyzed. Reference numeral 10 denotes a first analysis result memory which stores the analysis result output from the first A pulse train analyzing circuit 21 and outputs the stored contents to the first A pulse train analyzing circuit 21 as necessary.
Reference numeral 22 denotes a second A-type pulse train analyzing circuit (second A pulse train analyzing circuit) whose function is the same as that of the first A-pulse analyzing circuit 21 and constitutes a filter based on past analysis results given from other sources and is input. A target pulse train is selected from the pulse trains and analyzed. Reference numeral 12 denotes a second analysis result memory which stores the analysis result output from the second A pulse train analyzing circuit 22 and outputs the stored contents to the second A pulse train analyzing circuit 22 as necessary.
[0023]
Next, the operation of FIG. 5 will be described.
First, when the pulse train detection device of FIG. 5 starts operating, nothing is stored in the first and second analysis result memories 10 and 12. In this state, the 1A and 2A pulse train analyzing circuits 21 and 22 operate in the same manner as the first and second pulse train analyzing circuits 3 and 6 in FIG. Then, the result is stored in the first and second analysis result memories 10 and 12.
Next, when a new pulse train is accumulated in the first and second pulse accumulation memories 2 and 4, the first A and second A pulse train analysis circuits 21 and 22 firstly store the first and second analysis result memories 10 and 10, respectively. , 12 and forms a selection filter (not shown) based on the received analysis result data. The selection filter selects a pulse train similar to the past analysis data, analyzes this pulse train in detail, and outputs a more accurate analysis result.
[0024]
There are various methods for the above selection, for example, based on past analysis data stored in memory, set a certain range of pulse interval, a certain range of pulse frequency, a certain range of pulse repetition period, etc. A digital filter that allows only the signal to pass therethrough may be configured to filter the pulses of the first and second storage memories.
[0025]
In this way, by storing the results obtained in the past analysis, using the data to extract the target pulse train, and then analyzing it, the analysis accuracy for complex pulse trains is improved, and processing is improved. Time can be reduced.
[0026]
Embodiment 4 FIG.
FIG. 6 is a block diagram showing a configuration of a pulse train detecting apparatus according to Embodiment 4 of the present invention, in which the circuit configuration of FIG. 5 of Embodiment 3 is increased.
In the figure, reference numeral 15 denotes an Nth pulse train removing circuit, 23 denotes an Nth A pulse train analyzing circuit, and 24 denotes an Nth analysis result memory. In FIG. 5 of the third embodiment, two sets of a processing circuit including a pulse accumulation memory, a pulse train removing circuit (not in the first column), an A-type pulse train analyzing circuit, and an analysis result memory are used. However, by using three or more N sets of processing circuits, the width of the optimal number of pulses in accordance with the pulse repetition period is widened, and the analysis accuracy is improved.
In FIGS. 5 and 6, each analysis result memory is represented by a separate block for each circuit, but may be, of course, combined into one block.
In addition, although the pulse train removing circuits are used in the second to N-th circuits, a certain effect can be obtained by using only one of the circuits.
[0027]
Embodiment 5 FIG.
FIG. 7 is a block diagram showing a configuration of a pulse train detecting apparatus according to Embodiment 5 of the present invention.
In the figure, 31 is connected to a first pulse train accumulation memory 2, analyzes a pulse train extracted from the output pulse train based on given past pulse train establishment data, and outputs the analysis result. This is a first B-type pulse train analyzing circuit for instructing the second pulse train removing circuit 5 on the pulse train to be removed based on the analysis result. A second B-type pulse train 32 is connected to the second pulse train elimination circuit 5, analyzes the pulse train extracted from the output pulse train based on the given past pulse train establishment data, and outputs the analysis result. It is an analysis circuit.
Reference numeral 25 denotes an establishment data memory, which stores the previous establishment data output by the target establishment circuit 7, and can output the stored contents to the first A and second A pulse train analysis circuits 21 and 22 as necessary.
The first and second B pulse train analysis circuits 31 and 32 form a selection filter (not shown) using the past establishment data stored in the establishment data memory 25. The selection filter selects a pulse train similar to the past established data, analyzes the pulse train in detail, and outputs a more accurate analysis result. In this embodiment, the analysis is performed using the reliable data for which the target has been established, so that the analysis accuracy is further improved as compared with the case where the analysis results of the third and fourth embodiments are used.
[0028]
Embodiment 6 FIG.
FIG. 8 is a block diagram showing a configuration of a pulse train detecting apparatus according to Embodiment 6 of the present invention. Reference numeral 33 denotes an N-th B-type pulse train which is connected to the N-th pulse train removing circuit 15, analyzes the pulse train extracted from the output pulse train based on the given past pulse train establishment data, and outputs the analysis result. It is an analysis circuit.
In the fifth embodiment, a set of a processing circuit including a pulse accumulation memory, a pulse train removal circuit (not in the first column), a B-type pulse train analysis circuit, and an established data memory 25 (only the last stage) is used. Although two sets are used, in the present embodiment, by using three or more sets of N processing circuits, the width of the optimum number of pulses according to the pulse repetition period is widened, and the analysis accuracy is improved.
In addition, although the pulse train removing circuits are used in the second to N-th circuits, a certain effect can be obtained by using only one of the circuits.
[0029]
Embodiment 7 FIG.
FIG. 9 is a block diagram illustrating a configuration of a pulse train detecting apparatus according to Embodiment 7 of the present invention. With the two types of accumulated pulse numbers (or time a and time b), signals of the same pulse train are separately accumulated in the first and second pulse accumulation memories 2 and 4, and pulse analysis is separately performed. Then, analysis data for the same pulse train is obtained from two pulse train analysis circuits. In the figure, reference numeral 18 denotes a comparison circuit for comparing the outputs of the first and second pulse train analysis circuits 3 and 6. For example, a comparison is made for each of the pulse repetition period, pulse frequency, amplitude, and other items. If any one of them has a difference equal to or greater than a predetermined value, the pulse train is subjected to pulse analysis again to improve the analysis accuracy. In the case of this re-analysis, the pulse of either the first or the second pulse storage memory may be analyzed. For example, a longer pulse train (the pulse train of the second pulse storage memory 4 in the example of FIG. 9) is used. Perform a reanalysis.
FIG. 9 does not use the pulse train removing circuit 5 used in FIG. 1 of the first embodiment. This is to obtain analysis data for the same pulse train from both of the two storage circuits. In this embodiment, even if an erroneous analysis is first performed for some reason, the analysis is corrected by a second analysis, and a correct result is output.
[0030]
Embodiment 8 FIG.
FIG. 10 is a block diagram showing a configuration of a pulse train detecting apparatus according to Embodiment 8 of the present invention. In FIG. 10, the number of circuits in FIG. 9 of the seventh embodiment is increased to N (3 or more). In FIG. 10, three or more circuits including a pulse accumulation memory and a pulse analysis circuit are used. Then, the analysis results of the respective pulse train analysis circuits are compared, and if the spread of a certain data exceeds a predetermined level, the pulse analysis result at that time is regarded as unreliable, and the accumulated pulse train is re-examined. By analyzing the longest pulse train (the pulse train of the N-th pulse storage memory 14 in the case of FIG. 10), the width of the optimum number of pulses according to the pulse repetition period is widened, and the analysis accuracy is improved.
In addition, although the pulse train removing circuits are used in the second to N-th circuits, a certain effect can be obtained by using only one of the circuits.
[0031]
Embodiment 9 FIG.
FIG. 11 is a block diagram illustrating a configuration of a pulse train detecting apparatus according to Embodiment 9 of the present invention. In FIG. 11, the results obtained in the past analysis are stored in the first and second analysis result memories 10 and 12. Then, the 1A and 2A pulse train analysis circuits 21 and 22 analyze using the data (similar to the fourth embodiment, the pulse train is filtered using the data, and the pulse similar to the past analysis result is analyzed). By extracting and analyzing), the analysis accuracy in the case of a complicated pulse train is improved, and the processing time can be shortened.
[0032]
Embodiment 10 FIG.
FIG. 12 is a block diagram illustrating a configuration of a pulse train detecting apparatus according to Embodiment 10 of the present invention. In the configuration of FIG. 12, three or more circuits including a pulse accumulation memory, a pulse train analysis circuit, and an analysis result memory are used. At the time of analysis, each pulse train analysis circuit performs analysis by referring to past analysis results stored in the analysis result memory. Then, the analysis results of the respective pulse train analysis circuits are compared, and if the spread of a certain data exceeds a predetermined level, the pulse analysis result at that time is regarded as unreliable, and the accumulated pulse train is re-examined. By analyzing the longest pulse train (the pulse train of the N-th pulse storage memory 14 in FIG. 12), the width of the optimum number of pulses according to the pulse repetition period is widened, and the analysis accuracy is improved.
In addition, although the pulse train removing circuits are used in the second to N-th circuits, a certain effect can be obtained by using only one of the circuits.
[0033]
Embodiment 11 FIG.
FIG. 13 is a block diagram showing a configuration of a pulse train detecting apparatus according to Embodiment 11 of the present invention. In FIG. 13, certain data for which the target has been established is stored in the established data memory 25. The 1A and 2A pulse train analyzing circuits 21 and 22 further improve the analysis accuracy by performing analysis using the past established data stored in the established data memory 25.
[0034]
Embodiment 12 FIG.
FIG. 14 is a block diagram showing a configuration of a pulse train detecting apparatus according to Embodiment 12 of the present invention, in which the number of circuits in FIG. In the configuration of FIG. 14, three or more circuits including a pulse accumulation memory, a pulse train analysis circuit, and an established data memory are used. Each A-type pulse train analyzing circuit performs analysis by referring to past established data stored in the established data memory at the time of analysis. Then, the analysis results of the respective pulse train analysis circuits are compared, and if the spread of the data exceeds a predetermined level, the pulse analysis result at that time is regarded as unreliable, and the accumulated pulse train is again analyzed. By analyzing the longest pulse train (in FIG. 14, the pulse train of the N-th pulse accumulation memory 14), the width of the optimum number of pulses according to the pulse repetition period is widened, and the analysis accuracy is improved.
[0035]
【The invention's effect】
As described above, the pulse train detection device of the present invention uses a plurality of pulse storage circuits to accumulate pulse trains having different lengths and then analyzes the trains, so that the pulse trains can be separated more easily.
[0036]
In addition, the pulse train storage circuit in which the pulse train elimination circuit is not connected, or which is connected to the pulse train elimination circuit and analyzes the pulse train extracted based on a given past analysis result from the pulse train output therefrom, is analyzed. In addition to processing and outputting the analysis result, the N-type A-type pulse train analysis circuit for instructing the pulse train to be removed to the pulse train removal circuit based on the analysis result is used, so that the pulse train analysis can be performed more precisely. Will be
[0037]
In addition, among the pulse train accumulation memories, those in which the pulse train elimination circuit is not connected, or which are connected to the pulse train elimination circuit and analyze the pulse train extracted from the pulse train output from each based on the given past established data, are analyzed. In addition to processing and outputting the analysis result, the N-type B-type pulse train analysis circuit for instructing the pulse train to be removed to the pulse train removal circuit based on the analysis result is used. Will be
[0038]
In addition, since the pulse analysis results are compared with each other using a comparison circuit, and reanalysis is performed when the error is large, errors in the pulse train analysis are corrected.
[0039]
Further, since the A-type pulse analysis circuit and the comparison circuit are used, the analysis of the pulse train is performed more precisely, and even if the analysis of the pulse train is incorrect, it is corrected.
[0040]
Further, since the B-type pulse analysis circuit and the comparison circuit are used, the analysis of the pulse train is performed more precisely, and even if the analysis of the pulse train is incorrect, it is corrected.
[0041]
Further, since the re-pulse analysis circuit re-analyzes the pulse train having the longest accumulated time or the number of accumulated pulses, the correction is performed more accurately.
[0042]
Further, the re-pulse analysis circuit re-analyzes the extracted pulse train extracted from the pulse train having the longest accumulated time or the longest accumulated pulse number, so that the correction is performed more accurately.
[0043]
Further, since the number of the plurality of circuits is two, the effect is great, although the circuit is simple.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a pulse train detection device according to a first embodiment of the present invention.
FIG. 2 is a diagram of a pulse train for explaining the operation of FIG. 1;
FIG. 3 is a block diagram illustrating another configuration of the pulse train detection device for explaining the configuration of FIG. 1;
FIG. 4 is a block diagram illustrating a configuration of a pulse train detection device according to a second embodiment of the present invention.
FIG. 5 is a block diagram illustrating a configuration of a pulse train detection device according to a third embodiment of the present invention.
FIG. 6 is a block diagram illustrating a configuration of a pulse train detection device according to a fourth embodiment of the present invention.
FIG. 7 is a block diagram illustrating a configuration of a pulse train detection device according to a fifth embodiment of the present invention.
FIG. 8 is a block diagram illustrating a configuration of a pulse train detection device according to a sixth embodiment of the present invention.
FIG. 9 is a block diagram illustrating a configuration of a pulse train detection device according to a seventh embodiment of the present invention.
FIG. 10 is a block diagram illustrating a configuration of a pulse train detection device according to an eighth embodiment of the present invention.
FIG. 11 is a block diagram illustrating a configuration of a pulse train detection device according to a ninth embodiment of the present invention.
FIG. 12 is a block diagram illustrating a configuration of a pulse train detection device according to a tenth embodiment of the present invention.
FIG. 13 is a block diagram illustrating a configuration of a pulse train detecting apparatus according to Embodiment 11 of the present invention.
FIG. 14 is a block diagram illustrating a configuration of a pulse train detection apparatus according to Embodiment 12 of the present invention.
FIG. 15 is a block diagram illustrating a configuration of a conventional pulse train detection device.
[Explanation of symbols]
1 pulse train input terminal, 2 first pulse accumulation memory,
3 a first pulse train analysis circuit; 4 a second pulse storage memory;
5 second pulse train removing circuit, 6 second pulse train analyzing circuit,
7 target establishment circuit, 8 target data output terminal,
10 first analysis result memory, 12 second analysis result memory,
14 Nth pulse accumulation memory, 15 Nth pulse train removal circuit,
16th Nth pulse train analysis circuit, 17th Nth analysis result memory,
18 comparison circuit, 19 re-pulse train analysis circuit,
21 first A-type pulse train analysis circuit, 22 second A-type pulse train analysis circuit,
23 Nth A-type pulse train analysis circuit, 25 Established data memory,
31 a first B-type pulse train analysis circuit; 32 a second B-type pulse train analysis circuit;
33. N-th B-type pulse train analysis circuit, 51. First pulse train removal circuit.

Claims

A plurality of pulse train accumulation memories for simultaneously starting to store the inputted pulse train signals and accumulating up to a predetermined different length of time or up to a predetermined different number of pulses,
A pulse train removal circuit connected to at least one of the plurality of pulse train storage memories and removing a commanded pulse train from the stored pulse trains;
The pulse train elimination circuit is not connected to the plurality of pulse train accumulation memories, or connected to any one of the pulse train elimination circuits, and performs analysis processing on the pulse train output from each, and outputs the analysis result, A plurality of pulse train analysis circuits that instruct the pulse train to be removed to the pulse train removal circuit based on the analysis result;
A pulse train detection circuit, comprising: a target establishment circuit that establishes pulse train establishment data on the input pulse train signal based on the analysis result output from the plurality of pulse train analysis circuits.

A plurality of pulse train accumulation memories for simultaneously starting to store the inputted pulse train signals and accumulating up to a predetermined different length of time or up to a predetermined different number of pulses,
A pulse train removing circuit that is connected to at least one of the plurality of pulse train storage memories and removes a commanded pulse train from the stored pulse trains;
The plurality of pulse train accumulation memories to which the pulse train removal circuit is not connected, or the pulse train removal circuit is connected to any of the pulse train removal circuits, and extracted from the pulse trains output from each of them based on a given past analysis result. A plurality of A-type pulse train analysis circuits for performing a pulse train analysis process and outputting the analysis result, and instructing the pulse train removal circuit to determine a pulse train to be removed based on the analysis result;
An analysis result memory that stores the analysis result output by the plurality of A-type pulse train analysis circuits and provides the stored content to the plurality of A-type pulse train analysis circuits as needed;
A pulse train detection circuit, comprising: a target establishment circuit that establishes pulse train establishment data relating to the input pulse train signal based on the analysis result output from the plurality of A-type pulse train analysis circuits.

A plurality of pulse train accumulation memories for simultaneously starting to store the inputted pulse train signals and accumulating up to a predetermined different length of time or up to a predetermined different number of pulses,
A pulse train removing circuit that is connected to at least one of the plurality of pulse train storage memories and removes a commanded pulse train from the stored pulse trains;
The plurality of pulse train accumulation memories to which the pulse train removal circuit is not connected, or connected to any of the pulse train removal circuits, from the pulse trains output from each of them, based on the given past pulse train establishment data. A plurality of B-type pulse train analysis circuits for analyzing the extracted pulse trains and outputting the analysis results, and instructing the pulse train removal circuit based on the analysis results to instruct a pulse train to be removed;
A target establishment circuit that establishes the pulse train establishment data for the input pulse train signal based on the analysis result output of each of the plurality of B-type pulse train analysis circuits;
A pulse train detection characterized by comprising a target establishment data memory for storing establishment data of the pulse train signal established by the target establishment circuit, and for providing the stored contents to the plurality of B-type pulse analysis circuits as necessary. circuit.

A plurality of pulse train accumulation memories for simultaneously starting to store the inputted pulse train signals and accumulating up to a predetermined different length of time or up to a predetermined different number of pulses,
A plurality of pulse train analysis circuits connected to each of the plurality of pulse train accumulation memories, for analyzing the pulse train and outputting the analysis result;
A comparison circuit that compares the analysis results output by the plurality of pulse train analysis circuits with each other and outputs a warning signal when the difference exceeds a predetermined level;
When the comparison circuit outputs the warning signal, the pulse train output from the plurality of pulse train storage memories, again, a re-pulse train analysis circuit for analyzing,
A pulse train detection circuit, comprising: a target establishment circuit that establishes pulse train establishment data on the input pulse train signal based on outputs of the plurality of pulse train analysis circuits or outputs of the re-pulse analysis circuit.

A plurality of pulse train accumulation memories for simultaneously starting to store the inputted pulse train signals and accumulating up to a predetermined different length of time or up to a predetermined different number of pulses,
A plurality of A-type circuits connected to each of the plurality of pulse train accumulation memories for extracting an extracted pulse train from the pulse train based on a given past analysis result, analyzing the extracted pulse train and outputting the analysis result; A pulse train analysis circuit, a plurality of analysis result memories for storing the analysis results output by the plurality of A-type pulse train analysis circuits, and for providing the stored content to the plurality of A-type pulse train analysis circuits as needed;
A comparison circuit that compares the analysis results respectively output by the plurality of A-type pulse train analysis circuits with each other and outputs a warning signal when the difference exceeds a predetermined level;
When the comparison circuit outputs the warning signal, the extracted pulse train, a re-pulse train analysis circuit to analyze again,
A pulse train detection circuit, comprising: a target establishment circuit that establishes pulse train establishment data for the input pulse train signal based on the outputs of the plurality of A-type pulse train analysis circuits or the output of the re-pulse analysis circuit. .

A plurality of pulse train accumulation memories for simultaneously starting to store the inputted pulse train signals and accumulating up to a predetermined different length of time or up to a predetermined different number of pulses,
The pulse train storage memory is connected to each of the plurality of pulse train storage memories, extracts an extracted pulse train from the pulse train stored by the pulse train storage memory based on the given past pulse train establishment data, and analyzes the extracted pulse train to analyze the result. A plurality of B-type pulse train analysis circuits that output
A comparison circuit that compares the analysis results output by the plurality of B-type pulse train analysis circuits with each other and outputs a warning signal when the difference exceeds a predetermined level;
When the comparison circuit outputs the warning signal, the extracted pulse train, a re-pulse train analysis circuit to analyze again,
The output of the plurality of B-type pulse train analysis circuits, or based on the analysis result of the re-pulse train analysis circuit, based on the analysis result, provided with a target establishment circuit that establishes the pulse train establishment data for the input pulse train signal Pulse train detection circuit.

The re-pulse train analysis circuit, when the comparison circuit outputs a warning signal, among the plurality of pulse storage memories, the longest stored time, or the pulse train output from the pulse storage memory with the largest number of pulses, again, The pulse train detection circuit according to claim 4, wherein the circuit performs analysis.

When the comparison circuit outputs a warning signal, the re-pulse train analyzing circuit analyzes again the extracted pulse train extracted from the pulse accumulation memory having the longest accumulated time or the largest number of pulses among the extracted pulse trains. 7. The pulse train detection circuit according to claim 5, wherein

4. The pulse train detection circuit according to claim 1, wherein the number of the plurality of pulse accumulation memories is two.