JP3569186B2

JP3569186B2 - Semiconductor storage device

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Inventors: 勝新谷
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Publication date: 2004-09-22
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Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し，特にカレントミラー型であるセンスアンプ回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
カレントミラー型センスアンプ回路は読み出し専用記憶装置（以下，ＲＯＭと称す）に通常用いられている。このセンスアンプ回路では，クロック信号に読み出しを同期させることが行われない非同期式ＲＯＭを頻繁に用いることが多い。
【０００３】
従来の非同期式ＲＯＭについて図８を参照して説明する。図８は，従来の非同期式半導体記憶装置の回路図である。
従来の非同期式半導体記憶装置は，Ｐチャネル形金属酸化物半導体電界効果トランジスタ（以下，ＰｃｈＭＯＳトランジスタと称す）（１，２，５）と，Ｎチャネル形金属酸化物半導体電界効果トランジスタ（以下，ＮｃｈＭＯＳトランジスタと称す）（３，４，６）とから構成される。
ＰｃｈＭＯＳトランジスタ（１，２）とＮｃｈＭＯＳトランジスタ（３，４）によって，カレントミラー型センスアンプ回路が構成される。また，ＰｃｈＭＯＳトランジスタ５とＮｃｈＭＯＳトランジスタ６によって，ＮｃｈＭＯＳトランジスタ３をオンオフして，メモリセルに接続される線を印可する。
ＮｃｈＭＯＳトランジスタ３がオンすることによって，メモリセルからデジタル信号を読み出す。この時，ＮｃｈＭＯＳトランジスタ４のゲートに参照電圧を印可しておく。メモリセルから読み出されたデジタル信号とこの参照電圧を比較することによって，ＰｃｈＭＯＳトランジスタ２のソース（図８：「ＯＵＴ」）からデジタル信号が「０」であるか「１」であるかの情報を出力することができる。
【０００４】
しかし近年のＲＯＭを低消費電力で駆動させる要求が高まり，同期式ＲＯＭが用いられるようになってきた。
【０００５】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明の半導体記憶装置は，カレントミラー型センスアンプ回路に貫通電流を流すか否かを制御する第一のスイッチ機構と，カレントミラー型センスアンプ回路をオンオフする第二のスイッチ機構と，カレントミラー型センスアンプ回路とを有して成り，第一のスイッチ機構はカレントミラー型センスアンプ回路の基準側電流経路に接続され，第二のスイッチ機構はカレントミラー型センスアンプ回路のメモリセルと接続する第三のスイッチ機構に少なくとも接続し，第二のスイッチ機構をオフからオンへ変化させる時刻から直後の第一のスイッチ機構をオンからオフへ変化させる時刻までが、及び、第二のスイッチ機構をオンからオフへ変化させる時刻から直後の第一のスイッチ機構をオフからオンへ変化させる時刻までが，所定の時間に設定されることを特徴とする。
【０００６】
この構成と動作によって，同期式半導体記憶装置では，メモリセルから情報を読み出す必要のないクロック信号がロウレベルである期間中は，カレントミラー型センスアンプ回路を停止することが可能になる。したがって，メモリセルから情報を読み出す必要のない期間中は，非同期式半導体記憶装置では定常的に流れていた貫通電流を，同期式半導体記憶装置では流れないようにして消費電流を低減することができる。
【０００７】
【発明が解決しようとする課題】
しかし，従来の同期式半導体記憶装置で用いられているＰｃｈＭＯＳトランジスタ９，ＰｃｈＭＯＳトランジスタ７，ＮｃｈＭＯＳトランジスタ８は定常電流を停止させるために固定電位化する目的で使用されていたものにすぎない。
すなわち，クロック信号のロウレベル区間は，カレントミラー型センスアンプ回路を止めてしまうため，クロック信号のロウレベル期間中にカレントミラー型センスアンプ回路を活性化する（「オンする」と同義。以下本文も同様）ことはできなくなるという問題がある。
クロック信号がロウレベルからハイレベルに変化してから初めてセンスアンプ回路の活性化を行うため，クロック信号がロウレベルからハイレベルになってから，カレントミラー型センスアンプ回路の活性化を行う。したがって，活性化終了後から読み出し動作がカレントミラー型センスアンプ回路内で始まるため，クロック信号がロウレベルからハイレベルに変化してからデータを読み出すまでのアクセスタイムが極端に遅くなる現象が発生するという問題がある。
【０００８】
以上の従来技術における問題に鑑み，本発明はカレントミラー型センスアンプ回路を高速に動作させることができ，低消費電力であることが可能になる半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明の半導体記憶装置は，カレントミラー型センスアンプ回路に貫通電流を流すか否かを制御する第一のスイッチ機構と，カレントミラー型センスアンプ回路をオンオフする第二のスイッチ機構と，カレントミラー型センスアンプ回路とを有して成り，第一のスイッチ機構はカレントミラー型センスアンプ回路の基準側電流経路に接続され，第二のスイッチ機構はカレントミラー型センスアンプ回路のメモリセルと接続する第三のスイッチ機構に少なくとも接続し，第二のスイッチ機構をオフからオンへ変化させる時刻から直後の第一のスイッチ機構をオンからオフへ変化させる時刻までが，所定の時間に設定されることを特徴とする。
【００１０】
したがって，本出願第１の発明の半導体記憶装置によれば，カレントミラー型センスアンプ回路を高速かつ低消費電力で動作させることが可能になる。すなわち，オンｂｉｔ読み出し時の余分な貫通電流を低減できる。また，カレントミラー型センスアンプ回路の活性化を短時間で行うことが可能になる。
ここで，第一のスイッチ機構をオンするとは，カレントミラー型センスアンプ回路に貫通電流を流すことである。また，第一のスイッチ機構をオフするとは，カレントミラー型センスアンプ回路に貫通電流を流さないことである。また，本発明の実施の形態では，第一のスイッチ機構は図１のＰｃｈＭＯＳトランジスタ９に対応する。
また，第二のスイッチ機構をオンするとは，カレントミラー型センスアンプ回路の作動を可能にすることである。また，第二のスイッチ機構をオフするとは，カレントミラー型センスアンプ回路の作動を停止状態にすることである。また，本発明の実施の形態では，第二のスイッチ機構は図１のＰｃｈＭＯＳトランジスタ（５，７）及びＮｃｈＭＯＳトランジスタ（６，８）に対応する。
更に貫通電流とは，例えば図３に示される矢印の経路に流れる電流のことである。すなわち，カレントミラー型センスアンプ回路内の基準側を流れる電流であって，第一のスイッチ機構から第三のスイッチ機構方向へ流れる電流のことである。また，本発明の実施の形態では，第三のスイッチ機構は図１のＮｃｈＭＯＳトランジスタ３に対応する。
また，基準側電流経路とは，メモリセルに接続している第三のスイッチ機構と接続している線を少なくとも含んでいるカレントミラー型センスアンプ回路内を貫通する電流経路のことである。
【００１１】
本出願第２の発明の半導体記憶装置は，本出願第１の発明の半導体記憶装置において，前記第一から前記第三のスイッチ機構は金属酸化物半導体電界効果トランジスタから成ることを特徴とする。
【００１２】
したがって，本出願第２の発明の半導体記憶装置によれば，所定の金属酸化物半導体電界効果トランジスタのゲートに所定の電圧を印可するか否かによって，第一から第三のスイッチ機構をオンオフすることが可能になる。金属酸化物半導体電界効果トランジスタのゲートに所定の電圧を印可するか否かとスイッチ機構のオンオフは一対一に対応する。しかし，所定の電圧を印可すること（所定の電圧を印可しないこと）がオン又はオフに対応するかどうかは，金属酸化物半導体電界効果トランジスタがＰチャネルであるかＮチャネルであるかによって異なる。またここで，所定の電圧は金属酸化物半導体電界効果トランジスタの製品特性によって異なる。
【００１３】
本出願第３の発明の半導体記憶装置は，本出願第１又は本出願第２の発明の半導体記憶装置において，第一のスイッチ機構をオンオフする信号の入力端子に遅延回路を接続して，この遅延回路と第二のスイッチ機構に同一のクロック信号が入力されることを特徴とする。
【００１４】
したがって，本出願第３の発明の半導体記憶装置によれば，第二のスイッチ機構に入力されるクロック信号に比較して，遅延して第一のスイッチ機構にクロック信号を入力することが可能になる。
また本実施の形態では，遅延回路は図５に示される偶数個のインバータを直列に接続した回路５０１に対応する。
更に例えば本発明における第一の実施の形態では，図５の偶数個のインバータを直列に接続した回路５０１と，ＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにインバータ９０１を介してクロック信号が入力される。
【００１５】
本出願第４の発明の半導体記憶装置は，本出願第３の発明の半導体記憶装置において，第一のスイッチ機構に接続する前記遅延回路の遅延時間は，所定の値に設定されることを特徴とする。
【００１６】
したがって，本出願第４の発明の半導体記憶装置によれば，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
ここで所定の値とは，カレントミラー型センスアンプ回路に貫通電流を流す所望の時間である。
【００１７】
本出願第５の発明の半導体記憶装置は，カレントミラー型センスアンプ回路における基準側のゲート電圧値が電源電圧と等しくなる時に第一のスイッチ機構をオフにすることを特徴とする。
【００１８】
したがって，本出願第５の半導体記憶装置によれば，本出願第１から本出願第４のいずれか一の発明の半導体記憶装置において，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
【００１９】
本出願第６の発明の半導体記憶装置は，本出願第１又は本出願第２の発明の半導体記憶装置において，カレントミラー型センスアンプ回路における基準側のゲート電圧値を検知して，この電圧値が電源電圧値と等しくなった時に所定の時刻で第一のスイッチ機構をオフにする電圧検知回路が設けられ，第二のスイッチ機構にクロック信号が入力されることを特徴とする。
【００２０】
したがって，本出願第６の発明の半導体記憶装置によれば，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
ここで所定の履歴とは，第一のスイッチ機構がカレントミラー型センスアンプ回路と接続する位置での電位が，電源電圧値に比較して低い電位から電源電圧値と等しくなる履歴である。この本発明の実施の形態では，所定の履歴は図４の内部ノード信号４０３の履歴であり，第一のスイッチ機構がカレントミラー型センスアンプ回路と接続する位置は，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲート線のことである。
また，所定の時刻とは，所定の履歴中において第一のスイッチ機構がカレントミラー型センスアンプと接続する位置での電位が，電源電圧値と等しくなる時刻である。
【００２１】
【発明の実施の形態】
第一の実施の形態
本発明における第一の実施の形態の半導体記憶装置を図１から図５までと図７を参照して説明する。
【００２２】
本実施の形態の半導体記憶装置について図５を参照して説明する。図５は，本発明における第一の実施の形態の半導体記憶装置の回路図である。
本実施の形態に係る半導体記憶装置は，ＰｃｈＭＯＳトランジスタ９のゲートとクロック信号を発生する発生器（図示せず）との間に遅延回路５０１を設けること以外は，従来の同期式半導体記憶装置と同様の構成を備えて成る。
すなわち，本実施の形態に係る半導体記憶装置は，ＰｃｈＭＯＳトランジスタ（１，２，５，７，９）と，ＮｃｈＭＯＳトランジスタ（３，４，６，８）と，遅延回路５０１と，インバータ９０１とから構成される。本実施の形態の遅延回路５０１は偶数個のインバータを直列に接続した回路を用いる。
【００２３】
本実施の形態に係る半導体記憶装置では，ＰｃｈＭＯＳトランジスタ（１，２）とＮｃｈＭＯＳトランジスタ（３，４）によってカレントミラー型センスアンプ回路が構成される。また，ＰｃｈＭＯＳトランジスタ７とＮｃｈＭＯＳトランジスタ８によって，ＮｃｈＭＯＳトランジスタ３のオンオフして，メモリセルに接続される線を印可することができる。すなわち，ＰｃｈＭＯＳトランジスタ７とＮｃｈＭＯＳトランジスタ８によってカレントミラー型センスアンプ回路からメモリセルに電流を流すか否かを制御することが可能になる。
ＮｃｈＭＯＳトランジスタ３をオンすることによって，メモリセルからデジタル信号を読み出す。この時，ＮｃｈＭＯＳトランジスタ４のゲートにリファレンスセンスアンプ回路から参照電圧が印可される。メモリセルから読み出されたデジタル信号とこの参照電圧とを比較することによって，ＰｃｈＭＯＳトランジスタ２のソースとＮｃｈＭＯＳトランジスタ４のソースとの間に設けられる出力端子ＯＵＴからデジタル信号が「０」であるか「１」であるかの情報を出力することができる。
【００２４】
また，ＰｃｈＭＯＳトランジスタ９によって，カレントミラー型センスアンプ回路に貫通電流を流すか否かを制御する。
更に，インバータ９０１を介してＰｃｈＭＯＳトランジスタ７とＮｃｈＭＯＳトランジスタ８のゲートにクロック信号を入力する。このクロック信号と同一の信号を遅延回路５０１を介してＰｃｈＭＯＳトランジスタ９のゲートにも入力する。このクロック信号によって，カレントミラー型センスアンプ回路のオンオフと，カレントミラー型センスアンプ回路に貫通電流を流すか否かとをクロック信号で同期させることが可能になる。
【００２５】
本実施の形態の半導体記憶装置を制御する二つの入力（入力信号Ａ及びＢ）について図１を参照して説明する。図１は，本実施の形態の半導体記憶装置の二つの入力信号をＡ，Ｂとする回路図である。
本実施の形態の半導体記憶装置では，ＰｃｈＭＯＳトランジスタ９のゲートに遅延回路５０１を接続することによって，同一のクロック信号をＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートに比較して遅延してＰｃｈＭＯＳトランジスタ９のゲートにクロック信号を入力する（入力信号Ａ）ことが可能になる。ここで，遅延回路は偶数個のインバータを直列に接続してあるので，クロック信号は反転されることなくＰｃｈＭＯＳトランジスタ９のゲートに入力される（入力信号Ａ）。
一方，ＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにはインバータ９０１を介してクロック信号が入力される（入力信号Ｂ）ので，ＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにクロック信号が反転して入力される。これら入力信号Ａ及び入力信号Ｂを制御することによって，カレントミラー型センスアンプ回路を制御する。
【００２６】
つぎに，本実施の形態の半導体記憶装置の入力信号Ａ及び入力信号Ｂの関係について図２及び図３を参照して説明する。図２は，本実施の形態における半導体記憶装置の入力信号Ａと入力信号Ｂとの遅延の状態を示す図である。図３は，本実施の形態における半導体記憶装置に貫通電流が流れる態様を示す図である。
入力信号Ａと入力信号Ｂとは同一周期のクロック信号であるが，入力信号Ａが入力信号Ｂに比較して所定の時間だけ遅延している。この所定の時間は，入力信号Ｂの立下りから時間的に直後の入力信号Ａの立ち上がりまでの時間である。すなわち，この所定の時間では入力信号Ａと入力信号Ｂとが共にロウレベルである。また図２では，この所定の時間は２０１の時間に相当する。この所定の時間は，貫通電流がカレントミラー型センスアンプに流れる時間である。
また貫通電流は，図３に示すようにＰｃｈＭＯＳトランジスタ９からＮｃｈＭＯＳトランジスタ３の向きで電源からメモリセルに流れる電流のことである。貫通電流が流れるときは，電源電圧値をＶＤＤ，ＮｃｈＭＯＳトランジスタ３のしきい値電圧値をＶＴＮとすると，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートの電圧値がＶＤＤ，メモリセルデータ線の電圧値がＶＤＤ−ＶＴＮになる。
【００２７】
本実施の形態の半導体記憶装置の動作について図１を参照して説明する。
入力信号Ｂがハイレベルの時は，ＰｃｈＭＯＳトランジスタ７がオフ，ＮｃｈＭＯＳトランジスタ８がオンする。したがって，カレントミラー型センスアンプ回路の帰還インバータの一つであるＰｃｈＭＯＳトランジスタ５には，電源電圧（電圧値ＶＤＤ）が供給されない。また，ＮｃｈＭＯＳトランジスタ３もオフしているため，カレントミラー型センスアンプ回路は作動しない。この入力信号Ｂがハイレベルである場合は，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２にも貫通電流は流れずカレントミラー型センスアンプ回路の定常電流は完全に「０」にすることができる。
つぎに，入力信号Ｂをハイレベルからロウレベルにすることによりカレントミラー型センスアンプ回路が動作を始める。
入力信号Ｂがハイレベルからロウレベルに変化することによって，ＰｃｈＭＯＳトランジスタ７がオン，ＮｃｈＭＯＳトランジスタ８がオフする。ＰｃｈＭＯＳトランジスタ５は常にオンしているため，ハイレベルがＮｃｈＭＯＳトランジスタ３のゲートに伝達されＮｃｈＭＯＳトランジスタ３をオンさせる。ＰｃｈＭＯＳトランジスタ９は，入力信号Ａがロウレベルからハイレベルに変化した後オフにする。したがって，ＰｃｈＭＯＳトランジスタ９のゲートにロウレベルが入力されている時は，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２はオフした状態でＰｃｈＭＯＳトランジスタ９によって，メモリセルのデータ線へ電荷の注入が行われる。
これによって，カレントミラー型センスアンプ回路の活性化が終了する。
【００２８】
つぎに，本実施の形態の半導体記憶装置を用いて，メモリセル内の情報を読み出す動作を説明する。
オンｂｉｔ（メモリセル内のＮｃｈＭＯＳトランジスタのオン状態を示す）読み出し時は，入力信号Ａがロウレベルからハイレベルに変わることによってＰｃｈＭＯＳトランジスタ９が閉じてから，メモリセルの駆動能力によって電流がカレントミラー型センスアンプ回路からメモリセル方向に流れる。したがって，ＰｃｈＭＯＳトランジスタ１のソースとゲートとがロウレベルに変化させられ，これによってＰｃｈＭＯＳトランジスタ２がオンして，出力端子ＯＵＴからハイレベルが出力される。
【００２９】
オフｂｉｔ（メモリセル内のＮｃｈＭＯＳトランジスタのオフ状態を示す）読み出し時は，ＰｃｈＭＯＳトランジスタ９によってＰｃｈＭＯＳトランジスタ５及びＮｃｈＭＯＳトランジスタ６から構成される帰還インバータのバランスの取れた電圧まで，メモリセルのデータ線が印可されている。したがって，ＰｃｈＭＯＳトランジスタ９がオフした後は，ＮｃｈＭＯＳトランジスタ３には電流が流れない。この様にして，入力信号Ａがロウレベルの状態と同様に，ＰｃｈＭＯＳトランジスタ２はオフしたままになり，出力端子ＯＵＴからはロウレベルが出力される。
【００３０】
つぎに，本実施の形態の半導体記憶装置による読み出し動作の際の電力が低消費であることを図７を参照して説明する。図７は，本実施の形態の半導体記憶装置におけるクロック信号の電圧の履歴と，従来の非同期カレントミラー型センスアンプでの電流の履歴と，従来の同期カレントミラー型センスアンプでの電流の履歴と，本実施の形態の半導体記憶装置での電流の履歴とを同一の時間について図示したものである。
図７に示すとおり，本実施の形態の半導体記憶装置を用いれば，クロック信号の立ち上がりの部分でしか電流が流れないので，定常的にカレントミラー型センスアンプ回路に流れる定常電流を「０」にすることが可能になる。
また，本実施の形態の半導体記憶装置を用いればＤＣ電流の流れる期間はクロック信号の立ち上がりエッジ近傍のみであるため，電力低減の効果は非常に大きなものとなる。また，クロック周波数が低周波数になればなるほど電力低減効果は一層大きくなる。
更に，クロック信号の立ち上がりエッジからメモリセル内のデータが出力端子ＯＵＴから出力されるまでの速さは，カレントミラー型センスアンプ回路の活性化が早急に終了するため，遅くなることはない。
したがって，本実施の形態の半導体記憶装置を用いれば，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
【００３１】
また，本実施の形態の半導体記憶装置において，貫通電流注入時間を制御する入力信号Ａとカレントミラー型センスアンプ回路を開始又は停止する入力信号Ｂの関係について，カレントミラー型センスアンプ回路内の電圧に基づいて図１，図４，図５を参照して説明する。図４は，本実施の形態のＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートでの電圧の履歴と，入力信号Ａ及び入力信号Ｂの電圧の履歴を同一時間について示した図である。
貫通電流注入時間の制御信号４０２（図１：入力信号Ａ）をロウレベルからハイレベルに上げるタイミングはＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートでの信号である内部ノード信号４０３（図１：１０における信号）が電源電圧（電圧値ＶＤＤ）と同一電位になった時点で行うのが最適である。
【００３２】
具体的には，図４に示すように内部ノード信号４０３が電源電圧（電圧値ＶＤＤ）と同一電位になった時点で貫通電流注入時間を制御する信号４０２（図１：入力信号Ａ）をロウレベルからハイレベルに上げることによって，オンｂｉｔ読み出し時の余分な貫通電流を低減することができる。
また，オフｂｉｔ読み出し時にも，内部ノード信号４０３が電源電圧と同一電位であるため，ＯＵＴでの電位がロウレベルから変化することはない。
予めシミュレーションを行い，図４の波形に示す内部ノード信号４０３が，ＶＤＤレベルに到達する時刻を求めておく。その時刻に対応する遅延時間を有する遅延回路５０１を図５の様に設置すればよい。
この様に設定しておけば，メモリセルからの情報が出力される時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
【００３３】
また，本実施の形態の半導体記憶装置では，遅延回路としてインバータを直列に接続した回路を用いたが，クロック信号を所望の時間に遅延することができる回路であればよい。
【００３４】
以上本発明の第一の実施の形態の半導体記憶装置によれば，カレントミラー型センスアンプ回路（１，２，３，４）に貫通電流を流すか否かを制御する第一のスイッチ機構９と，カレントミラー型センスアンプ回路（１，２，３，４）をオンオフする第二のスイッチ機構（５，６，７，８）と，カレントミラー型センスアンプ回路（１，２，３，４）とを有して成り，第一のスイッチ機構９はカレントミラー型センスアンプ回路（１，２，３，４）の基準側（１側）電流経路に接続され，第二のスイッチ機構（５，６，７，８）はカレントミラー型センスアンプ回路（１，２，３，４）のメモリセルと接続する第三のスイッチ機構３に少なくとも接続し，第二のスイッチ機構（５，６，７，８）をオフからオンへ変化させる時刻から第一のスイッチ機構９をオンからオフへ変化させる時刻までが，所定の時間に設定され，第一のスイッチ機構９をオンオフする信号（入力信号Ａ）の入力端子に遅延回路５０１を接続して，遅延回路５０１と第二のスイッチ機構（５，６，７，８）に同一のクロック信号が入力されることによって，カレントミラー型センスアンプ回路（１，２，３，４）を高速かつ低消費電力で動作させることが可能になる。
すなわち，オンｂｉｔ読み出し時の余分な貫通電流を低減できる。また，カレントミラー型センスアンプ回路（１，２，３，４）の活性化を短時間で行うことが可能になる。
【００３５】
第二の実施の形態
本発明における第一の実施の形態の半導体記憶装置を図１，図２，図４，図６を参照して説明する。図６は，本発明における第二の実施の形態の半導体記憶装置の回路図である。
本実施の形態に係る半導体記憶装置は，ＰｃｈＭＯＳトランジスタ９のゲートを一端に接続され他端にＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートに接続される電圧検知回路６０１と，クロック信号がインバータ９０１を介してＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにのみ入力されること以外は，第一の実施の形態の同期式半導体記憶装置と同様の構成を備えて成る。
すなわち本実施の形態に係る半導体記憶装置は，ＰｃｈＭＯＳトランジスタ（１，２，５，７，９）と，ＮｃｈＭＯＳトランジスタ（３，４，６，８）と，電圧検知回路６０１と，インバータ９０１とから構成される。そしてクロック信号は，インバータ９０１を介してＰｃｈＭＯＳトランジスタ７及びＮｃｈＭＯＳトランジスタ８のゲートにのみ入力され，第一の実施の形態の半導体記憶装置とは異なりＰｃｈＭＯＳトランジスタ９のゲートには入力されない。
【００３６】
本実施の形態の半導体記憶装置では，第一の実施の形態と同様に図２に示される２０１の時間において，ＰｃｈＭＯＳトランジスタ９からメモリセルに向かって貫通電流を流し込む。これによって，カレントミラー型センスアンプ回路の活性化を短時間で行うことが可能である。
また，第一の実施の形態の半導体記憶装置と同様に入力信号Ａがロウレベルからハイレベルに変化した後は，メモリセル内部のデータがオンｂｉｔ（メモリセル内のＮｃｈＭＯＳトランジスタがオンしている状態）及びオフｂｉｔ（メモリセル内のＮｃｈＭＯＳトランジスタのオフ状態）読み出し時は，従来カレントミラー型センスアンプ回路を使用していたときと変わらない動作が可能である。
【００３７】
本実施の形態の半導体記憶装置において電位を感知する電圧検知回路を設ける態様について図６を参照して説明する。図６は，本発明における第二の実施の形態の半導体記憶装置の回路図である。
本実施の形態の半導体記憶装置では，図４に示される内部ノード信号４０３の信号が，ＶＤＤレベルに到達したことを感知する電圧検知回路６０１を図６のように予め挿入しておく。すなわち，電圧検知回路６０１は，ＰｃｈＭＯＳトランジスタ９のゲートを一端に接続し他端にＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートを接続する。この電圧検知回路６０１によって，ＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートにおける電圧値を参照してＰｃｈＭＯＳトランジスタ９のゲートに入力信号を所望の時刻に伝達することが可能になる。
この様に，本実施の形態の半導体記憶装置を用いれば，メモリセルからの情報を出力する時間を遅くすることなく，消費電力を大幅に低減することが可能になる。
【００３８】
以上本発明の第二の実施の形態の半導体記憶装置によれば，カレントミラー型センスアンプ回路（１，２，３，４）に貫通電流を流すか否かを制御する第一のスイッチ機構９と，カレントミラー型センスアンプ回路（１，２，３，４）をオンオフする第二のスイッチ機構（５，６，７，８）と，カレントミラー型センスアンプ回路（１，２，３，４）とを有して成り，第一のスイッチ機構９はカレントミラー型センスアンプ回路（１，２，３，４）の基準側（１側）電流経路に接続され，第二のスイッチ機構（５，６，７，８）はカレントミラー型センスアンプ回路（１，２，３，４）のメモリセルと接続する第三のスイッチ機構３に少なくとも接続し，第二のスイッチ機構（５，６，７，８）をオフからオンへ変化させる時刻から第一のスイッチ機構９をオンからオフへ変化させる時刻までが，所定の時間に設定され，カレントミラー型センスアンプ回路（１，２，３，４）の基準側（１側）のゲート電圧の電圧値を検知して，この電圧値が所定の履歴を示す場合に第一のスイッチ機構９をオフにする電圧検知回路６０１が設けられ，第二のスイッチ機構（５，６，７，８）にクロック信号が入力されることによって，カレントミラー型センスアンプ回路（１，２，３，４）を高速かつ低消費電力で動作させることが可能になる。
すなわち，オンｂｉｔ読み出し時の余分な貫通電流を低減できる。また，カレントミラー型センスアンプ回路（１，２，３，４）の活性化を短時間で行うことが可能になる。
【００３９】
【発明の効果】
以上により本発明の半導体記憶装置では，カレントミラー型センスアンプ回路を高速かつ低消費電力で動作させることが可能になる。
すなわち，オンｂｉｔ読み出し時の余分な貫通電流を低減できる。また，カレントミラー型センスアンプ回路の活性化を短時間で行うことが可能になる。
【図面の簡単な説明】
【図１】本発明における第一及び第二の実施の形態の半導体記憶装置の二つの入力信号をＡ，Ｂとする回路図である。
【図２】本発明における第一及び第二の実施の形態の半導体記憶装置の入力信号Ａと入力信号Ｂとの遅延の状態を示す図である。
【図３】本発明における第一及び第二の実施の形態の半導体記憶装置の半導体記憶装置に貫通電流が流れる態様を示す図である。
【図４】本発明における第一及び第二の実施の形態の半導体記憶装置のＰｃｈＭＯＳトランジスタ１及びＰｃｈＭＯＳトランジスタ２のゲートでの電圧の履歴と，入力信号Ａ及び入力信号Ｂの電圧の履歴を同一時間について図示したものである。
【図５】本発明における第一の実施の形態の半導体記憶装置の回路図である。
【図６】本発明における第二の実施の形態の半導体記憶装置の回路図である。
【図７】本発明における第一及び第二の実施の形態の半導体記憶装置のクロック信号の電圧の履歴と，従来の非同期カレントミラー型センスアンプ回路での電流の履歴と，従来の同期カレントミラー型センスアンプ回路での電流の履歴と，本実施の形態の半導体記憶装置での電流の履歴とを同一の時間について図示したものである。
【図８】従来の非同期式半導体記憶装置の回路図である。
【図９】従来の同期式半導体記憶装置の回路図である。
【符号の説明】
１ＰｃｈＭＯＳトランジスタ
２ＰｃｈＭＯＳトランジスタ
３ＮｃｈＭＯＳトランジスタ
４ＮｃｈＭＯＳトランジスタ
５ＰｃｈＭＯＳトランジスタ
６ＮｃｈＭＯＳトランジスタ
７ＰｃｈＭＯＳトランジスタ
８ＮｃｈＭＯＳトランジスタ
９ＰｃｈＭＯＳトランジスタ
５０１遅延回路
９０１インバータ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a current mirror type sense amplifier circuit.
[0002]
[Prior art]
A current mirror type sense amplifier circuit is usually used for a read-only storage device (hereinafter referred to as a ROM). In this sense amplifier circuit, an asynchronous ROM that does not synchronize reading with a clock signal is frequently used.
[0003]
A conventional asynchronous ROM will be described with reference to FIG. FIG. 8 is a circuit diagram of a conventional asynchronous semiconductor memory device.
Conventional asynchronous semiconductor memory devices include a P-channel type metal oxide semiconductor field effect transistor (hereinafter, referred to as PchMOS transistor) (1, 2, 5) and an N-channel type metal oxide semiconductor field effect transistor (hereinafter, NchMOS transistor). (Referred to as a transistor) (3, 4, 6).
The PchMOS transistors (1, 2) and the NchMOS transistors (3, 4) constitute a current mirror type sense amplifier circuit. Further, the NchMOS transistor 3 is turned on / off by the PchMOS transistor 5 and the NchMOS transistor 6, and a line connected to the memory cell is applied.
When the NchMOS transistor 3 is turned on, a digital signal is read from the memory cell. At this time, a reference voltage is applied to the gate of the NchMOS transistor 4. By comparing the digital signal read from the memory cell with this reference voltage, information as to whether the digital signal is “0” or “1” from the source of the PchMOS transistor 2 (FIG. 8: “OUT”) Can be output.
[0004]
However, in recent years, there has been an increasing demand for driving ROMs with low power consumption, and synchronous ROMs have been used.
[0005]
[Means for Solving the Problems]
A semiconductor memory device according to a first aspect of the present invention that solves the above-mentioned problem has a first switch mechanism for controlling whether or not a through current flows in a current mirror type sense amplifier circuit, and turns on / off the current mirror type sense amplifier circuit. A second switch mechanism and a current mirror type sense amplifier circuit, the first switch mechanism is connected to a reference side current path of the current mirror type sense amplifier circuit, and the second switch mechanism is a current mirror type sense amplifier circuit. At least the third switch mechanism connected to the memory cell of the sense amplifier circuit is connected, and the time from when the second switch mechanism is changed from off to on to the time immediately after when the first switch mechanism is changed from on to off is set. , And from the time when the second switch mechanism is changed from on to off to the time immediately after the first switch mechanism is changed from off to on, It is set at a predetermined time.
[0006]
With this configuration and operation, in the synchronous semiconductor memory device, the current mirror type sense amplifier circuit can be stopped while the clock signal that does not need to read information from the memory cell is at the low level. Therefore, during a period in which it is not necessary to read information from the memory cell, the through current that has flowed steadily in the asynchronous semiconductor memory device can be prevented from flowing in the synchronous semiconductor memory device, thereby reducing current consumption. .
[0007]
[Problems to be solved by the invention]
However, the PchMOS transistor 9, PchMOS transistor 7, and NchMOS transistor 8 used in the conventional synchronous semiconductor memory device are merely used for the purpose of setting a fixed potential in order to stop the steady current.
That is, since the current mirror type sense amplifier circuit is stopped during the low level period of the clock signal, the current mirror type sense amplifier circuit is activated during the low level period of the clock signal. There is a problem that can not be.
To activate the sense amplifier circuit only after the clock signal changes from the low level to the high level, the current mirror type sense amplifier circuit is activated after the clock signal changes from the low level to the high level. Therefore, since the read operation starts in the current mirror type sense amplifier circuit after the activation is completed, a phenomenon that the access time from when the clock signal changes from the low level to the high level to when the data is read is extremely delayed occurs. There's a problem.
[0008]
In view of the above problems in the prior art, it is an object of the present invention to provide a semiconductor memory device which can operate a current mirror type sense amplifier circuit at high speed and consume less power.
[0009]
[Means for Solving the Problems]
A semiconductor memory device according to a first aspect of the present invention that solves the above-mentioned problem has a first switch mechanism for controlling whether or not a through current flows in a current mirror type sense amplifier circuit, and turns on / off the current mirror type sense amplifier circuit. A second switch mechanism and a current mirror type sense amplifier circuit, the first switch mechanism is connected to a reference side current path of the current mirror type sense amplifier circuit, and the second switch mechanism is a current mirror type sense amplifier circuit. At least the third switch mechanism connected to the memory cell of the sense amplifier circuit is connected, and the time from when the second switch mechanism is changed from off to on to the time immediately after when the first switch mechanism is changed from on to off is set. , Is set at a predetermined time.
[0010]
Therefore, according to the semiconductor memory device of the first invention of the present application, it becomes possible to operate the current mirror type sense amplifier circuit at high speed and with low power consumption. That is, an unnecessary through current at the time of on-bit reading can be reduced. Further, activation of the current mirror type sense amplifier circuit can be performed in a short time.
Here, turning on the first switch mechanism means flowing through current to the current mirror type sense amplifier circuit. Turning off the first switch mechanism means that a through current does not flow through the current mirror type sense amplifier circuit. Further, in the embodiment of the present invention, the first switch mechanism corresponds to the PchMOS transistor 9 in FIG.
Turning on the second switch mechanism means enabling the operation of the current mirror type sense amplifier circuit. Turning off the second switch mechanism means stopping the operation of the current mirror type sense amplifier circuit. Further, in the embodiment of the present invention, the second switch mechanism corresponds to the PchMOS transistors (5, 7) and the NchMOS transistors (6, 8) in FIG.
Further, the through current is, for example, a current flowing in a path indicated by an arrow shown in FIG. That is, it is a current flowing on the reference side in the current mirror type sense amplifier circuit, and is a current flowing from the first switch mechanism to the third switch mechanism. Further, in the embodiment of the present invention, the third switch mechanism corresponds to the NchMOS transistor 3 in FIG.
Further, the reference side current path is a current path penetrating the current mirror type sense amplifier circuit including at least a line connected to the third switch mechanism connected to the memory cell.
[0011]
A semiconductor memory device according to a second aspect of the present invention is the semiconductor memory device according to the first aspect of the present invention, wherein the first to third switch mechanisms are formed of a metal oxide semiconductor field effect transistor.
[0012]
Therefore, according to the semiconductor memory device of the second invention of the present application, the first to third switch mechanisms are turned on / off depending on whether a predetermined voltage is applied to the gate of the predetermined metal oxide semiconductor field effect transistor. It becomes possible. Whether a predetermined voltage is applied to the gate of the metal oxide semiconductor field effect transistor and the on / off of the switch mechanism correspond one-to-one. However, whether applying a predetermined voltage (not applying a predetermined voltage) corresponds to ON or OFF differs depending on whether the metal oxide semiconductor field-effect transistor is a P-channel or an N-channel. Here, the predetermined voltage varies depending on the product characteristics of the metal oxide semiconductor field effect transistor.
[0013]
The semiconductor memory device according to the third aspect of the present invention is the semiconductor memory device according to the first or second aspect of the present invention, wherein a delay circuit is connected to an input terminal of a signal for turning on and off the first switch mechanism. The same clock signal is input to the delay circuit and the second switch mechanism.
[0014]
Therefore, according to the semiconductor memory device of the third invention of the present application, the clock signal can be input to the first switch mechanism with a delay compared to the clock signal input to the second switch mechanism. Become.
In the present embodiment, the delay circuit corresponds to the circuit 501 shown in FIG. 5 in which an even number of inverters are connected in series.
Further, for example, in the first embodiment of the present invention, a clock signal is input to the circuit 501 in which an even number of inverters are connected in series and the gates of the PchMOS transistor 7 and the NchMOS transistor 8 via the inverter 901 in FIG. .
[0015]
The semiconductor memory device according to a fourth aspect of the present invention is the semiconductor memory device according to the third aspect of the present invention, wherein the delay time of the delay circuit connected to the first switch mechanism is set to a predetermined value. And
[0016]
Therefore, according to the semiconductor memory device of the fourth invention of the present application, power consumption can be significantly reduced without delaying the time for outputting information from the memory cell.
Here, the predetermined value is a desired time during which a through current flows in the current mirror type sense amplifier circuit.
[0017]
In the semiconductor memory device according to the fifth invention of the present application, the reference-side gate voltage value of the current mirror type sense amplifier circuit is different from the power supply voltage. equally The first switch mechanism is turned off at the time.
[0018]
Therefore, according to the semiconductor memory device of the fifth aspect of the present invention, in the semiconductor memory device of any one of the first to fourth aspects of the present invention, without delaying the time for outputting information from the memory cell, Power consumption can be significantly reduced.
[0019]
A semiconductor memory device according to a sixth aspect of the present invention is the semiconductor memory device according to the first or second aspect of the present invention, wherein a reference-side gate voltage value in a current mirror type sense amplifier circuit is detected and this voltage value is detected. But When it becomes equal to the power supply voltage value A voltage detection circuit for turning off the first switch mechanism at a predetermined time is provided, and a clock signal is input to the second switch mechanism.
[0020]
Therefore, according to the semiconductor memory device of the sixth aspect of the present invention, it is possible to greatly reduce power consumption without delaying the time for outputting information from the memory cell.
Here, the predetermined history is a history in which the potential at the position where the first switch mechanism is connected to the current mirror type sense amplifier circuit becomes equal to the power supply voltage value from a potential lower than the power supply voltage value. In this embodiment of the present invention, the predetermined history is the history of the internal node signal 403 in FIG. 4, and the position where the first switch mechanism is connected to the current mirror type sense amplifier circuit is the PchMOS transistor 1 and the PchMOS transistor 2 Gate line.
The predetermined time is a time at which the potential at the position where the first switch mechanism is connected to the current mirror type sense amplifier in the predetermined history becomes equal to the power supply voltage value.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
First embodiment
A semiconductor memory device according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 5 and FIG.
[0022]
The semiconductor memory device according to the present embodiment will be described with reference to FIG. FIG. 5 is a circuit diagram of the semiconductor memory device according to the first embodiment of the present invention.
The semiconductor memory device according to the present embodiment differs from the conventional synchronous semiconductor memory device except that a delay circuit 501 is provided between the gate of the PchMOS transistor 9 and a generator (not shown) for generating a clock signal. It has a similar configuration.
That is, the semiconductor memory device according to the present embodiment includes a PchMOS transistor (1, 2, 5, 7, 9), an NchMOS transistor (3, 4, 6, 8), a delay circuit 501, and an inverter 901. Be composed. As the delay circuit 501 of this embodiment, a circuit in which an even number of inverters are connected in series is used.
[0023]
In the semiconductor memory device according to the present embodiment, a PchMOS transistor (1, 2) and an NchMOS transistor (3, 4) constitute a current mirror type sense amplifier circuit. Further, the NchMOS transistor 3 can be turned on and off by the PchMOS transistor 7 and the NchMOS transistor 8 to apply a line connected to the memory cell. That is, the PchMOS transistor 7 and the NchMOS transistor 8 make it possible to control whether a current flows from the current mirror type sense amplifier circuit to the memory cell.
By turning on the NchMOS transistor 3, a digital signal is read from the memory cell. At this time, a reference voltage is applied to the gate of the NchMOS transistor 4 from the reference sense amplifier circuit. By comparing the digital signal read from the memory cell with this reference voltage, whether the digital signal is “0” from the output terminal OUT provided between the source of the PchMOS transistor 2 and the source of the NchMOS transistor 4 Information indicating whether it is "1" can be output.
[0024]
The PchMOS transistor 9 controls whether or not a through current flows through the current mirror type sense amplifier circuit.
Further, a clock signal is input to the gates of the PchMOS transistor 7 and the NchMOS transistor 8 via the inverter 901. The same signal as the clock signal is also input to the gate of the PchMOS transistor 9 via the delay circuit 501. With this clock signal, it is possible to synchronize the on / off state of the current mirror type sense amplifier circuit and whether or not a through current flows through the current mirror type sense amplifier circuit with a clock signal.
[0025]
Two inputs (input signals A and B) for controlling the semiconductor memory device of the present embodiment will be described with reference to FIG. FIG. 1 is a circuit diagram in which two input signals are A and B of the semiconductor memory device of the present embodiment.
In the semiconductor memory device of the present embodiment, the same clock signal is delayed as compared with the gates of the PchMOS transistor 7 and the NchMOS transistor 8 by connecting the delay circuit 501 to the gate of the PchMOS transistor 9. It becomes possible to input a clock signal to the gate (input signal A). Here, since the delay circuit has an even number of inverters connected in series, the clock signal is input to the gate of the PchMOS transistor 9 without being inverted (input signal A).
On the other hand, since a clock signal is input to the gates of the PchMOS transistor 7 and the NchMOS transistor 8 via the inverter 901 (input signal B), the clock signal is inverted and input to the gates of the PchMOS transistor 7 and the NchMOS transistor 8. . By controlling these input signals A and B, the current mirror type sense amplifier circuit is controlled.
[0026]
Next, the relationship between the input signal A and the input signal B of the semiconductor memory device of the present embodiment will be described with reference to FIGS. FIG. 2 is a diagram showing a state of delay between input signal A and input signal B of the semiconductor memory device according to the present embodiment. FIG. 3 is a diagram showing a mode in which a through current flows through the semiconductor memory device according to the present embodiment.
The input signal A and the input signal B are clock signals having the same period, but the input signal A is delayed from the input signal B by a predetermined time. The predetermined time is a time from the falling of the input signal B to the rising of the input signal A immediately after in time. That is, at this predetermined time, both the input signal A and the input signal B are at the low level. Further, in FIG. 2, the predetermined time corresponds to the time 201. This predetermined time is a time during which the through current flows through the current mirror type sense amplifier.
The through current is a current flowing from the power supply to the memory cell in the direction from the PchMOS transistor 9 to the NchMOS transistor 3, as shown in FIG. When a through current flows, assuming that the power supply voltage is VDD and the threshold voltage of the NchMOS transistor 3 is VTN, the voltage of the gates of the PchMOS transistors 1 and 2 is VDD, and the voltage of the memory cell data line is VDD. VDD−VTN.
[0027]
The operation of the semiconductor memory device according to the present embodiment will be described with reference to FIG.
When the input signal B is at a high level, the PchMOS transistor 7 turns off and the NchMOS transistor 8 turns on. Therefore, the power supply voltage (voltage value VDD) is not supplied to the PchMOS transistor 5, which is one of the feedback inverters of the current mirror type sense amplifier circuit. Further, since the NchMOS transistor 3 is also off, the current mirror type sense amplifier circuit does not operate. When the input signal B is at a high level, no through current flows through the PchMOS transistor 1 and the PchMOS transistor 2, and the steady-state current of the current mirror type sense amplifier circuit can be completely set to "0".
Next, by changing the input signal B from the high level to the low level, the current mirror type sense amplifier circuit starts operating.
When the input signal B changes from the high level to the low level, the PchMOS transistor 7 turns on and the NchMOS transistor 8 turns off. Since the PchMOS transistor 5 is always on, a high level is transmitted to the gate of the NchMOS transistor 3 to turn on the NchMOS transistor 3. The PchMOS transistor 9 is turned off after the input signal A changes from the low level to the high level. Therefore, when a low level is input to the gate of the PchMOS transistor 9, charges are injected into the data lines of the memory cells by the PchMOS transistor 9 while the PchMOS transistors 1 and 2 are off.
Thus, the activation of the current mirror type sense amplifier circuit ends.
[0028]
Next, an operation of reading information from a memory cell using the semiconductor memory device of the present embodiment will be described.
At the time of reading on bit (indicating the ON state of the NchMOS transistor in the memory cell), the PchMOS transistor 9 is closed when the input signal A changes from the low level to the high level, and then the current is changed to the current mirror type by the driving capability of the memory cell. It flows from the sense amplifier circuit toward the memory cell. Accordingly, the source and the gate of the PchMOS transistor 1 are changed to low level, whereby the PchMOS transistor 2 is turned on, and a high level is output from the output terminal OUT.
[0029]
When reading off bits (indicating the OFF state of the NchMOS transistor in the memory cell), the data line of the memory cell is turned on by the PchMOS transistor 9 until the voltage of the feedback inverter composed of the PchMOS transistor 5 and the NchMOS transistor 6 is balanced. It is applied. Therefore, no current flows through the NchMOS transistor 3 after the PchMOS transistor 9 is turned off. In this manner, the PchMOS transistor 2 remains off, and a low level is output from the output terminal OUT, similarly to the state where the input signal A is at the low level.
[0030]
Next, the low power consumption during the read operation by the semiconductor memory device of the present embodiment will be described with reference to FIG. FIG. 7 shows the history of the voltage of the clock signal, the history of the current in the conventional asynchronous current mirror type sense amplifier, and the history of the current in the conventional synchronous current mirror type sense amplifier in the semiconductor memory device of the present embodiment. And the current history in the semiconductor memory device of the present embodiment for the same time.
As shown in FIG. 7, when the semiconductor memory device of the present embodiment is used, the current flows only at the rising edge of the clock signal, so that the steady current flowing in the current mirror type sense amplifier circuit steadily becomes “0”. It becomes possible to do.
In addition, when the semiconductor memory device of the present embodiment is used, the period during which the DC current flows is only near the rising edge of the clock signal, so that the effect of power reduction is very large. Also, the lower the clock frequency, the greater the power reduction effect.
Furthermore, the speed from the rising edge of the clock signal to the time when the data in the memory cell is output from the output terminal OUT does not become slow because the activation of the current mirror type sense amplifier circuit ends immediately.
Therefore, with the use of the semiconductor memory device of the present embodiment, power consumption can be significantly reduced without delaying the time for outputting information from the memory cells.
[0031]
In the semiconductor memory device according to the present embodiment, the relationship between the input signal A for controlling the through current injection time and the input signal B for starting or stopping the current mirror type sense amplifier circuit is described by referring to the voltage in the current mirror type sense amplifier circuit. This will be described with reference to FIGS. FIG. 4 is a diagram showing the history of the voltage at the gate of the PchMOS transistor 1 and the history of the voltage of the input signal A and the history of the voltage of the input signal B at the same time in the present embodiment.
The timing of raising the control signal 402 (FIG. 1: input signal A) of the through current injection time from the low level to the high level is determined by the internal node signal 403 (the signal in FIG. 1:10) which is a signal at the gates of the PchMOS transistors 1 and 2. Is optimal when the power supply voltage (voltage value VDD) becomes the same potential as the power supply voltage (voltage value VDD).
[0032]
Specifically, as shown in FIG. 4, when the internal node signal 403 becomes the same potential as the power supply voltage (voltage value VDD), the signal 402 (FIG. 1: input signal A) for controlling the through current injection time becomes low level. To a high level, extra through current at the time of on-bit read can be reduced.
Also, at the time of off-bit reading, the potential at OUT does not change from the low level because the internal node signal 403 has the same potential as the power supply voltage.
A simulation is performed in advance, and the time when the internal node signal 403 shown in the waveform of FIG. 4 reaches the VDD level is obtained. A delay circuit 501 having a delay time corresponding to the time may be provided as shown in FIG.
With this setting, power consumption can be significantly reduced without delaying the time for outputting information from the memory cells.
[0033]
In the semiconductor memory device of the present embodiment, a circuit in which inverters are connected in series is used as a delay circuit, but any circuit that can delay a clock signal to a desired time may be used.
[0034]
As described above, according to the semiconductor memory device of the first embodiment of the present invention, the first switch mechanism 9 for controlling whether or not a through current flows in the current mirror type sense amplifier circuits (1, 2, 3, 4). A second switch mechanism (5, 6, 7, 8) for turning on and off the current mirror type sense amplifier circuit (1, 2, 3, 4); and a current mirror type sense amplifier circuit (1, 2, 3, 4). ), The first switch mechanism 9 is connected to the reference side (1 side) current path of the current mirror type sense amplifier circuit (1, 2, 3, 4), and the second switch mechanism (5 , 6, 7, 8) are connected at least to a third switch mechanism 3 connected to the memory cells of the current mirror type sense amplifier circuit (1, 2, 3, 4), and the second switch mechanism (5, 6, From the time when (7, 8) changes from off to on, the first switch The time from when the switch mechanism 9 changes from on to off is set to a predetermined time, and the delay circuit 501 is connected to the input terminal of the signal (input signal A) for turning on and off the first switch mechanism 9, and When the same clock signal is input to the circuit 501 and the second switch mechanism (5, 6, 7, 8), the current mirror type sense amplifier circuit (1, 2, 3, 4) is operated at high speed and with low power consumption. It is possible to operate with.
That is, an unnecessary through current at the time of on-bit reading can be reduced. Further, activation of the current mirror type sense amplifier circuit (1, 2, 3, 4) can be performed in a short time.
[0035]
Second embodiment
A semiconductor memory device according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 6 is a circuit diagram of a semiconductor memory device according to the second embodiment of the present invention.
In the semiconductor memory device according to the present embodiment, a voltage detection circuit 601 having the gate of the PchMOS transistor 9 connected to one end and the other ends connected to the gates of the PchMOS transistor 1 and the PchMOS transistor 2, and a clock signal transmitted through the inverter 901. The configuration is the same as that of the synchronous semiconductor memory device of the first embodiment except that only the gates of the PchMOS transistor 7 and the NchMOS transistor 8 are input.
That is, the semiconductor memory device according to the present embodiment includes a PchMOS transistor (1, 2, 5, 7, 9), an NchMOS transistor (3, 4, 6, 8), a voltage detection circuit 601 and an inverter 901. Be composed. Then, the clock signal is input only to the gates of the PchMOS transistor 7 and the NchMOS transistor 8 via the inverter 901 and is not input to the gate of the PchMOS transistor 9 unlike the semiconductor memory device of the first embodiment.
[0036]
In the semiconductor memory device of the present embodiment, a through current flows from the PchMOS transistor 9 toward the memory cell at the time 201 shown in FIG. 2, as in the first embodiment. This makes it possible to activate the current mirror type sense amplifier circuit in a short time.
After the input signal A changes from the low level to the high level as in the semiconductor memory device of the first embodiment, the data in the memory cell is turned on bit (the state in which the NchMOS transistor in the memory cell is turned on). ) And off-bit (off state of the NchMOS transistor in the memory cell), the same operation as when a current mirror type sense amplifier circuit is conventionally used is possible.
[0037]
A mode in which a voltage detection circuit for detecting a potential is provided in the semiconductor memory device of this embodiment will be described with reference to FIG. FIG. 6 is a circuit diagram of a semiconductor memory device according to the second embodiment of the present invention.
In the semiconductor memory device of the present embodiment, a voltage detection circuit 601 for detecting that the signal of the internal node signal 403 shown in FIG. 4 has reached the VDD level is inserted in advance as shown in FIG. That is, the voltage detection circuit 601 connects the gate of the PchMOS transistor 9 to one end, and connects the gates of the PchMOS transistors 1 and 2 to the other ends. This voltage detection circuit 601 makes it possible to transmit an input signal to the gate of the PchMOS transistor 9 at a desired time with reference to the voltage values at the gates of the PchMOS transistor 1 and the PchMOS transistor 2.
As described above, with the use of the semiconductor memory device of the present embodiment, it is possible to significantly reduce power consumption without delaying the time for outputting information from a memory cell.
[0038]
As described above, according to the semiconductor memory device of the second embodiment of the present invention, the first switch mechanism 9 for controlling whether or not a through current flows in the current mirror type sense amplifier circuits (1, 2, 3, 4). A second switch mechanism (5, 6, 7, 8) for turning on and off the current mirror type sense amplifier circuit (1, 2, 3, 4); and a current mirror type sense amplifier circuit (1, 2, 3, 4). ), The first switch mechanism 9 is connected to the reference side (1 side) current path of the current mirror type sense amplifier circuit (1, 2, 3, 4), and the second switch mechanism (5 , 6, 7, 8) are connected at least to a third switch mechanism 3 connected to the memory cells of the current mirror type sense amplifier circuit (1, 2, 3, 4), and the second switch mechanism (5, 6, From the time when (7, 8) changes from off to on, the first switch A predetermined time is set until the time when the switching mechanism 9 is changed from on to off, and the voltage value of the reference side (1 side) gate voltage of the current mirror type sense amplifier circuit (1, 2, 3, 4) is set. And a voltage detection circuit 601 for turning off the first switch mechanism 9 when this voltage value indicates a predetermined history is provided. By inputting the signal, the current mirror type sense amplifier circuits (1, 2, 3, 4) can be operated at high speed and with low power consumption.
That is, an unnecessary through current at the time of on-bit reading can be reduced. Further, activation of the current mirror type sense amplifier circuit (1, 2, 3, 4) can be performed in a short time.
[0039]
【The invention's effect】
As described above, in the semiconductor memory device of the present invention, it is possible to operate the current mirror type sense amplifier circuit at high speed and with low power consumption.
That is, an unnecessary through current at the time of on-bit reading can be reduced. Further, activation of the current mirror type sense amplifier circuit can be performed in a short time.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a semiconductor memory device according to a first and a second embodiment of the present invention, in which two input signals are A and B;
FIG. 2 is a diagram showing a state of delay between an input signal A and an input signal B of the semiconductor memory device according to the first and second embodiments of the present invention.
FIG. 3 is a diagram showing a mode in which a through current flows in the semiconductor memory device of the semiconductor memory devices according to the first and second embodiments of the present invention.
FIG. 4 shows the same voltage history at the gates of the PchMOS transistor 1 and the PchMOS transistor 2 of the semiconductor memory device according to the first and second embodiments of the present invention and the voltage history of the input signal A and the input signal B. It is a diagram illustrating time.
FIG. 5 is a circuit diagram of the semiconductor memory device according to the first embodiment of the present invention.
FIG. 6 is a circuit diagram of a semiconductor memory device according to a second embodiment of the present invention.
FIG. 7 shows the history of the voltage of the clock signal of the semiconductor memory device according to the first and second embodiments of the present invention, the history of the current in the conventional asynchronous current mirror type sense amplifier circuit, and the conventional synchronous current mirror. FIG. 6 illustrates the history of the current in the type sense amplifier circuit and the history of the current in the semiconductor memory device of the present embodiment for the same time.
FIG. 8 is a circuit diagram of a conventional asynchronous semiconductor memory device.
FIG. 9 is a circuit diagram of a conventional synchronous semiconductor memory device.
[Explanation of symbols]
1 PchMOS transistor
2 PchMOS transistor
3 NchMOS transistor
4 NchMOS transistor
5 PchMOS transistor
6 NchMOS transistor
7 PchMOS transistor
8 NchMOS transistor
9 PchMOS transistor
501 delay circuit
901 inverter

Claims

It has a first switch mechanism for controlling whether or not a through current flows in the current mirror type sense amplifier circuit, a second switch mechanism for turning on / off the current mirror type sense amplifier circuit, and a current mirror type sense amplifier circuit. Consisting of
A first switch mechanism connected to a reference side current path of the current mirror type sense amplifier circuit, a second switch mechanism connected at least to a third switch mechanism connected to a memory cell of the current mirror type sense amplifier circuit,
From the time when the second switch mechanism is changed from off to on to the time immediately after the first switch mechanism is changed from on to off, and the second from immediately after the time when the second switch mechanism is changed from on to off. A semiconductor memory device wherein a predetermined time is set until a time when one switch mechanism is changed from off to on .

2. The semiconductor memory device according to claim 1, wherein said first to third switch mechanisms are formed of a metal oxide semiconductor field effect transistor.

3. A delay circuit is connected to an input terminal of a signal for turning on / off the first switch mechanism, and the same clock signal is input to the delay circuit and the second switch mechanism. 5. The semiconductor memory device according to claim 1.

4. The semiconductor memory device according to claim 3, wherein a delay time of the delay circuit connected to the first switch mechanism is set to a predetermined value.

5. The semiconductor according to claim 1, wherein the first switch mechanism is turned off when a reference gate voltage value in the current mirror type sense amplifier circuit becomes equal to a power supply voltage. Storage device.

A voltage detection circuit that detects a reference side gate voltage value in the current mirror type sense amplifier circuit and turns off the first switch mechanism at a predetermined time when the voltage value becomes equal to the power supply voltage value ; 3. The semiconductor memory device according to claim 1, wherein a clock signal is input to the second switch mechanism.