JP3569133B2 - A method of manufacturing a semiconductor device - Google Patents

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顕 井上
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信秋 濱中
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Necエレクトロニクス株式会社
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置の製造方法に係り、特にゲート、ソースおよびドレイン表面を自己整合的にシリサイド化することにより、低抵抗化を図るMOS型電界効果トランジスタ(MOSFET)の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device, in particular a gate, a source and a drain surface by self-aligned siliciding, process for producing reduce the resistance of a MOS field effect transistor (MOSFET).
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
半導体装置の製造方法の一つとして知られる従来のサリサイドプロセスでは、特開平2−45923号公報に開示された方法がある。 In conventional salicide process known as one of the manufacturing method of the semiconductor device, there is a method disclosed in JP-A-2-45923. この従来の半導体装置の製造方法について、図3(a)〜図3(d)の工程順に示した縦断面図を参照して説明する。 Method for manufacturing the conventional semiconductor device will be described with reference to longitudinal sectional views showing the process order of Fig. 3 (a) ~ FIG 3 (d).
【0003】 [0003]
図3(a)に示すようにP型シリコン基板301にNウェル302を既知の方法により形成する。 The N-well 302 is formed by methods known to the P-type silicon substrate 301 as shown in FIG. 3 (a). 次いで、P型シリコン基板301の表面にフィールド絶縁膜としてフィールド酸化膜303を選択酸化法により形成する。 Then formed by a field oxide film 303 as a field insulating film on the surface of the P-type silicon substrate 301 selective oxidation method. このフィールド酸化膜303に囲まれた活性領域に、順次シリコン酸化膜などのゲート絶縁膜304と多結晶シリコンを成長し、多結晶シリコンにリンを既知の手法によりドープして多結晶シリコンの電気抵抗の低減を図る。 The active region surrounded by the field oxide film 303, to grow a polycrystalline silicon gate insulating film 304, such as a sequential silicon oxide film, polycrystalline silicon on the electrical resistance of the doped polycrystalline silicon with phosphorus by known techniques reduced. 次いで、既知の手法であるフォトリソグラフィー法とドライエッチング法により、多結晶シリコンをパターンニングしてゲート電極305を形成する。 Then, by photolithography and dry etching is a known technique, the polysilicon is patterned to form a gate electrode 305.
【0004】 [0004]
次に、フォトリソグラフィー法とイオン注入法により、図3(a)に示すように低濃度のN型不純物拡散層313と低濃度のP型不純物拡散層314を形成する。 Next, by photolithography and ion implantation to form low-concentration N-type impurity diffusion layer 313 and the low concentration P-type impurity diffusion layer 314 as shown in FIG. 3 (a). 次いで、ゲート電極305の側面にシリコン酸化膜あるいはシリコン窒化膜から構成されるサイドウォール306を既知の化学気相成長(CVD)技術とエッチング技術を用いて形成する。 Then formed by using a side surface composed of a silicon oxide film or a silicon nitride film-based sidewall 306 of known chemical vapor deposition (CVD) and etching techniques of the gate electrode 305.
【0005】 [0005]
次に、図3(b)に示すようにフォトリソグラフィー法とイオン注入法により、N型不純物拡散層307とP型不純物拡散層308を形成する。 Next, by photolithography and ion implantation, as shown in FIG. 3 (b), to form the N-type impurity diffusion layer 307 and the P-type impurity diffusion layers 308. かくして、LDD構造としてN型ソース・ドレイン領域307、P型ソース・ドレイン領域308が形成される。 Thus, N-type source and drain regions 307, P-type source and drain regions 308 as an LDD structure is formed. 次いで、ゲート電極である多結晶シリコンの表面と半導体基板表面の自然酸化膜を除去し、例えばチタン膜309をスパッタ堆積する。 Then, to remove a natural oxide film on the surface of the semiconductor substrate surface of the polycrystalline silicon, which is a gate electrode, for example, a titanium film 309 is sputter deposited.
【0006】 [0006]
次に、図3(c)に示すように窒素雰囲気中で700℃以下の急速熱処理(以下、RTA)することにより、シリコンと接触するチタン膜309のみをシリサイド化し、C49型構造のチタンシリサイド層310を形成する。 Next, FIG. 3 (c) 700 ° C. The following rapid thermal processing in a nitrogen atmosphere as shown in (hereinafter, RTA) by, only the titanium film 309 in contact with the silicon to silicide, titanium silicide layer of C49 type structure 310 to form. また、この際、フィールド酸化膜303およびサイドウォール306と接触するチタン膜309と半導体基板上のチタン膜の一部は窒化されて窒化チタン膜311となる。 At this time, the field oxide film 303 and the side titanium layer 309 and the titanium nitride film 311 portion is nitrided titanium film on the semiconductor substrate in contact with wall 306.
【0007】 [0007]
次に、図3(d)に示すようにアンモニア水および過酸化水素水等の混合液などにより、選択的にウエットエッチングし、未反応チタンと窒化チタン膜311のみを除去する。 Next, a mixed solution of ammonia water and hydrogen peroxide or the like as shown in FIG. 3 (d), selectively wet etching, to remove only the unreacted titanium and titanium nitride film 311. 次いで、前述のRTAよりも高温(800℃以上)のRTAを行い、前記のC49型構造のチタンシリサイド層310よりも電気抵抗率の低いC54型構造のチタンシリサイド層312を形成する。 Then, RTA is performed in the above-mentioned high temperature than RTA (800 ° C. or higher), to form a titanium silicide layer 312 of C54 type structure having low electrical resistivity than titanium silicide layer 310 of the of the C49 type structure.
【0008】 [0008]
以上に示したサリサイドプロセスを用いることにより、多結晶シリコン305、N型およびP型不純物拡散層307、308の表面部分が自己整合的にシリサイド化されるために低抵抗化され、デバイスの高速化が図れる。 By using the salicide process described above, the polycrystalline silicon 305, N-type and the surface portion of the P-type impurity diffusion layers 307 and 308 are low resistance in order to be self-aligned silicided, faster devices It can be achieved. このサリサイドプロセスは、必要とする領域に限って、選択的にシリサイド化できる利点がある。 The salicide process, only the area in need, an advantage of selectively silicided.
【0009】 [0009]
ところで、従来のマグネトロンスパッタ装置10は、一般的には、図8に示すように、スパッタ・チャンバ12内に、ウェハーWを載置させるウェハーホルダ14と、ウェハーWに離間して対面する位置にターゲットTを保持するカソードマグネット16とを備えている。 However, the conventional magnetron sputtering apparatus 10, in general, as shown in FIG. 8, the sputtering chamber 12, a wafer holder 14 for placing the wafer W, at a position facing at a distance from each other in the wafer W and a cathode magnet 16 that holds the target T.
従来のマグネトロンスパッタ装置10を使って、例えばポリシリコンゲート電極上にCoをスパッタして、Coシリサイド電極を形成する際、ゲート酸化膜に絶縁不良が生じたチップが、ウェハー上に発生すること、特にウェハー周辺部に発生することが多く、製品歩留りを向上させる上で、問題になっていた。 Using conventional magnetron sputtering device 10, for example by sputtering Co on the polysilicon gate electrode when forming a Co silicide electrode, the chip to the gate oxide film insulation defect occurs is generated on the wafer, in particular, it is often occur wafer periphery, in order to improve the product yield was wrong.
【0010】 [0010]
ここで、従来のマグネトロンスパッタ装置10を使って、以下のスパッタ条件でゲート電極のポリシリコン上にCoをスパッタしてCo膜を成膜し、次いでRTAを施してCoシリサイド化を行っ後、ゲート酸化膜の絶縁耐圧の良否をウェハーのチップ毎に試験した結果を示す。 Here, with the conventional magnetron sputtering apparatus 10, after by sputtering Co on the polysilicon gate electrode forming a Co film, then subjected to Co silicide is subjected to RTA under the following sputtering conditions, the gate It shows the results of testing the quality of the breakdown voltage of the oxide film on each wafer chip.
本試験では、従来のマグネトロンスパッタ装置10を使って、図9に示すように、シリコン基板20上に形成されたゲート電極のポリシリコン膜22上にCoをスパッタしてCo膜24を成膜し、次いでRTAを施してCoシリサイド層を形成する。 In this test, by using a conventional magnetron sputtering apparatus 10, as shown in FIG. 9, the Co film 24 is formed by sputtering Co on the polysilicon film 22 of the gate electrode formed on the silicon substrate 20 and then forming a Co silicide layer is subjected to RTA. 図9は、スパッタリングによりCo膜24をゲート電極のポリシリコン膜22上に成膜した状態を示す。 Figure 9 shows a state in which forming a Co film 24 on the polysilicon film 22 of the gate electrode by sputtering. 図9中、26はSiN等からなるサイドウォール、28はゲート酸化膜である。 In Figure 9, 26 is a side wall made of SiN or the like, is 28 a gate oxide film.
スパッタリング条件チャンバ圧力 :5〜15mTorr The sputtering conditions chamber pressure: 5~15mTorr
ガス流量 :Ar/50〜100scc/m Gas flow rate: Ar / 50~100scc / m
スパッタパワー:1.5kW Sputtering power: 1.5kW
しかし、従来のマグネトロンスパッタ装置10を使ったCoスパッタリングでは、図11に示すように、特にウェハーの周辺部のチップのゲート酸化膜に、絶縁不良が発生し、ゲート酸化膜の絶縁耐圧が所定値以上の良好なチップのウェハー全体のチップに対する百分率、いわゆる良品率は、図19に実験例1と実験例2の結果と合わせ示すように、46%程度であった。 However, the Co sputtering using conventional magnetron sputtering apparatus 10, as shown in FIG. 11, in particular the gate oxide film of the chip peripheral portion of the wafer, insulation failure occurs and the withstand voltage is a predetermined value of a gate oxide film percentage of more favorable chip wafer entire chip, so-called yield rate, as shown together with the results of example 1 and experimental example 2 in Figure 19, was about 46%.
図11では、ゲート酸化膜に重度の絶縁不良が発生しているチップは、黒色で、軽度の絶縁不良が発生しているチップは、灰色で彩色されている。 In Figure 11, tip severe insulation failure in the gate oxide film occurs, black, chips mild insulation failure has occurred is highlighted in gray.
【0011】 [0011]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかるに、上記の従来の半導体装置の製造方法では、ゲートポリシリコンを形成した後、ゲートポリシリコン上に高融点金属をスパッタ堆積すると、その際に、プラズマから発生する電荷によりゲート電極305がチャージアップし、ゲート耐圧が劣化するという問題があった。 However, in the conventional method of manufacturing a semiconductor device described above, after forming a gate polysilicon and a refractory metal sputter deposited on the gate polysilicon, the time, the gate electrode 305 is charged up by electric charges generated from the plasma and, the gate breakdown voltage is deteriorated.
【0012】 [0012]
ゲート電極および拡散層上のみにシリサイドを形成する方法として、サリサイドプロセスが有効な方法であるが、高融点金属をスパッタする際の下地構造は、ゲート電極305の表面の自然酸化膜は除去されており、ゲート電極305は既に不純物がドープされてかつ、フローティングゲートとなっている。 As a method of forming only the silicide gate electrode and the diffusion layer, but salicide process is an effective method, the underlying structure when sputtering a refractory metal, a natural oxide film on the surface of the gate electrode 305 is removed cage, the gate electrode 305 has already and is impurity doped, a floating gate.
【0013】 [0013]
そのため、スパッタ時、特にスパッタ放電中あるいは待機時の放電からシャッターが開いてウェハーへスパッタ堆積が開始された瞬間にゲート電極部に電荷が発生し、その電荷がゲート絶縁膜304を流れて、ゲート耐圧が劣化するという問題が発生する。 Therefore, sputtering time, charges are generated in the gate electrode portion at the moment when the sputtering deposition to wafers is started, especially the shutter opens the discharge during the sputtering discharge or standby, the charge flows through the gate insulating film 304, the gate problem of breakdown voltage is deterioration occurs. この現象は、ゲート絶縁膜304の膜厚が薄膜化や高集積化するにつれて顕著であり、微細化が進むにつれて深刻な問題となっている。 This phenomenon is pronounced as the thickness of the gate insulating film 304 is thinned and highly integrated, has become a serious problem as the miniaturization.
【0014】 [0014]
本発明は上記の点に鑑みなされたもので、半導体基板上に選択的に形成される絶縁膜間に高融点金属シリサイド層を形成する半導体装置の製造方法において、スパッタ装置によるゲート耐圧の劣化が生じない条件で高融点金属をスパッタする半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of the above, in the semiconductor device manufacturing method for forming a refractory metal silicide layer insulating film selectively formed on a semiconductor substrate, the deterioration of the gate breakdown voltage due to the sputtering apparatus the method of manufacturing a semiconductor device for sputtering a refractory metal at conditions that do not occur and to provide a.
【0015】 [0015]
また、本発明の他の目的は、高信頼性及び低抵抗化が可能なMOS型電界効果トランジスタを製造し得る半導体装置の製造方法を提供することにある。 Another object of the present invention is to provide a method of manufacturing a semiconductor device reliability and low resistance can produce a MOS field effect transistor as possible.
【0016】 [0016]
また、前述したように、従来のマグネトロンスパッタ装置を使って、Co、Ti、Ni、W等の高融点金属をポリシリコン膜上にスパッタしてシリサイド化を施す際に、ゲート酸化膜の絶縁性が低下するという問題があった。 Further, as described above, by using a conventional magnetron sputtering apparatus, Co, Ti, Ni, a refractory metal such as W in performing the sputtering to silicide on the polysilicon film, an insulating gate oxide film but there is a problem that decreases. そこで、本発明の更なる目的は、ゲート電極に高融点金属シリサイド膜を形成する際、ゲート酸化膜の絶縁耐圧の劣化が生じないようにして、高融点金属をポリシリコン膜上にスパッタできる、半導体装置の製造方法を提供することである。 Therefore, a further object of the present invention, when forming a refractory metal silicide film on the gate electrode, as the deterioration of the dielectric strength of the gate oxide film does not occur, it can sputtering a refractory metal on the polysilicon film, it is to provide a method for manufacturing a semiconductor device.
【0017】 [0017]
【課題を解決するための手段】 In order to solve the problems]
上記本発明の更なる目的を達成するために、本発明に係る半導体装置の製造方法は、半導体素子のポリシリコンゲート電極が形成されたシリコン基板の全面にマグネトロンスパッタ装置により高融点金属を堆積して高融点金属膜を形成後、熱処理して前記高融点金属膜との界面に高融点金属シリサイド層を形成する半導体装置の製造方法において、前記ゲート電極に到達する電荷量Qが5C/cm 2 以下となる条件で、前記高融点金属膜をマグネトロンスパッタ装置によりスパッタ堆積し、前記シリコン基板と前記ゲート電極との間に形成されるゲート絶縁膜のゲート耐圧が劣化しないようにしたことを特徴としている。 To achieve the further object of the present invention, a method of manufacturing a semiconductor device according to the present invention, a refractory metal is deposited by magnetron sputtering device the entire surface of the silicon substrate the polysilicon gate electrode is formed of a semiconductor element after forming a refractory metal film Te, in the manufacturing method of a semiconductor device for forming a refractory metal silicide layer at the interface between the refractory metal film is heat treated, the charge reaching the gate electrode amount Q 5C / cm 2 under conditions such that the following is characterized in that the refractory metal film is sputter deposited by magnetron sputtering device, a gate breakdown voltage of the gate insulating film formed between the silicon substrate and the gate electrode was prevented from being degraded there.
【0018】 [0018]
ここで、上記のマグネトロンスパッタ装置は、プラズマ密度最大領域がシリコン基板の外側になるように、ターゲットの大きさを設定して高融点金属をスパッタ堆積する構成である。 Here, the magnetron sputtering apparatus, so that the plasma density maximum area is outside of the silicon substrate, a structure in which a refractory metal to set the size of the target to sputter deposition.
【0019】 [0019]
また、上記マグネトロンスパッタ装置は、シリコン基板側のホルダマグネットがシリコン基板を有するウェハー側面を覆う状態で高融点金属をスパッタ堆積する構成でもよく、またプラズマ密度最大の領域がシリコン基板を有するウェハーより上方になるように、ウェハー側のホルダマグネットの強度を設定して高融点金属をスパッタ堆積する構成でもよい。 Furthermore, the magnetron sputtering apparatus, above the wafer may be configured to silicon substrate side of the holder magnet sputter depositing a refractory metal so as to cover the wafer side having a silicon substrate, also the plasma density maximum region has a silicon substrate so as to be a refractory metal by setting the strength of the wafer side of the holder magnet configuration sputter deposition.
【0020】 [0020]
更に、上記のマグネットロンスパッタ装置は、ターゲットとシリコン基板を有するウェハーとの間の空間に、導電体のコリメート板を挿入した状態で高融点金属をスパッタ堆積する構成でもよい。 Furthermore, the above-mentioned magnetron sputtering apparatus, the space between the wafer having a target and a silicon substrate, a refractory metal may be configured to sputter deposition in a state of inserting the collimator plate conductor. なお、上記の高融点金属は、チタン、コバルトおよびニッケルのいずれか一の金属であることが望ましい。 The high melting point metal described above, titanium, it is desirable that any one of the metals of cobalt and nickel.
【0021】 [0021]
本発明では、ゲート電極に到達する電荷量Qが5C/cm 以下になる条件で高融点金属のスパッタ堆積を行い、ゲート耐圧の劣化を生じさせないようにするものである。 In the present invention, performs the sputter deposition of the refractory metal at conditions charge Q reaching the gate electrode is 5C / cm 2 or less, and is to not cause deterioration of the gate breakdown voltage.
【0022】 [0022]
このことの作用について説明する。 The operation of this will be explained. 図4は自然酸化膜をフッ酸を用いてエッチングした後、チタンをスパッタ堆積し、次いで、熱処理を行わずにアンモニア水と過酸化水素水の混合液により、堆積したチタンをウエットエッチングしたウェハーのゲート耐圧の良品率を示す。 Figure 4 after etching with hydrofluoric acid a natural oxide film, titanium was sputter deposited, followed by a mixture of ammonia water and hydrogen peroxide without heat treatment, the deposited titanium was wafer wet etching It shows the yield rate of the gate breakdown voltage. 比較として、スパッタを行わずに測定したものも示してある。 As a comparison, it is also shown were measured without sputtering.
【0023】 [0023]
チタンをスパッタし、すぐにウェットエッチングした場合はゲートの初期耐圧不良が起こっており、スパッタ中にゲート耐圧が大幅に劣化するため、その場合のゲート良品率は図4にIで示すように、チタンをスパッタしない場合のゲート良品率IIに比べて良品率が低い。 Sputtered titanium, if wet etching immediately have occurred early poor withstand voltage of the gate, the gate breakdown voltage deteriorates significantly during sputtering, the gate yield rate in this case is as shown by I in FIG. 4, lower yield rate as compared to the gate yield rate II when no sputtering titanium.
【0024】 [0024]
図5はスパッタ堆積する際、コリメート板をウェハーとターゲット間に挿入した場合のゲート耐圧良品率を、コリメート板を挿入しないでスパッタ堆積した場合のゲート耐圧良品率と、スパッタ堆積しない場合のゲート耐圧良品率とを対比して示す。 Figure 5 is the time of sputter deposition, and a gate breakdown voltage yield rate when the gate breakdown voltage yield rate in the case of inserting the collimator plate between the wafer and the target was sputter deposited without inserting the collimator plate, the gate breakdown voltage in the case of not sputter deposition illustrated by comparing the yield rate. この場合も図4と同様にスパッタ後熱処理を行わずにウェットエッチングし測定している。 In this case it is wet-etched also measured without conducting the post-sputtering heat treatment in the same manner as FIG.
【0025】 [0025]
スパッタ堆積する際、コリメート板をウェハーとターゲット間に挿入した場合のゲート耐圧良品率は図5にIVで示す如く、スパッタ堆積しない場合のゲート耐圧良品率Vと同様100%であり、同図にIIIで示すようにチタンをスパッタし、すぐにウェットエッチングした場合のゲート耐圧良品率に比べて、スパッタによるゲート耐圧の劣化が起こっておらず、良好なゲート耐圧が得られていることがわかる。 When sputter depositing a gate breakdown voltage yield rate in the case of inserting the collimator plate between the wafer and the target, as indicated by IV in Figure 5, is similar to 100% and the gate breakdown voltage yield rate V when no sputter deposition, in FIG. sputtered titanium as indicated by III, immediately compared to the gate withstand voltage yield rate in the case of wet etching, not occurred the deterioration of the gate breakdown voltage by sputtering, it is found that a good gate withstand voltage is obtained.
【0026】 [0026]
この場合には、コリメート板がウェハーとターゲット間に挿入されているためにウェハーに到達するはずの電荷がコリメート板に流れて、ゲート電極のチャージアップが抑制されており、ゲート電極に到達する電荷量Qが5C/cm 以下になるようなスパッタ堆積ができるためである。 In this case, the charge which would otherwise reach the wafer to collimator plate is inserted between the wafer and the target flows collimator plate, the charge-up of the gate electrode is suppressed, the charge reaching the gate electrode the amount Q is because it is 5C / cm 2 or less to become like sputter deposition.
【0027】 [0027]
通常コリメートスパッタは、コンタクトホールの底部にチタンを異方性良く堆積し、スパッタ膜のカバレッジを改善するためのものである。 Usually collimated sputtering, a titanium good anisotropy deposited on the bottom of the contact hole, is intended to improve the coverage of the sputtered film. しかし、この場合においては、既成のコリメート板を用いて行わなくてもよく、電気的にアースされている例えば網状の板をウェハーとターゲットの間に挿入されていればよく、コリメートスパッタを用いて得られた結果と同様の結果が得られる。 However, in this case it may not be performed by using a ready-made collimator plate, an electrically grounded by being for example net-like plate need only be inserted between the wafer and the target, using collimated sputtering the obtained results similar results.
【0028】 [0028]
このように、サリサイド構造を有したフローティングゲート電極上に高融点金属をスパッタ堆積する場合には、ウェハーへ到達する電荷量を制御する方法として、プラズマから不要な電荷を発生しないようにするか、発生した電荷をウェハーに到達しないようにするかが考えられる。 Thus, when a refractory metal sputter deposited on the floating gate electrode having a salicide structure, as a method for controlling the amount of charge reaches the wafer, either do not generate unnecessary charges from the plasma, or the generated charge so as not to reach the wafer is considered. そのため、上述の2種類あるいはそれらを組み合わせることでゲート耐圧特性を向上させることができる。 Therefore, it is possible to improve two or gate withstand voltage characteristics by combining those described above.
【0029】 [0029]
本発明者は、上述した本発明の目的を達成できるスパッタ装置を実現するために、研究の末に、ゲート酸化膜の絶縁不良が発生する原因は、ターゲット近傍の荷電粒子が、ウェハー表面に到達し、ゲート電極のポリシリコン膜及びゲート酸化膜を貫通してシリコン基板に貫入することにあると見い出した。 The present inventors, in order to realize a sputtering apparatus that can achieve the object of the present invention described above, the end of the study, due to insulation failure occurs in the gate oxide film, the charged particles near the target is reached the wafer surface and it was found to be to penetrate the silicon substrate through the polysilicon film and the gate oxide film of the gate electrode. 即ち、ゲート酸化膜の絶縁耐圧の劣化が生じる原因は、プラズマ近傍(ウェハー側)に存在する高荷電粒子密度領域から荷電粒子が飛来してウェハーに衝突する衝突確率が増大するからであると推測した。 That is, presumably causes deterioration occurs in the withstand voltage of the gate oxide film is because the collision probability of collision in the wafer with the charged particles from the highly charged particles density regions existing in the vicinity of the plasma (wafer side) is flying increases did.
ターゲットのエロージェン測定から明らかなように、プラズマ密度の高い領域は、ターゲットの直径方向について、中央部よりも周辺部に集中している。 As apparent from Erojen measurement target, areas of high plasma density, the diameter direction of the target, are concentrated in the peripheral portion than the central portion. そして、プラズマ密度の高い領域は、ターゲットからウェハーに向かう方向に見て、ターゲットの極く近傍に存在するが、荷電粒子密度の高い領域は、むしろプラズマ領域のウェハー側に存在していると考えられる。 The region of high plasma density, as viewed in a direction from the target to the wafer, is present in close proximity of the target, the area of ​​high charged particle density, considered that rather exists in the wafer side of the plasma region It is.
そこで、荷電粒子が、ウェハー上に飛来し、衝突するのを防止するために、ターゲットに近い位置であって、しかもプラズマ領域から僅かにウェハー側に離れた位置にコリメート板を配置して、荷電粒子をコリメート板により捕捉することを着想し、更には、ターゲットとコリメート板との位置関係を研究して、本発明を完成するに到った。 Therefore, charged particles, flying over the wafer, in order to prevent the collision, a position close to the target, yet place the collimator plate in a position spaced slightly wafer side from the plasma region, charged conceived to capture particles by a collimator plate, further, to study the positional relationship between the target and the collimator plate, and have completed the present invention.
【0030】 [0030]
上述した本発明の更なる目的を達成するために、上述の知見に基づいて、本発明に係るスパッタ装置は、ターゲットホルダに保持されたターゲットと、ターゲットに対面させるようにして、ターゲット金属を堆積させるウェハーを保持するウェハーホルダとを備え、ターゲット金属をウェハー上にスパッタリングするスパッタ装置において、ターゲットホルダと、ウェハーホルダとの間に、ターゲットからウェハーに向けて貫通した多数個の貫通孔を有する導電体からなるコリメート板を接地した状態でターゲット表面との間隔が24mm以上39 mm以下なる位置に介在させることを特徴としている。 To achieve the further object of the present invention described above, on the basis of the above findings, the sputtering apparatus according to the present invention, a target held by the target holder, so as to face the target, deposition of target metal and a wafer holder for holding a wafer to be in a sputtering apparatus for sputtering a target metal on a wafer, conductive having a target holder, between the wafer holder, a number penetrating toward the target wafer number of the through-hole distance between the target surface of the collimating plate made from the body in a state of being grounded is characterized by interposing a position equal to or less than 24mm or more 39 mm.
【0031】 [0031]
後述の実験例1及び2の結果から判るように、コリメート板の介在効果は、コリメート板のターゲットに対する位置によって大幅に異なり、ゲート酸化膜の絶縁耐圧の劣化防止に関し、コリメート板のターゲットに対する位置には、臨界的な意義がある。 As it can be seen from the results of Experimental Example 1 and 2 below, intervening effect of the collimator plate is highly dependent on the location for the target of the collimator plate, relates prevent deterioration of the breakdown voltage of the gate oxide film, the location for the target of the collimator plate is critical significance. そこで、本発明の好適な実施態様では、コリメート板が、ターゲットホルダに対して第1の間隔D 以下で第2の間隔D 以上の範囲の間隔で配置されていて、更に好適には、スパッタ装置は、コリメート板を前記範囲の間隔内に位置決めし、保持する位置調整手段を備えている。 Accordingly, in a preferred embodiment of the present invention, the collimator plate, be arranged at intervals of a first distance D 1 second interval D 2 or more ranges in the following with respect to the target holder, more preferably, sputtering apparatus has a position adjusting means for positioning the collimator plate within the interval of the range, holds. 第1の間隔D 及び第2の間隔D は、スパッタ装置の構造により、またスパッタリング条件により、それぞれ、異なるものの、実用的には、後述する理由から、第1の間隔D 39 mmであり、第2の間隔D が24mmである。 First spacing D 1 and second spacing D 2 is the structure of a sputtering apparatus, and sputtering conditions, respectively, although different, is practically the reason described later, the first distance D 1 is 39 mm , and the second distance D 2 is 24 mm.
【0032】 [0032]
また、コリメート板の表面積に対する全貫通孔の開口面積の総和の比率、開口率は高い方がよく、また、コリメート板の貫通孔の形状及び寸法に制約はないものの、好適には、コリメート板は、貫通孔のアスペクト比が0.7以上1.3以下の網状板である。 The ratio of the sum of the opening areas of all the through holes to the surface area of ​​the collimator plate, the aperture ratio is higher good, Although not constrained to the shape and dimensions of the through-hole of the collimator plate, preferably, the collimating plate is 1.3 or less reticulated plate aspect ratio 0.7 or more through holes.
【0033】 [0033]
本発明は、グロー放電によりスパッタリングを行うスパッタ装置である限り、スパッタ装置の種類、形式に制約はなく適用でき、例えば、直流スパッタ装置、高周波(RF)スパッタ装置及びマグネトロンスパッタ装置に適用できる。 The present invention, as long as a sputtering apparatus which performs sputtering by glow discharge, the type of the sputtering apparatus, the constraint can be applied without the form, for example, DC sputtering system can be applied to radio frequency (RF) sputtering apparatus and a magnetron sputtering apparatus.
【0034】 [0034]
コリメート板がターゲットとウェハーとの間に介在する場合、ゲート絶縁膜の初期耐圧劣化の程度は、コリメート板とターゲットホルダとの距離、コリメート板のアスペクト比及びスパッタレートに依存すると考えられる。 If the collimator plate is interposed between the target and the wafer, the degree of initial breakdown voltage of the gate insulating film, the distance between the collimator plate and the target holder, will depend on the aspect ratio and the sputtering rate of the collimator plate.
【0035】 [0035]
コリメート板が介在しない場合、高荷電粒子領域から飛来する荷電粒子が直接的にウェハーに衝突する確率は、ウェハー周辺部ほど高く、従ってウェハ周辺部のゲート絶縁膜の初期耐圧劣化の程度がウェハー中央部に比べて激しい。 If the collimator plate is not interposed, the probability that the charged particles flying from the highly charged particles region collide directly to wafers, high as wafer peripheral portion, thus extent wafer center of the initial breakdown voltage of the gate insulating film of the wafer peripheral portion intense than that of the part.
例えばマグネトロンスパッタ装置の場合、マグネトロンスパッタ装置毎にカソードマグネットの形状、寸法が異なり、その結果、ターゲット直径方向のプラズマ密度分布、ひいては荷電粒子の分布が異なるため、劣化パターン(マップ)は、各装置に固有なパターンとなるものの、一般的な傾向として、ウェハー周辺部ほど劣化が激しい。 For example, in the case of a magnetron sputtering apparatus, different shapes, dimensions of the cathode magnet for each magnetron sputtering apparatus, as a result, since the plasma density distribution in the target diameter direction, in which the distribution of thus charged particles different degradation pattern (map), each device although the a specific pattern, as a general trend, severe degradation as wafer periphery.
また、コリメート板が介在しない場合、ウェハ中央部でも、コリメート板を介在させた場合に比べて、ゲート・ソース/ドレイン間のリーク電流の増大などが計測されており、スパッタ時にゲート酸化膜にダメージが与えられていることは明らかである。 Also, if the collimator plate is not interposed, in the center of the wafer, as compared with the case where is interposed collimator plate are such as an increase in leakage current measurement between the gate and the source / drain, damage to the gate oxide film during sputtering it is clear that is given.
【0036】 [0036]
コリメート板とターゲットホルダとの距離(T/C間距離)は、この高荷電粒子密度域から直接飛来する荷電粒子を捕捉する確率が高くなるように決定されるべき因子であって、前述したように、コリメート板の介在効果は、コリメート板のターゲットに対する位置によって大幅に異なり、コリメート板のターゲットに対する位置には臨界的な意義がある。 The distance between the collimator plate and the target holder (T / C distance) is a factor to be determined so that the probability of capturing the charged particles flying directly from the highly charged particles density region increases, as described above the intervening effect of the collimator plate is highly dependent on the location for the target of the collimator plate, there is a critical significance in position relative to the target of the collimator plate. 例えば、T/C間距離が50mm以上であると、コリメート板の介在効果は大幅に低下する。 For example, when the distance between T / C is at least 50mm, intervening effect of the collimator plate is greatly reduced.
T/C間距離を短くして、荷電粒子のコリメート板に対する入射角度を大きくすれば、荷電粒子のコリメータ板での捕捉確率を高めることができるので、荷電粒子の飛来、衝突によるゲート酸化膜の絶縁耐圧の劣化を効果的に防止できる。 By shortening the distance between T / C, by increasing the angle of incidence with respect to collimator plate of charged particles, it is possible to increase the capture probability of the collimator plates of the charged particles, flying of the charged particles, collisions of the gate oxide film effectively prevent deterioration of the dielectric strength. しかし、逆に、T/C間距離が短すぎると、高密度プラズマ存在領域にコリメート板が接触するために、コリメート板がスパッタリングされて削られる恐れがあり、非常に危険であるから、その見地からT/C間距離には許容最短距離(例えば24mm)が設定される。 However, conversely, when the T / C distance is too short, in order to collimator plate is in contact with the high-density plasma existence region, there is a possibility that the collimator plate is scraped to be sputtered, because it is very dangerous, its aspects the distance between T / C is set allowable minimum distance (e.g. 24 mm) from.
【0037】 [0037]
また、コリメート板のアスペクト比を大きくすることは、前述の高荷電粒子密度域からの荷電粒子を捕捉する確率が高くなるので、ゲート酸化膜の初期絶縁耐圧の劣化防止に有効である。 Also, by increasing the aspect ratio of the collimator plate, the probability of capturing the charged particles from the highly charged particles density range mentioned above is increased, it is effective to prevent deterioration of the initial breakdown voltage of the gate oxide film. しかし、アスペクト比が大きすぎると、スパッタ金属が捕捉されるので、スパッタレートが低下する。 However, when the aspect ratio is too large, the sputtered metal is captured, the sputtering rate decreases.
【0038】 [0038]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
次に本発明の各実施の形態について、図面と共に説明する。 Next the embodiments of the present invention, by referring to the drawings.
本発明に係る半導体装置の製造方法の第1の実施形態 A first embodiment of a method of manufacturing a semiconductor device according to the present invention
図1は本発明になる半導体装置の製造方法の第1の実施の形態の各工程の素子断面図を示す。 Figure 1 shows a device cross-sectional view of each step of the first embodiment of a method of manufacturing a semiconductor device according to the present invention. まず、図1(a)に示すようにP型シリコン基板101にNウェル102を既知の方法により形成する。 First, the N-well 102 is formed by methods known to P-type silicon substrate 101 as shown in FIG. 1 (a). 次いで、P型シリコン基板101の表面にフィールド絶縁膜としてフィールド酸化膜103を選択酸化法により形成する。 Then formed by a field oxide film 103 as a field insulating film on the surface of the P-type silicon substrate 101 selective oxidation method. このフィールド酸化膜103に囲まれた活性領域に、順次シリコン酸化膜などのゲート絶縁膜104と多結晶シリコンを成長し、多結晶シリコンにリンを既知の手法によりドープして多結晶シリコンの電気抵抗の低減を図る。 The active region surrounded by the field oxide film 103, to grow a polycrystalline silicon gate insulating film 104, such as a sequential silicon oxide film, polycrystalline silicon on the electrical resistance of the doped polycrystalline silicon with phosphorus by known techniques reduced.
【0039】 [0039]
次いで、既知の手法であるフォトリソグラフィー法とドライエッチング法により、多結晶シリコンをパターンニングして図1(a)に示すようにゲート電極105を形成する。 Then, by photolithography and dry etching is a known technique, the polysilicon is patterned to form a gate electrode 105 as shown in FIG. 1 (a). 次に、フォトリソグラフィー法とイオン注入法により、低濃度のN型不純物拡散層113と低濃度のP型不純物拡散層114を形成する。 Next, by photolithography and ion implantation to form low-concentration N-type impurity diffusion layer 113 and the low concentration P-type impurity diffusion layers 114. 次いで、ゲート電極105の側面にシリコン酸化膜あるいはシリコン窒化膜から構成されるサイドウォール106を既知のCVD技術とエッチング技術を用いて形成する。 Then, formed by a CVD and etching techniques side sidewalls 106 composed of a silicon oxide film or a silicon nitride film known to the gate electrode 105.
【0040】 [0040]
次に、図1(b)に示すように、フォトリソグラフィー法とイオン注入法により、N型不純物拡散層のソース・ドレイン領域107とP型不純物拡散層のソース・ドレイン領域108を形成する。 Next, as shown in FIG. 1 (b), by photolithography and ion implantation to form the source and drain regions 108 of the source and drain regions 107 and the P-type impurity diffusion layer of N-type impurity diffusion layer. かくして、LDD構造としてN型ソース・ドレイン領域107、P型ソース・ドレイン領域108が形成される。 Thus, N-type source and drain regions 107, P-type source and drain regions 108 as an LDD structure is formed.
【0041】 [0041]
次いで、ゲート電極105である多結晶シリコンの表面と半導体基板表面の自然酸化膜を除去し、例えばゲート電極105に到達する電荷量Qが5C/cm 以下になるような条件とするマグネトロンスパッタ装置を使用して、高融点金属であるチタンをスパッタ堆積してチタン膜109を形成する。 Then, to remove a natural oxide film on the surface of the semiconductor substrate surface of the polycrystalline silicon, which is a gate electrode 105, for example, a magnetron sputtering apparatus in charge Q reaching the gate electrode 105 is a condition such that 5C / cm 2 or less use, to form a titanium film 109 by sputtering deposition of titanium which is a refractory metal. この際、使用するマグネトロンスパッタ装置には、ウェハーとターゲット間にコリメート板のような例えば網状の導電体を挿入してスパッタを行う。 At this time, the magnetron sputtering apparatus to be used, performing sputtering by inserting a conductor, such for example reticulated as collimator plate between the wafer and the target.
【0042】 [0042]
図6は本発明方法の第1の実施の形態で使用するマグネトロンスパッタ装置の一例の構成図を示す。 Figure 6 shows a block diagram of an example of a magnetron sputtering apparatus used in the first embodiment of the present invention method. 図6(a)に示すマグネトロンスパッタ装置は、チャンバ61内にウェハーホルダ62上にウェハー63が載置され、これに離間対向する位置にカソードマグネット64とターゲット65が配置され、ウェハー63とターゲット65との間の空間位置にコリメート板66が配置されている。 Magnetron sputtering apparatus shown in FIG. 6 (a), is placed a wafer 63 on the wafer holder 62 in the chamber 61, cathode magnet 64 and the target 65 is disposed at a position spaced opposed thereto, wafer 63 and target 65 collimating plate 66 is disposed in a space located between the.
【0043】 [0043]
通常用いるコリメート板は、スパッタ粒子の異方性を高めるものであり、網のアスペクト比が1程度のものであるが、このスパッタ装置で用いるコリメート板66は、図6(b)に上面図を示すように、網状の導電体からなる構成である。 Collimating plate is commonly used, is intended to enhance the anisotropy of sputtered particles, although the aspect ratio of the net is of the order of 1, the collimator plate 66 used in this sputtering apparatus, a top view in FIG. 6 (b) as shown, a structure made of a conductor network. なお、このコリメート板66は、単に導電性のある板をウェハーとターゲット間に挿入すればよく、コリメート板66のアスペクト比および寸法、形状は任意であり、また、ウェハー63の全面を覆っている必要もなく、プラズマ強度分布が高いあるいは電荷が発生しやすい領域だけをカバーしていればよい。 Incidentally, the collimator plate 66 may simply be inserted the electrically conductive is a plate between the wafer and the target, the aspect ratio and size of the collimator plate 66, the shape is arbitrary and also covers the entire surface of the wafer 63 It requires no plasma intensity distribution is high or the charge it is sufficient to cover only prone regions occur.
【0044】 [0044]
さらに、また、このコリメート板66の形状はスパッタ装置によって寸法、形状を調整すればいいものである。 Furthermore, also the shape of the collimator plate 66 is intended say by adjusting the size, the shape by the sputtering apparatus. なお、このコリメート板66の網状の導電体は、設地電位として用いてもよいが、プラズマ状態に対応して、電位を与えることによりさらに効果が上がる。 Incidentally, reticulated conductor of the collimator plate 66 may be used as 設地 potential, corresponding to the plasma state, further effect increased by applying a potential. また、第1の実施の形態では、チタン膜を109を堆積した例を示しているが、コバルト、ニッケル等の他の高融点金属を堆積するようにしても同様の効果が得られることは勿論である。 Further, in the first embodiment, an example is shown in which the deposition of the titanium film 109, cobalt, of course, that the same effect can be obtained so as to deposit another refractory metal such as nickel it is.
【0045】 [0045]
次に図1(c)に示すように、窒化雰囲気中で700℃以下の急速熱処理(RTA)することにより、多結晶シリコンであるゲート電極105の表面およびソース・ドレイン領域107および108と接触するチタン膜109の界面のみにC49型構造のチタンシリサイド層110を形成する。 Next, as shown in FIG. 1 (c), by 700 ° C. or less rapid thermal annealing in a nitriding atmosphere (RTA), in contact with the surface and the source-drain regions 107 and 108 of the gate electrode 105 is polycrystalline silicon only the interface of the titanium film 109 to form a titanium silicide layer 110 of C49 type structure. また、この際、フィールド酸化膜103およびサイドウォール106と接触するチタン膜109と半導体基板上のチタン膜109の一部は窒化されて窒化チタン膜111となる。 At this time, the field oxide film 103 and the side titanium layer 109 and the titanium nitride film 111 portion is nitrided titanium film 109 on the semiconductor substrate in contact with wall 106.
【0046】 [0046]
次に図1(d)に示すように、アンモニア水および過酸化水素水等の混合液などにより、選択的にウェットエッチングし、未反応チタンと窒化チタン膜111のみを除去する。 Next, as shown in FIG. 1 (d), by a mixed solution such as ammonia water and hydrogen peroxide, it is selectively wet etched to remove only unreacted titanium and titanium nitride film 111. 次いで、前述のRTAよりも高温(800℃以上)のRTAを行い、前記のC49型構造のチタンシリサイド層110よりも電気抵抗率の低いC54型構造のチタンシリサイド112を形成する。 Then, RTA is performed in the above-mentioned high temperature than RTA (800 ° C. or higher), to form titanium silicide 112 of C54 type structure having low electrical resistivity than titanium silicide layer 110 of the of the C49 type structure.
【0047】 [0047]
このようにして製造されたMOS型電界効果トランジスタは、スパッタによるゲート耐圧の劣化が起こっておらず、良好なゲート耐圧が得られている。 Thus MOS-type field effect transistors fabricated is not occurred the deterioration of the gate breakdown voltage due to sputtering, and good gate breakdown voltage can be obtained. コリメート板66がウェハー63とターゲット65間に挿入されているために、ウェハー63に到達するはずの電荷がコリメート板66に流れて、ゲート電極105のチャージアップが抑制されいるためである。 To collimator plate 66 is inserted between the wafer 63 and the target 65, the charge which would reach the wafer 63 flows into the collimator plate 66, because the charge-up of the gate electrode 105 is suppressed.
【0048】 [0048]
このようにサリサイド構造を有したフローティングゲート電極上に高融点金属をスパッタ堆積する場合には、ウェハーへ到達する電荷量を制御する方法として、発生した電荷をウェハーに到達しないようにすることでゲート耐圧特性を向上させることができる。 When the refractory metal sputter deposited on thus floating gate electrode on having the salicide structure, as a method for controlling the amount of charge reaches the wafer, gate by the generated charges do not reach the wafer it is possible to improve the withstand voltage characteristics.
本発明に係る半導体装置の製造方法の第2の実施形態 Second embodiment of a method of manufacturing a semiconductor device according to the present invention
図2(a)に示すようにP型シリコン基板201にNウェル202を既知の方法により形成する。 The N-well 202 is formed by methods known to the P-type silicon substrate 201 as shown in FIG. 2 (a). 次いで、P型シリコン基板201の表面にフィールド絶縁膜としてフィールド酸化膜203を選択酸化法により形成する。 Then formed by a field oxide film 203 as a field insulating film on the surface of the P-type silicon substrate 201 selective oxidation method. このフィールド酸化膜203に囲まれた活性領域に、順次シリコン酸化膜などのゲート絶縁膜204と多結晶シリコンを成長し、多結晶シリコンにリンを既知の手法によりドープして多結晶シリコンの電気抵抗の低減を図る。 The active region surrounded by the field oxide film 203, to grow a polycrystalline silicon gate insulating film 204, such as a sequential silicon oxide film, polycrystalline silicon on the electrical resistance of the doped polycrystalline silicon with phosphorus by known techniques reduced. 次いで、既知の手法であるフォトリソグラフィー法とドライエッチング法により、多結晶シリコンをパターンニングし図2(a)に示すように、ゲート電極205を形成する。 Then, by photolithography and dry etching is a known technique, a polycrystalline silicon as shown in patterning to Figure 2 (a), to form the gate electrode 205.
【0049】 [0049]
次に、フォトリソグラフィー法とイオン注入法により、低濃度のN型不純物拡散層213と低濃度のP型不純物拡散層214を形成する。 Next, by photolithography and ion implantation method to form a low-concentration N-type impurity diffusion layers 213 low concentration P-type impurity diffusion layers 214. 次いで、ゲート電極205の側面にシリコン酸化膜あるいはシリコン窒化膜から構成されるサイドウォール206を既知のCVD技術とエッチング技術を用いて形成する。 Then, formed by a CVD and etching techniques side sidewall 206 composed of a silicon oxide film or a silicon nitride film known to the gate electrode 205.
【0050】 [0050]
次に、図2(b)に示すようにフォトリソグラフィー法とイオン注入法により、N型不純物拡散層のソース・ドレイン領域207とP型不純物拡散層のソース・ドレイン領域208を形成する。 Next, by photolithography and ion implantation, as shown in FIG. 2 (b), forming the source and drain regions 208 of the source and drain regions 207 and the P-type impurity diffusion layer of N-type impurity diffusion layer. 次いで、ゲート電極205である多結晶シリコンの表面と半導体基板表面の自然酸化膜を除去し、例えばゲート電極に到達する電荷量Qが5C/cm 以下になるような条件とするマグネトロンスパッタ装置を用いて、高融点金属であるチタンをスパッタ堆積してチタン膜209を形成する。 Then, to remove a natural oxide film on the surface of the semiconductor substrate surface of the polycrystalline silicon, which is a gate electrode 205, for example, a magnetron sputtering device charge amount Q reaching the gate electrode is a condition such that 5C / cm 2 or less used to form the titanium film 209 by sputtering deposition of titanium which is a refractory metal.
【0051】 [0051]
このときに使用するマグネトロンスパッタ装置の構成を図7(b)、(d)または(e)に示す。 7 the structure of a magnetron sputtering apparatus used in this case (b), shown in (d) or (e). 従来のスパッタ装置として、図7(a)に示す如く、チャンバ71内にウェハーホルダ72上にウェハー73が載置され、ウェハー73に離間対向する位置にターゲット74が配置された、ホルダーマグネットがない構造のスパッタ装置が知られているが、このものは発明者らの詳細な実験結果により、プラズマ75のプラズマ密度が最大の領域が最もゲート初期耐圧劣化が見られた。 As a conventional sputtering apparatus, as shown in FIG. 7 (a), is placed a wafer 73 on the wafer holder 72 in the chamber 71, a target 74 at a position spaced apart facing the wafer 73 is placed, there is no holder magnet Although sputtering apparatus structure is known, the detailed experimental results of this product inventors, the plasma density of the plasma 75 is seen most gate initial breakdown voltage is the largest area.
【0052】 [0052]
これに対して、図7(b)に示すマグネトロンスパッタ装置は、ホルダーマグネットがない構造のマグネトロンスパッタ装置において、プラズマ77のプラズマ密度最大の領域が基板(ウェハー)外側になるように、大きさを設定したターゲット76を用いた構造のマグネトロンスパッタ装置であり、上記のチタン膜209をスパッタ堆積した場合には、プラズマ77から発生した電荷がウェハー73に到達しないようにできるため、良好な電気特性が得られた。 In contrast, a magnetron sputtering apparatus shown in FIG. 7 (b), in the magnetron sputtering apparatus in no holder magnet structure, so that the plasma density maximum in the region of the plasma 77 is outside the substrate (wafer), the size a magnetron sputtering device having a structure using a target 76 set, when sputter depositing the titanium film 209, since the electric charges generated from the plasma 77 can be prevented from reaching the wafer 73, good electrical properties obtained.
【0053】 [0053]
また、図7(a)及び(b)に示したマグネトロンスパッタ装置は、プラズマ75、77がウェハー73に直接接触している構造であるが、従来のマグネトロンスパッタ装置には図7(c)に示すように、プラズマ80がウェハー73に接しない状態でホルダマグネット79が装着されている構造のマグネトロンスパッタ装置も知られている。 Furthermore, the magnetron sputtering apparatus shown in FIGS. 7 (a) and (b) is a plasma 75, 77 has a structure in direct contact with the wafer 73, the conventional magnetron sputtering apparatus in FIG. 7 (c) as shown, the plasma 80 is holder magnet 79 is also known a magnetron sputtering device having a structure that is mounted in a state not in contact with the wafer 73. すなわち、この従来のマグネトロンスパッタ装置では、チャンバ71内にウェハーホルダ72上にホルダマグネット79を介してウェハー73が載置されており、ターゲット74からのプラズマ80はウェハー73には接しない。 That is, this conventional magnetron sputtering apparatus is placed wafer 73 via the holder magnet 79 on the wafer holder 72 in the chamber 71, the plasma 80 from the target 74 is not in contact to the wafer 73.
【0054】 [0054]
しかし、この従来のマグネトロンスパッタ装置でも、プラズマから発生した電荷(Ar あるいは電子)がウェハー73に到達することにより、同様にゲート初期耐圧不良が生じ、発明者の詳細な実験結果より、ウェハー73周辺部にゲート初期耐圧の劣化箇所が見られた。 However, this also in the conventional magnetron sputtering apparatus, by charges generated from plasma (Ar + or electrons) reaches the wafer 73, similarly occurs gate initial withstand voltage failure, more detailed experimental results of the inventors, the wafer 73 degradation point of the gate initial withstand voltage was observed in the peripheral portion.
【0055】 [0055]
そこで、このホルダーマグネットがある構造のマグネトロンスパッタ装置として、この実施の形態では、図7(d)または図7(e)に示した構造のマグネトロンスパッタ装置を使用してチタン膜209をゲート電極に到達する電荷量Qが5C/cm 以下になるような条件でスパッタ堆積する。 Therefore, the magnetron sputtering apparatus having a structure in which this holder magnet, in this embodiment, the gate electrode of titanium film 209 by using a magnetron sputtering device having the structure shown in FIG. 7 (d) or FIG. 7 (e) sputter depositing under conditions as arriving charge amount Q is 5C / cm 2 or less. 図7(d)に示すマグネトロンスパッタ装置は、プラズマを安定化させるために取り付けられているホルダマグネット81を、ウェハー73の側面を覆う形状とした点に特徴があり、これにより、プラズマ82から発生した電荷を、ホルダマグネット81の磁場によりトラップすることにより、ゲート初期耐圧不良を抑制することができる。 Magnetron sputtering apparatus shown in FIG. 7 (d), the holder magnet 81 attached to stabilize the plasma, is characterized in that a shape covering the side surfaces of the wafer 73, thereby generating the plasma 82 the electric charge, by trapping the magnetic field of the holder magnet 81, it is possible to suppress the gate initial withstand voltage failure.
【0056】 [0056]
また、図7(e)に示すマグネトロンスパッタ装置は、プラズマを安定化させるために取り付けられているホルダマグネット83の磁界強度を、プラズマ84のプラズマ最大領域がウェハー83より上部にあるように設定した点に特徴があり、これにより、プラズマ84から発生した電荷を、ホルダマグネット83の磁場によりトラップすることにより、ゲート初期耐圧不良を抑制することができる。 Furthermore, the magnetron sputtering apparatus shown in FIG. 7 (e), the magnetic field strength of the holder magnet 83 attached to stabilize the plasma, plasma maximum area of ​​the plasma 84 was set to the top than the wafer 83 point to is characterized, thereby, the charges generated from the plasma 84, by trapping the magnetic field of the holder magnet 83, it is possible to suppress the gate initial withstand voltage failure.
【0057】 [0057]
図7(d)あるいは図7(e)に示した構造のマグネトロンスパッタ装置の場合には、ホルダマグネット81、83から発生した磁場により電荷がトラップされたことで、周辺部にも劣化箇所は見られず良好な電気特性が得られた。 If shown in FIG. 7 (d) or magnetron sputtering apparatus having the structure shown in FIG. 7 (e), that the charge by the magnetic field generated from the holder magnets 81 and 83 are trapped, also sees degradation point on the periphery good electrical properties without being yielded. 実際には、マグネトロンスパッタ装置の構造によってゲート初期耐圧の劣化の程度が変化するため、上述のプラズマ最大領域を変更する方法とウェハー側のホルダマグネットにより発生する磁場によってトラップする方法の組み合わせで最適化する場合も考えられる。 In practice, to change the degree of deterioration of the gate initial breakdown voltage by the structure of a magnetron sputtering apparatus, optimize a combination of ways to trap the magnetic field generated by the method and the wafer side of the holder magnet to change the aforementioned plasma maximum area it is conceivable that.
【0058】 [0058]
この第2の実施の形態では、チタンを堆積した例を示しているが、コバルト、ニッケル等の他の高融点金属を堆積するようにしても同様の効果が得られることは勿論である。 In the second embodiment, an example is shown in which the deposition of the titanium, cobalt, that other similar effects so as to deposit a refractory metal such as nickel can be obtained of course.
【0059】 [0059]
再び図2に戻って説明するに、次に図2(c)に示すように窒素雰囲気中で700℃以下の急速熱処理(RTA)をすることにより、多結晶シリコンであるゲート電極205の表面およびソース・ドレイン領域107および108と接触するチタン膜109の界面のみにC49型構造のチタンシリサイド210を形成する。 To Referring back to FIG. 2 again, by then the rapid thermal annealing (RTA) below 700 ° C. in a nitrogen atmosphere as shown in FIG. 2 (c), the surface and the gate electrode 205 is polycrystalline silicon only the interface of the titanium film 109 in contact with the source and drain regions 107 and 108 to form a titanium silicide 210 of C49 type structure. また、この際、図2(c)に示すように、フィールド酸化膜203およびサイドウォール206と接触するチタン膜209と半導体基板上のチタン膜209の一部は窒化されて窒化チタン膜211となる。 At this time, as shown in FIG. 2 (c), a field oxide film 203 and the side titanium layer 209 and the titanium nitride film 211 portion is nitrided titanium film 209 on the semiconductor substrate in contact with wall 206 .
【0060】 [0060]
次に、図2(d)に示すように、アンモニア水および過酸化水素水等の混合液などにより、選択的にウェットエッチングし、未反応チタンと窒化チタン膜211のみを除去する。 Next, as shown in FIG. 2 (d), by a mixed solution such as ammonia water and hydrogen peroxide, it is selectively wet etched to remove only unreacted titanium and titanium nitride film 211. 次いで、前述のRTAよりも高温(800℃以上)のRTAを行い、前記のC49型構造のチタンシリサイド210よりも電気抵抗率の低いC54型構造のチタンシリサイド212を形成する。 Then, RTA is performed in the above-mentioned high temperature than RTA (800 ° C. or higher), to form titanium silicide 212 of C54 type structure having low electrical resistivity than titanium silicide 210 of the of the C49 type structure.
【0061】 [0061]
この実施の形態では、マグネトロンスパッタ装置構成を図7(b),(d)または(e)のような構造にすることで、プラズマから発生する電荷がウェハーに到達せず、ゲート初期耐圧劣化が抑えられる。 In this embodiment, and FIG. 7 (b) a magnetron sputtering device configuration, by a structure such as (d) or (e), the charges generated from the plasma does not reach the wafer, the gate initial breakdown voltage It is suppressed. 更に、第1の実施の形態で用いるマグネトロンスパッタ装置では導電体の網状のコリメート板を挿入しているため、スパッタされた膜が導電体の網状のコリメート板に堆積されることによりウェハー上へのスパッタレートの低下やパーティクル等の問題のため、コリメート板の交換の必要があるのに対し、この第2の実施の形態で用いるマグネトロンスパッタ装置では、導電体の網状のコリメート板を挿入していないため、コリメート板の交換の必要がなくなり、装置を安定に維持し易いという利点もある。 Further, a magnetron sputtering apparatus used in the first embodiment since the inserted collimator plates reticulated conductors, sputtered films on wafers by is deposited collimator plate reticulated conductor for reduction and particle problems such as sputtering rate, whereas there is a need for replacement of the collimator plate, a magnetron sputtering apparatus used in this second embodiment does not insert the collimator plate reticulated conductor Therefore, there is no need for replacement of the collimator plate, there is an advantage that it is easy to maintain the device stably.
【0062】 [0062]
なお、以上の第1および第2の実施の形態では、ゲート及び拡散層上に同時にシリサイドを形成する方法について示したが、ポリサイドゲート(WSix/Poly−Si)、ポリタメルゲート(W/WNx/Poly−Si)あるいは、メタルゲート(W/SiO )構造等のフローティングゲート上に高融点金属をスパッタして拡散層上にシリサイドを形成する場合についても、本発明を適用できることは勿論である。 Incidentally, in the above first and second embodiment shows a method of forming simultaneously silicide the gate and the diffusion layer, polycide gate (WSix / Poly-Si), poly Tamer gate (W / WNx / Poly-Si) or, in the case of forming a silicide a refractory metal on the floating gate to the sputtering to diffusion layer such as a metal gate (W / SiO 2) structure, of course, also be applicable to the present invention .
【0063】 [0063]
本発明に係るスパッタ装置の実施形態例 Example embodiment of a sputtering apparatus according to the present invention
本実施形態例は、本発明に係るスパッタ装置をマグネトロンスパッタ装置に適用した実施形態の一例であって、図10(a)は本実施形態例のマグネトロンスパッタ装置の構成を示す模式的断面図、図10(b)はコリメート板の平面図、図10(c)はコリメート板の側面図である。 This embodiment is an example embodiment of a sputtering apparatus according to the present invention is applied to a magnetron sputtering apparatus, FIG. 10 (a) schematic sectional view showing a configuration of a magnetron sputtering device of the embodiment, FIG. 10 (b) a plan view of the collimator plate, FIG. 10 (c) is a side view of the collimator plate. 図10中、図8と同じ部品、部位には同じ符号を付している。 In Figure 10, it is denoted by the same reference numerals to like parts, portions and Fig.
本実施形態例のマグネトロンスパッタ装置30は、図10に示すように、基本的には、前述の図6に示したマグネトロンスパッタ装置と同じ構成を備えており、スパッタ・チャンバ12内に、ウェハーWを載置させるウェハーホルダ14と、ウェハーWに対して離間、対面する位置にターゲットTを保持するカソードマグネット16と、ウェハーホルダ14とカソードマグネット16との間に設けられた網板状のコリメート板32とを備えている。 Magnetron sputtering apparatus 30 of the present embodiment, as shown in FIG. 10, basically has a same configuration as magnetron sputtering apparatus shown in FIG. 6 above, the sputtering chamber 12, the wafer W a wafer holder 14 for mounting the, apart from the wafer W, the cathode magnet 16 to hold the target T to the facing position, mesh plate-shaped collimating plate provided between the wafer holder 14 and the cathode magnet 16 and a 32.
【0064】 [0064]
コリメート板32は、スパッタ粒子の異方性を高めると共に荷電粒子を捕捉するために設けられており、図10(b)に示すように、正六角形を連続させた網形状の、導電体からなる網状板として構成され、接地されている。 Collimator plate 32 is provided in order to trap charged particles to increase the anisotropy of sputtered particles, as shown in FIG. 10 (b), the net shape obtained by continuous regular hexagon, made of a conductor is configured as a mesh plate, it is grounded. コリメート板32の正六角形の網目又は孔は、ターゲットTからウェハーWに向かって貫通し、網目又は孔のアスペクト比は1である。 Regular hexagonal mesh or holes of the collimator plate 32 penetrates toward the target T to the wafer W, the aspect ratio of the mesh or pore is 1. 即ち、コリメート板の厚さt(図10(c)参照)と網目又は孔の径D(網目又は孔の最大径、図10(b)参照)とは同じ長さである。 That is, the thickness t (see FIG. 10 (c)) a mesh or pore size D (the maximum diameter of the mesh or hole, and FIG. 10 (b) refer) of the same length as the collimating plate.
また、コリメート板32は、位置調整機構34により、コリメート板32の面からカソードマグネット16のターゲット保持面までの距離(T/C間距離、図10(a)では、L で表示)が変更され、その位置に保持されるようになっている。 Further, the collimator plate 32, the position adjusting mechanism 34, the distance from the plane of the collimator plate 32 to the target holding surface of the cathode magnet 16 (T / C distance, in FIG. 10 (a), the display in L 1) is changed It is adapted to be held in place. 位置調整機構34は、既知の機構であって、油圧シリンダ、エアシリンダ等の駆動装置によりコリメート板32を上下に自在に昇降させる。 Position adjusting mechanism 34 is a known mechanism, a hydraulic cylinder, freely raise and lower the collimator plate 32 up and down by a driving device such as an air cylinder.
なお、コリメート板32の広さは、コリメート板32がウェハーWの全面を覆っている必要もなく、プラズマ強度分布が高い、あるいは荷電粒子が発生しやすい領域だけをカバーしておればよい。 Incidentally, the breadth of the collimator plate 32, there is no need to collimator plate 32 covers the entire surface of the wafer W, the plasma intensity distribution is high, or charged particles may be I covers only prone regions occur.
【0065】 [0065]
実験例1 Experimental Example 1
アネルバ(株)製のモデル番号I−1060にコリメート板を装着した、本実施形態例のマグネトロンスパッタ装置30と同じ構成の実験装置を使って、スパッタリング実験を行った。 Mounting the collimator plate to the model number I-1060 manufactured by ANELVA Corporation, using an experimental apparatus having the same configuration as the magnetron sputtering apparatus 30 of the present embodiment, sputtering was performed experiments. 以下に、実験装置の仕様を簡単に示す。 A brief shows the specifications of the experimental apparatus.
ターゲット厚さ :3mm Target thickness: 3mm
直径 :12インチウェハーホルダウェハー寸法:6インチ径又は8インチ径チャック方式:クランプチャックコリメート板孔径D :23mm Diameter: 12 inches wafer holder wafer size: 6 inches diameter or 8 inch diameter chuck method: clamping chuck collimator plate pore diameter D: 23 mm
厚さt :23mm The thickness t: 23mm
孔の形状 :正六角形の連続形状アスペクト比:1 Hole shape: regular hexagonal continuous shape aspect ratio: 1
材質 :ステンレス鋼【0066】 Material: Stainless Steel [0066]
上述の実験装置で、カソードマグネット16のターゲット保持面とウェハーWの表面との距離(T/S間距離、図10(a)では、L で表示)を103mmに調整し、かつカソードマグネット16のターゲット保持面とコリメート板32の対向面との距離L を34mmにに調整して、ウェハーホルダ14とカソードマグネット16との間に印加するスパッタ電力を1.0kW、1.5kW及び2.0kWに変えて、以下のスパッタリング条件でCoをスパッタし、膜厚100ÅのCo膜を図9に示すポリシリコン膜上に成膜した。 In the above-described experimental device, the distance between the target holding surface and the wafer W surface of the cathode magnet 16 (T / S distance, in FIG. 10 (a), the displayed L 2) was adjusted to 103 mm, and the cathode magnet 16 of the distance L 1 between the target holding surface and the facing surface of the collimator plate 32 is adjusted to a 34 mm, 1.0 kW sputtering power to be applied between the wafer holder 14 and the cathode magnet 16, 1.5 kW and 2. instead of 0 kW, and sputtering the Co under the following sputtering conditions were deposited Co film having a thickness of 100Å on the polysilicon film shown in FIG.
スパッタリング条件ホルダ温度 :室温チャンバ圧力:3〜8mTorr Sputtering conditions holder temperature: room temperature chamber pressure: 3~8MTorr
次いで、ゲート酸化膜の絶縁耐圧の良否をチップ毎に調べ、図12(a)〜(c)に示すように、ゲート酸化膜の重度絶縁不良のチップを黒色、及び軽度絶縁不良のチップを灰色に彩色した。 Then, examine the quality of the dielectric strength of the gate oxide film for each chip, as shown in FIG. 12 (a) ~ (c), severe insulating black defective chips, and mild insulation failure chips gray gate oxide film It was painted.
【0067】 [0067]
実験例2 Experimental Example 2
実験例1と同じ実験装置を使い、カソードマグネット16のターゲット保持面とウェハーWの表面との距離L を113mmに調整し、かつカソードマグネット16のターゲット保持面とコリメート板32の対向面との距離L を24mm、29mm、34mm、39mm、44mm及び56mmに変更し、かつ同じL でウェハーホルダ14とカソードマグネット16との間に印加するスパッタ電力を1.0kW、1.5kW及び2.0kWに変えて、計18回の相互に異なる条件でCoスパッタリングを行った。 Using the same experimental apparatus as in Experimental Example 1, the distance L 2 between the target holding surface and the wafer W surface of the cathode magnet 16 is adjusted to 113 mm, and the target holding surface and the collimator plate 32 of the cathode magnet 16 facing surface and the the distance L 1 24mm, 29mm, 34mm, 39mm, and changed to 44mm and 56 mm, and 1.0kW a sputtering power to be applied between the wafer holder 14 and the cathode magnet 16 at the same L 1, 1.5 kW and 2. in place of the 0kW, was Co sputtering a total of 18 times each other in different conditions of. 尚、その他の条件は、実験例1と同じスパッタリング条件と同じである。 The other conditions are the same as the same sputtering conditions as in Experimental Example 1.
次いで、ゲート酸化膜の絶縁耐圧の良否をチップ毎に調べ、図13(a)〜(c)から図18(a)〜(c)に示すように、ゲート酸化膜の重度絶縁不良のチップを黒色、及び軽度絶縁不良のチップを灰色に彩色した。 Then, examine the quality of the dielectric strength of the gate oxide film for each chip, as shown in FIG. 18 (a) ~ (c) from Fig. 13 (a) ~ (c), severe insulation failure chips of the gate oxide film black, and painted mild insulation failure of the chip to gray.
【0068】 [0068]
図19に示すように、スパッタ電力をパラメータとして、実験例1と2の実験結果を集計した。 As shown in FIG. 19, the sputtering power as parameters, obtained by aggregating the experimental results of Experimental Example 1 and 2. 図19では、横軸にL 、縦軸にゲート酸化膜の良品率(%)を取っている。 In Figure 19, L 1, taking the yield rate of the gate oxide film (%) on the vertical axis on the horizontal axis.
図19から判る通り、スパッタ電力の大小にかかわらず、L が39mm以下では、良品率がほぼ100%に達し、一方、L が44mm以上では、良品率は60%以下に急激に低下する。 Regardless of the street, sputtering power can be seen from Figure 19, the L 1 is 39mm or less, the yield rate reaches almost 100%, whereas, L 1 is in the above 44 mm, the yield rate decreases sharply below 60% . 即ち、ゲート酸化膜の良品率、即ちコリメート板32の介在効果に関し、コリメート板32のターゲット、又はカソードマグネットに対する明確な臨界的位置が、39mmと44mmの間に存在することが判る。 That is, the yield rate of the gate oxide film, i.e. relates mediated effect of the collimator plate 32, the target of the collimator plate 32, or a clear critical position relative to cathode magnet, it can be seen that exists between 39mm and 44 mm.
図19の左端の棒グラフは、コリメート板を介在させないときの良品率の数値であって、L が56mmのときの良品率とほぼ同じである。 Leftmost bar graph of FIG. 19 is a numerical value of the yield rate when not interposed the collimator plate is approximately the same as the non-defective rate when L 1 is 56 mm.
【0069】 [0069]
実験例3 Experimental Example 3
実験例1と同じ実験装置を使い、カソードマグネットに対するコリメート板の距離L を29mm、カソードマグネットとウェハーホルダとの距離L を68mmに設定して、以下のスパッタリング条件の下でスパッタ電力(kW)とゲート酸化膜の良品率との関係を調べ、その結果を図20に示した。 Using the same experimental apparatus as in Experimental Example 1, 29 mm distance L 1 of the collimator plate to the cathode magnet, the distance L 2 between the cathode magnet and the wafer holder is set to 68mm, the sputter power (kW under the following sputtering conditions ) and examined the relationship between the yield rate of the gate oxide film, and the results are shown in Figure 20. また、比較のために、コリメート板を備えていないこと除いて実験装置と同じ構成のマグネトロンスパッタ装置を使って、スパッタリングを行い、その結果も合わせて図20に示した。 For comparison, using a magnetron sputtering apparatus having the same configuration as that except for experimental device that does not have a collimator plate, subjected to sputtering, as shown in FIG. 20 The results are also combined.
スパッタリング条件チャンバ圧力 :8〜10mTorr The sputtering conditions chamber pressure: 8~10mTorr
ガス流量 :80〜100scc/m Gas flow rate: 80~100scc / m
スパッタパワー:1.5kW Sputtering power: 1.5kW
図20から判る通り、本発明で特定した距離関係でコリメート板を設けることにより、コリメート板を備えないマグネトロンスパッタ装置に比べて、本実施形態例のマグネトロンスパッタ装置は、ゲート酸化膜の良品率のスパッタ電力依存性が極めて低い。 As it can be seen from FIG. 20, by providing the collimator plate at specified distance relationship in the present invention, as compared with the magnetron sputtering apparatus without a collimator plate, magnetron sputtering device of the present embodiment, the yield rate of the gate oxide film It is extremely low sputtering power dependence.
【0070】 [0070]
実験例4 Experimental Example 4
実験例1と同じ実験装置を使い、カソードマグネットに対するコリメート板の距離L を29mm、カソードマグネットとウェハーホルダとの距離L を68mmに設定して、以下のスパッタリング条件の下でスパッタレート(Å/sec )とゲート酸化膜の良品率の関係を調べ、その結果を図21に表示した。 Using the same experimental apparatus as in Experimental Example 1, the distance L 1 of the collimator plate to the cathode magnet 29 mm, the distance L 2 between the cathode magnet and the wafer holder is set to 68mm, sputtering rate under the following sputtering conditions (Å / sec) and examining the relationship of the yield rate of the gate oxide film, and display the results in Figure 21. また、比較のために、コリメート板を備えていないこと除いて本実施形態例の同じ構成のマグネトロンスパッタ装置を使って、スパッタリングを行い、その結果も合わせて図21に表示した。 For comparison, using a magnetron sputtering apparatus having the same configuration of the embodiment except that does not have a collimator plate, subjected to sputtering, and displays the results in accordance with the Figure 21.
スパッタリング条件チャンバ圧力 :8〜10mTorr The sputtering conditions chamber pressure: 8~10mTorr
ガス流量 :80〜100scc/m Gas flow rate: 80~100scc / m
スパッタパワー:1.5kW Sputtering power: 1.5kW
図21から判る通り、本発明で特定した距離関係でコリメート板を設けることにより、コリメート板を備えないマグネトロンスパッタ装置に比べて、本実施形態例のマグネトロンスパッタ装置は、良品率のスパッタレート依存性が低い。 As can be seen from FIG. 21, by providing the collimator plate at specified distance relationship in the present invention, as compared with the magnetron sputtering apparatus without a collimator plate, magnetron sputtering device of the present embodiment, the sputtering rate dependence of the yield rate It is low.
【0071】 [0071]
ところで、スパッタレートを上げることにより、導電性の金属(もしくは金属珪化物)がウェハー表面を速やかに覆うため、荷電粒子はゲートの深さ方向よりもウェハの水平方向に進むようになり、ゲート酸化膜の初期耐圧劣化確率は低くなる。 Incidentally, by increasing the sputtering rate, because the conductive metal (or metal silicide) covers quickly the wafer surface, the charged particles are now proceed to the horizontal direction of the wafer than the depth direction of the gate, the gate oxide the initial breakdown voltage probability of the film is low.
従って、スパッタレートを上げることは、図21に示すように、ゲート酸化膜の初期絶縁耐圧の劣化防止に有効である。 Thus, increasing the sputtering rate, as shown in FIG. 21, it is effective to prevent deterioration of the initial breakdown voltage of the gate oxide film. 但し、スパッタレートが速過ぎると、ウェハーの面内膜厚分布差が増大し、更には高温スパッタ時のシリサイド化反応量の減少なども懸念されるために、高スパッタレートでのスパッタは、余り好ましくない。 However, the sputtering rate is too fast, the in-plane film thickness distribution difference of the wafer is increased, since more of concern also a decrease of the silicidation reaction amount in high-temperature sputtering, sputtering at high sputtering rate, much unfavorable. 実験例3のスパッタパワーを2.6kWにすることで、スパッタレートを上げると、コリメート板をカソードマグネット16のカソード保持面に対する距離を50mmにした場合でも、良品率は98%であることが検証された。 The sputtering power of Experimental Example 3 By the 2.6 kW, increasing the sputtering rate, even when the collimator plate distance to the cathode holding surface of the cathode magnet 16 to 50 mm, verified that the yield rate is 98% It has been.
なお、スパッタレートを上げてゲート酸化膜の絶縁耐圧の劣化防止を図ろうとしても、スパッタが始まった直後には荷電粒子のゲートへの飛来を遮断する導電性の金属膜が成膜されていないので、コリメート板を介在させた場合に比べて、ゲート酸化膜の初期耐圧劣化防止の効果が低い。 Incidentally, to increase the sputtering rate even attempt is made to prevent deterioration of the breakdown voltage of the gate oxide film, the conductive metal film immediately after sputtering began to block the flying to the gate of the charged particles is not formed because, as compared with the case where is interposed collimator plate, is less effective in the initial breakdown voltage prevention of gate oxide film.
また、装置メーカの異なるエンジュラ(AMAT ENDURA )での結果で、46.5mmでも満足する結果が得られた。 Further, the results in the different device manufacturers Enjura (AMAT ENDURA), satisfactory results even 46.5mm was obtained.
【0072】 [0072]
実験例5 Experimental Example 5
実験例1及び実験例2で使用した本実施形態例のマグネトロンスパッタ装置を使い、カソードマグネットに対するコリメート板の距離L を34mm、カソードマグネットとウェハーホルダとの距離L を103mmに設定し、印加電圧を1.5kWに固定し、かつガス圧を5mTorr、8mmTorr、10mTorr、及び15mTorrに設定して、それぞれ、Coスパッタリングを行い、ゲート酸化膜の良品率のガス圧依存性を関係を調べた。 Use magnetron sputtering device of the embodiment used in Experimental Examples 1 and 2, the distance L 1 of the collimator plate to the cathode magnet set 34 mm, the distance L 2 between the cathode magnet and the wafer holder 103 mm, applied the voltage was fixed at 1.5 kW, and 5mTorr gas pressure, set 8MmTorr, 10 mTorr, and 15 mTorr, respectively, performed Co sputtering, the gas pressure dependence of the yield rate of the gate oxide film was investigated relationship.
その結果、5mTorr、8mmTorr、10mTorr、及び15mTorrのガス圧で、ゲート酸化膜の良品率は、それぞれ、100%であって、コリメート板を設けたマグネトロンスパッタ装置では、ゲート酸化膜の良品率には、ガス圧依存性が無いことが判った。 As a result, 5mTorr, 8mmTorr, 10mTorr, and a gas pressure of 15 mTorr, the yield rate of the gate oxide film, respectively, a 100%, a magnetron sputtering system with collimator plates, the yield rate of the gate oxide film , it was found that there is no gas pressure dependence.
【0073】 [0073]
以上の実験例1から実験例5の結果から、本実施形態例のスパッタ装置は、カソードマグネット16のカソード保持面に対して距離24mm以上50mm以下の範囲にコリメート板32を配置させることにより、ゲート電極に高融点金属シリサイド膜を形成する際、ゲート酸化膜の絶縁耐圧の劣化が生じないようにして、高融点金属をポリシリコン膜上にスパッタできるスパッタ装置であることが実証されている。 From the results of Experimental Example 5 Experimental Example 1 described above, the sputtering device of the present embodiment, by placing the collimator plate 32 in the range of the distance 24mm or 50mm or less with respect to the cathode holding surface of the cathode magnet 16, the gate when forming a refractory metal silicide film on the electrode, as the deterioration of the dielectric strength of the gate oxide film does not occur, has been demonstrated to be a high melting point metal is a sputtering apparatus capable of sputtering on the polysilicon film.
また、本実施形態例のスパッタ装置は、ゲート酸化膜の良品率に関し、スパッタ電力依存性、スパッタレート依存性及びガス圧依存性が低く、スパッタリング条件を広い範囲で設定することができる。 Further, the sputtering apparatus of the present embodiment is capable relates yield rate of the gate oxide film, sputtering power dependent, the sputter rate dependent and the gas pressure dependency is low and sets the sputtering conditions in a wide range.
【0074】 [0074]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば、半導体基板上に選択的に形成される絶縁膜間に高融点金属シリサイド層を形成する半導体装置の製造方法において、ゲート耐圧の劣化が生じない条件で高融点金属をスパッタ堆積するようにしたため、高融点金属シリサイド層を形成することにより低抵抗化を図るMOS型電界効果トランジスタ(MOSFET)を、ゲート絶縁膜の薄膜化や高集積化により微細化した場合でも、より信頼性高く製造することができる。 As described above, according to the present invention, in the method of manufacturing a semiconductor device for forming a refractory metal silicide layer between the insulating film is selectively formed on the semiconductor substrate under the conditions of deterioration of a gate breakdown voltage does not occur since the high melting point metal so as to sputter deposition, a decrease the resistance by forming a refractory metal silicide layer MOS-type field effect transistor (MOSFET), it is miniaturized by thinning and high integration of the gate insulating film even if, it is possible to produce more reliable.
【0075】 [0075]
本発明に係るスパッタ装置によれば、ターゲットホルダと、ウェハーホルダとの間に、ターゲットからウェハーに向けて貫通した多数の貫通孔を有する導電体からなるコリメート板を接地した状態で介在させることにより、好適には、コリメート板をターゲットホルダーに対して第1の間隔D 以下で第2の間隔D 以上の範囲の間隔で配置することにより、ゲート電極に高融点金属シリサイド膜を形成する際、ゲート酸化膜の絶縁耐圧の劣化が生じないようにして、高融点金属をポリシリコン膜上にスパッタできるスパッタ装置を実現している。 According to the sputtering apparatus of the present invention, a target holder, between the wafer holder, by interposing a collimator plate made of a conductor having a plurality of through-hole penetrating toward the target to the wafer while grounded preferably, by placing the collimator plate at intervals of the second distance D 2 or more ranges in the first interval D 1 or less with respect to the target holder, when forming a refractory metal silicide film on the gate electrode , as the deterioration of the dielectric strength of the gate oxide film does not occur, it is realized a sputtering apparatus capable of sputtering on the polysilicon film of high melting point metal.
また、本発明に係るスパッタ装置は、ゲート酸化膜の良品率に関し、スパッタ電力依存性、スパッタレート依存性及びガス圧依存性が低く、スパッタリング条件を広い範囲で設定することができる。 Further, the sputtering apparatus according to the present invention can regard the yield rate of the gate oxide film, sputtering power dependent, the sputter rate dependent and the gas pressure dependency is low and sets the sputtering conditions in a wide range.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1の実施の形態の各工程での素子断面図である。 It is an element cross-sectional view at each step of the first embodiment of the present invention; FIG.
【図2】本発明の第2の実施の形態の各工程での素子断面図である。 It is an element cross-sectional view at each step of the second embodiment of the present invention; FIG.
【図3】従来方法の一例の各工程での素子断面図。 [Figure 3] An example device cross-sectional view at each step of the conventional method.
【図4】従来のスパッタ条件で行った場合のゲート耐圧の良品率等を示す図である。 4 is a diagram showing the yield rate of the gate breakdown voltage in the case of performing the conventional sputtering conditions.
【図5】コリメート板を挿入した場合のゲート耐圧特性の良品率等を示す図である。 5 is a diagram showing the yield rate of the gate breakdown voltage characteristics when inserting the collimator plate.
【図6】本発明の第1の実施の形態で使用するスパッタ装置の構成図である。 6 is a configuration view of a sputtering apparatus used in the first embodiment of the present invention.
【図7】本発明の第2の実施の形態で使用する各例のスパッタ装置と従来のスパッタ装置の構成図である。 7 is a configuration view of a sputtering apparatus and a conventional sputtering apparatus of each embodiment used in the second embodiment of the present invention.
【図8】従来のスパッタ装置の構成を示す模式図である。 8 is a schematic diagram showing a configuration of a conventional sputtering apparatus.
【図9】シリサイド化の説明図である。 FIG. 9 is an explanatory diagram of the silicide.
【図10】図10(a)は実施形態例のスパッタ装置の構成を示す模式図、図10(b)はコリメート板の平面図、図10(c)はコリメート板の側面図である。 [10] FIG. 10 (a) is a schematic view showing a configuration of a sputtering apparatus of an example embodiment, FIG. 10 (b) is a plan view of the collimator plate, FIG. 10 (c) is a side view of the collimator plate.
【図11】従来のスパッタ装置を使ってスパッタリングした際のゲート酸化膜劣化を示すウェハーマップである。 11 is a wafer map indicating the gate oxide film deterioration at the time of sputtering using a conventional sputtering apparatus.
【図12】図12(a)〜(c)は、それぞれ、本実施形態例のスパッタ装置を使って、相互に異なる条件下でスパッタした際のゲート酸化膜劣化を示すウェハーマップである。 [12] FIG. 12 (a) ~ (c), respectively, using the sputtering device of the embodiment, a wafer map indicating the gate oxide film deterioration at the time of sputtering in mutually different conditions.
【図13】図13(a)〜(c)は、それぞれ、本実施形態例のスパッタ装置を使って、相互に異なる条件下でスパッタした際のゲート酸化膜劣化を示すウェハーマップである。 [13] FIG. 13 (a) ~ (c), respectively, using the sputtering device of the embodiment, a wafer map indicating the gate oxide film deterioration at the time of sputtering in mutually different conditions.
【図14】図14(a)〜(c)は、それぞれ、本実施形態例のスパッタ装置を使って、相互に異なる条件下でスパッタした際のゲート酸化膜劣化を示すウェハーマップである。 [14] FIG. 14 (a) ~ (c), respectively, using the sputtering device of the embodiment, a wafer map indicating the gate oxide film deterioration at the time of sputtering in mutually different conditions.
【図15】図15(a)〜(c)は、それぞれ、本実施形態例のスパッタ装置を使って、相互に異なる条件下でスパッタした際のゲート酸化膜劣化を示すウェハーマップである。 [15] FIG. 15 (a) ~ (c), respectively, using the sputtering device of the embodiment, a wafer map indicating the gate oxide film deterioration at the time of sputtering in mutually different conditions.
【図16】図16(a)〜(c)は、それぞれ、本実施形態例のスパッタ装置を使って、相互に異なる条件下でスパッタした際のゲート酸化膜劣化を示すウェハーマップである。 [16] FIG. 16 (a) ~ (c), respectively, using the sputtering device of the embodiment, a wafer map indicating the gate oxide film deterioration at the time of sputtering in mutually different conditions.
【図17】図17(a)〜(c)は、それぞれ、本実施形態例のスパッタ装置を使って、相互に異なる条件下でスパッタした際のゲート酸化膜劣化を示すウェハーマップである。 [17] FIG. 17 (a) ~ (c), respectively, using the sputtering device of the embodiment, a wafer map indicating the gate oxide film deterioration at the time of sputtering in mutually different conditions.
【図18】図17(a)〜(c)は、それぞれ、本実施形態例のスパッタ装置を使って、相互に異なる条件下でスパッタした際のゲート酸化膜劣化を示すウェハーマップである。 [18] FIG. 17 (a) ~ (c), respectively, using the sputtering device of the embodiment, a wafer map indicating the gate oxide film deterioration at the time of sputtering in mutually different conditions.
【図19】スパッタ電力をパラメータとして、実験例1と2の実験結果を集計したグラフである。 [19] The sputtering power as a parameter, a graph obtained by aggregating the experimental results of Experimental Example 1 and 2.
【図20】良品率のスパッタパワー依存性を示すグラフである。 20 is a graph showing the sputtering power dependence of the yield rate.
【図21】良品率のスパッタレート依存性を示すグラフである。 21 is a graph showing the sputtering rate dependence of the yield rate.
【符号の説明】 DESCRIPTION OF SYMBOLS
10 従来のスパッタ装置12 スパッタ・チャンバ14 ウェハーホルダ16 カソードマグネット20 シリコン基板22 ポリシリコン膜24 Co膜26 サイドウォール28 ゲート酸化膜30 実施形態例のスパッタ装置32 コリメート板34 位置調整機構61、71 チャンバ62、72 ウェハーホルダ63、73 ウェハー65、74、76 ターゲット66 コリメート板75、77、80、82、84 プラズマ79、81、83 ホルダマグネット101、201 P型シリコン基板102、202 Nウェル103、203 フィールド酸化膜104、204 ゲート絶縁膜105、205 ゲート電極106、206 サイドウォール107、207 N型ソース・ドレイン領域108、208 P型ソース・ドレイン領域109、209 チタン 10 conventional sputtering apparatus 12 sputter chamber 14 Wafer holder 16 cathode magnet 20 silicon substrate 22 polysilicon film 24 Co film 26 sidewall 28 gate oxide film 30 embodiment of a sputtering apparatus 32 collimator plate 34 position adjustment mechanism 61, 71 chamber 62, 72 wafer holder 63, 73 wafers 65,74,76 target 66 collimator plate 75,77,80,82,84 plasma 79,81,83 holder magnets 101, 201 P-type silicon substrate 102, 202 N-well 103, 203 field oxide films 104, 204 a gate insulating film 105, 205 gate electrode 106, 206 sidewalls 107 and 207 N-type source and drain regions 108, 208 P-type source and drain regions 109, 209 of titanium 膜110、210 C49型構造のチタンシリサイド層111、211 窒化チタン膜112、212 C54型構造のチタンシリサイド層113、213 N型不純物拡散層114、214 P型不純物拡散層 Film 110, 210 C49-type titanium silicide layer 111 and 211 of titanium silicide layers 113, 213 N-type impurity diffusion layers 114 and 214 P-type impurity diffusion layer of the titanium nitride film 112, 212 C54 type structure of structure

Claims (8)

  1. 半導体素子のポリシリコンゲート電極が形成されたシリコン基板の前記ゲート電極上にマグネトロンスパッタ装置により高融点金属を堆積して高融点金属膜を形成後、熱処理して前記高融点金属膜との界面に高融点金属シリサイド層を形成する半導体装置の製造方法において、 On the gate electrode of the silicon substrate the polysilicon gate electrode is formed of a semiconductor device by depositing a refractory metal by a magnetron sputtering apparatus after forming a refractory metal film, the interface between the refractory metal film by a heat treatment the method of manufacturing a semiconductor device for forming a refractory metal silicide layer,
    前記ゲート電極に到達する電荷量Qが5C/cm 2以下となる条件で、前記高融点金属膜をマグネトロンスパッタ装置によりスパッタ堆積し、前記シリコン基板と前記ゲート電極との間に形成されるゲート絶縁膜のゲート耐圧が劣化しないようにしたことを特徴とする半導体装置の製造方法。 In conditions charge Q reaching the gate electrode is 5C / cm 2 or less, the refractory metal film is sputter deposited by magnetron sputtering device, a gate insulating formed between the silicon substrate and the gate electrode the method of manufacturing a semiconductor device characterized by gate breakdown voltage of the film was prevented from being deteriorated.
  2. 前記マグネトロンスパッタ装置は、プラズマ密度最大領域が前記シリコン基板の外側になるように、ターゲット及びカソードマグネットの大きさを設定して前記高融点金属膜をスパッタ堆積する構成であることを特徴とする請求項1記載の半導体装置の製造方法。 Wherein said magnetron sputtering apparatus, as the plasma density maximum area is outside of the silicon substrate, characterized in that by setting the size of the target and cathode magnet is configured to sputter depositing the refractory metal film the method of manufacturing a semiconductor device of claim 1, wherein.
  3. 前記マグネトロンスパッタ装置は、前記シリコン基板側のホルダマグネットが該シリコン基板を有するウェハー側面を覆う状態で前記高融点金属をスパッタ堆積する構成であることを特徴とする請求項1記載の半導体装置の製造方法。 The magnetron sputtering apparatus, manufacturing of a semiconductor device according to claim 1, wherein the silicon substrate side of the holder magnet is configured to sputter depositing the refractory metal so as to cover the wafer side having the silicon substrate Method.
  4. 前記マグネトロンスパッタ装置は、 プラズマ密度最大領域の近傍に有る荷電粒子密度の高い領域からの荷電粒子を、ホルダマグネットによる磁場でトラップしてウェハーに到達しないように、該ウェハー側のホルダマグネットの強度を設定して前記高融点金属をスパッタ堆積する構成であることを特徴とする請求項1記載の半導体装置の製造方法。 The magnetron sputtering apparatus, the charged particles from a high charged particle density is in the vicinity of the plasma density maximum area regions, so as not to reach the wafer to trap in a magnetic field by the holder magnet, the strength of the wafer side of the holder magnet the method according to claim 1, wherein the set to a construction for sputter depositing said refractory metal.
  5. 前記マグネトロンスパッタ装置は、ターゲットと前記シリコン基板を有するウェハーとの間の空間であって前記プラズマ密度最大領域よりウェハー側に存在する荷電粒子密度の高い領域に、導電体のコリメート板を挿入し、前記荷電粒子をコリメート板で捕捉する構成であることを特徴とする請求項1記載の半導体装置の製造方法。 The magnetron sputtering apparatus was inserted into the region of high charged particle density present in the wafer side of the plasma density maximum space a space, collimating plate conductors between the wafer with target and the silicon substrate, the method according to claim 1, wherein the is configured to capture the charged particles in the collimator plate.
  6. 前記コリメート板は、ターゲット表面との間隔が24mm以上39 mm以下となる位置に挿入することを特徴とする請求項5記載の半導体装置の製造方法。 The collimating plate is, a method of manufacturing a semiconductor device according to claim 5, wherein the insert at the position the distance between the target surface becomes less 24mm or more 39 mm.
  7. 前記コリメート板は、上面の形状が網状であることを特徴とする請求項6記載の半導体装置の製造方法。 The collimating plate is, a method of manufacturing a semiconductor device according to claim 6, wherein the shape of the upper surface is reticular.
  8. 前記高融点金属は、チタン、コバルトおよびニッケルのいずれか一の金属であることを特徴とする請求項1乃至7のうちいずれか一項記載の半導体装置の製造方法。 It said refractory metal is titanium, cobalt and method for manufacturing a semiconductor device according to any one of claims 1 to 7, characterized in that it is any one of metal nickel.
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