JP3560849B2 - 低消費電力型ニューロンmos回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ニューロンMOSトランジスタで構成されたMOS回路に係わり、特に低消費電力を指向したニューロンMOS回路に関するものである。
【0002】
【従来の技術】
多入力信号の積和演算と閾値論理処理を単体デバイスで行うことが可能であるニューロンMOSトランジスタが提案されている。例として、文献1「Tadashi Shibata and Tadahiro Ohmi,A Functional MOS Transistor Featuring Gate−Leve1 Weighted Sum and Thresho1d Operations,IEEE Transactions on E1ectron Devices,Vo1.39,No.6,pp.1444−1455,1992」がある。文献1より抜粋した、ニューロンMOSトランジスタの概念図を図18に示す。図18に示すように、複数の入力ゲートの容量とその各々に加わる電圧の積より求まる電荷量の和によってフローティングゲートに誘起される電荷量が、ある値に達するとMOSトランジスタの閾値電圧を越えるゲート電圧が加わり、チャネルが形成され、トランジスタが導通状態となる。NMOSトランジスタの場合を例にとると、この動作原理からニューロンMOSトランジスタは静的状態で以下に示す2つのモードでリーク電流が発生することが判る。第1のモードは、多入力であるために、多入力の全てが1ow 1eve1でない場合はフローティングゲートとチャネル間の電圧(以降、ゲート電圧と呼ぶ)が完全に1ow 1evelにはならずリーク電流すなわち貫通電流が流れるモードである。第2のモードは、多入力の全てが1ow 1eve1の場合でさえも、フローティングゲートが予めプリチャージされておらずフローティングである場合は、high 1eve1信号の入力端子の容量和と、フローティングゲートとチャネル間の容量(以降、ゲート容量と呼ぶ)の容量比の逆数でhigh 1eve1の電圧が分割されるために、ゲート電圧は完全に1ow 1eve1にはならず、リーク電流すなわち貫通電流が発生するモードである。通常NMOSトランジスタの閾値電圧以下の電圧領域ではサブスレッショルド電流が流れ、その特性は80mv/decade(0.08vゲート電圧が変化すると電流が1桁変化する)であり、第2のモードもトランジスタが集積化された場合、重要であることが判る。以降、この2つのモードで流れる電流を併せて貫通電流と呼ぶ。
【0003】
また、このニューロンMOSトランジスタは標準的なCMOS構成をとることも可能であり、標準的なCMOS回路と混載されMOS集積回路の一部を構成することも可能である。例として、図19(a)にCMOSインバータに類似の構造を持つ3入力の場合のニューロンMOS回路(以降、ニューロンMOSインバータと呼ぶ)を示す。図19(a)のニューロンMOSインバータの容量だけに着目した場合を図19(b)に示す。この回路図から分かるように、フローティングゲート電位Vfは、
【0004】
【数1】
【0005】
となる。通常、VOは電源電位(Vdd)、V4はグランド電位(0)であり、VO≠V4が成り立つ。このため、如何なる容量であれ、0〈Vf〈Vddであり、中間電位を採ることが判る。図19(a)に示すように、NMOSトランジスタおよびPMOSトランジスタの閾値電圧を各々Vthn、Vthpとすると、0〈Vf≧VthnとVdd+Vthp≧Vf〈Vddの電圧領域では先に説明した第2のモードで電流が流れ、各々、NMOS、PMOSトランジスタのサブスレッショルド電流が流れることになる。また、Vthn〈Vf〈Vdd+Vthpの電圧領域では第1のモードで電流が流れ、NMOSトランジスタ、PMOSトランジスタの両方が同時に導通状態になり貫通電流が流れることになる。例として、図19(a)の回路において入力端子5101と5102に時間依存電圧波形を入力し、入力端子5103は常にグランド電位に固定した場合の回路シミュレーション結果を図20、図21に示す。図20からフローティングゲートが中間電位をとることが判る。また、予め0Vにプリセットしてあるために、入力端子の電位が全てグランド電位に等しい時にはフローティングゲートも0Vになっている。図21に図20の電圧波形が入力された場合の電源から流れ出る電流波形を示した。標準的なCMOSインバータの場合はPMOSトランジスタが導通状態になる時のスイッチング時にだけスパイク波形の電流が流れるが、このニューロンMOSインバータの場合は静的状態において、貫通電流が流れていることが判る。スイッチングの頻度が低いまたは動作周波数が低い場合は、特にこの貫通電流のために消費電力の増大を招くことになる。
【0006】
【発明が解決しようとする課題】
ニューロンMOSトランジスタにより構成されるMOS回路では、フローティングゲートによりMOSトランジスタの動作が制御されるために、上記で示したように原理的に静的状態において貫通電流が発生し、消費電力が増大するという問題があった。
【0007】
本発明は、ニューロンMOS回路における静的状態で発生する貫通電流を抑制し、低消費電力化を実現する回路を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記問題点を解決するために、本発明においては以下の構成とした。
【0009】
請求項1においては、ニューロンMOSトランジスタを備えたMOS回路であって、前記ニューロンMOSトランジスタの入力信号が過渡状態にあるとき、該ニューロンMOSトランジスタのフローティングゲートをフローティング状態とし、入力信号が静的状態にあるときは、前記フローティングゲートの電位を、ニューロンMOSトランジスタの出力電位に応じた電位とする構成とした。
【0010】
請求項2においては、ニューロンMOSトランジスタを含むMOS回路において、該ニューロンMOSトランジスタで構成される回路の出力端子に接続された出力電位検出回路により制御される入力端子切り替え回路を有し、該入力端子切り替え回路から出力される信号により多入力端子の全ての端子を同一電位に設定する手段を有し、これにより貫通電流を抑制する構成としている。
【0011】
請求項3においては、ニューロンMOSトランジスタを含み、該ニューロンMOSトランジスタの出力状態を順序回路にとりこみ、該出力状態を用いて次段以降に該出力状態を伝達し、上記ニューロンMOSトランジスタ自体は電源およびグランドから開放し、貫通電流の経路をなくす構成を有し、該ニューロンMOSトランジスタの出力状態を順序回路にとりこみ、かつ該出力状態を用いて次段以降に該出力状態を伝達する動作の制御およびニューロンMOSトランジスタ自体の電源又はグランドを接続および開放するための制御信号を生成する入力電位検出手段を入力端子に設けた構成としている。
【0013】
【発明の実施の形態】
本発明の実施の形態の基本構成は大別して3つに分類することができる。先ず最初は、複数入力端子全ての電位を出力端子の電位に応じて、電源電位又はグランド電位のどちらか一方に固定する方法である。この方法では、ニューロンMOS回路のNMOSトランジスタ、PMOSトランジスタの同時に導通状態の発生による貫通電流を抑制することが可能となる。2番目は、出力端子の電位に応じて、フローティングゲートを電源電位又は、グランド電位のどちらかに固定する方法である。この方法では最初の方法で抑制される貫通電流と、フローティングゲートがNMOSトランジスタ、PMOSトランジスタの閾値電圧以下の中間電位の状態で発生するサブスレッショルド電流による貫通電流も抑制することが可能となる。3番目は、静的状態になった時に、出力電位検出制御回路に含まれる順序回路に、ニューロンMOS回路の出力電位を取り込み、電位が電源電圧とグランド電位の中間電位である場合は同じ論理を構成出来る電源電位かグランド電位のどちらかに電位を調整して保持し、次段以降の回路にはその保持した電位を伝達し、ニューロンMOS回路を電源から開放する方法である。この方法では真に開放状態が実現された場合、静的状態においてニューロンMOS回路には電流が流れず、その期間においては消費電力をゼロとすることが可能となる。
【0014】
〔第1の実施の形態〕
本発明の第1の実施の形態である低消費電力型3入力ニューロンMOS回路200を図2に示す。入力端子201、202、203の電位が変化する過渡的状態の時は、NMOSトランジスタ254とトランスミッションゲート(以降、TGと略す。)TG3(253)を共に遮断状態にしフローティングゲート210をフローティングの状態にする。入力端子201、202、203の電位が固定され静的状態になった時、TG1(251)を導通状態とし、同時にTG2(252)を、TG1(251)を制御する信号の逆相信号により遮断状態とする。この状態で、ニューロンMOSインバータの出力端子211の電位がhigh 1eve1の場合はNMOSトランジスタ254が導通状態となり、フローティングゲート210はグランド電位になる。逆に、ニューロンMOSインバータの出力電位が1ow 1eve1の場合はNMOSトランジスタ254は遮断状態となり、フローティングゲート210はグランドから切断された状態となる。一方、インバータ255で反転された電位は導通状態となっているTG3(253)によりフローティングゲート210に伝達され、このゲート210をhighlevelに固定される。したがって、静的状態においてはこれらの帰還を介して、ニューロンMOSインバータの出力電位がhigh 1eve1の場合は、フローティングゲート210の電位は1ow 1eve1に固定され、ニューロンMOSインバータの出力電位が1ow 1eve1の場合は、フローティングゲート210の電位はhigh 1eve1に固定される。この動作により、静的状態においてフローティングゲート210は電源電位又は、グランド電位のいずれかに固定されることになる。この回路の動作を回路シミュレーションで検証した結果を次に示す。入力端子201と202には電源電位とグランド電位の間で変化する同じ信号波形を入力し、入力端子203はグランド電位に固定した。図3に入力電位波形201、ニューロンMOSインバータの出力端子211の電位波形、バッファーの出力端子221の電位波形を示す。これより正常に論理動作することが判る。図4には入力電位波形201、TG1(251)の制御信号波形、フローティングゲート210の電位波形を示した。これより、フローティングゲートが静的状態で電源電位あるいはグランド電位に固定されることが判る。図5には図2の回路200で消費される電流波形を示した。図21で示した静的状態における貫通電流が抑制されていることが知れる。
【0015】
〔第2の実施の形態〕
本発明の第2の実施の形態の一例を図6に示す。入力端子501はTG1(580)に接続され、TG1(580)の出力端子511は、ニューロンMOSインバータの出力端子551の逆相信号を生成するCMOSインバータ552の出力端子561を入力端子に持つTG2(590)の出力端子に接続されている。また、TG1(580)とTG2(590)は逆相信号で制御されている。他の入力端子502、503についても同様の構造をとる。また、フローティングゲート550は初期電位設定のために、リセット端子530により制御されるNMOSトランジスタ531に接続されている。このNMOSトランジスタ531は時刻0において、リセット信号により導通状態となり動作時は常時遮断状態とし、フローティングゲートをグランドから開放する。入力端子501の電位が変化する過渡状態では、TG1(580)を導通状態、TG2(590)を遮断状態とし、他の入力端子502、503についても同様に操作し、ニューロンMOSインバータの出力端子551における電位を入力端子501、502、503の電位により決定する。入力端子電位の変化が終了し、静的状態になった時に、TG1(580)を遮断状態、TG2(590)を導通状態にし、入力電位であるTG1(580)の出力端子511の電位をニューロンMOSインバータの出力電位の逆相電位に固定する。他の入力端子502、503についても同様の動作をさせる。この動作により、静的状態においてはニューロンMOSインバータの複数入力端子の全てがニューロンMOSインバータの出力端子電位の逆相電位に固定される。この回路の動作を回路シミュレーションで検証した結果を次に示す。図7は3入力端子の501、502に電源電位とグランド電位の間で変化する同じ信号波形を入力し、入力端子503をグランド電位に固定した場合で、TG1(580)のNMOSトランジスタの制御端子541、フローティングゲート550、入力端子501の各電位を示す。入力端子501が電源電位の時に、静的状態でフローティングゲートは完全には電源電位にはならない。これが先に説明したフローティングゲートの効果である。図7の電圧状態における電流波形を図8に示す。図7では静的状態においてフローティングゲートが電源電位に一致しないことが判ったが、この電圧がトランジスタの閾値電圧以下であるために、貫通電流は先に説明した第2のモードのみであり、第1のモードの貫通電流が抑制されていると言える。
【0016】
図6の回路と同様の原理で動作する、帰還回路と入力端子制御回路が異なるものとして図9に示す回路が考えられる。回路を初期化するために、PMOS691、NMOS690、フローティングゲート650の3つのゲートは、TG0(671)を初期状態で導通状態、動作時に遮断状態にすることによって制御される。入力端子601、602、603の電位が変化している時はTG1を導通状態、TG2を遮断状態にする。このことにより、ニューロンMOSインバータの出力端子651の電位は複数入力端子の電位により決まる。静的状態の時には、TG1を遮断状態とし、TG2を導通状態にする。ニューロンMOSインバータの出力端子651に接続されるTG3はTG2と同期して動作する。また、NMOSトランジスタ690のゲートに接続されるTG4とニューロンMOSインバータの間のDINVを構成する2つのCMOSインバータは、TG4がPMOSトランジスタ691に接続されているTG3に対してある遅延時間を持って動作させるためにある。静的状態において、ニューロンMOSインバータの出力端子651の電位がhigh 1eve1の場合は、TG3を介してPMOSトランジスタ691が遮断状態になり、NMOSトランジスタ690が導通状態となり、ニューロンMOSインバータの入力容量に接続されているTG2により、全ての入力端子が1ow leve1に固定される。ニューロンMOSインバータの出力端子651の電位が1ow 1eve1の場合は、PMOSトランジスタ691が導通状態となり、NMOSトランジスタ690が遮断状態となり、全ての入力端子がhigh 1eve1に固定される。この動作により、静的状態では、ニューロンMOSインバータの出力端子電位の逆相電位で全ての入力端子が固定されることになり、貫通電流を抑制することが可能となる。
【0017】
〔第3の実施の形態〕
本発明の第3の実施形態の一例を図10に示す。3入力端子を持つニューロンMOSインバータであり、ニューロンMOSインバータ出力側のPMOSトランジスタと電源の間にPMOSトランジスタ452、同様にニューロンMOSインバータ出力側のNMOSトランジスタとグランドの間にNMOSトランジスタ451が接続されている。また、フローティングゲート410の初期電位は、フローティングゲートとグランドに接続され制御端子441を持つNMOSトランジスタ450により制御される。入力端子が変化する過渡状態では、PMOSトランジスタ452及びNMOSトランジスタ451を導通状態にし、ニューロンMOSインバータを動作させる。この時、ニューロンMOSインバータの出力端子411に接続されているラッチ回路470中で出力端子411に直接接続されているトランスミッションゲートTG1は導通状態、フィードバックループを形成するTG2は遮断状態にされている。入力端子の電位変化が終了し、静的状態になる時、ニューロンMOSインバータに接続されているPMOSトランジスタ452とNMOSトランジスタ451は遮断状態にされ、同時にラッチ回路470の入力部分のTG1も遮断状態にされる。この時のニューロンMOSインバータの出力端子411の電位はラッチ回路470に保持され、電源電位又は、グランド電位のどちらかになるように波形整形される。このラッチ回路470の出力電位がバッファー420により出力端子415に出力される。この動作原理より、静的状態においては、ニューロンMOSインバータは電源及びグランドから開放されており貫通電流経路を持たないことになり、貫通電流を抑制することが可能となる。この回路の動作を回路シミュレーションで検証した結果を次に示す。3入力端子の401、402に電源電位とグランド電位の間で変化する同じ信号波形を入力し、入力端子403をグランド電位に固定する。図11に入力端子401、ラッチ回路470中の端子412、バッファー出力端子415の電位波形を示す。入力端子401の電位が電源電位の場合には、ニューロンMOSインバータの出力端子411の電位をフィードバックループに取り込む端子412の電位がグランド電位になっており、更にバッファーの出力端子415から整形された電位波形が正常に出力されることが判る。逆相電位の場合も同様である。図12には、ニューロンMOSインバータのPMOSトランジスタを電源に接続するPMOSトランジスタ452を制御する端子430、ニューロンMOSインバータ出力端子411、ラッチ回路470中の端子412、入力端子401の電位波形を示す。PMOSトランジスタ452の制御端子430が1ow 1eve1の場合にニューロンMOSインバータは動作しており、high leve1の場合は電源及びグランドから開放されている。制御端子430がhigh 1eve1の場合、ニューロンMOSインバータ出力端子411の電位は中間電位となるが、ラッチ回路470中の端子412はニューロンMOSインバータの入力端子401の逆相電位になり、正常動作することが分かる。図13にはラッチ回路を含む図10に示される回路で消費される電流波形を示す。過渡状態であるスイッチング時にのみ電流が流れており、静的状態では貫通電流が存在しないことが判る。
【0018】
図10の回路と同様の動作原理であるが、ニューロンMOSインバータを電源及びグランドから開放するタイミングとラッチ動作のタイミングを入力端子の電位変化を検知し、制御信号を発生する回路を有する非同期式回路を図14に示す。回路構成は図10の回路に入力電位検出回路740を接続したものである。入力電位検出回路740の動作について入力端子の一つ701を例にして説明する。入力端子701を2つに分岐し、片方を遅延時間生成用抵抗704に接続、CMOSインバータ705に接続する。ここで、遅延時間生成用抵抗704は構造的に実抵抗でも良いし、トランスミッションゲートのゲート電位を制御することで抵抗としたものでも良いことは言うまでもない。CMOSインバータ705の出力端子750をパルス生成回路XOR回路706に接続する。ここで、XOR回路としては図中706で示した回路以外のものでも良い。図中XOR回路706のCMOSインバータ707、708は遅延時間制御用である。入力端子701に信号が入ると、2つに分岐され、一方はある遅延時間を持つ逆相信号に変換され、元の信号と排他的論理和処理が行われる。ある遅延時間内に2つの信号が逆相である場合、すなわち、入力信号が変化しない場合は、XOR回路706の出力はhigh 1eve1になり、ある遅延時間内に2つの信号が同相である場合、すなわち、入力信号が変化している場合は、XOR回路706の出力は1ow 1eve1になる。他の入力端子でも同様の処理を施し、それら全てを多入力NAND回路709に入力する。この時、入力端子の内一つでも信号が変化している端子が存在すれば、多入力NAND回路709の出力電位はhigh 1eve1になり、バッファー710の出力は1ow 1eve1になる。バッファー710の出力端子720とその前後の出力端子730はニューロンMOSインバータ開放用トランジスタ(図10におけるPMOSトランジスタ452とNMOSトランジスタ451に相当)の制御端子、およびラッチ回路のトランスミッションゲート(図10におけるTG1とTG2に相当)の制御端子に接続されている。この回路の動作を回路シミュレーションで検証した結果を次に示す。3入力端子の701、702に電源電位とグランド電位の間で変化する同じ信号波形を入力し、703をグランド電位に固定する。また初期状態において、プリチャージによりニューロンMOSインバータのフローティングゲートをグランド電位に設定する。図15に入力端子701、ニューロンMOSインバータの出力端子751、ラッチ回路入力端子752の電位波形を示す。入力端子701の電位がhigh levelに固定され、ニューロンMOSインバータが電源及びグランドから開放されると、ニューロンMOSインバータの出力端子751は中間電位に固定されるが、ラッチ回路入力端子752の電位は1ow 1eve1まで変化し固定されることが判る。次に、入力電位検出回路740の出力端子であり、ラッチ回路の制御端子でもある720の電位波形を図16に示す。入力端子701とCMOSインバータ705の出力端子でもある750の電位が過渡状態にある時刻から遅延時間の後に、入力電位検出回路740の出力端子720の出力電位がhigh 1eve1から1ow 1eve1へ変化することが判る。この回路全体の消費電流波形を図17に示す。静的状態において貫通電流が抑制されていることが判る。
【0019】
【発明の効果】
以上詳細に説明したように、本発明の低消費電力型MOS回路によれば、ニューロンMOSトランジスタで構成された回路に発生し得る貫通電流を抑制し、MOS回路の消費電力を抑制することができる。
【図面の簡単な説明】
【図1】低消費電力型ニューロンMOS回路構成図。
【図2】フローテイングゲート制御型ニューロンMOS回路図。
【図3】フローティングゲート制御型ニューロンMOS回路の入出力信号波形図。
【図4】フローティングゲート制御型ニューロンMOS回路の制御信号波形図。
【図5】フローティングゲート制御型ニューロンMOS回路の電流波形図。
【図6】入力端子制御型ニューロンMOS回路図。
【図7】入力端子制御型ニューロンMOS回路制御信号波形図。
【図8】入力端子制御型ニューロンMOS回路電流波形図。
【図9】入力端子制御型ニューロンMOS回路図。
【図10】ニューロンMOSトランジスタ開放型ニューロンMOS回路図。
【図11】ニューロンMOSトランジスタ開放型ニューロンMOS回路入出力信号波形図。
【図12】ニューロンMOSトランジスタ開放型ニューロンMOS回路制御信号波形図。
【図13】ニューロンMOSトランジスタ開放型ニューロンMOS回路電流波形図。
【図14】非同期式ニューロンMOS回路図。
【図15】非同期式ニューロンMOS回路入出力信号波形図。
【図16】非同期式ニューロンMOS回路制御信号波形図。
【図17】非同期式ニューロンMOS回路電流波形図。
【図18】ニューロンMOSトランジスタ構造概念図
【図19】ニューロンMOSインバータ回路図。
【図20】ニューロンMOSインバータ入出力電圧波形図。
【図21】ニューロンMOSインバータ電流波形図。
【符号の説明】
101:ニューロンMOS
102:入出力電位検出制御回路
103:フローティングゲート制御回路
104:出力電位検出制御回路
200:フローティングゲート制御ニューロンMOSインバータ
201、202、203:入力端子
210:フローティングゲート
211:ニューロンMOSインバータ出力端子
221:バッファー出力端子
231、241:トランスミッションゲート制御端子
251フィードバック用トランスミッションゲート
252:プリチャージ制御及びフローティングゲート切断のためのトランスミッションゲート
253:フローティングゲート電荷注入用トランスミッションゲート
254:プリチャージとフローティングゲートを接地するためのNMOSトランジスタ
255:CMOSインバータ
501、502、503:入力端子
511、512、513:入力容量に接続された端子
530:フローティングゲートリセット用NMOSトランジスタ制御端子
531:NMOSトランジスタ
541:トランスミッションゲート制御信号端子
550:フローティングゲート
551:ニューロンMOSインバータ出力端子
561:CMOSインバータ出力端子
571:バッファー出力端子
580:入力端子用トランスミッションゲートTG1
590:入力電位固定用トランスミッションゲートTG2
601、602、603:入力端子
631、641:トランスミッションゲート制御信号端子
650:フローティングゲート
651:ニューロンMOSインバータ出力端子
652:バッファー出力端子
661:入力端子電源電位固定用PMOSトランジスタ制御端子
671:入力端子グランド電位固定用NMOSトランジスタ制御端子
681、682:初期電位設定用トランスミッションゲート制御信号端子
690:入力端子グランド電位固定用NMOSトランジスタ
691:入力端子電源電位固定用PMOSトランジスタ
401、402、403:入力端子
410:フローティングゲート
411:ニューロンMOSインバータ出力端子
412:ラッチ入力端子
413:バッファー入力端子
414:ラッチ帰還端子
415:バッファー出力端子
420:出力バッファー
430、440:ニューロンMOSインバータ開放用MOSトランジスタ制御端子
450:フローティングゲートプリチャージ用NMOSトランジスタ
451:ニューロンMOSインバータ開放用NMOSトランジスタ
452:ニューロンMOSインバータ開放用PMOSトランジスタ
470:ラッチ回路
701、702、703:入力端子
704:遅延生成用抵抗
705:波形整形用CMOSインバータ
706:XOR
707、708:遅延生成用CMOSインバータ
709:入力端子中に過渡状態の端子の有無を検査する3入力NAND
710:逆相信号生成用CMOSインバータ
720、730:ニューロンMOSインバータ開放用トランジスタ制御端子およびラッチ回路中のトランスミッションゲート制御端子。
740:入力電位検出回路
750:XOR706の入力端子
751:ニューロンMOSインバータ出力端子
752:ラッチ回路入力端子
5101、5102、5103:入力端子1、入力端子2、入力端子3
5104:フロ一ティングゲート
5105:出力端子
Claims (3)
- ニューロンMOSトランジスタを備えたMOS回路であって、前記ニューロンMOSトランジスタの入力信号が過渡状態にあるとき、該ニューロンMOSトランジスタのフローティングゲートをフローティング状態とし、入力信号が静的状態にあるときは、前記フローティングゲートの電位を、ニューロンMOSトランジスタの出力電位に応じた電位とすることを特徴とする低消費電力型ニューロンMOS回路。
- ニューロンMOSトランジスタを含むMOS回路において、該ニューロンMOSトランジスタで構成される回路の出力端子に接続された出力電位検出回路により制御される入力端子切り替え回路を有し、該入力端子切り替え回路から出力される信号により多入力端子の全ての端子を同一電位に設定する手段を有し、これにより貫通電流を抑制することを特徴とする低消費電力型ニューロンMOS回路。
- ニューロンMOSトランジスタを含み、該ニューロンMOSトランジスタの出力状態を順序回路にとりこみ、該出力状態を用いて次段以降に該出力状態を伝達し、上記ニューロンMOSトランジスタ自体は電源およびグランドから開放し、貫通電流の経路をなくす構成を有し、
該ニューロンMOSトランジスタの出力状態を順序回路にとりこみ、かつ該出力状態を用いて次段以降に該出力状態を伝達する動作の制御およびニューロンMOSトランジスタ自体の電源又はグランドを接続および開放するための制御信号を生成する入力電位検出手段を入力端子に設けたことを特徴とする低消費電力型ニューロンMOS回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15400699A JP3560849B2 (ja) | 1999-06-01 | 1999-06-01 | 低消費電力型ニューロンmos回路 |
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