JP3560696B2

JP3560696B2 - PLL circuit

Info

Publication number: JP3560696B2
Application number: JP17310995A
Authority: JP
Inventors: 真一塩津; 雅也玉村; 昇治大石
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-07-10
Filing date: 1995-07-10
Publication date: 2004-09-02
Anticipated expiration: 2015-07-10
Also published as: JPH0923156A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路に関し、特に、自走周波数のロック周波数への合わせ込み技術に関する。
ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）は、二つの入力信号の位相差を検出する位相比較器（略称：ＰＣ）と、この位相差に応じた電圧（制御電圧）を発生するチャージポンプ（略称：ＣＰ）と、制御電圧に含まれる高周波成分を除去するとともに、ＰＬＬの同期特性や応答特性を決定するループフィルタ（略称：ＬＰ）と、ＬＰを通過した制御電圧によって発振周波数が変化する電圧制御発振器（略称：ＶＣＯ）とを基本構成とするものである。
【０００２】
入力信号が加わると、最初は同期状態にないため入力信号の周波数と位相はＶＣＯの自己発振の周波数（フリーラン周波数または自走周波数とも言う）と一致していない。このため同期は、まず周波数引き込み（Ｐｕｌｌ−ｉｎ）過程で周波数が接近し、ついで位相同期（Ｌｏｃｋ−ｉｎ）過程で同期が完了することになる。
入力信号とＶＣＯの周波数が異なる場合、ＰＣの出力には両信号の周波数差に対応したビート信号が発生するが、上記二つの過程を経て同期状態に至らせるには、このビート信号の周波数がある値以下でなければならない。言い換えれば、同期状態のＰＬＬの周波数（ロック周波数）と自走周波数とがかけ離れ過ぎている場合には、同期状態に至らせることができない。また、同期を保持する範囲（同期保持範囲）は、入力信号を自走周波数から徐々に遠ざけていき、同期が外れたときの高い方の周波数と低い方の周波数の間の範囲で規定されるが、ロック周波数と自走周波数のずれが大きい場合には、同期保持範囲に偏りが生じて動作不安定の原因となり、特に、入力信号が間欠する場合（例えば、データ信号のような場合）、同期が外れる等の不都合を招きやすい。
【０００３】
そこで、ＰＬＬの製造に際しては、自走周波数をできるだけ目標とするロック周波数に接近（望ましくは一致）させることが求められる。
【０００４】
【従来の技術】
図１０は、自走周波数のロック周波数への合わせ込みを考慮した第１の従来例のブロック図である。１はＰＣ、ＣＰ、ＬＰ及びＶＣＯを含むＰＬＬであり、ＶＣＯの制御入力には、電圧加算器２を介して、ＬＰの出力（制御電圧３）と可変抵抗４によって設定された補正電圧５との加算電圧が与えられている。
【０００５】
これによれば、可変抵抗４を調節することによって、自走周波数のロック周波数への合わせ込みを自由に行うことができ、冒頭の要求に応えることができる点で好ましいが、その調節を人手で行う必要があり、量産に不向きであるという不都合がある。
図１１は、第２の従来例のブロック図であり、いわゆる「２重ＰＬＬ方式」を採用した例である。１０は主ＰＬＬ、１１は副ＰＬＬで、いずれもＰＣ、ＣＰ、ＬＰ及びＶＣＯを備える点で共通し、主ＰＬＬ１１には第１従来例と同様の電圧加算器１３が、また、副ＰＬＬ１２にはｎ分周器（ＤＩＶと略す）１４が備えられている点で相違する。
【０００６】
副ＰＬＬ１２のロック周波数をｆＨｚとすると、ＤＩＶ１４によってｎ分周された周波数（ｆ／ｎ）の参照信号が（副ＰＬＬ１２の）ＰＣの一方の入力に加えられる。ＰＣの他方の入力にはクロック信号が加えられており、副ＰＬＬ１２のロック周波数（と位相）は、クロック信号の周波数と位相に正確に一致する。しかも、副ＰＬＬ１２の基準となる信号は、クロック信号、すなわち一定の周期で連続する信号で、データ信号のように間欠しないから、副ＰＬＬ１２のロック周波数と自走周波数の間のずれが多少大きくても同期保持範囲を広くすることができる。したがって、副ＰＬＬ１２の制御電圧１５を主ＰＬＬ１１のＶＣＯに入力することにより、主ＰＬＬ１１の自走周波数を、副ＰＬＬ１２の自走周波数にほぼ一致させることができ、後は入力信号の周波数や位相を微調整するだけで、主ＰＬＬ１１単独で同期状態を保つことができるようになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、かかる「２重ＰＬＬ方式」のＰＬＬ回路にあっては、比較的大きな面積を必要とするＶＣＯが２個も必要で回路規模の増大を免れないうえ、二つのＶＣＯの発振周波数が干渉して有害なビート信号を発生したり、ジッタを発生したりするという問題点がある。
【０００８】
そこで、本発明は、一つのＶＣＯで、自走周波数のロック周波数への合わせ込みを自動化できる技術の提供を目的とする。
【０００９】
【課題を解決するための手段】
図１は本発明の原理構成図である。この図において、２０は入力信号と出力信号の位相差に応じた制御電圧によって発振周波数を変化させ、該発振周波数の周期で変化を繰り返す信号を前記出力信号として出力するＶＣＯ２１を含むＰＬＬ、２２は前記出力信号の変化を所定の期間計数する計数手段、２３は計数手段２２の計数期間を設定する計数期間設定手段、２４は計数手段２２の計数値（便宜的にＡ）と所定の基準値（便宜的にＢ）とを比較して計数値Ａが基準値Ｂよりも小さい（Ａ＜Ｂ）第１の状態、両者が一致する（Ａ＝Ｂ）第２の状態、計数値Ａが基準値Ｂよりも大きい（Ａ＞Ｂ）第３の状態を判定する比較／判定手段、２５は比較／判定手段２４の判定結果に応じてＶＣＯ２１の発振周波数の変化に関与する物理量を発生する物理量発生手段である。
【００１０】
物理量発生手段２５は、比較／判定手段２４の判定結果が第１の状態（Ａ＜Ｂ）のときにＶＣＯ２１の発振周波数を上昇させ得る物理量を発生し、比較／判定手段２４の判定結果が第２の状態（Ａ＝Ｂ）のときにＶＣＯ２１の発振周波数をそのときの周波数に保持させ得る物理量を発生し、さらに、比較／判定手段２４の判定結果が第３の状態（Ａ＞Ｂ）のときにＶＣＯ２１の発振周波数を下降させ得る物理量を発生する。
【００１１】
なお、一般にＰＬＬの自走周波数は電源投入時にゼロから立ち上がって所定の周波数に安定するから、安定に至るまでの間では前記第３の状態（Ａ＞Ｂ）となることはあり得ない。このため、第３の状態は必ずしも必須要件ではないが、何等かの理由で安定点（Ａ＝Ｂ）を通りすぎてしまうことが全くないとは言い切れないから、実用上の観点から要件に付け加えておくことは望ましいことである。
【００１２】
初期状態として計数開始前にＶＣＯの発振周波数を最も遅くさせ得る物理量を発生させたり、判定結果が第２の状態のときにはＶＣＯの発振周波数をそのときの周波数に保持させ、その後は計数を行わず、周波数を確定させたりしてもよい。その際、周波数が確定するまでは入力信号を遮断させてもよい。又は、電源オン後、ＶＣＯの発振周波数が安定するまでは計数を行わないようにするために計数手段にパワーオンリセット回路を設けてもよい。
【００１３】
本発明では、ＰＬＬの出力信号が計数され、所定の計数期間毎にその計数値Ａと所定の基準値Ｂとが比較される。そして、Ａ＜ＢであればＶＣＯの発振周波数が上昇操作され、Ａ＝Ｂであればその時の周波数に保持される。したがって、ＰＬＬの自走周波数が所定の基準値Ｂに応じて自由にコントロールされるから、基準値Ｂを目標とするロック周波数に対応させておけば、一つのＶＣＯで、自走周波数のロック周波数への合わせ込を自動化できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図２〜図９は本発明に係るＰＬＬ回路の一実施例を示す図である。
まず、構成を説明する。図２において、１００はパワーオン・リセット回路、２００はカウンタ制御回路、３００は第１カウンタ回路、４００は第２カウンタ回路、５００はＶＣＯ制御回路、６００はＰＬＬである。
【００１５】
パワーオン・リセット回路１００は、その構成例を図３に示すように、電源ＶＣＣとグランド間に抵抗１０１及びコンデンサ１０２を直列に接続し、インバータゲート１０３を介してノード１０４の論理と逆論理の信号（以下「Ｐ_{ＯＮ／ＲＳＴ}」）を端子１０５から取り出している。ここで、ノード１０４の電位（すなわちコンデンサ１０２の充電電位）は、電源投入直後はグランド電位（０Ｖ）であるが、その後、抵抗１０１の値とコンデンサ１０２の容量によって決まる時定数カーブに沿って漸次上昇し、最終的にはほぼＶＣＣ相当の電位に至るという経過をたどる。したがって、Ｐ_{ＯＮ／ＲＳＴ}は、電源投入時にＨ論理レベル（以下“Ｈ”と略記する）に立ち上がり、ノード１０４の電位がインバータゲート１０３の入力しきい値を越えた時点でＬ論理レベル（以下“Ｌ”と略記する）に立ち下がるという変化を示すことになる。立ち上がりから立ち下がりまでの時間（以下「パワーオン・リセット時間Ｔ_Ｐ」と言う）は、抵抗１０１の値とコンデンサ１０２の容量を調節することによって適宜に設定でき、このパワーオン・リセット時間は、ＶＣＯ６０１の動作が安定するのに充分な時間に合わせる。
【００１６】
カウンタ制御回路２００は、その構成例を図４に示すように、二つのフリップフロップ（以下「ＦＦ」と略記する）２０１、２０２と、二つのＮＯＲゲート２０３、２０４とで構成されている。
なお、カウンタ制御回路２００を説明する前に、本実施例で用いられているＦＦの動作を定義しておく。本実施例で使用するＦＦはすべて同一のタイプであり、未使用の端子を略しているものもあるが、「Ｓ」、「Ｑ」、「Ｑバー（図面は上付線であるが明細書中ではバーで表す）」、「Ｒ」、「Ｃ」及び「Ｄ」の各端子を有している。Ｓ端子は正論理のセット入力端子で、この端子の信号を“Ｈ”に立ち上げると、Ｑ端子に“Ｈ”、Ｑバー端子に“Ｌ”が出力される（以下「セット状態」と言う）。また、Ｒ端子は正論理のリセット入力端子で、この端子の信号を“Ｈ”に立ち上げると、Ｑ端子に“Ｌ”、Ｑバー端子に“Ｈ”が出力される（以下「リセット状態」と言う）。さらに、Ｄ端子はデータ入力端子、Ｃ端子はクロック入力端子で、現在のＤ端子の論理が次のＣ端子の信号変化に応答してＱ端子に出力される（すなわち、Ｄ端子の論理が１クロック遅れてＱ端子に現れる）。
【００１７】
カウンタ制御回路２００の左側（図面に対して；以下同様）のＦＦ２０１は、Ｓ端子にＰ_{ＯＮ／ＲＳＴ}が、また、Ｃ端子に所定の周波数（ＶＣＯ６０１のロック周波数ｆの１／ｎに相当する周波数）を有する基準クロック信号（以下「ＣＬＫ」と言う）が入力されており、Ｑ端子とＱバー端子からは逆相関係にある二つの信号（以下「Ｓ_２０１、Ｓ_２０１ｘ」と言う）が取り出される。Ｑバー端子はＤ端子につながっており、現在のＱバー端子の論理が次のＣＬＫでＱ端子に現れるようになっている。したがって、ＦＦ２０１は、Ｐ_{ＯＮ／ＲＳＴ}の立ち上がり、すなわち電源投入時にセット状態となり、その後、ＣＬＫの周期毎にＱ端子とＱバー端子の論理を入れ替えるように動作するから、結局、Ｓ_２０１は、電源投入時に“Ｈ”となり、次のＣＬＫの立ち上がりで“Ｌ”（現在のＱバー端子の論理）になるとともに、以降、ＣＬＫの立ち上がり毎に→“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”………を繰り返す波形を示す（図９参照）。このＳ_２０１は、カウンタ制御回路２００を出て後述の第１カウンタ回路３００に入力され、また、Ｓ_２０１と逆相関係にあるＳ_２０１ｘは、後述のＮＯＲゲート２０４に入力される。
【００１８】
カウンタ制御回路２００の右上にあるＦＦ２０２のＲ端子には、Ｐ_{ＯＮ／ＲＳＴ}が入力されている。したがって、このＦＦ２０２は、電源投入時に一度だけリセット状態（Ｑ＝“Ｌ”、Ｑバー＝“Ｈ”）になる。なお、ＦＦ２０２のＳ端子には、ＮＯＲゲート２０３を介してＰ_{ＯＮ／ＲＳＴ}の反転信号が入力されているが、このＮＯＲゲート２０３の出力は、Ｑバー端子の論理（“Ｈ”）によって“Ｌ”に固定されているから、Ｐ_{ＯＮ／ＲＳＴ}が立ち下がってもＦＦ２０２はリセットされない。
【００１９】
ＦＦ２０２のＤ端子には常に“Ｈ”が入力されており、この“Ｈ”は、その後のＣ端子の論理（後述の第１カウンタ回路３００の出力信号Ｓ_３０３）の立ち上がりタイミングでＱ端子に出力される。Ｑ端子はＮＯＲゲート２０４の一方入力につながっており、このＮＯＲゲート２０４の他方入力には、Ｓ_２０１ｘが加えられている。ここで、ＮＯＲゲート２０４の出力信号を便宜的にＳ_２０４と呼ぶことにすると、このＳ_２０４は、ＦＦ２０２のＱ端子の論理が“Ｌ”である限り、言い換えれば、Ｃ端子の論理（後述の第１カウンタ回路３００の出力信号Ｓ_３０３）が立ち上がらない限り、Ｓ_２０１ｘとは逆相の波形すなわちＳ_２０１と同じ波形で変化する（図９参照）。
【００２０】
以上の説明をまとめると、カウンタ制御回路２００は、電源投入時に“Ｈ”になった後、ＣＬＫの立ち上がり毎に論理を反転する信号（Ｓ_２０１）を生成する第１の機能、及び、このＳ_２０１と同相の波形を有するが、後述する第１カウンタ回路３００の出力Ｓ_３０３が“Ｈ”になった後は“Ｌ”を維持する信号（Ｓ_２０４）を生成する第２の機能を備えている。
【００２１】
次に、「計数手段」及び「比較／判定手段」としての第１カウンタ回路３００を説明する（図５）。第１カウンタ回路３００は、３個のＦＦ３０１〜３０３と、２個のＥＸＯＲゲート３０４、３０５と、１個のＯＲゲート３０６とからなり、全体でｎビットカウンタ（ここではｎ＝４だから４ビットカウンタ；ｎは「基準値」に相当）を構成している。すなわち、第１カウンタ回路３００は、入力信号（ＶＣＯ６０１の出力信号Ｓ_ＶＣＯ）をｎ回（ここでは４回）カウントしたときに、その出力信号Ｓ_３０３を“Ｈ”にする機能を有している。
【００２２】
以下、第１カウンタ回路３００の動作を検証する。まず、電源が投入されると、カウンタ制御回路２００からのＳ_２０１が立ち上がり、これに伴って、三つのＦＦ３０１〜３０３がリセットされ、その結果、三つのＦＦ３０１〜３０３のＱ端子がすべて“Ｌ”になる（カウント値ＣＴ_Ａ＝０）。今、三つのＦＦ３０１〜３０３のＱバー端子はすべて“Ｈ”であり、左端のＦＦ３０１のＤ端子には自身のＱバー端子の論理（“Ｈ”）が、また、中央のＦＦ３０２のＤ端子にはＥＸＯＲゲート３０４の出力論理（“Ｌ”）が、さらに、右端のＦＦ３０３のＤ端子にはＥＸＯＲゲート３０５の出力論理（“Ｌ”）が入力されている。▲１▼Ｓ_ＶＣＯが立ち上がると、三つのＦＦ３０１〜３０３のＱ端子には直前のＤ端子の論理が現れ、その結果、それぞれのＱ端子には左から順番に“Ｈ”、“Ｌ”、“Ｌ”が出力され、ＣＴ_Ａが「１」になる。このとき、左端のＦＦ３０１のＤ端子には自身のＱバー端子の論理（“Ｌ”）が、また、中央のＦＦ３０２のＤ端子にはＥＸＯＲゲート３０４の出力論理（“Ｈ”）が、さらに、右端のＦＦ３０３のＤ端子にはＥＸＯＲゲート３０５の出力論理（“Ｌ”）が入力されている。▲２▼再びＳ_ＶＣＯが立ち上がると、三つのＦＦ３０１〜３０３のそれぞれのＱ端子には、左から順番に“Ｌ”、“Ｈ”、“Ｌ”が出力され、ＣＴ_Ａが一つアップして「２」になる。このとき、左端のＦＦ３０１のＤ端子には自身のＱバー端子の論理（“Ｈ”）が、また、中央のＦＦ３０２のＤ端子にはＥＸＯＲゲート３０４の出力論理（“Ｈ”）が、さらに、右端のＦＦ３０３のＤ端子にはＥＸＯＲゲート３０５の出力論理（“Ｌ”）が入力されている。▲３▼再びＳ_ＶＣＯが立ち上がると、三つのＦＦ３０１〜３０３のそれぞれのＱ端子には、左から順番に“Ｈ”、“Ｈ”、“Ｌ”が出力され、ＣＴ_Ａが一つアップして「３」になる。このとき、左端のＦＦ３０１のＤ端子には自身のＱバー端子の論理（“Ｌ”）が、また、中央のＦＦ３０２のＤ端子にはＥＸＯＲゲート３０４の出力論理（“Ｈ”）が、さらに、右端のＦＦ３０３のＤ端子にはＥＸＯＲゲート３０５の出力論理（“Ｌ”）が入力されている。ここまでが発明の要旨に記載の「第１の状態」に相当する。
【００２３】
▲４▼再びＳ_ＶＣＯが立ち上がると、三つのＦＦ３０１〜３０３のそれぞれのＱ端子には、左から順番に“Ｌ”、“Ｌ”、“Ｈ”が出力され、ＣＴ_Ａが一つアップして「４」になる。すなわち、この段階で、発明の要旨に記載の「第２の状態」となり、第１カウンタ回路３００の出力Ｓ_３０３が“Ｌ”から“Ｈ”に変化することになる。
【００２４】
ここで、三つのＦＦ３０１〜３０３のリセットは、Ｓ_２０１の立ち上がり毎に行われる。Ｓ_２０１の最初の立ち上がりは、上述したように電源投入時であるが、２回目以降の立ち上がりはＣＬＫの立ち上がりに同期して行われる。図９において、Ｔａは、ＣＬＫの１回目の立ち上がり（イ）から２回目の立ち上がり（ロ）までの期間である。Ｔａ内のＳ_ＶＣＯの立ち上がり数は、図の場合「３」である。すなわち、Ｔａ内では第１カウンタ回路３００のＣＴ_Ａが最大値（ｎ＝４）に到達する前にＳ_２０１が立ち上がっているから、ＣＴ_Ａは「３」になった後「０」にリセットされている。ＣＴ_Ａが最大値（ｎ）に達する前にリセットされるのは、Ｔａ内のＳ_ＶＣＯの立ち上がり数がＣＴ_Ａの最大値（ｎ）に満たないからである。Ｔａの長さはＣＬＫの一周期長（「計数期間設定手段」に相当）に一致し、且つ、ＣＬＫの周波数はＶＣＯ６０１のロック周波数ｆの１／ｎに一致している。したがって、ＣＴ_Ａが最大値（ｎ）に達する前にリセットされてしまう場合は、そのときのＶＣＯ６０１の発振周波数がロック周波数ｆよりも低い周波数で自走（フリーラン）している場合である。
【００２５】
Ｔａ後のＣＬＫ一周期間では、Ｓ_２０１が“Ｈ”になっている。これは、既に説明したカウンタ制御回路２００のＦＦ２０１の働きによる。Ｓ_２０１の“Ｈ”期間をＴｂとすると、このＴｂでは第１カウンタ回路３００のカウント動作は行われない。第１カウンタ回路３００の三つのＦＦ３０１〜３０３の各Ｒ端子に“Ｈ”が印加され続けるからである。
【００２６】
Ｔｂでは、第２カウンタ回路４００のカウント動作が行われる。図６は第２カウント回路４００の構成図であるが、この構成は第１カウント回路３００とほぼ同じで、違いは、三つのＦＦ４０１〜４０３がＰ_{ＯＮ／ＲＳＴ}でリセットされる点と、Ｓ_２０４をカウントする点と、三つのＦＦ４０１〜４０３のすべてのＱ端子の論理を外に取り出している点だけである。したがって、詳しい回路動作については、上述した第１カウンタ回路３００の説明を参照するものとする。
【００２７】
第２カウンタ回路４００は、要するに、電源投入時（Ｐ_{ＯＮ／ＲＳＴ}の立ち上がり時）に一度だけリセットされた後、カウント制御回路２００からのＳ_２０４が立ち上がる度に、そのカウント値ＣＴ_Ｂを１つアップするように動作するというものである。カウント値ＣＴ_Ｂは、三つのＦＦ４０１〜４０３のＱ端子から取り出される３ビットの信号（Ｓ_４０１、Ｓ_４０２、Ｓ_４０３）列で表される（但しＳ_４０１がＬＳＢ）。期間Ｔａでは、Ｓ_４０１＝“Ｌ”、Ｓ_４０２＝“Ｌ”、Ｓ_４０３＝“Ｌ”であるからＣＴ_Ｂ＝０となり、期間Ｔｂ及びそれ以降では、Ｓ_４０１＝“Ｈ”、Ｓ_４０２＝“Ｌ”、Ｓ_４０３＝“Ｌ”であるからＣＴ_Ｂ＝１となる。
【００２８】
ここで、Ｓ_２０４の立ち上がり条件は、カウンタ制御回路２００のＦＦ２０２のＱ端子の論理が“Ｌ”で、且つ、カウンタ制御回路２００のＦＦ２０１のＱバー端子の論理が立ち下がったときである。カウンタ制御回路２００のＦＦ２０２のＱ端子の論理は、第１カウンタ回路３００の出力（Ｓ_３０３）の論理で決まる。Ｓ_３０３が“Ｌ”である限り、言い換えれば、第１カウンタ回路３００のカウント値（ＣＴ_Ａ）が最大値（ｎ）に達しない限り、カウンタ制御回路２００のＦＦ２０２のＱ端子の論理は、“Ｌ”を維持する。したがって、Ｓ_２０４は、第１カウンタ回路３００のカウント値（ＣＴ_Ａ）が最大値（ｎ）に達しない限り、ＣＬＫの１周期置きに立ち上がるから、結局、第２カウンタ回路４００は、第１カウンタ回路３００のカウント値（ＣＴ_Ａ）が最大値（ｎ）に達するまでの間、ＣＬＫの１周期置きにそのカウント値（ＣＴ_Ｂ）を一つずつアップするように動作する。
【００２９】
第２カウンタ回路４００のカウント値ＣＴ_Ｂ（Ｓ_４０１、Ｓ_４０２、Ｓ_４０３）は、ＶＣＯ制御回路５００に入力される。第２カウンタ回路４００とＶＣＯ制御回路５００は「物理量発生手段」としての機能を有している。図７において、ＶＣＯ制御回路５００は、いずれも一対の差動トランジスタ５０１、５０２と定電流源５０３とからなる三つの定電流回路５０４〜５０７で構成されており、三つの定電流回路５０４〜５０７の各定電流ｉ_１、ｉ_２、ｉ_３の値は、１：２：４の関係に設定してある。すなわち、ｉ_１×４＝ｉ_２×２＝ｉ_３の関係である。各定電流回路５０４〜５０６の一方の差動トランジスタ５０２のコレクタを共通にしてＶＣＣに接続し、また、他方の差動トランジスタ５０１のコレクタを共通にして外部に引き出すとともに、抵抗５０７を介してＶＣＣに接続している。Ｖ_ＲＥＦは基準電圧（“Ｈ”よりも低く“Ｌ”よりも高い電圧）であり、Ｓ_４０１、Ｓ_４０２、Ｓ_４０３の電位がＶ_ＲＥＦを上回ったときに、対応するトランジスタ５０１がオンし、そのオンしたトランジスタ５０１と抵抗５０７を通して定電流ｉ_１、ｉ_２、ｉ_３が流れるようになっている。ｉ_ｔはそのときに抵抗５０７に流れる電流を表している。
【００３０】
Ｓ_４０１がＶ_ＲＥＦを上回ったときは、左端の定電流回路５０４のトランジスタ５０１がオンしてｉ_ｔ＝ｉ_１となり、Ｓ_４０２がＶ_ＲＥＦを上回ったときは、中央の定電流回路５０５のトランジスタ５０１がオンしてｉ_ｔ＝ｉ_２となり、Ｓ_４０３がＶ_ＲＥＦを上回ったときは、右端の定電流回路５０６のトランジスタ５０１がオンしてｉ_ｔ＝ｉ_３となる。さらに、Ｓ_４０１とＳ_４０２がＶ_ＲＥＦを上回ったときは、左端と中央の定電流回路５０４、５０５のトランジスタ５０１がオンしてｉ_ｔ＝ｉ_１＋ｉ_２となり、Ｓ_４０２とＳ_４０３がＶ_ＲＥＦを上回ったときは、中央と左端の定電流回路５０５、５０６のトランジスタ５０１がオンしてｉ_ｔ＝ｉ_２＋ｉ_３となり、Ｓ_４０１とＳ_４０３がＶ_ＲＥＦを上回ったときは、左端と右端の定電流回路５０４、５０６のトランジスタ５０１がオンしてｉ_ｔ＝ｉ_１＋ｉ_３となる。次表１は、以上の動作をまとめたものである。表からも理解されるように、３ビットの信号（Ｓ_４０１〜Ｓ_４０３）の論理の組み合わせに応じて、ｉ_１×０からｉ_１×７まで変化する電流ｉ_ｔを生成できる。言うまでもなく、ｉ_ｔの変化数（段数）は、信号のビット数に依存する。４ビット若しくはそれ以上に増やすことにより、７倍以上の高い倍率で、または、より高い分解能で変化させることができる。
（以下余白）
【００３１】

抵抗５０７の両端には、ｉ_ｔに比例した電圧降下が生じる。この電圧降下分はｉ_ｔ＝ｉ_１×０のときに最低（０Ｖ）、ｉ_ｔ＝ｉ_１×７のときに最大となる。したがって、トランジスタ５０１の各コレクタ電位は、ｉ_ｔ＝ｉ_１×０のときにほぼＶＣＣ相当の最大値、ｉ_ｔ＝ｉ_１×７のときに最小値となるような変化傾向を示すこととなる。Ｖ_５００はトランジスタ５０１の各コレクタ電位であり、このＶ_５００は次に述べるＶＣＯ６０１の発振周波数補正に用いられ、発明の要旨に記載の「物理量」に相当する。なお、ここでの物理量は“電圧量”であるが、これはＶＣＯ６０１のタイプが電圧制御型であるからである。電流制御型であれば、当然ながら物理量は電流量になる。
【００３２】
図８はＶＣＯ６０１の一例構成図である。なお、ここではエミッタ結合型マルチバイブレータ方式のＶＣＯを示すが、これに限定されないことはもちろんである。
図８において、６０２は本体部、６０３は補正部である。本体部６０２は、一対のトランジスタ６０４、６０５のエミッタ同士をコンデンサ６０６で接続して基本形エミッタ結合マルチバイブレータを構成するとともに、このマルチバイブレータの動作に必要な各種周辺回路で構成されている。周辺回路は、特に限定しないが、マルチバイブレータの一対のトランジスタ６０４、６０５を非飽和領域（能動領域とも言う）で動作させて同マルチバイブレータの動作周波数を高めるためのレベルシフト回路（トランジスタ６０７、６０８及びダイオード６０９、６１０）と、マルチバイブレータの電流源としての定電流回路（トランジスタ６１１〜６１４及び抵抗６１５〜６１８）と、前段のＬＰ（図２参照）からの制御電圧Ｖ_ＬＰに応じて定電流回路の動作点（トランジスタ６１１〜６１４のベース電位）を上下調節するエミッタホロワ回路（トランジスタ６１９及び抵抗６２０）である。なお、６２１、６２０は負荷抵抗であり、右側の負荷抵抗６２２の下端（トランジスタ６０５のコレクタ）から出力信号Ｓ_ＶＣＯを取り出している。
【００３３】
一方、本実施例に特有の構成の一つである補正部６０３は、本体部６０２の定電流回路及びエミッタホロワ回路とほぼ同等の構成を有しており、本体部６０２のマルチバイブレータに対する第２の電流源として機能する。すなわち、補正部６０３は、ＶＣＯ制御回路５００の出力電圧Ｖ_５００に応じた大きさのエミッタ電位を発生するエミッタホロワ回路（トランジスタ６２３及び抵抗６２４）と、このエミッタ電位によって加減調節される定電流を発生する定電流回路（トランジスタ６２５〜６２８及び抵抗６２９〜６３２）とから構成されている。
【００３４】
ここで、補正部６０３がない場合のＶＣＯ６０１の動作を説明する。まず、マルチバイブレータの一対のトランジスタ６０４、６０５のうち、便宜的に左側（６０４）がオン、右側（６０５）がオフと仮定する。ＶＣＣ＝＋５Ｖとすると、左側のトランジスタ６０４のベース電圧は、＋５Ｖ−０．７Ｖ＝＋４．３Ｖとなり、同トランジスタ６０４のエミッタ電圧は、＋４．３Ｖ−０．７Ｖ＝＋３．６Ｖになるから、同トランジスタ６０４のエミッタから反対側のトランジスタ６０５のエミッタへと電流Ｉが流れ、この電流Ｉによってコンデンサ６０６が充電される（但し、０．７Ｖはトランジスタのベース−エミッタ間電圧Ｖ_ＢＥ；以下同様）。そして、この充電電位に応答してトランジスタ６０５のエミッタ電位が低下し、ベース電圧との電位差が０．７Ｖを越えると、トランジスタ６０４がオフ、トランジスタ６０５がオンに転じ、トランジスタ６０５のコレクタ電位（出力電圧Ｓ_ＶＣＯ）が反転する。以下、この動作（一対のトランジスタ６０４、６０５の交互オンオフ動作）を周期Ｔで繰り返すことになる。コンデンサ６０６の充電時間ｔは、
ｔ＝Ｃ２Ｖ_ｃｍ／Ｉ ………（１）
で与えられる。Ｃはコンデンサ６０６の容量、Ｖ_ｃｍはコンデンサ６０６の充電電圧（Ｖｃ）の最大値である。Ｖ_ｃｍはＶ_ＢＥと等値であり、（１）式は、
ｔ＝Ｃ２Ｖ_ＢＥ／Ｉ ………（２）
のようになる。したがって、周期Ｔ（＝２ｔ）は、
Ｔ＝４Ｖ_ＢＥＣ／Ｉ ………（３）
となる。（３）式において、ＣとＶ_ＢＥを一定とすると、ＴはＩによって制御され、また、制御電圧Ｖ_ＬＰとＩの間には、ｇｍ＝Ｉ／Ｖ_ＬＰ（ｇｍ：トランジスタの相互コンダクタンス）の関係があるから、（３）式は、
Ｔ＝４Ｖ_ＢＥＣ／ｇｍＶ_ＬＰ ………（４）
となり、ＶＣＯ６０１の出力信号Ｓ_ＶＣＯの周波数ｆは、
ｆ＝１／Ｔ＝ｇｍＶ_ＬＰ／４Ｖ_ＢＥＣ ………（５）
で求めることができる。
【００３５】
本実施例の補正部６０３は、ＶＣＯ制御回路５００の出力信号Ｖ_５００に応じてコンデンサ６０６の充電電圧（Ｖｃ）を補正する。例えば、上表１において、Ｓ_４０１〜Ｓ_４０３がすべて“Ｌ”の場合（図９のＣＴ_Ｂ＝０の期間を参照）には、Ｖ_５００はＶＣＣ相当の電位であるから、補正部６０３の電流が増え、マルチバイブレータのコンデンサ６０６に流れ込む電流Ｉが減らされる結果、コンデンサ６０６の充電時間ｔが長くなり、結局、ＶＣＯ６０１の出力信号Ｓ_ＶＣＯの周波数ｆが低くなるように制御される。一方、Ｓ_４０１だけが“Ｈ”になった場合（図９のＣＴ_Ｂ＝１の期間を参照）は、Ｖ_５００はＶＣＣ相当の電位よりも一段低い電位になる。したがって、補正部６０３の電流は、Ｓ_４０１〜Ｓ_４０３がすべて“Ｌ”の場合よりも一段少なくなり、マルチバイブレータのコンデンサ６０６に流れ込む電流Ｉが若干増える結果、コンデンサ６０６の充電時間ｔが少し短くなり、結局、ＶＣＯ６０１の出力信号Ｓ_ＶＣＯの周波数ｆが一段高くなる。
【００３６】
すなわち、図９のＣＴ_Ｂ＝０の期間では、ＶＣＯ６０１は、設定された最低の周波数（少なくとも、ＣＬＫの一周期内に第１カウンタ回路３００のカウント最大値ｎを確実に下回る周期数となる周波数であればよい）で発振し、次のＣＴ_Ｂ＝１の期間では、ＶＣＯ６０１は、上記最低周波数よりも一段高い周波数で発振することになる。今、この一段高い周波数の、ＣＬＫの一周期内における周期数を便宜的に「４」と考える。上述したように、第１カウンタ回路３００は、ＣＬＫの一周期内におけるＳ_ＶＣＯの立ち上がり回数（言い換えれば周期数）をカウントし、そのカウント値が最大値（ｎ）に達したときに出力信号Ｓ_３０３を“Ｈ”にする。そして、カウンタ制御回路２００は、信号Ｓ_３０３の“Ｈ”を受けて、その出力信号Ｓ_２０４を“Ｌ”に固定するのであるから、結局、第２カウンタ回路４００は、そのときのカウント値（ＣＴ_Ｂ＝１）を保持し、Ｓ_４０１〜Ｓ_４０３の論理がそのままの状態で維持される結果、ＶＣＯ６０１の自走周波数が上記の「一段高い周波数」に制御される。したがって、この「一段高い周波数」はＣＬＫ周波数ｆのｎ倍に一致しているから、ＣＬＫ周波数ｆをＶＣＯ６０１のロック周波数の１／ｎとしておけば、複数のＶＣＯを備えることなく、しかも人手を煩わすことなく、ＶＣＯ６０１の自走周波数をロック周波数に正確に合わせ込むことができる。なお、上記実施例では、ｎの数を「４」としたが、これ以外の値でもよいことはもちろんである。ｎの数を大きくするほど、合わせ込み精度を向上できる。
【００３７】
また、上記実施例では、ＶＣＯ６０１の周波数を低い方から高い方へと一方向に制御している。これは、電源投入直後におけるＶＣＯ６０１の周波数変化の傾向、すなわち、ほぼ０Ｈｚから徐々に立ち上がって所定の自走周波数に至るという変化に対応させたからであるが、これに逆向きの制御態様も加えておくことは好ましい。きわめて可能性は少ないものの合わせ込みの過程で、ＶＣＯ６０１の周波数が目標周波数を通りすぎてしまうことが全くないとは言い切れないからであり、こうした事態にも対処できるようにしておくことは、実用上の観点で望ましいことである。
【００３８】
【発明の効果】
本発明によれば、一つのＶＣＯで、自走周波数のロック周波数への合わせ込みを自動化できる技術を提供できる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】一実施例の全体ブロック図である。
【図３】パワーオン・リセット回路の構成図である。
【図４】カウンタ制御回路の構成図である。
【図５】第１カウンタ回路の構成図である。
【図６】第２カウンタ回路の構成図である。
【図７】ＶＣＯ制御回路の構成図である。
【図８】ＶＣＯの構成図である。
【図９】一実施例の各部波形タイミングチャートである。
【図１０】第１従来例の構成図である。
【図１１】第２従来例の構成図である。
【符号の説明】
ＣＬＫ：基準クロック（計数期間設定手段）
３００：第１カウンタ回路（計数手段、比較／判定手段）
４００：第２カウンタ回路（物理量発生手段）
６０１：ＶＣＯ
５００：ＶＣＯ制御回路（物理量発生手段）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a PLL circuit, and more particularly to a technique for adjusting a free-running frequency to a lock frequency.
A PLL (Phase Locked Loop) includes a phase comparator (abbreviation: PC) that detects a phase difference between two input signals, and a charge pump (abbreviation: CP) that generates a voltage (control voltage) corresponding to the phase difference. A loop filter (abbreviation: LP) that removes high-frequency components contained in the control voltage and determines the synchronization characteristics and response characteristics of the PLL, and a voltage-controlled oscillator (abbreviation: abbreviated name) whose oscillation frequency is changed by the control voltage passing through the LP. VCO).
[0002]
When an input signal is added, the frequency and phase of the input signal are not synchronized at first, and thus do not match the frequency of self-oscillation (also called free-running frequency or free-running frequency) of the VCO. Therefore, in the synchronization, first, the frequencies approach in the frequency pull-in (Pull-in) process, and then the synchronization is completed in the phase synchronization (Lock-in) process.
If the frequency of the input signal is different from the frequency of the VCO, a beat signal corresponding to the frequency difference between the two signals is generated at the output of the PC. Must be less than or equal to a certain value. In other words, if the frequency (lock frequency) of the PLL in the synchronous state and the free-running frequency are too far apart, the synchronous state cannot be reached. The range for maintaining synchronization (synchronization holding range) is defined as a range between a higher frequency and a lower frequency when synchronization is lost by gradually moving the input signal away from the free-running frequency. However, if the difference between the lock frequency and the free-running frequency is large, the synchronization holding range is biased and causes unstable operation. In particular, when the input signal is intermittent (for example, in the case of a data signal), Inconvenience such as loss of synchronization is likely to occur.
[0003]
Therefore, when manufacturing the PLL, it is required that the free-running frequency be as close as possible (preferably coincident) with the target lock frequency.
[0004]
[Prior art]
FIG. 10 is a block diagram of a first conventional example in which adjustment of a free-running frequency to a lock frequency is considered. Reference numeral 1 denotes a PLL including a PC, a CP, an LP, and a VCO. The control input of the VCO includes, via a voltage adder 2, an output of the LP (control voltage 3) and a correction voltage 5 set by a variable resistor 4. Are provided.
[0005]
According to this, by adjusting the variable resistor 4, the free-running frequency can be freely adjusted to the lock frequency, which is preferable in that it can meet the demand at the beginning, but the adjustment is performed manually. It has to be performed, which is not suitable for mass production.
FIG. 11 is a block diagram of a second conventional example, in which a so-called "double PLL system" is adopted. Reference numeral 10 denotes a main PLL and 11 denotes a sub PLL, which are common in that they each include a PC, a CP, an LP, and a VCO. The main PLL 11 has a voltage adder 13 similar to the first conventional example, and the sub PLL 12 has The difference is that an n frequency divider (abbreviated as DIV) 14 is provided.
[0006]
Assuming that the lock frequency of the sub PLL 12 is fHz, a reference signal having a frequency (f / n) divided by n by the DIV 14 is applied to one input of the PC (of the sub PLL 12). A clock signal is applied to the other input of the PC, and the lock frequency (and phase) of the sub PLL 12 exactly matches the frequency and phase of the clock signal. In addition, the signal serving as the reference of the sub PLL 12 is a clock signal, that is, a signal that is continuous at a constant period and is not intermittent as a data signal, so that the deviation between the lock frequency and the free-running frequency of the sub PLL 12 is somewhat large. Can also widen the synchronization holding range. Therefore, by inputting the control voltage 15 of the sub PLL 12 to the VCO of the main PLL 11, the free running frequency of the main PLL 11 can be made to substantially match the free running frequency of the sub PLL 12, and thereafter the frequency and phase of the input signal can be changed. Just by making fine adjustments, the main PLL 11 alone can maintain a synchronized state.
[0007]
[Problems to be solved by the invention]
However, in such a "double PLL system" PLL circuit, two VCOs requiring a relatively large area are required, which inevitably increases the circuit scale, and the oscillation frequencies of the two VCOs interfere with each other. Harmful beat signals or jitter.
[0008]
Therefore, an object of the present invention is to provide a technology that can automatically adjust a free-running frequency to a lock frequency with one VCO.
[0009]
[Means for Solving the Problems]
FIG. 1 is a diagram showing the principle of the present invention. In this figure, reference numeral 20 denotes a PLL including a VCO 21 which changes an oscillation frequency by a control voltage corresponding to a phase difference between an input signal and an output signal, and outputs a signal which repeats a change at the cycle of the oscillation frequency as the output signal. Counting means for counting the change of the output signal for a predetermined period; 23, a counting period setting means for setting the counting period of the counting means 22; 24, a count value (A for convenience) of the counting means 22 and a predetermined reference value ( For the sake of convenience, B) is compared with the reference value B, the first state where the count value A is smaller than the reference value B (A <B), the second state where both coincide (A = B), and the count value A is the reference value. Comparison / judgment means for judging a third state larger than B (A>B); 25 is a physical quantity generation means for generating a physical quantity related to a change in the oscillation frequency of the VCO 21 according to the judgment result of the comparison / judgment means 24 It is.
[0010]
The physical quantity generation means 25 generates a physical quantity capable of increasing the oscillation frequency of the VCO 21 when the determination result of the comparison / determination means 24 is in the first state (A <B). In the state 2 (A = B), a physical quantity capable of holding the oscillation frequency of the VCO 21 at the frequency at that time is generated, and the judgment result of the comparison / judgment means 24 is in the third state (A> B). Sometimes, a physical quantity that can lower the oscillation frequency of the VCO 21 is generated.
[0011]
In general, the free-running frequency of the PLL rises from zero when the power is turned on and stabilizes to a predetermined frequency. Therefore, the third state (A> B) cannot be reached until the self-running frequency stabilizes. For this reason, the third state is not always an indispensable requirement, but it cannot be said that there is no possibility of passing the stable point (A = B) for some reason. It is desirable to add.
[0012]
As an initial state, before starting counting, a physical quantity capable of making the oscillation frequency of the VCO the slowest is generated, or when the determination result is the second state, the oscillation frequency of the VCO is held at the frequency at that time, and thereafter counting is not performed. , The frequency may be determined. At that time, the input signal may be cut off until the frequency is determined. Alternatively, a power-on reset circuit may be provided in the counting means so that counting is not performed until the oscillation frequency of the VCO becomes stable after the power is turned on.
[0013]
In the present invention, the output signal of the PLL is counted, and the count value A is compared with a predetermined reference value B every predetermined counting period. If A <B, the oscillation frequency of the VCO is increased, and if A = B, the oscillation frequency is maintained at that time. Therefore, since the free-running frequency of the PLL is freely controlled according to the predetermined reference value B, if the reference value B is made to correspond to the target lock frequency, the lock frequency of the free-running frequency can be obtained by one VCO. Can be automated.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
2 to 9 are diagrams showing one embodiment of the PLL circuit according to the present invention.
First, the configuration will be described. In FIG. 2, 100 is a power-on reset circuit, 200 is a counter control circuit, 300 is a first counter circuit, 400 is a second counter circuit, 500 is a VCO control circuit, and 600 is a PLL.
[0015]
As shown in FIG. 3, the power-on reset circuit 100 has a configuration in which a resistor 101 and a capacitor 102 are connected in series between a power supply VCC and a ground, and the logic of the node 104 is inverted via an inverter gate 103. Signal (hereinafter "P _{ON / RST} )) From the terminal 105. Here, the potential of the node 104 (that is, the charged potential of the capacitor 102) is the ground potential (0 V) immediately after the power is turned on, but then gradually along a time constant curve determined by the value of the resistor 101 and the capacitance of the capacitor 102. The voltage rises and finally reaches a potential substantially equivalent to VCC. Therefore, P _{ON / RST} Rises to an H logic level (hereinafter abbreviated as “H”) when the power is turned on, and becomes an L logic level (hereinafter abbreviated as “L”) when the potential of the node 104 exceeds the input threshold of the inverter gate 103. Will show the change of falling. Time from rise to fall (hereinafter referred to as “power-on reset time T _P Can be appropriately set by adjusting the value of the resistor 101 and the capacitance of the capacitor 102, and this power-on reset time is set to a time sufficient for the operation of the VCO 601 to be stable.
[0016]
As shown in FIG. 4, the counter control circuit 200 includes two flip-flops (hereinafter abbreviated as “FF”) 201 and 202 and two NOR

gates

203 and 204.
Before describing the counter control circuit 200, the operation of the FF used in this embodiment is defined. The FFs used in this embodiment are all of the same type, and some of the FFs have unused terminals. However, "S", "Q", and "Q bar" ), "R", "C", and "D". The S terminal is a positive logic set input terminal. When the signal at this terminal rises to "H", "H" is output to the Q terminal and "L" is output to the Q bar terminal (hereinafter referred to as "set state"). ). The R terminal is a positive logic reset input terminal. When the signal at this terminal rises to "H", "L" is output to the Q terminal and "H" is output to the Q bar terminal (hereinafter "reset state"). Say). Further, the D terminal is a data input terminal, the C terminal is a clock input terminal, and the current logic of the D terminal is output to the Q terminal in response to the next signal change of the C terminal (that is, the logic of the D terminal is 1). Appears at the Q terminal with a clock delay).
[0017]
The FF 201 on the left side of the counter control circuit 200 (with respect to the drawing; the same applies hereinafter) has a P terminal connected to the S terminal. _{ON / RST} In addition, a reference clock signal (hereinafter referred to as “CLK”) having a predetermined frequency (a frequency corresponding to 1 / n of the lock frequency f of the VCO 601) is input to the C terminal, and the Q terminal and the Q bar terminal From two signals in opposite phase relationship (hereinafter “S ₂₀₁ , S _201x "). The Q bar terminal is connected to the D terminal, and the logic of the current Q bar terminal appears on the Q terminal in the next CLK. Therefore, the FF 201 _{ON / RST} At the rising edge, that is, when the power is turned on, and thereafter, it operates so as to switch the logic of the Q terminal and the Q bar terminal every cycle of CLK. ₂₀₁ Becomes “H” when the power is turned on, becomes “L” (the current logic of the Q bar terminal) at the next rising edge of CLK, and thereafter becomes “H” → “L” → “H” at every rising edge of CLK. "→""L"... (See FIG. 9). This S ₂₀₁ Exits the counter control circuit 200 and is input to a first counter circuit 300 described later. ₂₀₁ S which is in anti-phase relation with _201x Is input to a NOR gate 204 described later.
[0018]
The R terminal of the FF 202 at the upper right of the counter control circuit 200 has a P terminal. _{ON / RST} Is entered. Therefore, the FF 202 is reset once (Q = “L”, Q bar = “H”) only when the power is turned on. The S terminal of the FF 202 is connected to the P terminal via the NOR gate 203. _{ON / RST} However, since the output of the NOR gate 203 is fixed at “L” by the logic (“H”) of the Q bar terminal, _{ON / RST} Falls, the FF 202 is not reset.
[0019]
“H” is always input to the D terminal of the FF 202, and this “H” indicates the logic of the subsequent C terminal (the output signal S of the first counter circuit 300 described later). ₃₀₃ ) Is output to the Q terminal at the rising timing. The Q terminal is connected to one input of a NOR gate 204, and the other input of the NOR gate 204 is _201x Has been added. Here, the output signal of the NOR gate 204 is referred to as S for convenience. ₂₀₄ Let's call this S ₂₀₄ In other words, as long as the logic of the Q terminal of the FF 202 is “L”, in other words, the logic of the C terminal (the output signal S of the first counter circuit 300 described later) ₃₀₃ Unless) rises, S _201x Waveform of the opposite phase to ₂₀₁ (See FIG. 9).
[0020]
In summary, the counter control circuit 200 turns the signal “H” when the power is turned on, and then inverts the logic (S ₂₀₁ ), And this S ₂₀₁ Has the same phase as that of the output S of the first counter circuit 300 described later. ₃₀₃ Becomes "H", the signal (S ₂₀₄ ) Is generated.
[0021]
Next, the first counter circuit 300 as "counting means" and "comparison / judgment means" will be described (FIG. 5). The first counter circuit 300 includes three FFs 301 to 303, two

EXOR gates

304 and 305, and one OR gate 306. The first counter circuit 300 is an n-bit counter (here, n = 4; N is equivalent to the “reference value”). That is, the first counter circuit 300 outputs the input signal (the output signal S of the VCO 601). _VCO ) Is counted n times (here, 4 times), the output signal S ₃₀₃ Is set to “H”.
[0022]
Hereinafter, the operation of the first counter circuit 300 will be verified. First, when the power is turned on, S from the counter control circuit 200 ₂₀₁ Rises, and accordingly, the three FFs 301 to 303 are reset. As a result, all Q terminals of the three FFs 301 to 303 become “L” (count value CT _A = 0). Now, the Q-bar terminals of the three FFs 301 to 303 are all at “H”, the logic (“H”) of the Q-bar terminal of the left FF 301 is at the D terminal, and the D terminal of the center FF 302 is at the D terminal. Is the output logic ("L") of the EXOR gate 304, and the output logic ("L") of the EXOR gate 305 is input to the D terminal of the rightmost FF 303. ▲ 1 ▼ S _VCO Rises, the logic of the immediately preceding D terminal appears at the Q terminals of the three FFs 301 to 303. As a result, "H", "L", and "L" are output to the respective Q terminals in order from the left. , CT _A Becomes “1”. At this time, the logic (“L”) of the Q bar terminal of the left FF 301 is at the D terminal of the left FF 301, the output logic (“H”) of the EXOR gate 304 is at the D terminal of the center FF 302, and The output logic (“L”) of the EXOR gate 305 is input to the D terminal of the rightmost FF 303. ▲ 2 ▼ S again _VCO Rises, “L”, “H”, and “L” are sequentially output from the left to the Q terminal of each of the three FFs 301 to 303, and CT _A Is increased by one to "2". At this time, the D terminal of the leftmost FF 301 has the logic (“H”) of its Q bar terminal, the D terminal of the center FF 302 has the output logic (“H”) of the EXOR gate 304, and The output logic (“L”) of the EXOR gate 305 is input to the D terminal of the rightmost FF 303. (3) S again _VCO Rises, "H", "H", and "L" are sequentially output from the left to the Q terminal of each of the three FFs 301 to 303, and CT _A Is increased by one to "3". At this time, the logic (“L”) of the Q bar terminal of the left FF 301 is at the D terminal of the left FF 301, the output logic (“H”) of the EXOR gate 304 is at the D terminal of the center FF 302, and The output logic (“L”) of the EXOR gate 305 is input to the D terminal of the rightmost FF 303. Up to this point corresponds to the “first state” described in the gist of the invention.
[0023]
▲ 4 ▼ S again _VCO Rises, "L", "L", and "H" are sequentially output from the left to the Q terminal of each of the three FFs 301 to 303. _A Is increased by one to "4". That is, at this stage, the “second state” described in the gist of the present invention is established, and the output S of the first counter circuit 300 is changed. ₃₀₃ Changes from “L” to “H”.
[0024]
Here, the reset of the three FFs 301 to 303 is performed by S ₂₀₁ Is performed at every rising edge. S ₂₀₁ The first rise is at power-on as described above, but the second and subsequent rises are performed in synchronization with the rise of CLK. In FIG. 9, Ta is a period from the first rise (A) of CLK to the second rise (B). S in Ta _VCO Is 3 in the case of FIG. That is, the CT of the first counter circuit 300 _A Before reaching the maximum value (n = 4) ₂₀₁ Is up, CT _A Is reset to "0" after becoming "3". CT _A Is reset before reaching the maximum value (n) because S in Ta _VCO The number of rises is CT _A Is less than the maximum value (n). The length of Ta is equal to one cycle length of CLK (corresponding to “counting period setting means”), and the frequency of CLK is equal to 1 / n of lock frequency f of VCO 601. Therefore, CT _A Is reset before reaching the maximum value (n), it means that the oscillation frequency of the VCO 601 at that time is self-running (free-run) at a frequency lower than the lock frequency f.
[0025]
During one cycle of CLK after Ta, S ₂₀₁ Is "H". This is due to the function of the FF 201 of the counter control circuit 200 described above. S ₂₀₁ If the “H” period is Tb, the count operation of the first counter circuit 300 is not performed at this Tb. This is because “H” is continuously applied to each R terminal of the three FFs 301 to 303 of the first counter circuit 300.
[0026]
At Tb, the count operation of the second counter circuit 400 is performed. FIG. 6 is a configuration diagram of the second count circuit 400. This configuration is almost the same as that of the first count circuit 300, except that the three FFs 401 to 403 _{ON / RST} And S ₂₀₄ Is counted, and the logic of all Q terminals of the three FFs 401 to 403 is taken out. Therefore, for the detailed circuit operation, the above description of the first counter circuit 300 is referred to.
[0027]
In short, the second counter circuit 400 operates when the power is turned on (P _{ON / RST} Is reset only once at the time of rising edge), and then S from the count control circuit 200 is reset. ₂₀₄ Every time is started, its count value CT _B Is operated to increase by one. Count value CT _B Is a 3-bit signal (S) extracted from the Q terminals of the three FFs 401 to 403. ₄₀₁ , S ₄₀₂ , S ₄₀₃ ) Column (where S ₄₀₁ Is LSB). In the period Ta, S ₄₀₁ = “L”, S ₄₀₂ = “L”, S ₄₀₃ = "L", CT _B = 0, and during the period Tb and thereafter, S ₄₀₁ = “H”, S ₄₀₂ = “L”, S ₄₀₃ = "L", CT _B = 1.
[0028]
Where S ₂₀₄ The rising condition is when the logic of the Q terminal of the FF 202 of the counter control circuit 200 is “L” and the logic of the Q bar terminal of the FF 201 of the counter control circuit 200 falls. The logic of the Q terminal of the FF 202 of the counter control circuit 200 is based on the output (S ₃₀₃ ). S ₃₀₃ In other words, as long as the count value (CT) of the first counter circuit 300 is “L”, _A ) Does not reach the maximum value (n), the logic of the Q terminal of the FF 202 of the counter control circuit 200 maintains “L”. Therefore, S ₂₀₄ Is the count value of the first counter circuit 300 (CT _A ) Does not reach the maximum value (n), it rises every other cycle of CLK, so that the second counter circuit 400 eventually counts (CT) of the first counter circuit 300. _A ) Reaches the maximum value (n) until the count value (CT _B ) Works one by one.
[0029]
Count value CT of second counter circuit 400 _B (S ₄₀₁ , S ₄₀₂ , S ₄₀₃ ) Are input to the VCO control circuit 500. The second counter circuit 400 and the VCO control circuit 500 have a function as “physical quantity generation means”. 7, the VCO control circuit 500 includes three constant current circuits 504 to 507 each including a pair of

differential transistors

501 and 502 and a constant current source 503, and three constant current circuits 504 to 507. Each constant current i ₁ , I ₂ , I ₃ Are set in a 1: 2: 4 relationship. That is, i ₁ × 4 = i ₂ × 2 = i ₃ The relationship is The collector of one differential transistor 502 of each of the constant current circuits 504 to 506 is connected in common to VCC, and the other differential transistor 501 is connected in common to the collector of the other differential transistor 501 and is connected to VCC via a resistor 507. Connected to V _REF Is a reference voltage (a voltage lower than “H” and higher than “L”), and S ₄₀₁ , S ₄₀₂ , S ₄₀₃ Is V _REF Exceeds the threshold value, the corresponding transistor 501 is turned on, and the constant current i passes through the turned-on transistor 501 and the resistor 507. ₁ , I ₂ , I ₃ Is flowing. i _t Represents the current flowing through the resistor 507 at that time.
[0030]
S ₄₀₁ Is V _REF Is exceeded, the transistor 501 of the constant current circuit 504 on the left end is turned on and i _t = I ₁ And S ₄₀₂ Is V _REF Is exceeded, the transistor 501 of the center constant current circuit 505 turns on and i _t = I ₂ And S ₄₀₃ Is V _REF Is exceeded, the transistor 501 of the constant current circuit 506 at the right end is turned on and i _t = I ₃ It becomes. Furthermore, S ₄₀₁ And S ₄₀₂ Is V _REF Is exceeded, the transistors 501 of the constant

current circuits

504 and 505 at the left end and the center are turned on and i _t = I ₁ + I ₂ And S ₄₀₂ And S ₄₀₃ Is V _REF Is exceeded, the transistors 501 of the center and leftmost constant

current circuits

505 and 506 are turned on and i _t = I ₂ + I ₃ And S ₄₀₁ And S ₄₀₃ Is V _REF Is exceeded, the transistors 501 of the constant

current circuits

504 and 506 at the left and right ends are turned on and i _t = I ₁ + I ₃ It becomes. Table 1 below summarizes the above operations. As can be understood from the table, the 3-bit signal (S ₄₀₁ ~ S ₄₀₃ ) According to the combination of logics ₁ × 0 to i ₁ Current i varying up to × 7 _t Can be generated. Needless to say, i _t The number of changes (the number of stages) depends on the number of bits of the signal. By increasing to 4 bits or more, it is possible to change at a high magnification of 7 times or more, or at a higher resolution.
(Below)
[0031]

Both ends of the resistor 507 have i _t A voltage drop proportional to. This voltage drop is i _t = I ₁ X0 minimum (0V), i _t = I ₁ It becomes maximum when × 7. Therefore, each collector potential of the transistor 501 is i _t = I ₁ At the time of × 0, almost the maximum value corresponding to VCC, i _t = I ₁ It shows a tendency to change to a minimum value when x7. V ₅₀₀ Is the collector potential of the transistor 501, and this V ₅₀₀ Is used for correcting the oscillation frequency of the VCO 601 described below, and corresponds to “physical quantity” described in the gist of the invention. Note that the physical quantity here is “voltage quantity” because the VCO 601 is a voltage control type. In the case of the current control type, the physical quantity is naturally the current quantity.
[0032]
FIG. 8 is a configuration diagram of an example of the VCO 601. Although an emitter-coupled multivibrator type VCO is shown here, it is needless to say that the present invention is not limited to this.
In FIG. 8, reference numeral 602 denotes a main unit, and 603 denotes a correction unit. The main body 602 forms a basic emitter-coupled multivibrator by connecting the emitters of a pair of

transistors

604 and 605 with a capacitor 606, and also includes various peripheral circuits necessary for the operation of the multivibrator. The peripheral circuit is not particularly limited, but a level shift circuit (transistors 607 and 608) for operating the pair of

transistors

604 and 605 of the multivibrator in an unsaturated region (also referred to as an active region) to increase the operating frequency of the multivibrator. And diodes 609 and 610), a constant current circuit (transistors 611 to 614 and resistors 615 to 618) as a current source of the multivibrator, and a control voltage V from a preceding LP (see FIG. 2). _LP An emitter follower circuit (transistor 619 and resistor 620) that adjusts the operating point (base potential of transistors 611 to 614) of the constant current circuit up and down in accordance with the current.

Reference numerals

621 and 620 denote load resistors, and output signals S from the lower end of the load resistor 622 on the right side (collector of the transistor 605). _VCO Has been taken out.
[0033]
On the other hand, the correction unit 603, which is one of the configurations unique to the present embodiment, has substantially the same configuration as the constant current circuit and the emitter follower circuit of the main unit 602, and the second unit for the multivibrator of the main unit 602. Functions as a current source. That is, the correction unit 603 outputs the output voltage V of the VCO control circuit 500. ₅₀₀ An emitter-follower circuit (transistor 623 and resistor 624) for generating an emitter potential of a magnitude corresponding to the following, and a constant current circuit (transistors 625 to 628 and resistors 629 to 632) for generating a constant current adjusted by the emitter potential. It is composed of
[0034]
Here, the operation of the VCO 601 when there is no correction unit 603 will be described. First, of the pair of

transistors

604 and 605 of the multivibrator, for convenience, it is assumed that the left side (604) is on and the right side (605) is off. Assuming that VCC = + 5V, the base voltage of the left transistor 604 becomes + 5V-0.7V = + 4.3V, and the emitter voltage of the transistor 604 becomes + 4.3V-0.7V = + 3.6V. A current I flows from the emitter of the transistor 604 to the emitter of the transistor 605 on the opposite side, and the capacitor I is charged by the current I (however, 0.7 V is a transistor base-emitter voltage V _BE The same applies hereinafter). Then, in response to this charged potential, the emitter potential of the transistor 605 decreases, and when the potential difference from the base voltage exceeds 0.7 V, the transistor 604 turns off, the transistor 605 turns on, and the collector potential of the transistor 605 (output Voltage S _VCO ) Is inverted. Hereinafter, this operation (alternate on / off operation of the pair of transistors 604 and 605) is repeated at a cycle T. The charging time t of the capacitor 606 is
t = C2V _cm / I (1)
Given by C is the capacity of the capacitor 606, V _cm Is the maximum value of the charging voltage (Vc) of the capacitor 606. V _cm Is V _BE Is equivalent to the following equation (1):
t = C2V _BE / I ……… (2)
become that way. Therefore, the period T (= 2t) is
T = 4V _BE C / I ... (3)
It becomes. In the equation (3), C and V _BE Is constant, T is controlled by I, and the control voltage V _LP And I, gm = I / V _LP (Gm: transconductance of transistor), the expression (3) is
T = 4V _BE C / gmV _LP ............ (4)
And the output signal S of the VCO 601 _VCO The frequency f of
f = 1 / T = gmV _LP / 4V _BE C ............ (5)
Can be obtained by
[0035]
The correction unit 603 of the present embodiment is configured to output the output signal V of the VCO control circuit 500. ₅₀₀ , The charging voltage (Vc) of the capacitor 606 is corrected. For example, in Table 1 above, S ₄₀₁ ~ S ₄₀₃ Are all "L" (CT in FIG. 9). _B = 0), V ₅₀₀ Is a potential equivalent to VCC, the current of the correction unit 603 increases, and the current I flowing into the capacitor 606 of the multivibrator is reduced. As a result, the charging time t of the capacitor 606 becomes longer, and the output signal S of the VCO 601 is eventually increased. _VCO Is controlled so as to lower the frequency f. On the other hand, S ₄₀₁ Only "H" (CT in FIG. 9) _B = 1) is V ₅₀₀ Becomes a potential one step lower than the potential corresponding to VCC. Therefore, the current of the correction unit 603 is S ₄₀₁ ~ S ₄₀₃ Are all one level lower than in the case of “L”, and the current I flowing into the capacitor 606 of the multivibrator is slightly increased. As a result, the charging time t of the capacitor 606 is slightly shortened, and the output signal S of the VCO 601 is eventually reduced. _VCO Becomes higher by one step.
[0036]
That is, the CT of FIG. _B In the period of = 0, the VCO 601 oscillates at the set lowest frequency (at least a frequency that ensures that the number of cycles is below the count maximum value n of the first counter circuit 300 within one cycle of CLK). And the next CT _B In the period of = 1, the VCO 601 oscillates at a frequency one step higher than the lowest frequency. Now, the number of cycles of this higher frequency in one cycle of CLK is considered to be “4” for convenience. As described above, the first counter circuit 300 controls S in one cycle of CLK. _VCO Is counted (in other words, the number of periods), and when the count value reaches the maximum value (n), the output signal S ₃₀₃ To “H”. Then, the counter control circuit 200 outputs the signal S ₃₀₃ Of the output signal S ₂₀₄ Is fixed to “L”, the second counter circuit 400 eventually counts (CT _B = 1) and S ₄₀₁ ~ S ₄₀₃ Is maintained as it is, the free-running frequency of the VCO 601 is controlled to the above “one step higher frequency”. Therefore, since this “one step higher frequency” is equal to n times the CLK frequency f, setting the CLK frequency f to 1 / n of the lock frequency of the VCO 601 does not require a plurality of VCOs, and is troublesome. Without this, the free-running frequency of the VCO 601 can be accurately adjusted to the lock frequency. In the above embodiment, the number of n is "4", but it is needless to say that other values may be used. As the number of n increases, the alignment accuracy can be improved.
[0037]
In the above embodiment, the frequency of the VCO 601 is controlled in one direction from a lower frequency to a higher frequency. This is because the tendency of the frequency change of the VCO 601 immediately after the power is turned on, that is, the change that gradually rises from substantially 0 Hz to reach a predetermined free-running frequency, is taken into account. It is preferable to keep it. Although it is extremely unlikely that the frequency of the VCO 601 will pass the target frequency in the process of matching, it cannot be said that it is practically impossible to cope with such a situation. This is desirable from the above point of view.
[0038]
【The invention's effect】
According to the present invention, it is possible to provide a technology that can automatically adjust the free-running frequency to the lock frequency with one VCO.
[Brief description of the drawings]
FIG. 1 is a principle configuration diagram of the present invention.
FIG. 2 is an overall block diagram of one embodiment.
FIG. 3 is a configuration diagram of a power-on reset circuit.
FIG. 4 is a configuration diagram of a counter control circuit.
FIG. 5 is a configuration diagram of a first counter circuit.
FIG. 6 is a configuration diagram of a second counter circuit.
FIG. 7 is a configuration diagram of a VCO control circuit.
FIG. 8 is a configuration diagram of a VCO.
FIG. 9 is a waveform timing chart of each part of the embodiment.
FIG. 10 is a configuration diagram of a first conventional example.
FIG. 11 is a configuration diagram of a second conventional example.
[Explanation of symbols]
CLK: reference clock (count period setting means)
300: first counter circuit (counting means, comparison / judgment means)
400: second counter circuit (physical quantity generating means)
601: VCO
500: VCO control circuit (physical quantity generation means)

Claims

A PLL including a VCO that changes an oscillation frequency by a control voltage according to a phase difference between an input signal and an output signal, and outputs a signal that changes repeatedly at the cycle of the oscillation frequency as the output signal;
A first counting circuit that counts a change in the output signal during a counting period determined based on a first control signal;
The count value of the first counting circuit is compared with a predetermined reference value, and the first state in which the count value of the first counting circuit is smaller than the reference value and the count value of the first counting circuit are A comparison / judgment circuit for judging a second state reaching the reference value;
After the power is turned on, the control circuit generates the first control signal for determining the counting period based on the reference clock, and instructs to increase the count value when the determination result of the comparison / determination circuit indicates the first state. A counting control circuit for generating a second control signal for instructing to hold a count value when the result of the comparison / determination circuit indicates the second state;
A second counting circuit that increases or maintains a count value based on the second control signal;
A physical quantity generation circuit that generates a physical quantity related to a change in the oscillation frequency of the VCO based on the count value of the second counting circuit;
The physical quantity generation circuit generates a physical quantity capable of increasing the oscillation frequency of the VCO when the count value of the second counter circuit increases, and when the count value of the second counter circuit does not change. A PLL circuit for generating a physical quantity capable of holding the oscillation frequency of the VCO .

The comparison / determination circuit determines a third state in which the count value of the first counter circuit is larger than the reference value , in addition to the first state and the second state,
The physical quantity generating circuit, is et, PLL of claim 1, wherein the generating a physical quantity, wherein the comparison / determination circuit of the determination result may lowers the oscillation frequency of the VCO when the third state circuit.

2. The PLL circuit according to claim 1, wherein a physical quantity capable of slowing down the oscillation frequency of the VCO is generated as an initial state before starting counting.

2. The PLL circuit according to claim 1, wherein the input signal is blocked until a physical quantity capable of holding the oscillation frequency of the VCO is generated .

After power-on claims 1, 2, 3 or 4, claim oscillation frequency of the VCO, characterized in that a power-on reset circuit in order not to perform the count to stabilize 1,2 5. The PLL circuit according to claim 3 or 4 .