JP3554715B2

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Publication number: JP3554715B2
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Inventors: 尚松本
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2001-07-31
Filing date: 2001-07-31
Publication date: 2004-08-18
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Description

【０００１】
【発明の属する技術分野】
本発明は、所定ビットずつ並列に入力されるフレームデータに含まれるデータの誤りを簡単な構成で検出できるようにするための技術に関する。
【０００２】
【従来の技術】
データ伝送システムでは、受信したデータに誤りがあるか否かを判定するための方式としてＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）方式が用いられている。
【０００３】
このＣＲＣ方式では、伝送したいデータに対してＣＲＣ計算（所定次数の生成多項式による割り算）を行い、その余りまたはその反転値を示すＦＣＳ（フレームチェックシーケンス）コードを伝送したいデータの最後部に付加して送信し、受信側では、受信データに対するＣＲＣ計算をＦＣＳコードまで行い、その計算結果が特定の値に一致すればデータに誤りがないと判定し、計算結果が特定の値と一致しない場合には、データに誤りがあると判定している。
【０００４】
このようなＣＲＣ計算は、一般的には、所定次数の生成多項式に対応する段数のシフトレジスタと排他的論理和回路とで構成された帰還型シフトレジスタにデータを１ビットずつ入力して行っているが、長いデータのＣＲＣ計算を短時間に行うことが要求される場合には、並列ＣＲＣ計算回路に検出対象データを並列に入力して、検出対象データのＣＲＣ計算を行っている。
【０００５】
【発明が解決しようとする課題】
しかしながら、フレームデータに含まれる検出対象データの先頭位置が、Ｎビット幅で入力されるデータの最上位にない場合や、検出対象データの終了位置が、Ｎビット幅で入力されるデータの最下位にない場合には、その先頭位置の前のデータや終了位置の後のデータの影響で正しい計算結果が得られなくなってしまう。
【０００６】
これを解決するために、検出対象データの先頭位置や終了位置に応じて、並列ＣＲＣ計算回路のビット数を可変することも考えられるが、並列ＣＲＣ計算回路の構成は、シリアル型のＣＲＣ計算回路に比べて格段に複雑であり、さらに内部のビット数を可変する構成では、その回路規模が膨大になってしまう。
【０００７】
本発明は、この問題を解決し、簡単な構成で検出対象データの先頭位置や終了位置がどのような位置にあっても、検出対象データのＣＲＣ計算を正しく行える誤り検出装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項１の誤り検出装置は、
Ｎビット幅（Ｎは複数）で並列入力されるデータ列で構成されるフレームデータと、該フレームデータ内のＣＲＣ計算による誤り検出の対象となる検出対象データの先頭位置と終了位置を示す情報とを受けて、該検出対象データの誤りを検出する誤り検出装置において、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置を含むＮビット幅のデータの最上位から前記先頭位置の直前位置までの範囲と、前記終了位置を含むＮビット幅のデータの前記終了位置の直後から最下位までの範囲に０のデータを連続挿入するゼロデータ挿入手段（２２）と、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置からＣＲＣ計算に用いる生成多項式の次数に等しいビット分のデータを反転するデータ反転手段（２３）と、
前記ゼロデータ挿入手段および前記データ反転手段によって加工された前記先頭位置を含むＮビット幅のデータから前記終了位置を含むＮビット幅のデータまでを計算対象データとし、該計算対象データに対して前記次数の生成多項式に基づくＣＲＣ計算を初期値０の状態から行う並列ＣＲＣ計算手段（２４）と、
前記次数の生成多項式に基づくＣＲＣ計算上で誤りの無いデータの後に０のデータを付加して構成されるデータに対して、前記次数の生成多項式に基づくＣＲＣ計算を行ったときの計算結果を、前記付加した０のデータの数毎に予め記憶している基準データ記憶手段（２７）と、
前記ゼロデータ挿入手段によって前記検出対象データの終了位置の後に挿入された０のデータ数に対応する基準データを前記基準データ記憶手段から読み出し、該読み出した基準データと前記並列ＣＲＣ計算手段の計算結果とを比較して前記検出対象データに誤りがあるか否かを判定する判定手段（２８）とを備えたことを特徴としている。
【０００９】
また、本発明の請求項２の誤り検出装置は、
Ｎビット幅（Ｎは複数）で並列入力されるデータ列で構成されるフレームデータと、該フレームデータ内のＣＲＣ計算による誤り検出の対象となる検出対象データの先頭位置と終了位置を示す情報とを受けて、該検出対象データの誤りを検出する誤り検出装置において、
誤りの無いデータに対する前記ＣＲＣ計算の生成多項式で決まる固有の計算結果を相殺するための相殺データを、前記Ｎビット幅で入力されるフレームデータのうちの前記検出対象データの前記終了位置の直後に挿入する相殺データ挿入手段（４１）と、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置を含むＮビット幅のデータの最上位から前記先頭位置の直前位置までの範囲と、前記相殺データ挿入手段が挿入する相殺データの挿入最終位置を含むＮビット幅のデータの前記挿入最終位置の直後から最下位までの範囲に０のデータを連続挿入するゼロデータ挿入手段（２２′）と、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置からＣＲＣ計算に用いる生成多項式の次数に等しいビット分のデータを反転加工するデータ反転手段（２３）と、
前記相殺データ挿入手段、ゼロデータ挿入手段および前記データ反転手段によって加工された前記先頭位置を含むＮビット幅のデータから前記相殺データの挿入最終位置を含むＮビット幅のデータまでを計算対象データとし、該計算対象データに対して前記次数の生成多項式に基づくＣＲＣ計算を初期値０の状態から行う並列ＣＲＣ計算手段（２４）と、
前記並列ＣＲＣ計算手段の計算結果が０のとき前記検出対象データに誤りが無く、０以外のとき前記検出対象データに誤りがあると判定する判定手段（２８′）とを備えたことを特徴としている。
【００１０】
また、本発明の請求項３の誤り検出装置は、
Ｎビット幅（Ｎは複数）で並列入力されるデータ列で構成されるフレームデータと、該フレームデータ内のＣＲＣ計算による誤り検出の対象となる検出対象データの先頭位置と終了位置を示す情報とを受けて、該検出対象データの誤りを検出する誤り検出装置において、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置を含むＮビット幅のデータの最上位から前記先頭位置の直前位置までの範囲と、前記終了位置を含むＮビット幅のデータの前記終了位置の直後から最下位までの範囲に０のデータを連続挿入するゼロデータ挿入手段（２２）と、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置からＣＲＣ計算に用いる生成多項式の次数に等しいビット分のデータを反転するデータ反転手段（２３）と、
前記ゼロデータ挿入手段および前記データ反転手段によって加工された前記先頭位置を含むＮビット幅のデータから前記終了位置を含むＮビット幅のデータまでを計算対象データとし、該計算対象データに対して前記次数の生成多項式に基づくＣＲＣ計算を初期値０の状態から行う並列ＣＲＣ計算手段（２４）と、
前記並列ＣＲＣ計算手段の計算結果が０のとき前記検出対象データに誤りが無く、０以外のとき前記検出対象データに誤りがあると判定する判定手段（２８′）とを備えたことを特徴としている。
【００１１】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用した誤り検出装置２０の構成を示している。
【００１２】
この誤り検出装置２０は、例えばデータ伝送システムに対する各種の試験を行うための試験装置に用いられるものであり、その試験装置のフレームデータ検出部１０から、Ｎビット（例えば１２８ビット）幅で並列に出力されるデータ列で構成されるフレームデータＦと、そのフレームデータ内の検出対象データＤの先頭位置を示す情報Ａと終了位置を示す情報Ｂとを受けて、検出対象データＤの誤りの有無を検出する。
【００１３】
ゼロデータ挿入手段２２は、Ｎビット幅で入力されるフレームデータのうち、先頭位置Ａを含むＮビット幅のデータの最上位（整数Ｐに対してＰ・Ｎ＋１で表される位置）から先頭位置Ａの直前位置までの範囲と、終了位置ＢをＮビット幅のデータの終了位置Ｂの直後から最下位（整数Ｑに対してＱ・Ｎで表される位置）までの範囲に０のデータを連続挿入して、０のデータが挿入された先頭位置Ａを含むＮビット幅のデーから０のデータが挿入された終了位置Ｂを含むＮビット幅のデータまでを計算対象データＤａとしてデータ反転手段２３に出力する。
【００１４】
なお、このゼロデータ挿入手段２２は、先頭位置ＡがＮビット幅で入力されるデータの最上位、即ち、Ｎ・Ｐ＋１で表される位置にある場合には、その先頭位置Ａを含むＮビット幅のデータに０のデータを挿入せずにそのまま出力し、終了位置ＢがＱ・Ｎで表される位置にある場合には、その終了位置Ｂを含むＮビット幅のデータに０のデータを挿入せずにそのまま出力する。
【００１５】
また、フレームデータＦのビット幅Ｎは、一般的に８ビット（１バイト）の整数倍で、検出対象データの先頭位置Ａおよび終了位置Ｂも１バイト（８ビット）単位で区切られているので、検出対象データの終了位置Ｂの後に挿入する０のデータ数は、Ｎビット幅のデータ内において（Ｎ／８）通りとなり、前記したように、終了位置Ｂが最下位（Ｑ・Ｎで表される位置）にある場合を除けば（Ｎ／８）−１通りとなる。
【００１６】
データ反転手段２３は、ゼロデータ挿入手段２２から出力される計算対象データＤａのうち、先頭位置ＡからＣＲＣ計算の生成多項式の次数Ｋ（例えば１６や３２）に等しいビット分のデータを反転し、この次数Ｋ分のデータが反転された計算対象データＤｂを並列ＣＲＣ計算手段２４に出力する。
【００１７】
並列ＣＲＣ計算手段２４は、データ反転手段２３からＮビット幅で出力される計算対象データＤｂに対してＫ次（例えば１６次や３２次）の生成多項式に基づくＣＲＣ計算を行い、その計算結果Ｕを判定手段２８に出力する。
【００１８】
この並列ＣＲＣ計算手段２４は、例えば図２に示すように、Ｋ個のシフトレジスタ２５_１〜２５_Ｋと、入力されるＮビットの並列データとＫ個のシフトレジスタ２５_１〜２５_Ｋの出力とを、Ｋ次の生成多項式によって決まる組合せでそれぞれ受けてその排他的論理和を演算し、その演算結果を各シフトレジスタ２５_１〜２５_Ｋに入力するＫ個の排他的論理和回路２６_１〜２６_Ｋとによって構成されている。
【００１９】
このように構成された並列ＣＲＣ計算手段２４は、各シフトレジスタ２５_１〜２５_Ｋが１に初期化された状態で、誤りのないデータに、そのデータをＫ次の生成多項式で割ったときの余りを反転させたＦＣＳデータが付加されたＮ・Ｍビットのデータが入力されたときに、シフトレジスタ２５_１〜２５_Ｋからは、入力データの値とは無関係に、生成多項式によって決まる特定の値Ｚを出力する。
【００２０】
なお、ここでは、先頭位置ＡがＮ・Ｐ＋１で表される位置以外の位置に有る場合に対処できるように、並列ＣＲＣ計算手段２４は、その各シフトレジスタ２５_１〜２５_Ｋが０に初期化された状態で計算を開始するものとする。
【００２１】
基準データ記憶手段２７には、Ｋ次の生成多項式に基づくＣＲＣ計算上で誤りがないデータの後に０のデータを付加して構成されるデータに対して、Ｋ次の生成多項式に基づくＣＲＣ計算を行ったときの計算結果が、そのデータに付加されている０の数にそれぞれ対応する基準データとして予め記憶されている。
【００２２】
なお、前記したように、データを１バイト単位で扱う場合、ゼロデータ挿入手段２３によって終了位置Ｂの後に挿入される０のデータ数は、０を含めてＮ／８通りであるから、これに対応して基準データ記憶手段２７には、０のデータを付加しないときの基準データＲ（０）＝Ｚ、０のデータを１バイト分付加したときの基準データＲ（１）、０のデータを２バイト分付加したときの基準データＲ（２）、…、０のデータを（Ｎ／８）−１バイト分付加したときの基準データＲ（Ｗ）［Ｗ＝（Ｎ／８）−１］が記憶されている。
【００２３】
判定手段２８は、ゼロデータ挿入手段２２が終了位置Ｂの後に挿入した０のデータ数ｘに対応する基準データＲ（ｘ）を基準データ記憶手段２７から読出し、その基準データＲ（ｘ）と並列ＣＲＣ計算手段２３の計算結果Ｕとを比較し、両者が一致したとき、検出対象データＤに誤りがないと判定し、両者が不一致のとき検出対象データに誤りがあると判定する。
【００２４】
上記のように構成された誤り検出装置２０では、例えば図３の（ａ）のように、ｄ（１）〜ｄ（Ｌ・Ｎ）で構成される検出対象データＤの先頭位置Ａが、Ｎビット幅のデータの最上位（Ｐ・Ｎ＋１で表される位置）にあり、且つ、終了位置Ｂが最下位（Ｑ・Ｎで表される位置）にあるフレームデータＦが入力された場合、ゼロデータ挿入手段２２は、先頭位置Ａを含むＮビット幅のデータｄ（１）〜ｄ（Ｎ）から終了位置Ｂを含むＮビット幅のデータ［（Ｌ−１）・Ｎ＋１］〜ｄ（Ｌ・Ｎ）までのデータをそのまま計算対象データＤａとして通過させてデータ反転手段２３に入力する。
【００２５】
また、データ反転手段２３は、図３の（ｂ）のように、計算対象データＤａのうち、先頭位置Ａから次数Ｋに対応するビット分のデータｄ（１）〜ｄ（Ｎ）を反転し、このビット分のデータが反転された計算対象データＤｂを並列ＣＲＣ計算手段２４に出力する。
【００２６】
並列ＣＲＣ計算手段２４は、初期値が０にセットされた状態で、この計算対象データＤｂに対して次数Ｋの生成多項式によるＣＲＣ計算を行う。
【００２７】
この場合、始めに入力されるＮビットのデータのうちのＫビット分のデータは、元のデータｄ（１）〜ｄ（Ｎ）に対して反転しているので、このＫビット分の反転データに対する並列ＣＲＣ計算手段２４の内部状態は、初期値が１の状態で元のＫビット分のデータｄ（１）〜ｄ（Ｎ）を入力されたときと同一の状態となる。
【００２８】
したがって、終了位置Ｂまでのデータの計算結果Ｕは、検出対象データＤに対して初期値１から計算を開始したときの計算結果と等しくなる。
【００２９】
そして、この場合、終了位置Ｂの後に０のデータは挿入されていないので、判定手段２８において、その計算結果Ｕと基準データＲ（０）＝Ｚとが比較され、両者が一致すれば、検出対象データＤに誤りが無く、計算結果Ｕが特定値に一致しなければ検出対象データＤに誤りがあると判定される。
【００３０】
また、図４（ａ）のように、検出対象データＤの先頭位置ＡがＮビット幅のデータの最上位以外の位置、即ち、Ｐ・Ｎ＋２〜（Ｐ＋１）・Ｎのいずれかで表される位置にあり、且つ、終了位置Ｂが最下位、即ち、Ｑ・Ｎで表される位置にあるフレームデータＦが入力された場合、図４の（ｂ）のように、ゼロデータ挿入手段２２によって、先頭位置Ａを含むＮビット幅のデータの最上位（Ｐ・Ｎ＋１で表される位置）から先頭位置Ａの直前位置までに０のデータが連続的に挿入される。
【００３１】
また、データ反転手段２３によって、先頭位置ＡからＫビット分のデータｄ（１）〜ｄ（Ｋ）が反転されて、並列ＣＲＣ計算手段２４へ入力される。
【００３２】
並列ＣＲＣ計算手段２４は、前記したように、初期値０の状態でＣＲＣ計算を開始するが、最初に入力されるＮビット幅のデータのうち、ゼロデータ挿入手段２２によって挿入された０のデータに対しては内部状態が変化せず、その後に続くＫビットの反転されたデータによって内部状態が変化する。
【００３３】
したがって、このＫビットのデータが入力さたときの内部状態は、初期値１で元のＫビット分のデータを入力したときと同一状態となる。
【００３４】
このため、終了位置Ｂまでのデータの計算結果Ｕは、検出対象データＤに対して初期値１から計算を開始したときの計算結果と等しくなる。
【００３５】
そして、この場合も終了位置Ｂの後に０のデータは挿入されていないので、判定手段２８において、その計算結果Ｕと基準データＲ（０）＝Ｚとが比較され、両者が一致すれば、検出対象データＤに誤りが無く、計算結果Ｕが特定値に一致しなければ検出対象データＤに誤りがあると判定される。
【００３６】
また、図５（ａ）のように、検出対象データＤの先頭位置ＡがＮビット幅で入力されるデータの最上位以外の位置、即ち、Ｐ・Ｎ＋２〜（Ｐ＋１）・Ｎのいずれかで表される位置にあり、且つ、終了位置Ｂが最下位以外の位置、即ち、（Ｑ−１）・Ｎ＋１〜Ｑ・Ｎ−１で表される位置にあるフレームデータＦが入力された場合、前記同様に、図５の（ｂ）のように、ゼロデータ挿入手段２２によって先頭位置Ａを含むＮビット幅のデータの最上位から先頭位置Ａの直前位置までに０のデータが連続的に挿入され、終了位置Ｂの直後位置から最下位まで０のデータが連続的に挿入される。
【００３７】
また、データ反転手段２３により、先頭位置ＡからＫビット分のデータｄ（１）〜ｄ（Ｋ）を反転されて、並列ＣＲＣ計算手段２４へ入力される。
【００３８】
並列ＣＲＣ計算手段２４は、前記同様に、初期値０の状態でＣＲＣ計算を行う。この場合、終了位置Ｂのデータｄ（Ｙ）までのＣＲＣ計算の途中結果は、前記したように、検出対象データＤに対するＣＲＣ計算結果と一致し、検出対象データＤに誤りが無ければその途中結果は基準データＲ（０）＝Ｚと一致するが、その後に０のデータが連続しているので、最終の計算結果Ｕは、たとえ検出対象データＤに誤りが無い場合でも値Ｚには一致せず、終了位置Ｂに続くデータ０の数に応じた計算結果がでてくる。この場合の計算結果Ｕは、終了位置Ｂに続くデータ０の数がＮより小さいため、終了位置Ｂに続くデータ０の数によってそれぞれ決まる固有の値となる。
【００３９】
この計算結果Ｕを受けた判定手段２８は、データ挿入手段２２によって終了位置Ｂの後に挿入された０のデータ数に対応する基準データＲ（ｘ）を読出し、この読み出した基準データＲ（ｘ）と計算結果Ｕとを比較し、両者が一致すれば検出対象データに誤りがなく、両者が一致しなければ検出対象データに誤りがあると判定する。
【００４０】
以上のように構成されているので、この誤り検出装置２０は、たとえ、Ｎビット幅で並列に入力されるフレームデータ内の誤り検出の対象となる検出対象データの先頭位置ＡがＮビット幅のデータの最上位にない場合や、検出対象データの終了位置ＢがＮビット幅のデータの最下位にない場合でも、その先頭位置の前のデータや終了位置の後のデータの影響を受けずに、検出対象データに対するＣＲＣ計算を正しく行うことができる。
【００４１】
また、入力されるデータに対する加工は、０のデータの挿入とデータの反転処理だけなので、簡単に構成できる。
【００４２】
前記した誤り検出装置２０では、終了位置Ｂの後に挿入する０のデータ数に応じた基準データを基準データ記憶手段２７に予め記憶しておき、並列ＣＲＣ計算手段２４の計算結果と、基準データ記憶手段２７から読み出した基準データとを比較することで、誤りの有無を判定していたが、図６に示す誤り検出装置４０のように、誤りの無いデータに対するＣＲＣ計算の計算結果を相殺するための相殺データを終了位置Ｂの後に挿入する相殺データ挿入手段４１を設けることで、基準データ記憶手段２７を省略することができる。
【００４３】
この誤り検出装置４０では、図７の（ａ）のように入力されるフレームデータＦに対して、図７の（ｂ）に示すように、相殺データ挿入手段４１により、終了位置Ｂの後に、誤りの無いデータに対するＣＲＣ計算の計算結果、即ち、特定の値Ｚを相殺するための相殺データＺ′（＝Ｚ）を挿入し、ゼロデータ挿入手段２２′により、先頭位置Ａを含むＮビット幅のデータの最上位から先頭位置Ａの直前までの範囲と、相殺データＺの最終挿入位置Ｃを含むＮビット幅のデータの最終挿入位置Ｃの直後から最下位までの範囲に０のデータを連続挿入し、データ反転手段２３により、先頭位置ＡからＫビット分のデータを反転して、並列ＣＲＣ計算手段２８に入力する。
【００４４】
この場合、前記同様に、先頭位置Ａを含むＮビット幅のデータから終了位置Ｂを含むＮビット幅のデータの終了位置ＢまでのＣＲＣ計算の途中結果は、検出対象データＤに対して初期値１の状態でＣＲＣ計算を行った場合の結果と等しく、検出対象データＤに誤りが無ければ特定の値Ｚとなるが、その後に続く相殺データＺ′までのＣＲＣ計算を行うと、特定の値Ｚが相殺されてその結果は０となる。
【００４５】
そして、この相殺データＺ′の後に０のデータが続いても、最終の演算結果Ｕは、検出対象データＤに誤りが無ければ０のままである。
【００４６】
したがって、判定手段２８′は、並列ＣＲＣ計算手段２４の計算結果Ｕが０のときには、検出対象データＤに誤りが無く、計算結果Ｕが０以外のときには、検出対象データＤに誤りがあると判定することができる。
【００４７】
なお、上記した誤り検出装置２０、４０では、入力される検出対象データＤに含まれるＦＣＳが、生成多項式でデータを割ったときの余りを反転させたデータであるプロトコル（イーサネット等）の場合について説明したが、入力される検出対象データＤに含まれるＦＣＳが、生成多項式でデータを割ったときの余りそのものを示すプロトコルの場合には、その検出対象データＤに誤りがなければＣＲＣの計算結果は０となる。
【００４８】
したがって、このような場合には、図８に示す誤り検出装置５０のように、ゼロデータ挿入手段２２によって、先頭位置Ａを含むＮビット幅のデータの最上位から先頭位置Ａの直前までの範囲と、終了位置Ｂを含むＮビット幅のデータの終了位置Ｂの直後から最下位までの範囲に０のデータを連続挿入し、データ反転手段２３により、先頭位置ＡからＫビット分のデータを反転して、並列ＣＲＣ計算手段２８に入力し、判定手段２８′により、その計算結果Ｕが０であれば検出対象データに誤りがなく、計算結果Ｕが０以外の値であれば、検出対象データに誤りがあると判定することができる。
【００４９】
なお、前記した誤り測定装置２０、４０、５０では、ゼロデータ挿入手段２２（２２′）によって０のデータが挿入されたデータに対して、データ反転手段２３による反転処理を行っていたが、逆に、データ反転手段２３による反転処理を行ったデータにゼロデータ挿入手段２２（２２′）による０のデータの挿入処理を行ってもよい。
【００５０】
また、同様に、相殺データ挿入手段４１による相殺データの挿入処理も０のデータの挿入処理の後や、データ反転処理の後に行ってもよい。
【００５１】
【発明の効果】
以上説明したように本発明の請求項１の誤り検出装置は、
Ｎビット幅（Ｎは複数）で並列入力されるデータ列で構成されるフレームデータと、該フレームデータ内のＣＲＣ計算による誤り検出の対象となる検出対象データの先頭位置と終了位置を示す情報とを受けて、該検出対象データの誤りを検出する誤り検出装置において、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置を含むＮビット幅のデータの最上位から前記先頭位置の直前位置までの範囲と、前記終了位置を含むＮビット幅のデータの前記終了位置の直後から最下位までの範囲に０のデータを連続挿入するゼロデータ挿入手段（２２）と、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置からＣＲＣ計算に用いる生成多項式の次数に等しいビット分のデータを反転するデータ反転手段（２３）と、
前記ゼロデータ挿入手段および前記データ反転手段によって加工された前記先頭位置を含むＮビット幅のデータから前記終了位置を含むＮビット幅のデータまでを計算対象データとし、該計算対象データに対して前記次数の生成多項式に基づくＣＲＣ計算を初期値０の状態から行う並列ＣＲＣ計算手段（２４）と、
前記次数の生成多項式に基づくＣＲＣ計算上で誤りの無いデータの後に０のデータを付加して構成されるデータに対して、前記次数の生成多項式に基づくＣＲＣ計算を行ったときの計算結果を、前記付加した０のデータの数毎に予め記憶している基準データ記憶手段（２７）と、
前記ゼロデータ挿入手段によって前記検出対象データの終了位置の後に挿入された０のデータ数に対応する基準データを前記基準データ記憶手段から読み出し、該読み出した基準データと前記並列ＣＲＣ計算手段の計算結果とを比較して前記検出対象データに誤りがあるか否かを判定する判定手段（２８）とを備えたことを特徴としている。
【００５２】
このため、簡単な構成で、余り反転型のＦＣＳを含む検出対象データの先頭位置や終了位置がどの位置にあっても、検出対象データに対するＣＲＣ計算および判定を正しく行うことができる。
【００５３】
また、本発明の請求項２の誤り検出装置は、
Ｎビット幅（Ｎは複数）で並列入力されるデータ列で構成されるフレームデータと、該フレームデータ内のＣＲＣ計算による誤り検出の対象となる検出対象データの先頭位置と終了位置を示す情報とを受けて、該検出対象データの誤りを検出する誤り検出装置において、
誤りの無いデータに対する前記ＣＲＣ計算の生成多項式で決まる固有の計算結果を相殺するための相殺データを、前記Ｎビット幅で入力されるフレームデータのうちの前記検出対象データの前記終了位置の直後に挿入する相殺データ挿入手段（４１）と、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置を含むＮビット幅のデータの最上位から前記先頭位置の直前位置までの範囲と、前記相殺データ挿入手段が挿入する相殺データの挿入最終位置を含むＮビット幅のデータの前記挿入最終位置の直後から最下位までの範囲に０のデータを連続挿入するゼロデータ挿入手段（２２′）と、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置からＣＲＣ計算に用いる生成多項式の次数に等しいビット分のデータを反転加工するデータ反転手段（２３）と、
前記相殺データ挿入手段、ゼロデータ挿入手段および前記データ反転手段によって加工された前記先頭位置を含むＮビット幅のデータから前記相殺データの挿入最終位置を含むＮビット幅のデータまでを計算対象データとし、該計算対象データに対して前記次数の生成多項式に基づくＣＲＣ計算を初期値０の状態から行う並列ＣＲＣ計算手段（２４）と、
前記並列ＣＲＣ計算手段の計算結果が０のとき前記検出対象データに誤りが無く、０以外のとき前記検出対象データに誤りがあると判定する判定手段（２８′）とを備えたことを特徴としている。
【００５４】
このため、簡単な構成で、余り反転型のＦＣＳを含む検出対象データの先頭位置や終了位置がどの位置にあっても、検出対象データに対するＣＲＣ計算および判定を正しく行うことができる。
【００５５】
また、本発明の請求項３の誤り検出装置は、
Ｎビット幅（Ｎは複数）で並列入力されるデータ列で構成されるフレームデータと、該フレームデータ内のＣＲＣ計算による誤り検出の対象となる検出対象データの先頭位置と終了位置を示す情報とを受けて、該検出対象データの誤りを検出する誤り検出装置において、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置を含むＮビット幅のデータの最上位から前記先頭位置の直前位置までの範囲と、前記終了位置を含むＮビット幅のデータの前記終了位置の直後から最下位までの範囲に０のデータを連続挿入するゼロデータ挿入手段（２２）と、
前記Ｎビット幅で入力されるフレームデータのうち、前記検出対象データの前記先頭位置からＣＲＣ計算に用いる生成多項式の次数に等しいビット分のデータを反転するデータ反転手段（２３）と、
前記ゼロデータ挿入手段および前記データ反転手段によって加工された前記先頭位置を含むＮビット幅のデータから前記終了位置を含むＮビット幅のデータまでを計算対象データとし、該計算対象データに対して前記次数の生成多項式に基づくＣＲＣ計算を初期値０の状態から行う並列ＣＲＣ計算手段（２４）と、
前記並列ＣＲＣ計算手段の計算結果が０のとき前記検出対象データに誤りが無く、０以外のとき前記検出対象データに誤りがあると判定する判定手段（２８′）とを備えたことを特徴としている。
【００５６】
このため、簡単な構成で、余り非反転型のＦＣＳを含む検出対象データの先頭位置や終了位置がどの位置にあっても、検出対象データに対するＣＲＣ計算および判定を正しく行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示す図
【図２】実施形態の要部の構成を示す図
【図３】入力されるフレームデータと加工後のデータを示す図
【図４】入力されるフレームデータと加工後のデータを示す図
【図５】入力されるフレームデータと加工後のデータを示す図
【図６】本発明の他の実施形態の構成を示す図
【図７】入力されるフレームデータと加工後のデータを示す図
【図８】本発明の他の実施形態の構成を示す図
【符号の説明】
１０フレームデータ検出部
２０、４０、５０誤り検出装置
２２、２２′ ゼロデータ挿入手段
２３データ反転工手段
２４並列ＣＲＣ計算手段
２５シフトレジスタ
２６排他的論理和回路
２７基準データ記憶手段
２８、２８′ 判定手段
４１相殺データ挿入手段[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technique for enabling a simple configuration to detect an error in data included in frame data input in parallel by predetermined bits.
[0002]
[Prior art]
In a data transmission system, a CRC (Cyclic Redundancy Check) method is used as a method for determining whether or not received data has an error.
[0003]
In this CRC method, a CRC calculation (division by a generator polynomial of a predetermined order) is performed on data to be transmitted, and an FCS (frame check sequence) code indicating the remainder or an inverted value thereof is added to the last part of the data to be transmitted. The receiving side performs CRC calculation on the received data up to the FCS code. If the calculation result matches a specific value, it determines that there is no error in the data. If the calculation result does not match the specific value, Has determined that there is an error in the data.
[0004]
Such a CRC calculation is generally performed by inputting data one bit at a time to a feedback type shift register composed of a shift register of a number of stages corresponding to a generator polynomial of a predetermined order and an exclusive OR circuit. However, when it is required to perform CRC calculation of long data in a short time, the detection target data is input in parallel to the parallel CRC calculation circuit, and the CRC calculation of the detection target data is performed.
[0005]
[Problems to be solved by the invention]
However, when the head position of the detection target data included in the frame data is not at the highest position of the data input with the N-bit width, or when the end position of the detection target data is the lowest position of the data input with the N-bit width, Otherwise, a correct calculation result cannot be obtained due to the influence of data before the head position or data after the end position.
[0006]
To solve this, it is conceivable to vary the number of bits of the parallel CRC calculation circuit according to the start position and end position of the detection target data. However, the configuration of the parallel CRC calculation circuit is a serial type CRC calculation circuit. The configuration is much more complicated than that described above, and further, the configuration in which the number of internal bits is variable increases the circuit scale.
[0007]
The present invention solves this problem and provides an error detection device that can correctly perform CRC calculation of detection target data with a simple configuration, regardless of the start position or end position of the detection target data. The purpose is.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, an error detection device according to claim 1 of the present invention includes:
Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Among the frame data input with the N-bit width, a range from the top of the N-bit width data including the head position of the detection target data to a position immediately before the head position, and N bits including the end position. Zero data insertion means (22) for continuously inserting 0 data in a range from immediately after the end position of the width data to the lowest position;
Data inverting means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data from the N-bit width including the head position processed by the zero data insertion unit and the data inversion unit to the N-bit width data including the end position are set as calculation target data. Parallel CRC calculation means (24) for performing a CRC calculation based on a generator polynomial of degree from a state of an initial value 0 ;
A calculation result obtained by performing a CRC calculation based on the generator polynomial of the degree with respect to data configured by adding 0 data after data having no error in a CRC calculation based on the generator polynomial of the degree, A reference data storage means (27) which stores in advance for each number of the added 0 data;
The reference data corresponding to the number of zero data inserted after the end position of the detection target data by the zero data insertion unit is read from the reference data storage unit, and the read reference data and the calculation result of the parallel CRC calculation unit are read. And a determining means (28) for determining whether there is an error in the detection target data by comparing
[0009]
Further, the error detecting device according to claim 2 of the present invention provides:
Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Cancel data for canceling a unique calculation result determined by the generator polynomial of the CRC calculation with respect to error-free data is provided immediately after the end position of the detection target data in the frame data input with the N-bit width. Offset data insertion means (41) to be inserted;
In the frame data input with the N-bit width, the range from the top of the N-bit width data including the head position of the detection target data to the position immediately before the head position is inserted by the offset data insertion means. Zero data insertion means (22 ') for continuously inserting zero data in a range from immediately after the last insertion position of the N-bit data including the last insertion position of the offset data to the lowest position,
Data inversion means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data to be calculated includes data from the N-bit width including the head position processed by the offset data insertion unit, the zero data insertion unit and the data inversion unit to the N-bit width data including the insertion end position of the offset data. A parallel CRC calculation means (24) for performing a CRC calculation on the calculation target data based on the generator polynomial of the degree from an initial value of 0 ;
Determining means (28 ') for determining that there is no error in the detection target data when the calculation result of the parallel CRC calculation means is 0, and determining that there is an error in the detection target data when the calculation result is other than 0; I have.
[0010]
Further, the error detection device according to claim 3 of the present invention provides:
Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Among the frame data input with the N-bit width, a range from the top of the N-bit width data including the head position of the detection target data to a position immediately before the head position, and N bits including the end position. Zero data insertion means (22) for continuously inserting 0 data in a range from immediately after the end position of the width data to the lowest position;
Data inverting means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data from the N-bit width including the head position processed by the zero data insertion unit and the data inversion unit to the N-bit width data including the end position are set as calculation target data. Parallel CRC calculation means (24) for performing a CRC calculation based on a generator polynomial of degree from a state of an initial value 0 ;
Determining means (28 ') for determining that there is no error in the detection target data when the calculation result of the parallel CRC calculation means is 0, and determining that there is an error in the detection target data when the calculation result is other than 0; I have.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a configuration of an error detection device 20 to which the present invention is applied.
[0012]
The error detection device 20 is used, for example, as a test device for performing various tests on a data transmission system. The error detection device 20 receives an N-bit (eg, 128-bit) width in parallel from the frame data detection unit 10 of the test device. Receiving frame data F composed of an output data sequence, information A indicating the start position of detection target data D in the frame data, and information B indicating the end position, the presence or absence of an error in detection target data D Is detected.
[0013]
The zero data insertion means 22 determines the start position from the highest position (the position represented by P · N + 1 with respect to the integer P) of the N-bit width data including the start position A in the frame data input with the N-bit width. A range of data up to the position immediately before A and an end position B are set to 0 data in a range from immediately after the end position B of the N-bit width data to the lowest position (a position represented by Q · N with respect to the integer Q). Data inverting means which continuously inserts data from the N-bit width including the head position A where the data of 0 is inserted to the N-bit width including the end position B where the data of 0 is inserted as the calculation target data Da. 23.
[0014]
When the head position A is located at the highest position of the data input with an N-bit width, that is, at the position represented by N · P + 1, the zero-data insertion unit 22 outputs N bits including the head position A. If the end position B is at the position represented by Q · N, zero data is inserted into the N-bit width data including the end position B when the data is output as it is without inserting zero data into the width data. Output without insertion.
[0015]
Further, the bit width N of the frame data F is generally an integral multiple of 8 bits (1 byte), and the start position A and the end position B of the detection target data are also separated in units of 1 byte (8 bits). , The number of 0 data to be inserted after the end position B of the detection target data is (N / 8) in the N-bit width data, and as described above, the end position B is the lowest order (represented by Q · N). (N / 8) -1 except when it is located at the position (the position to be performed).
[0016]
The data inverting means 23 inverts data of bits equal to the degree K (for example, 16 or 32) of the generator polynomial of the CRC calculation from the head position A in the calculation target data Da output from the zero data inserting means 22, The calculation target data Db obtained by inverting the data of the order K is output to the parallel CRC calculation means 24.
[0017]
The parallel CRC calculator 24 performs a CRC calculation on the calculation target data Db output from the data inverting unit 23 with an N-bit width based on a K-th (for example, 16th and 32nd) generator polynomial, and the calculation result U Is output to the determination means 28.
[0018]
As shown in FIG. 2, for example, the parallel CRC calculating means 24 includes K shift registers 25 _{1 to} 25 _K , N-bit parallel data to be input, and outputs from the K shift registers 25 _{1 to} 25 _K. and receiving each a combination determined by the K following generator polynomial calculates the exclusive OR, K-number of the exclusive OR circuit 26 ₁ to 26 for inputting the operation result to the shift register 25 ₁ to 25 _K _K.
[0019]
Thus configured parallel CRC calculation means 24, in a state in which the shift register 25 ₁ to 25 _K is initialized to 1, the error-free data, when the data is divided by K following generator polynomial when N · M bits of data FCS data obtained by inverting is added the remainder is inputted from the shift register 25 ₁ to 25 _K, regardless of the value of the input data, the specific value determined by the generator polynomial Output Z.
[0020]
Here, in order to cope with the case where the head position A is located at a position other than the position represented by N · P + 1, the parallel CRC calculating means 24 initializes each of the shift registers 25 _{1 to} 25 _K to 0. It is assumed that the calculation is started in the state that has been set.
[0021]
The reference data storage means 27 stores a CRC calculation based on the K-th generation polynomial on data constituted by adding 0 data after data having no error in the CRC calculation based on the K-th generation polynomial. The calculation result at the time of execution is stored in advance as reference data corresponding to the number of 0s added to the data.
[0022]
As described above, when data is handled in units of 1 byte, the number of zeros inserted after the end position B by the zero data insertion means 23 is N / 8, including zero. Correspondingly, the reference data storage means 27 stores the reference data R (0) = Z when no 0 data is added and the reference data R (1) and 0 data when 1 byte of data is added. Reference data R (2),..., 0 when 2 bytes are added, reference data R (W) [W = (N / 8) −1] when (N / 8) -1 bytes are added. Is stored.
[0023]
The judging means 28 reads the reference data R (x) corresponding to the number x of 0 data inserted after the end position B by the zero data inserting means 22 from the reference data storage means 27, and reads in parallel with the reference data R (x). The calculation result U of the CRC calculation means 23 is compared, and when they match, it is determined that there is no error in the detection target data D, and when they do not match, it is determined that there is an error in the detection target data.
[0024]
In the error detection device 20 configured as described above, for example, as shown in FIG. 3A, the head position A of the detection target data D including d (1) to d (L · N) is N If the frame data F at the highest position (position represented by P · N + 1) and the end position B at the lowest position (position represented by Q · N) of the bit width data is input, zero is set. The data insertion means 22 converts the N-bit width data d (1) to d (N) including the head position A to the N-bit width data [(L−1) · N + 1] to d (L·L) including the end position B. The data up to N) is passed as it is as the calculation target data Da and input to the data inversion means 23.
[0025]
The data inversion means 23 inverts data d (1) to d (N) of bits corresponding to the order K from the head position A in the calculation target data Da as shown in FIG. 3B. The calculation target data Db obtained by inverting the data of the bits is output to the parallel CRC calculation means 24.
[0026]
The parallel CRC calculation means 24 performs a CRC calculation on the calculation target data Db using a generator polynomial of degree K with the initial value set to 0.
[0027]
In this case, among the N-bit data input first, K-bit data is inverted with respect to the original data d (1) to d (N). The internal state of the parallel CRC calculation means 24 is the same state as when the original data d (1) to d (N) for K bits are input with the initial value being 1.
[0028]
Therefore, the calculation result U of the data up to the end position B is equal to the calculation result when the calculation is started from the initial value 1 for the detection target data D.
[0029]
In this case, since the data of 0 is not inserted after the end position B, the calculation result U is compared with the reference data R (0) = Z in the judgment means 28. If there is no error in the target data D and the calculation result U does not match the specific value, it is determined that the detection target data D has an error.
[0030]
Further, as shown in FIG. 4A, the head position A of the detection target data D is represented by a position other than the highest position of the N-bit width data, that is, any one of P · N + 2 to (P + 1) · N. When the frame data F at the position and the end position B is at the lowest position, that is, at the position represented by QN, as shown in FIG. 0 data is continuously inserted from the uppermost position (the position represented by P · N + 1) of the N-bit width data including the head position A to the position immediately before the head position A.
[0031]
The data inverting means 23 inverts data d (1) to d (K) for K bits from the head position A and inputs the inverted data to the parallel CRC calculating means 24.
[0032]
As described above, the parallel CRC calculation means 24 starts the CRC calculation in the state of the initial value 0. Of the N-bit width data input first, the zero data inserted by the zero data insertion means 22 is used. , The internal state does not change, and the internal state changes with the subsequent K-bit inverted data.
[0033]
Therefore, the internal state when this K-bit data is input becomes the same state as when the original K-bit data is input with an initial value of 1.
[0034]
Therefore, the calculation result U of the data up to the end position B is equal to the calculation result when the calculation is started from the initial value 1 for the detection target data D.
[0035]
Also in this case, since the data of 0 is not inserted after the end position B, the calculation result U is compared with the reference data R (0) = Z by the determination means 28. If there is no error in the target data D and the calculation result U does not match the specific value, it is determined that the detection target data D has an error.
[0036]
Also, as shown in FIG. 5A, the head position A of the detection target data D is a position other than the highest position of the data input with an N-bit width, that is, any one of P · N + 2 to (P + 1) · N. When the frame data F at the position indicated by the frame data and the end position B is at a position other than the lowest position, that is, at the position indicated by (Q−1) · N + 1 to Q · N−1, Similarly, as shown in FIG. 5B, zero data is continuously inserted from the uppermost position of the N-bit data including the head position A to the position immediately before the head position A by the zero data insertion means 22 as shown in FIG. Then, data of 0 is continuously inserted from the position immediately after the end position B to the lowest position.
[0037]
The data inverting means 23 inverts data d (1) to d (K) for K bits from the head position A and inputs the inverted data to the parallel CRC calculating means 24.
[0038]
The parallel CRC calculation means 24 performs the CRC calculation with the initial value being 0 as described above. In this case, the intermediate result of the CRC calculation up to the data d (Y) at the end position B matches the CRC calculation result for the detection target data D as described above, and if there is no error in the detection target data D, the intermediate result is obtained. Coincides with the reference data R (0) = Z, but since data of 0 continues thereafter, the final calculation result U does not coincide with the value Z even if the detection target data D has no error. Instead, a calculation result corresponding to the number of data 0 following the end position B is obtained. Since the number of data 0 following the end position B is smaller than N, the calculation result U in this case is a unique value determined by the number of data 0 following the end position B.
[0039]
Upon receiving the calculation result U, the determination unit 28 reads the reference data R (x) corresponding to the number of 0 data inserted after the end position B by the data insertion unit 22, and reads the read reference data R (x). Is compared with the calculation result U, and if they match, it is determined that there is no error in the data to be detected, and if they do not match, it is determined that there is an error in the data to be detected.
[0040]
With the above-described configuration, the error detection device 20 is configured such that, for example, the head position A of the detection target data to be subjected to the error detection in the frame data input in parallel with the N-bit width has the N-bit width. Even if it is not at the top of the data or the end position B of the detection target data is not at the bottom of the N-bit width data, it is not affected by data before the start position or data after the end position. In addition, the CRC calculation for the detection target data can be performed correctly.
[0041]
Further, since the processing for the input data is only insertion of 0 data and inversion processing of the data, it can be easily configured.
[0042]
In the error detection device 20, the reference data according to the number of 0 data inserted after the end position B is stored in the reference data storage unit 27 in advance, and the calculation result of the parallel CRC calculation unit 24 and the reference data storage The presence / absence of an error is determined by comparing the reference data read from the unit 27. However, as in the error detection device 40 shown in FIG. Is provided after the end position B, the reference data storage unit 27 can be omitted.
[0043]
In this error detection device 40, as shown in FIG. 7B, the offset data insertion means 41 adds the frame data F input as shown in FIG. The calculation result of the CRC calculation for the error-free data, that is, the offset data Z '(= Z) for offsetting the specific value Z is inserted, and the N-bit width including the head position A is inserted by the zero data insertion means 22'. 0 data continuously from the top of the data to the position immediately before the head position A and from the position immediately after the last insertion position C of the N-bit width data including the last insertion position C of the offset data Z to the bottom. The data is inserted, the data for K bits is inverted from the head position A by the data inversion means 23, and is input to the parallel CRC calculation means 28.
[0044]
In this case, as described above, the intermediate result of the CRC calculation from the N-bit width data including the start position A to the end position B of the N-bit width data including the end position B is the initial value of the detection target data D. The result is equal to the result when the CRC calculation is performed in the state of 1. When the detection target data D has no error, the specific value Z is obtained. When the CRC calculation up to the subsequent offset data Z 'is performed, the specific value Z is obtained. Z cancels out and the result is zero.
[0045]
Then, even if data of 0 follows this offset data Z ', the final calculation result U remains 0 if there is no error in the detection target data D.
[0046]
Therefore, when the calculation result U of the parallel CRC calculation means 24 is 0, the determination means 28 'determines that there is no error in the detection target data D, and when the calculation result U is other than 0, it determines that the detection target data D has an error. can do.
[0047]
In the above error detection devices 20 and 40, the case where the FCS included in the input detection target data D is a protocol (Ethernet or the like) in which the remainder when data is divided by a generator polynomial is inverted. As described above, in the case where the FCS included in the input detection target data D is a protocol indicating the remainder itself when the data is divided by the generator polynomial, if there is no error in the detection target data D, the CRC calculation result Becomes 0.
[0048]
Therefore, in such a case, as in the error detection device 50 shown in FIG. 8, the zero data insertion means 22 causes the range from the top of the N-bit data including the start position A to the position immediately before the start position A. And data of 0 are continuously inserted in the range from immediately after the end position B of the N-bit data including the end position B to the lowest position, and the data inversion means 23 inverts data of K bits from the start position A. Then, it is input to the parallel CRC calculation means 28, and if the calculation result U is 0, there is no error in the detection target data if the calculation result U is 0, and if the calculation result U is a value other than 0, the detection target data is Can be determined to be incorrect.
[0049]
In the error measuring devices 20, 40, and 50, the data in which the zero data is inserted by the zero data insertion unit 22 (22 ') is subjected to the inversion processing by the data inversion unit 23. Alternatively, zero data insertion processing by the zero data insertion means 22 (22 ') may be performed on the data subjected to the inversion processing by the data inversion means 23.
[0050]
Similarly, the process of inserting offset data by the offset data inserting means 41 may be performed after the process of inserting 0 data or after the process of inverting data.
[0051]
【The invention's effect】
As described above, the error detection device according to claim 1 of the present invention
Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Among the frame data input with the N-bit width, a range from the top of the N-bit width data including the head position of the detection target data to a position immediately before the head position, and N bits including the end position. Zero data insertion means (22) for continuously inserting 0 data in a range from immediately after the end position of the width data to the lowest position;
Data inverting means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data from the N-bit width including the head position processed by the zero data insertion unit and the data inversion unit to the N-bit width data including the end position are set as calculation target data. Parallel CRC calculation means (24) for performing a CRC calculation based on a generator polynomial of degree from a state of an initial value 0 ;
A calculation result obtained by performing a CRC calculation based on the generator polynomial of the degree with respect to data configured by adding 0 data after data having no error in a CRC calculation based on the generator polynomial of the degree, A reference data storage means (27) which stores in advance for each number of the added 0 data;
The reference data corresponding to the number of zero data inserted after the end position of the detection target data by the zero data insertion unit is read from the reference data storage unit, and the read reference data and the calculation result of the parallel CRC calculation unit are read. And a determining means (28) for determining whether there is an error in the detection target data by comparing
[0052]
Therefore, with a simple configuration, the CRC calculation and determination for the detection target data can be correctly performed regardless of the start position or the end position of the detection target data including the FCS of the remainder inversion.
[0053]
Further, the error detection device of claim 2 of the present invention
Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Cancel data for canceling a unique calculation result determined by the generator polynomial of the CRC calculation with respect to error-free data is provided immediately after the end position of the detection target data in the frame data input with the N-bit width. Offset data insertion means (41) to be inserted;
In the frame data input with the N-bit width, the range from the top of the N-bit width data including the head position of the detection target data to the position immediately before the head position is inserted by the offset data insertion means. Zero data insertion means (22 ') for continuously inserting zero data in a range from immediately after the last insertion position of the N-bit data including the last insertion position of the offset data to the lowest position,
Data inversion means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data to be calculated includes data from the N-bit width including the head position processed by the offset data insertion unit, the zero data insertion unit and the data inversion unit to the N-bit width data including the insertion end position of the offset data. A parallel CRC calculation means (24) for performing a CRC calculation on the calculation target data based on the generator polynomial of the degree from an initial value of 0 ;
Determining means (28 ') for determining that there is no error in the detection target data when the calculation result of the parallel CRC calculation means is 0, and determining that there is an error in the detection target data when the calculation result is other than 0; I have.
[0054]
Therefore, with a simple configuration, the CRC calculation and determination for the detection target data can be correctly performed regardless of the start position or the end position of the detection target data including the FCS of the remainder inversion.
[0055]
Further, the error detection device of claim 3 of the present invention
Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Among the frame data input with the N-bit width, a range from the top of the N-bit width data including the head position of the detection target data to a position immediately before the head position, and N bits including the end position. Zero data insertion means (22) for continuously inserting 0 data in a range from immediately after the end position of the width data to the lowest position;
Data inverting means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data from the N-bit width including the head position processed by the zero data insertion unit and the data inversion unit to the N-bit width data including the end position are set as calculation target data. Parallel CRC calculation means (24) for performing a CRC calculation based on a generator polynomial of degree from a state of an initial value 0 ;
Determining means (28 ') for determining that there is no error in the detection target data when the calculation result of the parallel CRC calculation means is 0, and determining that there is an error in the detection target data when the calculation result is other than 0; I have.
[0056]
For this reason, with a simple configuration, CRC calculation and determination can be correctly performed on the detection target data regardless of the start position or the end position of the detection target data including the non-inverted FCS.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an embodiment of the present invention; FIG. 2 is a diagram showing a configuration of a main part of the embodiment; FIG. 3 is a diagram showing input frame data and processed data; FIG. FIG. 5 shows input frame data and processed data. FIG. 6 shows input frame data and processed data. FIG. 6 shows a configuration of another embodiment of the present invention. FIG. 8 shows frame data to be processed and data after processing. FIG. 8 shows a configuration of another embodiment of the present invention.
10 Frame data detector 20, 40, 50 Error detector 22, 22 'Zero data insertion means 23 Data inversion means 24 Parallel CRC calculation means 25 Shift register 26 Exclusive OR circuit 27 Reference data storage means 28, 28' Judgment Means 41 Offset data insertion means

Claims

Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Among the frame data input with the N-bit width, a range from the top of the N-bit width data including the head position of the detection target data to a position immediately before the head position, and N bits including the end position. Zero data insertion means (22) for continuously inserting 0 data in a range from immediately after the end position of the width data to the lowest position;
Data inverting means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data from the N-bit width including the head position processed by the zero data insertion unit and the data inversion unit to the N-bit width data including the end position are set as calculation target data. Parallel CRC calculation means (24) for performing a CRC calculation based on a generator polynomial of degree from a state of an initial value 0 ;
A calculation result obtained by performing a CRC calculation based on the generator polynomial of the degree with respect to data configured by adding 0 data after data having no error in a CRC calculation based on the generator polynomial of the degree, A reference data storage means (27) which stores in advance for each number of the added 0 data;
The reference data corresponding to the number of zero data inserted after the end position of the detection target data by the zero data insertion unit is read from the reference data storage unit, and the read reference data and the calculation result of the parallel CRC calculation unit are read. A determination unit (28) for determining whether or not the detection target data has an error by comparing the data with the error detection data.

Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Cancel data for canceling a unique calculation result determined by the generator polynomial of the CRC calculation with respect to error-free data is provided immediately after the end position of the detection target data in the frame data input with the N-bit width. Offset data insertion means (41) to be inserted;
In the frame data input with the N-bit width, the range from the top of the N-bit width data including the head position of the detection target data to the position immediately before the head position is inserted by the offset data insertion means. Zero data insertion means (22 ') for continuously inserting zero data in a range from immediately after the last insertion position of the N-bit data including the last insertion position of the offset data to the lowest position,
Data inversion means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data to be calculated includes data from the N-bit width including the head position processed by the offset data insertion unit, the zero data insertion unit and the data inversion unit to the N-bit width data including the insertion end position of the offset data. A parallel CRC calculation means (24) for performing a CRC calculation on the calculation target data based on the generator polynomial of the degree from an initial value of 0 ;
Determining means (28 ') for determining that there is no error in the detection target data when the calculation result of the parallel CRC calculation means is 0, and determining that there is an error in the detection target data when the calculation result is other than 0; Error detection device.

Frame data composed of data strings input in parallel with an N-bit width (where N is a plurality); information indicating the start position and end position of detection target data to be subjected to error detection by CRC calculation in the frame data; In response, in the error detection device that detects an error of the detection target data,
Among the frame data input with the N-bit width, a range from the top of the N-bit width data including the head position of the detection target data to a position immediately before the head position, and N bits including the end position. Zero data insertion means (22) for continuously inserting 0 data in a range from immediately after the end position of the width data to the lowest position;
Data inverting means (23) for inverting data of bits equal to the degree of a generator polynomial used for CRC calculation from the head position of the detection target data in the frame data input with the N-bit width;
The data from the N-bit width including the head position processed by the zero data insertion unit and the data inversion unit to the N-bit width data including the end position are set as calculation target data. Parallel CRC calculation means (24) for performing a CRC calculation based on a generator polynomial of degree from a state of an initial value 0 ;
Determining means (28 ') for determining that there is no error in the detection target data when the calculation result of the parallel CRC calculation means is 0, and determining that there is an error in the detection target data when the calculation result is other than 0; Error detection device.