JP3552490B2

JP3552490B2 - Storage device with flash memory, flash memory management method

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Publication number: JP3552490B2
Application number: JP27052097A
Authority: JP
Inventors: 和也田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 2004-08-11
Anticipated expiration: 2017-09-17
Also published as: JPH1196779A

Description

【０００１】
【発明の属する技術分野】
この発明は、フラッシュ型メモリを備えた記憶装置，フラッシュ型メモリの管理方法にかかり、更に具体的には、フラッシュ型メモリの効率的な管理手法の改良に関するものである。
【０００２】
【背景技術】
一般にフラッシュタイプのフローティングゲートトランジスタを含む電気的に消去可能なプログラマブル読出専用メモリ（ＥＥＰＲＯＭ）は、現在市場で容易に入手できる。これらのいわゆるフラッシュメモリは、機能・性能面でＥＰＲＯＭメモリと類似した不揮発メモリであり、メモリ内で分割されているブロックを消去する回路内プログラマブル動作を可能にするという機能を更に有する。フラッシュメモリでは、以前に書き込まれたブロック領域を前もって消去することで、その内容の書き換えが行われる。
【０００３】
典型的なコンピュータシステムでは、オペレーティングシステム（以下、単に「ＯＳ」という）のプログラムがそのシステムのデータ記憶装置のデータ管理を担う。ＯＳプログラムとの互換性を達成するために必要かつ十分であるデータ記憶装置のアトリビュート（属性）は、データ記憶装置のいかなる位置からもデータを読み出すことができ、これにデータを書き込むことができることである。しかし、フラッシュメモリの場合、データが既に書き込まれている領域には、その領域のデータを消去しなければデータを書き込むことはできない。このため、フラッシュメモリは、典型的な既存のＯＳプログラムとは互換性がない。
【０００４】
このような点に着目し、既存のＯＳプログラムによってフラッシュメモリを管理することを可能にするソフトウエアが先行技術において提案されている。この先行技術のプログラムでは、フラッシュメモリを「書込み１回読出し複数回」の装置として動作させるか、「書込み複数回読出し複数回」の装置として動作させている。前者は、以前に書き込まれているメモリ領域を再利用することはできない装置であり、補助記憶装置や拡張記憶装置として使用できる。後者は、以前に書き込まれているメモリ領域を再利用可能とし、その領域中にはフラッシュメモリの書き換回数を少なくするような制御を持つ補助記憶装置（半導体ファイル記憶装置）がある。
【０００５】
【発明が解決しようとする課題】
上述のような先行技術に見られる装置によれば、フラッシュメモリを使用した拡張記憶装置上では書換回数が少なくなるような制御構造を持たずにＲＯＭエグゼキュータブルなプログラムを動作させている。つまり、フラッシュメモリのデータを書き換えるときは、全ブロックを一括して消去し、その後、データを記憶させる必要がある。また、フラッシュメモリの書換回数を少なくするような制御構造を持つ装置としては補助記憶装置（半導体ファイル記憶装置）があるものの、フラッシュメモリを使用した拡張記憶装置上でプログラムの実行を可能とする装置にはない。補助記憶装置において書換回数を少なくするためにその情報（書換回数テーブル）を異なるメモリ上に記憶する方式があるが、コスト高となる。また、同一フラッシュメモリ上に記憶する方式では、データを完全に連続的な配置できることができない。
【０００６】
この発明は、以上の点に着目したもので、その目的は、フラッシュメモリを使用した拡張記憶装置上で、フラッシュメモリの書換回数を少なくするような制御構造を持つ装置を提供することである。また、他の目的は、主記憶装置にプログラムをロードすることなく、拡張記憶装置上でプログラムの実行を可能とすることである。更に他の目的は、フラッショメモリを使用した補助記憶装置として、書換回数を少なくする制御構造をもちながら、連続的な論理アドレスを不連続な物理アドレスに変換するメモリ管理装置によって、隣接するブロックのデータ領域ブロックを、アクセスのためのオーバヘッドを低減して、高速アクセス可能とすることである。
【０００７】
【課題を解決するための手段】
前記目的を達成するため、本発明は、ブロック単位で記憶内容を消去するフラッシュ型メモリを備えた記憶装置であって、自己のブロックの管理情報を記憶する第１の領域と、主情報を記憶する第２の領域とを、各ブロック毎に設け、隣接する前記ブロックの第１の領域が連続する論理アドレスとなるように、物理アドレスと論理アドレスの変換を行う第１のアドレス変換手段と、隣接する前記ブロックの第２の領域が連続する論理アドレスとなるように、物理アドレスと論理アドレスの変換を行う第２のアドレス変換手段と、を備えたことを特徴とする。
【０００８】
他の発明は、ブロック単位で記憶内容を消去するフラッシュ型メモリの管理方法であって、自己のブロックの管理情報を記憶する第１の領域と、主情報を記憶する第２の領域とを、各ブロック毎に設け、隣接する前記ブロックの第１の領域が連続する論理アドレスとなるように、物理アドレスと論理アドレスの変換を行うとともに、隣接する前記ブロックの第２の領域が連続する論理アドレスとなるように、物理アドレスと論理アドレスの変換を行うことを特徴とする。
【０００９】
この発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。本発明は、例えば図１に示すように、プロセッサ１０，フラッシュメモリ１２およびその制御装置１４を含む拡張もしくは補助の記憶装置，ＲＡＭ（主記憶装置）１６を含むコンピュータシステムに適用される。フラッシュメモリ１２は、その書換回数を少なくなるようにするために、フラッシュメモリ１２のブロック単位の書換情報（イレース情報）を持つ領域（ヘッダエリア）と、フラッシュメモリ１２上のプログラムやデータを記憶する領域（プログラム・データエリア）を持つ（後述する図４参照）。フラッシュメモリ制御装置１４は、フラッシュメモリ１２へのリード，ライト，チップセレクトなどの信号を生成し、プロセッサ１０からフラッシュメモリ１２をインターフェース（Ｉ／Ｆ）する役割を担う。
【００１１】
ヘッダエリアには、例えばイレースの回数や時刻を記述する。ここで、プロセッサ１０の論理アドレスをフラッシュメモリ１２のブロック数の単位に分割してフラッシュメモリ１２に記憶することができれば、フラッシュメモリ１２の書換回数の低減とフラッシュメモリ１２の管理方法が簡単になる。すなわち、書換えるべきデータが複数のブロックに跨っていると、それら複数のブロックについて書換処理を行わなければならない。しかし、書換えるべきデータが一つのブロック内にあれば、そのブロックのみを書換えればよく、フラッシュメモリ１２の書換回数を低減して管理を簡略化することができる。
【００１２】
そこで、図２に示す装置を用いて、図３に示すメモリマッピングを行う。つまり、ヘッダエリアやプログラム・データエリアを、ブロック数の単位にそれぞれ分割する。そして分割された各エリアを、フラッシュメモリの中に効率よくブロック単位で配置する。すなわち、同時に書換えが必要となる分割ヘッダエリアと分割プログラム・データエリアが、同一のブロックに含まれるように配置する。このような配置は、プロセッサ１０の論理アドレスをフラッシュメモリ１２の物理アドレスに変換するアドレス変換装置２０によって実現する。
【００１３】
図４に、ブロック構造を持つフラッシュメモリ１２のメモリマップの一例を示す。この例は、１ブロックがＬバイトで、かつ全体でｍ＋１ブロックをもつ、Ｌ×（ｍ＋１）バイトを記憶できるフラッシュメモリである。各ブロックを管理するためにフラッシュメモリ１２の書換回数などの情報を持つヘッダエリアとして、Ｐバイト必要であるとすると、全体でＰ×（ｍ＋１）バイトのヘッダエリアが必要である。従って、このシステムは、（Ｌ−Ｐ）×（ｍ＋１）バイトのプログラム・データエリアを持つことになる。
【００１４】
このようなエリア構成のフラッシュメモリ１２に対し、図２に示したアドレス変換装置１８による変換を行う。詳述すると、図５に示すように、プロセッサ１０の論理アドレスでは各ブロックのヘッダエリアを順にブロック０，ブロック１，……，ブロックｍのように連続して配置する。一方、プログラム・データエリアについては、順にブロック０，ブロック１，……，ブロックｍとヘッダエリア部分を抜いて連続した配置とする。これによって、各ブロックのヘッダエリアが、それぞれ連続する論理アドレスで配置されることになる。また同様に、各ブロックのプログラム・データエリアも、それぞれ連続する論理アドレスで配置されることになる。
【００１５】
このようなアドレス配置において、例えばプログラム・データエリアｎに含まれるデータを書き換える必要が生じたとする。プロセッサ１０の論理アドレス上でみると、プログラム・データエリアｎのヘッダエリアが含まれるブロックと、プログラム・データエリアｎに相当するブロックの合計２つのブロックを書き換えなければならない。しかし、フラッシュメモリ１２の物理アドレス上でみると、プログラム・データエリアｎは該当するヘッダエリアとともに同一ブロック内にある。従って、そのブロックのみを書き換えればよい。
【００１６】
このように、本形態によれば、フラッシュメモリの書換回数を低減する高速の管理プログラムがヘッダエリアの情報を読み、実行プログラムやデータの書換えや追記を簡便に実現できる。また、論理アドレス上でプログラム・データエリアのブロック間が連続的に配置しているため、無駄な空きスペースのないデータ構造を持つ拡張記憶装置および補助記憶装置を実現でき、かつフラッシュメモリ上での実行プログラムの動作が可能となる。更に、ヘッダエリアは、自己が管理するブロックの中に記憶されることになるため、ヘッダエリアのための別個のメモリ領域を必要としない。
【００１７】
フラッシュメモリの各ブロックの管理方法を説明すると、最初はすべて、ヘッダエリアには「ＦＦｈ（１６進表示）」が記憶されている。フラッシュメモリは、初期化しなければ拡張記憶装置や補助記憶装置として使用できないため、ブロック０のヘッダエリアに書換回数０回と現時刻を記憶し、同様にブロック１のヘッダエリアに書換回数０回と現時刻を記憶し、……という具合に昇順で最後のブロックまで繰り返し記憶する。
【００１８】
拡張記憶装置や補助記憶装置としてフラッシュメモリを使用するシステムでは、データや実行プログラムは追記させる構造でメモリに記憶させるのが通例である。この追記させる構造では、更新されたデータや実行プログラムは追記されるが、以前のデータや実行プログラムは無効となるような構造を持っている。そして、繰り返しデータや実行プログラムが更新されていくと、無駄なメモリエリアが拡大していく。そこで、フラッシュメモリ上のメモリ領域の再配置を行う必要がある。そのとき、イレースするブロックの候補として、書換回数の少ないブロック優先してイレースする。このとき、書換回数が同じブロックが複数あり、いずれかをイレースする必要があるときは、前回のブロック消去時刻の古い方を優先してイレースする。
【００１９】
実際にブロックを消去するときであるが、そのブロックのヘッダエリアに記憶している以前の書換回数「Ｕ」を一時的に別メモリあるいはレジスタに保持し、その後フラッシュメモリのブロックを消去させるプログラムによって目的とするブロック（ヘッダエリア及びデータ・プログラムエリア）を消去して初期化する。その後すぐに、そのブロックのヘッダエリアに以前の書換回数に「１」インクリメントした値「Ｕ＋１」を書き込み、同時に現時刻も書き込む。そして必要に応じて、データ・プログラムを再配置する。以下、本形態の実施例について説明する。
【００２０】
【実施例１】
図１に示したような、汎用ＣＰＵもしくは汎用マイコンであるプロセッサ１０，、高速にアクセス可能なＲＡＭ１６，フラッシュメモリ１２及びその制御装置１４を含む拡張記憶装置もしくは補助記憶装置をもつようなシステムにおいて、本実施例では、拡張記憶装置もしくは補助記憶装置に使用するフラッシュメモリ１２として、２メガビット×８で合計３２個の６４Ｋバイトのブロックをもつものを搭載したとする。
【００２１】
このフラッシュメモリ１２は、図６に示すような物理アドレスのメモリマップを持つ。各ブロックは、ＯＳプログラム又は制御プログラムが管理するために、１ブロック毎に自己のヘッダエリアを持つ。ヘッダエリアには、その内容として、ブロックの消去回数や消去した時刻などを図７に示すような構造で記録されており、１６バイト分の容量をとる。なお、図７中に示すアドレスは、フラッシュメモリ１２の物理アドレスである。ブロックｎのヘッダエリアに記憶されている内容を参照して、ＯＳプログラム又は制御プログラムがブロックｎの消去や書換えを管理する。
【００２２】
フラッシュメモリ１２の物理アドレスは、プロセッサ１０から見た論理アドレスに変換され、図３もしくは図５に示したように、各ブロックのヘッダエリアや、プログラム・データエリアのブロックが連続するようになる。この論理アドレスと物理アドレスとの変換の計算式の一例を示すと、以下のようになる。なお、数値ｎは、１０進数表記で０から３１までの数字である。このｎを１６進数に変換した数値をＮ（ｈ）とする。物理アドレスの値を「１６進数：［ＰＡ（ｈ）］，ＰＡ［２０：０］」とし、論理アドレスの値を「１６進数：［ＬＡ（ｈ）］，ＬＡ［２０：０］」とし、ブロックＮ（ｈ）を用いて変換式を示すと、以下のようになる。
【００２３】
ＩＦ（００００００ｈ≦ＬＡ（ｈ）≦００ＦＦＥＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）
ＥＬＳＥＩＦ（００ＦＦＦ０ｈ≦ＬＡ（ｈ）≦０１ＦＦＤＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１０（ｈ）
ＥＬＳＥＩＦ（００ＦＦＥ０ｈ≦ＬＡ（ｈ）≦０２ＦＦＣＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋２０（ｈ）
ＥＬＳＥＩＦ（０２ＦＦＤ０ｈ≦ＬＡ（ｈ）≦０３ＦＦＢＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋３０（ｈ）
ＥＬＳＥＩＦ（０３ＦＦＣ０ｈ≦ＬＡ（ｈ）≦０４ＦＦＡＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋４０（ｈ）
ＥＬＳＥＩＦ（０４ＦＦＢ０ｈ≦ＬＡ（ｈ）≦０５ＦＦ９Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋５０（ｈ）
ＥＬＳＥＩＦ（０５ＦＦＡ０ｈ≦ＬＡ（ｈ）≦０６ＦＦ８Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋６０（ｈ）
ＥＬＳＥＩＦ（０６ＦＦ９０ｈ≦ＬＡ（ｈ）≦０７ＦＦ７Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋７０（ｈ）
ＥＬＳＥＩＦ（０７ＦＦ８０ｈ≦ＬＡ（ｈ）≦０８ＦＦ６Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋８０（ｈ）
ＥＬＳＥＩＦ（０８ＦＦ７０ｈ≦ＬＡ（ｈ）≦０９ＦＦ５Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋９０（ｈ）
ＥＬＳＥＩＦ（０９ＦＦ６０ｈ≦ＬＡ（ｈ）≦０ＡＦＦ４Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ａ０（ｈ）
ＥＬＳＥＩＦ（０ＡＦＦ５０ｈ≦ＬＡ（ｈ）≦０ＢＦＦ３Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｂ０（ｈ）
ＥＬＳＥＩＦ（０ＢＦＦ４０ｈ≦ＬＡ（ｈ）≦０ＣＦＦ２Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｃ０（ｈ）
ＥＬＳＥＩＦ（０ＣＦＦ３０ｈ≦ＬＡ（ｈ）≦０ＤＦＦ１Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｄ０（ｈ）
ＥＬＳＥＩＦ（０ＤＦＦ２０ｈ≦ＬＡ（ｈ）≦０ＥＦＦ０Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｅ０（ｈ）
ＥＬＳＥＩＦ（０ＥＦＦ１０ｈ≦ＬＡ（ｈ）≦０ＦＦＥＦＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｆ０（ｈ）
ＥＬＳＥＩＦ（０ＦＦＦ００ｈ≦ＬＡ（ｈ）≦１０ＦＥＥＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１００（ｈ）
ＥＬＳＥＩＦ（１０ＦＥＦ０ｈ≦ＬＡ（ｈ）≦１１ＦＥＤＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１１０Ｆ（ｈ）
ＥＬＳＥＩＦ（１１ＦＥＥ０ｈ≦ＬＡ（ｈ）≦１２ＦＥＣＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１２０（ｈ）
ＥＬＳＥＩＦ（１２ＦＥＤ０ｈ≦ＬＡ（ｈ）≦１３ＦＥＢＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１３０（ｈ）
ＥＬＳＥＩＦ（１３ＦＥＣ０ｈ≦ＬＡ（ｈ）≦１４ＦＥＡＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１４０（ｈ）
ＥＬＳＥＩＦ（１４ＦＥＢ０ｈ≦ＬＡ（ｈ）≦１５ＦＥ９Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１５０（ｈ）
ＥＬＳＥＩＦ（１５ＦＥＡ０ｈ≦ＬＡ（ｈ）≦１６ＦＥ８Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１６０（ｈ）
ＥＬＳＥＩＦ（１６ＦＥ９０ｈ≦ＬＡ（ｈ）≦１７ＦＥ７Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１７０（ｈ）
ＥＬＳＥＩＦ（１７ＦＥ８０ｈ≦ＬＡ（ｈ）≦１８ＦＥ６Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１８０（ｈ）
ＥＬＳＥＩＦ（１８ＦＥ７０ｈ≦ＬＡ（ｈ）≦１９ＦＥ５Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１９０（ｈ）
ＥＬＳＥＩＦ（１９ＦＥ６０ｈ≦ＬＡ（ｈ）≦１ＡＦＥ４Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ａ０（ｈ）
ＥＬＳＥＩＦ（１ＡＦＥ５０ｈ≦ＬＡ（ｈ）≦１ＢＦＥ３Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｂ０（ｈ）
ＥＬＳＥＩＦ（１ＢＦＥ４０ｈ≦ＬＡ（ｈ）≦１ＣＦＥ２Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｃ０（ｈ）
ＥＬＳＥＩＦ（１ＣＦＥ３０ｈ≦ＬＡ（ｈ）≦１ＤＦＥ１Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｄ０（ｈ）
ＥＬＳＥＩＦ（１ＤＦＥ２０ｈ≦ＬＡ（ｈ）≦１ＥＦＥ０Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｅ０（ｈ）
ＥＬＳＥＩＦ（１ＥＦＥ１０ｈ≦ＬＡ（ｈ）≦１ＦＦＤＦＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１Ｆ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ００ｈ≦ＬＡ（ｈ）≦１ＦＦＥ０Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＥＦＥ１０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ１０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ１Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＤＦＥ２０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ２０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ２Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＣＦＥ３０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ３０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ３Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＢＦＥ４０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ４０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ４Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＡＦＥ５０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ５０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ５Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１９ＦＥ６０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ６０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ６Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１８ＦＥ７０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ７０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ７Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１７ＦＥ８０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ８０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ８Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１６ＦＥ９０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ９０ｈ≦ＬＡ（ｈ）≦１ＦＦＥ９Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１５ＦＥＡ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥＡ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＡＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１４ＦＥＢ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥＢ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＢＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１３ＦＥＣ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥＣ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＣＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１２ＦＥＤ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥＤ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＤＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１１ＦＥＥ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥＥ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＥＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１０ＦＥＦ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥＦ０ｈ≦ＬＡ（ｈ）≦１ＦＦＥＦＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＦＦＦ００（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ００ｈ≦ＬＡ（ｈ）≦１ＦＦＦ０Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＥＦＦ１０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ１０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ１Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＤＦＦ２０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ２０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ２Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＣＦＦ３０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ３０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ３Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＢＦＦ４０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ４０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ４Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＡＦＦ５０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ５０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ５Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−９ＦＦ６０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ６０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ６Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−８ＦＦ７０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ７０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ７Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−７ＦＦ８０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ８０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ８Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−６ＦＦ９０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦ９０ｈ≦ＬＡ（ｈ）≦１ＦＦＦ９Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−５ＦＦＡ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦＡ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＡＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−４ＦＦＢ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦＢ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＢＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−３ＦＦＣ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦＣ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＣＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−２ＦＦＤ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦＤ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＤＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＦＦＥ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦＥ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＥＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＦＦＦ０（ｈ）
ＥＬＳＥＩＦ（１ＦＦＦＦ０ｈ≦ＬＡ（ｈ）≦１ＦＦＦＦＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）
【００２４】
一例を示すと、最初の
ＩＦ（００００００ｈ≦ＬＡ（ｈ）≦００ＦＦＥＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）
は、論理アドレスＬＡ（ｈ）が００００００ｈと００ＦＦＥＦｈの間にあるときに、物理アドレスＰＡ（ｈ）は論理アドレスＬＡ（ｈ）と同じ値であることを意味する。
【００２５】
同様に、
ＥＬＳＥＩＦ（００ＦＦＦ０ｈ≦ＬＡ（ｈ）≦０１ＦＦＤＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１０（ｈ）
は、論理アドレスＬＡ（ｈ）が００ＦＦＦ０ｈと０１ＦＦＤＦｈの間にあるときに、物理アドレスＰＡ（ｈ）は論理アドレスＬＡ（ｈ）に１０（ｈ）加算した値であることを意味する。以下、同様である。
【００２６】
次に、図２のアドレス変換装置１８を、上述したアドレス変換式を用いてワイヤードロジックで構成し、フラッシュメモリ１２の制御装置１４とともにプロセッサ１０とＩ／Ｆをとる。本実施例のフラッシュメモリ１２のブロック管理方法を説明すると、上述したように、最初に各ブロックのヘッダエリアの初期化（イニシャライズ）を行う。初期化の一例を示すと、次のようになる。
【００２７】
ブロック０のヘッダエリアでは、物理アドレスＰＡ［２０：０］の「００ＦＦＦＤｈ」から「００ＦＦＦＦｈ」にそれぞれ「００ｈ」を書き込み、「００ＦＦＦ６ｈ」から「００ＦＦＦＢｈに」現在の時刻をそれぞれ書き込む。次に、ブロック１のヘッダエリアでは、物理アドレスＰＡ［２０：０］の「０１ＦＦＦＤｈ」から「０１ＦＦＦＦｈ」にそれぞれ「００ｈ」を書き込み、「０１ＦＦＦ６ｈ」から「０１ＦＦＦＢｈ」に現在の時刻をそれぞれ書き込む。…………そして、昇順ブロックｘｘｈのヘッダエリアでは、物理アドレスＰＡ［２０：０］の「ｘｘＦＦＦＤｈ」から「ｘｘＦＦＦＦｈ」にそれぞれ「００ｈ」を書き込み、「ｘｘＦＦＦ６ｈ」から「ｘｘＦＦＦＢｈ」に現在の時刻をそれぞれ書き込む。…………最終ブロック１Ｆｈのヘッダエリアでは、物理アドレスＰＡ［２０：０］の「１ＦＦＦＦＤｈ」から「１ＦＦＦＦＦｈ」にそれぞれ「００ｈ」を書き込み、「１ＦＦＦＦ６ｈ」から「１ＦＦＦＦＢｈ」に現在の時刻をそれぞれ書き込んで初期化を終了する。
【００２８】
拡張記憶装置あるいは補助記憶装置としてフラッシュメモリを用いた本システムでは、データや実行プログラムなどは追記する手法で新たに更新していくことになる。この手法自体は従来の手法と同様である。しかし、データや実行プログラムの更新を繰り返す度に、不要なメモリエリアが拡大していく。そこで、データや実行プログラムの更新により不要となったデータ・実行プログラムやメモリフラグメンテーションを削除するために、メモリデータの再配置（デフラグメンテーション）を行い、不要なメモリエリアの縮小と再利用エリアの拡大を図るようにする。このとき、イレースするブロックの候補として、上述したように書換回数の少ない方のブロックを優先して消去する。もし、書換回数が同じで２つ以上の候補があるときは、その候補の以前の消去時刻の古いブロックを優先してイレースすることにする。この処理は、デフラグメンテーションプログラムにより、プロセッサ１０がフラッシュメモリ制御装置１４を介して行う。
【００２９】
具体的には、優先的に選ばれたブロックのヘッダエリアに記憶されている書換回数「Ｖ」を他のメモリあるいはレジスタに記憶し、そして次に該当ブロックをイレースするためのプログラム（イレースシーケンスルーチン）の実行に移る。このプログラムが終了後、そのブロックはイレースされたことになる。そして直ちに、ヘッダエリアの更新を行う。すなわち、書換回数を以前の回数に１インクリメントした値「Ｖ＋１」として新たに書き込み、更に現在の時刻を書き込む。この作業の終了後、通常のデータなどの追記や読み出しができる状態に戻す。
【００３０】
【実施例２】
この実施例２では、拡張記憶装置もしくは補助記憶装置に使用するフラッシュメモリ１２として、１メガビット×１６で合計３２個の３２キロワードのブロックをもつものを搭載したシステム構成となっている。このフラッシュメモリは、図８に示すような物理アドレスのメモリマップを持つ。前記実施例と同様に、各ブロックは、ＯＳプログラム又は制御プログラムが管理するために、１ブロック毎に自己のヘッダエリアを持つ。その内容であるブロックの消去回数や消去した時刻などは、図９に示すような構造で８ワード分をとる。なお、図９中に示すアドレスは、フラッシュメモリ１２の物理アドレスである。ブロックｎのヘッダエリアに記憶されている内容を参照して、ＯＳプログラム又は制御プログラムがブロックｎのブロック消去や書き換えを管理する。この管理方法は、前記実施例１と同様の手法で対応できる。
【００３１】
次に、各ブロックのヘッダエリアやプログラム・データエリアのブロックが連続するように、アドレス変換を行う。この論理アドレスから物理アドレスへのアドレス変換の計算式の一例を示すと、以下のようになる。なお、数値ｎ，数値Ｎ（ｈ），物理アドレスの値［ＰＡ（ｈ）］，ＰＡ［２０：１］，論理アドレスの値［ＬＡ（ｈ）］，ＬＡ［２０：１］は、前記実施例と同様である。
【００３２】
ＩＦ（０００００ｈ≦ＬＡ（ｈ）≦０７ＦＦ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）
ＥＬＳＥＩＦ（０７ＦＦ８ｈ≦ＬＡ（ｈ）≦０ＦＦＥＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋８（ｈ）
ＥＬＳＥＩＦ（０ＦＦＦ０ｈ≦ＬＡ（ｈ）≦１７ＦＥ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１０（ｈ）
ＥＬＳＥＩＦ（１７ＦＥ８ｈ≦ＬＡ（ｈ）≦１ＦＦＤＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋１８（ｈ）
ＥＬＳＥＩＦ（１ＦＦＥ０ｈ≦ＬＡ（ｈ）≦２７ＦＤ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋２０（ｈ）
ＥＬＳＥＩＦ（２７ＦＤ８ｈ≦ＬＡ（ｈ）≦２ＦＦＣＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋２８（ｈ）
ＥＬＳＥＩＦ（２ＦＦＤ０ｈ≦ＬＡ（ｈ）≦３７ＦＣ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋３０（ｈ）
ＥＬＳＥＩＦ（３７ＦＣ８ｈ≦ＬＡ（ｈ）≦３ＦＦＢＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋３８（ｈ）
ＥＬＳＥＩＦ（３ＦＦＣ０ｈ≦ＬＡ（ｈ）≦４７ＦＢ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋４０（ｈ）
ＥＬＳＥＩＦ（４７ＦＢ８ｈ≦ＬＡ（ｈ）≦４ＦＦＡＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋４８（ｈ）
ＥＬＳＥＩＦ（４ＦＦＢ０ｈ≦ＬＡ（ｈ）≦５７ＦＡ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋５０（ｈ）
ＥＬＳＥＩＦ（５７ＦＡ８ｈ≦ＬＡ（ｈ）≦５ＦＦ９Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋５８（ｈ）
ＥＬＳＥＩＦ（５ＦＦＡ０ｈ≦ＬＡ（ｈ）≦６７Ｆ９７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋６０（ｈ）
ＥＬＳＥＩＦ（６７Ｆ９８ｈ≦ＬＡ（ｈ）≦６ＦＦ８Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋６８（ｈ）
ＥＬＳＥＩＦ（６ＦＦ９０ｈ≦ＬＡ（ｈ）≦７７Ｆ８７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋７０（ｈ）
ＥＬＳＥＩＦ（７７Ｆ８８ｈ≦ＬＡ（ｈ）≦７ＦＦ７Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋７８（ｈ）
ＥＬＳＥＩＦ（７ＦＦ８０ｈ≦ＬＡ（ｈ）≦８７Ｆ７７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋８０（ｈ）
ＥＬＳＥＩＦ（８７Ｆ７８ｈ≦ＬＡ（ｈ）≦８ＦＦ６Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋８８（ｈ）
ＥＬＳＥＩＦ（８ＦＦ７０ｈ≦ＬＡ（ｈ）≦９７Ｆ６７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋９０（ｈ）
ＥＬＳＥＩＦ（９７Ｆ６８ｈ≦ＬＡ（ｈ）≦９ＦＦ５Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋９８（ｈ）
ＥＬＳＥＩＦ（９ＦＦ６０ｈ≦ＬＡ（ｈ）≦Ａ７Ｆ５７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ａ０（ｈ）
ＥＬＳＥＩＦ（Ａ７Ｆ５８ｈ≦ＬＡ（ｈ）≦ＡＦＦ４Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ａ８（ｈ）
ＥＬＳＥＩＦ（ＡＦＦ５０ｈ≦ＬＡ（ｈ）≦Ｂ７Ｆ４７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｂ０（ｈ）
ＥＬＳＥＩＦ（Ｂ７Ｆ４８ｈ≦ＬＡ（ｈ）≦ＢＦＦ３Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｂ８（ｈ）
ＥＬＳＥＩＦ（ＢＦＦ４０ｈ≦ＬＡ（ｈ）≦Ｃ７Ｆ３７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｃ０（ｈ）
ＥＬＳＥＩＦ（Ｃ７Ｆ３８ｈ≦ＬＡ（ｈ）≦ＣＦＦ２Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｃ８（ｈ）
ＥＬＳＥＩＦ（ＣＦＦ３０ｈ≦ＬＡ（ｈ）≦Ｄ７Ｆ２７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｄ０（ｈ）
ＥＬＳＥＩＦ（Ｄ７Ｆ２８ｈ≦ＬＡ（ｈ）≦ＤＦＦ１Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｄ８（ｈ）
ＥＬＳＥＩＦ（ＤＦＦ２０ｈ≦ＬＡ（ｈ）≦Ｅ７Ｆ１７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｅ０（ｈ）
ＥＬＳＥＩＦ（Ｅ７Ｆ１８ｈ≦ＬＡ（ｈ）≦ＥＦＦ０Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｅ８（ｈ）
ＥＬＳＥＩＦ（ＥＦＦ１０ｈ≦ＬＡ（ｈ）≦Ｆ７Ｆ０７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｆ０（ｈ）
ＥＬＳＥＩＦ（Ｆ７Ｆ０８ｈ≦ＬＡ（ｈ）≦ＦＦＥＦＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）＋Ｆ８（ｈ）
ＥＬＳＥＩＦ（ＦＦＦ００ｈ≦ＬＡ（ｈ）≦ＦＦＦ０７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｆ７Ｆ０８ｈ
ＥＬＳＥＩＦ（ＦＦＦ０８ｈ≦ＬＡ（ｈ）≦ＦＦＦ０Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＥＦＦ１０ｈ
ＥＬＳＥＩＦ（ＦＦＦ１０ｈ≦ＬＡ（ｈ）≦ＦＦＦ１７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｅ７Ｆ１８ｈ
ＥＬＳＥＩＦ（ＦＦＦ１８ｈ≦ＬＡ（ｈ）≦ＦＦＦ１Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＤＦＦ２０ｈ
ＥＬＳＥＩＦ（ＦＦＦ２０ｈ≦ＬＡ（ｈ）≦ＦＦＦ２７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｄ７Ｆ２８ｈ
ＥＬＳＥＩＦ（ＦＦＦ２８ｈ≦ＬＡ（ｈ）≦ＦＦＦ２Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＣＦＦ３０ｈ
ＥＬＳＥＩＦ（ＦＦＦ３０ｈ≦ＬＡ（ｈ）≦ＦＦＦ３７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｃ７Ｆ３８ｈ
ＥＬＳＥＩＦ（ＦＦＦ３８ｈ≦ＬＡ（ｈ）≦ＦＦＦ３Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＢＦＦ４０ｈ
ＥＬＳＥＩＦ（ＦＦＦ４０ｈ≦ＬＡ（ｈ）≦ＦＦＦ４７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−Ｂ７Ｆ４８ｈ
ＥＬＳＥＩＦ（ＦＦＦ４８ｈ≦ＬＡ（ｈ）≦ＦＦＦ４Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＡＦＦ５０ｈ
ＥＬＳＥＩＦ（ＦＦＦ５０ｈ≦ＬＡ（ｈ）≦ＦＦＦ５７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−Ａ７Ｆ５８ｈ
ＥＬＳＥＩＦ（ＦＦＦ５８ｈ≦ＬＡ（ｈ）≦ＦＦＦ５Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−９ＦＦ６０ｈ
ＥＬＳＥＩＦ（ＦＦＦ６０ｈ≦ＬＡ（ｈ）≦ＦＦＦ６７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−９７Ｆ６８ｈ
ＥＬＳＥＩＦ（ＦＦＦ６８ｈ≦ＬＡ（ｈ）≦ＦＦＦ６Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−８ＦＦ７０ｈ
ＥＬＳＥＩＦ（ＦＦＦ７０ｈ≦ＬＡ（ｈ）≦ＦＦＦ７７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−８７Ｆ７８ｈ
ＥＬＳＥＩＦ（ＦＦＦ７８ｈ≦ＬＡ（ｈ）≦ＦＦＦ７Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−７ＦＦ８０ｈ
ＥＬＳＥＩＦ（ＦＦＦ８０ｈ≦ＬＡ（ｈ）≦ＦＦＦ８７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−７７Ｆ８８ｈ
ＥＬＳＥＩＦ（ＦＦＦ８８ｈ≦ＬＡ（ｈ）≦ＦＦＦ８Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−６ＦＦ９０ｈ
ＥＬＳＥＩＦ（ＦＦＦ９０ｈ≦ＬＡ（ｈ）≦ＦＦＦ９７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−６７Ｆ９８ｈ
ＥＬＳＥＩＦ（ＦＦＦ９８ｈ≦ＬＡ（ｈ）≦ＦＦＦ９Ｆｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−５ＦＦＡ０ｈ
ＥＬＳＥＩＦ（ＦＦＦＡ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＡ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−５７ＦＡ８ｈ
ＥＬＳＥＩＦ（ＦＦＦＡ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＡＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−４ＦＦＢ０ｈ
ＥＬＳＥＩＦ（ＦＦＦＢ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＢ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−４７ＦＢ８ｈ
ＥＬＳＥＩＦ（ＦＦＦＢ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＢＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−３ＦＦＣ０ｈ
ＥＬＳＥＩＦ（ＦＦＦＣ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＣ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−３７ＦＣ８ｈ
ＥＬＳＥＩＦ（ＦＦＦＣ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＣＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−２ＦＦＤ０ｈ
ＥＬＳＥＩＦ（ＦＦＦＤ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＤ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−２７ＦＤ８ｈ
ＥＬＳＥＩＦ（ＦＦＦＤ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＤＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１ＦＦＥ０ｈ
ＥＬＳＥＩＦ（ＦＦＦＥ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＥ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−１７ＦＥ８ｈ
ＥＬＳＥＩＦ（ＦＦＦＥ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＥＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−ＦＦＦ０ｈ
ＥＬＳＥＩＦ（ＦＦＦＦ０ｈ≦ＬＡ（ｈ）≦ＦＦＦＦ７ｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）−７ＦＦ８ｈ
ＥＬＳＥＩＦ（ＦＦＦＦ８ｈ≦ＬＡ（ｈ）≦ＦＦＦＦＦｈ）
ＰＡ（ｈ）＝ＬＡ（ｈ）
【００３３】
次に、図２のアドレス変換装置１８を、上述したアドレス変換式を用いてワイヤードロジックで構成し、フラッシュメモリ１２の制御装置１４とともにプロセッサ１０とＩ／Ｆをとる。このようにして、前記実施例と同様に、ヘッダエリアにおける書換えの管理・制御とプログラム・データエリアのブロック間を連続化するアドレスマップへの変換が可能となる。
【００３４】
【他の実施例】
この発明には数多くの実施の形態があり、以上の開示に基づいて多様に改変することが可能である。例えば、次のようなものも含まれる。
（１）前記実施例１，２では、ハードロジックによってアドレス変換装置を実現したが、アドレス変換用のＲＯＭを使用し、テーブル参照方式によって論理アドレスから物理アドレスへのアドレス変換を行うようにしてもよい。すなわち、論理アドレスをＲＯＭのアドレス側に供給し、物理アドレスをＲＯＭのデータ側から出力する。ＲＯＭのチップイネーブルやアウトプットイネーブルはアサートしたままにして、アドレスコントロールとする。このＲＯＭに、前記実施例で示したようなアドレス変換式を展開したテーブルを記憶すればよい。
【００３５】
（２）前記形態はフラッシュメモリに本発明を適用したものであるが、他の類似するメモリがフラッシュメモリと同じ書込み，読出し機能を備えており、かつ、書込前ブロック消去特性を有するメモリであれば、同様に適用可能である。
（３）前記実施例は、バイト単位やワード（１６ビットや３２ビット）単位による操作の場合であるが、他のデータ単位であっても、同様に適用可能である。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、次のような効果がある。
（１）対応するヘッダエリアとプログラム・データエリアが、メモリの同一ブロック内となるようにアドレス変換を行うので、ブロックの書換回数を低減して、高速のアクセスが可能となる。また、ヘッダエリア用のメモリを必要とせず、コストの削減を可能にする。
（２）アドレス変換によって、プロセッサ側からみたときにプログラム・データエリアのブロックが連続するようになり、メモリ領域の無駄を省くとともに、主記憶装置に実行プログラムをロードすることなく、拡張記憶装置もしくは補助記憶装置上でプログラムの実行が可能となる。
【図面の簡単な説明】
【図１】本発明を利用したシステムの一例のブロック図である。
【図２】本発明の一形態の主要部を示すブロック図である。
【図３】論理アドレスから物理アドレスにアドレス変換するための、メモリマッピングの手法を示す概念図である。
【図４】ブロック消去機能をもつ汎用のフラッシュメモリにおける物理アドレスのメモリマッピングと、ヘッダエリア及びプログラム・データエリアの関係を示す図である。
【図５】フラッシュメモリの物理アドレスとプロセッサの論理アドレスの関係を示す図である。
【図６】実施例１におけるフラッシュメモリのメモリマップを示す図である。
【図７】実施例１におけるフラッシュメモリのブロックｎにおける詳細な構造のメモリマップを示す図である。
【図８】実施例２におけるフラッシュメモリのメモリマップを示す図である。
【図９】実施例２におけるフラッシュメモリのブロックｎにおける詳細な構造のメモリマップを示す図である。
【符号の説明】
１０…プロセッサ
１２…フラッシュメモリ
１４…フラッシュメモリ制御装置
１６…ＲＡＭ
１８…アドレス変換装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a storage device having a flash memory and a flash memory management method, and more specifically to an improvement in an efficient flash memory management method.
[0002]
[Background Art]
Generally, electrically erasable programmable read only memories (EEPROMs), including flash type floating gate transistors, are readily available on the market today. These so-called flash memories are nonvolatile memories similar in function and performance to EPROM memories, and further have a function of enabling a programmable operation in a circuit for erasing blocks divided in the memory. In a flash memory, the content of a previously written block area is rewritten by erasing the block area in advance.
[0003]
In a typical computer system, a program of an operating system (hereinafter, simply referred to as “OS”) performs data management of a data storage device of the system. The attributes of a data storage device that are necessary and sufficient to achieve compatibility with an OS program are such that data can be read from and written to any location on the data storage device. is there. However, in the case of a flash memory, data cannot be written to an area to which data has already been written unless data in that area is erased. For this reason, flash memories are not compatible with typical existing OS programs.
[0004]
Focusing on such a point, software that enables a flash memory to be managed by an existing OS program has been proposed in the prior art. In this prior art program, the flash memory is operated as a "write once read multiple times" device or as a "write multiple read multiple times" device. The former is a device that cannot reuse a memory area that has been previously written, and can be used as an auxiliary storage device or an extended storage device. In the latter, an auxiliary storage device (semiconductor file storage device) having control for reducing the number of times of rewriting of the flash memory is provided in the area in which a previously written memory area can be reused.
[0005]
[Problems to be solved by the invention]
According to the apparatus described in the prior art described above, a ROM executable program is operated on an extended storage device using a flash memory without having a control structure for reducing the number of rewrites. That is, when rewriting data in the flash memory, it is necessary to erase all blocks at once and then store the data. An auxiliary storage device (semiconductor file storage device) is known as a device having a control structure for reducing the number of times of rewriting of the flash memory, but a device capable of executing a program on an extended storage device using the flash memory. Not in In order to reduce the number of rewrites in the auxiliary storage device, there is a method of storing the information (rewrite number table) in a different memory, but the cost is high. Further, in the method of storing data on the same flash memory, data cannot be arranged completely continuously.
[0006]
The present invention focuses on the above points, and an object of the present invention is to provide a device having a control structure for reducing the number of times of rewriting of a flash memory on an extended storage device using the flash memory. Another object is to enable a program to be executed on an extended storage device without loading the program into a main storage device. Still another object is to provide an auxiliary storage device using a flash memory as a memory management device for converting a continuous logical address to a discontinuous physical address while having a control structure for reducing the number of rewrites. Is to reduce the overhead for access and to enable high-speed access.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a storage device including a flash memory for erasing storage contents in units of blocks, wherein a first area for storing management information of its own block and a main information for storing main information are stored. A second area to be provided for each block, and a first address conversion means for converting a physical address and a logical address so that the first area of the adjacent block becomes a continuous logical address; And a second address conversion unit that converts a physical address and a logical address so that a second area of the adjacent block has a continuous logical address.
[0008]
Another invention is a flash type memory management method for erasing storage contents in block units, wherein a first area for storing management information of its own block and a second area for storing main information are provided. A physical address and a logical address are converted so that the first area of the adjacent block is a continuous logical address, and the logical address of the second area of the adjacent block is continuous. The conversion of the physical address and the logical address is performed so that
[0009]
The above and other objects, features and advantages of the present invention will become apparent from the following detailed description and the accompanying drawings.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail. The present invention is applied to a computer system including an extended or auxiliary storage device including a processor 10, a flash memory 12, and a control device 14, and a RAM (main storage device) 16, as shown in FIG. 1, for example. In order to reduce the number of times of rewriting, the flash memory 12 stores an area (header area) having rewriting information (erase information) in block units of the flash memory 12 and programs and data on the flash memory 12. It has an area (program data area) (see FIG. 4 described later). The flash memory control device 14 has a role of generating signals such as read, write, and chip select for the flash memory 12 and interfacing (I / F) the flash memory 12 from the processor 10.
[0011]
The header area describes, for example, the number of times of erasing and the time. Here, if the logical address of the processor 10 can be divided into units of the number of blocks of the flash memory 12 and stored in the flash memory 12, the number of times of rewriting of the flash memory 12 can be reduced and the management method of the flash memory 12 can be simplified. . That is, if the data to be rewritten extends over a plurality of blocks, the rewriting process must be performed on the plurality of blocks. However, if data to be rewritten is in one block, only that block needs to be rewritten, and the number of times of rewriting of the flash memory 12 can be reduced to simplify management.
[0012]
Therefore, the memory mapping shown in FIG. 3 is performed using the device shown in FIG. That is, the header area and the program / data area are divided into units of the number of blocks. Then, the divided areas are efficiently arranged in block units in the flash memory. That is, the divided header area and the divided program / data area, which need to be rewritten at the same time, are arranged so as to be included in the same block. Such an arrangement is realized by an address translation device 20 that translates a logical address of the processor 10 into a physical address of the flash memory 12.
[0013]
FIG. 4 shows an example of a memory map of the flash memory 12 having a block structure. This example is a flash memory capable of storing L × (m + 1) bytes, each block being L bytes and having a total of m + 1 blocks. Assuming that P bytes are required as a header area having information such as the number of times of rewriting of the flash memory 12 for managing each block, a header area of P × (m + 1) bytes is required as a whole. Therefore, this system has a program data area of (LP) × (m + 1) bytes.
[0014]
The address conversion device 18 shown in FIG. 2 performs conversion on the flash memory 12 having such an area configuration. More specifically, as shown in FIG. 5, in the logical address of the processor 10, the header area of each block is sequentially arranged as block 0, block 1,..., Block m. On the other hand, in the program data area, the block 0, block 1,... As a result, the header area of each block is arranged with a continuous logical address. Similarly, the program / data area of each block is also arranged with consecutive logical addresses.
[0015]
In such an address arrangement, it is assumed that, for example, it is necessary to rewrite data included in the program data area n. In terms of the logical address of the processor 10, a total of two blocks, the block including the header area of the program data area n and the block corresponding to the program data area n, must be rewritten. However, when viewed from the physical address of the flash memory 12, the program data area n is in the same block as the corresponding header area. Therefore, only that block needs to be rewritten.
[0016]
As described above, according to the present embodiment, a high-speed management program that reduces the number of times of rewriting of the flash memory reads information in the header area, and can easily implement rewriting or additional writing of an execution program or data. Further, since the blocks of the program / data area are continuously arranged on the logical address, it is possible to realize an extended storage device and an auxiliary storage device having a data structure with no useless empty space, and a flash memory. The operation of the execution program becomes possible. Furthermore, since the header area is stored in a block managed by itself, there is no need for a separate memory area for the header area.
[0017]
Explaining how to manage each block of the flash memory, "FFh (hexadecimal notation)" is initially stored in the header area. Since the flash memory cannot be used as an extended storage device or an auxiliary storage device unless it is initialized, the flash memory stores the rewrite count of 0 times and the current time in the header area of block 0, and similarly stores the rewrite count of 0 times in the header area of block 1. The current time is stored, and so on until the last block is stored in ascending order.
[0018]
In a system using a flash memory as an extended storage device or an auxiliary storage device, it is customary to store data and an execution program in a memory in a structure to be additionally written. In the structure to be added, the updated data and the execution program are added, but the previous data and the execution program are invalidated. Then, as the data and the execution program are repeatedly updated, a useless memory area is expanded. Therefore, it is necessary to relocate the memory area on the flash memory. At this time, as a block candidate to be erased, erasing is performed with priority given to the block with the least number of rewrites. At this time, if there are a plurality of blocks having the same number of rewrites and one of the blocks needs to be erased, the erase operation is performed with priority given to the earlier block erase time.
[0019]
When actually erasing a block, a program for temporarily erasing the previous rewrite count “U” stored in the header area of the block in another memory or register, and then erasing the block in the flash memory, is used. Erase and initialize the target block (header area and data program area). Immediately thereafter, a value “U + 1” obtained by incrementing the previous rewrite count by “1” is written into the header area of the block, and at the same time, the current time is also written. Then, the data program is rearranged as necessary. Hereinafter, examples of the present embodiment will be described.
[0020]
Embodiment 1
As shown in FIG. 1, in a system having a processor 10, which is a general-purpose CPU or a general-purpose microcomputer, a high-speed accessible RAM 16, a flash memory 12, and an extended storage device or an auxiliary storage device including its control device 14, In the present embodiment, it is assumed that a flash memory 12 used for an extended storage device or an auxiliary storage device having a total of 32 64 Kbyte blocks of 2 Mbit × 8 is mounted.
[0021]
This flash memory 12 has a memory map of physical addresses as shown in FIG. Each block has its own header area for each block to be managed by the OS program or the control program. In the header area, the number of times the block has been erased, the time at which the block was erased, and the like are recorded in the header area in a structure as shown in FIG. The addresses shown in FIG. 7 are physical addresses of the flash memory 12. With reference to the contents stored in the header area of the block n, the OS program or the control program manages the erasure or rewrite of the block n.
[0022]
The physical address of the flash memory 12 is converted into a logical address as viewed from the processor 10, and as shown in FIG. 3 or 5, the header area of each block and the blocks of the program data area become continuous. An example of a formula for calculating the conversion between the logical address and the physical address is as follows. The numerical value n is a number from 0 to 31 in decimal notation. A numerical value obtained by converting n into a hexadecimal number is defined as N (h). The value of the physical address is “hexadecimal: [PA (h)], PA [20: 0]”, and the value of the logical address is “hexadecimal: [LA (h)], LA [20: 0]”. The following shows the conversion equation using the block N (h).
[0023]
IF (000000h ≦ LA (h) ≦ 00FFEFh)
PA (h) = LA (h)
ELSE IF (00FFFF0h ≦ LA (h) ≦ 01FFDFh)
PA (h) = LA (h) +10 (h)
ELSE IF (00FFE0h ≦ LA (h) ≦ 02FFCFh)
PA (h) = LA (h) +20 (h)
ELSE IF (02FFD0h ≦ LA (h) ≦ 03FFBFh)
PA (h) = LA (h) +30 (h)
ELSE IF (03FFC0h ≦ LA (h) ≦ 04FFAFh)
PA (h) = LA (h) +40 (h)
ELSE IF (04FFB0h ≦ LA (h) ≦ 05FF9Fh)
PA (h) = LA (h) +50 (h)
ELSE IF (05FFA0h ≦ LA (h) ≦ 06FF8Fh)
PA (h) = LA (h) +60 (h)
ELSE IF (06FF90h ≦ LA (h) ≦ 07FF7Fh)
PA (h) = LA (h) +70 (h)
ELSE IF (07FF80h ≦ LA (h) ≦ 08FF6Fh)
PA (h) = LA (h) +80 (h)
ELSE IF (08FF70h ≦ LA (h) ≦ 09FF5Fh)
PA (h) = LA (h) +90 (h)
ELSE IF (09FF60h ≦ LA (h) ≦ 0AFF4Fh)
PA (h) = LA (h) + A0 (h)
ELSE IF (0AFF50h ≦ LA (h) ≦ 0BFF3Fh)
PA (h) = LA (h) + B0 (h)
ELSE IF (0BFF40h ≦ LA (h) ≦ 0CFF2Fh)
PA (h) = LA (h) + C0 (h)
ELSE IF (0CFF30h ≦ LA (h) ≦ 0DFF1Fh)
PA (h) = LA (h) + D0 (h)
ELSE IF (0DFF20h ≦ LA (h) ≦ 0EFF0Fh)
PA (h) = LA (h) + E0 (h)
ELSE IF (0EFF10h ≦ LA (h) ≦ 0FFEFFh)
PA (h) = LA (h) + F0 (h)
ELSE IF (0FFF00h ≦ LA (h) ≦ 10FEEFh)
PA (h) = LA (h) +100 (h)
ELSE IF (10FEFOh ≦ LA (h) ≦ 11FEDFh)
PA (h) = LA (h) + 110F (h)
ELSE IF (11FEE0h ≦ LA (h) ≦ 12FECFh)
PA (h) = LA (h) +120 (h)
ELSE IF (12FED0h ≦ LA (h) ≦ 13FEBFh)
PA (h) = LA (h) +130 (h)
ELSE IF (13FECOh ≦ LA (h) ≦ 14FEAFh)
PA (h) = LA (h) +140 (h)
ELSE IF (14FEB0h ≦ LA (h) ≦ 15FE9Fh)
PA (h) = LA (h) +150 (h)
ELSE IF (15FEA0h ≦ LA (h) ≦ 16FE8Fh)
PA (h) = LA (h) +160 (h)
ELSE IF (16FE90h ≦ LA (h) ≦ 17FE7Fh)
PA (h) = LA (h) +170 (h)
ELSE IF (17FE80h ≦ LA (h) ≦ 18FE6Fh)
PA (h) = LA (h) +180 (h)
ELSE IF (18FE70h ≦ LA (h) ≦ 19FE5Fh)
PA (h) = LA (h) +190 (h)
ELSE IF (19FE60h ≦ LA (h) ≦ 1AFE4Fh)
PA (h) = LA (h) + 1A0 (h)
ELSE IF (1AFE50h ≦ LA (h) ≦ 1BFE3Fh)
PA (h) = LA (h) + 1B0 (h)
ELSE IF (1BFE40h ≦ LA (h) ≦ 1CFE2Fh)
PA (h) = LA (h) + 1C0 (h)
ELSE IF (1CFE30h ≦ LA (h) ≦ 1DFE1Fh)
PA (h) = LA (h) + 1D0 (h)
ELSE IF (1DFE20h ≦ LA (h) ≦ 1EFE0Fh)
PA (h) = LA (h) + 1E0 (h)
ELSE IF (1EFE10h ≦ LA (h) ≦ 1FFDFFh)
PA (h) = LA (h) + 1F0 (h)
ELSE IF (1FFE00h ≦ LA (h) ≦ 1FFE0Fh)
PA (h) = LA (h) -1 EFE10 (h)
ELSE IF (1FFE10h ≦ LA (h) ≦ 1FFE1Fh)
PA (h) = LA (h) -1 DFE20 (h)
ELSE IF (1FFE20h ≦ LA (h) ≦ 1FFE2Fh)
PA (h) = LA (h) -1 CFE30 (h)
ELSE IF (1FFE30h ≦ LA (h) ≦ 1FFE3Fh)
PA (h) = LA (h) -1BFE40 (h)
ELSE IF (1FFE40h ≦ LA (h) ≦ 1FFE4Fh)
PA (h) = LA (h) -1AFE50 (h)
ELSE IF (1FFE50h ≦ LA (h) ≦ 1FFE5Fh)
PA (h) = LA (h) -19FE60 (h)
ELSE IF (1FFE60h ≦ LA (h) ≦ 1FFE6Fh)
PA (h) = LA (h) -18FE70 (h)
ELSE IF (1FFE70h ≦ LA (h) ≦ 1FFE7Fh)
PA (h) = LA (h) -17FE80 (h)
ELSE IF (1FFE80h ≦ LA (h) ≦ 1FFE8Fh)
PA (h) = LA (h) -16FE90 (h)
ELSE IF (1FFE90h ≦ LA (h) ≦ 1FFE9Fh)
PA (h) = LA (h) -15FEA0 (h)
ELSE IF (1FFEA0h ≦ LA (h) ≦ 1FFEAFh)
PA (h) = LA (h) -14FEB0 (h)
ELSE IF (1FFEB0h ≦ LA (h) ≦ 1FFEBFh)
PA (h) = LA (h) -13FECO (h)
ELSE IF (1FFEC0h ≦ LA (h) ≦ 1FFECFh)
PA (h) = LA (h) -12FED0 (h)
ELSE IF (1FFED0h ≦ LA (h) ≦ 1FFEDFh)
PA (h) = LA (h) -11FEE0 (h)
ELSE IF (1FFEE0h ≦ LA (h) ≦ 1FFEEFh)
PA (h) = LA (h) -10FEFO (h)
ELSE IF (1FFEF0h ≦ LA (h) ≦ 1FFEFFFh)
PA (h) = LA (h) -FFF00 (h)
ELSE IF (1FFF00h ≦ LA (h) ≦ 1FFF0Fh)
PA (h) = LA (h) -EFF10 (h)
ELSE IF (1FFF10h ≦ LA (h) ≦ 1FFF1Fh)
PA (h) = LA (h) -DFF20 (h)
ELSE IF (1FFF20h ≦ LA (h) ≦ 1FFF2Fh)
PA (h) = LA (h) -CFF30 (h)
ELSE IF (1FFF30h ≦ LA (h) ≦ 1FFF3Fh)
PA (h) = LA (h) -BFF40 (h)
ELSE IF (1FFF40h ≦ LA (h) ≦ 1FFF4Fh)
PA (h) = LA (h) -AFF50 (h)
ELSE IF (1FFF50h ≦ LA (h) ≦ 1FFF5Fh)
PA (h) = LA (h) -9FF60 (h)
ELSE IF (1FFF60h ≦ LA (h) ≦ 1FFF6Fh)
PA (h) = LA (h) -8FF70 (h)
ELSE IF (1FFF70h ≦ LA (h) ≦ 1FFF7Fh)
PA (h) = LA (h) -7FF80 (h)
ELSE IF (1FFF80h ≦ LA (h) ≦ 1FFF8Fh)
PA (h) = LA (h) -6FF90 (h)
ELSE IF (1FFF90h ≦ LA (h) ≦ 1FFF9Fh)
PA (h) = LA (h) -5FFA0 (h)
ELSE IF (1FFFA0h ≦ LA (h) ≦ 1FFFAFh)
PA (h) = LA (h) -4FFB0 (h)
ELSE IF (1FFFB0h ≦ LA (h) ≦ 1FFFFBFh)
PA (h) = LA (h) -3FFC0 (h)
ELSE IF (1FFFC0h ≦ LA (h) ≦ 1FFFCFh)
PA (h) = LA (h) -2FFD0 (h)
ELSE IF (1FFFD0h ≦ LA (h) ≦ 1FFFFDFh)
PA (h) = LA (h) -1FFE0 (h)
ELSE IF (1FFFE0h ≦ LA (h) ≦ 1FFFEh)
PA (h) = LA (h) -FFF0 (h)
ELSE IF (1FFFF0h ≦ LA (h) ≦ 1FFFFFh)
PA (h) = LA (h)
[0024]
As an example, the first
IF (000000h ≦ LA (h) ≦ 00FFEFh)
PA (h) = LA (h)
Means that when the logical address LA (h) is between 000000h and 00FFEFh, the physical address PA (h) has the same value as the logical address LA (h).
[0025]
Similarly,
ELSE IF (00FFFF0h ≦ LA (h) ≦ 01FFDFh)
PA (h) = LA (h) +10 (h)
Means that when the logical address LA (h) is between 00FFF0h and 01FFDFh, the physical address PA (h) is a value obtained by adding 10 (h) to the logical address LA (h). Hereinafter, the same applies.
[0026]
Next, the address translation device 18 of FIG. 2 is configured by wired logic using the above-described address translation formula, and interfaces with the processor 10 together with the control device 14 of the flash memory 12. The block management method of the flash memory 12 according to the present embodiment will be described. As described above, first, the header area of each block is initialized (initialized). An example of the initialization is as follows.
[0027]
In the header area of block 0, “00h” is written to “00FFFDh” to “00FFFFh” of the physical address PA [20: 0], and the current time is written to “00FFFFh” to “00FFFBh”. Next, in the header area of block 1, “00h” is written into “01FFFDh” to “01FFFFh” of the physical address PA [20: 0], and the current time is written into “01FFFFh” from “01FFF6h”. ...... In the header area of the ascending block xxh, "00h" is written into "xxFFFDh" to "xxFFFFh" of the physical address PA [20: 0], and the current time is written into "xxFFFF6h" to "xxFFFBh". Write each. In the header area of the last block 1Fh, "00h" is written to "1FFFFDh" to "1FFFFFh" of the physical address PA [20: 0], and the current time is written to "1FFFF6h" to "1FFFFBh", respectively. To end the initialization.
[0028]
In this system using a flash memory as an extended storage device or an auxiliary storage device, data, execution programs, and the like are newly updated by a method of appending. This method itself is the same as the conventional method. However, each time the data or the execution program is updated, an unnecessary memory area is expanded. Therefore, in order to delete data / execution programs and memory fragmentation that have become unnecessary due to updating of data and execution programs, memory data is relocated (defragmentation) to reduce unnecessary memory areas and increase reuse areas. So that At this time, as a block candidate to be erased, the block having the smaller number of rewrites is erased with priority as described above. If the number of rewrites is the same and there are two or more candidates, the erase of the candidate with the oldest erase time is prioritized and erased. This processing is performed by the processor 10 via the flash memory control device 14 by the defragmentation program.
[0029]
Specifically, the number of rewrites “V” stored in the header area of the block selected preferentially is stored in another memory or register, and then a program (erase sequence routine) for erasing the corresponding block is executed. ). After this program ends, the block has been erased. Then, the header area is immediately updated. That is, the number of rewrites is newly written as a value “V + 1” obtained by incrementing the previous number by one, and the current time is further written. After this work is completed, the state is returned to a state in which normal data can be additionally written or read.
[0030]
Embodiment 2
In the second embodiment, the flash memory 12 used for the expansion storage device or the auxiliary storage device has a system configuration in which a flash memory of 1 megabit × 16 and having a total of 32 blocks of 32 kilowords is mounted. This flash memory has a memory map of physical addresses as shown in FIG. As in the above embodiment, each block has its own header area for each block to be managed by the OS program or control program. The contents, such as the number of erasures of the block and the erasure time, take eight words in the structure shown in FIG. The addresses shown in FIG. 9 are physical addresses of the flash memory 12. With reference to the contents stored in the header area of the block n, the OS program or the control program manages block erasure and rewrite of the block n. This management method can be handled by the same method as in the first embodiment.
[0031]
Next, address conversion is performed so that the header area of each block and the blocks of the program data area are continuous. An example of a calculation formula for the address conversion from the logical address to the physical address is as follows. The numerical value n, numerical value N (h), physical address value [PA (h)], PA [20: 1], logical address value [LA (h)], LA [20: 1] are the same as those described above. Same as in the example.
[0032]
IF (00000h ≦ LA (h) ≦ 07FF7h)
PA (h) = LA (h)
ELSE IF (07FF8h ≦ LA (h) ≦ 0FFEFh)
PA (h) = LA (h) +8 (h)
ELSE IF (0FFF0h ≦ LA (h) ≦ 17FE7h)
PA (h) = LA (h) +10 (h)
ELSE IF (17FE8h ≦ LA (h) ≦ 1FFDFh)
PA (h) = LA (h) +18 (h)
ELSE IF (1FFE0h ≦ LA (h) ≦ 27FD7h)
PA (h) = LA (h) +20 (h)
ELSE IF (27FD8h ≦ LA (h) ≦ 2FFCFh)
PA (h) = LA (h) +28 (h)
ELSE IF (2FFD0h ≦ LA (h) ≦ 37FC7h)
PA (h) = LA (h) +30 (h)
ELSE IF (37FC8h ≦ LA (h) ≦ 3FFBFh)
PA (h) = LA (h) +38 (h)
ELSE IF (3FFC0h ≦ LA (h) ≦ 47FB7h)
PA (h) = LA (h) +40 (h)
ELSE IF (47FB8h ≦ LA (h) ≦ 4FFAFh)
PA (h) = LA (h) +48 (h)
ELSE IF (4FFB0h ≦ LA (h) ≦ 57FA7h)
PA (h) = LA (h) +50 (h)
ELSE IF (57FA8h ≦ LA (h) ≦ 5FF9Fh)
PA (h) = LA (h) +58 (h)
ELSE IF (5FFA0h ≦ LA (h) ≦ 67F97h)
PA (h) = LA (h) +60 (h)
ELSE IF (67F98h ≦ LA (h) ≦ 6FF8Fh)
PA (h) = LA (h) +68 (h)
ELSE IF (6FF90h ≦ LA (h) ≦ 77F87h)
PA (h) = LA (h) +70 (h)
ELSE IF (77F88h ≦ LA (h) ≦ 7FF7Fh)
PA (h) = LA (h) +78 (h)
ELSE IF (7FF80h ≦ LA (h) ≦ 87F77h)
PA (h) = LA (h) +80 (h)
ELSE IF (87F78h ≦ LA (h) ≦ 8FF6Fh)
PA (h) = LA (h) +88 (h)
ELSE IF (8FF70h ≦ LA (h) ≦ 97F67h)
PA (h) = LA (h) +90 (h)
ELSE IF (97F68h ≦ LA (h) ≦ 9FF5Fh)
PA (h) = LA (h) +98 (h)
ELSE IF (9FF60h ≦ LA (h) ≦ A7F57h)
PA (h) = LA (h) + A0 (h)
ELSE IF (A7F58h ≦ LA (h) ≦ AFF4Fh)
PA (h) = LA (h) + A8 (h)
ELSE IF (AFF50h ≦ LA (h) ≦ B7F47h)
PA (h) = LA (h) + B0 (h)
ELSE IF (B7F48h ≦ LA (h) ≦ BFF3Fh)
PA (h) = LA (h) + B8 (h)
ELSE IF (BFF40h ≦ LA (h) ≦ C7F37h)
PA (h) = LA (h) + C0 (h)
ELSE IF (C7F38h ≦ LA (h) ≦ CFF2Fh)
PA (h) = LA (h) + C8 (h)
ELSE IF (CFF30h ≦ LA (h) ≦ D7F27h)
PA (h) = LA (h) + D0 (h)
ELSE IF (D7F28h ≦ LA (h) ≦ DFF1Fh)
PA (h) = LA (h) + D8 (h)
ELSE IF (DFF20h ≦ LA (h) ≦ E7F17h)
PA (h) = LA (h) + E0 (h)
ELSE IF (E7F18h ≦ LA (h) ≦ EFF0Fh)
PA (h) = LA (h) + E8 (h)
ELSE IF (EFF10h ≦ LA (h) ≦ F7F07h)
PA (h) = LA (h) + F0 (h)
ELSE IF (F7F08h ≦ LA (h) ≦ FFEFFh)
PA (h) = LA (h) + F8 (h)
ELSE IF (FFF00h ≦ LA (h) ≦ FFF07h)
PA (h) = LA (h) -F7F08h
ELSE IF (FFF08h ≦ LA (h) ≦ FFF0Fh)
PA (h) = LA (h) -EFF10h
ELSE IF (FFF10h ≦ LA (h) ≦ FFF17h)
PA (h) = LA (h) -E7F18h
ELSE IF (FFF18h ≦ LA (h) ≦ FFF1Fh)
PA (h) = LA (h) -DFF20h
ELSE IF (FFF20h ≦ LA (h) ≦ FFF27h)
PA (h) = LA (h) -D7F28h
ELSE IF (FFF28h ≦ LA (h) ≦ FFF2Fh)
PA (h) = LA (h) -CFF30h
ELSE IF (FFF30h ≦ LA (h) ≦ FFF37h)
PA (h) = LA (h) -C7F38h
ELSE IF (FFF38h ≦ LA (h) ≦ FFF3Fh)
PA (h) = LA (h) -BFF40h
ELSE IF (FFF40h ≦ LA (h) ≦ FFF47h)
PA (h) = LA (h) -B7F48h
ELSE IF (FFF48h ≦ LA (h) ≦ FFF4Fh)
PA (h) = LA (h) -AFF50h
ELSE IF (FFF50h ≦ LA (h) ≦ FFF57h)
PA (h) = LA (h) -A7F58h
ELSE IF (FFF58h ≦ LA (h) ≦ FFF5Fh)
PA (h) = LA (h) -9FF60h
ELSE IF (FFF60h ≦ LA (h) ≦ FFF67h)
PA (h) = LA (h) -97F68h
ELSE IF (FFF68h ≦ LA (h) ≦ FFF6Fh)
PA (h) = LA (h) -8FF70h
ELSE IF (FFF70h ≦ LA (h) ≦ FFF77h)
PA (h) = LA (h) -87F78h
ELSE IF (FFF78h ≦ LA (h) ≦ FFF7Fh)
PA (h) = LA (h) -7FF80h
ELSE IF (FFF80h ≦ LA (h) ≦ FFF87h)
PA (h) = LA (h) -77F88h
ELSE IF (FFF88h ≦ LA (h) ≦ FFF8Fh)
PA (h) = LA (h) -6FF90h
ELSE IF (FFF90h ≦ LA (h) ≦ FFF97h)
PA (h) = LA (h) -67F98h
ELSE IF (FFF98h ≦ LA (h) ≦ FFF9Fh)
PA (h) = LA (h) -5FFA0h
ELSE IF (FFFA0h ≦ LA (h) ≦ FFFA7h)
PA (h) = LA (h) -57FA8h
ELSE IF (FFFA8h ≦ LA (h) ≦ FFFAFh)
PA (h) = LA (h) -4FFB0h
ELSE IF (FFFB0h ≦ LA (h) ≦ FFFB7h)
PA (h) = LA (h) -47FB8h
ELSE IF (FFFB8h ≦ LA (h) ≦ FFFFh)
PA (h) = LA (h) -3FFC0h
ELSE IF (FFFC0h ≦ LA (h) ≦ FFFC7h)
PA (h) = LA (h) -37FC8h
ELSE IF (FFFC8h ≦ LA (h) ≦ FFFCFh)
PA (h) = LA (h) -2FFD0h
ELSE IF (FFFD0h ≦ LA (h) ≦ FFFD7h)
PA (h) = LA (h) -27FD8h
ELSE IF (FFFD8h ≦ LA (h) ≦ FFFDFh)
PA (h) = LA (h) -1FFE0h
ELSE IF (FFFE0h ≦ LA (h) ≦ FFFE7h)
PA (h) = LA (h) -17FE8h
ELSE IF (FFFE8h ≦ LA (h) ≦ FFFEh)
PA (h) = LA (h) -FFF0h
ELSE IF (FFFF0h ≦ LA (h) ≦ FFFF7h)
PA (h) = LA (h) -7FF8h
ELSE IF (FFFF8h ≦ LA (h) ≦ FFFFFh)
PA (h) = LA (h)
[0033]
Next, the address translation device 18 of FIG. 2 is configured by wired logic using the above-described address translation formula, and interfaces with the processor 10 together with the control device 14 of the flash memory 12. In this manner, similarly to the above-described embodiment, management and control of rewriting in the header area and conversion to an address map that makes blocks between the program and data areas continuous can be performed.
[0034]
[Other embodiments]
The present invention has many embodiments, and can be variously modified based on the above disclosure. For example, the following is also included.
(1) In the first and second embodiments, the address translation device is realized by hardware logic. However, it is also possible to use a ROM for address translation and perform address translation from a logical address to a physical address by a table reference method. Good. That is, the logical address is supplied to the address side of the ROM, and the physical address is output from the data side of the ROM. Address control is performed while the chip enable and output enable of the ROM are kept asserted. In this ROM, a table obtained by expanding the address conversion formula as shown in the above embodiment may be stored.
[0035]
(2) In the above embodiment, the present invention is applied to a flash memory. However, another similar memory has the same write / read function as the flash memory, and has a block erase characteristic before writing. If so, it is equally applicable.
(3) The above embodiment is directed to a case of operation in units of bytes or words (16 bits or 32 bits). However, the present invention can be similarly applied to other data units.
[0036]
【The invention's effect】
As described above, the present invention has the following effects.
(1) Since the address conversion is performed so that the corresponding header area and program / data area are in the same block of the memory, the number of times of rewriting of the block can be reduced and high-speed access can be performed. In addition, a memory for a header area is not required, and cost can be reduced.
(2) By the address conversion, blocks of the program data area become continuous when viewed from the processor side, so that the memory area is not wasted and the execution program is not loaded into the main storage device, and the extended storage device or The program can be executed on the auxiliary storage device.
[Brief description of the drawings]
FIG. 1 is a block diagram of an example of a system using the present invention.
FIG. 2 is a block diagram illustrating a main part of one embodiment of the present invention.
FIG. 3 is a conceptual diagram showing a memory mapping method for performing address conversion from a logical address to a physical address.
FIG. 4 is a diagram showing a relationship between memory mapping of physical addresses in a general-purpose flash memory having a block erasing function, and a header area and a program data area.
FIG. 5 is a diagram showing a relationship between a physical address of a flash memory and a logical address of a processor.
FIG. 6 is a diagram illustrating a memory map of a flash memory according to the first embodiment.
FIG. 7 is a diagram showing a memory map of a detailed structure in a block n of the flash memory according to the first embodiment.
FIG. 8 is a diagram illustrating a memory map of a flash memory according to a second embodiment.
FIG. 9 is a diagram showing a memory map of a detailed structure in a block n of a flash memory according to a second embodiment.
[Explanation of symbols]
10. Processor
12 Flash memory
14 Flash memory controller
16 ... RAM
18 ... Address translation device

Claims

A storage device having a flash memory for erasing storage contents in block units,
A first area for storing management information of its own block and a second area for storing main information are provided for each block,
First address conversion means for converting a physical address and a logical address so that the first area of the adjacent block is a continuous logical address;
Second address translation means for translating a physical address and a logical address so that a second area of the adjacent block is a continuous logical address;
A storage device comprising:

A flash memory management method for erasing stored contents in block units,
A first area for storing management information of its own block and a second area for storing main information are provided for each block,
The conversion between the physical address and the logical address is performed so that the first area of the adjacent block is a continuous logical address,
A method of managing a flash memory, comprising: converting a physical address and a logical address so that a second area of an adjacent block has a continuous logical address.