JP3550618B2

JP3550618B2 - Digital identification circuit

Info

Publication number: JP3550618B2
Application number: JP2000024596A
Authority: JP
Inventors: 公一佐野; 浩一村田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2000-02-02
Filing date: 2000-02-02
Publication date: 2004-08-04
Anticipated expiration: 2020-02-02
Also published as: JP2001217881A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路で構成される送受信器等に使用するディジタル識別回路において、入力するデータ信号を外部クロック信号により識別する技術及び複数の入力データ信号を時分割して多重する技術に関するものである。
【０００２】
【従来の技術】
従来から、共鳴トンネルダイオード（ＲｅｓｏｎａｎｔＴｕｎｎｅｌｉｎｇＤｉｏｄｅ：ＲＴＤ）と電流変調器を用いて入力データ信号を識別し、電気信号に変換する識別回路として、図８に示すような回路が知られている（参考文献：Ｋ．Ｓａｎｏ，Ｋ．Ｍｕｒａｔａ，Ｔ．Ａｋｅｙｏｓｉ，Ｎ．Ｓｈｉｍｉｚｕ，Ｔ．Ｏｔｓｕｊｉ，Ｍ．Ｙａｍａｍｏｔｏ，Ｔ．Ｉｓｈｉｂａｓｈｉ，ａｎｄＭ．Ｙａｍａｍｏｔｏ，”Ｕｌｔｒａ−ｆａｓｔｏｐｔｏｅｌｅｃｔｒｏｎｉｃｃｉｒｃｕｉｔｕｓｉｎｇｒｅｓｏｎａｎｔｔｕｎｎｅｌｉｎｇｄｉｏｄｅｓａｎｄｕｎｉ−ｔｒａｖｅｌｉｎｇ−ｃａｒｒｉｅｒｐｈｏｔｏｄｉｏｄｅ”，ＩＥＥＥｌｅｃｔｒｏｎｉｃｓＬｅｔｔｅｒｓ，Ｖｏｌ．３４，Ｎｏ．２，ｐｐ．２１５−２１６（１９９８））。この図８の回路において、ＲＴＤａはドライバ用共鳴トンネルダイオード、ＲＴＤｂはロード（負荷）用共鳴トンネルダイオードである。ＰＤは光入力データ信号ＤＴを直接受光受信し、電流へ変換するために電流変調器として働く高速・高出力のフォトダイオードである。６１はクロック信号Ｖｃｋが印加するクロック端子、６２は出力信号Ｖｏｕｔが出力する出力端子である。
【０００３】
図９の（ａ）、（ｂ）はこの識別回路の動作原理説明図である。図中、Ａはドライバ用共鳴トンネルダイオードＲＴＤａの電流電圧曲線にフォトダイオードＰＤの光電流による変調電流の寄与を考慮した曲線、Ｂはロード用共鳴トンネルダイオードＲＴＤｂの電流電圧曲線を基にした負荷曲線である。
【０００４】
なお、ドライバ用共鳴トンネルダイオードＲＴＤａのサイズをロード用共鳴トンネルダイオードＲＴＤｂのそれより小さくすることで、光電流が無い状態ではドライバ用共鳴トンネルダイオードＲＴＤａのピーク電流値は、図９（ｂ）に示すように、ロード用共鳴トンネルダイオードＲＴＤｂのそれよりも小さくなっている。
【０００５】
負荷曲線Ｂと電圧軸の交点は、この識別回路に加えられるクロック信号Ｖｃｋの電圧値に等しい。このクロック信号Ｖｃｋがロウレベルからハイレベルヘ遷移するに伴い、負荷曲線Ｂは図９（ａ）、（ｂ）において左から右に、つまり高電圧側へと移動する。逆に、クロック信号Ｖｃｋがハイレベルからロウレベルに遷移する場合は、右から左へと移動する。
【０００６】
負荷曲線Ｂの右から左への移動の際に、フォトダイオードＰＤの光電流が存在する場合は、その電流分が曲線Ａに加算され、図９（ａ）に示すように曲線Ａのピーク値が負荷曲線Ｂのそれより大きい状態で移動し、動作点Ｃは最終的に低電圧側へ遷移する。逆に、光電流が存在しない場合は、曲線Ａのピーク値は負荷曲線Ｂのそれより小さい状態で移動し、動作点Ｃは最終的に高電圧側へ遷移する。
【０００７】
このように、図８の回路は、クロック信号Ｖｃｋがロウレベルとのきは動作点Ｃは低電圧側のみで安定する（単安定）するが、そのクロック信号Ｖｃｋがハイレベルとのきは、光データ信号の有無（電流変調の有無）によって、その動作点Ｃが低電圧側（電流変調有り：図９（ａ））、又は高電圧側（電流変調無し：図９（ｂ））の２つのいずれかで安定する（双安定）ので、単安定／双安定回路とも呼ばれている。
【０００８】
図１０はこの図８の識別回路の動作を示す信号波形図である。この回路はクロック信号Ｖｃｋの立ち上がり時の光電流の有無を識別し、クロック信号電圧Ｖｃｋがハイレベルの間はその識別した状態を保持する。すなわち、この識別回路では、光電流が存在するときは出力電圧Ｖｏｕｔをロウレベルとして、光電流が存在しない時はハイレベルとして識別し、保持する動作が行われる。クロック信号Ｖｃｋがロウレベルになると、出力電圧Ｖｏｕｔは必ずロウレベルに遷移する。以上により、出力電圧Ｖｏｕｔの波形はＲＺ（ＲｅｔｕｒｎｔｏＺｅｒｏ）信号となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述の共鳴トンネルダイオードと電流変調器を用い、入力データ信号を識別する識別回路に関しては、以下に示す問題がある。
【００１０】
まず、図８に示した識別回路の構成では、その出力が前記したようにＲＺ信号であるため、出力信号に含まれる周波数成分がビットレートＢ（ｂｉｔ／ｓ）で動作するとき最高ではＢ（Ｈｚ）となり高くなる。これに対し、トランジスタで構成される一般的な識別回路（例えば、Ｅ．Ｓａｎｏｅｔ．ａｌ．，”４０Ｇｂｉｔ／ｓｄｅｃｉｓｉｏｎＩＣｕｓｉｎｇＩｎＰ／ＩｎＧａＡｓｃｏｍｏｓｉｔｅ−ｃｏｌｌｅｃｔｏｒｈｅｔｅｒｏｊｕｎｃｔｉｏｎｂｉｐｏｌａｒｔｒａｎｓｉｓｔｏｒ ” ，ＩＥＥＥｌｅｃｔｒｏｎ．Ｌｅｔｔ．，Ｖｏｌ．３５，Ｎｏ．１４，ｐｐ．１１９４−１１９５（１９９９））では、出力はＮＲＺ（ＮｏｎＲｅｔｕｒｎｔｏＺｅｒｏ）信号であり、ビットレートＢ（ｂｉｔ／ｓ）で動作するとき最高でも約０．７Ｂ（Ｈｚ）の周波数成分が出力信号に含まれるにとどまる。このため識別回路の後段に接続されるバッファ回路の帯域としては、図８に示した共鳴トンネルダイオードによる識別回路の方がより高いものが必要になってしまう。
【００１１】
次に、図８に示した識別回路の構成では、その出力がＲＺ信号であるため、識別結果が出力される時間がＮＲＺ信号出力の識別回路の場合よりも短い。この様子を図１１に示す。なお、この図１１の波形は出力波形を動作周期時間（動作ビットレートの逆数）の整数倍の時間毎に折り返して示したものであり、アイパターンと呼ばれている。図８の識別回路の場合のようにＲＺ信号出力では、識別結果が出力される時間は図中のＴ_ＲＺであり、ＮＲＺ出力のＴ_ＮＲＺよりも短い。このため後段に分離回路（例えば、Ｔ．Ｏｔｓｕｊｉｅｔ．ａｌ．，”４０Ｇｂｉｔ／ｓ，ｆｕｌｌｙ−ｉｎｔｅｇｒａｔｅｄ１：２ｄｅｍｕｌｔｉｐｌｅｘｅｒＩＣｕｓｉｇＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎｐＨＥＭＴｓ”，ＩＥＥＥｌｅｃｔｒｏｎ．Ｌｅｔｔ．，Ｖｏｌ．３３，Ｎｏ．１６，ｐｐ．１４０９−１４１０（１９９７））が接続されるとき、その分離回路が正常動作を行うデータの位相範囲も狭くなってしまう。
【００１２】
さらに、共鳴トンネルダイオード等のトンネルダイオードと電流変調器を用いて、複数の入力データ信号を時分割多重化する回路に関しては、これまでに知られていない。複数のデータを識別しその後多重化するような多機能回路をトンネルダイオードと電流変調器のみで構成することは困難であった。
【００１３】
本発明は以上の問題点を鑑みて成されたものであり、その目的はトンネルダイオードを使用したディジタル識別回路において、後段回路への要求条件を緩和するべく出力信号をＮＲＺタイプにし、また複数データの時分割多重化を実現したディジタル識別回路を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するため第１の発明は、一端がクロック端子に接続された第１のトンネルダイオードの他端に第２のトンネルダイオードの一端と出力端子を共通接続し、前記第２のトンネルダイオードの他端を電源端子に接続した構成を有するｎ個（ｎは整数）の単安定／双安定回路と、該ｎ個の単安定／双安定回路の各々の出力端子に個々に接続されるｎ個の電流変調器と、前記ｎ個の単安定／双安定回路の各々の出力端子がｎ個の入力端子に１：１対応で個々に接続される論理和回路又は論理和否定回路とを具備し、前記ｎ個の電流変調器に入力データ信号を印加又は分配し、前記ｎ個の単安定／双安定回路のクロック端子に前記入力データ信号のビットレートの１／ｎの周波数でデューティー比が１：ｎ−１であるｎ個の互いに異なったクロック信号を個々に印加し、ｉ番目（ｉは１〜ｎの整数）の前記クロック端子に印加されるクロック信号の位相が１番目の前記クロック端子に印加されるクロック信号から３６０×（ｉ−１）／ｎ度だけ遅れ、前記論理和回路又は前記論理和否定回路の出力端子から出力信号を取り出し、識別動作を行うようにした。
【００１５】
第２の発明は、一端がクロック端子に接続された第１のトンネルダイオードの他端に第２のトンネルダイオードの一端と出力端子を共通接続し、前記第２のトンネルダイオードの他端を電源端子に接続した構成を有するｎ個（ｎは整数）の単安定／双安定回路と、該ｎ個の単安定／双安定回路の各々の出力端子に個々に接続されるｎ個の電流変調器と、前記ｎ個の単安定／双安定回路の各々の出力端子が１：１対応で個々に接続されるｎ個の入力端子及びｎ個の入力切替端子を有するセレクタ回路とを具備し、前記ｎ個の電流変調器に入力データ信号を印加又は分配し、前記ｎ個の単安定／双安定回路のクロック端子及び前記セレクタ回路のｎ個の入力切替端子に前記入力データ信号のビットレートの１／ｎの周波数でデューティー比が１：ｎ−１であるｎ個の互いに異なったクロック信号を個々に印加し、ｉ番目（ｉは１〜ｎの整数）の前記クロック端子及び前記入力切替端子に印加されるクロック信号の位相が１番目の前記クロック端子に印加されるクロック信号から３６０×（ｉ−１）／ｎ度だけ遅れ、前記セレクタ回路の出力端子から出力信号を取り出し、識別動作を行うようにした。
【００１６】
第３の発明は、一端がクロック端子に接続された第１のトンネルダイオードの他端に第２のトンネルダイオードの一端と出力端子を共通接続し、前記第２のトンネルダイオードの他端を電源端子に接続した構成を有するｎ個（ｎは整数）の単安定／双安定回路と、該ｎ個の単安定／双安定回路の各々の出力端子に個々に接続されるｎ個の電流変調器と、前記ｎ個の単安定／双安定回路の各々の出力端子がｎ個の入力端子に１：１対応で個々に接続される論理和回路又は論理和否定回路とを具備し、前記ｎ個の電流変調器に各々独立の入力データ信号を印加し、前記ｎ個の単安定／双安定回路のクロック端子に前記入力データ信号のビットレートに等しい周波数でデューティー比が１：ｎ−１であるｎ個の互いに異なったクロック信号を個々に印加し、ｉ番目（ｉは１〜ｎの整数）の前記クロック端子に印加されるクロック信号の位相が１番目の前記クロック端子に印加されるクロック信号から３６０×（ｉ−１）／ｎ度だけ遅れ、前記論理和回路又は前記論理和否定回路の出力端子から出力信号を取り出し、前記入力データ信号の時分割多重動作を行うようにした。
【００１７】
第４の発明は、一端がクロック端子に接続された第１のトンネルダイオードの他端に第２のトンネルダイオードの一端と出力端子を共通接続し、前記第２のトンネルダイオードの他端を電源端子に接続した構成を有するｎ個（ｎは整数）の単安定／双安定回路と、該ｎ個の単安定／双安定回路の各々の出力端子に個々に接続されるｎ個の電流変調器と、前記ｎ個の単安定／双安定回路の各々の出力端子が１：１対応で個々に接続されるｎ個の入力端子及びｎ個の入力切替端子を有するセレクタ回路とを具備し、前記ｎ個の電流変調器に各々独立の入力データ信号を印加し、前記ｎ個の単安定／双安定回路のクロック端子及び前記セレクタ回路のｎ個の入力切替端子に前記入力データ信号のビットレートの１／ｎの周波数でデューティー比が１：ｎ−１であるｎ個の互いに異なったクロック信号を個々に印加し、ｉ番目（ｉは１〜ｎの整数）の前記クロック端子及び前記入力切替端子に印加されるクロック信号の位相が１番目の前記クロック端子に印加されるクロック信号から３６０×（ｉ−１）／ｎ度だけ遅れ、前記セレクタ回路の出力端子から出力信号を取り出し、前記入力データ信号の時分割多重動作を行うようにした。
【００１８】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態のディジタル識別回路の回路図である。図中、１は第１の単安定／双安定回路であり、直列接続されたロード用共鳴トンネルダイオードＲＴＤ１、ドライバ用共鳴トンネルダイオードＲＴＤ２と、そのドライバ用共鳴トンネルダイオードＲＴＤ２に並列接続されたフォトダイオードＰＤ１からなる。１１はクロック信号Ｖｃｋ１が印加するクロック端子、１２電圧Ｖｓｓ１が印加する電源端子である。
【００１９】
２は第２の単安定／双安定回路であり、直列接続されたロード用共鳴トンネルダイオードＲＴＤ３、ドライバ用共鳴トンネルダイオードＲＴＤ４と、そのドライバ用共鳴トンネルダイオードＲＴＤ４に並列接続されたフォトダイオードＰＤ２からなる。２１はクロック信号Ｖｃｋ２が印加するクロック端子、２２は前記と同じ電圧ＶＳＳ１が印加する電源端子である。
【００２０】
３は論理和否定（ＮＯＲ）回路であり、ソースとドレインが共通接続されたトランジスタＦＥＴ１，ＦＥＴ２、及びその共通ドレインと接地（ＧＮＤ）間に接続された負荷抵抗ＲＬからなる。３１は共通ソースに印加される電圧ＶＳＳ２の電源端子、３２は共通ドレインから引き出した出力端子である。トランジスタＦＥＴ１のゲートは共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２の共通接続点（出力電圧Ｖ１）に接続され、トランジスタＦＥＴ２のゲートは共鳴トンネルダイオードＲＴＤ３，ＲＴＤ４の共通接続点（出力電圧Ｖ２）に接続されている。
【００２１】
両方の単安定／双安定回路１，２の電源端子１２，２２の電圧Ｖｓｓ１としては、その出力電圧Ｖ１，Ｖ２のロウレベルに相当するバイアス電圧が印加される。また、論理和否定回路３の電源端子３１の電圧Ｖｓｓ２としては、トランジスタＦＥＴ１，ＦＥＴ２が動作状態になるようなバイアス電圧が印加される。
【００２２】
さて、入力光データ信号ＤＴは、両方のフォトダイオードＰＤ１，ＰＤ２にそれぞれ同時に照射される。また、電気クロック信号Ｖｃｋ１，Ｖｃｋ２はクロック端子１１，２１に印加される。出力信号Ｖｏｕｔは出力端子３２から出力する。
【００２３】
図２は図１の識別回路の動作波形を示す図である。信号ＤＴ、Ｖ１，Ｖ２，Ｖｏｕｔに関しては入力光データ信号ＤＴの時間周期の整数倍で重ね書きした「アイパターン」として表現している。
【００２４】
図２をもとに本識別回路の動作について説明する。ＲＺタイプの入力光データ信号ＤＴは、従来の技術で説明した原理に基づき、クロック信号Ｖｃｋ１，Ｖｃｋ２の立ち上がりで単安定／双安定回路１，２にそれぞれ論理反転して読み込まれ、電圧Ｖ１、Ｖ２として出力する。ここで、クロック信号Ｖｃｋｌ，Ｖｃｋ２は入力光データ信号ＤＴのビットレートの１／２の周波数を有し、お互いに位相が１８０度ずれていることから、単安定／双安定回路１，２はそれぞれその入力光データ信号ＤＴを１ビットおきに交互に読み込む。
【００２５】
さらに、単安定／双安定回路１，２に読み込まれた入力光データ信号ＤＴはクロック信号Ｖｃｋｌ，Ｖｃｋ２がハイレベルの間だけ保持されるが、それらのクロック信号Ｖｃｋｌ，Ｖｃｋ２の周波数が入力光データ信号ＤＴのビットレートの１／２であるために、読み込まれたデータの出力時間は入力光データ信号ＤＴの時間周期まで延長される。
【００２６】
以上の一連の動作から、単安定／双安定回路１，２の出力信号Ｖ１，Ｖ２は、図２に示したように、入力光データ信号ＤＴをクロック信号Ｖｃｋｌ，Ｖｃｋ２の立ち上がりで１ビットおきに交互に読み込み、かつデータの出力時間が入力光データ信号ＤＴの時間周期に等しいようなＲＺ波形となる。また、出力信号Ｖ１，Ｖ２のデータ時間の位相関係は、お互いに１８０度ずれる。この出力信号Ｖ１，Ｖ２の論理和否定を論理和否定回路３で取ると、クロック信号Ｖｃｋ１，Ｖｃｋ２のタイミングで識別されたＮＲＺ信号が出力信号Ｖｏｕｔとして出力される。
【００２７】
以上から、本実施形態のディジタル識別回路では、出力信号をＮＲＺ信号で得ることができ、データの「０」、「１」の情報の持続時間を長くできるので、後段のデータ分離回路が正常動作する位相範囲を広くでき、低速動作が可能となる。また、本識別回路では電源がＶｓｓ１，Ｖｓｓ２の２個ですむ。
【００２８】
［第２の実施形態］
図３は第２の実施形態のディジタル識別回路を示す図である。ここでは、第１の実施形態における単安定／双安定回路中１，２のフォトダイオードＰＤ１，ＰＤ２の代用として、トランジスタＦＥＴ３，ＦＥＴ４及びフォトダイオードＰＤ３が用いられている。４１は電圧Ｖｓｓ３の印加する電源端子、４２はトランジスタＦＥＴ３，ＦＥＴ４のバイアス電圧Ｖｒｅｆを印加するバイアス端子である。
【００２９】
これらのトランジスタＦＥＴ３，ＦＥＴ４，フォトダイオードＰＤ３による回路構成は、１個の光入力データ信号で複数の単安定／双安定素子を動作させるよう工夫したものである（特願平１０−１８９１２８，村田浩一、佐野公一）。このトランジスタＦＥＴ３，ＦＥＴ４、フォトダイオードＰＤ３以外の回路構成については、図１の第１の実施形態と全く同じである。
【００３０】
信号及び電源の印加に関しても、トランジスタＦＥＴ３，ＦＥＴ４及びフォトダイオードＰＤ３に関わる以外の部分の関しては第１の実施形態と同じである。
【００３１】
ここで、トランジスタＦＥＴ３，ＦＥＴ４及びフォトダイオードＰＤ３に関わる部分の信号及び電源の印加に関して説明する。バイアス端子４２には、トランジスタＦＥＴ３とＦＥＴ４を動作状態にするような条件のバイアス電圧が印加される。また電源端子４２にはトランジスタＦＥＴ３，ＦＥＴ４を飽和領域にし、かつフォトダイオードＰＤ３が高速動作に適したバイアス条件になるような電圧が印加される。また、光入力データ信号ＤＴはフォトダイオードＰＤ３にのみ照射される。
【００３２】
本識別回路の動作について説明する。光入力データ信号ＤＴはフォトダイオードＰＤ３に照射され、電流信号に変換される。この電流信号はトランジスタＦＥＴ３，ＦＥＴ４を通じて２つの単安定／双安定回路１，２に分配されるので、それらの単安定／双安定回路１，２は図１に示した第１の実施形態と同様な動作を行う。論理和否定回路３の部分についても第１の実施形態と同様であることから、同様の動作が行われる。
【００３３】
その結果、第１の実施形態と同様に、図２に示したような波形で本識別回路は動作し、出力端子３２の出力信号Ｖｏｕｔはクロック信号Ｖｃｋ１，Ｖｃｋ２のタイミングで識別されたＮＲＺ信号となる。また、本実施形態では、フォトダイオードが１個で済む利点がある。
【００３４】
［第３の実施形態］
図４は第３の実施形態のディジタル識別回路を示す図である。この識別回路は図３に示した第２の実施形態を変形したもので、フォトダイオードＰＤ４を単安定／双安定回路１，２のトランジスタＦＥＴ３，ＦＥＴ４のゲートと電圧Ｖｓｓ４の電源端子５１との間に接続し、同ゲートと接地間に抵抗Ｒ１を接続し、そのトランジスタＦＥＴ３，ＦＥＴ４のソースを電圧Ｖｓｓ５の電源端子５２に接続したものである。他は第２の実施形態と同様である。
【００３５】
電源端子５１にはフォトダイオードＰＤ４に光入力データ信号ＤＴが入射したときトランジスタＦＥＴ３，ＦＥＴ４が遮断するような電圧Ｖｓｓ４が印加され、電源端子５２にはトランジスタＦＥＴ３，ＦＥＴ４が動作状態になるような電圧Ｖｓｓ５が印加される。
【００３６】
本識別回路の動作について説明する。光入力データ信号ＤＴはフォトダイオードＰＤ４に照射され、電流信号に変換されるので、トランジスタＦＥＴ３，ＦＥＴ４のゲート電位を低下させ、そのトランジスタＦＥＴ３，ＦＥＴ４を遮断させる。このため、本実施形態では光入力データ信号ＤＴが印加したとき出力電圧Ｖ１，Ｖ２としては論理反転しない信号が得られる。論理和否定回路３の部分については第１の実施形態と同様であることから、同様の動作が行われる。
【００３７】
その結果、第１の実施形態と同様に、図２に示したような波形で本識別回路は動作し、出力端子３２の出力信号Ｖｏｕｔはクロック信号Ｖｃｋ１，Ｖｃｋ２のタイミングで識別されたＮＲＺ信号となる。
【００３８】
［第４の実施形態］
図５は第４の実施形態のディジタル識別回路を示す図である。この識別回路は図３に示した第２の実施形態における論理和否定回路３の部分をセレクタ回路６に置き換えたものとなっている。
【００３９】
本識別回路に印加されるクロック信号Ｖｃｋ１，Ｖｃｋ２，ＤＴ及び電圧Ｖｓｓ１，Ｖｓｓ３、Ｖｒｅｆについては、セレクタ回路５の部分を除いては第２の実施形態と全く同じである。
【００４０】
セレクタ回路６には、入力端子Ｄ１，Ｄ２にそれぞれ単安定／双安定回路１，２の出力信号Ｖ１，Ｖ２が印加され、入力切替端子Ｓ１，Ｓ２にそれぞれ単安定／双安定回路１，２に印加されるものと同じクロック信号Ｖｃｋ１，Ｖｃｋ２が選択信号として加えられる。また出力信号Ｖｏｕｔはセレクタ回路５の出力端子ＯＵＴから取り出される。
【００４１】
本識別回路の回路動作について図２の波形図をもとに説明する。２つの単安定／双安定回路１，２に関しては、図３に示した第２の実施形態と同様な動作を行う。よって、２つの単安定／双安定回路１，２の出力信号は図２のＶ１，Ｖ２に示したような波形となる。
【００４２】
セレクタ回路６は、入力切替端子Ｓ１に加えられる信号がハイイレベルの時は入力端子Ｄ１に加えられた信号を出力し、入力切替端子Ｓ２に加えられる信号がハイレベルの時は入力端子Ｄ２に加えられた信号を出力する。ここで、入力切替端子Ｓ１，Ｓ２にはぞれぞれクロック信号Ｖｃｋｌ，Ｖｃｋ２が、また入力端子Ｄ１，Ｄ２には単安定／双安定回路１，２の出力信号Ｖ１，Ｖ２がそれぞれ印加されているので、セレクタ回路６の出力端子ＯＵＴの信号波形は図２に示した出力信号Ｖｏｕｔのような波形になる。
【００４３】
よって本識別回路もまた、図２に示したような波形のように動作し、出力信号Ｖｏｕｔはクロック信号Ｖｃｋ１，Ｖｃｋ２のタイミングで識別されたＮＲＺ信号となる。また、本実施形態では、セレクタ回路６の部分を入出力インターフェースとしてよく用いられているＳＣＦＬ（ＳｏｕｒｃｅＣｏｕｐｌｅｄＦＥＴＬｏｇｉｃ）やＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ）で構成可能である。
【００４４】
なお、図１に示した第１の実施形態や図４に示した第３の実施形態の識別回路についても、本実施形態と同様に論理和否定回路３をセレクタ回路６に置換した構成に変形することができる。
【００４５】
［第５の実施形態］
図６は第５の実施形態の識別回路を示す図である。本識別回路は、図１に示した第１の実施形態での回路構成と同様である。また、この識別回路に印加される電源についても第１の実施形態と同様である。
【００４６】
ところが、本識別回路に印加される入力光データ信号については、第１の入力光データ信号ＤＴ１はフォトダイオードＰＤ１に、第２の入力光データ信号ＤＴ２はフォトダイオードＰＤ２にそれぞれ個別に照射される。電気クロック信号Ｖｃｋ１、Ｖｃｋ２はクロック端子１１，２１にそれぞれ印加される。出力信号Ｖｏｕｔは、論理和否定回路３中の出力端子３２から取り出される。
【００４７】
図７に本実施形態の識別回路の動作波形を示す。図中、信号ＤＴ１，ＤＴ２，Ｖ１，Ｖ２、Ｖｏｕｔに関しては入力光データ信号ＤＴ１，ＤＴ２の時間周期の整数倍で重ね書きした「アイパターン」として表現している。
【００４８】
図７をもとに本識別回路の動作について説明する。入力光データ信号ＤＴ１，ＤＴ２は、従来の技術で説明した原理に基づき、クロック信号Ｖｃｋ１，Ｖｃｋ２の立ち上がりで単安定／双安定回路１，２にそれぞれ論理反転して読み込まれ、そのクロック信号Ｖｃｋ１，Ｖｃｋ２がハイレベルの間だけ保持される。ここで、クロック信号Ｖｃｋ１，Ｖｃｋ２はお互いに位相が１８０度ずれていることから、出力信号Ｖ１，Ｖ２に関してもお互いに位相が１８０度ずれる。この出力信号Ｖ１，Ｖ２の論理和否定を論理和否定回路３で取ると、１ビット毎に入力光データ信号ＤＴ１，ＤＴ２それぞれが交互に詰め込まれ、時分割で多重化された信号出力Ｖｏｕｔが得られる。
【００４９】
なお、ここでは図１の構成に異なる光入力データ信号ＤＴ１，ＤＴ２を入力する場合について述べたが、図３、図５の第２、第４の実施形態ではトランジスタＦＥＴ３，ＦＥＴ４の個々のソースと電源端子４１との間に異なる光入力データ信号ＤＴ１、ＤＴ２を受光するフォトダイオードを個々に接続すれば良く、また図４の第３の実施形態ではトランジスタＦＥＴ３，ＦＥＴ４の個々のゲートと電源端子５１との間に異なる光入力データ信号ＤＴ１、ＤＴ２を受光するフォトダイオードを個々に接続し、個々のゲートとグランドとの間に抵抗Ｒ１を個々に接続すれば良い。
【００５０】
［その他の実施形態］
以上説明した識別回路の例では、共鳴トンネルダイオードＲＴＤ１〜ＲＴＤ４を用いているが、これを通常のトンネルダイオードに置き換えても同様の動作作用効果が得られるのはもちろんである。
【００５１】
また以上の例では、入力光データ信号／電流の変換器として入力光に対応するようフォトダイオードを用いているが、これを電気電圧入力に対応するようトランジスタに置き換えても同様の効果が得られるのは言うまでもない。例えば、図４の回路ではフォトダイオードＰＤを除去して、ＦＥＴ３，ＦＥＴ４のゲートを共通接続のまま（識別動作）、又は分離して（時分割多重動作）そこに電気データ信号を入力させれば良い。
【００５２】
さらに、以上の例では使用トランジスタとしてＦＥＴ（電界効果トランジスタ）を用いたが、これをバイポーラトランジスタに置き換えても同様の効果が得られる。また、論理和否定回路は論理和（ＯＲ）回路構成であっても良い。
【００５３】
さらに、以上の例では単安定／双安定回路の数が２、論理和否定回路やセレクタ回路の入力端子の数が２の場合を想定しているが、この数を３以上の整数ｎに設定することもできる。このときは、クロック信号をｎ個として、そのクロック周波数をデータ信号のビットレートの１／ｎ、デューティー比を１：ｎ−１、ｉ番目（ｉは１〜ｎの整数）のクロック信号の位相を１番目のクロック信号から３６０×（ｉ−１）／ｎ度だけ遅れるように設定することにより、同様の効果が得られる。
【００５４】
【発明の効果】
以上から本発明のディジタル識別回路によれば、出力信号をＮＲＺタイプにすることが可能であるため、後段に接続されるバッファ回路や分離回路等への要求条件を緩和することが出来る。また本発明によれば、トンネルダイオードと電流変調器を用いた時分割多重化回路を新たに提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のディジタル識別回路の回路図である。
【図２】図１の回路の動作波形図である。
【図３】本発明の第２の実施形態のディジタル識別回路の回路図である。
【図４】本発明の第３の実施形態のディジタル識別回路の回路図である。
【図５】本発明の第４の実施形態のディジタル識別回路の回路図である。
【図６】本発明の第５の実施形態のディジタル識別回路の回路図である。
【図７】図６の回路の動作波形図である。
【図８】従来の識別回路の回路図である。
【図９】図８の回路の動作原理説明用の特性図である。
【図１０】図８の回路の動作波形図である。
【図１１】ＲＺ信号出力とＮＲＺ信号出力の波形を比較した図である。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technique for identifying an input data signal by an external clock signal and a technique for time-division multiplexing a plurality of input data signals in a digital identification circuit used for a transceiver configured with a semiconductor integrated circuit. It is.
[0002]
[Prior art]
Conventionally, a circuit as shown in FIG. 8 is known as an identification circuit for identifying an input data signal by using a resonant tunneling diode (RTD) and a current modulator and converting the input data signal into an electric signal (reference). References: K. Sano, K. Murata, T. Akeyosi, N. Shimizu, T. Otsuji, M. Yamamoto, T. Ishibashi, and M. Yamamoto tronictronic radionuclides. photodiode ", IEEE Electronics Letters, Vol. 34, No. 2, pp. 215-216 ( 1998)). In the circuit of FIG. 8, RTDa is a resonant tunneling diode for a driver, and RTDb is a resonant tunneling diode for a load. The PD is a high-speed, high-output photodiode that functions as a current modulator to directly receive and receive the optical input data signal DT and convert it into a current. 61 is a clock terminal to which the clock signal Vck is applied, and 62 is an output terminal to which the output signal Vout is output.
[0003]
FIGS. 9A and 9B are explanatory diagrams of the operation principle of the identification circuit. In the figure, A is a curve in consideration of the contribution of the modulation current due to the photocurrent of the photodiode PD to the current-voltage curve of the resonant tunnel diode RTDa for the driver, and B is a load curve based on the current-voltage curve of the resonant tunnel diode RTDb for the load. It is.
[0004]
By setting the size of the resonant tunneling diode for driver RTDa smaller than that of the resonant tunneling diode for load RTDb, the peak current value of the resonant tunneling diode for driver RTDa when there is no photocurrent is shown in FIG. 9B. Thus, it is smaller than that of the load resonance tunnel diode RTDb.
[0005]
The intersection of the load curve B and the voltage axis is equal to the voltage value of the clock signal Vck applied to the identification circuit. As the clock signal Vck transitions from low level to high level, the load curve B moves from left to right in FIGS. 9A and 9B, that is, toward the high voltage side. Conversely, when the clock signal Vck transitions from a high level to a low level, it moves from right to left.
[0006]
If the photocurrent of the photodiode PD is present when the load curve B moves from right to left, the amount of the current is added to the curve A, and the peak value of the curve A as shown in FIG. Moves in a state larger than that of the load curve B, and the operating point C finally transitions to the low voltage side. Conversely, when no photocurrent is present, the peak value of curve A moves less than that of load curve B, and operating point C eventually transitions to the higher voltage side.
[0007]
As described above, in the circuit of FIG. 8, when the clock signal Vck is at the low level, the operating point C is stabilized only on the low voltage side (monostable), but when the clock signal Vck is at the high level, Depending on the presence / absence of a data signal (the presence / absence of current modulation), the operating point C can be set on the low voltage side (with current modulation: FIG. 9A) or the high voltage side (without current modulation: FIG. 9B). Because it is stable at either (bistable), it is also called a monostable / bistable circuit.
[0008]
FIG. 10 is a signal waveform diagram showing the operation of the identification circuit of FIG. This circuit identifies the presence or absence of a photocurrent at the time of rising of the clock signal Vck, and holds the identified state while the clock signal voltage Vck is at a high level. That is, in this identification circuit, the operation of identifying and holding the output voltage Vout as a low level when a photocurrent exists and as a high level when a photocurrent does not exist is performed. When the clock signal Vck becomes low level, the output voltage Vout always transitions to low level. As described above, the waveform of the output voltage Vout becomes an RZ (Return to Zero) signal.
[0009]
[Problems to be solved by the invention]
However, an identification circuit that identifies an input data signal using the above-described resonant tunneling diode and current modulator has the following problems.
[0010]
First, in the configuration of the identification circuit shown in FIG. 8, since the output is an RZ signal as described above, when the frequency component included in the output signal operates at the bit rate B (bit / s), the maximum is B (bit / s). Hz). On the other hand, a general identification circuit composed of a transistor (for example, E. Sano et. Al., “40 Gbit / s decision IC using InP / InGaAs composite-collector heterojunction bipolar transistor”, IEV. .35, No. 14, pp. 1194-1195 (1999)), the output is an NRZ (Non Return to Zero) signal, and when operating at a bit rate B (bit / s), at most about 0.7 B ( Hz) is only included in the output signal. For this reason, the band of the buffer circuit connected to the subsequent stage of the identification circuit needs to be higher in the identification circuit using the resonant tunneling diode shown in FIG.
[0011]
Next, in the configuration of the identification circuit shown in FIG. 8, since the output is an RZ signal, the time during which the identification result is output is shorter than that of the NRZ signal output identification circuit. This is shown in FIG. The waveform shown in FIG. 11 is obtained by folding the output waveform at every integral multiple of the operation cycle time (reciprocal of the operation bit rate), and is called an eye pattern. In the case of the RZ signal output as in the case of the identification circuit of FIG. _RZ And T of the NRZ output _NRZ Shorter than. Therefore, a separation circuit (for example, T. Otsuji et. Al., “40 Gbit / s, fully-integrated 1: 2 demultiplexer IC usig InAlAs / InGaAs / Inp HEMTs”, IEEE Electron. No. 16, pp. 1409-1410 (1997)), the phase range of data in which the separation circuit operates normally also becomes narrow.
[0012]
Furthermore, a circuit for time-division multiplexing a plurality of input data signals using a tunnel diode such as a resonant tunnel diode and a current modulator has not been known so far. It has been difficult to configure a multifunctional circuit that identifies a plurality of data and then multiplexes the data using only a tunnel diode and a current modulator.
[0013]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a digital identification circuit using a tunnel diode, in which an output signal is set to an NRZ type in order to ease a requirement for a subsequent circuit, and a plurality of data To provide a digital identification circuit that realizes time-division multiplexing.
[0014]
[Means for Solving the Problems]
According to a first aspect of the present invention, the first tunnel diode has one end connected to a clock terminal, and the other end of the second tunnel diode is commonly connected to the other end of the first tunnel diode. N (n is an integer) monostable / bistable circuits having a configuration in which the other end is connected to a power supply terminal, and n individually connected to each output terminal of the n monostable / bistable circuits. Current modulators, and an OR circuit or a NOT circuit in which each output terminal of the n monostable / bistable circuits is individually connected to the n input terminals in a 1: 1 correspondence. An input data signal is applied or distributed to the n current modulators, and a duty ratio is applied to clock terminals of the n monostable / bistable circuits at a frequency of 1 / n of a bit rate of the input data signal. 1: n different from each other which is n-1 Clock signals are individually applied, and the phase of the clock signal applied to the i-th (i is an integer of 1 to n) clock terminal is 360 × (i−i) from the clock signal applied to the first clock terminal. 1) The output signal is taken out from the output terminal of the logical sum circuit or the logical sum NOT circuit with a delay of / n degrees, and the discriminating operation is performed.
[0015]
According to a second invention, one end of a second tunnel diode and an output terminal are commonly connected to the other end of a first tunnel diode having one end connected to a clock terminal, and the other end of the second tunnel diode is connected to a power supply terminal. N (n is an integer) monostable / bistable circuits, and n current modulators individually connected to respective output terminals of the n monostable / bistable circuits. A selector circuit having n input terminals and n input switching terminals, each output terminal of the n monostable / bistable circuits being individually connected in a one-to-one correspondence; An input data signal is applied or distributed to the current modulators, and the clock terminals of the n monostable / bistable circuits and the n input switching terminals of the selector circuit are set to 1/1/1 of the bit rate of the input data signal. The duty ratio is 1: -1 different clock signals are applied individually, and the phase of the clock signal applied to the i-th (i is an integer of 1 to n) clock terminal and the input switching terminal is the first. The output signal is taken out from the output terminal of the selector circuit with a delay of 360 × (i−1) / n degrees from the clock signal applied to the clock terminal, and the identification operation is performed.
[0016]
According to a third invention, one end of a second tunnel diode and an output terminal are commonly connected to the other end of a first tunnel diode having one end connected to a clock terminal, and the other end of the second tunnel diode is connected to a power supply terminal. N (n is an integer) monostable / bistable circuits, and n current modulators individually connected to respective output terminals of the n monostable / bistable circuits. A logical sum circuit or a logical negation circuit in which each output terminal of the n monostable / bistable circuits is individually connected to the n input terminals in a one-to-one correspondence. An independent input data signal is applied to each of the current modulators, and a clock terminal of the n monostable / bistable circuits has a frequency equal to the bit rate of the input data signal and a duty ratio of 1: n-1. Different clock signals individually In addition, the phase of the clock signal applied to the i-th (i is an integer from 1 to n) clock terminal is 360 × (i−1) / n degrees from the clock signal applied to the first clock terminal. The output signal is taken out from the output terminal of the OR circuit or the NOT circuit, and the time division multiplexing operation of the input data signal is performed.
[0017]
In a fourth aspect, one end of a second tunnel diode and an output terminal are commonly connected to the other end of the first tunnel diode having one end connected to a clock terminal, and the other end of the second tunnel diode is connected to a power supply terminal. N (n is an integer) monostable / bistable circuits, and n current modulators individually connected to respective output terminals of the n monostable / bistable circuits. A selector circuit having n input terminals and n input switching terminals, each output terminal of the n monostable / bistable circuits being individually connected in a one-to-one correspondence; Independent input data signals are applied to the current modulators, and the clock terminals of the n monostable / bistable circuits and the n input switching terminals of the selector circuit have the bit rate of 1 of the input data signal. / N frequency and duty ratio is 1 n-1 different clock signals which are n-1 are individually applied, and the phase of the clock signal applied to the i-th (i is an integer of 1 to n) clock terminal and the input switching terminal is the first. The output signal is taken out from the output terminal of the selector circuit with a delay of 360 × (i−1) / n degrees from the clock signal applied to the clock terminal, and the time division multiplexing operation of the input data signal is performed. .
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
[First Embodiment]
FIG. 1 is a circuit diagram of a digital identification circuit according to a first embodiment of the present invention. In the figure, reference numeral 1 denotes a first monostable / bistable circuit, which includes a load resonant tunneling diode RTD1, a driver resonant tunneling diode RTD2 connected in series, and a photodiode connected in parallel to the driver resonant tunneling diode RTD2. PD1. Reference numeral 11 denotes a clock terminal to which the clock signal Vck1 is applied, and 12 denotes a power supply terminal to which the voltage Vss1 is applied.
[0019]
Reference numeral 2 denotes a second monostable / bistable circuit, which includes a load resonance tunnel diode RTD3, a driver resonance tunnel diode RTD4, and a photodiode PD2 connected in parallel to the driver resonance tunnel diode RTD4. . 21 is a clock terminal to which the clock signal Vck2 is applied, and 22 is a power supply terminal to which the same voltage VSS1 is applied.
[0020]
Reference numeral 3 denotes a logical OR (NOR) circuit, which includes transistors FET1 and FET2 whose sources and drains are commonly connected, and a load resistor RL connected between the common drain and ground (GND). 31 is a power supply terminal of the voltage VSS2 applied to the common source, and 32 is an output terminal drawn from the common drain. The gate of the transistor FET1 is connected to the common connection point (output voltage V1) of the resonance tunnel diodes RTD1 and RTD2, and the gate of the transistor FET2 is connected to the common connection point (output voltage V2) of the resonance tunnel diodes RTD3 and RTD4.
[0021]
As the voltage Vss1 of the power supply terminals 12 and 22 of both the monostable / bistable circuits 1 and 2, a bias voltage corresponding to the low level of the output voltages V1 and V2 is applied. Further, as the voltage Vss2 of the power supply terminal 31 of the OR NOT circuit 3, a bias voltage that causes the transistors FET1 and FET2 to be in an operating state is applied.
[0022]
The input optical data signal DT is simultaneously applied to both photodiodes PD1 and PD2. The electric clock signals Vck1 and Vck2 are applied to clock terminals 11 and 21. The output signal Vout is output from the output terminal 32.
[0023]
FIG. 2 is a diagram showing operation waveforms of the identification circuit of FIG. The signals DT, V1, V2, and Vout are expressed as an "eye pattern" overwritten with an integral multiple of the time period of the input optical data signal DT.
[0024]
The operation of the present identification circuit will be described with reference to FIG. The input optical data signal DT of the RZ type is logically inverted and read into the monostable / bistable circuits 1 and 2 at the rising edges of the clock signals Vck1 and Vck2 based on the principle described in the related art, and the voltages V1 and V2 are read. Output as Here, since the clock signals Vckl and Vck2 have a frequency that is 1/2 of the bit rate of the input optical data signal DT and are 180 degrees out of phase with each other, the monostable / bistable circuits 1 and 2 respectively have The input optical data signal DT is alternately read every other bit.
[0025]
Further, the input optical data signal DT read into the monostable / bistable circuits 1 and 2 is held only while the clock signals Vckl and Vck2 are at a high level, and the frequency of the clock signals Vckl and Vck2 is Since the bit rate of the signal DT is １／, the output time of the read data is extended to the time period of the input optical data signal DT.
[0026]
From the above series of operations, as shown in FIG. 2, the output signals V1 and V2 of the monostable / bistable circuits 1 and 2 change the input optical data signal DT every other bit at the rise of the clock signals Vckl and Vck2. The RZ waveform is read alternately and the data output time is equal to the time period of the input optical data signal DT. The phase relationship between the data times of the output signals V1 and V2 is shifted by 180 degrees from each other. When the logical OR of the output signals V1 and V2 is calculated by the logical OR circuit 3, the NRZ signal identified at the timing of the clock signals Vck1 and Vck2 is output as the output signal Vout.
[0027]
As described above, in the digital identification circuit of the present embodiment, the output signal can be obtained as an NRZ signal, and the duration of the data "0" and "1" can be lengthened. Phase range can be widened, and low-speed operation can be performed. Further, in the present identification circuit, only two power supplies, Vss1 and Vss2, are required.
[0028]
[Second embodiment]
FIG. 3 is a diagram showing a digital identification circuit according to the second embodiment. Here, the transistors FET3, FET4 and the photodiode PD3 are used as substitutes for the photodiodes PD1 and PD2 in the monostable / bistable circuit in the first embodiment. 41 is a power supply terminal to which a voltage Vss3 is applied, and 42 is a bias terminal to which a bias voltage Vref of the transistors FET3 and FET4 is applied.
[0029]
The circuit configuration of these transistors FET3, FET4, and photodiode PD3 is devised to operate a plurality of monostable / bistable elements with one optical input data signal (Japanese Patent Application No. 10-189128, Koichi Murata). , Koichi Sano). The circuit configuration other than the transistors FET3, FET4 and photodiode PD3 is exactly the same as that of the first embodiment shown in FIG.
[0030]
The application of signals and power is the same as that of the first embodiment except for the parts related to the transistors FET3, FET4 and the photodiode PD3.
[0031]
Here, the application of signals and power to portions related to the transistors FET3, FET4 and the photodiode PD3 will be described. A bias voltage is applied to the bias terminal 42 so that the transistors FET3 and FET4 are activated. Further, a voltage is applied to the power supply terminal 42 such that the transistors FET3 and FET4 are set in a saturation region and the photodiode PD3 has a bias condition suitable for high-speed operation. The optical input data signal DT is applied only to the photodiode PD3.
[0032]
The operation of the present identification circuit will be described. The optical input data signal DT irradiates the photodiode PD3 and is converted into a current signal. Since this current signal is distributed to the two monostable / bistable circuits 1 and 2 through the transistors FET3 and FET4, the monostable / bistable circuits 1 and 2 are the same as those in the first embodiment shown in FIG. Perform various operations. Since the operation of the OR circuit 3 is the same as that of the first embodiment, the same operation is performed.
[0033]
As a result, similarly to the first embodiment, the present identification circuit operates with the waveform as shown in FIG. 2, and the output signal Vout of the output terminal 32 is different from the NRZ signal identified at the timing of the clock signals Vck1 and Vck2. Become. Further, this embodiment has an advantage that only one photodiode is required.
[0034]
[Third Embodiment]
FIG. 4 is a diagram showing a digital identification circuit according to the third embodiment. This discriminating circuit is a modification of the second embodiment shown in FIG. 3, in which a photodiode PD4 is connected between the gates of the transistors FET3 and FET4 of the monostable / bistable circuits 1 and 2 and the power supply terminal 51 of the voltage Vss4. , A resistor R1 is connected between the gate and the ground, and the sources of the transistors FET3 and FET4 are connected to the power supply terminal 52 of the voltage Vss5. Others are the same as the second embodiment.
[0035]
A voltage Vss4 that cuts off the transistors FET3 and FET4 when the optical input data signal DT is incident on the photodiode PD4 is applied to the power supply terminal 51, and a voltage that causes the transistors FET3 and FET4 to operate in the power supply terminal 52. Vss5 is applied.
[0036]
The operation of the present identification circuit will be described. The optical input data signal DT is applied to the photodiode PD4 and is converted into a current signal. Therefore, the gate potential of the transistors FET3 and FET4 is reduced, and the transistors FET3 and FET4 are cut off. For this reason, in this embodiment, when the optical input data signal DT is applied, signals that are not logically inverted are obtained as the output voltages V1 and V2. Since the portion of the OR circuit 3 is the same as that of the first embodiment, the same operation is performed.
[0037]
As a result, similarly to the first embodiment, the present identification circuit operates with the waveform as shown in FIG. 2, and the output signal Vout of the output terminal 32 is different from the NRZ signal identified at the timing of the clock signals Vck1 and Vck2. Become.
[0038]
[Fourth embodiment]
FIG. 5 is a diagram showing a digital identification circuit according to the fourth embodiment. This discriminating circuit is obtained by replacing the OR circuit 3 in the second embodiment shown in FIG.
[0039]
The clock signals Vck1, Vck2, DT and voltages Vss1, Vss3, Vref applied to the present identification circuit are exactly the same as in the second embodiment except for the selector circuit 5.
[0040]
To the selector circuit 6, the output signals V1, V2 of the monostable / bistable circuits 1, 2 are applied to the input terminals D1, D2, respectively, and the input switching terminals S1, S2 are connected to the monostable / bistable circuits 1, 2, respectively. The same clock signals Vck1 and Vck2 as applied are applied as selection signals. The output signal Vout is taken out from the output terminal OUT of the selector circuit 5.
[0041]
The circuit operation of the present identification circuit will be described with reference to the waveform diagram of FIG. The two monostable / bistable circuits 1 and 2 perform the same operation as that of the second embodiment shown in FIG. Therefore, the output signals of the two monostable / bistable circuits 1 and 2 have waveforms as indicated by V1 and V2 in FIG.
[0042]
The selector circuit 6 outputs the signal applied to the input terminal D1 when the signal applied to the input switching terminal S1 is at a high level, and applies the signal applied to the input terminal D2 when the signal applied to the input switching terminal S2 is at a high level. Output the output signal. Here, clock signals Vckl and Vck2 are applied to input switching terminals S1 and S2, respectively, and output signals V1 and V2 of monostable / bistable circuits 1 and 2 are applied to input terminals D1 and D2, respectively. Therefore, the signal waveform of the output terminal OUT of the selector circuit 6 becomes a waveform like the output signal Vout shown in FIG.
[0043]
Therefore, the present identification circuit also operates like the waveform shown in FIG. 2, and the output signal Vout becomes the NRZ signal identified at the timing of the clock signals Vck1 and Vck2. In the present embodiment, the selector circuit 6 can be constituted by a source coupled FET logic (SCFL) or an emitter coupled logic (ECL), which is often used as an input / output interface.
[0044]
Note that the identification circuits of the first embodiment shown in FIG. 1 and the third embodiment shown in FIG. 4 are also modified to have a configuration in which the OR circuit 3 is replaced with the selector circuit 6 as in the present embodiment. can do.
[0045]
[Fifth Embodiment]
FIG. 6 is a diagram illustrating an identification circuit according to the fifth embodiment. This identification circuit is the same as the circuit configuration in the first embodiment shown in FIG. The power supply applied to the identification circuit is the same as in the first embodiment.
[0046]
However, as for the input optical data signal applied to the present identification circuit, the first input optical data signal DT1 is individually applied to the photodiode PD1, and the second input optical data signal DT2 is applied to the photodiode PD2. The electric clock signals Vck1 and Vck2 are applied to clock terminals 11 and 21, respectively. The output signal Vout is taken out from the output terminal 32 in the OR circuit 3.
[0047]
FIG. 7 shows operation waveforms of the identification circuit of this embodiment. In the figure, the signals DT1, DT2, V1, V2, and Vout are represented as "eye patterns" overwritten with an integral multiple of the time period of the input optical data signals DT1, DT2.
[0048]
The operation of the present identification circuit will be described with reference to FIG. The input optical data signals DT1 and DT2 are read by the logic inversion into the monostable / bistable circuits 1 and 2 at the rising edges of the clock signals Vck1 and Vck2, respectively, based on the principle described in the related art, and read the clock signals Vck1 and Vck1. Vck2 is held only during the high level. Here, since the phases of the clock signals Vck1 and Vck2 are shifted by 180 degrees, the phases of the output signals V1 and V2 are also shifted by 180 degrees. When the logical OR of the output signals V1 and V2 is taken by the logical OR circuit 3, the input optical data signals DT1 and DT2 are alternately packed for each bit, and a signal output Vout multiplexed by time division is obtained. Can be
[0049]
Although the case where different optical input data signals DT1 and DT2 are input to the configuration of FIG. 1 has been described here, in the second and fourth embodiments of FIGS. 3 and 5, the individual sources of the transistors FET3 and FET4 are Photodiodes for receiving different optical input data signals DT1 and DT2 may be individually connected between the power supply terminal 41 and the power supply terminal 51 in the third embodiment of FIG. , Photodiodes that receive different optical input data signals DT1 and DT2 may be individually connected, and resistors R1 may be individually connected between individual gates and the ground.
[0050]
[Other embodiments]
In the example of the identification circuit described above, the resonant tunneling diodes RTD1 to RTD4 are used, but it is needless to say that the same operation and effect can be obtained by replacing them with ordinary tunneling diodes.
[0051]
In the above example, a photodiode is used as a converter for the input optical data signal / current so as to correspond to the input light, but the same effect can be obtained by replacing this with a transistor so as to correspond to the electric voltage input. Needless to say. For example, in the circuit of FIG. 4, if the photodiode PD is removed and the gates of the FETs 3 and 4 are connected in common (identification operation) or separated (time division multiplexing operation) and an electric data signal is input thereto. good.
[0052]
Further, in the above example, an FET (field effect transistor) is used as a transistor to be used, but the same effect can be obtained by replacing this with a bipolar transistor. Further, the logical sum NOT circuit may have a logical sum (OR) circuit configuration.
[0053]
Further, in the above example, it is assumed that the number of monostable / bistable circuits is 2, and the number of input terminals of the OR circuit and the selector circuit is 2, but this number is set to an integer n of 3 or more. You can also. In this case, the number of clock signals is n, the clock frequency is 1 / n of the bit rate of the data signal, the duty ratio is 1: n-1, and the phase of the i-th (i is an integer of 1 to n) clock signal Is set to be delayed by 360 × (i−1) / n degrees from the first clock signal, a similar effect can be obtained.
[0054]
【The invention's effect】
As described above, according to the digital identification circuit of the present invention, since the output signal can be of the NRZ type, the requirements for the buffer circuit, the separation circuit, and the like connected at the subsequent stage can be relaxed. Further, according to the present invention, a time division multiplexing circuit using a tunnel diode and a current modulator can be newly provided.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a digital identification circuit according to a first embodiment of the present invention.
FIG. 2 is an operation waveform diagram of the circuit of FIG.
FIG. 3 is a circuit diagram of a digital identification circuit according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram of a digital identification circuit according to a third embodiment of the present invention.
FIG. 5 is a circuit diagram of a digital identification circuit according to a fourth embodiment of the present invention.
FIG. 6 is a circuit diagram of a digital identification circuit according to a fifth embodiment of the present invention.
FIG. 7 is an operation waveform diagram of the circuit of FIG. 6;
FIG. 8 is a circuit diagram of a conventional identification circuit.
FIG. 9 is a characteristic diagram for explaining the operation principle of the circuit of FIG. 8;
FIG. 10 is an operation waveform diagram of the circuit of FIG. 8;
FIG. 11 is a diagram comparing waveforms of an RZ signal output and an NRZ signal output.

Claims

One end of a second tunnel diode and an output terminal are commonly connected to the other end of a first tunnel diode having one end connected to a clock terminal, and the other end of the second tunnel diode is connected to a power supply terminal. n (n is an integer) monostable / bistable circuits;
N current modulators individually connected to respective output terminals of the n monostable / bistable circuits;
A logical sum circuit or a logical negation circuit in which each output terminal of the n monostable / bistable circuits is individually connected to the n input terminals in a 1: 1 correspondence,
Applying or distributing an input data signal to the n current modulators;
N different clock signals having a frequency of 1 / n of the bit rate of the input data signal and a duty ratio of 1: n-1 are individually applied to clock terminals of the n monostable / bistable circuits. And
a phase of a clock signal applied to the i-th (i is an integer of 1 to n) clock terminal is delayed by 360 × (i−1) / n degrees from a clock signal applied to the first clock terminal;
A digital identification circuit, which extracts an output signal from an output terminal of the logical sum circuit or the logical sum negation circuit and performs an identification operation.

One end of a second tunnel diode and an output terminal are commonly connected to the other end of a first tunnel diode having one end connected to a clock terminal, and the other end of the second tunnel diode is connected to a power supply terminal. n (n is an integer) monostable / bistable circuits;
N current modulators individually connected to respective output terminals of the n monostable / bistable circuits;
A selector circuit having n input terminals and n input switching terminals in which output terminals of the n monostable / bistable circuits are individually connected in a 1: 1 correspondence,
Applying or distributing an input data signal to the n current modulators;
The clock terminals of the n monostable / bistable circuits and the n input switching terminals of the selector circuit have a duty ratio of 1: n-1 at a frequency of 1 / n of the bit rate of the input data signal. Different clock signals are applied individually,
The phase of the clock signal applied to the i-th (i is an integer from 1 to n) clock terminal and the input switching terminal is 360 × (i−1) / phase from the clock signal applied to the first clock terminal. delayed n degrees,
A digital identification circuit for extracting an output signal from an output terminal of the selector circuit and performing an identification operation.

One end of a second tunnel diode and an output terminal are commonly connected to the other end of a first tunnel diode having one end connected to a clock terminal, and the other end of the second tunnel diode is connected to a power supply terminal. n (n is an integer) monostable / bistable circuits;
N current modulators individually connected to respective output terminals of the n monostable / bistable circuits;
A logical sum circuit or a logical negation circuit in which each output terminal of the n monostable / bistable circuits is individually connected to the n input terminals in a 1: 1 correspondence,
Applying an independent input data signal to each of the n current modulators;
Individually applying n different clock signals having a frequency equal to the bit rate of the input data signal and a duty ratio of 1: n-1 to clock terminals of the n monostable / bistable circuits,
a phase of a clock signal applied to the i-th (i is an integer of 1 to n) clock terminal is delayed by 360 × (i−1) / n degrees from a clock signal applied to the first clock terminal;
A digital identification circuit, which takes out an output signal from an output terminal of the logical sum circuit or the logical sum negation circuit and performs a time division multiplexing operation of the input data signal.

One end of a second tunnel diode and an output terminal are commonly connected to the other end of a first tunnel diode having one end connected to a clock terminal, and the other end of the second tunnel diode is connected to a power supply terminal. n (n is an integer) monostable / bistable circuits;
N current modulators individually connected to respective output terminals of the n monostable / bistable circuits;
A selector circuit having n input terminals and n input switching terminals in which output terminals of the n monostable / bistable circuits are individually connected in a 1: 1 correspondence,
Applying an independent input data signal to each of the n current modulators;
The clock terminals of the n monostable / bistable circuits and the n input switching terminals of the selector circuit have a duty ratio of 1: n-1 at a frequency of 1 / n of the bit rate of the input data signal. Different clock signals are applied individually,
The phase of the clock signal applied to the i-th (i is an integer from 1 to n) clock terminal and the input switching terminal is 360 × (i−1) / phase from the clock signal applied to the first clock terminal. delayed n degrees,
A digital identification circuit, which takes out an output signal from an output terminal of the selector circuit and performs a time division multiplexing operation of the input data signal.