JP3544950B2 - Variable gain amplifier circuit - Google Patents

Description

【００１４】
ここで、トランジスタ５３と５５のコレクタ電流の交流成分ｉ_CQ3とｉ_CQ5によって生成される二つの出力電圧における負荷抵抗器７１、７３、７５の抵抗値の寄与分Ｒ_L3、Ｒ_L5を求めるために、全交流成分ｉ_oに対するｉ_CQ3とｉ_CQ5の比を以下の数式（２ａ）と（２ｂ）のように設定する。
【００１５】
【数２】

【００１６】
負荷抵抗器７１、７３、７５の抵抗値を各々Ｒ₁、Ｒ₃、Ｒ₂とすると、ｉ_CQ3によって生成される出力電圧に対する負荷抵抗器７１、７３、７５の寄与分Ｒ_L3と、ｉ_CQ5によって生成される出力電圧に対する負荷抵抗器７１、７３、７５の寄与分Ｒ_L5は、それぞれ次の数式（３ａ）、（３ｂ）のように表される。
【００１７】
【数３】

【００１８】
数式（３ａ）と（３ｂ）でそれぞれ表されるＲ_L3とＲ_L5の和が、入力差動回路Ａ１に対する等価的な負荷抵抗値と考えることができる。そこで、この等価的な負荷抵抗値をＲ_Leqとすれば、Ｒ_Leqは数式（３ａ）、（３ｂ）より次の数式（４）のようになる。
【００１９】
【数４】

【００２０】
ここで、入力差動回路Ａ１の伝達コンダクタンスをＧ_mとすれば、入力差動回路Ａ１の利得Ｇは、次の数式（５）で表される。
【００２１】
【数５】

【００２２】
また、数式（５）より、図７の従来の可変利得増幅回路の最大利得Ｇ_maxと最小利得Ｇ_minは、各々、次の数式（６ａ）、（６ｂ）のように表される。
【００２３】
【数６】

【００２４】
したがって、図７の従来の可変利得増幅回路の利得可変幅ΔＧは、数式（６ａ）、（６ｂ）を用いて次の数式（７）で与えられる。
【００２５】
【数７】

【００２６】
数式（７）より、図７の従来の可変利得増幅回路の利得可変幅ΔＧは、負荷抵抗器７３、７４、７５、７６の抵抗値Ｒ₂、Ｒ₃の比のみで決定されることが分かる。
【００２７】
出力端子４６における出力直流電位Ｖ_OUT(DC)は、上記数式（５）を用いて次の数式（８）で与えられる。
【００２８】
【数８】

【００２９】
よって、最大利得時および最小利得時の出力直流電位Ｖ_OUT(DC)は、上記数式（８）を用いて、各々次の数式（９ａ）、（９ｂ）のように表される。
【００３０】
【数９】

【００３１】
上記数式（９ａ）、（９ｂ）より、図７の従来の可変利得増幅回路では、利得可変幅ΔＧを大きくすると、つまり数式（７）における抵抗値の比［１＋（Ｒ₂／Ｒ₃）］を大きくすると、出力端子４６の直流電位Ｖ_OUT(DC)の変動が大きくなることが分かる。
【００３２】
図８に、図７に示した従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線で、出力直流電位Ｖ_OUT(DC)の変化を破線で示してある。
【００３３】
図８の例では、負荷抵抗器７１と７２、７３と７４、７５と７６の抵抗値Ｒ₁、Ｒ₂、Ｒ₃を各々２３０Ω、２３Ω、２３００Ωとし、トランジスタ５１、５２のエミッタ電流Ｉ₀を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇ_maxは約１２ｄＢである。また、出力端子４６の直流電位Ｖ_OUT(DC)の変動は、約２０７ｍＶとかなり大きな値となっている。
【００３４】
（従来例２）
図９は、特開平１１−０５５０５４号公報に記載された従来の可変利得増幅回路を示す。
【００３５】
図９に示す可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同じ構成の入力差動回路Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ６３、６４、６５、６６、６７、６８を含む利得制御差動回路Ａ２と、四個の負荷抵抗器８１、８２、８３、８４とを備えている。この可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同様に、電源端子４７と接地端子４８との間に接続されており、一対の利得制御端子４１、４２間に入力される利得制御電圧Ｖ_dに従って、一対の入力端子４３、４４間に入力される入力電圧Ｖ_INを差動増幅し、一対の出力端子４５、４６間に出力電圧Ｖ_OUTを出力する。
【００３６】
図９の入力差動回路Ａ１の構成と動作は、図７のそれと同じであるから、それらに関する説明は省略する。
【００３７】
図９の利得制御差動回路Ａ２では、トランジスタ６３と６５と６７の結合エミッタが、入力差動回路Ａ１のトランジスタ５１のコレクタに接続され、トランジスタ６４と６６と６８の結合エミッタが、入力差動回路Ａ１のトランジスタ５２のコレクタに接続されている。トランジスタ６３と６４のベースは、利得制御端子４１に共通接続され、トランジスタ６５と６６と６７と６８のベースは、利得制御端子４２に共通接続されている。トランジスタ６３のコレクタは、直列接続された負荷抵抗器８１と８３を介して電源端子４７に接続され、トランジスタ６５のコレクタは、負荷抵抗器８３を介して電源端子４７に接続されている。トランジスタ６４のコレクタは、直列接続された負荷抵抗器８２と８４を介して電源端子４７に接続され、トランジスタ６６のコレクタは、負荷抵抗器８４を介して電源端子４７に接続されている。トランジスタ６７と６８のコレクタは、負荷抵抗器を介さずに直接、電源端子４７に接続されている。換言すれば、負荷抵抗器８１は、トランジスタ６３のコレクタとトランジスタ６５のコレクタの間に接続され、負荷抵抗器８３は、トランジスタ６５のコレクタと電源端子４７の間に接続されている。負荷抵抗器８２は、トランジスタ６４のコレクタとトランジスタ６６のコレクタの間に接続され、負荷抵抗器８４は、トランジスタ６６のコレクタと電源端子４７の間に接続されている。
【００３８】
一方の出力端子４５は、トランジスタ６３のコレクタに接続され、他方の出力端子４６は、トランジスタ６４のコレクタに接続されている。
【００３９】
トランジスタ６３と６４のエミッタ面積は互いに同一であり、トランジスタ６５と６６のエミッタ面積も互いに同一であり、トランジスタ６７と６８のエミッタ面積も互いに同一である。トランジスタ６３と６４のエミッタ面積とトランジスタ６５、６６のエミッタ面積とトランジスタ６７、６８のエミッタ面積との比は任意であり、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【００４０】
負荷抵抗器８１と８２の抵抗値は互いに同一（Ｒ₁）であり、負荷抵抗器８３、８４の抵抗値も互いに同一（Ｒ₂）である。Ｒ₁とＲ₂との比は任意である。
【００４１】
図９の従来の可変利得増幅回路は、次のように動作する。
【００４２】
利得制御差動回路Ａ２のトランジスタ６３、６４、６５、６６、６７、６８のコレクタ電流の交流成分を各々ｉ_CQ3、ｉ_CQ4、ｉ_CQ5、ｉ_CQ6、ｉ_CQ7、ｉ_CQ8とし、入力差動回路Ａ１のトランジスタ５１、５２のコレクタ電流の交流成分を各々ｉ_O、−ｉ_Oとすると、ｉ_CQ3、ｉ_CQ4、ｉ_CQ5、ｉ_CQ6、ｉ_CQ7、ｉ_CQ8は次の数式（１０ａ）、（１０ｂ）、（１０ｃ）で与えられる。
【００４３】
【数１０】

【００４４】
また、トランジスタ６３と６５のコレクタ電流の交流成分ｉ_CQ3とｉ_CQ5による出力電圧における負荷抵抗器８１と８３の抵抗値の寄与分Ｒ_L3とＲ_L5は、次のようにして求められる。
【００４５】
すなわち、まず、全交流成分ｉ_oに対するｉ_CQ3とｉ_CQ5の比を、次の数式（１１ａ）、（１１ｂ）のように設定する。
【００４６】
【数１１】

【００４７】
すると、トランジスタ６７と６８のコレクタ電流の交流成分ｉ_CQ7とｉ_CQ8は出力に寄与しないため無視できるから、負荷抵抗器８１、８３の抵抗値の寄与分Ｒ_L3、Ｒ_L5は次の数式（１２ａ）、（１２ｂ）のように表される。
【００４８】
【数１２】

【００４９】
入力差動回路Ａ１に対する等価的な負荷抵抗値Ｒ_Leqは、負荷抵抗器８１、８３の抵抗値の寄与分Ｒ_L3とＲ_L5の和で与えられるから、数式（１２ａ）、（１２ｂ）を用いると、次の数式（１３）のようになる。
【００５０】
【数１３】

【００５１】
入力差動回路Ａ１の伝達コンダクタンスをＧ_mとおくと、図９の従来の可変利得増幅回路の利得Ｇは、数式（１３）を用いて次の数式（１４）で与えられる。
【００５２】
【数１４】

【００５３】
また、図９の従来の可変利得増幅回路の最大利得Ｇ_maxと最小利得Ｇ_minは、各々、次の数式（１５ａ）、（１５ｂ）のようになる。
【００５４】
【数１５】

【００５５】
よって、数式（１５ａ）、（１５ｂ）を用いて、その利得可変幅ΔＧは次の数式（１６）で与えられる。
【００５６】
【数１６】

【００５７】
数式（１６）より、図９の従来の可変利得増幅回路では、利得可変幅ΔＧは、抵抗値の比［１＋（Ｒ₂／Ｒ₁）］と利得制御差動回路Ａ２のトランジスタのエミッタ面積比［ｌ＋（ｎ／ｍ）］との積で決まることが分かる。
【００５８】
また、出力端子４５、４６の直流電位Ｖ_OUT(DC)は、次の数式（１７）で与えられる。
【００５９】
【数１７】

【００６０】
よって、最大利得時および最小利得時の出力直流電位は、数式（１７）を用いて、次の数式（１８ａ）、（１８ｂ）のように表される。
【００６１】
【数１８】

【００６２】
数式（１８ａ）、（１８ｂ）より、数式（１６）で与えられる利得可変幅ΔＧを大きくすると、つまりエミッタ面積比［１＋（ｎ／ｍ）］を大きくすると、出力端子の直流電位Ｖ_OUT(DC)の変動が大きくなることが分かる。
【００６３】
図１０に、図９に示した従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線、出力端子の直流電位Ｖ_OUT(DC)の変化を破線で示している。
【００６４】
この例では、負荷抵抗器８１と８２、８３と８４の抵抗値Ｒ₁、Ｒ₂を各々２００Ω、２０Ωとし、トランジスタ６３、６５、６７のエミッタ面積比を１：１：８とし、トランジスタ６４、６６、６８のエミッタ面積比を同じく１：１：８とし、トランジスタ５１、５２のエミッタ電流Ｉ₀を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約４０ｄＢであり、最大利得Ｇ_maxは約１２．５ｄＢである。出力直流電位Ｖ_OUT(DC)の変動は、約２１７ｍＶと大きな値になっている。
【００６５】
（従来例３）
図１１は、特開平１１−２３９０３４号公報に記載された従来の可変利得増幅回路を示す。
【００６６】
図１１に示す可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同じ構成の入力差動回路Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ９３、９４、９５、９６、９７、９８を含む利得制御差動回路Ａ２と、二個の負荷抵抗器１０１、１０２とを備えている。この可変利得増幅回路は、図７に示した従来の可変利得増幅回路と同様に、電源端子４７と接地端子４８との間に接続されており、一対の利得制御端子４１、４２間に入力される利得制御電圧Ｖ_dに従って、一対の入力端子４３、４４間に入力される入力電圧Ｖ_INを差動増幅し、一対の出力端子４５、４６間に出力電圧Ｖ_OUTを出力する。
【００６７】
利得制御差動回路Ａ２では、トランジスタ９３と９５と９７のエミッタが、入力差動回路Ａ１のトランジスタ５１のコレクタに共通接続され、トランジスタ９４と９６と９８のエミッタが、入力差動回路Ａ１のトランジスタ５２のコレクタに共通接続されている。トランジスタ９３と９４のベースは、利得制御端子４１に共通接続され、トランジスタ９５と９６と９７と９８のベースは、利得制御端子４２に共通接続されている。トランジスタ９３のコレクタは、負荷抵抗器１０１を介して電源端子４７に接続され、トランジスタ９５のコレクタも、負荷抵抗器１０１を介して電源端子４７に接続されている。トランジスタ９７のコレクタは、負荷抵抗器１０２を介して電源端子４７に接続されている。トランジスタ９４のコレクタは、負荷抵抗器１０２を介して電源端子４７に接続され、トランジスタ９６のコレクタも、負荷抵抗器１０２を介して電源端子４７に接続されている。トランジスタ９８のコレクタは、負荷抵抗器１０１を介して電源端子４７に接続されている。換言すれば、負荷抵抗器１０１は、トランジスタ９３、９５、９８の結合コレクタと電源端子４７の間に接続され、負荷抵抗器１０２は、トランジスタ９４、９６、９７の結合コレクタと電源端子４７の間に接続されている。
【００６８】
一方の出力端子４５は、トランジスタ９３、９５、９８の結合コレクタに接続され、他方の出力端子４６は、トランジスタ９４、９６，９７の結合コレクタに接続されている。
【００６９】
トランジスタ９３と９４のエミッタ面積は同一であり、トランジスタ９５と９６のエミッタ面積も同一であり、トランジスタ９７と９８のエミッタ面積も同一である。トランジスタ９５と９６のエミッタ面積は、トランジスタ９７と９８のエミッタ面積よりも大きい。トランジスタ９３と９４のエミッタ面積とトランジスタ９５、９６のエミッタ面積とトランジスタ９７、９８のエミッタ面積との比は任意であり、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【００７０】
負荷抵抗器１０１と１０２の抵抗値は、互いに同一（Ｒ₁）である。
【００７１】
図１１の従来の可変利得増幅回路は、次のように動作する。
【００７２】
利得制御差動回路Ａ２のトランジスタ９３、９４、９５、９６、９７、９８のコレクタ電流の交流成分を各々ｉ_CQ3、ｉ_CQ4、ｉ_CQ5、ｉ_CQ6、ｉ_CQ7、ｉ_CQ8とし、入力差動回路Ａ１のトランジスタ５１、５２のコレクタ電流の交流成分を各々ｉ_O、−ｉ_Oとすると、ｉ_CQ3、ｉ_CQ4、ｉ_CQ5、ｉ_CQ6、ｉ_CQ7、ｉ_CQ8は次の数式（１９ａ）、（１９ｂ）、（１９ｃ）で与えられる。
【００７３】
【数１９】

【００７４】
ここで、負荷抵抗器１０１に流れる電流の交流成分ｉ_COは、数式（１９ａ）、（１９ｂ）、（１９ｃ）を用いて、次の数式（２０）で与えられる。
【００７５】
【数２０】

【００７６】
よって、数式（２０）より、入力差動回路Ａ１に対する等価的な負荷抵抗値Ｒ_Leqは、次の数式（２１）で与えられる。
【００７７】
【数２１】

【００７８】
入力差動回路Ａ１の伝達コンダクタンスをＧ_mとすると、図１１の可変利得増幅回路の利得Ｇは、数式（２１）を用いて次の数式（２２）で与えられる。
【００７９】
【数２２】

【００８０】
また、数式（２２）より、この可変利得増幅回路の最大利得Ｇ_maxと最小利得Ｇ_minは、各々、次の数式（２３ａ）、（２３ｂ）で与えられる。
【００８１】
【数２３】

【００８２】
よって、利得可変幅ΔＧは、数式（２３ａ）、（２３ｂ）を用いて、次の数式（２４）で与えられる。
【００８３】
【数２４】

【００８４】
数式（２４）より、図１１の従来の可変利得増幅回路では、利得可変幅ΔＧは、利得制御差動回路Ａ２のトランジスタのエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］で決まることが分かる。
【００８５】
また、トランジスタ９３、９５、９８のコレクタ電流の直流成分Ｉ_CQ3、Ｉ_CQ5、Ｉ_CQ8は、次の数式（２５ａ）、（２５ｂ）、（２５ｃ）で与えられる。
【００８６】
【数２５】

【００８７】
したがって、出力端子の直流電位Ｖ_OUT(DC)は、数式（２５ａ）、（２５ｂ）、（２５ｃ）を用いて次の数式（２６）で与えられる。
【００８８】
【数２６】

【００８９】
数式（２６）より、図１１の従来の可変利得増幅回路では、出力端子の直流電位Ｖ_OUT(DC)は、利得Ｇを変化させても変動しないことが分かる。
【００９０】
図１２に、図１１の従来の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇの変化を実線、出力直流電位Ｖ_OUT(DC)の変化を破線で示している。
【００９１】
この例では、負荷抵抗器１０１、１０２の抵抗値Ｒ₁を２２０Ωとし、トランジスタ９３、９５、９７のエミッタ面積比を４５：４５：４４、トランジスタ９４、９６、９８のエミッタ面積比を同じく４５：４５：４４とし、トランジスタ５１、５２のエミッタ電流Ｉ₀を各々１ｍＡとしている。この場合、利得可変幅ΔＧは約３９ｄＢ、最大利得Ｇ_maxは約１２．５ｄＢである。出力直流電位Ｖ_OUT(DC)の変動は見られない。
【００９２】
なお、本発明に関連する他の従来技術として、次のものがある。すなわち、特開平８−５１３２６号公報には、利得制御の際に出力直流電位の変動しない、バイポーラ・トランジスタを利用した利得制御回路が開示されている。また、特開平３−１５３１１３号公報には、利得を調整しても出力信号の直流変動がない、バイポーラ・トランジスタを利用した可変利得増幅器が開示されている。
【００９３】
【発明が解決しようとする課題】
しかしながら、上記従来の可変利得増幅回路にはそれぞれ、次のような問題がある。
【００９４】
すなわち、図７の可変利得増幅回路には、上記の数式（７）で与えられる利得可変幅ΔＧを大きな値に設定しようとすると、ペレットサイズ（半導体チップのサイズ）が大きくなってしまう、という問題がある。これは、利得可変幅ΔＧを大きくするには、数式（７）より明らかなように、抵抗値の比［１＋（Ｒ₂／Ｒ₃）］の値を大きくしなければならないからである。
【００９５】
例えば、１００：１という大きな負荷抵抗器を通常の集積回路（ＩＣ）プロセスで実現しようとすれば、負荷抵抗器の面積（チップエリア）が非常に大きくなる。その結果、負荷抵抗器の面積に応じてペレットサイズが大きくなる。
【００９６】
さらに、数式（９ａ）、（９ｂ）から分かるように、利得制御信号Ｖ_dによって利得Ｇを最大にした場合と最小にした場合とでは、出力直流電位Ｖ_OUT(DC)が大きく異なる。このため、例えば、図１３に示すように、結合回路２０４を介さずに、レベルシフタ回路２０３のみを用いて縦続接続された２段の可変利得増幅回路２０１と２０２として、図７の可変利得増幅回路を使用すると、第２段の可変利得増幅回路２０２において入力差動回路Ａ１のトランジスタ５１、５２が飽和状態で動作する恐れが生じる。
【００９７】
そこで、この場合には、図１４に示したように、容量素子を含む結合回路２０４を介して段間を結合すると共に、第２段の入力差動回路Ａ１用に改めてバイアス回路２０５が必要となる。つまり、それらの結合回路２０４とバイアス回路２０５が占有する面積の分だけペレットサイズが大きくなるのである。
【００９８】
図９の従来の可変利得増幅回路についても、図７の従来の可変利得増幅回路と同様に、結合回路２０４とバイアス回路２０５の面積だけペレットサイズが大きくなる、という問題がある。
【００９９】
すなわち、図９の従来の可変利得増幅回路では、数式（１６）から分かるように、利得可変幅ΔＧが抵抗値の比［ｌ＋（Ｒ₂／Ｒ₃）］と利得制御差動回路Ａ２のトランジスタのエミッタ面積比［ｌ＋（ｎ／ｍ）］との積で決まる。このため、大きな利得可変幅ΔＧは、抵抗値比［ｌ＋（Ｒ₂／Ｒ₃）］だけでなく、エミッタ面積比［ｌ＋（ｎ／ｍ）］を大きくすることによっても実現できる。よって、図７の回路に比べて、ペレットサイズの増加は抑制できる。
【０１００】
しかし、数式（１８ａ）、（１８ｂ）より明らかなように、エミッタ面積比［ｌ＋（ｎ／ｍ）］を大きくすると、それに応じて出力直流電位Ｖ_OUT(DC)の変動が大きくなってしまう。このため、図９の回路においても、図７の可変利得増幅回路の持つ出力直流電位Ｖ_OUT(DC)の変動に関する問題を解消することはできない。
【０１０１】
これに対し、図１１の従来の可変利得増幅回路では、図７と図９の従来の可変利得増幅回路とは異なり、出力直流電位Ｖ_OUT(DC)の変動がないため、図１３のように段間を直流結合できる。よって、結合回路２０４とバイアス回路２０５は不要となる。その反面、大きな利得可変幅ΔＧを得るには、数式（２４）より明らかなように、トランジスタのエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］を大きくする必要がある。
【０１０２】
しかし、例えば４５：４４というような、エミッタ面積がわずかに異なる２つの小トランジスタで、所望のエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］を実現することは難しい。そこで、実際には、最小エミッタ面積のトランジスタを複数個並べるか、または、僅かにエミッタ面積の異なる二つの大きいトランジスタを用いて実現することになる。
【０１０３】
よって、図１１の従来の可変利得増幅回路においても、図７の可変利得増幅回路の持つペレットサイズに関する問題を解消することはできない。
【０１０４】
大きな利得可変幅ΔＧを有する可変利得増幅回路は、入力周波数の低い中間周波数（ＩＦ）増幅段において必要性が高いため、この場合には上記問題の解決はより重要なものになる。
【０１０５】
本発明は、かかる事情に鑑みてなされたものであり、その目的とするところは、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる可変利得増幅回路を提供することにある。
【０１０６】
本発明の他の目的は、利得可変幅が負荷抵抗器の抵抗値の比とトランジスタのエミッタ面積の比との積で決定され、しかも出力端子における直流電位の変動が少ない可変利得増幅回路を提供することにある。
【０１０７】
本発明のさらに他の目的は、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続できる可変利得増幅回路を提供することにある。
【０１０８】
本発明のさらに他の目的は、複数段に縦続接続する場合にペレットサイズの増加を抑制できる可変利得増幅回路を提供することにある。
【０１０９】
【課題を解決するための手段】
（１） 上記目的を達成するために、本発明の可変利得増幅回路は、
（ａ） 一対の入力端子と、
（ｂ） 一対の利得制御端子と、
（ｃ） エミッタ結合された第１トランジスタと第２トランジスタを有し、且つ、定電流により駆動されて、前記一対の入力端子間に印加される入力電圧に応じて、前記第１トランジスタのコレクタと前記第２トランジスタのコレクタにそれぞれ第１出力電流と第２出力電流を生成する第１差動回路と、
（ｄ） エミッタ結合された第３トランジスタ、第５トランジスタ、第７トランジスタおよび第９トランジスタを有すると共に、前記第１差動回路の前記第１出力電流で駆動される第２差動回路と、
（ｅ） エミッタ結合された第４トランジスタ、第６トランジスタ、第８トランジスタおよび第１０トランジスタを有すると共に、前記第１差動回路の前記第２出力電流で駆動される第３差動回路と、
（ｆ） 前記第２差動回路の前記第３トランジスタのコレクタに接続された、互いに直列接続された第１負荷抵抗器および第３負荷抵抗器と、
（ｇ） 前記第３差動回路の前記第４トランジスタのコレクタに接続された、互いに直列接続された第２負荷抵抗器および第４負荷抵抗器とを備えており、
前記第２差動回路の前記第５トランジスタのコレクタは、前記第１負荷抵抗器と前記第３負荷抵抗器の接続点に接続され、
前記第２差動回路の前記第７トランジスタのコレクタは、前記第３トランジスタのコレクタに接続され、
前記第２差動回路の前記第９トランジスタのコレクタは、前記第３差動回路の前記第４トランジスタのコレクタに接続され、
前記第３差動回路の前記第６トランジスタのコレクタは、前記第２負荷抵抗器と前記第４負荷抵抗器の接続点に接続され、
前記第３差動回路の前記第８トランジスタのコレクタは、前記第４トランジスタのコレクタに接続され、
前記第３差動回路の前記第１０トランジスタのコレクタは、前記第２差動回路の前記第３トランジスタのコレクタに接続され、
前記一対の利得制御端子間に印加される利得制御電圧は、前記第２差動回路の前記第３トランジスタおよび前記第３差動回路の前記第４トランジスタの結合されたベースと、前記第２差動回路の前記第５トランジスタ、前記第７トランジスタ、前記第９トランジスタおよび前記第３差動回路の前記第６トランジスタ、前記第８トランジスタおよび前記第１０トランジスタの結合されたベースとの間に印加され、
前記第２差動回路の前記第３トランジスタのコレクタと、前記第３差動回路の前記第４トランジスタのコレクタは、一対の出力端子を形成していて、出力電圧は前記一対の出力端子から取り出されるようにしている。
しかも、前記第２差動回路は第１１トランジスタをさらに含むと共に、前記第３差動回路は第１２トランジスタをさらに含んでおり、前記第１１トランジスタのエミッタ、ベース、コレクタは、前記第３、第５、第７および第９のトランジスタの結合エミッタと、前記第３トランジスタのベースと、前記第５トランジスタのコレクタにそれぞれ接続され、前記第１２トランジスタのエミッタ、ベース、コレクタは、前記第４、第６、第８および第１０のトランジスタの結合エミッタと、前記第４トランジスタのベースと、前記第６トランジスタのコレクタにそれぞれ接続されている。
【０１１０】
（２） 本発明の可変利得増幅回路では、エミッタ結合された第１および第２のトランジスタを有し、且つ、定電流により駆動されて、一対の入力端子間に印加される入力電圧に応じて、それら第１および第２のトランジスタのコレクタにそれぞれ第１出力電流と第２出力電流を生成する第１差動回路を有している。そして、それら第１および第２の出力電流により、エミッタ結合された第３、第５、第７および第９のトランジスタを有する第２差動回路と、エミッタ結合された第４、第６、第８および第１０のトランジスタを有する第３差動回路をそれぞれ駆動する。
【０１１１】
さらに、第２差動回路の第３、第５、第７および第９のトランジスタのベースと、第３差動回路の第４、第６、第８および第１０のトランジスタのベースは、上記のように接続されていて、一対の利得制御端子間に印加される利得制御電圧は、それらベースの間に印加される。第２差動回路と第３差動回路は、こうして印加された利得制御電圧に応じてそれぞれ出力電流を生成し、それら出力電流が上記のように接続された第１負荷抵抗器および第３負荷抵抗器と第２負荷抵抗器および第４負荷抵抗器によって電圧にそれぞれ変換されて、一対の出力端子から出力電圧として取り出される。
【０１１２】
その結果、当該可変利得増幅回路の利得（入力電圧に対する出力電圧の比）の利得可変幅（利得の最小値に対する最大値の比）は、第１〜第４の負荷抵抗器の抵抗値の比と、第２および第３の差動回路を構成する第３〜第１０のトランジスタのエミッタ面積の比との積で表される。しかも、利得可変幅を大きくしても、一対の出力端子における直流電位の変動は小さい、あるいはまったく生じない。
【０１１３】
よって、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる。また、このために、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続することが可能となる。よって、当該可変利得増幅回路を複数段に縦続接続した場合にも、ペレットサイズの増加を抑制できる。
【０１１４】
本発明の可変利得増幅回路は、さらに、前記第２差動回路が第１１トランジスタをさらに含むと共に、前記第３差動回路が第１２トランジスタをさらに含んでおり、前記第１１トランジスタのエミッタ、ベース、コレクタは、前記第３、第５、第７および第９のトランジスタの結合エミッタと、前記第３トランジスタのベースと、前記第５トランジスタのコレクタにそれぞれ接続され、前記第１２トランジスタのエミッタ、ベース、コレクタは、前記第４、第６、第８および第１０のトランジスタの結合エミッタと、前記第４トランジスタのベースと、前記第６トランジスタのコレクタにそれぞれ接続されている。このため、前記一対の出力端子における直流電位の変動をゼロに設定することができる。
【０１１５】
（３） 本発明の可変利得増幅回路の好ましい例では、前記第１差動回路の前記第１トランジスタと前記第２トランジスタのエミッタが、前記第１差動回路を駆動する前記定電流を生成する共通の定電流源に共通に接続される。この場合、前記第１トランジスタと前記第２トランジスタがそれぞれ第１エミッタ帰還抵抗器と第２エミッタ帰還抵抗器を有するのが好ましい。
【０１１６】
本発明の可変利得増幅回路の他の好ましい例では、前記第１差動回路の前記第１トランジスタと前記第２トランジスタのエミッタが、前記第１差動回路を駆動する前記定電流を生成する第１定電流源と第２定電流源にそれぞれ接続される。この場合、前記第１トランジスタのエミッタと前記第２トランジスタのエミッタの間に、共通のエミッタ帰還抵抗器が接続されるのが好ましい。
【０１１７】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第３トランジスタと前記第４トランジスタのエミッタ面積は同一とされ、前記第５トランジスタと前記第６トランジスタのエミッタ面積は同一とされ、前記第７トランジスタと前記第８トランジスタと前記第９トランジスタと前記第１０トランジスタのエミッタ面積は同一とされる。また、前記第３トランジスタのエミッタ面積と、前記第５トランジスタエミッタ面積と、前記第７トランジスタのエミッタ面積は、ｌ：ｍ：ｎに設定される（ｌ、ｍ、ｎはそれぞれ任意の正の定数）。
【０１１８】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第３トランジスタと前記第４トランジスタのエミッタ面積は同一とされ、前記第５トランジスタと前記第６トランジスタのエミッタ面積は同一とされ、前記第７トランジスタと前記第８トランジスタと前記第９トランジスタと前記第１０トランジスタのエミッタ面積は同一とされ、前記第１１トランジスタと前記第１２トランジスタのエミッタ面積は同一とされる。また、前記第３トランジスタのエミッタ面積と、前記第１１トランジスタのエミッタ面積と、前記第５トランジスタのエミッタ面積と、前記第７トランジスタのエミッタ面積と、前記第９トランジスタのエミッタ面積は、ｌ₁：ｌ₂：ｍ：ｎ：ｎに設定される（ｌ₁、ｌ₂、ｍ、ｎはそれぞれ任意の正の定数）。
【０１１９】
本発明の可変利得増幅回路のさらに他の好ましい例では、前記第１負荷抵抗器と前記第２負荷抵抗器の抵抗値は同一とされ、前記第３負荷抵抗器と前記第４負荷抵抗器の抵抗値は同一とされ、前記第１負荷抵抗器の抵抗値と前記第３負荷抵抗器の抵抗値とは、所定の比に設定される。
【０１２０】
【発明の実施の形態】
次に、本発明の実施の形態について添付図面を参照して詳細に説明する。
【０１２１】
（第１実施形態）
図１は、本発明の第１実施形態の可変利得増幅回路を示す回路図である。
【０１２２】
図１に示すように、本発明の第１実施形態の可変利得増幅回路は、入力差動回路Ａ１と、利得制御差動回路Ａ２と、四個の負荷抵抗器３１、３２、３３、３４とを備えている。負荷抵抗器３１と３２の抵抗値は共にＲ₂であり、負荷抵抗器３３と３４の抵抗値は共にＲ₁である。
【０１２３】
この可変利得増幅回路は、電源端子（電圧値：Ｖ_CC）７と接地端子（電位：０）８との間に接続されており、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖ_dによって設定される利得で、一対の入力端子３、４の間に入力される入力電圧Ｖ_INを差動増幅し、一対の出力端子５、６間に出力電圧Ｖ_OUTを生成する。
【０１２４】
入力差動回路Ａ１は、エミッタ結合された二つのｎｐｎ型バイポーラ・トランジスタ１１、１２からなる差動対と、この差動対を駆動する定電流源９（電流値：２Ｉ₀）とを含んでいる。トランジスタ１１、１２のベースは、一対の入力端子３、４にそれぞれ接続されており、入力端子３、４の間に差動入力される入力電圧Ｖ_INはトランジスタ１１、１２のベース間に印加される。トランジスタ１１、１２のエミッタ面積は同一である。トランジスタ１１と１２の結合エミッタは、定電流源９の一端に接続されている。定電流源９の他端は、接地端子８に接続されている。
【０１２５】
トランジスタ１１、１２からなる差動対と定電流源９は、「第１差動回路」を構成し、入力電圧Ｖ_INに応じて第１および第２の差動出力電流をトランジスタ１１、１２のコレクタにそれぞれ生成する。
【０１２６】
利得制御差動回路Ａ２では、八個のｎｐｎ型バイポーラ・トランジスタ１３、１４、１５、１６、１７、１８、１９、２０を有している。
【０１２７】
四個のｎｐｎ型バイポーラ・トランジスタ１３、１５、１７、１９のエミッタは、互いに結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１１のコレクタに接続されている。これらトランジスタ１３、１５、１７、１９は、「第２差動回路」を構成しており、第１差動回路の第１差動出力電流で駆動される。
【０１２８】
同様に、四個のトランジスタ１４、１６、１８、２０のエミッタは、互いに結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１２のコレクタに接続されている。これらトランジスタ１４、１６、１８、２０は、「第３差動回路」を構成しており、第１差動回路の第２差動出力電流で駆動される。
【０１２９】
「第２差動回路」と「第３差動回路」は協動して利得制御差動回路Ａ２として機能するものであり、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖ_dに応じて差動出力電流をそれぞれ生成する。これらの差動出力電流は、負荷抵抗器３１、３２、３３、３４によって電圧に変換され、一対の出力端子５、６間に生成される出力電圧Ｖ_OUTとなる。
【０１３０】
第２差動回路と第３差動回路において、トランジスタ１３、１４のベースは、利得制御端子１に共通接続され、トランジスタ１５、１６、１７、１８、１９、２０のベースは、利得制御端子２に共通接続されている。その結果、利得制御端子１、２の間に印加される利得制御電圧Ｖ_dは、トランジスタ１３、１４の結合ベースと、トランジスタ１５、１６、１７、１８、１９、２０の結合ベースの間に差動入力される。
【０１３１】
また、トランジスタ１３のコレクタは、直列接続された二つの負荷抵抗器３１と３３を介して電源端子７に接続され、トランジスタ１５のコレクタは、負荷抵抗器３３を介して電源端子７に接続されている。トランジスタ１７のコレクタは、トランジスタ１３のコレクタに接続されている。トランジスタ１９のコレクタは、トランジスタ１４のコレクタに接続されている。換言すれば、負荷抵抗器３１は、トランジスタ１３のコレクタとトランジスタ１５のコレクタの間に接続され、負荷抵抗器３３は、トランジスタ１５のコレクタと電源端子７の間に接続されている。
【０１３２】
同様に、トランジスタ１４のコレクタは、直列接続された二つの負荷抵抗器３２と３４を介して電源端子７に接続され、トランジスタ１６のコレクタは、負荷抵抗器３４を介して電源端子７に接続されている。トランジスタ１８のコレクタは、トランジスタ１４のコレクタに接続されている。トランジスタ２０のコレクタは、トランジスタ１３のコレクタに接続されている。換言すれば、負荷抵抗器３２は、トランジスタ１４のコレクタとトランジスタ１６のコレクタの間に接続され、負荷抵抗器３４は、トランジスタ１６のコレクタと電源端子７の間に接続されている。
【０１３３】
一方の出力端子５は、トランジスタ１３のコレクタに接続され、他方の出力端子６は、トランジスタ１４のコレクタに接続されている。
【０１３４】
トランジスタ１３と１４のエミッタ面積は同一であり、トランジスタ１５と１６のエミッタ面積も同一であり、トランジスタ１７と１８と１９と２０のエミッタ面積も同一である。トランジスタ１３のエミッタ面積とトランジスタ１５のエミッタ面積とトランジスタ１７のエミッタ面積との比は任意であるが、ここではｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定数）。
【０１３５】
負荷抵抗器３１と３２の抵抗値は同一（Ｒ₂）であり、負荷抵抗器３３、３４の抵抗値も同一（Ｒ₁）である。Ｒ₁とＲ₂との比は任意である。
【０１３６】
次に、以上の構成を持つ第１実施形態の可変利得増幅回路の動作について説明する。
【０１３７】
一対の入力端子３、４の間に差動入力される入力電圧Ｖ_INは、エミッタ結合されたトランジスタ１１、１２からなる差動対によって第１および第２の差動出力電流に変換される。これら第１および第２の差動出力電流は、トランジスタ１１、１２のコレクタにそれぞれ生成される。
【０１３８】
トランジスタ１１のコレクタに生成された第１差動出力電流は、エミッタ結合されたトランジスタ１３、１５、１７、１９からなる第２差動回路に入力される。また、トランジスタ１２のコレクタに生成された第２差動出力電流は、エミッタ結合されたトランジスタ１４、１６、１８、２０からなる第３差動回路に入力される。
【０１３９】
こうして、第２および第３の差動回路にそれぞれ入力された第１および第２の差動出力電流は、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖ_dにしたがって、八つのトランジスタ１３、１４、１５、１６、１７、１８、１９、２０に分配される。こうして分配された電流のうち、トランジスタ１３のコレクタに流れる電流は、直列接続された負荷抵抗器３１と３３によって電圧に変換され、トランジスタ１４のコレクタに流れる電流は、直列接続された負荷抵抗器３２と３４によって電圧に変換される。また、トランジスタ１５のコレクタに流れる電流は、負荷抵抗器３３によって電圧に変換され、トランジスタ１６のコレクタに流れる電流は、負荷抵抗器３４によって電圧に変換される。
【０１４０】
第２差動回路において、トランジスタ１３のコレクタに流れる電流によって生成された電圧と、トランジスタ１５のコレクタに流れる電流によって生成された電圧は、負荷抵抗器３１で互いに合成される。また、第３差動回路において、トランジスタ１４のコレクタに流れる電流によって生成された電圧と、トランジスタ１６のコレクタに流れる電流によって生成された電圧は、負荷抵抗器３２で互いに合成される。そして、これら二つの合成電圧が出力電圧Ｖ_OUTとなって、出力端子５、６間から差動出力される。
【０１４１】
以下において、上記第１実施形態の可変利得増幅回路の動作をさらに詳細に説明する。
【０１４２】
利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のコレクタ電流の交流成分を各々ｉ_CQ3、ｉ_CQ4、ｉ_CQ5、ｉ_CQ6、ｉ_CQ7、ｉ_CQ8、ｉ_CQ9、ｉ_CQ10とし、入力差動回路Ａ１のトランジスタ１１、１２のコレクタ電流の交流成分を各々ｉ_O、−ｉ_Oとする。すると、ｉ_CQ3、ｉ_CQ4、ｉ_CQ5、ｉ_CQ6、ｉ_CQ7、ｉ_CQ8、ｉ_CQ9、ｉ_CQ10は次の数式（２７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）で与えられる。
【０１４３】
【数２７】

【０１４４】
次に、第２および第３の差動回路の四つのトランジスタ１３、１７、２０、１５のコレクタ電流の交流成分ｉ_CQ3、ｉ_CQ7、ｉ_CQ10、ｉ_CQ5による第２差動回路の出力電流に対して、負荷抵抗器３１、３３の抵抗値の寄与分Ｒ_L3、Ｒ_L5は、次のようにして求められる。
【０１４５】
すなわち、全交流成分ｉｏに対するｉ_CQ3、ｉ_CQ7、ｉ_CQ10、ｉ_CQ5の比は、上記の数式（２７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）より、次の数式（２８ａ）、（２８ｂ）、（２８ｃ）、（２８ｄ）で与えられる。
【０１４６】
【数２８】

【０１４７】
すると、第２差動回路における負荷抵抗器３１、３３の抵抗値の寄与分Ｒ_L3、Ｒ_L5は、それぞれ次の数式（２９ａ）、（２９ｂ）のようになる。
【０１４８】
【数２９】

【０１４９】
よって、入力差動回路Ａ１に対する等価的な負荷抵抗値Ｒ_Leqは、次の数式（３０）のようになる。
【０１５０】
【数３０】

【０１５１】
回路の対称性より、第３差動回路における負荷抵抗器３２、３４の抵抗値の寄与分は、第２差動回路におけるものと同じである。
【０１５２】
入力差動回路Ａ１の伝達コンダクタンスをＧ_mとおくと、第１実施形態の可変増幅回路の利得Ｇは、次の数式（３１）で与えられる。
【０１５３】
【数３１】

【０１５４】
数式（３１）より、第１実施形態の可変利得増幅回路の最大利得Ｇ_maxと最小利得Ｇ_minは、各々、次の数式（３２ａ）、（３２ｂ）のようになる。
【０１５５】
【数３２】

【０１５６】
よって、これら数式（３２ａ）、（３２ｂ）より、第１実施形態の可変利得増幅回路の利得可変幅ΔＧは、次の数式（３３）のようになる。
【０１５７】
【数３３】

【０１５８】
数式（３３）より明らかなように、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比（Ｒ₂／Ｒ₁）と、利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］との積で表される。
【０１５９】
次に、出力端子５、６の直流電位Ｖ_OUT(DC)を以下のようにして求める。
【０１６０】
トランジスタ１３、１５、１７、２０のコレクタ電流の直流成分をＩ_CQ3、Ｉ_CQ5、Ｉ_CQ7、Ｉ_CQ10とすれば、これらは次の数式（３４ａ）、（３４ｂ）、（３４ｃ）、（３４ｄ）のように表される。
【０１６１】
【数３４】

【０１６２】
よって、出力端子５の直流電位Ｖ_OUT(DC)は、次の数式（３５）のようになる。
【０１６３】
【数３５】

【０１６４】
第３差動回路における出力端子６の直流電位Ｖ_OUT(DC)も、上記数式（３５）で与えられる。
【０１６５】
上記数式（３５）より、最大利得時および最小利得時の出力端子５、６の直流電位Ｖ_OUT(DCmax)、Ｖ_OUT(DCmin)は、各々、次の数式（３６ａ）、（３６ｂ）のようになる。
【０１６６】
【数３６】

【０１６７】
数式（３６ａ）、（３６ｂ）より明らかなように、利得可変幅ΔＧを大きくするために、エミッタ面積比［１＋（２ｎ／ｍ）］を大きくすると、出力端子５、６の直流電位Ｖ_OUT(DC)の変動は小さくなる。
【０１６８】
以上説明したところから明らかなように、本発明の第１実施形態の可変利得増幅回路では、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ₂／Ｒ₁）］と、利得制御差動回路Ａ２のトランジスタ１３、１４、１５、１６、１７、１８、１９、２０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］との積で表される。しかも、利得可変幅ΔＧを大きくしても、一対の出力端子５、６における直流電位Ｖ_OUT(DC)の変動は低く抑えられる。
【０１６９】
よって、ペレットサイズを増大することなく大きな利得可変幅ΔＧが得られ、しかも出力端子５、６における直流電位Ｖ_OUT(DC)の変動も抑制できる。
【０１７０】
また、同じ理由により、大きな利得可変幅ΔＧに設定しながら、図１３に示したように、複数の当該可変利得増幅回路を直流結合して縦続接続することが可能となる。よって、段間の結合回路を省略でき且つバイアス回路を各段に設ける必要がないから、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【０１７１】
図２に、本発明の第１実施形態１の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇを実線、出力直流電位Ｖ_OUT(DC)を点線で示してある。
【０１７２】
この例では、負荷抵抗器３１、３３の抵抗値Ｒ₂、Ｒ₁を各々２００Ω、２０Ωとし、トランジスタ１３、１５、１７、１９のエミッタ面積比を１：１：４：４、トランジスタ１４、１６、１８、２０のエミッタ面積比を同じく１：１：４：４とし、トランジスタ１１、１２のエミッタ電流Ｉ₀を各々１ｍＡとしている。この例では、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇ_maxは１２．５ｄＢであるが、その場合でも、出力端子の直流電位Ｖ_OUT(DC)の変動は約２２ｍＶに抑えられていることが分かる。
【０１７３】
（第２実施形態）
図３は、本発明の第２実施形態の可変利得増幅回路を示す回路図である。
【０１７４】
図３に示すように、本発明の第２実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路の八個のｎｐｎ型バイポーラ・トランジスタ１３、１４、１５、１６、１７、１８、１９、２０に代えて、十個のｎｐｎ型バイポーラ・トランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０を用いて利得制御回路Ａ２を構成したものである。
【０１７５】
第２実施形態のトランジスタ２１と２２は、第１実施形態のトランジスタ１３と１４にそれぞれ対応する。第２実施形態のトランジスタ２５と２６は、第１実施形態のトランジスタ１５と１６それぞれ対応する。第２実施形態のトランジスタ２７と２８は、第１実施形態のトランジスタ１７と１８にそれぞれ対応する。第２実施形態のトランジスタ２９と３０は、第１実施形態のトランジスタ１９と２０にそれぞれ対応する。したがって、第２実施形態の可変利得増幅回路は、第１実施形態の可変利得増幅回路の構成に、トランジスタ２３と２４を追加したものに相当する。
【０１７６】
入力差動回路Ａ１の構成は、第１実施形態のそれと同じである。負荷抵抗器３１、３２、３３、３４も第１実施形態の場合と同じ接続である。
【０１７７】
この第２実施形態の可変利得増幅回路は、第１実施形態の場合と同様に、電源端子（電圧値：Ｖ_CC）７と接地端子（電位：０）８との間に接続されており、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖ_dに従って、一対の入力端子３、４の間に入力される入力電圧Ｖ_INを差動増幅し、一対の出力端子５、６間に出力電圧Ｖ_OUTを生成する。
【０１７８】
入力差動回路Ａ１の構成と動作は、第１実施形態の場合と同じであるから、それらについての説明は省略する。
【０１７９】
利得制御差動回路Ａ２では、トランジスタ２１、２３、２５、２７、２９のエミッタが結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１１のコレクタに接続されている。トランジスタ２１、２３、２５、２７、２９は、「第２差動回路」を構成しており、第１差動回路の第１差動出力電流で駆動される。
【０１８０】
同様に、トランジスタ２２、２４、２６、２８、３０のエミッタが結合されており、それらの結合エミッタはさらに入力差動回路Ａ１のトランジスタ１２のコレクタに接続されている。トランジスタ２２、２４、２６、２８、３０は、「第３差動回路」を構成しており、第１差動回路の第２差動出力電流で駆動される。
【０１８１】
「第２差動回路」と「第３差動回路」は協動して利得制御差動回路Ａ２として機能するものであり、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖ_dに応じて差動出力電流をそれぞれ生成する。これらの差動出力電流は、負荷抵抗器３１、３２、３３、３４によって電圧に変換されて、一対の出力端子５、６に生成される出力電圧Ｖ_OUTとなる。
【０１８２】
第２差動回路と第３差動回路において、トランジスタ２１、２２、２３、２４のベースは、利得制御端子１に共通接続され、トランジスタ２５、２６、２７、２８、２９、３０のベースは、利得制御端子２に共通接続されている。その結果、利得制御端子１、２の間に印加される利得制御電圧Ｖ_dは、トランジスタ２１、２２、２３、２４の結合ベースと、トランジスタ２５、２６、２７、２８、２９、３０の結合ベースの間に差動入力される。
【０１８３】
また、トランジスタ２１のコレクタは、直列接続された負荷抵抗器３１と３３を介して電源端子７に接続され、トランジスタ２３、２５のコレクタは負荷抵抗器３３を介して電源端子７に共通接続されている。トランジスタ２７のコレクタは、トランジスタ２１のコレクタに接続されている。トランジスタ２９のコレクタは、トランジスタ２２のコレクタに接続されている。換言すれば、負荷抵抗器３１は、トランジスタ２１のコレクタと、トランジスタ２３、２５の結合コレクタの間に接続され、負荷抵抗器３３は、トランジスタ２３、２５の結合コレクタと電源端子７の間に接続されている。
【０１８４】
同様に、トランジスタ２２のコレクタは、直列接続された負荷抵抗器３２と３４を介して電源端子７に接続され、トランジスタ２４、２６のコレクタは、負荷抵抗器３４を介して電源端子７に共通接続されている。トランジスタ２８のコレクタは、トランジスタ２２のコレクタに接続されている。トランジスタ３０のコレクタは、トランジスタ２１のコレクタに接続されている。換言すれば、負荷抵抗器３２は、トランジスタ２２のコレクタとトランジスタ２４、２６の結合コレクタの間に接続され、負荷抵抗器３４は、トランジスタ２４、２６の結合コレクタと電源端子７の間に接続されている。
【０１８５】
一方の出力端子５は、トランジスタ２１のコレクタに接続され、他方の出力端子６は、トランジスタ２２のコレクタに接続されている。
【０１８６】
トランジスタ２１と２２のエミッタ面積は同一であり、トランジスタ２３と２４のエミッタ面積も同一であり、トランジスタ２５と２６のエミッタ面積も同一であり、トランジスタ２７と２８と２９と３０のエミッタ面積も同一である。また、トランジスタ２１のエミッタ面積とトランジスタ２３のエミッタ面積との比は、トランジスタ２７のエミッタ面積およびトランジスタ２９のエミッタ面積の和と、トランジスタ２５のエミッタ面積との比に等しい。
【０１８７】
ここでは、トランジスタ２１のエミッタ面積と、トランジスタ２３のエミッタ面積と、トランジスタ２５のエミッタ面積と、トランジスタ２７のエミッタ面積と、トランジスタ２９のエミッタ面積の比を、ｌ₁：ｌ₂：ｍ：ｎ：ｎに設定されているとする（ｌ₁、ｌ₂、ｍ、ｎは正の定数）。
【０１８８】
負荷抵抗器３１と３２の抵抗値は同一（Ｒ₂）であり、負荷抵抗器３３、３４の抵抗値も同一（Ｒ₁）である。Ｒ₁とＲ₂との比は任意である。
【０１８９】
次に、以上の構成を持つ第２実施形態の可変利得増幅回路の動作について説明する。
【０１９０】
一対の入力端子３、４の間に差動入力される入力電圧Ｖ_INは、エミッタ結合されたトランジスタ１１、１２からなる差動対によって第１および第２の差動出力電流に変換される。これら第１および第２の差動出力電流は、トランジスタ１１、１２のコレクタにそれぞれ生成される。この点は、第１実施形態の場合と同じである。
【０１９１】
トランジスタ１１のコレクタに生成された第１差動出力電流は、五つのエミッタ結合されたトランジスタ２１、２３、２５、２７、２９からなる第２差動回路に入力される。また、トランジスタ１２のコレクタに生成された第２差動出力電流は、五つのエミッタ結合されたトランジスタ２２、２４、２６、２８、３０からなる第３差動回路に入力される。
【０１９２】
こうして、第２および第３の差動回路にそれぞれ入力された第１および第２の差動出力電流は、一対の利得制御端子１、２の間に印加される利得制御電圧Ｖ_dにしたがって、十個のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０に分配される。こうして分配された電流のうち、トランジスタ２１のコレクタに流れる電流は、直列接続された負荷抵抗器３１と３３によって電圧に変換され、トランジスタ２２のコレクタに流れる電流は、直列接続された負荷抵抗器３２と３４によって電圧に変換される。また、トランジスタ２３と２５のコレクタに流れる電流の和は、負荷抵抗器３３によって電圧に変換され、トランジスタ２４と２６のコレクタに流れる電流の和は、負荷抵抗器３４によって電圧に変換される。
【０１９３】
第２差動回路において、トランジスタ２１のコレクタに流れる電流によって生成された電圧と、トランジスタ２３と２５のコレクタに流れる電流の和によって生成された電圧は、負荷抵抗器３１で互いに合成される。また、第３差動回路において、トランジスタ２２のコレクタに流れる電流によって生成された電圧と、トランジスタ２４と２６のコレクタに流れる電流の和によって生成された電圧は、負荷抵抗器３２で互いに合成される。そして、これら二つの合成電圧が出力電圧Ｖ_OUTとなって、出力端子５、６間から差動出力される。
【０１９４】
以下において、上記第２実施形態の可変利得増幅回路の動作をさらに詳細に説明する。
【０１９５】
利得制御差動回路Ａ２の各トランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のコレクタ電流の交流成分をｉ_CQ11、ｉ_CQ12、ｉ_CQ13、ｉ_CQ14、ｉ_CQ15、ｉ_CQ16、ｉ_CQ17、ｉ_CQ18、ｉ_CQ19、ｉ_CQ20は、入力差動回路Ａ１の第１及び第２のトランジスタ１１、１２のコレクタ電流の交流成分ｉ_O、−ｉ_Oを用いて、次の数式（３７ａ）、（３７ｂ）、（３７ｃ）、（３７ｄ）、（３７ｅ）のように表される。
【０１９６】
【数３７】

【０１９７】
次に、第２および第３の差動回路の五つのトランジスタ２１、２７、３０、２３、２５のコレクタ電流の交流成分ｉ_CQ11、ｉ_CQ17、ｉ_CQ20とｉ_CQ13、ｉ_CQ15による第２差動回路の出力電流において、負荷抵抗器３１、３３の抵抗値の寄与分Ｒ_L11、Ｒ_L15は、次のようにして求められる。
【０１９８】
すなわち、全交流成分ｉｏに対するｉ_CQ11、ｉ_CQ17、ｉ_CQ20とｉ_CQ13、ｉ_CQ15の比は、上記の数式（３７ａ）、（３７ｂ）、（３７ｃ）、（３７ｄ）、（３７ｅ）より、次の数式（３８ａ）、（３８ｂ）、（３８ｃ）、（３８ｄ）、（３８ｅ）で与えられる。
【０１９９】
【数３８】

【０２００】
すると、第２差動回路における負荷抵抗器３１、３３の抵抗値の寄与分Ｒ_L11、Ｒ_L15は、次の数式（３９ａ）、（３９ｂ）で与えられる。
【０２０１】
【数３９】

【０２０２】
よって、数式（３９ａ）、（３９ｂ）、入力差動回路Ａ１に対する等価的な負荷抵抗値Ｒ_Leqは、次の数式（４０）のようになる。
【０２０３】
【数４０】

【０２０４】
入力差動回路Ａ１の伝達コンダクタンスをＧ_mとおくと、第２実施形態の可変利得増幅回路の利得Ｇは、次の数式（４１）で与えられる。
【０２０５】
【数４１】

【０２０６】
数式（４１）より、第２実施形態の可変利得増幅回路の最大利得Ｇ_maxと最小利得Ｇ_minは、各々、次の数式（４２ａ）、（４２ｂ）のようになる。
【０２０７】
【数４２】

【０２０８】
よって、これら数式（４２ａ）、（４２ｂ）より、第２実施形態の可変利得増幅回路の利得可変幅ΔＧは、次の数式（４３）のようになる。
【０２０９】
【数４３】

【０２１０】
この第２実施形態では、以下の数式（４４）が成立している。
【０２１１】
【数４４】

【０２１２】
よって、数式（４４）を用いて、上記の数式（４３）は次の数式（４５）のように書き換えられる。
【０２１３】
【数４５】

【０２１４】
数式（４５）より明らかなように、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ₂／Ｒ₁）］と、利得制御差動回路Ａ２のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のエミッタ面積の比（２ｎ／ｍ）との積で表される。
【０２１５】
次に、出力端子５、６の直流電位Ｖ_OUT(DC)を求める。
【０２１６】
トランジスタ２１、２３、２５、２７、３０のコレクタ電流の直流成分をＩ_CQ11、Ｉ_CQ13、Ｉ_CQ15、Ｉ_CQ17、Ｉ_CQ20とすれば、これらは次の数式（４６ａ）、（４６ｂ）、（４６ｃ）、（４６ｄ）、（４６ｅ）のように表される。
【０２１７】
【数４６】

【０２１８】
よって、出力端子５の直流電位Ｖ_OUT(DC)は、次の数式（４７）のようになる。
【０２１９】
【数４７】

【０２２０】
ここで、利得Ｇの場合と同様に、上記数式（４４）が成立するので、上記数式（４７）は次の数式（４８）のように書き換えられる。
【０２２１】
【数４８】

【０２２２】
第３差動回路は、第２差動回路と同じ構成であるから、出力端子６の直流電位Ｖ_OUT(DC)も上記数式（４８）で与えられる。
【０２２３】
上記数式（４８）より明らかなように、出力端子５、６の直流電位Ｖ_OUT(DC)は、利得Ｇを変化させても変動しない。
【０２２４】
以上説明したところから明らかなように、本発明の第２実施形態の可変利得増幅回路では、利得可変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗値の比［１＋（Ｒ₂／Ｒ₁）］と、利得制御差動回路Ａ２のトランジスタ２１、２２、２３、２４、２５、２６、２７、２８、２９、３０のエミッタ面積の比（２ｎ／ｍ）との積で表される。しかも、利得可変幅ΔＧを大きくしても、一対の出力端子５、６における直流電位Ｖ_OUT(DC)の変動はゼロである。
【０２２５】
よって、ペレットサイズを増大することなく大きな利得可変幅ΔＧが得られ、しかも出力端子５、６における直流電位Ｖ_OUT(DC)の変動も生じない。
【０２２６】
また、同じ理由により、大きな利得可変幅ΔＧに設定しながら、図１３に示したように、複数の当該可変利得増幅回路を直流結合して縦続接続することが可能となる。よって、段間の結合回路を省略でき且つバイアス回路を各段に設ける必要がないから、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【０２２７】
図４に、本発明の第２実施形態の可変利得増幅回路の利得制御電圧−利得制御特性および利得制御電圧−出力直流電位特性の一例を示す。利得Ｇを実線、出力直流電位Ｖ_OUT(DC)を点線で示してある。
【０２２８】
この例では、負荷抵抗器３１、３３の抵抗値Ｒ₂、Ｒ₁を各々２００Ω、２０Ωとし、トランジスタ２１、２３、２５、２７、３０のエミッタ面積比を８：１：１：４：４、トランジスタ２２、２４、２６、２８、２９のエミッタ面積比を同じく８：１：１：４：４とし、さらに、トランジスタ１１、１２のエミッタ電流Ｉ₀を各々１ｍＡとしている。この場合、利得可変幅ΔＧは３９ｄＢ、最大利得Ｇ_maxは１１．６ｄＢであるが、出力直流電位Ｖ_OUT(DC)の変動はゼロである。
【０２２９】
（第３実施形態）
図５は、本発明の第３実施形態の可変利得増幅回路を示す回路図である。
【０２３０】
図５に示すように、本発明の第３実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器３５、３６を接続したものである。エミッタ帰還抵抗器３５は、トランジスタ１１のエミッタと定電流源９の間に接続され、エミッタ帰還抵抗器３６は、トランジスタ１２のエミッタと定電流源９の間に接続されている。それ以外の構成は、第１実施形態の可変利得増幅回路と同じであり、その動作も同じである。
【０２３１】
しかし、第３実施形態の可変利得増幅回路では、エミッタ帰還抵抗器３５、３６が挿入されたことにより、トランジスタ１１、１２のエミッタ電流を各々Ｉｏとし、エミッタ帰還抵抗器３５、３６の抵抗値を共にＲ_Eとすれば、入力差動回路の線形動作範囲が（２Ｉ_O×Ｒ_E）だけ広がる。このため、第１実施形態における効果に加えて、入力端子３、４からの入力信号Ｖ_INの振幅が大きい場合でも歪み特性が劣化しない、という効果がある。
【０２３２】
（第４実施形態）
図６は、本発明の第４実施形態の可変利得増幅回路を示す回路図である。
【０２３３】
図６に示すように、本発明の第４実施形態の可変利得増幅回路は、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器３７を接続し、さらに、定電流源９に代えて、トランジスタ１１と１２のエミッタに定電流源９ａと９ｂ（いずれも電流値：Ｉ₀）をそれぞれ接続したものである。定電流源９ａは、トランジスタ１１のエミッタと接地端子８の間に接続され、定電流源９ｂは、トランジスタ１２のエミッタと接地端子８の間に接続されている。それ以外の構成は、第１実施形態の可変利得増幅回路と同じであり、その動作も同じである。
【０２３４】
第４実施形態の可変利得増幅回路では、定電流源９に代えて、トランジスタ１１と１２をそれぞれ駆動する定電流源９ａと９ｂが設けられているため、トランジスタ１１、１２のエミッタ電流を各々Ｉｏとし、エミッタ帰還抵抗器３７の抵抗値を２Ｒ_Eとすれば、入力差動回路の線形動作範囲が（２Ｉ_O×Ｒ_E）だけ広がる。このため、第１実施形態における効果に加えて、入力端子３、４からの入力信号Ｖ_INの振幅が大きい場合でも歪み特性が劣化しない、という効果がある。
【０２３５】
さらに、エミッタ帰還抵抗器３７において直流電位降下が生じないため、第１および第３の実施形態の可変利得増幅回路よりも低い電源電圧Ｖ_CCで動作が可能となる、という効果もある。
【０２３６】
（第５実施形態）
本発明の第３実施形態の可変利得増幅回路では、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器３５、３６を接続している。しかし、エミッタ帰還抵抗器３５、３６は、図３に示す第２実施形態の可変利得増幅回路にも適用できる。
【０２３７】
こうして得た第３実施形態の可変利得増幅回路（図示省略）においても、第２実施形態の可変利得増幅回路と同じ効果が得られる。
【０２３８】
（第６実施形態）
本発明の第４実施形態の可変利得増幅回路では、図１に示す第１実施形態の可変利得増幅回路において、入力増幅回路Ａ１のトランジスタ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器３７を接続し、さらに、定電流源９に代えて、トランジスタ１１と１２のエミッタに定電流源９ａと９ｂ（いずれも電流値：Ｉ₀）をそれぞれ接続している。しかし、エミッタ帰還抵抗器３７と定電流源９ａと９ｂは、図３に示す第２実施形態の可変利得増幅回路にも適用できる。
【０２３９】
こうして得た第４実施形態の可変利得増幅回路（図示省略）においても、第２実施形態の可変利得増幅回路と同じ効果が得られる。
【０２４０】
（変形例）
以上、本発明の好適な実施形態について説明したが、本発明の可変利得増幅回路は上記第１〜第６の実施形態のみに限定されるものではなく、これら実施形態の構成に種々の修正や変更を施した可変利得増幅回路も本発明の範囲に含まれる。
【０２４１】
例えば、上記第１〜第６の実施形態ではｎｐｎ型バイポーラ・トランジスタを用いているが、ｐｎｐ型バイポーラ・トランジスタを用いてもよいことは言うまでもない。また、負荷抵抗器の抵抗値の比やエミッタ面積の比についても、上記第１〜第６の実施形態で述べたものに限定されるものではなく、本発明の作用効果が得られるものであれば、任意に変更できる。
【０２４２】
【発明の効果】
以上説明したように、本発明の可変利得増幅回路は、利得可変幅が負荷抵抗器の抵抗値の比とトランジスタのエミッタ面積の比との積で決定され、しかも出力端子における直流電位の変動が少ない。したがって、ペレットサイズを増大することなく大きな利得可変幅が得られ、しかも出力端子における直流電位の変動も抑制できる。この直流電位の変動は、ゼロに設定することも可能である。
【０２４３】
さらに、大きな利得可変幅に設定しながら、直流結合して複数段に縦続接続することができる。よって、複数段に縦続接続した場合にもペレットサイズの増加を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の可変利得増幅回路の構成を示す回路図である。
【図２】本発明の第１実施形態の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図３】本発明の第２実施形態の可変利得増幅回路の構成を示す回路図である。
【図４】本発明の第２実施形態において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図５】本発明の第３実施形態の可変利得増幅回路の構成を示す回路図である。
【図６】本発明の第４実施形態の可変利得増幅回路の構成を示す回路図である。
【図７】従来の可変利得増幅回路の第１例の構成を示す回路図である。
【図８】図７の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図９】従来の可変利得増幅回路の第２例の構成を示す回路図である。
【図１０】図９の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図１１】従来の可変利得増幅回路の第３例の構成を示す回路図である。
【図１２】図１１の従来の可変利得増幅回路において、利得の変化と出力端子の直流電位の変化を示す特性図である。
【図１３】複数の利得可変増幅回路を直流結合で縦続接続する場合の構成を示す回路図である。
【図１４】複数の利得可変増幅回路を結合回路を介して縦続接続する場合の構成を示す回路図である。
【符号の説明】
１、２ 利得制御端子
３、４ 入力端子
５、６出力端子
７ 電源端子
８ 接地端子
９、９ａ、９ｂ 定電流源
１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０ バイポーラ・トランジスタ
３１、３２、３３、３４ 負荷抵抗器
３５、３６、３７、 エミッタ帰還抵抗器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a variable gain amplifier circuit, and more particularly, to a variable gain amplifier circuit having a wide variable gain range and capable of DC coupling to a low-frequency input signal (that is, not requiring capacitive coupling).
[0002]
[Prior art]
In mobile communication systems such as W-CDMA (Code-Division Multiple Access), power control is performed according to the distance between a mobile station and a base station. Highly accurate transmission power control characteristics are required. In addition, in recent years, not only long call duration and good call quality, but also small size and light weight have become important factors in determining the commercial value of this kind of portable terminal. For this reason, this type of portable terminal conventionally satisfies these requirements by cascade-connecting a plurality of stages of variable gain amplifier circuits each of which optimizes a variable gain width, current consumption, noise, and distortion. An example is shown in FIG.
[0003]
In the example of FIG. 14, after the first-stage variable gain amplifier (Valuable Gain Amplifier, VGA) 201, the second-stage variable gain amplifier is connected via a level shifter circuit 203 and a coupling circuit 204 including a capacitive element. The circuit 202 is connected. An input voltage V is applied between a pair of input terminals IN and INX._INIs differentially input, and the first-stage variable gain amplifying circuit 201 amplifies it to output voltage V_OUT'. The level shifter circuit 203 outputs the output voltage V_OUT'Is adjusted. The coupling circuit 204 outputs the output voltage V_OUT’Is cut off the DC component and the voltage V_IN'. The voltage V thus generated_IN'Together with the predetermined bias voltage generated by the bias circuit 205 is input to the variable gain amplifier circuit 202 of the second stage. The second-stage variable gain amplifying circuit 202 outputs the voltage V_IN′ To amplify the output voltage V_OUTIs generated between a pair of output terminals OUT and OUTX.
[0004]
Examples of conventional variable gain amplifier circuits satisfying the above requirements include those described in JP-A-11-136051, JP-A-11-055054, and JP-A-11-239034. Hereinafter, these conventional circuits will be described.
[0005]
(Conventional example 1)
FIG. 7 shows a variable gain amplifier circuit described in Japanese Patent Application Laid-Open No. 11-136051.
[0006]
As shown in FIG. 7, the conventional variable gain amplifying circuit includes an input differential circuit A1 including two npn-type bipolar transistors 51 and 52 coupled to an emitter and a constant current source 49, and four npn-type bipolar transistors. A gain control differential circuit A2 including bipolar transistors 53, 54, 55 and 56 and six load resistors 71, 72, 73, 74, 75 and 76 are provided. The variable gain amplifying circuit is connected between a power supply terminal 47 and a ground terminal 48, and has a gain control voltage V input between a pair of gain control terminals 41 and 42._d, The input voltage V input between the pair of input terminals 43 and 44_INIs differentially amplified, and an output voltage V is applied between a pair of output terminals 45 and 46._OUTIs output.
[0007]
In the input differential circuit A1, the coupled emitters of the transistors 51 and 52 are connected to one end of the constant current source 49, and their bases are connected to the input terminals 43 and 44, respectively. The other end of the constant current source 49 is connected to the ground terminal 48.
[0008]
In the gain control differential circuit A2, the coupled emitters of the transistors 53 and 55 are connected to the collector of the transistor 51 of the input differential circuit A1, and the coupled emitters of the transistors 54 and 56 are connected to the collector of the transistor 52 of the input differential circuit A1. It is connected to the. The bases of the transistors 53 and 54 are commonly connected to the gain control terminal 41, and the bases of the transistors 55 and 56 are commonly connected to the gain control terminal 42. The collectors of the transistors 53 and 55 are connected to the power supply terminal 47 via load resistors 71 and 73, respectively. The collectors of the transistors 54 and 56 are connected to the power supply terminal 47 via load resistors 72 and 74, respectively. In other words, load resistors 71 and 73 are connected between the collectors of transistors 53 and 55 and power supply terminal 47, respectively, and load resistors 72 and 74 are connected between the collectors of transistors 54 and 56 and power supply terminal 47. Each is connected between them. Further, a load resistor 75 is connected between the collectors of the transistors 53 and 55, and a load resistor 76 is connected between the collectors of the transistors 54 and 56.
[0009]
One output terminal 45 is connected to the collector of the transistor 53, and the other output terminal 46 is connected to the collector of the transistor 54.
[0010]
The conventional variable gain amplifying circuit of FIG. 7 having the above configuration operates as follows.
[0011]
That is, the input voltage V differentially input between the pair of input terminals 43 and 44_INIs converted into two differential currents by the transistors 51 and 52 in the input differential circuit A1. Then, one differential current is input to the combined emitter of the transistors 53 and 55 of the gain control differential circuit A2. The other differential current is input to the combined emitter of transistors 54 and 56 of gain control differential circuit A2. Thus, the two differential currents input to the gain control differential circuit A2 correspond to the gain control voltage V input between the pair of gain control terminals 41 and 42._dIs distributed to the collectors of the transistors 53 and 55 and the collectors of the transistors 54 and 56, respectively.
[0012]
Here, the AC components of the collector currents of the transistors 53, 54, 55, 56 of the gain control differential circuit A2 are represented by i_CQ3, I_CQ4, I_CQ5, I_CQ6And the AC components of the collector currents of the transistors 51 and 52 are i₀, -I₀Then i_CQ3, I_CQ4, I_CQ5, I_CQ6Is represented by the following equations (1a) and (1b).
[0013]
(Equation 1)

[0014]
Here, the AC component i of the collector current of the transistors 53 and 55_CQ3And i_CQ5Contribution R of the resistance values of load resistors 71, 73 and 75 in the two output voltages generated by_L3, R_L5To find the total AC component i_oI for_CQ3And i_CQ5Are set as in the following equations (2a) and (2b).
[0015]
(Equation 2)

[0016]
Each of the resistance values of the load resistors 71, 73, 75 is R₁, R_Three, R_TwoThen i_CQ3Of the load resistors 71, 73, 75 to the output voltage generated by_L3And i_CQ5Of the load resistors 71, 73, 75 to the output voltage generated by_L5Is expressed as in the following equations (3a) and (3b), respectively.
[0017]
(Equation 3)

[0018]
R represented by equations (3a) and (3b)_L3And R_L5Can be considered as an equivalent load resistance value for the input differential circuit A1. Therefore, this equivalent load resistance value is represented by R_LeqThen R_LeqIs given by the following equation (4) from equations (3a) and (3b).
[0019]
(Equation 4)

[0020]
Here, the transfer conductance of the input differential circuit A1 is G_mThen, the gain G of the input differential circuit A1 is expressed by the following equation (5).
[0021]
(Equation 5)

[0022]
From equation (5), the maximum gain G of the conventional variable gain amplifier circuit of FIG._maxAnd the minimum gain G_minAre represented by the following equations (6a) and (6b), respectively.
[0023]
(Equation 6)

[0024]
Therefore, the gain variable width ΔG of the conventional variable gain amplifier circuit of FIG. 7 is given by the following equation (7) using equations (6a) and (6b).
[0025]
(Equation 7)

[0026]
From the equation (7), the variable gain width ΔG of the conventional variable gain amplifying circuit of FIG. 7 is equal to the resistance value R of the load resistors 73, 74, 75, 76_Two, R_ThreeIt can be seen that it is determined only by the ratio of.
[0027]
Output DC potential V at output terminal 46_{OUT (DC)}Is given by the following equation (8) using the above equation (5).
[0028]
(Equation 8)

[0029]
Therefore, the output DC potential V at the time of the maximum gain and the minimum gain_{OUT (DC)}Is expressed as the following equations (9a) and (9b) using the above equation (8).
[0030]
(Equation 9)

[0031]
From the above equations (9a) and (9b), in the conventional variable gain amplifier circuit of FIG. 7, when the gain variable width ΔG is increased, that is, the resistance value ratio [1+ (R) in equation (7) is obtained._Two/ R_Three)], The DC potential V of the output terminal 46 is increased._{OUT (DC)}It can be seen that the variation of
[0032]
FIG. 8 shows an example of a gain control voltage-gain control characteristic and a gain control voltage-output DC potential characteristic of the conventional variable gain amplifier circuit shown in FIG. The change in the gain G is indicated by a solid line, and the output DC potential V_{OUT (DC)}Are indicated by broken lines.
[0033]
In the example of FIG. 8, the resistance values R of the load resistors 71 and 72, 73 and 74, and 75 and 76 are set.₁, R_Two, R_ThreeAre respectively 230Ω, 23Ω and 2300Ω, and the emitter current I of the transistors 51 and 52 is₀Is 1 mA in each case. In this case, the gain variable width ΔG is about 40 dB, and the maximum gain G_maxIs about 12 dB. Also, the DC potential V of the output terminal 46_{OUT (DC)}Has a considerably large value of about 207 mV.
[0034]
(Conventional example 2)
FIG. 9 shows a conventional variable gain amplifier circuit described in Japanese Patent Application Laid-Open No. H11-055054.
[0035]
The variable gain amplifying circuit shown in FIG. 9 includes an input differential circuit A1 having the same configuration as the conventional variable gain amplifying circuit shown in FIG. 7, and six npn-type bipolar transistors 63, 64, 65, 66, 67, A gain control differential circuit A2 including a load resistor 68 and four load resistors 81, 82, 83 and 84 are provided. This variable gain amplifier circuit is connected between a power supply terminal 47 and a ground terminal 48, and is input between a pair of gain control terminals 41 and 42, similarly to the conventional variable gain amplifier circuit shown in FIG. Gain control voltage V_d, The input voltage V input between the pair of input terminals 43 and 44_INIs differentially amplified, and an output voltage V is applied between a pair of output terminals 45 and 46._OUTIs output.
[0036]
Since the configuration and operation of the input differential circuit A1 in FIG. 9 are the same as those in FIG. 7, the description thereof will be omitted.
[0037]
In the gain control differential circuit A2 of FIG. 9, the coupled emitters of the transistors 63, 65 and 67 are connected to the collector of the transistor 51 of the input differential circuit A1, and the coupled emitters of the transistors 64, 66 and 68 are connected to the input differential circuit. It is connected to the collector of transistor 52 of circuit A1. The bases of the transistors 63 and 64 are commonly connected to the gain control terminal 41, and the bases of the transistors 65, 66, 67 and 68 are commonly connected to the gain control terminal 42. The collector of the transistor 63 is connected to the power supply terminal 47 via load resistors 81 and 83 connected in series, and the collector of the transistor 65 is connected to the power supply terminal 47 via the load resistor 83. The collector of the transistor 64 is connected to the power supply terminal 47 via load resistors 82 and 84 connected in series, and the collector of the transistor 66 is connected to the power supply terminal 47 via the load resistor 84. The collectors of the transistors 67 and 68 are directly connected to the power supply terminal 47 without passing through a load resistor. In other words, the load resistor 81 is connected between the collector of the transistor 63 and the collector of the transistor 65, and the load resistor 83 is connected between the collector of the transistor 65 and the power supply terminal 47. The load resistor 82 is connected between the collector of the transistor 64 and the collector of the transistor 66, and the load resistor 84 is connected between the collector of the transistor 66 and the power supply terminal 47.
[0038]
One output terminal 45 is connected to the collector of the transistor 63, and the other output terminal 46 is connected to the collector of the transistor 64.
[0039]
Transistors 63 and 64 have the same emitter area, transistors 65 and 66 have the same emitter area, and transistors 67 and 68 have the same emitter area. The ratio between the emitter areas of the transistors 63 and 64, the emitter areas of the transistors 65 and 66, and the emitter areas of the transistors 67 and 68 is arbitrary, and here, it is assumed that l: m: n is set (l, m, n is a positive constant).
[0040]
The resistance values of the load resistors 81 and 82 are the same (R₁), And the resistance values of the load resistors 83 and 84 are the same (R_Two). R₁And R_TwoIs arbitrary.
[0041]
The conventional variable gain amplifier circuit of FIG. 9 operates as follows.
[0042]
The AC components of the collector currents of the transistors 63, 64, 65, 66, 67, 68 of the gain control differential circuit A2 are represented by i_CQ3, I_CQ4, I_CQ5, I_CQ6, I_CQ7, I_CQ8The AC components of the collector currents of the transistors 51 and 52 of the input differential circuit A1 are represented by i_O, -I_OThen i_CQ3, I_CQ4, I_CQ5, I_CQ6, I_CQ7, I_CQ8Is given by the following equations (10a), (10b), and (10c).
[0043]
(Equation 10)

[0044]
Also, the AC component i of the collector current of the transistors 63 and 65_CQ3And i_CQ5Contribution R of the resistance values of load resistors 81 and 83 in the output voltage due to_L3And R_L5Is determined as follows.
[0045]
That is, first, all the AC components i_oI for_CQ3And i_CQ5Are set as in the following equations (11a) and (11b).
[0046]
(Equation 11)

[0047]
Then, the AC component i of the collector current of the transistors 67 and 68_CQ7And i_CQ8Does not contribute to the output and can be ignored, so the contribution R of the resistance values of the load resistors 81 and 83_L3, R_L5Is represented by the following equations (12a) and (12b).
[0048]
(Equation 12)

[0049]
Equivalent load resistance value R for input differential circuit A1_LeqIs the contribution R of the resistance values of the load resistors 81 and 83._L3And R_L5Therefore, using the equations (12a) and (12b), the following equation (13) is obtained.
[0050]
(Equation 13)

[0051]
The transfer conductance of the input differential circuit A1 is G_mIn other words, the gain G of the conventional variable gain amplifier circuit of FIG. 9 is given by the following equation (14) using the equation (13).
[0052]
[Equation 14]

[0053]
Further, the maximum gain G of the conventional variable gain amplifier circuit of FIG._maxAnd the minimum gain G_minAre as shown in the following equations (15a) and (15b), respectively.
[0054]
(Equation 15)

[0055]
Therefore, using the equations (15a) and (15b), the gain variable width ΔG is given by the following equation (16).
[0056]
(Equation 16)

[0057]
From the equation (16), in the conventional variable gain amplifier circuit of FIG. 9, the gain variable width ΔG is determined by the resistance value ratio [1+ (R_Two/ R₁)] And the emitter area ratio [l + (n / m)] of the transistors of the gain control differential circuit A2.
[0058]
Also, the DC potential V of the output terminals 45 and 46_{OUT (DC)}Is given by the following equation (17).
[0059]
[Equation 17]

[0060]
Therefore, the output DC potential at the time of the maximum gain and the minimum gain is expressed by the following equations (18a) and (18b) using the equation (17).
[0061]
(Equation 18)

[0062]
From Expressions (18a) and (18b), if the gain variable width ΔG given by Expression (16) is increased, that is, if the emitter area ratio [1+ (n / m)] is increased, the DC potential V of the output terminal is increased._{OUT (DC)}It can be seen that the variation of
[0063]
FIG. 10 shows an example of a gain control voltage-gain control characteristic and a gain control voltage-output DC potential characteristic of the conventional variable gain amplifier circuit shown in FIG. The change in the gain G is shown by a solid line, and the DC potential V of the output terminal is shown._{OUT (DC)}Are indicated by broken lines.
[0064]
In this example, the resistance values R of the load resistors 81 and 82 and 83 and 84₁, R_TwoAre respectively 200Ω and 20Ω, the emitter area ratio of the transistors 63, 65 and 67 is 1: 1: 8, the emitter area ratio of the transistors 64, 66 and 68 is also 1: 1: 8, and the emitters of the transistors 51 and 52 are Current I₀Is 1 mA in each case. In this case, the gain variable width ΔG is about 40 dB, and the maximum gain G_maxIs about 12.5 dB. Output DC potential V_{OUT (DC)}Has a large value of about 217 mV.
[0065]
(Conventional example 3)
FIG. 11 shows a conventional variable gain amplifier circuit described in Japanese Patent Application Laid-Open No. 11-239034.
[0066]
The variable gain amplifier circuit shown in FIG. 11 includes an input differential circuit A1 having the same configuration as that of the conventional variable gain amplifier circuit shown in FIG. 7, and six npn-type bipolar transistors 93, 94, 95, 96, 97, 98, and two load resistors 101 and 102. This variable gain amplifier circuit is connected between a power supply terminal 47 and a ground terminal 48, and is input between a pair of gain control terminals 41 and 42, similarly to the conventional variable gain amplifier circuit shown in FIG. Gain control voltage V_d, The input voltage V input between the pair of input terminals 43 and 44_INIs differentially amplified, and an output voltage V is applied between a pair of output terminals 45 and 46._OUTIs output.
[0067]
In the gain control differential circuit A2, the emitters of the transistors 93, 95 and 97 are commonly connected to the collector of the transistor 51 of the input differential circuit A1, and the emitters of the transistors 94, 96 and 98 are connected to the transistor of the input differential circuit A1. Commonly connected to 52 collectors. The bases of the transistors 93 and 94 are commonly connected to the gain control terminal 41, and the bases of the transistors 95, 96, 97 and 98 are commonly connected to the gain control terminal 42. The collector of the transistor 93 is connected to the power supply terminal 47 via the load resistor 101, and the collector of the transistor 95 is also connected to the power supply terminal 47 via the load resistor 101. The collector of the transistor 97 is connected to the power supply terminal 47 via the load resistor 102. The collector of the transistor 94 is connected to the power supply terminal 47 via the load resistor 102, and the collector of the transistor 96 is also connected to the power supply terminal 47 via the load resistor 102. The collector of the transistor 98 is connected to the power supply terminal 47 via the load resistor 101. In other words, the load resistor 101 is connected between the coupled collectors of the transistors 93, 95, 98 and the power supply terminal 47, and the load resistor 102 is connected between the coupled collectors of the transistors 94, 96, 97 and the power supply terminal 47. It is connected to the.
[0068]
One output terminal 45 is connected to the combined collector of transistors 93, 95, 98, and the other output terminal 46 is connected to the combined collector of transistors 94, 96, 97.
[0069]
Transistors 93 and 94 have the same emitter area, transistors 95 and 96 have the same emitter area, and transistors 97 and 98 have the same emitter area. The emitter areas of transistors 95 and 96 are larger than the emitter areas of transistors 97 and 98. The ratio between the emitter areas of the transistors 93 and 94, the emitter areas of the transistors 95 and 96, and the emitter areas of the transistors 97 and 98 is arbitrary, and here, it is assumed that l: m: n is set (l, m, n is a positive constant).
[0070]
The resistance values of the load resistors 101 and 102 are the same (R₁).
[0071]
The conventional variable gain amplifier circuit of FIG. 11 operates as follows.
[0072]
The AC components of the collector currents of the transistors 93, 94, 95, 96, 97, 98 of the gain control differential circuit A2 are each represented by i_CQ3, I_CQ4, I_CQ5, I_CQ6, I_CQ7, I_CQ8The AC components of the collector currents of the transistors 51 and 52 of the input differential circuit A1 are represented by i_O, -I_OThen i_CQ3, I_CQ4, I_CQ5, I_CQ6, I_CQ7, I_CQ8Is given by the following equations (19a), (19b) and (19c).
[0073]
[Equation 19]

[0074]
Here, the AC component i of the current flowing through the load resistor 101_COIs given by the following Expression (20) using Expressions (19a), (19b), and (19c).
[0075]
(Equation 20)

[0076]
Therefore, from the equation (20), the equivalent load resistance value R for the input differential circuit A1 is obtained._LeqIs given by the following equation (21).
[0077]
(Equation 21)

[0078]
The transfer conductance of the input differential circuit A1 is G_mThen, the gain G of the variable gain amplifier circuit of FIG. 11 is given by the following equation (22) using the equation (21).
[0079]
(Equation 22)

[0080]
From equation (22), the maximum gain G of the variable gain amplifier circuit is obtained._maxAnd the minimum gain G_minAre given by the following equations (23a) and (23b), respectively.
[0081]
(Equation 23)

[0082]
Therefore, the gain variable width ΔG is given by the following equation (24) using equations (23a) and (23b).
[0083]
[Equation 24]

[0084]
From equation (24), in the conventional variable gain amplifier circuit of FIG. 11, the gain variable width ΔG is determined by the emitter area ratio [(m + n) / (mn)] of the transistor of the gain control differential circuit A2. I understand.
[0085]
Also, the DC component I of the collector current of the transistors 93, 95, 98_CQ3, I_CQ5, I_CQ8Is given by the following equations (25a), (25b), and (25c).
[0086]
(Equation 25)

[0087]
Therefore, the DC potential V of the output terminal_{OUT (DC)}Is given by the following Expression (26) using Expressions (25a), (25b), and (25c).
[0088]
(Equation 26)

[0089]
From equation (26), in the conventional variable gain amplifier circuit of FIG._{OUT (DC)}Does not change even when the gain G is changed.
[0090]
FIG. 12 shows an example of a gain control voltage-gain control characteristic and a gain control voltage-output DC potential characteristic of the conventional variable gain amplifier circuit of FIG. The change in the gain G is shown by a solid line, and the output DC potential V_{OUT (DC)}Are indicated by broken lines.
[0091]
In this example, the resistance values R of the load resistors 101 and 102 are₁, The emitter area ratio of the transistors 93, 95, 97 is 45:45:44, the emitter area ratio of the transistors 94, 96, 98 is also 45:45:44, and the emitter current I of the transistors 51, 52 is₀Is 1 mA in each case. In this case, the gain variable width ΔG is about 39 dB, and the maximum gain G_maxIs about 12.5 dB. Output DC potential V_{OUT (DC)}No fluctuation is seen.
[0092]
The following is another related art related to the present invention. That is, Japanese Patent Application Laid-Open No. 8-51326 discloses a gain control circuit using a bipolar transistor, in which the output DC potential does not fluctuate during gain control. Further, Japanese Patent Application Laid-Open No. 3-153113 discloses a variable gain amplifier using a bipolar transistor which does not cause a direct current fluctuation of an output signal even when the gain is adjusted.
[0093]
[Problems to be solved by the invention]
However, each of the above-mentioned conventional variable gain amplifier circuits has the following problems.
[0094]
That is, in the variable gain amplifier circuit of FIG. 7, if the gain variable width ΔG given by the above equation (7) is set to a large value, the pellet size (size of the semiconductor chip) becomes large. There is. In order to increase the gain variable width ΔG, as is apparent from the equation (7), the resistance value ratio [1+ (R_Two/ R_Three)] Must be increased.
[0095]
For example, if a large load resistor of 100: 1 is to be realized by a normal integrated circuit (IC) process, the area (chip area) of the load resistor becomes very large. As a result, the pellet size increases according to the area of the load resistor.
[0096]
Furthermore, as can be seen from equations (9a) and (9b), the gain control signal V_dThe output DC potential V differs between the case where the gain G is maximized and the case where the gain G is minimized._{OUT (DC)}Are very different. For this reason, for example, as shown in FIG. 13, two stages of cascade-connected variable gain amplifier circuits 201 and 202 using only the level shifter circuit 203 without passing through the coupling circuit 204, the variable gain amplifier circuit of FIG. Is used, the transistors 51 and 52 of the input differential circuit A1 may operate in a saturated state in the variable gain amplifier circuit 202 of the second stage.
[0097]
Thus, in this case, as shown in FIG. 14, the stages are coupled via a coupling circuit 204 including a capacitive element, and a bias circuit 205 is required again for the second-stage input differential circuit A1. Become. That is, the pellet size is increased by the area occupied by the coupling circuit 204 and the bias circuit 205.
[0098]
The conventional variable gain amplifying circuit of FIG. 9 also has a problem that the pellet size is increased by the area of the coupling circuit 204 and the bias circuit 205, similarly to the conventional variable gain amplifying circuit of FIG.
[0099]
That is, in the conventional variable gain amplifying circuit of FIG. 9, the gain variable width ΔG is equal to the resistance value ratio [l + (R_Two/ R_Three)] And the emitter area ratio [l + (n / m)] of the transistors of the gain control differential circuit A2. For this reason, the large gain variable width ΔG is equal to the resistance value ratio [l + (R_Two/ R_Three)], But also by increasing the emitter area ratio [l + (n / m)]. Therefore, an increase in pellet size can be suppressed as compared with the circuit of FIG.
[0100]
However, as is clear from equations (18a) and (18b), when the emitter area ratio [l + (n / m)] is increased, the output DC potential V is correspondingly increased._{OUT (DC)}Fluctuation becomes large. Therefore, also in the circuit of FIG. 9, the output DC potential V of the variable gain amplifying circuit of FIG._{OUT (DC)}It cannot solve the problem about the fluctuation of
[0101]
On the other hand, in the conventional variable gain amplifying circuit shown in FIG. 11, unlike the conventional variable gain amplifying circuits shown in FIGS._{OUT (DC)}, There can be no DC fluctuation between the stages as shown in FIG. Therefore, the coupling circuit 204 and the bias circuit 205 become unnecessary. On the other hand, in order to obtain a large gain variable width ΔG, it is necessary to increase the emitter area ratio [(m + n) / (mn)] of the transistor, as is clear from Expression (24).
[0102]
However, it is difficult to achieve a desired emitter area ratio [(m + n) / (mn)] with two small transistors having slightly different emitter areas, for example, 45:44. Therefore, in practice, a plurality of transistors having the minimum emitter area are arranged, or two large transistors having slightly different emitter areas are used.
[0103]
Therefore, even in the conventional variable gain amplifier circuit of FIG. 11, the problem regarding the pellet size of the variable gain amplifier circuit of FIG. 7 cannot be solved.
[0104]
Since a variable gain amplifier circuit having a large gain variable width ΔG is required in an intermediate frequency (IF) amplifier stage having a low input frequency, the solution of the above problem becomes more important in this case.
[0105]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a variable gain capable of obtaining a large gain variable width without increasing the pellet size and suppressing the fluctuation of the DC potential at the output terminal. An amplifier circuit is provided.
[0106]
Another object of the present invention is to provide a variable gain amplifier circuit in which the gain variable width is determined by the product of the ratio of the resistance value of the load resistor and the ratio of the emitter area of the transistor, and the DC potential at the output terminal is small. Is to do.
[0107]
Still another object of the present invention is to provide a variable gain amplifier circuit that can be cascaded and connected in a plurality of stages by DC coupling while setting a large gain variable width.
[0108]
Still another object of the present invention is to provide a variable gain amplifier circuit capable of suppressing an increase in pellet size when cascade-connected in a plurality of stages.
[0109]
[Means for Solving the Problems]
(1) In order to achieve the above object, a variable gain amplifier circuit of the present invention
(A) a pair of input terminals;
(B) a pair of gain control terminals;
(C) having a first transistor and a second transistor which are emitter-coupled, and driven by a constant current, according to an input voltage applied between the pair of input terminals, and a collector of the first transistor; A first differential circuit for generating a first output current and a second output current at the collector of the second transistor, respectively;
(D) a second differential circuit having an emitter-coupled third transistor, a fifth transistor, a seventh transistor, and a ninth transistor, and driven by the first output current of the first differential circuit;
(E) a third differential circuit having emitter-coupled fourth, sixth, eighth, and tenth transistors and driven by the second output current of the first differential circuit;
(F) a first load resistor and a third load resistor connected in series to each other and connected to a collector of the third transistor of the second differential circuit;
(G) a second load resistor and a fourth load resistor connected in series to each other and connected to a collector of the fourth transistor of the third differential circuit;
A collector of the fifth transistor of the second differential circuit is connected to a connection point between the first load resistor and the third load resistor;
A collector of the seventh transistor of the second differential circuit is connected to a collector of the third transistor;
A collector of the ninth transistor of the second differential circuit is connected to a collector of the fourth transistor of the third differential circuit;
A collector of the sixth transistor of the third differential circuit is connected to a connection point between the second load resistor and the fourth load resistor,
The collector of the eighth transistor of the third differential circuit is connected to the collector of the fourth transistor,
A collector of the tenth transistor of the third differential circuit is connected to a collector of the third transistor of the second differential circuit;
The gain control voltage applied between the pair of gain control terminals is equal to the gain control voltage of the second differential circuit.SaidThe third transistor and the third differential circuitSaidA coupled base of a fourth transistor and the second differential circuit;SaidFifth transistor,SaidThe seventh transistor,SaidThe ninth transistor and the third differential circuitSaidThe sixth transistor,SaidThe eighth transistor andSaidApplied between the coupled base of the tenth transistor;
The collector of the third transistor of the second differential circuit and the collector of the fourth transistor of the third differential circuit form a pair of output terminals, and the output voltage is taken from the pair of output terminals. I am trying to be.
In addition, the second differential circuit further includes an eleventh transistor, and the third differential circuit further includes a twelfth transistor. The emitter, base, and collector of the eleventh transistor are the third, the third and the fourth transistors. Fifth, seventh and ninth transistors are connected to the combined emitter, the base of the third transistor, and the collector of the fifth transistor, respectively, and the emitter, base, and collector of the twelfth transistor are connected to the fourth, The sixth transistor is connected to the coupled emitters of the eighth and tenth transistors, the base of the fourth transistor, and the collector of the sixth transistor, respectively.
[0110]
(2) The variable gain amplifying circuit of the present invention has the first and second transistors which are emitter-coupled, and is driven by a constant current according to an input voltage applied between a pair of input terminals. And a first differential circuit for generating a first output current and a second output current at the collectors of the first and second transistors, respectively. Then, the first and second output currents cause the second differential circuit having the third, fifth, seventh, and ninth transistors to be emitter-coupled, and the fourth, sixth, and sixth emitter-coupled transistors. A third differential circuit having eighth and tenth transistors is driven, respectively.
[0111]
Further, the bases of the third, fifth, seventh and ninth transistors of the second differential circuit and the bases of the fourth, sixth, eighth and tenth transistors of the third differential circuit are as described above. And a gain control voltage applied between the pair of gain control terminals is applied between the bases. The second differential circuit and the third differential circuit generate output currents in accordance with the gain control voltages thus applied, and the output currents are connected to the first load resistor and the third load connected as described above. The voltage is converted into a voltage by the resistor, the second load resistor, and the fourth load resistor, and is taken out as an output voltage from a pair of output terminals.
[0112]
As a result, the gain variable width (the ratio of the maximum value to the minimum value of the gain) of the gain (the ratio of the output voltage to the input voltage) of the variable gain amplifier circuit is the ratio of the resistance values of the first to fourth load resistors. And the ratio of the emitter area ratio of the third to tenth transistors constituting the second and third differential circuits. Moreover, even if the gain variable width is increased, the fluctuation of the DC potential at the pair of output terminals is small or does not occur at all.
[0113]
Therefore, a large gain variable width can be obtained without increasing the pellet size, and fluctuation of the DC potential at the output terminal can be suppressed. For this reason, it is possible to cascade connect a plurality of stages by DC coupling while setting a large gain variable width. Therefore, even when the variable gain amplifier circuits are cascaded in a plurality of stages, an increase in the pellet size can be suppressed.
[0114]
The variable gain amplifier circuit of the present invention further comprises:The second differential circuit11th transistorAnd the third differential circuit12th transistorFurtherIncludes,An emitter, a base, and a collector of the eleventh transistor are connected to coupled emitters of the third, fifth, seventh, and ninth transistors, a base of the third transistor, and a collector of the fifth transistor, respectively; The emitter, base, and collector of the twelfth transistor are connected to the coupled emitters of the fourth, sixth, eighth, and tenth transistors, the base of the fourth transistor, and the collector of the sixth transistor, respectively.Have been. Therefore, the fluctuation of the DC potential at the pair of output terminals can be set to zero.
[0115]
(3) In a preferred example of the variable gain amplifier circuit of the present invention,The emitters of the first transistor and the second transistor of the first differential circuit are commonly connected to a common constant current source that generates the constant current for driving the first differential circuit. In this case, it is preferable that the first transistor and the second transistor have a first emitter feedback resistor and a second emitter feedback resistor, respectively.
[0116]
In another preferred example of the variable gain amplifier circuit according to the present invention, the emitter of the first transistor and the emitter of the second transistor of the first differential circuit generates the constant current for driving the first differential circuit. They are connected to the first constant current source and the second constant current source, respectively. In this case, it is preferable that a common emitter feedback resistor is connected between the emitter of the first transistor and the emitter of the second transistor.
[0117]
In still another preferred example of the variable gain amplifier circuit according to the present invention, the third transistor and the fourth transistor have the same emitter area, and the fifth transistor and the sixth transistor have the same emitter area. The seventh transistor, the eighth transistor, the ninth transistor, and the tenth transistor have the same emitter area. The emitter area of the third transistor, the emitter area of the fifth transistor, and the emitter area of the seventh transistor are set to l: m: n (where l, m, and n are arbitrary positive constants, respectively). ).
[0118]
In still another preferred example of the variable gain amplifier circuit according to the present invention, the third transistor and the fourth transistor have the same emitter area, and the fifth transistor and the sixth transistor have the same emitter area. The emitter areas of the seventh transistor, the eighth transistor, the ninth transistor, and the tenth transistor are the same, and the emitter areas of the eleventh transistor and the twelfth transistor are the same. The emitter area of the third transistor, the emitter area of the eleventh transistor, the emitter area of the fifth transistor, the emitter area of the seventh transistor, and the emitter area of the ninth transistor are l₁: L_Two: M: n: n is set (l₁, L_Two, M, and n are any positive constants).
[0119]
In still another preferred example of the variable gain amplifier circuit according to the present invention, the first load resistor and the second load resistor have the same resistance value, and the third load resistor and the fourth load resistor have the same resistance value. The resistance values are the same, and the resistance value of the first load resistor and the resistance value of the third load resistor are set to a predetermined ratio.
[0120]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0121]
(1st Embodiment)
FIG. 1 is a circuit diagram showing a variable gain amplifier circuit according to the first embodiment of the present invention.
[0122]
As shown in FIG. 1, the variable gain amplifier circuit according to the first embodiment of the present invention includes an input differential circuit A1, a gain control differential circuit A2, four load resistors 31, 32, 33, and 34. It has. The resistance values of the load resistors 31 and 32 are both R_TwoAnd the resistance values of the load resistors 33 and 34 are both R₁It is.
[0123]
This variable gain amplifier circuit has a power supply terminal (voltage value: V_CC) 7 and a ground terminal (potential: 0) 8, and a gain control voltage V applied between a pair of gain control terminals 1 and 2._dThe input voltage V input between the pair of input terminals 3 and 4 with the gain set by_INIs differentially amplified, and an output voltage V is applied between a pair of output terminals 5 and 6._OUTGenerate
[0124]
The input differential circuit A1 includes a differential pair composed of two npn-type bipolar transistors 11 and 12 coupled to an emitter, and a constant current source 9 (current value: 2I) for driving the differential pair.₀). The bases of the transistors 11 and 12 are connected to a pair of input terminals 3 and 4, respectively._INIs applied between the bases of the transistors 11 and 12. The emitter areas of the transistors 11 and 12 are the same. The coupled emitters of the transistors 11 and 12 are connected to one end of the constant current source 9. The other end of the constant current source 9 is connected to the ground terminal 8.
[0125]
The differential pair including the transistors 11 and 12 and the constant current source 9 constitute a “first differential circuit”, and the input voltage V_INGenerates the first and second differential output currents at the collectors of the transistors 11 and 12, respectively.
[0126]
The gain control differential circuit A2 has eight npn-type bipolar transistors 13, 14, 15, 16, 17, 18, 19, and 20.
[0127]
The emitters of the four npn-type bipolar transistors 13, 15, 17, 19 are coupled to each other, and their coupled emitters are further connected to the collector of the transistor 11 of the input differential circuit A1. These transistors 13, 15, 17, and 19 constitute a "second differential circuit" and are driven by a first differential output current of the first differential circuit.
[0128]
Similarly, the emitters of the four transistors 14, 16, 18, 20 are coupled together, and their coupled emitters are further connected to the collector of transistor 12 of input differential circuit A1. These transistors 14, 16, 18, and 20 constitute a "third differential circuit" and are driven by the second differential output current of the first differential circuit.
[0129]
The "second differential circuit" and the "third differential circuit" cooperate to function as a gain control differential circuit A2, and a gain control voltage applied between a pair of gain control terminals 1 and 2. V_dGenerates a differential output current in accordance with These differential output currents are converted into voltages by load resistors 31, 32, 33, and 34, and an output voltage V generated between a pair of output terminals 5, 6 is output._OUTIt becomes.
[0130]
In the second differential circuit and the third differential circuit, the bases of the transistors 13 and 14 are commonly connected to the gain control terminal 1, and the bases of the transistors 15, 16, 17, 18, 19 and 20 are connected to the gain control terminal 2 Connected in common. As a result, the gain control voltage V applied between the gain control terminals 1 and 2_dIs differentially input between the coupled bases of the transistors 13 and 14 and the coupled bases of the transistors 15, 16, 17, 18, 19 and 20.
[0131]
The collector of the transistor 13 is connected to the power supply terminal 7 via two load resistors 31 and 33 connected in series, and the collector of the transistor 15 is connected to the power supply terminal 7 via the load resistor 33. I have. The collector of the transistor 17 is connected to the collector of the transistor 13. The collector of the transistor 19 is connected to the collector of the transistor 14. In other words, the load resistor 31 is connected between the collector of the transistor 13 and the collector of the transistor 15, and the load resistor 33 is connected between the collector of the transistor 15 and the power supply terminal 7.
[0132]
Similarly, the collector of the transistor 14 is connected to the power supply terminal 7 via two load resistors 32 and 34 connected in series, and the collector of the transistor 16 is connected to the power supply terminal 7 via the load resistor 34. ing. The collector of the transistor 18 is connected to the collector of the transistor 14. The collector of the transistor 20 is connected to the collector of the transistor 13. In other words, the load resistor 32 is connected between the collector of the transistor 14 and the collector of the transistor 16, and the load resistor 34 is connected between the collector of the transistor 16 and the power supply terminal 7.
[0133]
One output terminal 5 is connected to the collector of transistor 13, and the other output terminal 6 is connected to the collector of transistor 14.
[0134]
The transistors 13 and 14 have the same emitter area, the transistors 15 and 16 have the same emitter area, and the transistors 17, 18, 19 and 20 have the same emitter area. The ratio of the emitter area of the transistor 13, the emitter area of the transistor 15, and the emitter area of the transistor 17 is arbitrary, but here, it is assumed that l: m: n is set (l, m, n are positive constants). ).
[0135]
The resistance values of the load resistors 31 and 32 are the same (R_Two), And the resistance values of the load resistors 33 and 34 are also the same (R₁). R₁And R_TwoIs arbitrary.
[0136]
Next, the operation of the variable gain amplifier circuit according to the first embodiment having the above configuration will be described.
[0137]
Input voltage V differentially input between a pair of input terminals 3 and 4_INIs converted into first and second differential output currents by a differential pair including transistors 11 and 12 coupled to each other. These first and second differential output currents are generated at the collectors of transistors 11 and 12, respectively.
[0138]
The first differential output current generated at the collector of the transistor 11 is input to a second differential circuit including the transistors 13, 15, 17, and 19 coupled to each other. The second differential output current generated at the collector of the transistor 12 is input to a third differential circuit including the transistors 14, 16, 18, and 20 that are coupled to each other.
[0139]
Thus, the first and second differential output currents input to the second and third differential circuits, respectively, correspond to the gain control voltage V applied between the pair of gain control terminals 1 and 2._dAre distributed to eight transistors 13, 14, 15, 16, 17, 18, 19 and 20. Of the current thus distributed, the current flowing through the collector of the transistor 13 is converted into a voltage by the load resistors 31 and 33 connected in series, and the current flowing through the collector of the transistor 14 is converted into the voltage through the load resistor 32 connected in series. Are converted to voltages by. The current flowing through the collector of the transistor 15 is converted into a voltage by the load resistor 33, and the current flowing through the collector of the transistor 16 is converted into a voltage by the load resistor 34.
[0140]
In the second differential circuit, the voltage generated by the current flowing through the collector of the transistor 13 and the voltage generated by the current flowing through the collector of the transistor 15 are combined by the load resistor 31. In the third differential circuit, the voltage generated by the current flowing through the collector of the transistor 14 and the voltage generated by the current flowing through the collector of the transistor 16 are combined by the load resistor 32. And these two combined voltages are the output voltage V_OUTAs a result, differential output is performed between the output terminals 5 and 6.
[0141]
Hereinafter, the operation of the variable gain amplifier circuit of the first embodiment will be described in more detail.
[0142]
The AC components of the collector currents of the transistors 13, 14, 15, 16, 17, 18, 19, and 20 of the gain control differential circuit A2 are represented by i_CQ3, I_CQ4, I_CQ5, I_CQ6, I_CQ7, I_CQ8, I_CQ9, I_CQ10And the AC components of the collector currents of the transistors 11 and 12 of the input differential circuit A1 are i_O, -I_OAnd Then i_CQ3, I_CQ4, I_CQ5, I_CQ6, I_CQ7, I_CQ8, I_CQ9, I_CQ10Is given by the following equations (27a), (27b), (27c), and (27d).
[0143]
[Equation 27]

[0144]
Next, the AC component i of the collector current of the four transistors 13, 17, 20, 15 of the second and third differential circuits_CQ3, I_CQ7, I_CQ10, I_CQ5To the output current of the second differential circuit, the contribution R of the resistance values of the load resistors 31 and 33_L3, R_L5Is determined as follows.
[0145]
That is, i for all AC components io_CQ3, I_CQ7, I_CQ10, I_CQ5Is given by the following equations (28a), (28b), (28c) and (28d) from the above equations (27a), (27b), (27c) and (27d).
[0146]
[Equation 28]

[0147]
Then, the contribution R of the resistance values of the load resistors 31 and 33 in the second differential circuit is obtained._L3, R_L5Are represented by the following equations (29a) and (29b), respectively.
[0148]
(Equation 29)

[0149]
Therefore, the equivalent load resistance value R for the input differential circuit A1_LeqIs as shown in the following equation (30).
[0150]
[Equation 30]

[0151]
Due to the symmetry of the circuit, the contribution of the resistance values of the load resistors 32 and 34 in the third differential circuit is the same as that in the second differential circuit.
[0152]
The transfer conductance of the input differential circuit A1 is G_mIn other words, the gain G of the variable amplifier circuit according to the first embodiment is given by the following equation (31).
[0153]
[Equation 31]

[0154]
From equation (31), the maximum gain G of the variable gain amplifier circuit of the first embodiment is obtained._maxAnd the minimum gain G_minAre given by the following equations (32a) and (32b), respectively.
[0155]
(Equation 32)

[0156]
Therefore, from the equations (32a) and (32b), the gain variable width ΔG of the variable gain amplifier circuit according to the first embodiment is expressed by the following equation (33).
[0157]
[Equation 33]

[0158]
As is clear from Expression (33), the gain variable width ΔG is equal to the ratio (R) of the resistance values of the load resistors 31, 32, 33, and 34._Two/ R₁) And the ratio [l + (2n / m)] of the emitter area of the transistors 13, 14, 15, 16, 17, 18, 19, 20 of the gain control differential circuit A2.
[0159]
Next, the DC potential V of the output terminals 5 and 6_{OUT (DC)}Is obtained as follows.
[0160]
The DC component of the collector current of the transistors 13, 15, 17, 20 is represented by I_CQ3, I_CQ5, I_CQ7, I_CQ10Then, these are represented by the following equations (34a), (34b), (34c), and (34d).
[0161]
[Equation 34]

[0162]
Therefore, the DC potential V of the output terminal 5_{OUT (DC)}Is as shown in the following equation (35).
[0163]
(Equation 35)

[0164]
DC potential V of output terminal 6 in the third differential circuit_{OUT (DC)}Is also given by the above equation (35).
[0165]
From the above equation (35), the DC potential V of the output terminals 5 and 6 at the time of the maximum gain and the minimum gain is obtained._{OUT (DCmax)}, V_{OUT (DCmin)}Are as shown in the following equations (36a) and (36b).
[0166]
[Equation 36]

[0167]
As is clear from equations (36a) and (36b), when the emitter area ratio [1+ (2n / m)] is increased in order to increase the gain variable width ΔG, the DC potential V of the output terminals 5 and 6 is increased._{OUT (DC)}Is small.
[0168]
As is apparent from the above description, in the variable gain amplifier circuit according to the first embodiment of the present invention, the gain variable width ΔG is determined by the ratio [1+ (R) of the resistance values of the load resistors 31, 32, 33, and 34._Two/ R₁)] And the ratio [l + (2n / m)] of the emitter area of the transistors 13, 14, 15, 16, 17, 18, 19, 20 of the gain control differential circuit A2. Moreover, even if the gain variable width ΔG is increased, the DC potential V at the pair of output terminals 5 and 6 is increased._{OUT (DC)}Is kept low.
[0169]
Therefore, a large gain variable width ΔG can be obtained without increasing the pellet size, and the DC potential V at the output terminals 5 and 6 can be obtained._{OUT (DC)}Can be suppressed.
[0170]
Further, for the same reason, it is possible to cascade-connect a plurality of the variable gain amplifier circuits by DC coupling as shown in FIG. 13 while setting the large gain variable width ΔG. Therefore, the coupling circuit between the stages can be omitted, and the bias circuit does not need to be provided in each stage. Therefore, even when the cascade connection is performed in a plurality of stages, the increase in the pellet size can be suppressed.
[0171]
FIG. 2 shows an example of a gain control voltage-gain control characteristic and a gain control voltage-output DC potential characteristic of the variable gain amplifier circuit according to the first embodiment of the present invention. Gain G is a solid line, output DC potential V_{OUT (DC)}Is indicated by a dotted line.
[0172]
In this example, the resistance values R of the load resistors 31 and 33 are_Two, R₁Are respectively 200Ω and 20Ω, the emitter area ratios of the transistors 13, 15, 17, and 19 are 1: 1: 4: 4, and the emitter area ratios of the transistors 14, 16, 18, and 20 are also 1: 1: 4: 4. , The emitter current I of the transistors 11 and 12₀Is 1 mA in each case. In this example, the gain variable width ΔG is about 40 dB, and the maximum gain G_maxIs 12.5 dB, but even in that case, the DC potential V_{OUT (DC)}It can be understood that the fluctuation of the above is suppressed to about 22 mV.
[0173]
(2nd Embodiment)
FIG. 3 is a circuit diagram showing a variable gain amplifier circuit according to a second embodiment of the present invention.
[0174]
As shown in FIG. 3, the variable gain amplifying circuit according to the second embodiment of the present invention comprises eight npn-type bipolar transistors 13, 14, 15, 16 of the variable gain amplifying circuit according to the first embodiment shown in FIG. , 17, 18, 19, 20 instead of ten npn-type bipolar transistors 21, 22, 23, 24, 25, 26, 27, 28, 29, 30 to form a gain control circuit A2 It is.
[0175]
The transistors 21 and 22 of the second embodiment correspond to the transistors 13 and 14 of the first embodiment, respectively. The transistors 25 and 26 of the second embodiment correspond to the transistors 15 and 16 of the first embodiment, respectively. Transistors 27 and 28 of the second embodiment correspond to transistors 17 and 18 of the first embodiment, respectively. Transistors 29 and 30 of the second embodiment correspond to transistors 19 and 20 of the first embodiment, respectively. Therefore, the variable gain amplifier circuit according to the second embodiment corresponds to a configuration obtained by adding the transistors 23 and 24 to the configuration of the variable gain amplifier circuit according to the first embodiment.
[0176]
The configuration of the input differential circuit A1 is the same as that of the first embodiment. The load resistors 31, 32, 33, and 34 have the same connection as in the first embodiment.
[0177]
The variable gain amplifier circuit of the second embodiment has a power supply terminal (voltage value: V_CC) 7 and a ground terminal (potential: 0) 8, and a gain control voltage V applied between a pair of gain control terminals 1 and 2._d, The input voltage V input between the pair of input terminals 3 and 4_INIs differentially amplified, and an output voltage V is applied between a pair of output terminals 5 and 6._OUTGenerate
[0178]
The configuration and operation of the input differential circuit A1 are the same as in the first embodiment, and a description thereof will be omitted.
[0179]
In the gain control differential circuit A2, the emitters of the transistors 21, 23, 25, 27 and 29 are coupled, and the coupled emitters are further connected to the collector of the transistor 11 of the input differential circuit A1. The transistors 21, 23, 25, 27, and 29 constitute a "second differential circuit" and are driven by a first differential output current of the first differential circuit.
[0180]
Similarly, the emitters of transistors 22, 24, 26, 28, 30 are coupled, and their coupled emitters are further connected to the collector of transistor 12 of input differential circuit A1. The transistors 22, 24, 26, 28, and 30 constitute a "third differential circuit" and are driven by the second differential output current of the first differential circuit.
[0181]
The "second differential circuit" and the "third differential circuit" cooperate to function as a gain control differential circuit A2, and a gain control voltage applied between a pair of gain control terminals 1 and 2. V_dGenerates a differential output current in accordance with These differential output currents are converted into voltages by load resistors 31, 32, 33, and 34, and output voltages V generated at a pair of output terminals 5, 6 are output._OUTIt becomes.
[0182]
In the second differential circuit and the third differential circuit, the bases of the transistors 21, 22, 23, and 24 are commonly connected to the gain control terminal 1, and the bases of the transistors 25, 26, 27, 28, 29, and 30 are Commonly connected to gain control terminal 2. As a result, the gain control voltage V applied between the gain control terminals 1 and 2_dIs differentially input between the coupled bases of the transistors 21, 22, 23, 24 and the coupled bases of the transistors 25, 26, 27, 28, 29, 30.
[0183]
The collector of the transistor 21 is connected to the power supply terminal 7 via load resistors 31 and 33 connected in series, and the collectors of the transistors 23 and 25 are commonly connected to the power supply terminal 7 via the load resistor 33. I have. The collector of the transistor 27 is connected to the collector of the transistor 21. The collector of the transistor 29 is connected to the collector of the transistor 22. In other words, the load resistor 31 is connected between the collector of the transistor 21 and the combined collector of the transistors 23 and 25, and the load resistor 33 is connected between the combined collector of the transistors 23 and 25 and the power supply terminal 7. Have been.
[0184]
Similarly, the collector of the transistor 22 is connected to the power supply terminal 7 via load resistors 32 and 34 connected in series, and the collectors of the transistors 24 and 26 are commonly connected to the power supply terminal 7 via the load resistor 34. Have been. The collector of the transistor 28 is connected to the collector of the transistor 22. The collector of the transistor 30 is connected to the collector of the transistor 21. In other words, the load resistor 32 is connected between the collector of the transistor 22 and the combined collector of the transistors 24 and 26, and the load resistor 34 is connected between the combined collector of the transistors 24 and 26 and the power supply terminal 7. ing.
[0185]
One output terminal 5 is connected to the collector of the transistor 21, and the other output terminal 6 is connected to the collector of the transistor 22.
[0186]
Transistors 21 and 22 have the same emitter area, transistors 23 and 24 have the same emitter area, transistors 25 and 26 have the same emitter area, and transistors 27, 28, 29 and 30 have the same emitter area. is there. The ratio of the emitter area of the transistor 21 to the emitter area of the transistor 23 is equal to the ratio of the sum of the emitter area of the transistor 27 and the emitter area of the transistor 29 to the emitter area of the transistor 25.
[0187]
Here, the ratio of the emitter area of the transistor 21, the emitter area of the transistor 23, the emitter area of the transistor 25, the emitter area of the transistor 27, and the emitter area of the transistor 29 is expressed as l₁: L_Two: M: n: n (l₁, L_Two, M and n are positive constants).
[0188]
The resistance values of the load resistors 31 and 32 are the same (R_Two), And the resistance values of the load resistors 33 and 34 are also the same (R₁). R₁And R_TwoIs arbitrary.
[0189]
Next, the operation of the variable gain amplifier circuit according to the second embodiment having the above configuration will be described.
[0190]
Input voltage V differentially input between a pair of input terminals 3 and 4_INIs converted into first and second differential output currents by a differential pair including transistors 11 and 12 coupled to each other. These first and second differential output currents are generated at the collectors of transistors 11 and 12, respectively. This is the same as in the first embodiment.
[0191]
The first differential output current generated at the collector of the transistor 11 is input to a second differential circuit including five emitter-coupled transistors 21, 23, 25, 27, and 29. The second differential output current generated at the collector of the transistor 12 is input to a third differential circuit including five emitter-coupled transistors 22, 24, 26, 28, and 30.
[0192]
Thus, the first and second differential output currents input to the second and third differential circuits, respectively, correspond to the gain control voltage V applied between the pair of gain control terminals 1 and 2._dIs distributed to ten transistors 21, 22, 23, 24, 25, 26, 27, 28, 29, and 30. Of the current thus distributed, the current flowing to the collector of the transistor 21 is converted into a voltage by the load resistors 31 and 33 connected in series, and the current flowing to the collector of the transistor 22 is changed to the load resistor 32 connected in series. Are converted to voltages by. The sum of the currents flowing through the collectors of the transistors 23 and 25 is converted into a voltage by the load resistor 33, and the sum of the currents flowing through the collectors of the transistors 24 and 26 is converted into a voltage by the load resistor 34.
[0193]
In the second differential circuit, the voltage generated by the current flowing through the collector of the transistor 21 and the voltage generated by the sum of the current flowing through the collectors of the transistors 23 and 25 are combined by the load resistor 31. In the third differential circuit, the voltage generated by the sum of the currents flowing through the collectors of the transistors 22 and 24 and the voltage generated by the sum of the currents flowing through the collectors of the transistors 24 and 26 are combined with each other by the load resistor 32. . And these two combined voltages are the output voltage V_OUTAs a result, differential output is performed between the output terminals 5 and 6.
[0194]
Hereinafter, the operation of the variable gain amplifier circuit according to the second embodiment will be described in more detail.
[0195]
The AC component of the collector current of each of the transistors 21, 22, 23, 24, 25, 26, 27, 28, 29, 30 of the gain control differential circuit A2 is represented by_CQ11, I_CQ12, I_CQ13, I_CQ14, I_CQ15, I_CQ16, I_CQ17, I_CQ18, I_CQ19, I_CQ20Is an AC component i of the collector current of the first and second transistors 11 and 12 of the input differential circuit A1._O, -I_OIs used to represent the following equations (37a), (37b), (37c), (37d), and (37e).
[0196]
(37)

[0197]
Next, the AC component i of the collector current of the five transistors 21, 27, 30, 23, 25 of the second and third differential circuits_CQ11, I_CQ17, I_CQ20And i_CQ13, I_CQ15In the output current of the second differential circuit, the contribution R of the resistance values of the load resistors 31 and 33_L11, R_L15Is determined as follows.
[0198]
That is, i for all AC components io_CQ11, I_CQ17, I_CQ20And i_CQ13, I_CQ15From the above equations (37a), (37b), (37c), (37d), and (37e), the ratio of the following equations (38a), (38b), (38c), (38d), (38e) Given by
[0199]
[Equation 38]

[0200]
Then, the contribution R of the resistance values of the load resistors 31 and 33 in the second differential circuit is obtained._L11, R_L15Is given by the following equations (39a) and (39b).
[0201]
[Equation 39]

[0202]
Therefore, equations (39a) and (39b), the equivalent load resistance value R for the input differential circuit A1_LeqIs as shown in the following equation (40).
[0203]
(Equation 40)

[0204]
The transfer conductance of the input differential circuit A1 is G_mIn other words, the gain G of the variable gain amplifier circuit according to the second embodiment is given by the following equation (41).
[0205]
(Equation 41)

[0206]
From the equation (41), the maximum gain G of the variable gain amplifier circuit according to the second embodiment is obtained._maxAnd the minimum gain G_minAre as shown in the following equations (42a) and (42b).
[0207]
(Equation 42)

[0208]
Therefore, from the equations (42a) and (42b), the gain variable width ΔG of the variable gain amplifier circuit according to the second embodiment is expressed by the following equation (43).
[0209]
[Equation 43]

[0210]
In the second embodiment, the following equation (44) holds.
[0211]
[Equation 44]

[0212]
Therefore, using the expression (44), the above expression (43) can be rewritten as the following expression (45).
[0213]
[Equation 45]

[0214]
As is clear from equation (45), the variable gain width ΔG is determined by the ratio [1+ (R) of the resistance values of the load resistors 31, 32, 33, and_Two/ R₁)] And the ratio (2n / m) of the emitter area of the transistors 21, 22, 23, 24, 25, 26, 27, 28, 29, 30 of the gain control differential circuit A2.
[0215]
Next, the DC potential V of the output terminals 5 and 6_{OUT (DC)}Ask for.
[0216]
The DC component of the collector current of the transistors 21, 23, 25, 27, 30 is represented by I_CQ11, I_CQ13, I_CQ15, I_CQ17, I_CQ20Then, these are represented by the following equations (46a), (46b), (46c), (46d), and (46e).
[0217]
[Equation 46]

[0218]
Therefore, the DC potential V of the output terminal 5_{OUT (DC)}Is as shown in the following equation (47).
[0219]
[Equation 47]

[0220]
Here, as in the case of the gain G, the above equation (44) holds, so the above equation (47) can be rewritten as the following equation (48).
[0221]
[Equation 48]

[0222]
Since the third differential circuit has the same configuration as the second differential circuit, the DC potential V_{OUT (DC)}Is also given by the above equation (48).
[0223]
As is clear from the above equation (48), the DC potential V of the output terminals 5 and 6 is_{OUT (DC)}Does not change even when the gain G is changed.
[0224]
As is apparent from the above description, in the variable gain amplifier circuit according to the second embodiment of the present invention, the gain variable width ΔG is determined by the ratio [1+ (R) of the resistance values of the load resistors 31, 32, 33, and 34._Two/ R₁)] And the ratio (2n / m) of the emitter area of the transistors 21, 22, 23, 24, 25, 26, 27, 28, 29, 30 of the gain control differential circuit A2. Moreover, even if the gain variable width ΔG is increased, the DC potential V at the pair of output terminals 5 and 6 is increased._{OUT (DC)}Is zero.
[0225]
Therefore, a large gain variable width ΔG can be obtained without increasing the pellet size, and the DC potential V at the output terminals 5 and 6 can be obtained._{OUT (DC)}Does not occur.
[0226]
Further, for the same reason, it is possible to cascade-connect a plurality of the variable gain amplifier circuits by DC coupling as shown in FIG. 13 while setting the large gain variable width ΔG. Therefore, the coupling circuit between the stages can be omitted, and the bias circuit does not need to be provided in each stage. Therefore, even when the cascade connection is performed in a plurality of stages, the increase in the pellet size can be suppressed.
[0227]
FIG. 4 shows an example of a gain control voltage-gain control characteristic and a gain control voltage-output DC potential characteristic of the variable gain amplifier circuit according to the second embodiment of the present invention. Gain G is a solid line, output DC potential V_{OUT (DC)}Is indicated by a dotted line.
[0228]
In this example, the resistance values R of the load resistors 31 and 33 are_Two, R₁Are respectively 200Ω and 20Ω, the emitter area ratio of the transistors 21, 23, 25, 27 and 30 is 8: 1: 1: 4: 4, and the emitter area ratio of the transistors 22, 24, 26, 28 and 29 is also 8: 1: 1: 4: 4, and furthermore, the emitter current I of the transistors 11 and 12₀Is 1 mA in each case. In this case, the gain variable width ΔG is 39 dB, and the maximum gain G_maxIs 11.6 dB, but the output DC potential V_{OUT (DC)}Is zero.
[0229]
(Third embodiment)
FIG. 5 is a circuit diagram showing a variable gain amplifier circuit according to the third embodiment of the present invention.
[0230]
As shown in FIG. 5, the variable gain amplifier circuit according to the third embodiment of the present invention is different from the variable gain amplifier circuit according to the first embodiment shown in FIG. The feedback resistors 35 and 36 are connected. The emitter feedback resistor 35 is connected between the emitter of the transistor 11 and the constant current source 9, and the emitter feedback resistor 36 is connected between the emitter of the transistor 12 and the constant current source 9. Other configurations are the same as those of the variable gain amplifier circuit of the first embodiment, and the operations are the same.
[0231]
However, in the variable gain amplifier circuit of the third embodiment, the emitter currents of the transistors 11 and 12 are set to Io and the resistance values of the emitter feedback resistors 35 and 36 are changed by inserting the emitter feedback resistors 35 and 36. R both_EThen, the linear operation range of the input differential circuit is (2I_O× R_E) Only spread. For this reason, in addition to the effect of the first embodiment, the input signal V from the input terminals 3 and 4 is added._INHas an effect that the distortion characteristics are not deteriorated even when the amplitude of is large.
[0232]
(Fourth embodiment)
FIG. 6 is a circuit diagram showing a variable gain amplifier circuit according to a fourth embodiment of the present invention.
[0233]
As shown in FIG. 6, the variable gain amplifier circuit according to the fourth embodiment of the present invention is different from the variable gain amplifier circuit according to the first embodiment shown in FIG. 1 in that the variable gain amplifier circuit is shared between the emitters of the transistors 11 and 12 of the input amplifier circuit A1. And the constant current sources 9a and 9b (both having a current value of I) are connected to the emitters of the transistors 11 and 12 in place of the constant current source 9.₀) Are connected. The constant current source 9a is connected between the emitter of the transistor 11 and the ground terminal 8, and the constant current source 9b is connected between the emitter of the transistor 12 and the ground terminal 8. Other configurations are the same as those of the variable gain amplifier circuit of the first embodiment, and the operations are the same.
[0234]
In the variable gain amplifying circuit according to the fourth embodiment, constant current sources 9a and 9b for driving transistors 11 and 12 are provided instead of the constant current source 9, so that the emitter currents of the transistors 11 and 12 are set to Io and Io, respectively. And the resistance value of the emitter feedback resistor 37 is 2R_EThen, the linear operation range of the input differential circuit is (2I_O× R_E) Only spread. For this reason, in addition to the effect of the first embodiment, the input signal V from the input terminals 3 and 4 is added._INHas an effect that the distortion characteristics are not deteriorated even when the amplitude of is large.
[0235]
Further, since no DC potential drop occurs in the emitter feedback resistor 37, the power supply voltage V is lower than that of the variable gain amplifier circuits of the first and third embodiments._CCThere is also an effect that the operation becomes possible.
[0236]
(Fifth embodiment)
In the variable gain amplifier circuit according to the third embodiment of the present invention, in the variable gain amplifier circuit according to the first embodiment shown in FIG. 1, emitter feedback resistors 35 and 36 are respectively connected to the emitters of the transistors 11 and 12 of the input amplifier circuit A1. Connected. However, the emitter feedback resistors 35 and 36 can also be applied to the variable gain amplifier circuit of the second embodiment shown in FIG.
[0237]
The variable gain amplifying circuit (not shown) of the third embodiment thus obtained also has the same effect as the variable gain amplifying circuit of the second embodiment.
[0238]
(Sixth embodiment)
In the variable gain amplifier circuit according to the fourth embodiment of the present invention, a common emitter feedback resistor 37 is provided between the emitters of the transistors 11 and 12 of the input amplifier circuit A1 in the variable gain amplifier circuit according to the first embodiment shown in FIG. And the constant current sources 9a and 9b (both current values: Ia) are connected to the emitters of the transistors 11 and 12 in place of the constant current source 9.₀) Are connected. However, the emitter feedback resistor 37 and the constant current sources 9a and 9b can be applied to the variable gain amplifier circuit of the second embodiment shown in FIG.
[0239]
The variable gain amplifying circuit (not shown) of the fourth embodiment thus obtained also has the same effect as the variable gain amplifying circuit of the second embodiment.
[0240]
(Modification)
As described above, the preferred embodiments of the present invention have been described. However, the variable gain amplifier circuit of the present invention is not limited to only the above-described first to sixth embodiments. A modified variable gain amplifier circuit is also included in the scope of the present invention.
[0241]
For example, although the npn-type bipolar transistor is used in the first to sixth embodiments, it goes without saying that a pnp-type bipolar transistor may be used. Also, the ratio of the resistance value of the load resistor and the ratio of the emitter area are not limited to those described in the above-described first to sixth embodiments. It can be changed arbitrarily.
[0242]
【The invention's effect】
As described above, in the variable gain amplifier circuit of the present invention, the variable gain width is determined by the product of the ratio of the resistance value of the load resistor and the ratio of the emitter area of the transistor, and the fluctuation of the DC potential at the output terminal is reduced. Few. Therefore, a large gain variable width can be obtained without increasing the pellet size, and fluctuation of the DC potential at the output terminal can be suppressed.This change in DC potential can be set to zero.
[0243]
Furthermore, it is possible to cascade connect a plurality of stages by DC coupling while setting a large gain variable width. Therefore, even when the cascade connection is performed in a plurality of stages, the increase in the pellet size can be suppressed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a variable gain amplifier circuit according to a first embodiment of the present invention.
FIG. 2 is a characteristic diagram showing a change in a gain and a change in a DC potential of an output terminal in the variable gain amplifier circuit according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating a configuration of a variable gain amplifier circuit according to a second embodiment of the present invention.
FIG. 4 is a characteristic diagram showing a change in a gain and a change in a DC potential of an output terminal in a second embodiment of the present invention.
FIG. 5 is a circuit diagram illustrating a configuration of a variable gain amplifier circuit according to a third embodiment of the present invention.
FIG. 6 is a circuit diagram illustrating a configuration of a variable gain amplifier circuit according to a fourth embodiment of the present invention.
FIG. 7 is a circuit diagram showing a configuration of a first example of a conventional variable gain amplifier circuit.
8 is a characteristic diagram showing a change in gain and a change in DC potential at an output terminal in the conventional variable gain amplifier circuit of FIG. 7;
FIG. 9 is a circuit diagram showing a configuration of a second example of a conventional variable gain amplifier circuit.
FIG. 10 is a characteristic diagram showing a change in gain and a change in DC potential at an output terminal in the conventional variable gain amplifier circuit of FIG. 9;
FIG. 11 is a circuit diagram showing a configuration of a third example of a conventional variable gain amplifier circuit.
12 is a characteristic diagram showing a change in gain and a change in DC potential at an output terminal in the conventional variable gain amplifier circuit of FIG. 11;
FIG. 13 is a circuit diagram showing a configuration in a case where a plurality of variable gain amplifier circuits are cascaded by DC coupling.
FIG. 14 is a circuit diagram showing a configuration in a case where a plurality of variable gain amplifier circuits are cascaded via a coupling circuit.
[Explanation of symbols]
1, 2 gain control terminals
3, 4 input terminals
5, 6 output terminals
7 Power supply terminal
8 Ground terminal
9, 9a, 9b Constant current source
11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30 Bipolar transistors
31, 32, 33, 34 Load resistors
35, 36, 37, Emitter feedback resistor

Claims (7)

(A) a pair of input terminals;
(B) a pair of gain control terminals;
(C) having a first transistor and a second transistor which are emitter-coupled, and driven by a constant current, according to an input voltage applied between the pair of input terminals, and a collector of the first transistor; A first differential circuit for generating a first output current and a second output current at the collector of the second transistor, respectively;
(D) a second differential circuit having an emitter-coupled third transistor, a fifth transistor, a seventh transistor, and a ninth transistor, and driven by the first output current of the first differential circuit;
(E) a third differential circuit having emitter-coupled fourth, sixth, eighth, and tenth transistors and driven by the second output current of the first differential circuit;
(F) a first load resistor and a third load resistor connected in series to each other and connected to a collector of the third transistor of the second differential circuit;
(G) a second load resistor and a fourth load resistor connected in series to each other and connected to a collector of the fourth transistor of the third differential circuit;
A collector of the fifth transistor of the second differential circuit is connected to a connection point between the first load resistor and the third load resistor;
A collector of the seventh transistor of the second differential circuit is connected to a collector of the third transistor;
A collector of the ninth transistor of the second differential circuit is connected to a collector of the fourth transistor of the third differential circuit;
A collector of the sixth transistor of the third differential circuit is connected to a connection point between the second load resistor and the fourth load resistor,
The collector of the eighth transistor of the third differential circuit is connected to the collector of the fourth transistor,
A collector of the tenth transistor of the third differential circuit is connected to a collector of the third transistor of the second differential circuit;
Gain control voltage applied between the pair of gain control terminals, a base coupled to the fourth transistor of the third transistor and the third differential circuit of said second differential circuit, the second difference the fifth transistor of the dynamic circuit, the seventh transistor, said ninth transistor and said sixth transistor of the third differential circuit, is applied between the coupled base of the eighth transistor and the tenth transistor ,
The collector of the third transistor of the second differential circuit and the collector of the fourth transistor of the third differential circuit form a pair of output terminals, and the output voltage is taken from the pair of output terminals. And
The second differential circuit further includes an eleventh transistor, and the third differential circuit further includes a twelfth transistor,
An emitter, a base, and a collector of the eleventh transistor are connected to coupled emitters of the third, fifth, seventh, and ninth transistors, a base of the third transistor, and a collector of the fifth transistor, respectively;
The emitter, base, and collector of the twelfth transistor are connected to the coupled emitters of the fourth, sixth, eighth, and tenth transistors, the base of the fourth transistor, and the collector of the sixth transistor, respectively. variable gain amplifier circuit are. 2. The emitters of the first transistor and the second transistor of the first differential circuit are commonly connected to a common constant current source that generates the constant current that drives the first differential circuit. 3. The variable gain amplifier circuit according to 1. 3. The variable gain amplifier circuit according to claim 1, wherein the first transistor and the second transistor have a first emitter feedback resistor and a second emitter feedback resistor, respectively . The emitters of the first transistor and the second transistor of the first differential circuit are respectively connected to a first constant current source and a second constant current source that generate the constant current for driving the first differential circuit. 2. The variable gain amplifier circuit according to claim 1 , wherein a common emitter feedback resistor is connected between an emitter of said first transistor and an emitter of said second transistor . The third transistor and the fourth transistor have the same emitter area, the fifth transistor and the sixth transistor have the same emitter area, and the seventh transistor, the eighth transistor, the ninth transistor, and the second transistor have the same emitter area. The emitter area of the tenth transistor is the same,
The emitter area of the third transistor, the emitter area of the fifth transistor, and the emitter area of the seventh transistor are set to l: m: n (where l, m, and n are any positive constants). The variable gain amplifier circuit according to claim 1 . The third transistor and the fourth transistor have the same emitter area, the fifth transistor and the sixth transistor have the same emitter area, and the seventh transistor, the eighth transistor, the ninth transistor, and the second transistor have the same emitter area. The tenth transistor has the same emitter area, the eleventh transistor and the twelfth transistor have the same emitter area,
The emitter area of the third transistor, the emitter area of the eleventh transistor, the emitter area of the fifth transistor, the emitter area of the seventh transistor, and the emitter area of the ninth transistor are l ₁ : l ₂ The variable gain amplifying circuit according to claim ₁ , wherein : m: n: n (where l ₁ , l ₂ , m, and n are any positive constants) . The resistance values of the first load resistor and the second load resistor are the same, the resistance values of the third load resistor and the fourth load resistor are the same, and the resistance value of the first load resistor is 7. The variable gain amplifier circuit according to claim 1, wherein a value and a resistance value of said third load resistor are set to a predetermined ratio .

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