JP3540514B2

JP3540514B2 - CCD charge detection circuit

Info

Publication number: JP3540514B2
Application number: JP20800996A
Authority: JP
Inventors: 宏玉山
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1996-08-07
Filing date: 1996-08-07
Publication date: 2004-07-07
Anticipated expiration: 2016-08-07
Also published as: JPH1050977A

Description

【０００１】
【発明の属する技術分野】
本発明は、電荷結合デバイス(CCD) の検出した信号電荷を低ノイズで検出する回路に関するものである。
【０００２】
【従来の技術】
CCDを用いて撮像を行なう固体撮像装置には、光ダイオードや MOSキャパシタを含む感光部（光電変換部）を１次元に配列した CCDラインセンサや、この感光部をマトリックス状に配置した２次元 CCDセンサがある。感光部により１ラインまたは１フィールド分の画素の信号電荷が蓄積される。蓄積された信号電荷は転送部に移される。転送部に移された信号電荷は、転送パルスにより転送部を順次転送されて、１画素分の信号電荷ごとに、転送部に接続している出力部のフローティングディフュージョン（拡散層、またはフローティング・キャパシタとも呼ばれる）に最終的に転送される。このフローティングディフュージョンには、増幅回路（ソースホロアなどのバッファアンプで構成される) が接続しており、フローティングディフュージョンに蓄積された信号電荷に応じた電圧を増幅回路は画像信号(CCD信号）として出力する。
【０００３】
フローティングディフュージョンには、リセットトランジスタも接続されている。１画素分の信号電荷に応じた信号電圧が上記増幅回路により出力された後に、リセットトランジスタにリセットパルスが加えられる（オンになる）。オンになったリセットトランジスタを介して、リセット電圧が拡散層に印加され、拡散層が所定の電圧に設定される。すなわち、拡散層にある信号電荷がクリアされる。その後、転送部から、次の画素に関する信号電荷が拡散層に注入される。
【０００４】
このように、フローティングディフュージョンと、それに接続されたリセットトランジスタおよび増幅回路から構成されている CCD電荷検出回路は、フローティングディフュージョンアンプ(FDA) と呼ばれている。
【０００５】
ところで、フローティング・ディフュージョン・アンプが出力する画像信号には、リセットトランジスタに起因するリセットノイズ（kTC ノイズ）、ならびにフローティング・ディフュージョン・アンプを構成する半導体デバイスが発生するゆらぎノイズ(1/fノイズ) が含まれている。
【０００６】
リセットノイズは、リセットトランジスタのチャネル抵抗の持つ熱雑音である。熱雑音は、リセットトランジスタがリセットパルスによりオンになったときに、拡散層に加わる。このノイズは、拡散層が容量を有するために、次に拡散層がリセットされるまでの間、拡散層に保持される。
【０００７】
フローティング・ディフュージョン・アンプ FDAが出力する画像信号の１画素期間TPは、リセット期間TRと、０レベル期間T0（フィードスルー期間）と、信号期間TSとに分けられるが、リセットノイズは、０レベル期間T0に出力される CCD信号と、信号期間TSに出力される CCD信号とに、ほぼ同程度に含まれている。
【０００８】
リセットノイズは従来、相関二重サンプリング回路（CDS 回路）により除去されていた。従来技術に係る相関二重サンプリング回路としては、たとえば特公昭62-55349号公報に記載された電荷検出回路がある。
【０００９】
この相関二重サンプリング回路は、１画素期間のうち、フィードスルー期間の信号レベルは、（基準電圧）＋（リセットノイズ）であり、この期間に続く画素期間の信号レベルは、（信号電圧）＋（リセットノイズ）であり、リセットノイズが両期間において同程度に含まれていることを利用している。
【００１０】
すなわち、サンプルホールド回路と差動増幅器により、両者の期間における CCD信号を、それぞれサンプルホールドして、２つの CCD信号の差を取る。こうしてリセットノイズを相殺してノイズを低減する。サンプルホールドのタイミングは、サンプリングホールド回路に入力されるサンプリングパルスにより決まる。
【００１１】
CDS回路を用いないで、リセットノイズおよび揺らぎノイズを低減しようとする回路も提案されている。この例として「 CCD用高感度電荷検出器」（大沢慎治他、1988年テレビジョン学会全国大会、2-12 ）に記載されたものがある。これは、既述のフローティングディフュージョンアンプに相当する半導体回路のデバイス構造を工夫することにより、フローティングディフュージョンアンプ自体の高感度化を図るとともに、リセットノイズの低減を図ったものである。
【００１２】
この回路では、フローティングディフュージョンアンプの感度を上げるために、フローティングディフュージョンアンプのゲート部分の容量を小さくしている。すなわち、従来は100nm であったフローティングディフュージョンアンプのゲート酸化膜を1000nmとすることにより、容量は絶縁膜の厚さに反比例するという性質を利用して容量を下げて、フローティングディフュージョンアンプの高感度化を図っている。
【００１３】
また、リセットノイズの低減に関しては以下の方法を採用している。信号電荷をリセットするために、従来の CCDの出力部においては既述のようにリセットトランジスタを用いているが、この電荷検出器においては、リセットトランジスタを用いずに、完全転送モードによって信号電荷を排出することとしている。こうして、リセットノイズをなくして、低ノイズ化を図っている。
【００１４】
【発明が解決しようとする課題】
特公昭62-55349号公報に記載された電荷検出回路等の相関二重サンプリング回路は、この回路を動作させるために複雑なサンプリングパルスを必要とし、また回路規模および消費電力が大きいという問題がある。また、上記「 CCD用高感度電荷検出器」は、従来のフローティングディフュージョンアンプとは異なる構造をしており、特別な半導体デバイス用製造プロセスを必要とするという問題がある。また「 CCD用高感度電荷検出器」は、特別な高電圧を必要とするという問題もある。
【００１５】
本発明はこのような従来技術の欠点を解消し、回路規模が小さく、消費電力が少なく、複雑なサンプリングパルスを必要としない、ノイズの少ない CCD電荷検出回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は上述の課題を解決するために、電荷結合デバイスが検出した信号電荷を入力されて、該信号電荷に応じた信号を出力する CCD電荷検出回路において、CCDが検出した信号電荷を注入されて、この信号電荷に応じた信号電圧を出力するフローティングディフュージョンと、このフローティングディフュージョンの電位を周期的に所定の電位にするリセットトランジスタと、フローティングディフュージョンが出力する信号電圧を受けて増幅する出力回路と、この出力回路の出力する信号電圧を受けて、リセットトランジスタがオンとなるリセット期間において、この受けた信号電圧をリセットトランジスタに負帰還する負帰還回路とを有することとしたものである。
【００１７】
【発明の実施の形態】
次に添付図面を参照して本発明による CCD電荷検出回路の実施例を詳細に説明する。本実施例は、 CCDが出力する画像信号に含まれるリセットノイズおよびゆらぎノイズを低減するために、 CCDが出力する画像信号を、負帰還回路を介してリセットトランジスタのドレインに負帰還することを特徴とする。
【００１８】
最初に、第１の実施例の概要を説明する。図１は、 CCDラインセンサや２次元CCDセンサに用いられている CCDの転送部10と、本発明の第１の実施例に係る CCD電荷検出回路とを示すブロック図である。図２は、図１の回路の動作を示すタイミングチャートである。
【００１９】
図１においては、 CCDの全体は図示されていない。 CCDのうち一部、特に、 CCDラインセンサの転送部または２次元 CCDセンサの水平転送部の終端部分のみ、すなわち、 CCDの感光部（図示せず）により蓄積された１ラインまたは１フィールド分の画素の信号電荷を１画素ずつ転送する転送部10が CCD電荷検出回路と接続される部分を示す。
【００２０】
転送部10において信号電荷は、１画素分の信号電荷ごとに転送パルスH1、H2 に同期して順次転送される。そして、転送部10に接続している、 CCD電荷検出回路のフローティングディフュージョン(FD)（以下では「拡散層FD」と呼ぶ）に信号電荷は最終的に転送される。この拡散層FDには、増幅回路（ソース・ホロア・アンプ(SFA) 。以下では「アンプSFA 」と呼ぶ) が接続している。アンプSFA は、拡散層FDに蓄積された信号電荷に応じた画像信号14を受けて、画像信号(CCD信号)16 として出力する。以下の説明において信号は、それが現れる信号線の参照符号で指定する。
【００２１】
CCD電荷検出回路は、上記拡散層FDおよびアンプSFA に加えて、拡散層FDの電位を周期的に所定の電位にするリセットトランジスタ18と、画像信号16をリセットトランジスタ18に帰還する負帰還回路20とを有する。リセットトランジスタ18は、負帰還回路20（差動アンプ）の出力からリセット電圧V_RSTが印加されるドレイン22と、リセットパルスRSが印加されるリセットゲート24と、ソースFD（拡散層FDが兼ねている）とからなる。
【００２２】
差動アンプ20は、−（マイナス）端子26に、アンプSFA の出力する画像信号16を入力され、＋（プラス）端子28に基準電圧VRを入力されている。差動アンプ20の出力はリセットトランジスタ18のドレインに接続されている。この接続関係より明らかなように、差動アンプ20の−端子26と、リセットトランジスタ18と、アンプSFA とにより負帰還ループが形成されている。この負帰還ループは、リセットパルスRSによってリセットトランジスタ18がオンになる図２に示すリセット期間TRにおいてのみ形成される。
【００２３】
そのときに差動アンプ20の出力は、リセットトランジスタ、アンプSFA を介して反転端子26に帰還されており、差動アンプ20はボルテージホロワとして機能するため、非反転端子28に入力されている基準電圧VRがそのままアンプSFA の出力16となる。このとき画像信号16に含まれているノイズ（交流分）は、リセット期間TRにおいてのみ形成される負帰還ループにより低減される。
【００２４】
同期回路30は、 CCDを動作させるための様々なタイミングパルスを発生するタイミングパルス発生回路であり、例えば、２相転送パルスH1、H2 とリセットパルスRSとを生成し、転送部10に出力する。同期回路30は、図示しない垂直転送パルス等も生成し、 CCDに出力する。なお、 CCDおよび CCDの制御回路の構成部分のうち、本発明に直接関係しない部分については図示およびその説明を省略する。
【００２５】
次に、第１の実施例の詳細を説明する。転送部10の半導体基板上に、信号電荷を転送するための電極32と出力ゲート34が形成されている。さらに転送部10には、 CCD電荷検出回路の一部である拡散層FDとリセットトランジスタ18も一体に形成されている。電極32には２相転送パルスH1、H2 が印加されて順次、信号電荷が半導体基板内を図１の左方から右方に転送される。信号電荷は、転送パルスH2が低レベルにある時に出力ゲートの下を通って拡散層FDに蓄積される。転送ゲート34には、 CCD電荷検出回路への読出しを制御する所定のバイアス電圧OGが印加されている。
【００２６】
拡散層FDの電位である画像信号14の１画素期間TPは、図２に示すように、リセット期間TR、それに続くフィードスルー期間T0（０レベル期間）、これに続く信号期間TSからなる。
【００２７】
画像信号14の生成方法について述べる。リセット期間TR中のみハイレベルとなるリセットパルスRSをリセットゲート24は同期回路30から入力される。そしてリセットトランジスタ18はオンになる。その結果、拡散層FDにリセット電圧V_RSTが印加され、拡散層FDは一定のリセット電位にリセット期間中、保持される。リセット期間TR経過後、リセットパルスRSが低レベルになると、リセットトランジスタ18はオフになり、拡散層FDの電位はフィードスルーレベルになる。
【００２８】
次に、信号期間TSが開始して、転送パルスH2が低レベルになると、信号電荷が拡散層FDに流れ込む。これによる拡散層FDの電位変化DAは、流れ込んだ信号電荷の積分量に対応している。拡散層FDはアンプSFA に接続しており、画像信号14はアンプSFA に出力される。
【００２９】
アンプSFA は、 MOSトランジスタ60、62、64、66 と、 MOSトランジスタ64、66 をバイアスするためのゲート電圧VGとからなり、ソースホロア回路が２段に接続された構成である。ソースホロワ回路は、入力インピーダンスが大きく、出力インピーダンスが低く、インピーダンス変換回路としての機能を有する。アンプSFA にはドレイン電圧VDD が印加されている。
【００３０】
なお、アンプSFA の出力16は、この後、例えばカラーカメラの場合、プロセス処理（γ補正やホワイトクリップ等）およびマトリックス処理が行なわれる。出力16は、また差動アンプ20にも送られる。
【００３１】
トランジスタ64、66 は、トランジスタ60、62 のバイアス電流を供給するための電流源として機能する。
【００３２】
差動アンプ20は、画像信号16に含まれるノイズ、すなわちリセットトランジスタ18で発生するリセットノイズ、およびアンプSFA で発生するゆらぎノイズを負帰還ループにより低減するためのものである。差動アンプ20の出力はリセットトランジスタ18のドレイン22に入力される。この回路構成により、画像信号16に含まれるノイズが低減されることを図３により説明する。
【００３３】
図３は、リセットトランジスタ18がオンの時（リセット期間中）における、画像信号16中のノイズ成分のみに関する CCD電荷検出回路の等価回路を示す。本図においてリセットトランジスタ18は、雑音電圧NR（リセットトランジスタのオン抵抗による熱雑音）と、リセットトランジスタ18のオン抵抗と同じ値で雑音がないと仮定した抵抗36とにより表される。熱雑音は、平均値（直流分）は零であるが、自乗平均値は零ではないという性質を有する。すなわち、＜NR＞により雑音電圧NRの平均を表し、<NR²> により雑音電圧NRの自乗平均を表すこととすると、＜NR＞＝０、<NR²> ≠０である。
【００３４】
図３においてアンプSFA は、雑音電圧Nf（ゆらぎノイズ電圧）と、アンプSFA の増幅率と同じ増幅率を有し、かつ雑音がないとしたソースホロワ回路38とにより表される。ゆらぎノイズも熱雑音と同様に、平均値（直流分）は零であるが、自乗平均値は零ではないという性質を有する。すなわち、＜Nf＞＝０、<Nf²> ≠０である。
【００３５】
アンプ38の増幅率は、アンプSFA がソースホロワであることから「１」とする。また、アンプ20の増幅率を「-AV」(AV＞０）とする。拡散層FDと半導体基板の等価回路については、拡散層FDと、拡散層FDが形成されている半導体基板との間にPN接合が存在するため、ダイオード40で表している。このとき、画像信号16に含まれるノイズ成分VN（アンプ20の反転端子26に入力する電圧のうちのノイズ成分）の瞬時値については以下の式が成り立つ。
【００３６】
【数１】
-AV×VN＋NR＋Nf＝VN
この式は、アンプ20の入力電圧VNが、アンプ20とリセットトランジスタ18とアンプSFA とを通過した後に、再びアンプ20の入力電圧VNに等しくなるということを用いている。数１より、電圧VNは以下のようになる。
【００３７】
【数２】
VN＝（NR＋Nf)/( AV＋1)
また、ノイズの大きさを評価するために、電圧VNの自乗平均値を求めると以下のようになる。
【００３８】
【数３】

この式の計算において、リセットノイズNRと、ゆらぎノイズNfとは無相関である、すなわち、<2NR×Nf> ＝０であるという性質を用いている。
【００３９】
フィードスルー期間T0および信号期間TSにおける画像信号16には、リセットパルスRSがオフになった時点（リセット期間TRが終了した時点）のノイズVNが画像信号16に含まれていると考えられるが、この値は、数２、数３より、本実施例によれば、1/(AV+1)に低減されることがわかる。
【００４０】
アンプ20の増幅率AVをある程度大きくすることにより、リセットノイズおよびゆらぎノイズを大幅に低減することができる。例えば、増幅率AVが20であれば、ノイズは、1/(20+1)＝1/21に低減される。
【００４１】
本実施例によれば、相関二重サンプリング回路を用いていないため回路規模が小さく、従って消費電力が少なく、さらに複雑なサンプリングパルスを必要としない。
【００４２】
なお、図１の回路において、アンプ20の非反転端子28に基準電圧VRを入力するときに、図４に示すようにアンプSFA と同一構成のアンプ42を介することとし、これらのアンプSFA、42は同一の半導体基板内に接近して形成することとしてもよい。これによりアンプSFA のデバイス製造工程に起因するアンプSFA の特性のバラツキ、および温度変化に起因するアンプSFA の特性の変化が生じても、安定してリセット電圧V_RSTをリセットトランジスタ18に供給することができる。
【００４３】
また、アンプSFA とアンプ42とは、その内部の回路構成が同一であるバッファアンプであればよく、図１に示すソースホロワを２段に接続した回路構成のアンプに限られるものではない。フローティングディフュージョンアンプとして通常用いられている回路であれば、どのような回路構成のものでもよい。
【００４４】
なお、図４においてコンデンサ44をアンプ42の後段に設けている理由は、アンプ42の出力46に含まれているアンプ42のゆらぎノイズ(1/fノイズ）を低減するためである。アンプ42は、負帰還回路20による負帰還ループに含まれていないため、アンプSFA のゆらぎノイズのように負帰還ループにより低減されるということはない。そこで、バイパスコンデンサとしてのコンデンサ44により、ゆらぎノイズを低減することとしたものである。こうして、安定化された基準電圧VRを供給することができる。なお、コンデンサ44は雑音抑圧用バイパスコンデンサとしての機能を有するため、その容量は比較的大きいことが必要である。
【００４５】
次に、第２の実施例について図５により説明する。本実施例は、負帰還回路をエミッタ接地形トランジスタ回路48を用いて構成したものである。本図において第１の実施例と同一の構成要素については同一の符号を付し、その説明は省略する。
【００４６】
負帰還回路48は画像信号16を受けて、該信号16をエミッタ接地トランジスタ回路を用いて反転増幅した後、信号線52にリセット電圧V_RSTを出力する。負帰還回路48は、バイポーラトランジスタ50と、抵抗REと、コンデンサCEとから構成されている。
【００４７】
本回路においては、トランジスタ50のベースに印加される画像信号16が増加すると、出力信号52は減少し、画像信号16が減少すると出力信号が増加する関係にあるため、ノイズが反転増幅される。そしてリセットトランジスタ18がオンになる時に、トランジスタ50のコレクタとベース間に負帰還ループが形成され、図１と同様にしてノイズが低減される。
【００４８】
この負帰還回路48は、負帰還回路48のバイアス電圧（ベース−エミッタ間電圧VBE)が自動的に最適値に維持されるという性質を有する。このため、アンプSFA の製造工程のバラツキ等に起因するアンプSFA の特性のバラツキによりアンプSFA の出力16に含まれる直流分が変動する場合にも、安定したリセット電圧V_RSTをリセットトランジスタ18に供給することができる。
【００４９】
なお、リセット電圧V_RSTは、コレクタ電流をICとすると、以下のようになる。
【００５０】
【数４】
V_RST＝VCC-RC×IC
この帰還回路48のノイズに対する電圧増幅率AVは、次のように求められる。バイパスコンデンサCEの値を十分大きく設定すれば、ノイズの周波数に対してトランジスタ50のエミッタは接地状態と見ることができるから、このときのノイズに対する電圧利得AVは、以下のようになる。
【００５１】
【数５】
AV＝RC／rE
ここで、rEはエミッタ抵抗であり、トランジスタのバイアス状態、温度で決まることが知られており、以下のようになる。
【００５２】
【数６】
rE＝VT／IC，VT＝kT/q
ここで、 kは、ボルツマン定数、 Tは、絶対温度で表示したトランジスタの温度、 qは、電子１個分の電荷であり、VTの値は、例えば、常温(300K)においては約0.026ボルトである。従って、増幅率AVは、以下のようになる。
【００５３】
【数７】
AV＝RC×IC／0.026
さらに、RC＝ 100Ω、IC＝5mA とすると、増幅率AVは約19となる。従って、ノイズは、1/(AV+1)＝1/20にまで大幅に低減する。本実施例は、第１の実施例と同様に相関二重サンプリング回路を用いないで、ノイズを低減するため、第１の実施例と同様に、回路規模が少なく、従って消費電力が少なく、さらに複雑なサンプリングパルスを必要としない。
【００５４】
なお、本実施例のようなエミッタ接地回路の増幅率AVの周波数特性は、図６に示すようなものであることが知られている。本図においてカットオフ周波数f1、f2 は以下のような量である。
【００５５】
【数８】
f1＝1/(2π×RE×CE)
f2＝1/(2π×rE×CE)
従って、増幅率AVを大きくするために、 CCDの駆動周波数に対してカットオフ周波数f2が十分低いカットオフ周波数になるようにコンデンサの容量CEを十分大きく設定することが必要である。
【００５６】
なお、図５においてコンデンサCCを設けている理由は、リセットトランジスタ18がオンになって、帰還ループが形成された時に位相補償を行なって帰還ループを安定化するためである。
【００５７】
次に、第３の実施例について図７により説明する。本実施例は、図７に示すように負帰還回路72をソース接地形アンプにより構成したものである。本実施例の構成要素のうち、第１、第２の実施例と同一の構成要素については同一の符号を付し、その説明は省略する。負帰還回路72は、 MOSトランジスタ68、70 と、コンデンサCEと、抵抗RCと、バイアス電流源であるトランジスタ70をバイアスするためのゲート電圧VGとから構成されている。この回路72は、第２の実施例におけるエミッタ接地形トランジスタを用いた負帰還回路48と同一の動作をする。負帰還回路72は画像信号16を受けて、該信号16をソース接地アンプを用いて反転増幅した後、信号線52に出力する。
【００５８】
本回路72においては、トランジスタ68のゲートに印加される画像信号16が増加すると、出力信号52は減少し、画像信号16が減少すると出力信号52が増加する関係にあるため、ノイズが反転増幅される。そしてリセットトランジスタ18がオンである時に、トランジスタ68のドレインとゲート間に負帰還ループが形成され、図１と同様にしてノイズが低減される。
【００５９】
本実施例においては、ソースホロアアンプSFA1は、３段のソースホロアとした。３段目のソースホロアはユニポーラトランジスタ63、67 からなる。２段目のトランジスタ62のソース出力16が、負帰還回路72のトランジスタ68のゲートおよびアンプSFA1の３段目のトランジスタ63のゲートに入力される。３段目のトランジスタ63のソース出力がプロセス処理に送られる。
【００６０】
なお、以上の実施例においては、アンプSFA の出力をリセットトランジスタのドレインに負帰還することにより、リセットノイズとゆらぎノイズの両方を低減することとしたが、拡散層FDの出力（リセットトランジスタのソース出力）をリセットトランジスタのドレインに負帰還することにより、リセットノイズのみを低減することもできる。
【００６１】
本発明では、相関二重サンプリング回路を用いなくてもノイズを低減できることを示したが、本発明の電荷検出回路の出力に相関二重サンプリング回路を設けることにより、さらにノイズを低減することもできる。
【００６２】
【発明の効果】
このように本発明によれば、回路規模の小さい負帰還回路を付加することにより、ノイズを大幅に低減することができる。相関二重サンプリング回路を用いている従来のノイズ低減回路に比べて大幅に回路規模および消費電力を減らすことができる。
【００６３】
また、相関二重サンプリング回路用の複雑なパルスを必要とせず、 CCDを駆動するためのパルスのみでよいため、従来必要とされていた相関二重サンプリング回路用パルスのタイミング調整等が不要となり、高速で CCDを読み出す場合の設計および製造が容易となる。
【図面の簡単な説明】
【図１】本発明に係る CCD電荷検出回路の第１の実施例のブロック図である。
【図２】第１の実施例の動作タイミングを示すタイミングチャートである。
【図３】第１の実施例の負帰還ループの等価回路図である。
【図４】第１の実施例の変形例のブロック図である。
【図５】本発明に係る CCD電荷検出回路の第２の実施例のブロック図である。
【図６】第２の実施例の負帰還回路の増幅率の周波数依存性を示す図である。
【図７】本発明に係る CCD電荷検出回路の第３の実施例のブロック図である。
【符号の説明】
10 転送部
18 リセットトランジスタ
20 差動アンプ
30 同期回路
48、72 負帰還回路
FD 拡散層
FDA フローティングディフュージョンアンプ
Nf ゆらぎノイズ
NR リセットノイズ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a circuit for detecting signal charges detected by a charge-coupled device (CCD) with low noise.
[0002]
[Prior art]
A solid-state imaging device that performs imaging using a CCD includes a CCD line sensor in which photosensitive parts (photoelectric conversion parts) including photodiodes and MOS capacitors are arranged in one dimension, and a two-dimensional CCD in which these photosensitive parts are arranged in a matrix. There are sensors. The photosensitive section accumulates signal charges of pixels for one line or one field. The stored signal charges are transferred to the transfer unit. The signal charge transferred to the transfer unit is sequentially transferred to the transfer unit by a transfer pulse, and for each signal charge of one pixel, a floating diffusion (diffusion layer or floating capacitor) of an output unit connected to the transfer unit is transferred. Also called). An amplifier circuit (comprising a buffer amplifier such as a source follower) is connected to the floating diffusion, and the amplifier circuit outputs a voltage corresponding to the signal charge accumulated in the floating diffusion as an image signal (CCD signal). .
[0003]
A reset transistor is also connected to the floating diffusion. After a signal voltage corresponding to the signal charge for one pixel is output from the amplifier circuit, a reset pulse is applied to the reset transistor (turned on). A reset voltage is applied to the diffusion layer via the turned-on reset transistor, and the diffusion layer is set to a predetermined voltage. That is, the signal charges in the diffusion layer are cleared. Thereafter, a signal charge for the next pixel is injected into the diffusion layer from the transfer unit.
[0004]
As described above, the CCD charge detection circuit including the floating diffusion and the reset transistor and the amplifier circuit connected thereto is called a floating diffusion amplifier (FDA).
[0005]
By the way, the image signal output by the floating diffusion amplifier includes reset noise (kTC noise) caused by the reset transistor and fluctuation noise (1 / f noise) generated by the semiconductor device constituting the floating diffusion amplifier. include.
[0006]
Reset noise is thermal noise of the channel resistance of the reset transistor. Thermal noise is applied to the diffusion layer when the reset transistor is turned on by a reset pulse. This noise is retained in the diffusion layer until the next time the diffusion layer is reset because the diffusion layer has capacitance.
[0007]
One pixel period TP of the image signal output from the floating diffusion amplifier FDA is divided into a reset period TR, a zero-level period T0 (feedthrough period), and a signal period TS. The CCD signal output to T0 and the CCD signal output during the signal period TS are included in approximately the same degree.
[0008]
Conventionally, reset noise has been removed by a correlated double sampling circuit (CDS circuit). As a correlated double sampling circuit according to the related art, there is, for example, a charge detection circuit described in Japanese Patent Publication No. Sho 62-55349.
[0009]
In this correlated double sampling circuit, the signal level in the feedthrough period in one pixel period is (reference voltage) + (reset noise), and the signal level in the pixel period following this period is (signal voltage) + (Reset noise), which utilizes the fact that reset noise is included in the same amount in both periods.
[0010]
That is, the CCD signals in both periods are sampled and held by the sample hold circuit and the differential amplifier, and the difference between the two CCD signals is obtained. Thus, the reset noise is canceled to reduce the noise. The sampling and holding timing is determined by a sampling pulse input to the sampling and holding circuit.
[0011]
A circuit that reduces reset noise and fluctuation noise without using a CDS circuit has also been proposed. An example of this is described in "Highly Sensitive Charge Detector for CCD" (Shinji Osawa et al., 1988 National Convention of the Institute of Television Engineers of Japan, 2-12). This is to improve the sensitivity of the floating diffusion amplifier itself and to reduce reset noise by devising a device structure of a semiconductor circuit corresponding to the above-mentioned floating diffusion amplifier.
[0012]
In this circuit, the capacitance of the gate portion of the floating diffusion amplifier is reduced in order to increase the sensitivity of the floating diffusion amplifier. In other words, by setting the gate oxide film of a floating diffusion amplifier to 1000 nm, which was 100 nm in the past, the capacitance is inversely proportional to the thickness of the insulating film, thereby reducing the capacitance and increasing the sensitivity of the floating diffusion amplifier. I am planning.
[0013]
In addition, the following method is employed to reduce reset noise. In order to reset the signal charge, a reset transistor is used in the output section of the conventional CCD as described above, but in this charge detector, the signal charge is transferred in a complete transfer mode without using the reset transistor. It is decided to discharge. In this way, reset noise is eliminated to reduce noise.
[0014]
[Problems to be solved by the invention]
The correlated double sampling circuit such as the charge detection circuit described in Japanese Patent Publication No. 62-55349 requires a complicated sampling pulse to operate this circuit, and has a problem that the circuit scale and power consumption are large. . Further, the above-mentioned "high-sensitivity charge detector for CCD" has a structure different from that of the conventional floating diffusion amplifier, and has a problem that a special semiconductor device manufacturing process is required. In addition, the "high-sensitivity charge detector for CCD" has a problem that a special high voltage is required.
[0015]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a CCD charge detection circuit which solves the above-mentioned drawbacks of the prior art, has a small circuit size, consumes little power, does not require complicated sampling pulses, and has low noise.
[0016]
[Means for Solving the Problems]
In order to solve the above-described problem, the present invention is configured such that a signal charge detected by a CCD is injected into a CCD charge detection circuit that receives a signal charge detected by a charge-coupled device and outputs a signal corresponding to the signal charge. A floating diffusion that outputs a signal voltage corresponding to the signal charge, a reset transistor that periodically sets the potential of the floating diffusion to a predetermined potential, and an output circuit that receives and amplifies the signal voltage output by the floating diffusion. And a negative feedback circuit that receives the signal voltage output from the output circuit and negatively feeds back the received signal voltage to the reset transistor during a reset period in which the reset transistor is turned on.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of a CCD charge detection circuit according to the present invention will be described in detail with reference to the accompanying drawings. This embodiment is characterized in that the image signal output by the CCD is negatively fed back to the drain of the reset transistor via a negative feedback circuit in order to reduce reset noise and fluctuation noise included in the image signal output by the CCD. And
[0018]
First, the outline of the first embodiment will be described. FIG. 1 is a block diagram showing a CCD transfer unit 10 used in a CCD line sensor or a two-dimensional CCD sensor, and a CCD charge detection circuit according to the first embodiment of the present invention. FIG. 2 is a timing chart showing the operation of the circuit of FIG.
[0019]
In FIG. 1, the entire CCD is not shown. A part of the CCD, in particular, only the end of the transfer unit of the CCD line sensor or the end of the horizontal transfer unit of the two-dimensional CCD sensor, that is, one line or one field accumulated by the CCD photosensitive unit (not shown). FIG. 3 shows a portion where a transfer unit 10 that transfers pixel signal charges one pixel at a time is connected to a CCD charge detection circuit.
[0020]
In the transfer unit 10, the signal charges are sequentially transferred in synchronization with the transfer pulses H1 and H2 for each signal charge of one pixel. Then, the signal charge is finally transferred to the floating diffusion (FD) (hereinafter, referred to as “diffusion layer FD”) of the CCD charge detection circuit connected to the transfer unit 10. An amplifier circuit (source follower amplifier (SFA); hereinafter, referred to as “amplifier SFA”) is connected to the diffusion layer FD. The amplifier SFA receives an image signal 14 corresponding to the signal charge stored in the diffusion layer FD, and outputs it as an image signal (CCD signal) 16. In the following description, a signal is designated by a reference numeral of a signal line on which the signal appears.
[0021]
The CCD charge detection circuit includes, in addition to the diffusion layer FD and the amplifier SFA, a reset transistor 18 that periodically sets the potential of the diffusion layer FD to a predetermined potential, and a negative feedback circuit 20 that feeds back the image signal 16 to the reset transistor 18. And The reset transistor 18 includes a drain 22 to which a reset voltage V _RST is applied from an output of the negative feedback circuit 20 (differential amplifier), a reset gate 24 to which a reset pulse RS is applied, and a source FD (also serving as a diffusion layer FD). Is).
[0022]
In the differential amplifier 20, the image signal 16 output from the amplifier SFA is input to a-(minus) terminal 26, and the reference voltage VR is input to a + (plus) terminal 28. The output of the differential amplifier 20 is connected to the drain of the reset transistor 18. As is apparent from this connection relationship, a negative feedback loop is formed by the negative terminal 26 of the differential amplifier 20, the reset transistor 18, and the amplifier SFA. This negative feedback loop is formed only in the reset period TR shown in FIG. 2 in which the reset transistor 18 is turned on by the reset pulse RS.
[0023]
At that time, the output of the differential amplifier 20 is fed back to the inverting terminal 26 via the reset transistor and the amplifier SFA, and the differential amplifier 20 is input to the non-inverting terminal 28 because it functions as a voltage follower. The reference voltage VR becomes the output 16 of the amplifier SFA as it is. At this time, noise (AC component) included in the image signal 16 is reduced by the negative feedback loop formed only in the reset period TR.
[0024]
The synchronization circuit 30 is a timing pulse generation circuit that generates various timing pulses for operating the CCD. For example, the synchronization circuit 30 generates two-phase transfer pulses H1 and H2 and a reset pulse RS and outputs them to the transfer unit 10. The synchronization circuit 30 also generates a vertical transfer pulse or the like (not shown) and outputs it to the CCD. Note that, among the components of the CCD and the control circuit of the CCD, portions which are not directly related to the present invention are not shown and described.
[0025]
Next, details of the first embodiment will be described. On the semiconductor substrate of the transfer unit 10, an electrode 32 for transferring signal charges and an output gate 34 are formed. Further, in the transfer unit 10, a diffusion layer FD, which is a part of the CCD charge detection circuit, and a reset transistor 18 are also integrally formed. The two-phase transfer pulses H1 and H2 are applied to the electrode 32, and the signal charges are sequentially transferred within the semiconductor substrate from the left to the right in FIG. The signal charge is accumulated in the diffusion layer FD under the output gate when the transfer pulse H2 is at a low level. A predetermined bias voltage OG that controls reading to the CCD charge detection circuit is applied to the transfer gate.
[0026]
As shown in FIG. 2, one pixel period TP of the image signal 14, which is the potential of the diffusion layer FD, includes a reset period TR, a feedthrough period T0 (zero level period), and a signal period TS following the reset period TR.
[0027]
A method for generating the image signal 14 will be described. The reset gate 24 receives a reset pulse RS that goes high only during the reset period TR from the synchronization circuit 30. Then, the reset transistor 18 is turned on. As a result, the reset voltage V _RST is applied to the diffusion layer FD, and the diffusion layer FD is kept at a constant reset potential during the reset period. When the reset pulse RS goes low after the reset period TR has elapsed, the reset transistor 18 is turned off, and the potential of the diffusion layer FD goes to the feedthrough level.
[0028]
Next, when the signal period TS starts and the transfer pulse H2 becomes low level, the signal charge flows into the diffusion layer FD. The potential change DA of the diffusion layer FD due to this corresponds to the integral amount of the signal charge that has flowed in. The diffusion layer FD is connected to the amplifier SFA, and the image signal 14 is output to the amplifier SFA.
[0029]
The amplifier SFA includes

MOS transistors

60, 62, 64, and 66, and a gate voltage VG for biasing the MOS transistors 64 and 66, and has a configuration in which source follower circuits are connected in two stages. The source follower circuit has a large input impedance and a low output impedance, and has a function as an impedance conversion circuit. The drain voltage VDD is applied to the amplifier SFA.
[0030]
The output 16 of the amplifier SFA is thereafter subjected to process processing (γ correction, white clip, etc.) and matrix processing in the case of a color camera, for example. The output 16 is also sent to a differential amplifier 20.
[0031]
The transistors 64 and 66 function as current sources for supplying bias currents for the transistors 60 and 62.
[0032]
The differential amplifier 20 reduces noise included in the image signal 16, that is, reset noise generated by the reset transistor 18 and fluctuation noise generated by the amplifier SFA by a negative feedback loop. The output of the differential amplifier 20 is input to the drain 22 of the reset transistor 18. FIG. 3 illustrates that noise included in the image signal 16 is reduced by this circuit configuration.
[0033]
FIG. 3 shows an equivalent circuit of the CCD charge detection circuit relating only to the noise component in the image signal 16 when the reset transistor 18 is turned on (during the reset period). In the figure, the reset transistor 18 is represented by a noise voltage NR (thermal noise due to the on-resistance of the reset transistor) and a resistor 36 having the same value as the on-resistance of the reset transistor 18 and assumed to have no noise. The thermal noise has a property that the average value (DC component) is zero, but the root mean square value is not zero. That is, if <NR> represents the average of the noise voltage NR and <NR ² > represents the root mean square of the noise voltage NR, then <NR> = 0 and <NR ² > ≠ 0.
[0034]
In FIG. 3, the amplifier SFA is represented by a noise voltage Nf (fluctuation noise voltage) and a source follower circuit 38 which has the same amplification factor as that of the amplifier SFA and has no noise. Like the thermal noise, the fluctuation noise has a property that the average value (DC component) is zero, but the root mean square value is not zero. That is, <Nf> = 0 and <Nf ² > ≠ 0.
[0035]
The amplification factor of the amplifier 38 is "1" because the amplifier SFA is a source follower. Further, the amplification factor of the amplifier 20 is set to “−AV” (AV> 0). The equivalent circuit of the diffusion layer FD and the semiconductor substrate is represented by the diode 40 because a PN junction exists between the diffusion layer FD and the semiconductor substrate on which the diffusion layer FD is formed. At this time, the following expression holds for the instantaneous value of the noise component VN (the noise component of the voltage input to the inverting terminal 26 of the amplifier 20) included in the image signal 16.
[0036]
(Equation 1)
-AV × VN + NR + Nf = VN
This equation uses that the input voltage VN of the amplifier 20 becomes equal to the input voltage VN of the amplifier 20 again after passing through the amplifier 20, the reset transistor 18, and the amplifier SFA. From Equation 1, the voltage VN is as follows.
[0037]
(Equation 2)
VN = (NR + Nf) / (AV + 1)
In addition, the root mean square of the voltage VN is obtained as follows in order to evaluate the magnitude of the noise.
[0038]
[Equation 3]

In the calculation of this equation, the property that the reset noise NR and the fluctuation noise Nf are uncorrelated, that is, <2NR × Nf> = 0 is used.
[0039]
Although it is considered that the image signal 16 in the feedthrough period T0 and the signal period TS includes the noise VN at the time when the reset pulse RS is turned off (when the reset period TR ends), This value is reduced to 1 / (AV + 1) according to the present embodiment from Expressions 2 and 3.
[0040]
By increasing the amplification factor AV of the amplifier 20 to some extent, reset noise and fluctuation noise can be significantly reduced. For example, if the amplification factor AV is 20, the noise is reduced to 1 / (20 + 1) = 1/21.
[0041]
According to this embodiment, since the correlated double sampling circuit is not used, the circuit scale is small, the power consumption is small, and no complicated sampling pulse is required.
[0042]
In the circuit shown in FIG. 1, when the reference voltage VR is inputted to the non-inverting terminal 28 of the amplifier 20, the amplifier SFA and the amplifiers SFA, 42 have the same configuration as the amplifier SFA as shown in FIG. May be formed close to each other in the same semiconductor substrate. As a result, even if the characteristics of the amplifier SFA vary due to the device manufacturing process of the amplifier SFA and the characteristics of the amplifier SFA change due to a temperature change, the reset voltage V _RST can be stably supplied to the reset transistor 18. Can be.
[0043]
The amplifier SFA and the amplifier 42 may be buffer amplifiers having the same internal circuit configuration, and are not limited to the amplifier having the circuit configuration in which the source followers shown in FIG. 1 are connected in two stages. Any circuit configuration may be used as long as it is a circuit normally used as a floating diffusion amplifier.
[0044]
The reason why the capacitor 44 is provided after the amplifier 42 in FIG. 4 is to reduce the fluctuation noise (1 / f noise) of the amplifier 42 included in the output 46 of the amplifier 42. Since the amplifier 42 is not included in the negative feedback loop formed by the negative feedback circuit 20, the noise is not reduced by the negative feedback loop unlike the fluctuation noise of the amplifier SFA. Therefore, the fluctuation noise is reduced by the capacitor 44 as a bypass capacitor. Thus, a stabilized reference voltage VR can be supplied. Since the capacitor 44 has a function as a noise suppression bypass capacitor, its capacity needs to be relatively large.
[0045]
Next, a second embodiment will be described with reference to FIG. In this embodiment, the negative feedback circuit is configured by using a common emitter transistor circuit 48. In the figure, the same components as those of the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted.
[0046]
The negative feedback circuit 48 receives the image signal 16, inverts and amplifies the signal 16 using a common-emitter transistor circuit, and outputs a reset voltage V _RST to a signal line 52. The negative feedback circuit 48 includes a bipolar transistor 50, a resistor RE, and a capacitor CE.
[0047]
In this circuit, when the image signal 16 applied to the base of the transistor 50 increases, the output signal 52 decreases, and when the image signal 16 decreases, the output signal increases. Therefore, the noise is inverted and amplified. Then, when the reset transistor 18 is turned on, a negative feedback loop is formed between the collector and the base of the transistor 50, and noise is reduced as in FIG.
[0048]
This negative feedback circuit 48 has such a property that the bias voltage (base-emitter voltage VBE) of the negative feedback circuit 48 is automatically maintained at an optimum value. Therefore, even when the DC component included in the output 16 of the amplifier SFA fluctuates due to variations in the characteristics of the amplifier SFA due to variations in the manufacturing process of the amplifier SFA, a stable reset voltage V _RST is supplied to the reset transistor 18. can do.
[0049]
The reset voltage V _RST is as follows when the collector current is IC.
[0050]
(Equation 4)
V _RST = VCC-RC × IC
The voltage amplification factor AV for the noise of the feedback circuit 48 is obtained as follows. If the value of the bypass capacitor CE is set to be sufficiently large, the emitter of the transistor 50 can be regarded as being in the ground state with respect to the frequency of the noise. Therefore, the voltage gain AV with respect to the noise at this time is as follows.
[0051]
(Equation 5)
AV = RC / rE
Here, rE is the emitter resistance, which is known to be determined by the bias state and temperature of the transistor, and is as follows.
[0052]
(Equation 6)
rE = VT / IC, VT = kT / q
Here, k is the Boltzmann constant, T is the transistor temperature expressed in absolute temperature, q is the charge of one electron, and the value of VT is, for example, about 0.026 volts at normal temperature (300K). is there. Therefore, the amplification factor AV is as follows.
[0053]
(Equation 7)
AV = RC × IC / 0.026
Further, if RC = 100Ω and IC = 5mA, the amplification factor AV is about 19. Therefore, the noise is greatly reduced to 1 / (AV + 1) = 1/20. This embodiment does not use the correlated double sampling circuit as in the first embodiment, and reduces the noise, so that the circuit scale is small and the power consumption is small as in the first embodiment. No complicated sampling pulse is required.
[0054]
It is known that the frequency characteristic of the amplification factor AV of the common emitter circuit as in the present embodiment is as shown in FIG. In this figure, the cutoff frequencies f1 and f2 are the following quantities.
[0055]
(Equation 8)
f1 = 1 / (2π × RE × CE)
f2 = 1 / (2π × rE × CE)
Therefore, in order to increase the amplification factor AV, it is necessary to set the capacitance CE of the capacitor sufficiently large so that the cutoff frequency f2 becomes a sufficiently low cutoff frequency with respect to the driving frequency of the CCD.
[0056]
The reason why the capacitor CC is provided in FIG. 5 is to stabilize the feedback loop by performing phase compensation when the reset transistor 18 is turned on and a feedback loop is formed.
[0057]
Next, a third embodiment will be described with reference to FIG. In the present embodiment, as shown in FIG. 7, the negative feedback circuit 72 is constituted by a grounded source amplifier. Among the components of the present embodiment, the same components as those of the first and second embodiments are denoted by the same reference numerals, and description thereof will be omitted. The negative feedback circuit 72 includes

MOS transistors

68 and 70, a capacitor CE, a resistor RC, and a gate voltage VG for biasing the transistor 70 serving as a bias current source. This circuit 72 operates in the same manner as the negative feedback circuit 48 using a common-emitter transistor in the second embodiment. The negative feedback circuit 72 receives the image signal 16, inverts and amplifies the signal 16 using a common source amplifier, and outputs the signal 16 to the signal line 52.
[0058]
In this circuit 72, when the image signal 16 applied to the gate of the transistor 68 increases, the output signal 52 decreases, and when the image signal 16 decreases, the output signal 52 increases. You. When the reset transistor 18 is on, a negative feedback loop is formed between the drain and the gate of the transistor 68, and noise is reduced as in FIG.
[0059]
In this embodiment, the source follower amplifier SFA1 is a three-stage source follower. The source follower in the third stage is composed of unipolar transistors 63 and 67. The source output 16 of the second-stage transistor 62 is input to the gate of the transistor 68 of the negative feedback circuit 72 and the gate of the third-stage transistor 63 of the amplifier SFA1. The source output of the third-stage transistor 63 is sent to process processing.
[0060]
In the above embodiment, both the reset noise and the fluctuation noise are reduced by negatively feeding back the output of the amplifier SFA to the drain of the reset transistor. The output is negatively fed back to the drain of the reset transistor, so that only reset noise can be reduced.
[0061]
Although the present invention has shown that noise can be reduced without using a correlated double sampling circuit, noise can be further reduced by providing a correlated double sampling circuit at the output of the charge detection circuit of the present invention. .
[0062]
【The invention's effect】
As described above, according to the present invention, noise can be significantly reduced by adding a negative feedback circuit having a small circuit scale. The circuit scale and power consumption can be greatly reduced as compared with a conventional noise reduction circuit using a correlated double sampling circuit.
[0063]
In addition, since a complicated pulse for the correlated double sampling circuit is not required and only a pulse for driving the CCD is required, the timing adjustment of the pulse for the correlated double sampling circuit, which was conventionally required, becomes unnecessary. Design and manufacturing for reading CCD at high speed becomes easy.
[Brief description of the drawings]
FIG. 1 is a block diagram of a first embodiment of a CCD charge detection circuit according to the present invention.
FIG. 2 is a timing chart showing the operation timing of the first embodiment.
FIG. 3 is an equivalent circuit diagram of a negative feedback loop according to the first embodiment.
FIG. 4 is a block diagram of a modification of the first embodiment.
FIG. 5 is a block diagram of a second embodiment of the CCD charge detection circuit according to the present invention.
FIG. 6 is a diagram illustrating the frequency dependence of the amplification factor of the negative feedback circuit according to the second embodiment.
FIG. 7 is a block diagram of a third embodiment of the CCD charge detection circuit according to the present invention.
[Explanation of symbols]
10 Transfer section
18 Reset transistor
20 Differential amplifier
30 Synchronous circuit
48, 72 Negative feedback circuit
FD diffusion layer
FDA floating diffusion amplifier
Nf fluctuation noise
NR reset noise

Claims

A CCD charge detection circuit that receives a signal charge detected by a charge-coupled device (CCD) and outputs a signal corresponding to the signal charge.
A floating diffusion in which the signal charge detected by the CCD is injected and a signal voltage corresponding to the signal charge is output;
A reset transistor for periodically setting the potential of the floating diffusion to a predetermined potential;
An output circuit that receives and amplifies the signal voltage output by the floating diffusion,
A negative feedback circuit that receives a signal voltage output from the output circuit without passing through a sample and hold circuit and negatively feedbacks the received signal voltage to the reset transistor during a reset period in which the reset transistor is turned on. A CCD charge detection circuit.

2. The CCD charge detection circuit according to claim 1 , wherein the negative feedback circuit is an inverting amplifier that inverts and amplifies the input signal voltage.

3. The CCD charge detection circuit according to claim 2 , wherein said inverting amplifier is a differential amplifier.

3. The CCD charge detection circuit according to claim 2 , wherein said inverting amplifier is a common-emitter amplifier circuit using bipolar transistors.

3. The CCD charge detection circuit according to claim 2 , wherein the inverting amplifier is a common-source amplifier circuit using unipolar transistors.