JP3532128B2 - Serial transmission / reception circuit and system thereof - Google Patents
Serial transmission / reception circuit and system thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、シリアル伝送送受
信回路に関し、特に、シリアルクロック信号線に混入し
たノイズ等による誤動作から復帰できるようにしたシリ
アル伝送送受信回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial transmission / reception circuit, and more particularly to a serial transmission / reception circuit capable of recovering from malfunction due to noise mixed in a serial clock signal line.
【０００２】[0002]
【従来の技術】マイコンを用いて処理対象を制御する際
に、一本の伝送線を用いてデータを一度に１ビットづつ
シリアルに伝送するシリアル伝送方式が使われている。
図１に、その具体的一例として、リニアソレノイド駆動
ＩＣの例を示す。図１の具体例では、マイコン１でＩＣ
２を制御してソレノイド３に供給する出力電流を設定す
るものである。ここで、マイコン１は出力電流を設定す
シリアル入力信号ＳＩＮとともにシリアルクロック信号
ＳＣＬＫをＩＣ２に送信する。ＩＣ２では、シリアルク
ロック信号ＳＣＬＫに同期してシリアル入力信号ＳＩＮ
を処理し、ソレノイド３への出力電流を設定する。この
設定がなされると、ＩＣ２は、例えば、ダイアグ情報と
してシリアル出力信号ＳＯＵＴをマイコン１に送り返え
している。2. Description of the Related Art When controlling an object to be processed using a microcomputer, a serial transmission system is used in which data is serially transmitted one bit at a time using one transmission line.
FIG. 1 shows an example of a linear solenoid drive IC as a specific example. In the specific example shown in FIG.
2 is set to set the output current supplied to the solenoid 3. Here, the microcomputer 1 transmits the serial clock signal SCLK to the IC 2 together with the serial input signal SIN for setting the output current. In IC2, the serial input signal SIN is synchronized with the serial clock signal SCLK.
Is set and the output current to the solenoid 3 is set. When this setting is made, the IC 2 sends back the serial output signal SOUT to the microcomputer 1 as diagnostic information, for example.
【０００３】図２に、図１におけるインターフェイス部
であるＩＣ２の概略ブロック構成を示す。ＩＣ２は、シ
フトレジスタ４、処理回路５、シフトレジスタ６、カウ
ンタ７及びＮＯＲ回路８で構成されている。シフトレジ
スタ４には、マイコン１からシリアル入力信号ＳＩＮと
ともにシリアルクロック信号ＳＣＬＫが送信される。そ
して、シフトレジスタ４は、シリアルに処理回路５にシ
リアル入力信号ＳＩＮを伝送する。処理回路５は、シリ
アル入力信号ＳＩＮに従ってソレノイド３（図２では図
示なし）への出力電流を設定する。処理回路５は、シフ
トレジスタ６にダイアグ情報を送り、シフトレジスタ６
は、マイコン１からのシリアルクロック信号ＳＣＬＫに
同期してこのダイアグ情報のシリアル出力信号ＳＯＵＴ
をマイコン１に伝送する。FIG. 2 shows a schematic block configuration of the IC 2 which is the interface section in FIG. The IC 2 is composed of a shift register 4, a processing circuit 5, a shift register 6, a counter 7 and a NOR circuit 8. The serial clock signal SCLK is transmitted from the microcomputer 1 to the shift register 4 together with the serial input signal SIN. Then, the shift register 4 serially transmits the serial input signal SIN to the processing circuit 5. The processing circuit 5 sets the output current to the solenoid 3 (not shown in FIG. 2) according to the serial input signal SIN. The processing circuit 5 sends the diagnostic information to the shift register 6, and the shift register 6
Is a serial output signal SOUT of this diagnostic information in synchronization with the serial clock signal SCLK from the microcomputer 1.
Is transmitted to the microcomputer 1.
【０００４】以上の構成によるシリアル伝送送受信回路
の動作を、図３に示したタイミングチャートを参照して
説明する。マイコン１からシフトレジスタ４に伝送され
るシリアル入力信号ＳＩＮのデータ長は１６ビットであ
るとする。シフトレジスタ４には、マイコン１からのシ
リアルクロック信号ＳＣＬＫに同期してシリアル入力信
号ＳＩＮが１ビットづつ入力される。そのとき、カウン
タ７にもマイコン１からシリアルクロック信号ＳＣＬＫ
が入力されているので、カウンタ７は、シリアルクロッ
ク信号ＳＣＬＫのカウントを開始する。The operation of the serial transmission / reception circuit having the above configuration will be described with reference to the timing chart shown in FIG. It is assumed that the serial input signal SIN transmitted from the microcomputer 1 to the shift register 4 has a data length of 16 bits. The serial input signal SIN is input to the shift register 4 bit by bit in synchronization with the serial clock signal SCLK from the microcomputer 1. At that time, the counter 7 also sends the serial clock signal SCLK from the microcomputer 1.
Has been input, the counter 7 starts counting the serial clock signal SCLK.
【０００５】図３のＡに示されるように、シリアル入力
信号ＳＩＮのデータ長は１６ビットであるので、カウン
タ７は、１６個のパルスをカウントできたとき、正常伝
送ができたことになる。そこで、カウンタ７は、シリア
ルクロック信号ＳＣＬＫの最終ビットである１６個目ま
でカウントすると、カウンタ７からＬＯＡＤ信号が出力
される。そのＬＯＡＤ信号はＯＲ回路を介してシフトレ
ジスタ６に供給され、シフトレジスタ６をその時点でク
リアするようになっている。As shown in FIG. 3A, since the data length of the serial input signal SIN is 16 bits, when the counter 7 can count 16 pulses, it means that the normal transmission is possible. Therefore, when the counter 7 counts up to the 16th bit, which is the last bit of the serial clock signal SCLK, the counter 7 outputs a LOAD signal. The LOAD signal is supplied to the shift register 6 via the OR circuit, and the shift register 6 is cleared at that time.
【０００６】[0006]
【発明が解決しようとする課題】ところで、図２のシリ
アル伝送送受信回路において、例えば、シリアルクロッ
ク信号ＳＣＬＫにノイズが重畳されることにより、シリ
アルクロック信号ＳＣＬＫの１６個目のパルスが欠落し
てしまうことがある。図３のＡに示されるように、カウ
ンタ７がマイコン１からのシリアルクロック信号ＳＣＬ
Ｋを１６個全てカウントできれば、シリアル伝送が正常
に行われたことになるので、シリアルクロック信号ＳＣ
ＬＫの１６個目のパルスが欠落してしまうと、カウンタ
７はＬＯＡＤ信号を出力できない。そのため、シフトレ
ジスタ６もクリアすることができない。そうすると、図
３のＢに示すように、シフトレジスタ６がクリアされ
ず、シリアル出力信号ＳＯＵＴが矢印ａの如くに保持さ
れたままの状態となる。これは、カウンタ７が前のシリ
アル伝送受信の１６個目の信号を待っている状態であ
り、次のシリアル伝送受信に移行できないことを意味す
る。なお、通常、シフトレジスタの出力は信号がないと
きハイ固定になっているので、シフトレジスタの出力が
ローレベルを維持すると、次のシリアル伝送に移行でき
ない。By the way, in the serial transmission / reception circuit of FIG. 2, for example, noise is superimposed on the serial clock signal SCLK, so that the 16th pulse of the serial clock signal SCLK is lost. Sometimes. As shown in A of FIG. 3, the counter 7 outputs the serial clock signal SCL from the microcomputer 1.
If all 16 Ks can be counted, it means that the serial transmission is normally performed. Therefore, the serial clock signal SC
If the 16th pulse of LK is missing, the counter 7 cannot output the LOAD signal. Therefore, the shift register 6 cannot be cleared either. Then, as shown in FIG. 3B, the shift register 6 is not cleared, and the serial output signal SOUT remains held as indicated by the arrow a. This means that the counter 7 is waiting for the 16th signal of the previous serial transmission and reception, and cannot shift to the next serial transmission and reception. Since the output of the shift register is normally fixed to high when there is no signal, if the output of the shift register maintains the low level, the next serial transmission cannot be started.
【０００７】以上では、ノイズの影響によりシリアルク
ロック信号ＳＣＬＫの１６個目のパルスが欠落した場合
を説明したが、シリアルクロック信号ＳＣＬＫの１６個
のうちの途中のパルスが欠落した場合も、前述と同様
に、カウンタ７は、最終ビットまでカウントできず、Ｌ
ＯＡＤ信号を出力できないから、この場合もシフトレジ
スタ６はクリアされず、次のシリアル伝送受信に移行で
きない。In the above description, the case where the 16th pulse of the serial clock signal SCLK is lost due to the influence of noise has been described. Similarly, the counter 7 cannot count up to the last bit,
Since the OAD signal cannot be output, the shift register 6 is not cleared even in this case and the next serial transmission reception cannot be performed.
【０００８】そこで、これらの場合に、シリアル伝送送
受信回路の誤動作を復帰するには、シフトレジスタ６を
クリアするか、またはカウンタ７をクリアしなければな
らない。これらの処置をソフトウエアで行うことも可能
であるが、他の処理の実行もあるので、頻繁に行うこと
ができない。したがって、本発明は、ノイズの影響でシ
リアルクロック信号ＳＣＬＫのパルスが欠落しても、そ
の誤動作から簡単に復帰できるようにしたシリアル伝送
送受信回路を提供することを目的とする。Therefore, in these cases, in order to recover the malfunction of the serial transmission / reception circuit, the shift register 6 or the counter 7 must be cleared. Although these measures can be performed by software, they cannot be frequently performed because other processes are executed. Therefore, it is an object of the present invention to provide a serial transmission / reception circuit capable of easily recovering from the malfunction even if the pulse of the serial clock signal SCLK is missing due to the influence of noise.
【０００９】[0009]
【課題を解決するための手段】そこで、本発明は、上記
目的を達成するために、シリアルクロックと共に受信さ
れるシリアルデータに基づいて処理回路で所定の処理を
行ない、該処理回路からシリアルデータを送信するシリ
アル伝送送受信回路において、前記処理回路から伝送線
へ送信されるシリアルデータを格納する記憶手段と、前
記シリアルクロックの所定数を計数するカウンタ手段
と、前記カウンタ手段が所定数を計数したとき出力する
信号により前記記憶手段をクリアする手段と、前記カウ
ンタ手段が計数を開始したときタイマ動作を開始するタ
イマ手段とを備え、前記タイマ手段は、前記タイマ動作
の開始から所定時間経過後に前記カウンタ手段から前記
信号を出力させるようにした。そして、前記タイマ手段
は、前記受信されるシリアルデータの伝送の間隔よりは
短く、前記受信されるシリアルデータの伝送時間より長
い前記所定時間経過後にクリア信号を発生し、前記カウ
ンタ手段をクリアするようにし、或いは、１つ目の前記
シリアルクロックを検知してタイマ動作を開始するよう
にした。 SUMMARY OF THE INVENTION In order to achieve the above object, therefore, the present invention is directed to receiving with a serial clock.
Perform predetermined processing in the processing circuit based on the serial data
The serial circuit for transmitting serial data from the processing circuit.
In the transmission / reception circuit, the transmission line from the processing circuit
Storage means for storing serial data transmitted to
Counter means for counting a predetermined number of serial clocks
And outputs when the counter means counts a predetermined number.
Means for clearing the storage means by a signal,
Start timer operation when the input means starts counting.
Imager means, and the timer means operates the timer.
After a predetermined time has elapsed from the start of the
I tried to output a signal . And the timer means
Is more than the interval of transmission of the received serial data
Shorter than the transmission time of the received serial data
A clear signal is generated after the predetermined time has elapsed, and the
Clear the input means, or the first
Start the timer operation by detecting the serial clock
I chose
【００１０】また、本発明では、シリアルクロックと共
に受信されるシリアルデータに基づいて処理回路で所定
の処理を行ない、該処理回路からシリアルデータを送信
するシリアル伝送送受信回路において、前記処理回路か
ら伝送線へ送信されるシリアルデータを格納する記憶手
段と、前記シリアルクロックの所定数を計数するカウン
タ手段と、前記カウンタ手段が所定数を計数したとき出
力する信号により前記記憶手段をクリアする手段と、前
記シリアルクロックを検知してタイマ動作を開始するタ
イマ手段とを備え、前記タイマ手段が、当該送受信回路
に内蔵された発振器が出力する基準クロックに基づいて
前記タイマ動作を行ない、前記タイマ動作の開始から所
定時間経過後に前記カウンタ手段から前記信号を出力さ
せることとした。更に、本発明では、シリアル伝送送受
信回路と、シリアルクロックと共に前記シリアル伝送送
受信回路にシリアルデータを送信し、該シリアル伝送送
受信回路からシリアルデータを受信するマイコンとを備
えるシリアル伝送送受信システムとし、前記シリアル伝
送送受信回路が、受信されるシリアルデータに基づいて
所定の処理をする処理回路と、前記処理回路から伝送線
へ送信されるシリアルデータを格納する記憶手段と、前
記シリアルクロックの所定数を計数するカウンタ手段
と、前記カウンタ手段が所定数を計数したとき出力する
信号により前記記憶手段をクリアする手段と、前記カウ
ンタ手段が計数を開始したときタイマ動作を開始し、前
記タイマ動作の開始から所定時間経過後に前記カウンタ
手段から前記信号を出力させるタイマ手段とを有するこ
ととした。 Further , according to the present invention, a serial clock is also used.
Predetermined by the processing circuit based on the serial data received by
Process and transmit serial data from the processing circuit
Serial transmission / reception circuit
Storage device that stores the serial data transmitted from the
And a counter for counting a predetermined number of the serial clocks.
Output when the counter means and the counter means count a predetermined number.
Means for clearing the storage means by a signal applied,
A timer that detects the serial clock and starts the timer operation.
And a timer circuit for transmitting / receiving the transmission / reception circuit.
Based on the reference clock output by the oscillator built into the
Performing the timer operation, and starting from the start of the timer operation
After the elapse of a fixed time, the counter means outputs the signal.
I decided to let it. Further, according to the present invention, serial transmission / reception
Signal transmission circuit together with the serial clock.
Send serial data to the receiving circuit and send the serial transmission
Equipped with a microcomputer that receives serial data from the receiving circuit
Serial transmission / reception system
Based on the serial data received, the transmitter / receiver circuit
A processing circuit that performs predetermined processing and a transmission line from the processing circuit
Storage means for storing serial data transmitted to
Counter means for counting a predetermined number of serial clocks
And outputs when the counter means counts a predetermined number.
Means for clearing the storage means by a signal,
Start timer operation when the input means starts counting,
The counter is activated after a lapse of a predetermined time from the start of the timer operation.
Means for outputting the signal from the means.
And
【００１１】[0011]
【発明の実施の形態】以下、図４及び図５を参照して、
本発明の実施形態について説明する。図４に示したシリ
アル伝送送受信回路の基本構成は、図２に示した送受信
回路と同様であるので、図４において、図２と同じ部分
には同じ符号を付した。本実施形態によるシリアル伝送
送受信回路は、マイコン１とＩＣ２とが接続され、ＩＣ
２は、シフトレジスタ４、処理回路５、シフトレジスタ
６、カウンタ７及びＮＯＲ回路８で基本的に構成されて
いる。ここで、図４に示した本実施形態では、タイマ９
がシリアル伝送送受信回路のカウンタ７に接続されてい
る点で、図２で示した従来のシリアル伝送送受信回路と
異なっている。BEST MODE FOR CARRYING OUT THE INVENTION Referring to FIGS. 4 and 5,
An embodiment of the present invention will be described. Since the basic configuration of the serial transmission / reception circuit shown in FIG. 4 is similar to that of the transmission / reception circuit shown in FIG. 2, the same parts as those in FIG. 2 are denoted by the same reference numerals. In the serial transmission / reception circuit according to the present embodiment, the microcomputer 1 and the IC 2 are connected,
2 is basically composed of a shift register 4, a processing circuit 5, a shift register 6, a counter 7 and a NOR circuit 8. Here, in the present embodiment shown in FIG.
Is connected to the counter 7 of the serial transmission / reception circuit, which is different from the conventional serial transmission / reception circuit shown in FIG.
【００１２】ここでは、本実施形態によるシリアル伝送
送受信回路におけるデータ送受信の基本動作は、図２に
示したシリアル伝送送受信回路と同様である。そこで、
タイマ９を接続した本実施形態によるシリアル伝送送受
信回路の動作について、図５のタイムチャートを参照し
て説明する。図５のＡは、シリアル伝送送受信回路にノ
イズの影響がないときの正常な伝送状態を示している。
このときも、シリアル入力信号のデータ長は、１６ビッ
トとする。Here, the basic operation of data transmission / reception in the serial transmission / reception circuit according to the present embodiment is the same as that of the serial transmission / reception circuit shown in FIG. Therefore,
The operation of the serial transmission / reception circuit according to the present embodiment to which the timer 9 is connected will be described with reference to the time chart of FIG. A of FIG. 5 shows a normal transmission state when there is no influence of noise on the serial transmission / reception circuit.
Also at this time, the data length of the serial input signal is 16 bits.
【００１３】マイコン１から送られたシリアルクロック
信号ＳＣＬＫがシフトレジスタ４に入力されると、カウ
ンタ７は、カウントを開始する。このとき、タイマ９は
１つ目のシリアルクロック信号ＳＣＬＫを検知し、タイ
マ９がタイマ動作を開始する。このタイマ９は、ＩＣ２
に内蔵された基準クロックに基づくものであり、伝送頻
度の間隔より短いが、シリアル入力信号のデータ長より
は十分長い所定の時間Ｔに、カウンタ７をクリアする信
号を発生する。When the serial clock signal SCLK sent from the microcomputer 1 is input to the shift register 4, the counter 7 starts counting. At this time, the timer 9 detects the first serial clock signal SCLK, and the timer 9 starts the timer operation. This timer 9 is IC2
A signal for clearing the counter 7 is generated at a predetermined time T, which is based on a reference clock incorporated in the input terminal and is shorter than the transmission frequency interval but sufficiently longer than the data length of the serial input signal.
【００１４】ここで、カウンタ７がシリアルクロック信
号ＳＣＬＫの最終ビット、つまり、１６個までカウント
すると、マイコン１から送信されたシリアル入力信号Ｓ
ＩＮはシフトレジスタ４に全て入力されたことになり、
そこで、カウンタ７は、ＬＯＡＤ信号を発する。そし
て、カウンタ７から出力されたＬＯＡＤ信号でシフトレ
ジスタ６をクリアする。その後、次回のシリアル伝送に
備えて待機する。Here, when the counter 7 counts up to the last bit of the serial clock signal SCLK, that is, 16 bits, the serial input signal S transmitted from the microcomputer 1
IN is all input to the shift register 4,
Therefore, the counter 7 issues a LOAD signal. Then, the shift register 6 is cleared by the LOAD signal output from the counter 7. After that, it waits for the next serial transmission.
【００１５】なお、正常伝送時であっても、タイマ９は
所定時間Ｔ後に、カウンタ７をクリアすることになるた
め、この所定時間Ｔ内にカウンタ７からＬＯＡＤ信号が
出力されたときには、タイマ動作を停止するように設定
しておいてもよい。一方、ノイズの影響を受けてシリア
ルクロック信号ＳＣＬＫの最後のパルスが欠落してしま
った場合について、図４のシリアル伝送送受信回路の動
作について説明する。図３のＢで示した同様に、図５の
Ｂにそのタイムチャートを示す。Even during normal transmission, the timer 9 clears the counter 7 after the predetermined time T. Therefore, when the LOAD signal is output from the counter 7 within the predetermined time T, the timer operates. May be set to stop. On the other hand, the operation of the serial transmission / reception circuit of FIG. 4 will be described in the case where the last pulse of the serial clock signal SCLK is missing due to the influence of noise. Similarly to the case shown in FIG. 3B, the time chart is shown in FIG. 5B.
【００１６】マイコン１から送信されたシリアルクロッ
ク信号ＳＣＬＫの最終ビットが欠落すると、カウンタ７
は最終ビットまでカウントできない。そのため、図５の
Ｂにおける矢印ｂで示される最終ビットとなる筈の時点
では、カウンタ７がＬＯＡＤ信号を送出することができ
ず、シフトレジスタ６をクリアすることができない。と
ころが、タイマ９が、シリアルクロック信号ＳＣＬＫの
最初のビットが到来したときにタイマ動作を開始してい
る。そして、矢印ｂの時点でカウンタ７がＬＯＡＤ信号
を送出できなくても、タイマ９は、最初のビットの到来
した時点からＴ時間後に、クリア信号をカウンタ７に送
出する。そうすると、図５のＢに示す矢印ｃの時点で、
カウンタ７は強制的にクリアされることになり、このと
き、カウンタ７はＬＯＡＤ信号を送出する。When the last bit of the serial clock signal SCLK transmitted from the microcomputer 1 is missing, the counter 7
Cannot count to the last bit. Therefore, the counter 7 cannot send the LOAD signal and the shift register 6 cannot be cleared at the time when the final bit is indicated by the arrow b in FIG. 5B. However, the timer 9 starts the timer operation when the first bit of the serial clock signal SCLK arrives. Then, even if the counter 7 cannot send the LOAD signal at the time point of the arrow b, the timer 9 sends the clear signal to the counter 7 after T time from the time point when the first bit arrives. Then, at the time of arrow c shown in B of FIG.
The counter 7 is forcibly cleared, and at this time, the counter 7 sends out a LOAD signal.
【００１７】また、ノイズの影響を受けて、シリアルク
ロック信号ＳＣＬＫにパルスが挿入された場合、シリア
ルクロック信号ＳＣＬＫの最初のパルスでタイマ９のタ
イマ動作が開始され、カウンタ７が１６カウントする
と、ＬＯＡＤ信号が送出される。そして、一旦シフトレ
ジスタ６をクリアするが、シリアルクロック信号ＳＣＬ
Ｋのパルスとしてはノイズパルス分だけ残ることにな
る。そこで、次にカウンタ７がこの残ったパルスをカウ
ントを開始するが、この時、既にタイマ９はタイマ動作
を開始されている。そうすると、元々残ったパルス数で
はカウンタ７をカウントアップできないので、タイマ９
は、所定時間Ｔ後にカウンタ７をクリアし、再度シフト
レジスタ６を強制的にクリアするＬＯＡＤ信号を送出す
ることになる。When a pulse is inserted into the serial clock signal SCLK under the influence of noise, the timer operation of the timer 9 is started by the first pulse of the serial clock signal SCLK, and when the counter 7 counts 16 times, LOAD is set. The signal is sent out. Then, the shift register 6 is cleared once, but the serial clock signal SCL
As the K pulse, only the noise pulse remains. Then, the counter 7 then starts counting the remaining pulses, but at this time, the timer 9 has already started the timer operation. Then, since the counter 7 cannot be counted up with the number of pulses originally left, the timer 9
Will clear the counter 7 after a predetermined time T and again send the LOAD signal to forcibly clear the shift register 6.
【００１８】なお、図１に例示したリニアソレノイド駆
動ＩＣ２のようなパワー系の回路には、通常、スイッチ
素子を駆動するためのチャージポンプを備えており、こ
のための発振器が内蔵されているので、前記タイマ９に
関して、特別に基準信号を用意しなくても、この発振器
を利用することによりＩＣ内に簡単に構成することがで
きる。A power system circuit such as the linear solenoid drive IC 2 illustrated in FIG. 1 is usually provided with a charge pump for driving a switch element, and an oscillator for this purpose is built in. With respect to the timer 9, it is possible to easily configure it in the IC by using this oscillator without preparing a special reference signal.
【００１９】したがって、マイコン１から送出されるシ
リアルクロック信号ＳＣＬＫがノイズの影響を受け、そ
のビット数が変化しても、タイマ９の動作により確実に
シフトレジスタ６をクリアするこができるので、誤動作
状態から正常動作状態に復帰させることができ、シリア
ル伝送の信頼性を向上できる。Therefore, even if the serial clock signal SCLK sent from the microcomputer 1 is affected by noise and the number of bits thereof changes, the shift register 6 can be surely cleared by the operation of the timer 9, so that a malfunction occurs. The normal state can be restored from the state, and the reliability of serial transmission can be improved.
【００２０】[0020]
【発明の効果】本発明によれば、ノイズの影響でシリア
ルクロック信号ＳＣＬＫのパルスが欠落しても、その誤
動作から簡単に復帰できるシリアル伝送送受信回路を構
成できる。According to the present invention, even if the pulse of the serial clock signal SCLK is lost due to the influence of noise, it is possible to configure a serial transmission / reception circuit that can easily recover from the malfunction.
【図１】シリアル伝送送受信回路を用いた具体例を示
す。FIG. 1 shows a specific example using a serial transmission / reception circuit.
【図２】従来技術によるシリアル伝送送受信回路におけ
る概略ブロック図を示す。FIG. 2 is a schematic block diagram of a serial transmission / reception circuit according to the related art.
【図３】従来技術によるシリアル伝送送受信回路におけ
る動作を説明するタイムチャートである。FIG. 3 is a time chart explaining an operation in a serial transmission / reception circuit according to a conventional technique.
【図４】本発明によるシリアル伝送送受信回路における
概略ブロック図を示す。FIG. 4 shows a schematic block diagram of a serial transmission / reception circuit according to the present invention.
【図５】本発明によるシリアル伝送送受信回路における
動作を説明するタイムチャートである。FIG. 5 is a time chart explaining the operation of the serial transmission / reception circuit according to the present invention.
１…マイコン ２…ＩＣ ４、６…シフトレジスタ ５…処理回路 ７…カウンタ ８…ＮＯＲ回路 ９…タイマ 1 ... Microcomputer 2 ... IC 4, 6 ... Shift register 5 ... Processing circuit 7 ... Counter 8 ... NOR circuit 9 ... Timer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−129485（ＪＰ，Ａ) 特開 平６−334693（ＪＰ，Ａ) 特開 平10−336262（ＪＰ，Ａ) 実開 昭62−10547（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 - 7/04 H04L 25/02 H04L 25/38 - 25/40 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-7-129485 (JP, A) JP-A-6-334693 (JP, A) JP-A-10-336262 (JP, A) Actual development Sho-62- 10547 (JP, U) (58) Fields investigated (Int.Cl. 7 , DB name) H04L 7 /00-7/04 H04L 25/02 H04L 25/38-25/40
Claims (5)
アルデータに基づいて処理回路で所定の処理を行ない、
該処理回路からシリアルデータを送信するシリアル伝送
送受信回路において、 前記処理回路から伝送線へ送信される シリアルデータを
格納する記憶手段と、前記 シリアルクロックの所定数を計数するカウンタ手段
と、前記カウンタ手段が所定数を計数したとき出力する 信号
により前記記憶手段をクリアする手段と、 前記カウンタ手段が計数を開始したときタイマ動作を開
始するタイマ手段と、 を有し、前記タイマ手段は、前記タイマ動作の開始から
所定時間経過後に前記カウンタ手段から前記信号を出力
させることを特徴とするシリアル伝送送受信回路。1. A serial received with a serial clock.
Perform predetermined processing in the processing circuit based on the aldata,
Serial transmission for transmitting serial data from the processing circuit
In receiving circuit, a storage means for storing the serial data transmitted to the transmission line from said processing circuit, a counter means for counting a predetermined number of the serial clock, the signal output when said counter means has counted a predetermined number Means for clearing the storage means, and timer means for starting a timer operation when the counter means starts counting, wherein the timer means is configured to operate from the counter means after a predetermined time has elapsed from the start of the timer operation. Output the signal
A serial transmission / reception circuit characterized in that
アルデータの伝送の間隔よりは短く、前記受信されるシ
リアルデータの伝送時間より長い前記所定時間経過後に
クリア信号を発生し、前記カウンタ手段をクリアするこ
とを特徴とする請求項１に記載のシリアル伝送送受信回
路。Wherein said timer means is shorter than the interval of the transmission of serial <br/> al data received; after lapse of the longer than the transmission time of the sheet <br/> real data the received predetermined time The serial transmission / reception circuit according to claim 1, wherein a clear signal is generated to clear the counter means.
ルクロックを検知してタイマ動作を開始するものである
ことを特徴とする請求項１に記載のシリアル伝送送受信
回路。3. The serial transmission / reception circuit according to claim 1, wherein the timer means detects the first serial clock and starts a timer operation.
アルデータに基づいて処理回路で所定の処理を行ない、
該処理回路からシリアルデータを送信するシリアル伝送
送受信回路において、 前記処理回路から伝送線へ送信される シリアルデータを
格納する記憶手段と、前記シリアルクロックの所定数を計数するカウンタ手段
と、 前記カウンタ手段が所定数を計数したとき出力する信号
により前記記憶手段をクリアする手段と、 前記シリアルクロックを検知してタイマ動作を開始する
タイマ手段と、 を有し、前記タイマ手段は、当該送受信回路に内蔵され
た発振器が出力する基準クロックに基づいて前記タイマ
動作を行ない、前記タイマ動作の開始から所定時間経過
後に前記カウンタ手段から前記信号を出力させることを
特徴とするシリアル伝送送受信回路。4. A serial received with a serial clock.
Perform predetermined processing in the processing circuit based on the aldata,
Serial transmission for transmitting serial data from the processing circuit
In the transmission / reception circuit, storage means for storing serial data transmitted from the processing circuit to the transmission line, and counter means for counting a predetermined number of the serial clocks.
And a signal output when the counter means counts a predetermined number
Said means for clearing the memory means, wherein comprises a timer means for starting a timer operation by detecting the serial clock, and said timer means is incorporated in the transmission and reception circuit by
Oscillator is the timer operation line stomach based on the reference clock output, predetermined time elapses from the start of the timer operation
A serial transmission / reception circuit characterized in that the counter means outputs the signal later .
シリアルデータを送信し、該シリアル伝送送受信回路か
らシリアルデータを受信するマイコンとを備えるシリア
ル伝送送受信システムであって、 前記シリアル伝送送受信回路が、 受信されるシリアルデータに基づいて所定の処理をする
処理回路と、 前記処理回路から伝送線へ送信されるシリアルデータを
格納する記憶手段と、 前記シリアルクロックの所定数を計数するカウンタ手段
と、 前記カウンタ手段が所定数を計数したとき出力する信号
により前記記憶手段をクリアする手段と、 前記カウンタ手段が計数を開始したときタイマ動作を開
始し、前記タイマ動作の開始から所定時間経過後に前記
カウンタ手段から前記信号を出力させるタイマ手段とを
有することを特徴とするシリアル伝送送受信システム。 5. A serial transmission / reception circuit, and the serial transmission / reception circuit together with a serial clock.
Sends serial data and sends it to the serial transmission / reception circuit.
Syria with a microcomputer that receives serial data from
A serial transmission / reception system, wherein the serial transmission / reception circuit performs predetermined processing based on received serial data.
The processing circuit and the serial data transmitted from the processing circuit to the transmission line.
Storage means for storing and counter means for counting a predetermined number of the serial clocks
And a signal output when the counter means counts a predetermined number
Means for clearing the storage means and the timer operation when the counter means starts counting.
And after a predetermined time has passed from the start of the timer operation,
Timer means for outputting the signal from the counter means
A serial transmission / reception system characterized by having.
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