JPH1117581A - Transmitter-receiver - Google Patents

Transmitter-receiver

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JPH1117581A
JPH1117581A JP9167323A JP16732397A JPH1117581A JP H1117581 A JPH1117581 A JP H1117581A JP 9167323 A JP9167323 A JP 9167323A JP 16732397 A JP16732397 A JP 16732397A JP H1117581 A JPH1117581 A JP H1117581A
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JP
Japan
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data
means
receiving
signal
reception
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Application number
JP9167323A
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Japanese (ja)
Inventor
Hiroshi Omichi
浩 大道
Original Assignee
Hudson Soft Co Ltd
株式会社ハドソン
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Publication date
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    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THIR OWN ENERGY USE
    • Y02D70/00Techniques for reducing energy consumption in wireless communication networks
    • Y02D70/40According to the transmission technology
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Abstract

PROBLEM TO BE SOLVED: To provide a transmitter-receiver that sends/receives optionally pluralities of kinds of signals with reduced power consumption without stopping a reception function even in the case of transmission/reception of asynchronous data. SOLUTION: The transmitter-receiver 1 has an input section 3 that enters data, a display section 6 displaying data, a transmission section 4 that transmits data, a reception section 5 that receives data, and a control section 2 that controls the sections 3-6. The control section 2 has a CPU 11 that controls the sections 3-6, a ROM 12 that stores control command or the like and a RAM13 that stores tentatively transmission/reception data or the like. The control section 2 stops power supply to the reception section 5 upon the receipt of data by the reception section 5, and transits to power save processing or sleep processing when the reception section 5 does not receive data within a prescribed time to stop power supply to the sections 3-6.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、データの送受信装置に関し、特に、非同期で複数の種類のデータの送信及び受信を行う送受信装置に関する。 The present invention relates to relates to transceiver data, in particular, relates to transmitting and receiving apparatus for transmitting and receiving a plurality of types of data asynchronously.

【0002】 [0002]

【従来の技術】従来の送受信装置は、データを送信する送信部、データを受信する受信部、及び各装置部を制御する制御部を有している。 Conventional transmitter-transmission unit for transmitting the data, and has receiving section for receiving data, and a control unit for controlling each unit section. 制御部は、各装置部を制御し、また、それらへの電源の供給を制御するCPU、制御命令などを記憶するROM(Read Only Memory)、及び送受信データなどを一時的に記憶するRAM(Random Control unit controls the respective device section, also, CPU for controlling the power supply to them, ROM (Read Only Memory) that stores a control command, and RAM that temporarily stores the received data (Random
Access Memory)を有している。 Has an Access Memory).

【0003】この様な、従来の送受信装置において、データの送受信を行うと共に、制御部は、所定の条件によって、各装置部への電源の供給を制御し、消費電力の軽減を図っている。 [0003] such Thus, in the conventional transmitting and receiving apparatus, and performs transmission and reception of data, the control unit by a predetermined condition, and controls the power supply to the device section, thereby achieving a reduction in power consumption.

【0004】従来の受信装置の消費電力の軽減を図ったものとして、特開平5−347577号公報に示された受信機がある。 [0004] As those aiming to reduce power consumption of the conventional receiver, there is a receiver shown in JP-A-5-347577. この受信機は、選択呼出受信機における間欠受信方式を採用している。 The receiver employs a discontinuous reception method in a selective call receiver. この方式は、送信側が、 In this system, the sender,
一定の周期でデータを2回ずつ送出してくるので、受信側では、データを受信した後次のデータの送信時まで、 Since coming sent twice the data at a predetermined period, the receiving side, until the transmission of the next data after receiving the data,
受信機内のデータ信号を受信する無線部への電源の供給を停止するものである。 Receiving a receiver of the data signal is to stop the supply of power to the radio unit. また、1度の送信で同一データが2回送られてくるので、最初のデータを受信した場合、次のデータの受信を行わずに、無線部への電源の供給を停止している。 Moreover, since the transmitted same data twice in transmission of one time, when receiving the first data, without receiving the next data, and stops the power supply to the radio unit. この様にして消費電力を軽減している。 And to reduce the power consumption in this way.

【0005】更に、送信されるデータには、受信側で受信したデータの検出を行うために、その先頭にプリアンブル(ヘッダ)という一定の決まったパターンを有するデータが付与されている。 Furthermore, the data to be transmitted, in order to detect the data received by the receiving side, data having a constant and fixed pattern of preamble (header) at the head are assigned. 上記特開平5−347577 The above-mentioned JP-A-5-347577
号公報の受信機では、無線部への電源の供給を停止するので、確実にデータの受信を行えるように、プリアンブルのデータより短い間隔で、即ち、プリアンブルデータを受信周期よりも長くして、受信を繰り返すようにしている。 In JP-receiver, so to stop the supply of power to the radio unit, to allow the reception of data reliably, at shorter intervals than data of the preamble, i.e., longer than reception cycle preamble data, so that repeat the reception.

【0006】また、従来の受信装置の消費電力の軽減を図ったものとして、特開平6−137236号公報に示された受信器がある。 Further, as aiming to reduce the power consumption of the conventional receiver, there is a receiver shown in JP-A-6-137236. この受信器は、所定の信号を所定の期間受信しなかったときは、受信機能を停止して、消費電力を軽減している。 The receiver, when receiving no predetermined period a predetermined signal, stop the receiving function, and reduce power consumption.

【0007】更に、従来の受信装置の消費電力の軽減を図ったものとして、特開昭62−53548号公報に示された受信機がある。 Furthermore, as tried to power consumption reduction of conventional receiver, there is a receiver shown in JP-A-62-53548. この受信機は、信号を受信するまでは、常に電源のオン・オフ断続作動を行い、信号を受信した後は、連続オン状態となる。 The receiver until it receives a signal that always on and off intermittently operating the power source, after receiving the signal, a continuous ON state. 次に、所定のコードを受信したかどうかを判定し、所定のコードを受信しなかったときは、再び電源のオン・オフ断続作動状態に戻るようにして、消費電力を軽減している。 Next, it is determined whether it has received a predetermined code, when receiving no predetermined code is to the back again on and off intermittently operating state of the power supply, reducing the power consumption.

【0008】 [0008]

【発明が解決しようとする課題】しかしながら、従来の特開平5−347577号公報の送受信装置によれば、 [SUMMARY OF THE INVENTION However, according to the transmitting and receiving device of the conventional Hei 5-347577, JP-
プリアンブルデータを受信周期よりも長くする必要があるため、ある程度の長さが必要となり、その分送信エラーの可能性が高まり、また、送受信時にデータを記憶しておくメモリなども多く必要となるという問題があった。 It is necessary to be longer than the receiving period of the preamble data, it requires a certain length, that their increased possibility of partial transmission error, also the data becomes much required including a memory for storing the at reception there was a problem.

【0009】更に、受信側で送信側のデータの送信と同期を取る必要があるため、送信側のデータの送信が一定の決められた周期で行われる必要があり、非同期でランダムにデータを送信するような送受信装置に適用するのが困難であるという問題があった。 Furthermore, since it is necessary to synchronize the transmission of data on the transmission side on the reception side, it should be done in a cycle in which transmission data A predetermined fixed transmission side, transmits the random data asynchronously to apply to the transmission and reception device such that there has been a problem that it is difficult.

【0010】また、従来の特開平6−137236号公報の送受信装置によれば、所定の信号を所定の期間受信しなかったときは、受信機能そのものを停止してしまうため、送信側からの信号を受信できなくなってしまうという問題があった。 Further, according to the transmitting and receiving device of the conventional Hei 6-137236 discloses, when not received a predetermined period of time a predetermined signal, for thereby stopping the receiving function itself, a signal from the transmitting side there is a problem that no longer able to receive.

【0011】更に、受信機能を再び動作させるためには、外部からの操作によって行わなければならないという問題があった。 Furthermore, in order to operate the reception function again, there is a problem that must be performed by an external operation.

【0012】また、従来の特開昭62−53548号公報の送受信装置によれば、所定のコードを受信するまでは、単に受信機の電源のオン・オフを繰り返しているのみで、未受信の状態が長期間続いても一定の電力は消費され続けるという問題があった。 Further, according to the transmitting and receiving device of the conventional Sho 62-53548 discloses, until it receives a predetermined code, simply only repeats on and off of the receiver power supply, not received state a certain amount of power be followed by a long period of time there is a problem that continues to be consumed.

【0013】更に、上記特開平5−347577号公報、特開平6−137236号公報、及び特開昭62− Furthermore, the JP-A 5-347577, JP-A No. 6-137236 and JP Sho 62-
53548号公報の装置によれば、受信できる信号の種類は固定された1種類のみであり、複数の種類の信号を任意に受信することはできず、更に送信側では、送信信号を任意に変更することができないため、その使用目的に汎用性が無く、限定的な使用のみに限られるという問題があった。 According to the apparatus 53548 and JP-type can be received signal is only one fixed, can not be arbitrarily receive a plurality of kinds of signals, a further transmission side, arbitrarily change the transmission signal it is impossible to versatility without its intended use, a problem that is limited to limited use.

【0014】従って、本発明の目的は、非同期のデータの送受信であっても、受信機能を停止させずに消費電力を軽減でき、複数の種類の信号を任意に送受信することができる送受信装置を提供することである。 [0014] Therefore, an object of the present invention may be a transmitting and receiving asynchronous data, can reduce the power consumption without stopping the receiving function, the transceiver can be arbitrarily receive a plurality of kinds of signals it is to provide.

【0015】 [0015]

【課題を解決するための手段】本発明は、以上に述べた目的を実現するため、複数の信号を設定する信号設定手段と、信号設定手段で設定された複数の信号を記憶する記憶手段と、記憶手段内の複数の信号のうち、1つの信号を送信する送信手段と、第1の所定の時間の間、受信信号を受信する受信手段と、信号設定手段、記憶手段、 Means for Solving the Problems The present invention, in order to achieve the object mentioned above, the signal setting means for setting a plurality of signals, storage means for storing a plurality of signal set by the signal setting means , a plurality of signal in the storage means, and transmitting means for transmitting one signal during a first predetermined time, and receiving means for receiving a received signal, the signal setting means, storage means,
送信手段、及び受信手段への電源の供給を制御する制御手段と、を備え、制御手段は、受信手段が第1の所定の時間内に記憶手段に記憶されている複数の信号のうちのいずれかの信号と同一の受信信号を受信したとき、受信手段への電源の供給を停止し、受信手段が第1の所定の時間内に記憶手段に記憶されている複数の信号のうちのいずれかの信号と同一の受信信号を受信しなかったとき、所定の期間だけ信号設定手段、送信手段、及び受信手段への電源の供給を停止するようにする構成を有することを特徴とする送受信装置を提供する。 And a control means for controlling the supply of power to the transmitting means, and receiving means, the control means, any of a plurality of signals receiving means is stored in the storage means within the first predetermined time period when receiving the Kano signal same received signal and stops the power supply to the receiving means, one of a plurality of signals receiving means is stored in the storage means within the first predetermined time period when receiving no signal identical to the received signal, the signal setting means by a predetermined time period, transmitting means, and a transmitting and receiving apparatus characterized by having a configuration so as to stop the supply of power to the receiving means provide.

【0016】 [0016]

【発明の実施の形態】以下本発明の送受信装置を詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION illustrating a transceiver of the present invention in detail below.

【0017】図1は本発明の送受信装置の実施の一形態を示す。 [0017] Figure 1 shows an embodiment of transmitting and receiving apparatus of the present invention. 本発明の送受信装置1は、データを入力する入力部3、データや制御命令の表示を行う表示部6と、データを送信する送信部4、データを受信する受信部5、 Transceiver 1 of the present invention, the input unit 3 for inputting data, a display unit 6 for displaying data and control commands, transmitter 4 for transmitting data, receiving unit 5 for receiving data,
及びこれら各装置部3〜6を制御する制御部2を有している。 And it has a control unit 2 for controlling these devices unit 3-6. 制御部2は、各装置部3〜6とそれぞれインターフェース(図示せず)を介して接続され、各装置部3〜 Control unit 2 with each device unit 3-6 are connected via an interface (not shown), each device portion 3
6を制御するCPU11、制御命令などを記憶するRO CPU11 for controlling the 6, RO which stores a control command
M12、及び送受信データなどを一時的に記憶するRA M12, and RA that temporarily stores the received data
M13を有している。 Has an M13.

【0018】RAM13は、受信処理の時に使用されるワーク用のワークレジスタ13a、受信データを記憶する受信レジスタ13b、送信用のデータを記憶するデータレジスタ13c、受信データの連続未検出回数を記憶する未検出カウントレジスタ13d、1回の受信時間を記憶する受信時間レジスタ13e、ホールド信号の発生を許可するフラグを記憶するホールドレジスタ13fなどの複数のレジスタを有する。 [0018] RAM13 stores work register 13a for work used during the reception process, the reception register 13b for storing the received data, the data register 13c for storing data for transmission, the continuous non-detection count of the received data having a plurality of registers, such as hold register 13f for storing a flag for permitting reception time register 13e for storing the undetected count register 13d, 1 single reception time, the generation of the hold signal. また、入力部3は、送信するデータを設定する4つのキーと、強制的にデータを送信する信号を発生する強制送信キーを有している。 The input unit 3 has four keys for setting data to be transmitted, the forced transmission key for generating a signal to be transmitted forcibly data.

【0019】図2は、本発明の送受信装置1におけるデータ送受信処理の全体的なフローを示す。 [0019] Figure 2 shows the overall flow of data transmission and reception processing in the receiving apparatus 1 of the present invention. 送受信装置1 Transmitting and receiving apparatus 1
において、入力部3の4つのキーの内、任意のキーを押すことによって送信データとなる識別データ(ID)コードがセットされる(201)。 In, of the four keys of the input unit 3, it is set identification data (ID) code to be transmitted data by pressing any key (201). 即ち、4つのキーの内、押し下げられたキーからの電気信号がハイレベル(H)の信号となり、押されていないキーからの電気信号がローレベル(L)の信号となって、制御部2のCP That is, among the four keys, the electrical signal from the depressed key is the signal a high level (H), the electrical signal from the key not pressed becomes a signal of a low level (L), the control unit 2 CP of
U11へ、送出される。 To U11, it is sent. CPU11は、入力部3から入力された電気信号に対応して、Hレベルの信号に対してはビットを「オン」にし、Lレベルの信号に対してはビットを「オフ」にして、送信用のデータを、制御部2内のRAM13に記憶する。 CPU11, in response to an electrical signal inputted from the input unit 3, the bit for H-level signal "on", for the L-level signal to the bit to "off", for transmission the data and RAM13 for storing the control section 2. このIDコードは、具体的には、送受信処理の品質を保つためにバイフェーズ信号として送受信され、2ビットの構成でオフ「0」又はオン「1」を示す。 The ID code is specifically transmitted and received as a biphase signal in order to maintain the quality of transmission and reception processing, showing the off "0" or on "1" in the 2-bit configuration. 即ち、オフ「0」のデータ(L)は、” That is, the data of the off "0" (L) is, "
10”の2ビットで示され、オン「1」のデータ(H) 10 is indicated by two bits of the "data on" 1 "(H)
は、”01”の制御部2ビットで示される。 It is represented by the control unit 2 bits of "01". 従って、C Therefore, C
PU11は、入力部3から入力された4つの電気信号を8ビットのデータとして、RAM13のデータレジスタ13cに記憶する。 PU11 is four electric signals input from the input unit 3 as a 8-bit data is stored in the RAM13 of the data register 13c.

【0020】更に、この送信データの他に、受信可能なデータを入力部3のキー操作によって複数設定することができ、これらをRAM13内の複数の登録用レジスタ(図示せず)に登録しておくことができる。 Furthermore, in addition to the transmission data can be more set by the input unit 3 of the key operation of the receivable data register with a plurality of registration registers these in the RAM 13 (not shown) it can be placed. 尚、このデータレジスタ13cや登録用レジスタに記憶されている複数のデータは、後に受信されるデータと比較される。 Incidentally, the plurality of data the data register 13c and is stored in the registration register is compared with data received later.
また、送信データは、予めROM12に複数用意されたデータから入力部3のキー操作によって選択してもよく、これらの予めROM12に用意されているデータを受信可能なデータとしてもよい。 The transmission data may be selected by the input unit 3 of the key operation from the data in which a plurality prepared in advance ROM 12, may be those previously capable of receiving data of data that are provided by ROM 12.

【0021】その後、CPU11は、各値の初期化を行う(202)。 [0021] Then, CPU 11 initializes the values ​​(202). 即ち、ワークレジスタ13a、受信レジスタ13b、未検出カウントレジスタ13d、受信時間レジスタ13e、及びホールドレジスタ13fをクリアする。 That is, clearing work register 13a, the reception register 13b, undetected count register 13d, the reception time register 13e, and a hold register 13f.

【0022】初期化が終了したら、データの送信処理を行う(203)。 [0022] When initialization is completed, the transmission processing of data (203). CPU11は、送信部4にハイレベル(H)の送信制御信号(Txcont=1)を送出し、送信部4 CPU11 sends a transmission control signal of a high level (H) to the transmission section 4 (Txcont = 1), transmitter 4
は、この送信制御信号(H)を受けて、電源がオンになる。 Receives the transmission control signal (H), the power is turned on. CPU11は、データレジスタ13cのデータの先頭にROM12内に記憶しているヘッダを付与し、更にデータの最後尾に、送受信時のエラーからデータを回復するためのEC(Error Correction code )を付加して送信データを形成し、それを送信部4に送出する。 CPU11, the header and the imparting of the head of the data in the data register 13c are stored in the ROM 12, further to the end of the data, adds the EC (Error Correction code) for recovering data from errors in reception the transmission data forming Te, and sends it to the transmission unit 4. 送信部4は、この送信データを搬送波に変調して電波として送信する(203)。 Transmitter 4 transmits as a radio wave by modulating this transmission data to the carrier (203). 送信が終了したら、CPU11 When the transmission is completed, CPU11
は、電源節約のため、送信部4にローレベル(L)の送信制御信号(Txcont=0)を送出し、送信部4は、この送信制御信号(L)を受けて、電源がオフになる。 Because power savings, the transmitter 4 transmits the transmission control signal of a low level (L) (Txcont = 0), the transmission unit 4 receives the transmission control signal (L), the power is turned off .

【0023】データの送信処理(203)が終了すると、データの受信処理が行われる(204)。 [0023] When the transmission processing of data (203) is completed, the data receiving process is performed (204). CPU1 CPU1
1は、データの受信処理の開始時に、受信部5へハイレベル(H)の受信制御信号(Rxcont=1)を送出し、受信部5の電源をオンにする。 1, at the beginning of the reception process of data, and sends the received control signal of a high level (H) to the receiving unit 5 (Rxcont = 1), to turn on the receiver 5. また、受信が終了したら、C In addition, when the reception ends, C
PU11は、電源節約のため、受信部5にローレベル(L)の受信制御信号(Rxcont=0)を送出し、受信部5 PU11 is for power saving, and sends the received control signal of a low level (L) to the receiving unit 5 (Rxcont = 0), the receiving unit 5
の電源をオフにする。 To turn off the power.

【0024】図3は、受信処理204を表す。 [0024] Figure 3 represents the reception process 204. 先ず、受信動作の度にランダムに受信時間を変化させて、送信側のデータの送受信のタイミングと受信側の送受信のタイミングをずらして、データの受信が確実に行えるように、CPU11は、ROM12に記憶している基本的な受信時間に一定範囲内のランダムな時間を付加して、今回の受信に要する時間を算出する。 First, randomly changing the reception time every time the receiving operation, by shifting the timings of transmission and reception on the reception side and the transmission and reception timing of the data on the transmission side, so that the received data can be reliably performed, CPU 11 is in ROM12 stored in the basic reception time it is added a random time within a certain range, and calculates the time required for the current reception. この算出した受信時間を受信時間レジスタ13eに記憶する(301)。 And stores the receive time register 13e and the calculated reception time (301).

【0025】CPU11は、受信部5にハイレベル(H)の受信制御信号(Rxcont=1)を送出し、受信部5 The CPU11 sends a reception control signal at a high level (H) to the receiving unit 5 (Rxcont = 1), the receiving unit 5
では、この受信制御信号(H)を受けて、電源がオンになる。 In Receiving the received control signal (H), the power is turned on. 次に、CPU11は、タイマ(図示せず)をクリアした後、作動させて受信時間レジスタ13eに記憶されている時間の経過を測る(302)。 Then, CPU 11, the timer was cleared (not shown) measures the lapse of time stored in the reception time register 13e is operated (302). 受信部5は、電源が供給されると、一定のサンプルクロックで、直ちに受信データの受信処理を開始する(303)。 Receiving unit 5, when power is supplied, at a constant sample clock immediately starts reception processing of the received data (303).

【0026】図4は、受信データ処理303を示すフローチャートである。 [0026] FIG. 4 is a flowchart showing a received data processing 303. 受信された受信データは標本化され、1ビットずつRAM13内のワークレジスタ13a Receiving reception data is sampled, the work register 13a in one bit RAM13
のLSB(Least Significant Bit )に蓄えられる。 Stored in the LSB (Least Significant Bit). このとき、サンプリングデータを1ビットずつ格納する度に、ワークレジスタ13aの格納部分を1ビットずつ左にシフトし、シリアル/パラレル変換処理を行う。 At this time, each time to store the sampled data bit by bit, shifted left the storage portion of the work register 13a by one bit, performs serial / parallel conversion processing. CP CP
U11は、ヘッダの復調処理(401)を行った後、その復調されたヘッダが、正しいヘッダであるかどうかを判断するために、ヘッダとROM12内に記憶されているヘッダ期待値とを比較する(402)。 U11 After performing demodulation processing of header (401), the demodulated header, to determine that it is the correct header, compares the header expected value stored in the header and the ROM12 (402). これらが一致した場合には、受信すべき受信データのヘッダが検出されたこととなり、CPU11は、受信データの復調処理(403)を行う。 If these match, becomes the header of the received data to be received is detected, CPU 11 executes demodulation processing of the received data (403). CPU11は、データを標本化し、 CPU11 is to sample the data,
1ビットずつRAM13内のワークレジスタ13aのL L of the work register 13a of one bit in the RAM13
SBに蓄える。 Store in SB. このとき、サンプリングデータを1ビットずつ格納する度に、ワークレジスタ13aの格納部分を1ビットずつ左にシフトし、シリアル/パラレル変換処理を行う。 At this time, each time to store the sampled data bit by bit, shifted left the storage portion of the work register 13a by one bit, performs serial / parallel conversion processing. CPU11は、ワークレジスタ13a内のデータが、データレジスタ13c内にある自分が送出したデータ(ID)または登録用レジスタ内の受信可能データのいずれかと同じかどうかを比較する(404)。 CPU11 is work data in the register 13a compares whether the same as any of the receivable data in the data register data it has sent within 13c (ID) or registration in register (404).
同一の場合には、CPU11は、ワークレジスタ13a If the same, the CPU 11 may work register 13a
内のデータを受信レジスタ13bに記憶し、保存する。 Storing data of the inner to the reception register 13b, and stored.

【0027】期待されたデータが受信された場合、この後は、データの受信をする必要がないので、ステップ3 [0027] If the expected data is received, after this, it is not necessary to receive data, step 3
01で設定された受信時間内であっても、受信部5への電源の供給を停止する。 Even within 01 set reception time, it stops the power supply to the receiving section 5. 即ち、CPU11は、受信部5 In other words, CPU11 is, the receiving unit 5
にローレベル(L)の受信制御信号(Rxcont=0)を送出し、受信部5では、この受信制御信号(L)を受けて、 To transmits the received control signal of a low level (L) (Rxcont = 0), the receiving unit 5 receives the received control signal (L),
電源がオフになる。 The power supply is turned off. これによって、消費電力の削減を図ることができる。 Thereby, it is possible to reduce the power consumption. 次にCPU11は、データの受信ができたので、未検出カウントレジスタ13dの値(データ未完出カウンタの値)をクリアする(406)。 Then CPU11 because could receive the data, it clears the value of the undetected count register 13d (the value of the data unfinished out counter) (406).

【0028】データの受信後は、受信データ処理(30 [0028] After receiving the data, the received data processing (30
3)の必要が無くなるが、受信処理の処理フローを単純化するために、受信時間レジスタ13eに記憶された受信時間の経過までステップ303からステップ304を繰り返す。 3) eliminating the need for it, in order to simplify the processing flow of the receiving process repeats steps 304 from step 303 to the lapse of the reception time stored in the reception time register 13e. このとき、受信部5には電源が供給されていないので、ステップ303でCPU11から周期的に受信用のサンプルクロックが発生しても、実際には受信データの受信は行われず、受信時間レジスタ13e内に記憶された時間の経過を単に待つ処理となる(303〜3 At this time, the receiving unit 5 is not powered, even if generated sample clock for periodically received from the CPU11 at step 303 is not actually received the reception data is performed, the reception time register 13e becomes simply wait processing course of the storage time within (303-3
04)。 04).

【0029】受信データ処理(303)で、受信データを受信できなかった場合、又は受信したデータが期待されたデータでなかった場合(404)は、未検出カウントレジスタ13dの値(データ未完出カウンタの値)に「1」を加え(405)、受信時間レジスタ13e内に記憶された時間が経過するまで受信データの受信処理が繰り返される(303〜304)。 [0029] In the received data processing (303), if it can not receive incoming data, or when the received data is not the expected data (404), the value of the undetected count register 13d (data incomplete out counter value) to the "1" is added (405), receiving processing of the received data is repeated until the stored time has elapsed receive time register 13e (from 303 to 304). 受信データ処理(3 The received data processing (3
03)で、ヘッダの検出ができなかったとき(402) 03), when the failed header detection (402)
は、受信データ処理(303)を一旦終了する。 Temporarily ends the reception data processing (303). その後、上記と同様に、受信時間レジスタ13e内に記憶された時間が経過するまで受信データの受信処理が繰り返される(303〜304)。 Thereafter, in the same manner as described above, the reception processing of the received data until the time stored in the reception time register 13e has passed repeated (303-304).

【0030】タイマにより受信時間の経過が知らされると(304)、CPU11は、受信部5にローレベル(L)の受信制御信号(Rxcont=0)を送出し、受信部5 [0030] elapsed time of receipt is informed by the timer (304), CPU 11 sends a reception control signal at a low level (L) to the receiving unit 5 (Rxcont = 0), the receiving unit 5
は、この受信制御信号(L)を受けて、電源をオフにする。 Receives the reception control signal (L), the power is turned off.

【0031】次に、CPU11は、未検出カウントレジスタ13dの値を読み出す。 [0031] Next, CPU 11 reads the value of the undetected count register 13d. この値が予めROM12内に記憶されている第1の規定値、例えば100回を越えているかどうかを判断する(305)。 First prescribed value the value is stored in advance in the ROM 12, to determine whether for example, more than 100 times (305). 越えていない場合には、通常の送受信処理(図2の203〜205)を繰り返す。 If it does not exceed repeats normal reception processing (203 to 205 in FIG. 2).

【0032】ステップ306で、未検出カウントレジスタ13dの値が第1の規定値「100」を越えている場合には、未検出カウントレジスタ13dの値が第2の規定値、例えば「200」を越えているかどうか判断する(306)。 [0032] In step 306, if the value of the undetected count register 13d exceeds "100" first prescribed value, the value of the undetected count register 13d is a second predetermined value, for example "200" whether to determine whether it exceeds (306). この判断の結果、未検出カウントレジスタ13dの値が第2の規定値「200」を越えていない場合は、パワーセーブ処理(307)を行い、未検出カウントレジスタ13dの値が第2の規定値「200」を越えている場合は、スリープ処理(308)が行われる。 The result of this determination, when the value of the undetected count register 13d does not exceed the "200" second predetermined value, performs a power saving process (307), the value of the undetected count register 13d is a second predetermined value If it exceeds "200", the sleep process (308) is performed.

【0033】図5は、CPU11をホールド状態にするホールド回路を示す。 FIG. 5 shows a hold circuit for the CPU11 on hold. ホールド回路50は、ホールド要求信号(HOLDREQ)を送出するCPU11、CPU11からのホールド要求信号の「HOLDREQ=1 」の信号を延長するマルチバイブレータ51、ハイレベルの信号(「1」)を送出するプルアップ53、マルチバイブレータ51とプルアップ53からの信号をアンドするアンド回路52、及びプルアップ53を接地する強制送信キー54を有する。 Hold circuit 50, the pull of sending the multivibrator 51 to extend the signal of "HOLDREQ = 1" of the hold request signal from the CPU 11, CPU 11 for sending a hold request signal (HOLDREQ), a high level signal ( "1") having up 53, multivibrator 51 and the aND circuit 52 and a signal from the pull-up 53 and pull-up 53 force transmission key 54 for grounding the.

【0034】図6は、パワーセーブ処理307を示すフローチャートである。 [0034] FIG. 6 is a flowchart illustrating the power save process 307. 先ず、CPU11は、ホールドレジスタ13fの値をオンにして、ホールド入力を可能にする(601)。 First, CPU 11 turns on the value of the hold register 13f, allowing the hold input (601). 次にCPU11は、「HOLDREQ=0,1,0 Then CPU11 is, "HOLDREQ = 0,1,0
」のホールド要求信号55をマルチバイブレータ51 The hold request signal 55 of "multivibrator 51
に送出する(602)。 And it sends to the (602). マルチバイブレータ51は、 Multivibrator 51,
「HOLDREQ=0,1,0 」のホールド要求信号55のうち、 Among the hold request signal 55 of "HOLDREQ = 0,1,0",
「HOLDREQ=1 」のホールド要求信号を延長して延長信号56をアンド回路52へ送出する。 By extending the hold request signal "HOLDREQ = 1" sends the extended signal 56 to the AND circuit 52. アンド回路52は、 AND circuit 52,
プルアップ53からのハイレベルの信号とアンド回路5 High-level signal from the pull-up 53 and the AND circuit 5
2からの延長信号56をアンドして、CPU11のホールド端子に入力する。 An extension signal 56 from 2 to and, input to the hold terminal of the CPU 11. CPU11は、延長されたハイレベルの信号部分(「1」)の間、ホールド状態となり、 CPU11 during the signal portions of the extended high level ( "1"), placed in the hold state,
サンプルクロックの発振を停止して、RAM13の電源供給を除いて、内部動作を全て停止する(603)。 The oscillation of the sample clock is stopped, except for the power supply of the RAM 13, to stop all internal operations (603). 即ち、CPU11は、ホールド状態では、停止する直前の内部状態をRAM13内に低消費電力で保持しながら、 That, CPU 11 is in the hold state, while maintaining low power consumption in the RAM13 internal state immediately before the stop,
各内部動作を全て停止することができる。 It is possible to stop all the internal operation. 延長信号のうち「0」の信号の入力によって、CPU11は、サンプルクロックの発振を開始し、各動作が開始される。 The input of the signal "0" of the extension signal, CPU 11 starts oscillation of the sample clock, the operation is started. CP CP
U11は、各動作を開始した後、ホールドレジスタ13 U11, after start each operation, hold register 13
fの値をオフにして(604)、受信処理204の最初の処理(301)に戻る。 The value of f to turn off (604) returns to the initial processing of the reception processing 204 (301). これによって、CPU11 Thus, CPU11
は、データを受信するかスリープ処理308になるまで、パワーセーブ処理307と受信データ処理303を交互に一定期間繰り返す(301〜307)。 Until it is either a sleep process 308 receives the data, alternately repeating a period of time and power saving process 307 the received data processing 303 (301 to 307).

【0035】図7は、スリープ処理308のフローチャートを示す。 [0035] Figure 7 shows a flowchart of sleep processing 308. スリープ処理308は、パワーセーブ処理307を一定期間(第2の規定値分)繰り返してもデータを受信できなかったときに処理される。 Sleep process 308 is processed when it does not receive data even when the power save process 307 repeatedly a period of time (second predetermined value in minutes). 先ず、CPU First of all, CPU
11は、ホールドレジスタ13fの値をオンにして、ホールド入力を可能にする(701)。 11, check the value of the hold register 13f, allowing the hold input (701). 次にCPU11 Then CPU11
は、「HOLDREQ=1 」のホールド要求信号(図示せず)をマルチバイブレータ51に送出する(702)。 Sends a hold request signal "HOLDREQ = 1" (not shown) to the multivibrator 51 (702). マルチバイブレータ51は、「HOLDREQ=1 」のホールド要求信号を延長してアンド回路52へ送出する。 Multivibrator 51 sends by extending the hold request signal "HOLDREQ = 1" to the AND circuit 52. アンド回路5 And circuit 5
2は、プルアップ53からのハイレベルの信号とアンド回路52からの延長された信号をアンドして、CPU1 2, and and an extended signal from the high level signal and the AND circuit 52 from the pull-up 53, CPU 1
1のホールド端子に入力する。 It entered on one of the hold terminal. CPU11は、延長されたハイレベルの信号部分(「1」)が送られてくる間、 During CPU11 is the signal portion of the extended high level ( "1") is sent,
ホールド状態となり、サンプルクロックの発振を停止して、RAM13の電源供給を除いて、内部動作を全て停止する(703)。 Placed in the hold state, to stop the oscillation of the sample clock, except for the power supply of the RAM 13, to stop all internal operations (703). 即ち、CPU11は、ホールド状態では、停止する直前の内部状態をRAM13内に低消費電力で保持しながら、各内部動作を全て停止することができる。 That, CPU 11 is in the hold state can while maintaining low power consumption in the RAM13 internal state immediately before the stop, to stop all the internal operation.

【0036】スリープ処理308では、通常、ハイレベルの信号部分(「1」)のみが送られてくるので、常にホールド状態となる。 [0036] In the sleep process 308, typically, only the high level signal portion of ( "1") is sent, always the hold state. ホールド状態からの復帰は、強制送信キー54を押すことによって行われる。 Return from the hold state is effected by pressing the forced transmission key 54. 強制送信キー54が押されると、プルアップ53が接地し、プルアップ53からアンド回路52への信号の入力が、ローレベル(「0」)の信号となる。 When forced transmission key 54 is depressed, the pull-up 53 is grounded, the input signal from the pull-up 53 to the AND circuit 52 becomes a signal of a low level ( "0"). 従って、アンド回路52 Therefore, the AND circuit 52
の出力は、「0」となり、CPU11は、サンプルクロックの発振を開始し、各動作が開始される。 The output of "0", CPU 11 starts the oscillation of the sample clock, the operation is started. CPU11 CPU11
は、各動作を開始した後、ホールドレジスタ13fの値をオフにして(704)、「HOLDREQ=0 」のホールド要求信号を送出し、図2の表示処理205へ戻る。 After starting the operations, clear the value of the hold register 13f (704), and sends a hold request signal "HOLDREQ = 0", the flow returns to the display process 205 in FIG.

【0037】図2に戻って、受信処理204で、受信データが受信されている場合は、未検出カウントレジスタ13dの値は、クリアされ「0」となっている。 Referring back to FIG. 2, the receiving process 204, if the received data is received, the value of the undetected count register 13d is cleared "0". また、 Also,
送受信データが受信されていない場合は、未検出カウントレジスタ13dの値は、クリアされず、受信処理20 If the received data has not been received, the value of the undetected count register 13d is not cleared, the reception process 20
4で連続して受信データが未検出である回数、即ち、受信データが検出されないまま受信処理204が繰り返された回数となっている。 Number received data continuously is undetected by 4, i.e., the received data is the reception processing 204 undetected has a number of times repeated.

【0038】受信処理204の後、表示処理205を行う。 [0038] After the reception processing 204, performed by the display processing 205. これは、CPU11が、受信レジスタ13bのデータを読み出し、データに応じた信号を生成して、表示部6に送出する。 This, CPU 11 reads out the data of the reception register 13b, and generates a signal corresponding to the data, and sends it to the display unit 6. 即ち、データのそれぞれのビットが” In other words, each bit of data is "
1”を示すときにはハイレベル信号(H)を、”0”を示すときにはローレベル信号(L)を、表示部6に送出する。表示部6は、CPU11から送られてきたレベル信号に応じて、4つのLED(Light Emitting Diodes "The high level signal (H) when indicating the" first low-level signal when indicating 0 "to (L), in. The display unit 6 to be sent to the display unit 6 in accordance with the level signal sent from the CPU11 four LED (Light Emitting Diodes
)を点灯又は消灯させる。 ) On or turn off the. このようにすると、受信処理204で、データの受信が行われていない場合には、 In this way, if the receiving process 204, the received data is not performed,
ステップ201で受信レジスタ13bがクリアされているため、CPU11は、常にローレベル信号(L)を表示部6に送出することになり、結果として、表示部6の4つのLEDは消灯したままなので、表示処理305が行われないのと同じことになる。 Since the reception register 13b in step 201 is cleared, CPU 11 may always be sent low level signal (L) on the display unit 6, as a result, since the four LED display unit 6 such remains off, the same thing as the display process 305 is not performed. 尚、RAM13内に受信データ検出用のフラグを立てて、表示部6を制御してもよく、単に、未検出カウントレジスタ13dの値を見て、「0」であれば、受信データの検出がされたとし、 Incidentally, a flag for the received data detection in the RAM 13, may control the display unit 6 simply look at the values ​​of undetected count register 13d, if it is "0", the received data is detected and to have been,
「0」以外の値であれば、受信データが未検出として表示部6を制御してもよい。 If a value other than "0", the received data may control the display unit 6 as a non-detection.

【0039】図8は、通常の送受信処理モード、パワーセーブ処理モード、及びスリープ処理モードのタイムチャートを示す。 [0039] FIG. 8 shows the normal transmission and reception processing mode, the power save processing mode, and the time chart of sleep processing mode. 図8(a)は、通常の送受信処理モードのタイムチャートを、図8(b)は、パワーセーブ処理モードのタイムチャートを、そして、図8の(c)は、 8 (a) is a time chart of the normal reception processing mode, FIG. 8 (b), a time chart of a power saving process mode and,, (c) in FIG. 8,
スリープ処理モードのタイムチャートを示す。 It shows a time chart of sleep processing mode. 図8において、(1)CLKは、CPU11から発振されるサンプルクロックを示す。 In FIG. 8, (1) CLK shows a sample clock oscillated from CPU 11. (2)Rxcontは、受信制御信号を示し、(3)RxDは、受信データを示す。 (2) Rxcont shows the received control signal, (3) RxD shows received data. また、(4)HOLDREQは、CPU11からのホールド要求信号を示し、(5)HOLDは、ホールド状態を示す。 Further, (4) HOLDREQ shows the hold request signal from the CPU 11, (5) HOLD indicates a hold state. 更に、(6)Processは、CPU11の処理内容を示す。 Furthermore, (6) Process shows the processing contents of the CPU 11. 尚、簡単にするために、図8では、送信処理203及び受信処理204以外の処理は省略している。 Incidentally, for simplicity, in FIG. 8, the processing other than the transmission processing 203 and the reception processing 204 is omitted. また、図8(c)から解るように、スリープ処理モードでは、通常、強制送信キー54が押されない限り、 Moreover, as can be seen from FIG. 8 (c), the in the sleep processing mode, usually, as long as the force transmitting key 54 is not depressed,
送信処理203には戻らない。 It does not return to the transmission processing 203.

【0040】図9は、強制的な送信処理の一例を示している。 [0040] Figure 9 shows an example of a forced transmission process. 図9において、送受信装置1の状態に拘わらず、 9, regardless of the state of the transceiver 1,
図2で示した、ステップ201及びステップ202と同様の処理であるIDコードの設定処理を行って、送信用のIDコードがセットされる(901)。 Shown in FIG. 2, after the setting process of the ID code is similar to the processing of step 201 and step 202, the ID code for transmission is set (901). 次に、入力部3に付いている強制送信キー54が押し下げられ(L)、強制送信信号が、入力部3から制御部2のCP Then, the forced transmission key 54 attached to the input section 3 is pushed down (L), the forced transmission signal, CP of the control unit 2 from the input unit 3
U11に送出される(902)。 It is sent to U11 (902). CPU11は、この強制送信信号を受信して、強制送信処理を行う(90 CPU11 receives the forced transmission signal, the forced transmission processing (90
3)。 3). 尚、上述したように、この強制送信キー54の押し下げによって、CPU11のスリープ状態が解除される。 As described above, by depressing the force transmission key 54, the sleep state of the CPU11 is released. 強制送信処理903は、入力部3の強制送信キー5 Force transmission processing 903, forcing transmission key of the input unit 3 5
4が押し下げられている間、送信処理を繰り返すようにしてもよく、また、所定の回数の送信処理を行って終了してもよい(903)。 While 4 is depressed, it may be repeated transmission processing, also, may be ended by performing a process of transmitting a predetermined number of times (903).

【0041】 [0041]

【実施例】図10は、本発明の複数の送受信装置1によるデータの送受信の一実施例を示す。 Example 10 illustrates a plurality of one embodiment of a data transmission and reception by transmitting and receiving apparatus 1 of the present invention. 図10において、 10,
データの送受信の基準の送受信装置を、○で示した送受信装置21とする。 Criteria transceiver transmitting and receiving data, and transmitting and receiving device 21 shown in ○. この送受信装置21の周りには、○ Around the transceiver 21, ○
及び×で示した複数の送受信装置22〜29がある。 And there are a plurality of transceiver 22 to 29 shown in ×. これら送受信装置21〜29の各送受信装置のデータの送信距離をrとする。 The transmission distance of the data of each transceiver of transceiver 21-29 and r. 送受信装置21を基準に考えると、 Given a reference to transceiver 21,
送受信装置21をその中心にして半径rの点線で示した円20の内部にある○印で示した送受信装置22〜25 Transceiver showed transceiver 21 internally to a ○ mark the circle 20 shown by a dotted line in the radius r and its center 22 to 25
が、送受信装置21とのデータの送受信を行うことができ、この円20の外側にある送受信装置26〜29は、 But it is possible to transmit and receive data between the transceiver 21, transceiver 26-29 on the outside of the circle 20,
送受信装置21と送受信を行うことができない。 Unable to send and receive unit 21 and the transceiver.

【0042】基準とした送受信装置21は、送受信装置22〜25から送信されたデータを受信する。 The transceiver device 21 on the basis receives the data transmitted from the transceiver 22-25. 受信したデータが、それぞれ自己の記憶している複数のデータのうちの1つと同じ場合には、そのデータを表示部6に表示して、データの送受信可能な領域(円20内)に他の送受信装置22〜25が存在することを知らせる。 Received data, if the same as one of a plurality of data each has its own memory, display the data to the display unit 6, the data can be transmitted and received area (within a circle 20) on the other indicating that the transceiver 22-25 is present. 同様に送受信装置22〜25のそれぞれは、送受信装置21 Similarly Each transceiver 22-25, transceiver 21
の送信したデータを受信し、受信したデータが自己の記憶している複数のデータのうちの1つと同じ場合には、 Of the transmitted data received and, if the same as one of the plurality of data received data is self storage is
それぞれの表示部6に送受信装置21のデータを表示する。 Each of the display unit 6 displays the data of the transceiver device 21. このとき、他の送受信可能な送受信装置のデータも同様に表示する。 At this time, similarly to the display data of the other can be received or transceiver.

【0043】このように、全ての送受信装置21〜29 [0043] In this way, all of the transmitting and receiving devices 21 to 29
は、所定のデータを持つ場合、相互にデータの送受信を行っている。 , When having a predetermined data, and transmit and receive the data between them. 尚、送受信装置の製造コスト等の理由から、全ての送受信装置21〜29は、同一の仕様が望ましく、また、回路規模を小さくするために、データの送受信においては、周波数多重ではなく時分割多重で行うのが望ましい。 Incidentally, for reasons of manufacturing cost and the like of the transmitting and receiving apparatus, all of the transmitting and receiving apparatus 21 to 29, the same specifications is desirable, also, to reduce the circuit scale, the transmission and reception of data, time-division multiplexing instead of the frequency multiplexing carried out in is desirable.

【0044】図11は、本発明の送受信装置1によるデータの送受信の様子を示す。 [0044] Figure 11 shows a state of transmission and reception of data by transmitting and receiving apparatus 1 of the present invention. 図11の(1)は、データのフレーム(Frame)を示す。 (1) in FIG. 11 shows the data of the frame (Frame). (2)は送信データ(TxD) (2) the transmission data (TxD)
91を示し、(3)は、送信制御信号(Txcont)を示す。 91 shows a, (3) shows a transmission control signal (Txcont). また、(4)は受信データ(RxD)92を示し及び(5)は、受信制御信号(Rxcont)を示す。 Further, (4) shows the reception data (RxD) 92 and (5) shows the received control signal (Rxcont). (6)は、 (6),
送受信装置1内の基準クロック(clk )を示す。 It shows the reference clock (clk) in transceiver 1. 更に、 In addition,
(7)は、送信データ(Txd)91の概略を示す。 (7) shows a schematic of the transmission data (Txd) 91.

【0045】図11の(2)及び(3)において、送信制御信号(3)がハイレベル(H)の時に、送信部4の電源がオンされ、データ91の送信(2)が行われる。 [0045] In (2) and (3) in FIG. 11, when the transmission control signal (3) is at a high level (H), the power of the transmitter 4 is turned on, the transmission of data 91 (2) is performed.
同様にして、(4)及び(5)において、受信制御信号がHレベルの時に、受信部5の電源がオンされ、データ92の受信(3)が行われている。 Similarly, in (4) and (5), when the received control signal is at H level, the power supply of the receiving section 5 is turned on, reception of data 92 (3) is performed. 尚、データの送信より受信の方が多い時間を必要とするのは、送信データ9 Incidentally, to require time there are more received from the transmission of data, transmission data 9
1が1つであるのに対して、受信データ92は、複数の他の送受信装置から受信するからである。 For one of is one, the received data 92 is because it receives from a plurality of other transmitting and receiving apparatus.

【0046】図11の(3)及び(5)から明らかなように、送信制御信号と受信制御信号のHレベルが交互に周期的に繰り返されている。 [0046] (3) and (5) As is clear from FIG. 11, H-level transmission control signal and reception control signal is periodically repeated alternately. 即ち、一時点では、送信部4又は受信部5の何れか一方の電源がオンされ、他方の電源がオフにされている。 That is, one point, one of the power supply of the transmitter 4 or receiver unit 5 is turned on, the other power supply is turned off. 更に、図10には示していないが、表示部6にデータを表示している場合には、双方の電源がオフにされる。 Furthermore, although not shown in FIG. 10, when displaying the data on the display unit 6, both the power supply is turned off. この電源操作によって、消費電力の節約が図られる。 This power operations, saving power consumption.

【0047】図11の(7)において、上述したように、送信データ91は、データ部分の先頭に、予め決められた所定の値のヘッダが付加されており、また、その後ろにはバイフェーズ信号の「0」が付与されている。 [0047] In (7) in FIG. 11, as described above, the transmission data 91, the beginning of the data portion are added predetermined header of a predetermined value, also, the behind biphase "0" is given of the signal.
このヘッダとバイフェーズ信号の「0」によって、受信側で送信されたヘッダの検出ができるようになっている。 By "0" in the header and the biphase signal, so that the possible detection of a header that is transmitted at the receiving side. また、送信データの最後に訂正符号EC(Error Co Further, the end correction code EC (Error Co transmission data
rrection Code )が付与され、受信側で、データを受信した際に、データエラーが検出でき、また、そのエラーを訂正できるようになっている。 rrection Code) is applied, on the receiving side, when receiving the data, data errors can be detected, also to be able to correct the errors.

【0048】以上、本発明の実施例を示したが、図1に示すようにRAM13を複数のレジスタの構成とせず、 The above-mentioned example of the present invention, without the RAM13 and configuration of a plurality of registers, as shown in FIG. 1,
一般的な構成のメモリとし、メモリの領域を分割して、 The memory of a general configuration, by dividing the area of ​​the memory,
それぞれアドレス制御によってデータの記憶や制御を行ってもよい。 Each may be carried out storage and control of data by the address control. また、ワークレジスタ13aを必ずしも設ける必要はない。 Moreover, it is not always necessary to provide the work register 13a. 更に、内部にレジスタファイルを持つCPUの場合には、特にRAM13を設けずに、CPU Further, in the case of a CPU having internal register file, without providing a RAM 13, CPU
内のレジスタファイルを直接利用するようにしてもよい。 It is also possible to use the register file in directly.

【0049】図4〜図8で示したように、本発明によって、消費電力の軽減が図れるが、更に、表示部6にデータを表示している場合には、送信部4及び受信部5双方への電源の供給を停止するようにしてもよい。 [0049] As shown in FIGS. 4-8, the present invention, although the power consumption reduction can be achieved, furthermore, if it is the data on the display unit 6, both transmitter 4 and the receiver 5 the power supply to may be stopped. この電源操作によって、より一層の消費電力の軽減が図られる。 This power operations, more power consumption reduction is achieved.

【0050】 [0050]

【発明の効果】以上述べた通り、本発明の送受信装置によれば、期待されたデータが受信されたときは、受信処理の時間が経過する前に受信部への電源の供給を停止し、所定回数の受信処理でデータを受信できなかったときは、所定の期間送受信装置内の各機能への電源の供給を停止し、更に所定回数の受信処理でも期待されたデータが受信できなかった場合は、送受信装置内の各機能への電源の供給を、強制送信キーが押されるまで停止するようにしたので、送受信装置の消費電力を抑えることができるようになった。 As described above, according to the present invention, according to the transmitting and receiving apparatus of the present invention, when the expected data is received, it stops the supply of power to the receiver before the time of the reception processing has elapsed, when it does not receive a data reception processing of a predetermined number of times, when to stop the power supply to each function within a predetermined time period transceiver, not also receive the expected data further reception processing of a predetermined number of times is the power supply to each function within the transceiver, since the force transmitting key so as to stop until pressed, it has become possible to suppress the power consumption of the transceiver.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の送受信装置の実施の一形態を示す図である。 1 is a diagram showing an embodiment of a transceiver device of the present invention.

【図2】本発明の送受信装置におけるデータ送受信処理の全体的なフローチャートである。 It is a general flow chart of a data transmission and reception processing in the reception apparatus of the present invention; FIG.

【図3】受信処理のフローチャートである。 3 is a flowchart of reception processing.

【図4】受信データ処理のフローチャートである。 4 is a flowchart of the received data processing.

【図5】ホールド回路を示す図である。 5 is a diagram showing a hold circuit.

【図6】パワーセーブ処理のフローチャートである。 FIG. 6 is a flow chart of the power-saving treatment.

【図7】スリープ処理のフローチャートである。 7 is a flowchart of sleep processing.

【図8】通常の送受信処理、パワーセーブ処理、及びスリープ処理の様子を示すタイムチャートである。 [8] the normal transmission and reception processing, power saving process, and is a time chart showing sleep process.

【図9】強制送信処理のフローチャートである。 9 is a flow chart of the forced transmission process.

【図10】本発明の複数の送受信装置によるデータの送受信の一実施例を示す図である。 It is a diagram showing an example of transmission and reception of data by a plurality of transceiver of the present invention; FIG.

【図11】本発明の送受信装置によるデータの送受信の様子を示すタイムチャートである。 11 is a time chart showing transmission and reception of data by transmitting and receiving apparatus of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 送受信装置 2 制御部 3 入力部 4 送信部 5 受信部 6 表示部 11 CPU 12 ROM 13 RAM 13a ワークレジスタ 13b 受信レジスタ 13c データレジスタ 13d 未検出カウントレジスタ 13e 受信時間レジスタ 13f ホールドレジスタ 20 送受信半径 50 ホールド回路 51 マルチバイブレータ 52 アンド回路 53 プルアップ 54 強制送信キー 1 transceiver 2 controller 3 input section 4 transmission unit 5 receiving section 6 display unit 11 CPU 12 ROM 13 RAM 13a work register 13b receiving register 13c data register 13d undetected count register 13e receive time register 13f hold register 20 receiving radius 50 hold circuit 51 multivibrator 52 aND circuit 53 the pull-up 54 force transmission key

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】複数の信号を設定する信号設定手段と、 前記信号設定手段で設定された複数の信号を記憶する記憶手段と、 前記記憶手段内の前記複数の信号のうち、1つの信号を送信する送信手段と、 第1の所定の時間の間、受信信号を受信する受信手段と、 前記信号設定手段、前記記憶手段、前記送信手段、及び前記受信手段への電源の供給を制御する制御手段と、を備え、 前記制御手段は、前記受信手段が前記第1の所定の時間内に前記記憶手段に記憶されている複数の信号のうちのいずれかの信号と同一の受信信号を受信したとき、前記受信手段への電源の供給を停止し、前記受信手段が前記第1の所定の時間内に前記記憶手段に記憶されている複数の信号のうちのいずれかの信号と同一の受信信号を受信しなかったとき、所定の期 And 1. A signal setting means for setting a plurality of signals, storage means for storing a plurality of signal set by the signal setting means, among said plurality of signals in said storage means, one signal transmitting means for transmitting, during a first predetermined time, and receiving means for receiving a received signal, the signal setting means, said storage means, said transmitting means, and a control for controlling the supply of power to the receiving means and means, wherein the control means receives the same received signal and any of the signals of the plurality of signal the receiving means is stored in the storage unit within the first predetermined time when to stop the power supply to the receiving means, any of the signals identical to signals received from a plurality of signal the receiving means is stored in the storage unit within the first predetermined time when receiving no predetermined period だけ前記信号設定手段、 Only the signal setting means,
    前記送信手段、及び前記受信手段への電源の供給を停止するようにする構成を有することを特徴とする送受信装置。 The transmitting means, and receiving apparatus characterized by having a configuration so as to stop the supply of power to said receiving means.
  2. 【請求項2】前記制御手段は、前記受信手段が前記第1 Wherein said control means, said receiving means of the first
    の所定の時間より長い第2の所定の時間内に、前記記憶手段に記憶されている複数の信号のうちのいずれかの信号と同一の受信信号を受信しなかったとき、前記信号設定手段、前記送信手段、及び前記受信手段への電源の供給を停止することを特徴とする請求項1記載の送受信装置。 The long second within a predetermined time than the predetermined time, when it has not received the same received signal and any of the signals of the plurality of signals stored in said storage means, said signal setting means, the transmitting means, and a power receiving apparatus according to claim 1, wherein the stopping supply to the receiving means.
  3. 【請求項3】前記制御手段は、前記送信手段からの強制送信信号によって、前記信号設定手段、前記送信手段、 Wherein said control means, by forced transmission signal from said transmitting means, said signal setting means, said transmitting means,
    及び前記受信手段への電源の供給を開始することを特徴とする請求項2記載の送受信装置。 And transmitting and receiving apparatus according to claim 2, wherein the starting power supply to said receiving means.
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