JP3519147B2 - 情報記録媒体および情報記録媒体に対するデータ伝送方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報記録媒体に対するデ
ータ伝送方法に関し、特に、外部から電源やクロック信
号を供給する非接触型のＩＣカードに対するＦＳＫ変調
方式を用いたデータ伝送方法に関する。

【０００２】

【従来の技術】磁気カードに代わる新しい情報記録媒体
として、ＩＣカードが急速に普及しつつある。現在、一
般に普及しているＩＣカードでは、小形化を図るため
に、電源やクロックを外部から供給するタイプのものが
主流になっている。すなわち、ＩＣカードをアクセスす
るときには、リーダライタ装置内にＩＣカードを挿入
し、このリーダライタ装置側からＩＣカード側へ電源お
よびクロックを供給した状態で、両者間におけるデータ
伝送が行われることになる。この電源やクロックの供給
およびデータ伝送は、リーダライタ装置側の電極とＩＣ
カード側の電極とを物理的に接触させて行うことも可能
であるが、ＩＣカードの表面には汚れが付着しやすいた
め、表面に露出電極を設けることは好ましくない。そこ
で、リーダライタ装置に対して物理的に非接触の状態を
保ちながら、電源やクロックの供給を受けるとともにデ
ータ伝送を行うことができる非接触型ＩＣカードが脚光
を浴びている。

【０００３】この非接触型ＩＣカードに対する電源、ク
ロック、伝送データの供給は、リーダライタ装置からＩ
Ｃカードに向けて電磁波を送信することによって行われ
る。ＩＣカードは、このリーダライタ装置から送信され
た電磁波を内蔵のコイルで受信し、受信した電磁波のエ
ネルギーを利用して電源電力を発生させ、受信した電磁
波の所定周波数成分を利用してクロック信号を発生さ
せ、受信した電磁波を復調することにより伝送データの
取り込みを行う。デジタル伝送データの変調方式として
は、ビット状態に応じて２種類の周波数を切り替えるＦ
ＳＫ（FrequencyShift Keying）変調方式が一般的であ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た非接触型ＩＣカードなどの外部からの電磁波に基づい
て内部クロックを発生させる情報記録媒体では、ＦＳＫ
変調方式によりデータ伝送を行うと、データ伝送の信頼
性が低下するという問題がある。通常、デジタルデータ
を受信する場合、復調した受信信号を一定の周期でサン
プリングして各ビット値を決定することになる。ところ
が、ＦＳＫ変調方式によるデータ伝送を行うと、外部か
ら与えられる電磁波の周波数が、伝送すべきビット値に
応じて切り替わるため、この電磁波に基づいて発生させ
たクロックの周波数も切り替わることになる。別言すれ
ば、発生させたクロックの周波数は一定ではなく変動す
ることになる。このように、周波数が変動するクロック
を用いてサンプリングを行うため、サンプリング周期が
一定ではなくなり、サンプリング値が不安定になるので
ある。もちろん、ＦＳＫ変調によって切り替える２種類
の周波数の差を小さく設定すれば、サンプリング周期の
変動幅を小さく抑えることが可能になる。しかし、２種
類の周波数の差を小さく設定すると、変調度が低下し
て、２つのビット状態を正しく識別することが困難にな
ってしまうため、この周波数差はある程度以上は確保し
ておく必要がある。

【０００５】そこで本発明は、外部から与えられたＦＳ
Ｋ変調信号により、データおよびクロック信号の供給を
受けることができるように構成された情報記録媒体にお
いて、信頼性の高いデータ伝送を実現することを目的と
する。

【０００６】

【課題を解決するための手段】

(1) 本発明の第１の態様は、第１のビット状態を示す
第１の周波数ｆ１と、第２のビット状態を示す第２の周
波数ｆ２（ｆ２＞ｆ１）と、を時間的に切り替えること
により、伝達されるべきデータを表現したＦＳＫ変調信
号を用い、このＦＳＫ変調信号により、データおよびク
ロック信号の供給を受けることができるように構成され
た情報記録媒体において、外部装置から与えられるＦＳ
Ｋ変調信号を受信する受信手段と、ＦＳＫ変調信号を復
調して、二値状態を示す受信信号を生成するＦＳＫ復調
手段と、ＦＳＫ変調信号に基づいてクロック信号を生成
するクロック生成手段と、クロック生成手段において生
成されたクロック信号のサイクル数に基づく所定のサン
プリング間隔で、受信信号をサンプリングし、伝達され
るべきデータを１ビットずつ取り込むデータ取込手段
と、を設け、データ取込手段が、直前に取り込んだビッ
トが第１のビット状態である場合には第１のサイクル数
ｎ１のサンプリング間隔で次のビットの取り込みを行
い、直前に取り込んだビットが第２のビット状態である
場合には第２のサイクル数ｎ２（ｎ２＞ｎ１）のサンプ
リング間隔で次のビットの取り込みを行うようにしたも
のである。

【０００７】(2) 本発明の第２の態様は、第１のビッ
ト状態を示す第１の周波数ｆ１と、第２のビット状態を
示す第２の周波数ｆ２（ｆ２＞ｆ１）と、を時間的に切
り替えることにより、伝達すべきデータを表現したＦＳ
Ｋ変調信号を用い、このＦＳＫ変調信号により、情報記
録媒体に対してクロック信号の供給とデータ伝送とを行
うデータ伝送方法において、外部装置から情報記録媒体
に対して、ＦＳＫ変調信号を送信し、情報記録媒体内で
は、受信したＦＳＫ変調信号を復調して二値状態を示す
受信信号を生成するとともに、ＦＳＫ変調信号に基づい
てクロック信号を生成し、このクロック信号のサイクル
数に基づく所定のサンプリング間隔で、受信信号をサン
プリングし、伝達されるべきデータを１ビットずつ取り
込むようにし、この取り込みの際に、直前に取り込んだ
ビットが第１のビット状態である場合には第１のサイク
ル数ｎ１のサンプリング間隔で次のビットの取り込みを
行い、直前に取り込んだビットが第２のビット状態であ
る場合には第２のサイクル数ｎ２（ｎ２＞ｎ１）のサン
プリング間隔で次のビットの取り込みを行うようにした
ものである。

【０００８】

【作 用】本発明に係るデータ伝送では、情報記録媒体
側での受信信号に対するサンプリング間隔は、従来と同
様に、内部で発生させたクロックのサイクル数に基づい
て決定される。しかし、このサイクル数は、直前に取り
込んだビットの状態によって２とおりに切り替えられ
る。すなわち、直前に取り込んだビットが、低周波ｆ１
によって表現されるビットであった場合には、サイクル
数ｎ１で次のビットのサンプリングが行われるのに対
し、直前に取り込んだビットが、高周波ｆ２によって表
現されるビットであった場合には、サイクル数ｎ２（ｎ
２＞ｎ１）で次のビットのサンプリングが行われる。結
局、低周波ｆ１でビットデータが伝送されたときには、
発生するクロック周波数も低くなるが、サンプリング間
隔はｎ２よりも少ないサイクル数ｎ１になる。逆に、高
周波ｆ２でビットデータが伝送されたときには、発生す
るクロック周波数も高くなるが、サンプリング間隔はｎ
１よりも多いサイクル数ｎ２になる。こうして、どちら
のビットデータが伝送された場合でも、サンプリングの
時間間隔はほぼ一定に保たれ、安定したデータ受信が可
能になる。

【０００９】

【実施例】以下、本発明を図示する実施例に基づいて説
明する。図１は、ＦＳＫ変調方式を採る一般的なＩＣカ
ードをリーダライタ装置に結合した状態を示すブロック
図である。ＩＣカード１０をリーダライタ装置２０内に
挿入すると、両者は、コイル１１とコイル２１とによっ
て磁気的に結合される。ＩＣカード１０は、入力バッフ
ァ１２、ＦＳＫ復調回路１３、クロック生成回路１４、
ＣＰＵ１５、メモリ１６を備えている（実際のＩＣカー
ドには、他の構成要素も含まれるが、ここでは本発明の
実施に関連した構成要素のみをブロックで示してあ
る）。

【００１０】ＩＣカード１０の各構成要素は、すべてカ
ード状の薄い筐体内に収容されており、小形化が図られ
ている。このため、電源やクロック源はＩＣカード１０
には内蔵されておらず、リーダライタ装置２０側から供
給を受けるようになっている。すなわち、リーダライタ
装置２０からＩＣカード１０に対して、コイル１１とコ
イル２１との磁気的結合により変調波Ｍが送信され、Ｉ
Ｃカード１０は、この変調波Ｍに基づいて電力およびク
ロック信号を得るとともに、送信データを得ることにな
る。

【００１１】続いて、この図１に示すＩＣカード１０の
データ受信動作を、図２に示す波形図を参照しながら説
明する。いま、図２に示すような送信信号Ｔをリーダラ
イタ装置２０側からＩＣカード１０側へと送信する場合
を考える。この送信信号Ｔは、２ビットのデータからな
り、１ビット目はデータ“Ｈ”、２ビット目はデータ
“Ｌ”である。ＦＳＫ変調方式は、送信すべきビット値
に応じて周波数変調を行う方式であり、データ“Ｈ”を
送信する場合と、データ“Ｌ”を送信する場合とで、搬
送波周波数を変えることにより情報伝達が行われる。こ
の実施例では、データ“Ｈ”のときの搬送波周波数を１
５３．６ｋＨｚ、データ“Ｌ”のときの搬送波周波数を
１６３．２ｋＨｚに定めている。また、データ伝送速度
は、９６００ｂｐｓとしている。このデータ伝送速度で
は、１ビットの伝送時間は、１／９６００＝約１０４．
１６７μｓとなる。

【００１２】この送信信号Ｔに基づいて、図２に示すよ
うな変調波Ｍが生成される。この変調波Ｍは、データ
“Ｈ”の送信時には１５３．６ｋＨｚ、データ“Ｌ”の
送信時には１６３．２ｋＨｚの周波数をもつ。上述した
ように、１ビットの伝送時間は約１０４．１６７μｓで
あるから、１ビットのデータ“Ｈ”の伝送期間内には１
６サイクル分の搬送波成分が含まれ、１ビットのデータ
“Ｌ”の伝送期間内には１７サイクル分の搬送波成分が
含まれることになる。

【００１３】こうしてリーダライタ装置２０内に生成さ
れた変調波Ｍは、コイル２１から送信され、ＩＣカード
１０側のコイル１１によって受信される。受信された変
調波Ｍは、入力バッファ１２を経てデジタル化され、図
２に示す変調信号Ｓとなる。この変調信号Ｓは、ＦＳＫ
復調回路１３に与えられるとともに、クロック生成回路
１４にも与えられる。ＦＳＫ復調回路１３は、このＦＳ
Ｋ変調されている変調信号Ｓを復調し、図２に示すよう
な受信信号Ｒを生成する（ＦＳＫ復調回路１３は一般に
知られた回路であるため、ここではこの回路の内部構成
については説明を省略する）。この受信信号Ｒは、送信
信号Ｔに対応したものである。

【００１４】続いて、ＣＰＵ１５は、この受信信号Ｒを
所定周期でサンプリングして、データビットの取り込み
を行う。図２の例では、矢印で示す位置にサンプリング
ポイントを設定し、データＤを得ている。図示する最初
のサンプリングポイントではデータ“Ｈ”が取り込ま
れ、次のサンプリングポイントではデータ“Ｌ”が取り
込まれることになる。ＣＰＵ１５は、こうして取り込ん
だデータＤを、メモリ１６に格納する。以上がこのＩＣ
カード１０によるデータ受信動作である。

【００１５】図３は、ＣＰＵ１５によって行われるデー
タ取込処理の従来の一般的な手順を示す流れ図である。
まず、ステップＳ１において、入力ビットカウンタＫを
セットする。このカウンタＫは、連続して取り込むデー
タのビット数を設定するものである。たとえば、Ｋ＝８
に設定すれば、８ビットのデータが連続して取り込まれ
ることになる。Ｋの値は、リーダライタ装置２０側で生
成した送信信号Ｔに応じて設定することになる。続くス
テップＳ２では、スタートビットチェックが行われる。
たとえば、スタートビットを“Ｌ”と定めておけば、受
信信号Ｒが“Ｈ”から“Ｌ”へと変わったことによりス
タートビットの検出が可能になる。スタートビットが検
出されるまで、ステップＳ３を経てステップＳ２のチェ
ック動作が繰り返される。

【００１６】スタートビットが検出されると、ステップ
Ｓ４において、ｎサイクル分の待機処理が行われる。こ
こで、ｎはサンプリング周期として予め設定された値で
あり、たとえば、図２に示す例ではｎ＝１６に設定され
ている。待機が完了すると、ステップＳ５において、デ
ータビットの取り込みが行われる。たとえば、図２の例
では、最初のサンプリングポイント位置において、デー
タビット“Ｈ”が取り込まれることになる。１ビット分
の取り込みが完了すると、再びステップＳ６において、
ｎサイクル分の待機処理が実行される。そして、ステッ
プＳ７において、入力ビットカウンタＫが１だけ減らさ
れ、ステップＳ８を経て、再びステップＳ５からの処理
が繰り返される。図２の例では、今度は、２番目のサン
プリングポイント位置において、データビット“Ｌ”が
取り込まれることになる。こうして、ステップＳ８にお
いてＫ＝０と判断されるまで、別言すれば、予め設定し
ておいた連続して取り込みべきビット数のデータ取り込
みが完了するまで、同様の取り込み処理が繰り返し実行
される。

【００１７】ステップＳ８において、Ｋ＝０と判断され
ると、最後のステップＳ９において、取り込んだデータ
をメモリ１６にストアする処理が実行される。以上でＫ
ビット分のデータ取り込みが完了することになる。

【００１８】以上、従来の一般的なデータ取り込み処理
を述べたが、このような方法では、正確にデータが取り
込まれないおそれがある。その理由は、次のとおりであ
る。図２に示すように、送信信号Ｔのビット周期は、１
０４．１６７μｓと固定である。したがって、サンプリ
ングポイントを同じ１０４．１６７μｓの周期で設定し
てゆけば、常に安定した位置（各ビット周期の中央付近
の位置）で各ビットデータの取り込みが可能になる。図
２に示す例では、各サンプリングポイントは１６サイク
ル周期で設定されているため、常に安定したデータ取り
込みが可能なように見える。しかし、それは「１６サイ
クル周期」を計数する基準となるクロック周期が一定で
あるという前提での話である。図１に示すように、ＣＰ
Ｕ１５に対して供給されるクロック信号ＣＬＫは、クロ
ック生成回路１４で発生させたものである。そして、ク
ロック生成回路１４は、自分自身ではクロック発生源を
有さず、外部から与えられる変調波Ｍに基づいてクロッ
ク信号を発生している。したがって、ＣＰＵ１５に供給
されるクロック信号ＣＬＫの周期は常に変動しているこ
とになる。このように、クロック周期が変動すると、サ
ンプリングポイントを「１６サイクルごと」と設定して
も、実際には、サンプリング間隔は一定周期にはならな
い。このため、常に安定した位置でのデータ取り込みが
保証されず、不安定な位置（各ビット周期の両端付近の
位置）でデータ取り込みが行われる可能性がある。

【００１９】本発明は、このような従来の問題点を解決
するための技術である。本発明に係るＩＣカード１０に
おいて、ＣＰＵ１５は、図３に示すデータ取込処理の代
わりに、図４に示すデータ取込処理を実行する。すなわ
ち、まず、ステップＳ１において、入力ビットカウンタ
Ｋをセットし、続くステップＳ２で、スタートビットチ
ェックを行う。スタートビットが検出されると、ステッ
プＳ３からステップＳ４へと進み、ｎサイクル分（たと
えば、ｎ＝１６）の待機処理が行われる。待機が完了す
ると、ステップＳ５において、１ビット目のデータの取
り込みが行われる。ここまでは、図３に示す従来の手順
と全く同様である。

【００２０】本発明の特徴は、２ビット目以降の取込み
を行うときの待機時間を２とおり用意し、直前に取り込
んだビットの値に応じて、いずれか一方の待機時間を選
択する点にある。すなわち、ステップＳ６１において、
ステップＳ５で取り込んだデータが“Ｈ”か“Ｌ”かを
判断する。取り込んだデータが“Ｈ”の場合にはステッ
プＳ６２において、ｎ１サイクル分の待機処理が実行さ
れ、取り込んだデータが“Ｌ”の場合にはステップＳ６
３において、ｎ２サイクル分の待機処理が実行される。
いずれの場合にも、待機処理が実行されることに違いは
ないが、待機する時間に差を設けてある。この実施例の
場合、具体的には、ｎ１＝１６，ｎ２＝１７に設定して
あり、直前に取り込んだデータが“Ｈ”の場合には１６
サイクル分の待機処理が実行され、“Ｌ”の場合には１
７サイクル分の待機処理が実行されることになる。この
待機処理サイクルの設定は、図２に示す変調信号Ｓの１
ビット周期中のサイクル数に対応した設定になってい
る。要するに、その時点におけるクロック周期を考慮し
て、常に一定の待機時間が維持されるように、サイクル
数を切り替えるのである。

【００２１】待機処理が完了すると、ステップＳ７にお
いて、入力ビットカウンタＫが１だけ減らされ、ステッ
プＳ８を経て、再びステップＳ５からの処理が繰り返さ
れ、ステップＳ８において、Ｋ＝０と判断されると、最
後のステップＳ９において、取り込んだデータをメモリ
１６にストアする処理が実行される点は、従来の処理と
同様である。

【００２２】結局、この実施例のデータ取込処理では、
１ビットデータ“Ｈ”を取り込んだ後は、１６サイクル
分の待機処理を行った後に次の１ビットのデータ取り込
みを行い、１ビットデータ“Ｌ”を取り込んだ後は、１
７サイクル分の待機処理を行った後に次の１ビットのデ
ータ取り込みを行うことになる。したがって、サンプリ
ングポイントの間隔は、クロック信号の１６サイクル分
の場合と、１７サイクル分の場合とが混在することにな
り、伝送されるべきデータの内容にかかわらず、ほぼ一
定の時間間隔でサンプリングを行うことが可能になる。

【００２３】図４に示す本発明のデータ取り込み処理の
メリットは、特に、同一のビット状態が多数連続するよ
うなデータを伝送する場合に顕著である。図５は、１６
進データ“ＦＦ”をＦＳＫ変調方式で伝送した場合に、
図３に示す従来の方法でのサンプリング（データ取込
み）と、図４に示す本発明の方法でのサンプリングとを
比較したものである。この場合、伝送すべきデータは
“１１１１１１１１”なる８ビットであり、各ビットの
状態はいずれも“Ｈ”となる。この例では、本来のデー
タの先頭に付加するスタートビットＳＴＲを状態
“Ｌ”、本来のデータの後尾に付加するストップビット
ＳＴＰを状態“Ｈ”としており、受信信号Ｒは、図５の
「受信信号Ｒ」の欄に示すようなものになる。データ伝
送速度は９６００ｂｐｓと一定であるため、図に破線で
示したビット境界線で区切られた各区間の幅、すなわち
１ビットの伝送期間はすべて同一の１０４．１６７μｓ
である。ここで、ＣＰＵ１５に与えられるクロック信号
ＣＬＫの周波数が、受信信号Ｒのビット状態で変化する
ことを考えると、受信信号Ｒが“Ｌ”の区間には１７サ
イクル、“Ｈ”の区間には１６サイクルのクロック信号
がそれぞれ含まれることになる。図５に示した「クロッ
クサイクル数」は、スタートビットＳＴＲの先頭位置か
らのクロックサイクルの累積値である。スタートビット
のＳＴＲの区間（状態“Ｌ”）には、１７サイクルのク
ロックが含まれるが、第１ビット〜ストップビットＳＴ
Ｐの区間（状態“Ｈ”）には、いずれも１６サイクルの
クロックが含まれている（累積値は、１７以後はすべて
１６ずつ増加している）。

【００２４】さて、図３に示す従来のデータ取込処理で
は、ステップＳ４およびＳ６における待機時間は、いず
れもｎサイクル（この実施例ではｎ＝１６）に固定され
ており、サンプリング間隔は、いずれも１６サイクルに
なる。そこで、スタートビットＳＴＲに対するサンプリ
ングポイントを、９サイクル目に設定したとすると、１
ビット目〜ストップビットＳＴＰに至るまで、１６サイ
クルごとにサンプリングが行われることになる。図５に
おける「従来のサンプリングポイント」の欄の矢印位置
および数字は、各ビットごとのサンプリングポイントを
示している。

【００２５】一方、同じ受信信号Ｒに対するデータ取込
みを、図４に示す本発明のデータ取込処理で行うと、各
ビットごとのサンプリングポイントは、図５における
「本発明のサンプリングポイント」の欄に示すようにな
る。やはり、スタートビットＳＴＲに対するサンプリン
グポイントを、９サイクル目に設定しているが、１ビッ
ト目のサンプリングを行うまでには、ステップＳ４にお
いてｎサイクル分（この実施例ではｎ＝１６）の待機が
行われるので、クロックサイクル数の累積値が「９＋１
６＝２５」の位置が１ビット目についてのサンプリング
ポイントになる。続いて、２ビット目のサンプリングを
行うまでには、ステップＳ６１において、１ビット目の
データが“Ｈ”と判断されてステップＳ６２に進み、ｎ
１サイクル分（この実施例ではｎ１＝１６）の待機が行
われるので、クロックサイクル数の累積値が「２５＋１
６＝４１」の位置が２ビット目についてのサンプリング
ポイントとなる。以下、同様である。

【００２６】さて、図５における「従来のサンプリング
ポイント」と「本発明のサンプリングポイント」とを比
較してみると、両者は全く同じになり、いずれも安定し
た位置（各ビット区間の中央位置）でサンプリングが行
われている。このように、１６進データ“ＦＦ”を伝送
する場合には、両者ともに信頼性の高いデータ伝送が可
能になる。

【００２７】ところが、１６進データ“００”を伝送す
る場合には、両者間に顕著な差が現れる。この１６進デ
ータ“００”をＦＳＫ変調方式で伝送する場合のサンプ
リングポイントの比較を図６に示す。伝送すべきデータ
は“００００００００”なる８ビットであり、各ビット
の状態はいずれも“Ｌ”となる。やはり、スタートビッ
トＳＴＲを状態“Ｌ”、ストップビットＳＴＰを状態
“Ｈ”とすれば、受信信号Ｒは、図６の「受信信号Ｒ」
の欄に示すようなものになる。一方、クロックサイクル
の累積値は、図６の「クロックサイクル数」の欄に示し
たようになる。スタートビットＳＴＲから８ビット目ま
でのビット状態がいずれも“Ｌ”であるため、累積値は
すべて１７ずつ増加している。

【００２８】さて、図３に示す従来のデータ取込処理で
は、ステップＳ４およびＳ６における待機時間は、いず
れもｎサイクル（この実施例ではｎ＝１６）に固定され
ており、サンプリング間隔は、いずれも１６サイクルに
なる。そこで、スタートビットＳＴＲに対するサンプリ
ングポイントを、９サイクル目に設定したとすると、１
ビット目〜ストップビットＳＴＰに至るまで、１６サイ
クルごとにサンプリングが行われることになる。図６に
おける「従来のサンプリングポイント」の欄の矢印位置
および数字は、各ビットごとのサンプリングポイントを
示している。これは、図５の「従来のサンプリングポイ
ント」の欄に示す数値と全く同じである。ところが、
「クロックサイクル数」の欄に示す累積値は、図５と図
６とで異なるため、図６のように、１６進データ“０
０”を伝送する場合には、「従来のサンプリングポイン
ト」は、徐々に安定した位置からはずれ、不安定な位置
（この例では、各ビット区間の左端の位置）へと寄って
きている。

【００２９】一方、同じ受信信号Ｒに対するデータ取込
みを、図４に示す本発明のデータ取込処理で行うと、各
ビットごとのサンプリングポイントは、図６における
「本発明のサンプリングポイント」の欄に示すようにな
る。やはり、スタートビットＳＴＲに対するサンプリン
グポイントを、９サイクル目に設定しているが、１ビッ
ト目のサンプリングを行うまでには、ステップＳ４にお
いてｎサイクル分（この実施例ではｎ＝１６）の待機が
行われるので、クロックサイクル数の累積値が「９＋１
６＝２５」の位置が１ビット目についてのサンプリング
ポイントになる。続いて、２ビット目のサンプリングを
行うまでには、ステップＳ６１において、１ビット目の
データが“Ｌ”と判断されてステップＳ６３に進み、ｎ
２サイクル分（この実施例ではｎ２＝１７）の待機が行
われるので、クロックサイクル数の累積値が「２５＋１
７＝４２」の位置が２ビット目についてのサンプリング
ポイントとなる。以下、２ビット目〜８ビット目まで、
すべてデータは“Ｌ”であるから、１７サイクル周期で
サンプリングポイントが設定されることになる。

【００３０】さて、図６における「従来のサンプリング
ポイント」と「本発明のサンプリングポイント」とを比
較してみると、両者の差は歴然である。「従来のサンプ
リングポイント」は徐々に不安定な位置（各ビット区間
の左端位置）にずれていっているのに対し、「本発明の
サンプリングポイント」は常に安定した位置（各ビット
区間の中央位置）に設定されている。

【００３１】ＣＰＵ１５に図４に示すデータ取込処理を
実行させるには、メモリ１６内にそのような処理プログ
ラムを格納しておけばよい。メモリ１６は、実際には、
処理プログラムを格納するＲＯＭ、ワークエリアとして
用いられるＲＡＭ、データ格納のためのＥＥＰＲＯＭに
よって構成されており、ＲＯＭにこの処理プログラムを
格納しておけばよい。

【００３２】以上、本発明を図示する実施例に基づいて
説明したが、本発明はこの実施例に限定されるものでは
なく、この他にも種々の態様で実施可能である。特に、
上述の実施例で示した実際の数値は、説明の便宜上、具
体的な値を示したものであり、これらの数値によって本
発明は何ら限定されるものではない。一般に、ＦＳＫ変
調を行うにあたって、第１のビット状態を周波数ｆ１、
第２のビット状態を周波数ｆ２（ｆ２＞ｆ１）に割り当
てて変調波を生成し、データ伝送速度をＢ（ｂｐｓ）と
し、ＣＰＵ１５に与えるクロック信号ＣＬＫの周波数を
変調波の周波数と同じにした場合、データ“Ｈ”を示す
ビット区間とデータ“Ｌ”を示すビット区間とでは、Ｃ
ＰＵ１５への入力クロックサイクル数が（ｆ２−ｆ１）
／Ｂだけ差が生じることになる。そこで、第１のビット
状態を取り込んだ後の待機時間ｎ１よりも、第２のビッ
ト状態を取り込んだ後の待機時間ｎ２の方が、（ｆ２−
ｆ１）／Ｂサイクル分だけ長くなるような設定を行えば
よい。上述の実施例では、ｆ１＝１５３．６ｋＨｚ、ｆ
２＝１６３．２ｋＨＺ、Ｂ＝９６００であるから、（１
５３６００−１６３２００）／９６００＝１となるの
で、ｎ１＝１６に設定した場合、ｎ２＝ｎ１＋１＝１７
としたものである。

【００３３】このように２とおりの待機時間を設定して
切り替えるようにすれば、伝送データのビット状態にか
かわらず、サンプリング間隔をほぼ一定の時間に維持す
ることができる。したがって、周波数ｆ１とｆ２との差
を大きくとって変調度を高く設定した場合でも、常に安
定した位置でのサンプリングが実現できるようになる。

【００３４】なお、上述の実施例では、クロック生成回
路１４が変調波Ｍと同一周波数のクロック信号ＣＬＫを
生成しているが、てい倍もしくは分周を行って、変調波
Ｍの整数倍もしくは整数分の１の周波数をもったクロッ
ク信号ＣＬＫを生成する場合にも、本発明は同様に適用
可能である。この場合は、てい倍率もしくは分周率を考
慮して、待機時間のサイクル数差を設定すればよい。

【００３５】

【発明の効果】以上のとおり本発明によれば、ＦＳＫ変
調方式により情報記録媒体にデータ伝送を行う際に、情
報記録媒体内における受信信号のサンプリング間隔を、
内部で発生させたクロックのサイクル数に基づいて決定
し、しかも、このサイクル数を、直前に取り込んだビッ
トの状態によって２とおりに切り替えるようにしたた
め、サンプリングポイントを常に安定した位置に設定す
ることが可能になり、信頼性の高いデータ伝送が実現で
きる。

【図面の簡単な説明】

【図１】ＦＳＫ変調方式を採る一般的なＩＣカードをリ
ーダライタ装置に結合した状態を示すブロック図であ
る。

【図２】図１に示すＩＣカード１０のデータ受信動作を
説明する波形図である。

【図３】図１に示すＩＣカード１０のＣＰＵ１５によっ
て行われるデータ取込処理の従来の一般的な手順を示す
流れ図である。

【図４】図１に示すＩＣカード１０のＣＰＵ１５によっ
て行われるデータ取込処理の本発明に係る手順を示す流
れ図である。

【図５】１６進データ“ＦＦ”をＦＳＫ変調方式で伝送
した場合のサンプリングポイントの位置を示すダイヤグ
ラムである。

【図６】１６進データ“００”をＦＳＫ変調方式で伝送
した場合のサンプリングポイントの位置を示すダイヤグ
ラムである。

【符号の説明】

１０…ＩＣカード １１…コイル １２…入力バッファ １３…ＦＳＫ復調回路 １４…クロック生成回路 １５…ＣＰＵ １６…メモリ ２０…リーダライタ装置 ２１…コイル ＣＬＫ…クロック信号 Ｄ…データ Ｍ…変調波 Ｒ…受信信号 Ｓ…変調信号 Ｔ…送信信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１のビット状態を示す第１の周波数ｆ
   １と、第２のビット状態を示す第２の周波数ｆ２（ｆ２
   ＞ｆ１）と、を時間的に切り替えることにより、伝達さ
   れるべきデータを表現したＦＳＫ変調信号を用い、この
   ＦＳＫ変調信号により、データおよびクロック信号の供
   給を受けることができるように構成された情報記録媒体
   であって、 外部装置から与えられるＦＳＫ変調信号を受信する受信
   手段と、 前記ＦＳＫ変調信号を復調して、二値状態を示す受信信
   号を生成するＦＳＫ復調手段と、 前記ＦＳＫ変調信号に基づいてクロック信号を生成する
   クロック生成手段と、 前記クロック生成手段において生成されたクロック信号
   のサイクル数に基づく所定のサンプリング間隔で、前記
   受信信号をサンプリングし、伝達されるべきデータを１
   ビットずつ取り込むデータ取込手段と、 を備え、前記データ取込手段が、直前に取り込んだビッ
   トが前記第１のビット状態である場合には第１のサイク
   ル数ｎ１のサンプリング間隔で次のビットの取り込みを
   行い、直前に取り込んだビットが前記第２のビット状態
   である場合には第２のサイクル数ｎ２（ｎ２＞ｎ１）の
   サンプリング間隔で次のビットの取り込みを行うことを
   特徴とする情報記録媒体。
2. 【請求項２】 第１のビット状態を示す第１の周波数ｆ
   １と、第２のビット状態を示す第２の周波数ｆ２（ｆ２
   ＞ｆ１）と、を時間的に切り替えることにより、伝達す
   べきデータを表現したＦＳＫ変調信号を用い、このＦＳ
   Ｋ変調信号により、情報記録媒体に対してクロック信号
   の供給とデータ伝送とを行うデータ伝送方法であって、 外部装置から情報記録媒体に対して、前記ＦＳＫ変調信
   号を送信し、 前記情報記録媒体内では、受信したＦＳＫ変調信号を復
   調して二値状態を示す受信信号を生成するとともに、前
   記ＦＳＫ変調信号に基づいてクロック信号を生成し、こ
   のクロック信号のサイクル数に基づく所定のサンプリン
   グ間隔で、前記受信信号をサンプリングし、伝達される
   べきデータを１ビットずつ取り込むようにし、 この取り込みの際に、直前に取り込んだビットが前記第
   １のビット状態である場合には第１のサイクル数ｎ１の
   サンプリング間隔で次のビットの取り込みを行い、直前
   に取り込んだビットが前記第２のビット状態である場合
   には第２のサイクル数ｎ２（ｎ２＞ｎ１）のサンプリン
   グ間隔で次のビットの取り込みを行うことを特徴とする
   情報記録媒体に対するデータ伝送方法。