JP3510279B2 - アナログ−ディジタル・コンバータ較正システムおよび方法 - Google Patents
アナログ−ディジタル・コンバータ較正システムおよび方法Info
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- JP3510279B2 JP3510279B2 JP34856292A JP34856292A JP3510279B2 JP 3510279 B2 JP3510279 B2 JP 3510279B2 JP 34856292 A JP34856292 A JP 34856292A JP 34856292 A JP34856292 A JP 34856292A JP 3510279 B2 JP3510279 B2 JP 3510279B2
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- analog
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
- H03M1/1038—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
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- Radar Systems Or Details Thereof (AREA)
Description
【0001】
【産業上の利用分野】本発明は、較正手法に関し、特に
アナログ−ディジタル・コンバータ回路のための較正手
法に関する。
アナログ−ディジタル・コンバータ回路のための較正手
法に関する。
【0002】
【従来の技術】当技術において周知のように、レーダお
よび通信システムは一般に入力RF信号を受取り、この
信号を濾波しおそらくは時間ゲートし、この信号を一般
に中間周波数(IF)信号と呼ばれる更に低い周波数信
号にダウンコンバートするアナログ受信機を含む。受信
機の1つの特性は、受信機がリニア応答を提供し得る最
大および最小の信号レベル間の差として記述され得るそ
のダイナミック・レンジである。
よび通信システムは一般に入力RF信号を受取り、この
信号を濾波しおそらくは時間ゲートし、この信号を一般
に中間周波数(IF)信号と呼ばれる更に低い周波数信
号にダウンコンバートするアナログ受信機を含む。受信
機の1つの特性は、受信機がリニア応答を提供し得る最
大および最小の信号レベル間の差として記述され得るそ
のダイナミック・レンジである。
【0003】多くのレーダおよび通信システムはまた、
進歩したディジタル信号プロセッサを含む。アナログ信
号をこのアナログ信号のディジタル表示へ変換する場合
は、与えられたアナログ−ディジタル・コンバータ技術
によりできるだけ高い周波数において行うことが一般に
望ましい。このようなディジタル信号は、ディジタル信
号プロセッサへ送られる。このため、アナログ受信機
は、広いダイナミック・レンジを持つアナログ信号を直
接アナログ−ディジタル・コンバータ回路(以下本文に
おいては、ADC)へ提供する。
進歩したディジタル信号プロセッサを含む。アナログ信
号をこのアナログ信号のディジタル表示へ変換する場合
は、与えられたアナログ−ディジタル・コンバータ技術
によりできるだけ高い周波数において行うことが一般に
望ましい。このようなディジタル信号は、ディジタル信
号プロセッサへ送られる。このため、アナログ受信機
は、広いダイナミック・レンジを持つアナログ信号を直
接アナログ−ディジタル・コンバータ回路(以下本文に
おいては、ADC)へ提供する。
【0004】ADCは、アナログ信号が供給され、この
信号に応答してディジタル化された出力信号を生じる。
理想的には、このディジタル化出力信号は、アナログ入
力信号の正確な表示を行う。しかし、実際には、ADC
からのディジタル信号は正確にはアナログ信号を表わさ
ない。
信号に応答してディジタル化された出力信号を生じる。
理想的には、このディジタル化出力信号は、アナログ入
力信号の正確な表示を行う。しかし、実際には、ADC
からのディジタル信号は正確にはアナログ信号を表わさ
ない。
【0005】即ち、ADCは、典型的には受信機のダイ
ナミック・レンジより小さいダイナミック・レンジを有
し、そこに、アナログ信号が与えられる。例えば、大き
な振幅を持つアナログ入力信号が供給されると、ADC
は高調波歪みを有するディジタル出力信号を生じる。即
ち、ADCは、これに与えられる信号に対するリニア応
答ができない。更に、ADCはこれに与えられる連続レ
ンジのアナログ電圧レベルに対して離散的電圧レベルを
生じる故に、アナログ値とその量子化された表示との間
の差として定義され得るいわゆる量子化誤差が存在す
る。これらは、レーダおよび通信システムにおける誤差
の根源である。このため、ADCは、レーダおよび通信
システムの性能を制限する。
ナミック・レンジより小さいダイナミック・レンジを有
し、そこに、アナログ信号が与えられる。例えば、大き
な振幅を持つアナログ入力信号が供給されると、ADC
は高調波歪みを有するディジタル出力信号を生じる。即
ち、ADCは、これに与えられる信号に対するリニア応
答ができない。更に、ADCはこれに与えられる連続レ
ンジのアナログ電圧レベルに対して離散的電圧レベルを
生じる故に、アナログ値とその量子化された表示との間
の差として定義され得るいわゆる量子化誤差が存在す
る。これらは、レーダおよび通信システムにおける誤差
の根源である。このため、ADCは、レーダおよび通信
システムの性能を制限する。
【0006】それにも拘わらず、ディジタル化出力信号
は周知のようにディジタル信号プロセッサへ与えられ
る。このため、ADCはアナログ信号を受取り、その結
果、レーダおよび通信システムの他の部分へディジタル
化出力信号を与える。
は周知のようにディジタル信号プロセッサへ与えられ
る。このため、ADCはアナログ信号を受取り、その結
果、レーダおよび通信システムの他の部分へディジタル
化出力信号を与える。
【0007】しかし、多くの用途において、このような
ディジタル信号はしばしば歪められる。ADCにおける
量子化誤差は、多数のビットを有するADCを提供する
ことにより低減することができる。しかし、この手法
は、高調波歪みのため誤差の低減ができない。当技術に
おいて、与えられるアナログ信号に対するリニア応答を
有するADCを提供するため較正手法を用いることがで
きること、これによりADCの高調波歪みを低減するこ
とが知られている。
ディジタル信号はしばしば歪められる。ADCにおける
量子化誤差は、多数のビットを有するADCを提供する
ことにより低減することができる。しかし、この手法
は、高調波歪みのため誤差の低減ができない。当技術に
おいて、与えられるアナログ信号に対するリニア応答を
有するADCを提供するため較正手法を用いることがで
きること、これによりADCの高調波歪みを低減するこ
とが知られている。
【0008】T.A.ReboldおよびF.H.Ir
ons等の論文「A PhasePlane Appr
oach to the Compensation
of High−Speed Analog−to−D
igital Converters」(IEEE I
nternational Symposiumon
Circuits and Systems、1987
年発行)は、ADCを較正する手法について記載してい
る。この手法においては、信号源がアナログ受信機の入
力ポートに対して複数の正弦波較正信号(即ち、正弦波
信号)を逐次与える。ADCは、アナログ受信機の出力
ポートと接続される。複数の較正信号の各々は、ADC
のサンプル率と同期する周波数を持たねばならない。信
号源は、使用帯域における最大周波数と対応する周波数
を持ち、かつ最大許容システム仕様より低い歪み側波帯
を持つ較正信号を与える。ADCは、アナログ受信機か
ら正弦波較正信号を受取り、歪められたディジタル較正
正弦波をその出力端子に生じる。
ons等の論文「A PhasePlane Appr
oach to the Compensation
of High−Speed Analog−to−D
igital Converters」(IEEE I
nternational Symposiumon
Circuits and Systems、1987
年発行)は、ADCを較正する手法について記載してい
る。この手法においては、信号源がアナログ受信機の入
力ポートに対して複数の正弦波較正信号(即ち、正弦波
信号)を逐次与える。ADCは、アナログ受信機の出力
ポートと接続される。複数の較正信号の各々は、ADC
のサンプル率と同期する周波数を持たねばならない。信
号源は、使用帯域における最大周波数と対応する周波数
を持ち、かつ最大許容システム仕様より低い歪み側波帯
を持つ較正信号を与える。ADCは、アナログ受信機か
ら正弦波較正信号を受取り、歪められたディジタル較正
正弦波をその出力端子に生じる。
【0009】較正の間、補償プロセッサ(例えば、ディ
ジタル・コンピュータのCPU)は、基準正弦波を与
え、この基準正弦波から歪められた正弦波を差引く。即
ち、補償プロセッサは、ADCの出力ポートに与えられ
る各ディジタル信号を基準信号の対応部分から差引く。
歪められた正弦波または基準正弦波のいずれか一方の振
幅および時間的遅れは、これら2つの信号間の差を最小
化するように調整される。補償プロセッサはまた、所要
の時間間隔において歪められた正弦波の勾配を計算す
る。
ジタル・コンピュータのCPU)は、基準正弦波を与
え、この基準正弦波から歪められた正弦波を差引く。即
ち、補償プロセッサは、ADCの出力ポートに与えられ
る各ディジタル信号を基準信号の対応部分から差引く。
歪められた正弦波または基準正弦波のいずれか一方の振
幅および時間的遅れは、これら2つの信号間の差を最小
化するように調整される。補償プロセッサはまた、所要
の時間間隔において歪められた正弦波の勾配を計算す
る。
【0010】ADCの量子化雑音電力と対応する電圧レ
ベルを有する、一般にディザ雑音と呼ばれる雑音が、歪
められた正弦波に加算され、ADCの量子化誤差をラン
ダム化する。従って、結果を満足し得るよう平均化し、
これによりいわゆるディザ雑音により較正正弦波に誘起
するランダム・誤差を取除くため、測定が数回行われ
る。
ベルを有する、一般にディザ雑音と呼ばれる雑音が、歪
められた正弦波に加算され、ADCの量子化誤差をラン
ダム化する。従って、結果を満足し得るよう平均化し、
これによりいわゆるディザ雑音により較正正弦波に誘起
するランダム・誤差を取除くため、測定が数回行われ
る。
【0011】補償プロセッサは、歪められた正弦波と基
準正弦波間の平均誤差の値を計算する。次に、補償プロ
セッサは、補償メモリー(例えば、ランダム・アクセス
・メモリー、即ちRAM)における補償値として平均誤
差値を記憶する。上記の手法では、ADCの出力ポート
における出力信号の振幅および時間に対する振幅の変化
(即ち、勾配)を用いて、補償値が記憶される記憶場所
に対するアドレスを与える。即ち、振幅と勾配は一緒に
補償メモリーのアドレス場所と対応する。このように、
特定の振幅および勾配の値と対応する補償値は、対応す
る記憶場所に記憶される。このため、補償プロセッサ
は、ADCの出力ポートにおけるディジタル化較正信号
と基準信号間の差を測定することにより、補償値を補償
メモリーに与える。
準正弦波間の平均誤差の値を計算する。次に、補償プロ
セッサは、補償メモリー(例えば、ランダム・アクセス
・メモリー、即ちRAM)における補償値として平均誤
差値を記憶する。上記の手法では、ADCの出力ポート
における出力信号の振幅および時間に対する振幅の変化
(即ち、勾配)を用いて、補償値が記憶される記憶場所
に対するアドレスを与える。即ち、振幅と勾配は一緒に
補償メモリーのアドレス場所と対応する。このように、
特定の振幅および勾配の値と対応する補償値は、対応す
る記憶場所に記憶される。このため、補償プロセッサ
は、ADCの出力ポートにおけるディジタル化較正信号
と基準信号間の差を測定することにより、補償値を補償
メモリーに与える。
【0012】この較正法においては、各正弦波が比較的
少ない補償値を補償メモリーに与える。このため、補償
メモリーの各記憶場所に補償値を与えるためには異なる
振幅および周波数を持つ多くの正弦波が要求される。受
信機が受信モードで動作させられる時、ADCはその出
力ポートに誤差を有するディジタル化出力信号を与え
る。ディジタル化出力信号の振幅および勾配は、補償メ
モリーにおける記憶場所のアドレスと対応している。補
償メモリーの記憶場所に記憶された補償値がADCの出
力ポートへ与えられる。補償値は、誤差を持つディジタ
ル化出力信号に加算される。補償値はこのように、ディ
ジタル化出力信号の誤差を補償する。
少ない補償値を補償メモリーに与える。このため、補償
メモリーの各記憶場所に補償値を与えるためには異なる
振幅および周波数を持つ多くの正弦波が要求される。受
信機が受信モードで動作させられる時、ADCはその出
力ポートに誤差を有するディジタル化出力信号を与え
る。ディジタル化出力信号の振幅および勾配は、補償メ
モリーにおける記憶場所のアドレスと対応している。補
償メモリーの記憶場所に記憶された補償値がADCの出
力ポートへ与えられる。補償値は、誤差を持つディジタ
ル化出力信号に加算される。補償値はこのように、ディ
ジタル化出力信号の誤差を補償する。
【0013】この較正法は、3次歪みの如き積分非線形
性およびADCの量子化レベルにおける誤差の如き微分
非線形性の双方から結果として生じる誤差の補償を行
う。更に、入力信号のスルーレートと関連する歪みを補
正することができる。
性およびADCの量子化レベルにおける誤差の如き微分
非線形性の双方から結果として生じる誤差の補償を行
う。更に、入力信号のスルーレートと関連する歪みを補
正することができる。
【0014】
【発明が解決しようとする課題】しかし、従来の較正法
による1つの問題は、これが較正信号の周波数における
周波数を有するアナログ信号に対してのみADCのダイ
ナミック・レンジにおける改善を行うことである。この
ため、較正信号周波数以外の周波数を有する信号に対す
るADCのダイナミック・レンジを改善する手法を提供
することが望ましい。
による1つの問題は、これが較正信号の周波数における
周波数を有するアナログ信号に対してのみADCのダイ
ナミック・レンジにおける改善を行うことである。この
ため、較正信号周波数以外の周波数を有する信号に対す
るADCのダイナミック・レンジを改善する手法を提供
することが望ましい。
【0015】従来の試みによる第2の問題は、補償メモ
リーに充分な数の補償値を提供するには多くの時間を要
することである。これは、各個の正弦波較正信号が補償
メモリーに比較的少ない補償値を与える故である。この
ため、補償メモリーに充分な数の補償値を与えるために
は、それぞれ異なる振幅および(または)周波数を持つ
多くの個々の正弦波較正信号が要求される。
リーに充分な数の補償値を提供するには多くの時間を要
することである。これは、各個の正弦波較正信号が補償
メモリーに比較的少ない補償値を与える故である。この
ため、補償メモリーに充分な数の補償値を与えるために
は、それぞれ異なる振幅および(または)周波数を持つ
多くの個々の正弦波較正信号が要求される。
【0016】多くの用途、特に、レーダ・システムおよ
び通信システム用途は、リアルタイム・ベースで動作し
なければならない。このため、較正時間を最小化するこ
とが望ましい。
び通信システム用途は、リアルタイム・ベースで動作し
なければならない。このため、較正時間を最小化するこ
とが望ましい。
【0017】補償メモリーを充填するために要する時間
は、補償メモリーを軽くする、即ち比較的少ない補償値
を有する補償メモリーを提供することにより低減するこ
とができる。従って、補償プロセッサは、失われた補償
値の予測を行うため補償値間に内挿を行うことが可能で
ある。しかし、メモリーを軽くすることは、補償メモリ
ーにおける補償値が比較的少ない補償値を持つ補償メモ
リーの領域において比較的予期し得る場合にのみ可能で
ある。このため、軽薄化および内挿量を最小化するため
補償値の均一な分布を有する補償メモリーを提供するこ
とは望ましいことであろう。
は、補償メモリーを軽くする、即ち比較的少ない補償値
を有する補償メモリーを提供することにより低減するこ
とができる。従って、補償プロセッサは、失われた補償
値の予測を行うため補償値間に内挿を行うことが可能で
ある。しかし、メモリーを軽くすることは、補償メモリ
ーにおける補償値が比較的少ない補償値を持つ補償メモ
リーの領域において比較的予期し得る場合にのみ可能で
ある。このため、軽薄化および内挿量を最小化するため
補償値の均一な分布を有する補償メモリーを提供するこ
とは望ましいことであろう。
【0018】
【課題を解決するための手段】本発明によれば、較正回
路は、それぞれ既知の位相を持つアナログ信号を与える
出力ポートを有する複数の信号源と、各々が信号源の出
力ポートの対応する1つに結合された複数の入力ポート
と1つの出力ポートとを有する信号コンバイナ回路と、
1つの共通ポートと信号コンバイナ回路の出力ポートに
結合された少なくとも1つの分岐ポートとを有するスイ
ッチとを含む。較正回路は更に、スイッチの共通ポート
に結合された入力ポートと中央処理装置に結合された出
力ポートとを有するアナログ−ディジタル・コンバータ
回路と、中央処理装置に接続された第1の入力ポートと
アナログ−ディジタル・コンバータ回路の出力ポートに
結合された第2の入力ポートと1つの出力ポートとを有
する加算回路とを含む。中央処理装置(CPU)は、A
DCから与えられた第1のディジタル・ワード・ストリ
ームの実質的に誤差のない表示と対応する第2のディジ
タル・ワード・ストリームにより表わされる基準信号を
与える。CPUは、第1および第2のディジタル・ワー
ド・ストリーム間の差を計算し、差信号をメモリーの特
定の記憶場所に補償値として記憶する。この特定の記憶
場所のアドレスは、第1のディジタル・ワード・ストリ
ームの振幅値および勾配値と対応する。このような特定
の構成により、A/Dコンバータを較正する回路が提供
される。ADCは、既知の位相を持つ複数のアナログ信
号を受取り、この信号を複数のアナログ信号を表わす第
1のディジタル・ワード・ストリームに変換する。複数
のアナログ信号をADCに同時に与えることにより、多
数の異なる補償値を比較的短い期間内にメモリーに与え
ることができる。このため、高速な較正手法が提供され
る。更に、アナログ受信機がスイッチの共通ポートとA
DCの入力ポート間に配置されるならば、補償値がアナ
ログ受信機における誤差を補償する。更に、複数のアナ
ログ信号をADCの入力ポートに与えることにより、A
DCは比較的広い範囲の周波数にわたる信号の補償が可
能である。更にまた、較正回路は、ADCのダイナミッ
ク・レンジを増大する。
路は、それぞれ既知の位相を持つアナログ信号を与える
出力ポートを有する複数の信号源と、各々が信号源の出
力ポートの対応する1つに結合された複数の入力ポート
と1つの出力ポートとを有する信号コンバイナ回路と、
1つの共通ポートと信号コンバイナ回路の出力ポートに
結合された少なくとも1つの分岐ポートとを有するスイ
ッチとを含む。較正回路は更に、スイッチの共通ポート
に結合された入力ポートと中央処理装置に結合された出
力ポートとを有するアナログ−ディジタル・コンバータ
回路と、中央処理装置に接続された第1の入力ポートと
アナログ−ディジタル・コンバータ回路の出力ポートに
結合された第2の入力ポートと1つの出力ポートとを有
する加算回路とを含む。中央処理装置(CPU)は、A
DCから与えられた第1のディジタル・ワード・ストリ
ームの実質的に誤差のない表示と対応する第2のディジ
タル・ワード・ストリームにより表わされる基準信号を
与える。CPUは、第1および第2のディジタル・ワー
ド・ストリーム間の差を計算し、差信号をメモリーの特
定の記憶場所に補償値として記憶する。この特定の記憶
場所のアドレスは、第1のディジタル・ワード・ストリ
ームの振幅値および勾配値と対応する。このような特定
の構成により、A/Dコンバータを較正する回路が提供
される。ADCは、既知の位相を持つ複数のアナログ信
号を受取り、この信号を複数のアナログ信号を表わす第
1のディジタル・ワード・ストリームに変換する。複数
のアナログ信号をADCに同時に与えることにより、多
数の異なる補償値を比較的短い期間内にメモリーに与え
ることができる。このため、高速な較正手法が提供され
る。更に、アナログ受信機がスイッチの共通ポートとA
DCの入力ポート間に配置されるならば、補償値がアナ
ログ受信機における誤差を補償する。更に、複数のアナ
ログ信号をADCの入力ポートに与えることにより、A
DCは比較的広い範囲の周波数にわたる信号の補償が可
能である。更にまた、較正回路は、ADCのダイナミッ
ク・レンジを増大する。
【0019】本発明の別の特徴によれば、アナログ−デ
ィジタル・コンバータを較正する方法は、複数のアナロ
グ信号をアナログ−ディジタル・コンバータ回路の入力
ポートへ同時に送り、このアナログ信号を複数のアナロ
グ信号を表わす第1のディジタル・ワード・ストリーム
に変換して、アナログ−ディジタル・コンバータ回路の
出力ポートからのこの第1のディジタル・ワード・スト
リームを計算手段の入力ポートに結合するステップを含
む。本方法は更に、複数のアナログ信号の比較的誤差の
ない表示を表わす基準信号と対応する第2のディジタル
・ワード・ストリームを中央処理装置へ与えて、第1の
ディジタル・ワード・ストリームと第2のディジタル・
ワード・ストリームの対応部分との間の差を計算して差
信号と対応する第3のディジタル・ワード・ストリーム
を生じるステップを含む。このような特定手法により、
記憶された補償値の均一な分布を有するメモリーを介し
てアナログ−ディジタル・コンバータ回路(ADC)を
較正する方法が提供される。複数のアナログ信号は、ス
ペクトル表示において2つの側波帯抑圧キャリヤ信号の
形態を持つ1対の正弦波信号として与えられる。1対の
正弦波信号は、従来の単一の正弦波信号により与えられ
る補償値の数と比較して、更に多くの数の補償値を持つ
メモリーを提供する。更に、この1対の正弦波信号は、
従来の単一正弦波信号よりも更に均一な補償値の分布を
提供する。更にまた、補償メモリーの特定部分における
補償値が比較的予測可能な変化を持つ傾向があるため、
均一に全体に分布された多数の補償値を有する補償メモ
リーが望ましい。このため、比較的正確な補償値を生じ
るように2つの補償値間で内挿することは比較的容易で
ある。更に、アナログ信号対は、均一に分布された多数
の補償値を持つメモリーを提供するため必要な時間数を
最小化する。このため、高速な較正手法が提供される。
ィジタル・コンバータを較正する方法は、複数のアナロ
グ信号をアナログ−ディジタル・コンバータ回路の入力
ポートへ同時に送り、このアナログ信号を複数のアナロ
グ信号を表わす第1のディジタル・ワード・ストリーム
に変換して、アナログ−ディジタル・コンバータ回路の
出力ポートからのこの第1のディジタル・ワード・スト
リームを計算手段の入力ポートに結合するステップを含
む。本方法は更に、複数のアナログ信号の比較的誤差の
ない表示を表わす基準信号と対応する第2のディジタル
・ワード・ストリームを中央処理装置へ与えて、第1の
ディジタル・ワード・ストリームと第2のディジタル・
ワード・ストリームの対応部分との間の差を計算して差
信号と対応する第3のディジタル・ワード・ストリーム
を生じるステップを含む。このような特定手法により、
記憶された補償値の均一な分布を有するメモリーを介し
てアナログ−ディジタル・コンバータ回路(ADC)を
較正する方法が提供される。複数のアナログ信号は、ス
ペクトル表示において2つの側波帯抑圧キャリヤ信号の
形態を持つ1対の正弦波信号として与えられる。1対の
正弦波信号は、従来の単一の正弦波信号により与えられ
る補償値の数と比較して、更に多くの数の補償値を持つ
メモリーを提供する。更に、この1対の正弦波信号は、
従来の単一正弦波信号よりも更に均一な補償値の分布を
提供する。更にまた、補償メモリーの特定部分における
補償値が比較的予測可能な変化を持つ傾向があるため、
均一に全体に分布された多数の補償値を有する補償メモ
リーが望ましい。このため、比較的正確な補償値を生じ
るように2つの補償値間で内挿することは比較的容易で
ある。更に、アナログ信号対は、均一に分布された多数
の補償値を持つメモリーを提供するため必要な時間数を
最小化する。このため、高速な較正手法が提供される。
【0020】本発明の上記特徴ならびに本発明自体につ
いては、図面を参照する詳細な説明から更によく理解さ
れよう。
いては、図面を参照する詳細な説明から更によく理解さ
れよう。
【0021】
【実施例】まず図1において、入力ポート10aと出力
ポート10bとを有する受信システム10が、入力ポー
ト10aと結合された第1の分岐ポート14aを有する
第1のスイッチ14を含む。第2の分岐ポート14b
は、較正源16と結合される。較正源16は、本例で
は、各々が位相ロック回路17を介して一緒に位相ロッ
クされたN個の信号源161乃至16Nを含む。N個の信
号源161乃至16Nの各々は、予め定めた周波数と予め
定めた信号レベルとを持つ信号を与える。
ポート10bとを有する受信システム10が、入力ポー
ト10aと結合された第1の分岐ポート14aを有する
第1のスイッチ14を含む。第2の分岐ポート14b
は、較正源16と結合される。較正源16は、本例で
は、各々が位相ロック回路17を介して一緒に位相ロッ
クされたN個の信号源161乃至16Nを含む。N個の信
号源161乃至16Nの各々は、予め定めた周波数と予め
定めた信号レベルとを持つ信号を与える。
【0022】較正源16からのこのような信号の特定の
選択については、以下において図3、図4に関して更に
記述する。ここでは、信号源161乃至16Nのいずれか
1つまたは複数が信号を信号コンバイナ(結合器)15
に与えると言えば充分であろう。信号コンバイナ15
は、これに与えられた信号を組合わせて、この組合わせ
信号を出力ポート15aへ与える。雑音源19は、信号
コンバイナ15の出力ポート15aに対するADCの量
子化雑音電力と対応する電圧レベルを持つ、一般にディ
ザと呼ばれる雑音信号を生じる。このため、雑音が信号
コンバイナ15から与えられた組合わせ信号に加算され
る。
選択については、以下において図3、図4に関して更に
記述する。ここでは、信号源161乃至16Nのいずれか
1つまたは複数が信号を信号コンバイナ(結合器)15
に与えると言えば充分であろう。信号コンバイナ15
は、これに与えられた信号を組合わせて、この組合わせ
信号を出力ポート15aへ与える。雑音源19は、信号
コンバイナ15の出力ポート15aに対するADCの量
子化雑音電力と対応する電圧レベルを持つ、一般にディ
ザと呼ばれる雑音信号を生じる。このため、雑音が信号
コンバイナ15から与えられた組合わせ信号に加算され
る。
【0023】信号コンバイナの出力ポート15aは、ス
イッチ回路14の分岐ポート14bと結合される。この
ため、較正源16は、出力ポート16aにおいてスイッ
チ14の分岐ポート14bに対して複合較正信号(以下
本文では、較正信号)を与える。
イッチ回路14の分岐ポート14bと結合される。この
ため、較正源16は、出力ポート16aにおいてスイッ
チ14の分岐ポート14bに対して複合較正信号(以下
本文では、較正信号)を与える。
【0024】スイッチ14の共通ポート14cが、アナ
ログ受信機18の入力ポート18aと結合されている。
受信機18は、例えばミクサ(図示せず)の如き少なく
とも1つの非線形要素を含む。受信機18は、スイッチ
14からの信号ならびにLO信号源21からの端子18
cにおけるいわゆる局部発振器(LO)信号が送られ
る。受信機18は、周知のように、出力ポート18bに
ダウンコンバートされたアナログ信号を与える。受信機
18の出力ポート18bは、アナログ−ディジタル・コ
ンバータ回路20(以下本文では、ADC)の入力20
aと結合される。このため、受信機18は、ADC20
に対してアナログ信号を与える。
ログ受信機18の入力ポート18aと結合されている。
受信機18は、例えばミクサ(図示せず)の如き少なく
とも1つの非線形要素を含む。受信機18は、スイッチ
14からの信号ならびにLO信号源21からの端子18
cにおけるいわゆる局部発振器(LO)信号が送られ
る。受信機18は、周知のように、出力ポート18bに
ダウンコンバートされたアナログ信号を与える。受信機
18の出力ポート18bは、アナログ−ディジタル・コ
ンバータ回路20(以下本文では、ADC)の入力20
aと結合される。このため、受信機18は、ADC20
に対してアナログ信号を与える。
【0025】位相ロック回路17は、図示の如くLO信
号源21およびADC20と結合されて、信号源161
乃至16N、LO信号源21およびADC20間に同期
タイミングを生じる。
号源21およびADC20と結合されて、信号源161
乃至16N、LO信号源21およびADC20間に同期
タイミングを生じる。
【0026】ADC20は、入力20aに送られたアナ
ログ信号を受取り、出力ポート20bに前記アナログ信
号と対応するディジタル信号ストリームを与える。AD
C20の出力ポート20bは、補償プロセッサ22の入
力ポート22aと結合される。
ログ信号を受取り、出力ポート20bに前記アナログ信
号と対応するディジタル信号ストリームを与える。AD
C20の出力ポート20bは、補償プロセッサ22の入
力ポート22aと結合される。
【0027】補償プロセッサ22は、インターフェース
回路24(以下本文では、入力I/F)、双方向データ
・バス26、中央処理装置28(以下本文では、CP
U)、制御回路30、プロセッサ・メモリー32、補償
メモリー34、および出力インターフェース回路36
(以下本文では出力I/F)を含む。補償プロセッサ2
2の動作については、図2乃至図2Cに関して更に説明
する。ここでは、制御回路30が制御信号を制御線23
を介してN個の信号源161乃至16Nの各々に与えると
言えば充分であろう。制御回路30は、N個の信号源1
61乃至16Nの各々を選択的にオン/オフするために制
御信号を与える。このため、信号源161乃至16Nの予
め定めたものが、信号を信号コンバイナ15へ与える。
補償プロセッサ22は、ADC20から入力I/F24
を介してディジタル信号ストリームを受取り、これら信
号をデータ・バス26を介してCPU28へ与える。C
PU28は、図2乃至図2Cに関して以下に述べるよう
にある処理ステップを実施して、補償値を補償メモリー
34へ与える。補償メモリー34は、例えばランダム・
アクセス・メモリー(RAM)として設けられる。
回路24(以下本文では、入力I/F)、双方向データ
・バス26、中央処理装置28(以下本文では、CP
U)、制御回路30、プロセッサ・メモリー32、補償
メモリー34、および出力インターフェース回路36
(以下本文では出力I/F)を含む。補償プロセッサ2
2の動作については、図2乃至図2Cに関して更に説明
する。ここでは、制御回路30が制御信号を制御線23
を介してN個の信号源161乃至16Nの各々に与えると
言えば充分であろう。制御回路30は、N個の信号源1
61乃至16Nの各々を選択的にオン/オフするために制
御信号を与える。このため、信号源161乃至16Nの予
め定めたものが、信号を信号コンバイナ15へ与える。
補償プロセッサ22は、ADC20から入力I/F24
を介してディジタル信号ストリームを受取り、これら信
号をデータ・バス26を介してCPU28へ与える。C
PU28は、図2乃至図2Cに関して以下に述べるよう
にある処理ステップを実施して、補償値を補償メモリー
34へ与える。補償メモリー34は、例えばランダム・
アクセス・メモリー(RAM)として設けられる。
【0028】当業者は、CPU28、補償メモリー34
および制御回路30がケーブルまたは他のデータ伝送媒
体により電気的に結合された別個の回路構成要素として
提供されることが判るであろう。あるいはまた、CPU
28、補償メモリー34および制御回路30は、補償プ
ロセッサ22を提供するように物理的に集積することも
できる。更に、補償プロセッサ22を提供するため他の
コンピュータ・アーキテクチャを用いることもできる。
および制御回路30がケーブルまたは他のデータ伝送媒
体により電気的に結合された別個の回路構成要素として
提供されることが判るであろう。あるいはまた、CPU
28、補償メモリー34および制御回路30は、補償プ
ロセッサ22を提供するように物理的に集積することも
できる。更に、補償プロセッサ22を提供するため他の
コンピュータ・アーキテクチャを用いることもできる。
【0029】補償メモリー34は、第1の入力ポート2
9aにおいて加算回路29に対し補償値を与える。加算
回路29の第2の入力ポート29bは、ADC20の出
力ポート20bと結合される。加算回路29は、入力ポ
ート29a、29bに送られた信号を受取り、出力ポー
ト29cに出力信号を与える。この出力信号は、2つの
入力信号の和と対応する。加算回路29の出力ポート2
9cは、例えば周知のように、ディジタル信号プロセッ
サ30と結合される。
9aにおいて加算回路29に対し補償値を与える。加算
回路29の第2の入力ポート29bは、ADC20の出
力ポート20bと結合される。加算回路29は、入力ポ
ート29a、29bに送られた信号を受取り、出力ポー
ト29cに出力信号を与える。この出力信号は、2つの
入力信号の和と対応する。加算回路29の出力ポート2
9cは、例えば周知のように、ディジタル信号プロセッ
サ30と結合される。
【0030】受信システム10は、較正モードまたは受
信モードのいずれかで動作する。例えば、受信システム
10を較正モードに置くため、スイッチ回路14は共通
ポート14cと分岐ポート14b間に接続を行い、この
分岐ポートが較正源16とアナログ受信機18間に信号
経路を提供する。
信モードのいずれかで動作する。例えば、受信システム
10を較正モードに置くため、スイッチ回路14は共通
ポート14cと分岐ポート14b間に接続を行い、この
分岐ポートが較正源16とアナログ受信機18間に信号
経路を提供する。
【0031】較正モードでは、較正源16がスイッチ1
4を介して受信機18に対する入力信号として較正信号
を与える。受信機18は、この較正信号に応答して、出
力ポート18bに周波数変換(例えば、ダウンコンバー
ト)された較正信号を与える。受信機18は、予め定め
た周波数を持つ周波数変換較正信号を生じる。受信機1
8の出力ポート18bに与えられる較正信号の最大電圧
レベルは、ADC20の入力20aにおける最大許容入
力電圧レベル(以下本文では、フルスケール電圧レベ
ル)と対応していなければならない。
4を介して受信機18に対する入力信号として較正信号
を与える。受信機18は、この較正信号に応答して、出
力ポート18bに周波数変換(例えば、ダウンコンバー
ト)された較正信号を与える。受信機18は、予め定め
た周波数を持つ周波数変換較正信号を生じる。受信機1
8の出力ポート18bに与えられる較正信号の最大電圧
レベルは、ADC20の入力20aにおける最大許容入
力電圧レベル(以下本文では、フルスケール電圧レベ
ル)と対応していなければならない。
【0032】図3、図4と関連して更に論述するよう
に、本発明における較正源16は、1対あるいは複数対
の実質的に純粋な正弦波信号を持つ較正信号を生じる。
スペクトル的表示においては、このような1対の正弦波
信号は両側波帯抑圧搬送波信号(即ち、各々が特定の周
波数の1対のスペクトル線)の形態を有する。ここで
は、2つの正弦波信号の電圧レベルがADC20の入力
20aに同位相で加算される時、結果として得る電圧レ
ベルはADC20のいわゆるフルスケール電圧レベルと
実質的に対応する筈であると言えば充分であろう。
に、本発明における較正源16は、1対あるいは複数対
の実質的に純粋な正弦波信号を持つ較正信号を生じる。
スペクトル的表示においては、このような1対の正弦波
信号は両側波帯抑圧搬送波信号(即ち、各々が特定の周
波数の1対のスペクトル線)の形態を有する。ここで
は、2つの正弦波信号の電圧レベルがADC20の入力
20aに同位相で加算される時、結果として得る電圧レ
ベルはADC20のいわゆるフルスケール電圧レベルと
実質的に対応する筈であると言えば充分であろう。
【0033】ADC20は、入力20aでアナログ較正
信号を受取り、出力ポート20bでディジタル化較正信
号を与える。しかし、実際のアナログ−ディジタル・コ
ンバータ回路は、歪みを含むこのようなアナログ信号の
ディジタル表示を生じる。
信号を受取り、出力ポート20bでディジタル化較正信
号を与える。しかし、実際のアナログ−ディジタル・コ
ンバータ回路は、歪みを含むこのようなアナログ信号の
ディジタル表示を生じる。
【0034】これも図3、図4に関して更に論述するよ
うに、補償プロセッサ22は、このようなディジタル信
号における歪みを補償する補償値を計算する。ここで
は、補償プロセッサ22が理想的な較正信号(即ち、歪
みを持たない較正信号)と対応する基準信号を生じ、歪
みを含む較正信号と基準信号のディジタル表示間の差を
測定すると言えば充分であろう。
うに、補償プロセッサ22は、このようなディジタル信
号における歪みを補償する補償値を計算する。ここで
は、補償プロセッサ22が理想的な較正信号(即ち、歪
みを持たない較正信号)と対応する基準信号を生じ、歪
みを含む較正信号と基準信号のディジタル表示間の差を
測定すると言えば充分であろう。
【0035】補償プロセッサ22は、基準信号から較正
信号のディジタル表示を差引いて補償値を生じる。この
差引きに先立ち、誤差のある較正信号と基準信号は、誤
差のある較正信号および基準信号が不整合である時に生
じる差信号における誤差を最小化するように時間的に整
合される。補償プロセッサ22は、この差信号を補償メ
モリー34に対して補償値として与える。
信号のディジタル表示を差引いて補償値を生じる。この
差引きに先立ち、誤差のある較正信号と基準信号は、誤
差のある較正信号および基準信号が不整合である時に生
じる差信号における誤差を最小化するように時間的に整
合される。補償プロセッサ22は、この差信号を補償メ
モリー34に対して補償値として与える。
【0036】CPU28は、この補償値を補償メモリー
34の特定の記憶場所に格納する。各特定場所は、指標
(インデックス)と一般に呼ばれる2つの特定の値によ
り識別される。第1の指標は、特定のサンプル点におい
てADC20により与えられるディジタル信号の電圧振
幅と対応する。第2の指標は、特定のサンプル点におけ
るディジタル信号の勾配と対応する。補償プロセッサ
は、周知の手法を用いて図2に関して論述されるよう
に、ディジタル信号の勾配を計算する。
34の特定の記憶場所に格納する。各特定場所は、指標
(インデックス)と一般に呼ばれる2つの特定の値によ
り識別される。第1の指標は、特定のサンプル点におい
てADC20により与えられるディジタル信号の電圧振
幅と対応する。第2の指標は、特定のサンプル点におけ
るディジタル信号の勾配と対応する。補償プロセッサ
は、周知の手法を用いて図2に関して論述されるよう
に、ディジタル信号の勾配を計算する。
【0037】受信システム10を受信モードに置くため
に、スイッチ回路14が共通ポート14cと分岐ポート
14a間に接続を提供する。受信モードでは、受信シス
テム10の入力ポート10aに送られる信号がスイッチ
14の分岐ポート14aと結合される。このような信号
は、後にこのスイッチの共通ポート14cへ送られる。
アナログ受信機18は、スイッチ14の共通ポート14
cから入力信号を受取り、ADC20に対してダウンコ
ンバートされたアナログ信号を与える。
に、スイッチ回路14が共通ポート14cと分岐ポート
14a間に接続を提供する。受信モードでは、受信シス
テム10の入力ポート10aに送られる信号がスイッチ
14の分岐ポート14aと結合される。このような信号
は、後にこのスイッチの共通ポート14cへ送られる。
アナログ受信機18は、スイッチ14の共通ポート14
cから入力信号を受取り、ADC20に対してダウンコ
ンバートされたアナログ信号を与える。
【0038】ADC20は、入力20aに送られたアナ
ログ信号を受取り、出力ポート20bにおいて前記アナ
ログ信号と対応するディジタル信号ストリームを与え
る。ADC20は、出力ポート20bからのディジタル
信号を補償プロセッサの入力ポート22aおよび加算回
路29の入力ポート29bへ与える。
ログ信号を受取り、出力ポート20bにおいて前記アナ
ログ信号と対応するディジタル信号ストリームを与え
る。ADC20は、出力ポート20bからのディジタル
信号を補償プロセッサの入力ポート22aおよび加算回
路29の入力ポート29bへ与える。
【0039】更に図2に関して論述するように、受信モ
ードにおいては、CPU28が送られるディジタル信号
の振幅および勾配の値(即ち、指標)を計算するに必要
な処理を行う。CPU28は、次に、前記振幅および勾
配の値を補償メモリー34に与える。
ードにおいては、CPU28が送られるディジタル信号
の振幅および勾配の値(即ち、指標)を計算するに必要
な処理を行う。CPU28は、次に、前記振幅および勾
配の値を補償メモリー34に与える。
【0040】先に述べたように、CPU28から与えら
れた振幅および勾配の値が補償メモリー34の特定の記
憶場所を識別する。理想的な場合は、補償メモリー34
の各記憶場所が補償値を保持する。
れた振幅および勾配の値が補償メモリー34の特定の記
憶場所を識別する。理想的な場合は、補償メモリー34
の各記憶場所が補償値を保持する。
【0041】その結果、補償メモリー34は、これに送
られた振幅/勾配の値と対応する補償値をデータ・バス
26に与える。この補償値は、データ・バス26に沿っ
て出力I/F36へ送られる。この補償値は、出力I/
F36から加算回路29の入力ポート29bへ送られ
る。
られた振幅/勾配の値と対応する補償値をデータ・バス
26に与える。この補償値は、データ・バス26に沿っ
て出力I/F36へ送られる。この補償値は、出力I/
F36から加算回路29の入力ポート29bへ送られ
る。
【0042】加算回路29は、入力ポート29a、29
bへ送られた入力信号を受取り、出力ポート29cに出
力信号を与える。この出力信号は、入力ポート29a、
29bへ送られた入力信号の和と対応する。
bへ送られた入力信号を受取り、出力ポート29cに出
力信号を与える。この出力信号は、入力ポート29a、
29bへ送られた入力信号の和と対応する。
【0043】このように、受信システム10が受信モー
ドで動作する時、受取った信号のディジタル表示がAD
Cの出力ポート20bから加算回路29の入力ポート2
9aへ送られる。同様に、補償プロセッサ22は、補償
値を加算回路29の入力端子29bへ送る。加算回路2
9は、これに送られた信号を受取り、出力ポート29c
にディジタル出力信号を与える。従って、出力ポート2
9cに与えられたディジタル出力信号は補償されたディ
ジタル出力信号と対応する。
ドで動作する時、受取った信号のディジタル表示がAD
Cの出力ポート20bから加算回路29の入力ポート2
9aへ送られる。同様に、補償プロセッサ22は、補償
値を加算回路29の入力端子29bへ送る。加算回路2
9は、これに送られた信号を受取り、出力ポート29c
にディジタル出力信号を与える。従って、出力ポート2
9cに与えられたディジタル出力信号は補償されたディ
ジタル出力信号と対応する。
【0044】理想的な場合は、この補償値がディジタル
入力信号における歪み即ち誤差を補償する。従って、加
算回路29の出力ポート29cに与えられたディジタル
信号は、入力ポート29bに与えられたディジタル信号
の実質的に誤差のないバージョンと対応する。
入力信号における歪み即ち誤差を補償する。従って、加
算回路29の出力ポート29cに与えられたディジタル
信号は、入力ポート29bに与えられたディジタル信号
の実質的に誤差のないバージョンと対応する。
【0045】その後補償されたディジタル信号は、例え
ば周知のように加算回路29の出力ポート29cからデ
ィジタル信号プロセッサ31へ送られる。
ば周知のように加算回路29の出力ポート29cからデ
ィジタル信号プロセッサ31へ送られる。
【0046】次に、図2、図3および図4において、補
償プロセッサ22(図1)の動作を制御する一連の命令
の概要を示す一連のフロー図が示される。
償プロセッサ22(図1)の動作を制御する一連の命令
の概要を示す一連のフロー図が示される。
【0047】本例では「処理ブロック」として示される
ブロック・エレメント(図2のエレメント42に典型化
される)は、コンピュータのソフトウエア命令あるいは
命令グループを示す。本例では「判断ブロック」として
示されるひし形のエレメント(図2のエレメント40に
典型化される)は、処理ブロックにより示されるコンピ
ュータのソフトウエア命令の実行を行うコンピュータ・
ソフトウエア命令または命令グループを表わす。図2、
図3および図4のフロー図は、特定のコンピュータのプ
ログラミング言語の構文を示すものではない。その代わ
り、各フロー図は、補償プロセッサ22から要求される
処理を実行するコンピュータ・ソフトウエアを生成する
ため当業者が要求する機能的情報を示す。ループおよび
変数の初期化および一時的な変数の使用の如き多くのル
ーチン・プログラム要素は示されないことに注意すべき
である。
ブロック・エレメント(図2のエレメント42に典型化
される)は、コンピュータのソフトウエア命令あるいは
命令グループを示す。本例では「判断ブロック」として
示されるひし形のエレメント(図2のエレメント40に
典型化される)は、処理ブロックにより示されるコンピ
ュータのソフトウエア命令の実行を行うコンピュータ・
ソフトウエア命令または命令グループを表わす。図2、
図3および図4のフロー図は、特定のコンピュータのプ
ログラミング言語の構文を示すものではない。その代わ
り、各フロー図は、補償プロセッサ22から要求される
処理を実行するコンピュータ・ソフトウエアを生成する
ため当業者が要求する機能的情報を示す。ループおよび
変数の初期化および一時的な変数の使用の如き多くのル
ーチン・プログラム要素は示されないことに注意すべき
である。
【0048】まず図2において、補償プロセッサ22に
対する「主要ルーチン」は、判断ブロック40を含む。
この判断ブロック40は、補償プロセッサ22(図1)
に対する受信および較正動作のいずれかのモードを選択
する。このような決定は、補償プロセッサ22(図1)
に与えられる種々のファクタの1つまたは全てに従って
行われる。これらのファクタは、例えば固定時間間隔ま
たは外部データを含むがこれに限定されない。このよう
な決定のベースについては、本文では論述しない。ここ
では、補償プロセッサ22(図1)が較正モードで動作
するならば、補償プロセッサ22(図1)は図3、図4
のフロー図と関連して記述されるプログラムの流れを持
つ「較正ルーチン」を実行すると言えば充分であろう。
対する「主要ルーチン」は、判断ブロック40を含む。
この判断ブロック40は、補償プロセッサ22(図1)
に対する受信および較正動作のいずれかのモードを選択
する。このような決定は、補償プロセッサ22(図1)
に与えられる種々のファクタの1つまたは全てに従って
行われる。これらのファクタは、例えば固定時間間隔ま
たは外部データを含むがこれに限定されない。このよう
な決定のベースについては、本文では論述しない。ここ
では、補償プロセッサ22(図1)が較正モードで動作
するならば、補償プロセッサ22(図1)は図3、図4
のフロー図と関連して記述されるプログラムの流れを持
つ「較正ルーチン」を実行すると言えば充分であろう。
【0049】しかし、補償プロセッサ22(図1)が受
信モードで動作するならば、処理ブロック42が、AD
C20(図1)から補償プロセッサ22(図1)へ送ら
れるディジタル信号の振幅および勾配の値を決定する。
信モードで動作するならば、処理ブロック42が、AD
C20(図1)から補償プロセッサ22(図1)へ送ら
れるディジタル信号の振幅および勾配の値を決定する。
【0050】当業者は、ディジタル信号の勾配が種々の
方法で計算できることを認識されよう。例えば、周知の
ように、ADC20へ送られる信号の勾配を計算するた
め第2のADC(図示せず)がADC20(図1)と並
列に配置される。あるいはまた、補償プロセッサは、い
わゆる「状態空間」法の如き周知の手法、即ち式1に示
される中心差分式を用いてディジタル信号の勾配を計算
することができる。即ち、 Vk(・)=(Vk+1−Vk-1)/2T (式1) 式1において、項Vk(・)は、サンプル時間kにおけ
るディジタル信号の勾配の予測値と対応する。項Vk+1
は時間(k+1)における電圧単位のディジタル信号の
電圧と対応する。項Vk-1は、サンプル時間(k−1)
における電圧単位のディジタル信号の電圧レベルと対応
する。項Tは、サンプル時間1/fsと対応し、fsはA
DC20(図1)のサンプリング周波数である。無論、
ディジタル信号の勾配を計算する他の方法もまた使用で
きる。
方法で計算できることを認識されよう。例えば、周知の
ように、ADC20へ送られる信号の勾配を計算するた
め第2のADC(図示せず)がADC20(図1)と並
列に配置される。あるいはまた、補償プロセッサは、い
わゆる「状態空間」法の如き周知の手法、即ち式1に示
される中心差分式を用いてディジタル信号の勾配を計算
することができる。即ち、 Vk(・)=(Vk+1−Vk-1)/2T (式1) 式1において、項Vk(・)は、サンプル時間kにおけ
るディジタル信号の勾配の予測値と対応する。項Vk+1
は時間(k+1)における電圧単位のディジタル信号の
電圧と対応する。項Vk-1は、サンプル時間(k−1)
における電圧単位のディジタル信号の電圧レベルと対応
する。項Tは、サンプル時間1/fsと対応し、fsはA
DC20(図1)のサンプリング周波数である。無論、
ディジタル信号の勾配を計算する他の方法もまた使用で
きる。
【0051】処理ブロック44に示される如き補償プロ
セッサ22(図1)により行われる次のステップは、補
償メモリー34(図1)からの補償値の検索を含む。C
PU28(図1)は、振幅および勾配の値を用いて所要
の補償値を持つ補償メモリー34(図1)の特定の記憶
場所をアクセスする。即ち、振幅および勾配の値を一緒
に用いて、補償メモリー34(図1)における特定の記
憶場所を識別する。特定の記憶場所がある補償値を含ま
なければ、CPU28(図1)が補償値を持つ最も近い
記憶場所を識別する。
セッサ22(図1)により行われる次のステップは、補
償メモリー34(図1)からの補償値の検索を含む。C
PU28(図1)は、振幅および勾配の値を用いて所要
の補償値を持つ補償メモリー34(図1)の特定の記憶
場所をアクセスする。即ち、振幅および勾配の値を一緒
に用いて、補償メモリー34(図1)における特定の記
憶場所を識別する。特定の記憶場所がある補償値を含ま
なければ、CPU28(図1)が補償値を持つ最も近い
記憶場所を識別する。
【0052】補償値を持つ最も近い記憶場所は、例えば
ピタゴラスの定理に基いて選択することができる。補償
値を持つ最も近いセルを選択するために、他の方法もま
た使用できる。
ピタゴラスの定理に基いて選択することができる。補償
値を持つ最も近いセルを選択するために、他の方法もま
た使用できる。
【0053】処理ブロック46においては、補償メモリ
ー34が、選択された補償値をデータ・バス26(図
1)へ与える。この補償値は、その後出力I/F36
(図1)を介して加算回路の入力ポート29aへ送られ
る。図1に関して先に述べたように、加算回路29(図
1)は後でこの補償値を加算回路29の第2の入力ポー
ト29bに与えられるディジタル信号に加算する。
ー34が、選択された補償値をデータ・バス26(図
1)へ与える。この補償値は、その後出力I/F36
(図1)を介して加算回路の入力ポート29aへ送られ
る。図1に関して先に述べたように、加算回路29(図
1)は後でこの補償値を加算回路29の第2の入力ポー
ト29bに与えられるディジタル信号に加算する。
【0054】判断ブロック48は、プログラムの流れを
主ルーチンの開始点へ戻すか、あるいは主ルーチンを終
了するループを実現する。
主ルーチンの開始点へ戻すか、あるいは主ルーチンを終
了するループを実現する。
【0055】次に図3において、フロー図は、補償メモ
リー34(図1)に記憶された補償値を得るため較正モ
ードにおいて補償プロセッサ22で行われる望ましい処
理を示す。
リー34(図1)に記憶された補償値を得るため較正モ
ードにおいて補償プロセッサ22で行われる望ましい処
理を示す。
【0056】処理ブロック52は、信号源161乃至1
6N(図1)の1つあるいはその複数から較正信号を与
えるため制御線23(図1)に制御信号を与える。望ま
しい試みでは、較正源16(図1)が1対の正弦波信号
を与える。このため、較正源16は、第1の対の正弦波
信号に差の周波数を持ち予め定めた電圧レベルを持つこ
の1対の信号の各信号を与える。特定の周波数の選択に
ついては以下に更に記述する。
6N(図1)の1つあるいはその複数から較正信号を与
えるため制御線23(図1)に制御信号を与える。望ま
しい試みでは、較正源16(図1)が1対の正弦波信号
を与える。このため、較正源16は、第1の対の正弦波
信号に差の周波数を持ち予め定めた電圧レベルを持つこ
の1対の信号の各信号を与える。特定の周波数の選択に
ついては以下に更に記述する。
【0057】処理ブロック54および判断ブロック56
は、補償プロセッサ22が予め定めた数のデータ・サン
プルを集めるループを実現する。即ち、CPU28は最
初にADCの出力ポート20bからN個の較正信号サン
プルを集める。次に、CPU28はプロセッサ・メモリ
ー32(図1)にN個のデータ・サンプルを格納する。
較正信号の更にN個のデータ・サンプルが集められて、
測定されたデータの平均値を与える。N個のデータの結
果として得る各セットは、CPU28により位相が整合
されねばならない。即ち、CPUは、N個のデータ・サ
ンプルの各セットを位相整合するに必要な処理ステップ
を実行する。このため、N個のデータ・サンプルの結果
として得るセットが、CPU28により前に位相整合さ
れプロセッサ・メモリー32に格納された存在するN個
のデータ・サンプルに加算される。
は、補償プロセッサ22が予め定めた数のデータ・サン
プルを集めるループを実現する。即ち、CPU28は最
初にADCの出力ポート20bからN個の較正信号サン
プルを集める。次に、CPU28はプロセッサ・メモリ
ー32(図1)にN個のデータ・サンプルを格納する。
較正信号の更にN個のデータ・サンプルが集められて、
測定されたデータの平均値を与える。N個のデータの結
果として得る各セットは、CPU28により位相が整合
されねばならない。即ち、CPUは、N個のデータ・サ
ンプルの各セットを位相整合するに必要な処理ステップ
を実行する。このため、N個のデータ・サンプルの結果
として得るセットが、CPU28により前に位相整合さ
れプロセッサ・メモリー32に格納された存在するN個
のデータ・サンプルに加算される。
【0058】判断ブロック58に示される如くこれ以上
のデータ・サンプルを集めない判定がなされると、CP
U28は、N個のデータ・サンプルの算術平均を計算す
る。例えば、Nが512のデータ点と対応し、信号が5
12のデータ点の各々において4回サンプリングされる
ならば、512のデータ点の1つの平均値が、データ点
と対応する4つのサンプルを加算して4で除すことによ
り与えられる。このように、各データ点の平均値を得る
ことができる。
のデータ・サンプルを集めない判定がなされると、CP
U28は、N個のデータ・サンプルの算術平均を計算す
る。例えば、Nが512のデータ点と対応し、信号が5
12のデータ点の各々において4回サンプリングされる
ならば、512のデータ点の1つの平均値が、データ点
と対応する4つのサンプルを加算して4で除すことによ
り与えられる。このように、各データ点の平均値を得る
ことができる。
【0059】この手法は、雑音の変化を低減して、異な
る時点における較正信号と共に取られた4つのデータ・
サンプルの平均値を与える。このため、このプロセスは
一般にデータの時間的平均法と呼ばれる。
る時点における較正信号と共に取られた4つのデータ・
サンプルの平均値を与える。このため、このプロセスは
一般にデータの時間的平均法と呼ばれる。
【0060】処理ブロック60においては、CPU28
は平均化されたN個のデータ・サンプルについて高速フ
ーリエ変換(FFT)を行う。FFTは、信号の時間ド
メイン表示からの入力データを信号の周波数ドメイン表
示へ変換する。
は平均化されたN個のデータ・サンプルについて高速フ
ーリエ変換(FFT)を行う。FFTは、信号の時間ド
メイン表示からの入力データを信号の周波数ドメイン表
示へ変換する。
【0061】処理ブロック62において、CPU28
は、FFTの結果から振幅および位相の情報を取出す。
は、FFTの結果から振幅および位相の情報を取出す。
【0062】較正源16(図1)が奇数あるいは偶数の
FFT周波数ビン(bin)により分けられた周波数を
もつ信号対を与えることに注意すべきである。例えば、
ADC20が10メガヘルツ(MHz)のサンプル率を
持ち、プロセッサ・メモリー32が512のデータ点を
保持するならば、1つのいわゆるFFT周波数ビンの周
波数帯域は19.53125キロヘルツ(KHz)(即
ち、10MHz/512)と対応する。このため、各周
波数ビンの大きさは、高速フーリエ変換の実行に用いら
れるデータ点の数に依存する。
FFT周波数ビン(bin)により分けられた周波数を
もつ信号対を与えることに注意すべきである。例えば、
ADC20が10メガヘルツ(MHz)のサンプル率を
持ち、プロセッサ・メモリー32が512のデータ点を
保持するならば、1つのいわゆるFFT周波数ビンの周
波数帯域は19.53125キロヘルツ(KHz)(即
ち、10MHz/512)と対応する。このため、各周
波数ビンの大きさは、高速フーリエ変換の実行に用いら
れるデータ点の数に依存する。
【0063】F1が第1の正弦波信号の周波数と対応
し、F2が第2の正弦波信号の周波数と対応し、BWが
1つのFFT周波数ビンの周波数帯域と対応するなら
ば、2つの正弦波信号の周波数分離(S)は、下式によ
り決定することができる。即ち、 S=(F2−F1)/BW もしSが偶数の整数と対応するならば、信号は偶数個の
FFT周波数ビンで分けられる。同様に、奇数の整数と
対応するSは、周波数F1、F2を持つ2つの信号を分け
る奇数個のFFT周波数を表わす。2つの正弦波信号の
各々の周波数は、無論、ADC20(図1)により受入
れられる周波数範囲内になければならない。実験結果
は、奇数のFFT周波数ビンにより分けられた周波数を
有する信号が、偶数の周波数ビンにより分けられた周波
数を有する信号より補償メモリー34(図1)における
補償値の更に均一な分布を与えることを示した。このた
め、奇数個のFFT周波数ビンで分けられた周波数を有
する2つの信号を得ることが望ましい。
し、F2が第2の正弦波信号の周波数と対応し、BWが
1つのFFT周波数ビンの周波数帯域と対応するなら
ば、2つの正弦波信号の周波数分離(S)は、下式によ
り決定することができる。即ち、 S=(F2−F1)/BW もしSが偶数の整数と対応するならば、信号は偶数個の
FFT周波数ビンで分けられる。同様に、奇数の整数と
対応するSは、周波数F1、F2を持つ2つの信号を分け
る奇数個のFFT周波数を表わす。2つの正弦波信号の
各々の周波数は、無論、ADC20(図1)により受入
れられる周波数範囲内になければならない。実験結果
は、奇数のFFT周波数ビンにより分けられた周波数を
有する信号が、偶数の周波数ビンにより分けられた周波
数を有する信号より補償メモリー34(図1)における
補償値の更に均一な分布を与えることを示した。このた
め、奇数個のFFT周波数ビンで分けられた周波数を有
する2つの信号を得ることが望ましい。
【0064】処理ブロック64は、基準較正信号を与え
る。ここで、FFTから取出された振幅および位相デー
タは、基準較正信号を得るため使用された数学的定数を
与える。例えば、式2により2つの正弦波信号を数学的
に記述することができる。即ち、 S(t)=A1sin(w1t+φ1)+A2sin(w2t+φ2) (式2) 但し、A1、A2は2つの正弦波信号の振幅と対応し、w
1、w2は2つの正弦波信号のラジアン周波数と対応し、
φ1、φ2は正弦波信号の位相項と対応し、tは時間変数
と対応する。このため、FFTはA1、A2、φ1および
φ2を与える。このため、CPU28は、例えば式2を
用いて、1対のアナログ正弦波信号に対する基準信号を
与える。
る。ここで、FFTから取出された振幅および位相デー
タは、基準較正信号を得るため使用された数学的定数を
与える。例えば、式2により2つの正弦波信号を数学的
に記述することができる。即ち、 S(t)=A1sin(w1t+φ1)+A2sin(w2t+φ2) (式2) 但し、A1、A2は2つの正弦波信号の振幅と対応し、w
1、w2は2つの正弦波信号のラジアン周波数と対応し、
φ1、φ2は正弦波信号の位相項と対応し、tは時間変数
と対応する。このため、FFTはA1、A2、φ1および
φ2を与える。このため、CPU28は、例えば式2を
用いて、1対のアナログ正弦波信号に対する基準信号を
与える。
【0065】処理ブロック66に示されるように、CP
U28(図1)は、ディジタル較正信号を基準較正信号
から差引く。2つの信号間の差は、補償値と対応する。
U28(図1)は、ディジタル較正信号を基準較正信号
から差引く。2つの信号間の差は、補償値と対応する。
【0066】処理ブロック68は、例えば、処理ブロッ
ク42(図2)に関して先に述べた如き中心差分式の如
き当業者には周知の手法を用いて、ADC20から与え
られるディジタル信号の勾配を計算する。
ク42(図2)に関して先に述べた如き中心差分式の如
き当業者には周知の手法を用いて、ADC20から与え
られるディジタル信号の勾配を計算する。
【0067】処理ブロック70は、ADC出力信号の振
幅および勾配の値を用いて補償メモリー34に補償値を
格納して補償メモリー34におけるアドレス場所を与え
る。
幅および勾配の値を用いて補償メモリー34に補償値を
格納して補償メモリー34におけるアドレス場所を与え
る。
【0068】判断ブロック72では、CPU28(図
1)がその時の振幅および勾配情報により指定された記
憶場所が補償値を含むかどうかを知るため調べる。この
記憶場所が既に補償値を含むならば、処理ブロック74
に示されるように、2つの値は数学的に平均化され、平
均値が補償メモリー34(図1)の記憶場所に格納され
る。
1)がその時の振幅および勾配情報により指定された記
憶場所が補償値を含むかどうかを知るため調べる。この
記憶場所が既に補償値を含むならば、処理ブロック74
に示されるように、2つの値は数学的に平均化され、平
均値が補償メモリー34(図1)の記憶場所に格納され
る。
【0069】判断ブロック76に示されるように、新し
い較正信号が与えられるかどうかについて判断が行われ
る。この判定は、使用可能な較正時間量、あるいは例え
ば格納された補償値を持つ補償メモリー34(図1)に
おける記憶場所の百分率を含むがこれに限定されない種
々のファクタに基く。別の較正信号を与える判定が行わ
れるならば、処理ブロック52において処理が再び始ま
る。別の較正信号を与える判定が行われるならば、制御
が較正ルーチンから再び主ルーチンへ移される。
い較正信号が与えられるかどうかについて判断が行われ
る。この判定は、使用可能な較正時間量、あるいは例え
ば格納された補償値を持つ補償メモリー34(図1)に
おける記憶場所の百分率を含むがこれに限定されない種
々のファクタに基く。別の較正信号を与える判定が行わ
れるならば、処理ブロック52において処理が再び始ま
る。別の較正信号を与える判定が行われるならば、制御
が較正ルーチンから再び主ルーチンへ移される。
【0070】このように、図3のフロー図は、第1の対
の周波数と、望ましくは補償メモリー34に補償値を与
える第2の異なる対の周波数を持つ第2の対の正弦波信
号を有する第1の対の正弦波信号を与えるため、補償プ
ロセッサ22(図1)において行われた処理を示す。第
1の対の正弦波は、例えば奇数個の周波数ビンで分けら
れた周波数を有する。同様に、第2の対の信号は、異な
る奇数個の周波数ビンにより分けられることが望ましい
周波数を持つ。各対の正弦波信号の最大電圧振幅は、同
位相で加えられる時、ADCの最大許容入力電圧と対応
する筈である。
の周波数と、望ましくは補償メモリー34に補償値を与
える第2の異なる対の周波数を持つ第2の対の正弦波信
号を有する第1の対の正弦波信号を与えるため、補償プ
ロセッサ22(図1)において行われた処理を示す。第
1の対の正弦波は、例えば奇数個の周波数ビンで分けら
れた周波数を有する。同様に、第2の対の信号は、異な
る奇数個の周波数ビンにより分けられることが望ましい
周波数を持つ。各対の正弦波信号の最大電圧振幅は、同
位相で加えられる時、ADCの最大許容入力電圧と対応
する筈である。
【0071】補償メモリーの特定部分における補償値が
比較的予期し得る変化を持つ傾向があるため、全体的に
均一に分布された多数の補償値を持つ補償メモリーが望
ましい。このため、第3の比較的正確な補償値を生じる
ように2つの補償値間で内挿(補間)することは比較的
容易である。
比較的予期し得る変化を持つ傾向があるため、全体的に
均一に分布された多数の補償値を持つ補償メモリーが望
ましい。このため、第3の比較的正確な補償値を生じる
ように2つの補償値間で内挿(補間)することは比較的
容易である。
【0072】較正信号が奇数個のFFT周波数ビンで分
けられた周波数を持つ1対の実質的に純粋な正弦波信号
を含む時、全体的に均一に分布した多数の補償値を持つ
補償メモリーを結果として得る。偶数個の周波数ビンに
より分けられた周波数を持つ1対の正弦波信号から生じ
る補償メモリーにおける補償値の分布は、冗長データ
(即ち、特定の記憶場所における多数の補償値)を結果
として生じ、このため、補償値が格納された記憶場所が
比較的少ない補償メモリーを提供する。
けられた周波数を持つ1対の実質的に純粋な正弦波信号
を含む時、全体的に均一に分布した多数の補償値を持つ
補償メモリーを結果として得る。偶数個の周波数ビンに
より分けられた周波数を持つ1対の正弦波信号から生じ
る補償メモリーにおける補償値の分布は、冗長データ
(即ち、特定の記憶場所における多数の補償値)を結果
として生じ、このため、補償値が格納された記憶場所が
比較的少ない補償メモリーを提供する。
【0073】10メガ・サンプル/秒のサンプリング率
を持つ、米国ミネソタ州Norwoodに所在するAn
alog Devices社製の12ビットのAD90
05アナログ−ディジタル・コンバータ回路について図
3で述べた本発明の較正法を用いてテストを行った。こ
の較正法は、512点の高速フーリエ変換を用いて実現
された。図8の未補償の周波数スペクトルを図9の補償
された周波数スペクトルと比較することにより判るよう
に、また図8乃至図10に関して更に記述するように、
この手法は、1対の信号に対して0.5メガヘルツの帯
域幅にわたって13dBのダイナミック・レンジの増加
をもたらすものである。
を持つ、米国ミネソタ州Norwoodに所在するAn
alog Devices社製の12ビットのAD90
05アナログ−ディジタル・コンバータ回路について図
3で述べた本発明の較正法を用いてテストを行った。こ
の較正法は、512点の高速フーリエ変換を用いて実現
された。図8の未補償の周波数スペクトルを図9の補償
された周波数スペクトルと比較することにより判るよう
に、また図8乃至図10に関して更に記述するように、
この手法は、1対の信号に対して0.5メガヘルツの帯
域幅にわたって13dBのダイナミック・レンジの増加
をもたらすものである。
【0074】更に、12ビットのアナログ−ディジタル
・コンバータの各状態に対する補償値を得るためには、
典型的に約16,000,000の補償値(即ち、212
の振幅および212の勾配)、および各補償値と対応する
記憶場所を必要とする。従来の較正法を用いて各記憶場
所に1つの補償値を与えるためには、異なる振幅を持つ
約2,048の正弦波信号と、平均化する各振幅毎に4
回のテストを必要とし、結果として8,192回のテス
トをもたらす。このため、1回のテスト当たり0.1秒
で較正信号に対する切換えおよび沈静時間を許容するに
は、各記憶場所に1つの補償値を得るため13.6分を
要する。
・コンバータの各状態に対する補償値を得るためには、
典型的に約16,000,000の補償値(即ち、212
の振幅および212の勾配)、および各補償値と対応する
記憶場所を必要とする。従来の較正法を用いて各記憶場
所に1つの補償値を与えるためには、異なる振幅を持つ
約2,048の正弦波信号と、平均化する各振幅毎に4
回のテストを必要とし、結果として8,192回のテス
トをもたらす。このため、1回のテスト当たり0.1秒
で較正信号に対する切換えおよび沈静時間を許容するに
は、各記憶場所に1つの補償値を得るため13.6分を
要する。
【0075】本発明の較正法を用い、12ビットのA/
Dコンバータを用いてテストを行い、1,024の補償
値を持つ補償メモリーが提供されるならば、この手法が
妥当な結果をもたらすことを発見した。1,024の補
償値を得るためには、正弦波信号を持つ2つの較正信号
と、較正信号当たり4回のテストを必要とし、合計8回
のテストをもたらす結果となる。テスト当たり0.1秒
として、本発明の較正法は1,024の補償を得るため
0.8秒を要する。
Dコンバータを用いてテストを行い、1,024の補償
値を持つ補償メモリーが提供されるならば、この手法が
妥当な結果をもたらすことを発見した。1,024の補
償値を得るためには、正弦波信号を持つ2つの較正信号
と、較正信号当たり4回のテストを必要とし、合計8回
のテストをもたらす結果となる。テスト当たり0.1秒
として、本発明の較正法は1,024の補償を得るため
0.8秒を要する。
【0076】次に図4において、フロー図は補償メモリ
ー34に対して補償値を与える較正モードの間補償プロ
セッサ22において行われる別の一連の処理ステップを
示している。
ー34に対して補償値を与える較正モードの間補償プロ
セッサ22において行われる別の一連の処理ステップを
示している。
【0077】処理ブロック50は、較正源を提供する信
号源の電力レベルをセットする。この電力レベルがセッ
トされた後、判断ブロック51が、予め定めた閾値電力
レベルより電力レベルが低いかどうかを知るため検査す
る。この閾値電力レベルの選択については、以下におい
て更に述べる。ここでは、電力レベルが閾値電力レベル
より大きければ、較正源が処理ブロック52′に示され
る如き1つの正弦波信号として較正信号を与えると言え
ば充分であろう。しかし、電力レベルが閾値電力レベル
より低ければ、較正源が処理ブロック52″に示される
如き1対の正弦波信号として較正信号を与える。
号源の電力レベルをセットする。この電力レベルがセッ
トされた後、判断ブロック51が、予め定めた閾値電力
レベルより電力レベルが低いかどうかを知るため検査す
る。この閾値電力レベルの選択については、以下におい
て更に述べる。ここでは、電力レベルが閾値電力レベル
より大きければ、較正源が処理ブロック52′に示され
る如き1つの正弦波信号として較正信号を与えると言え
ば充分であろう。しかし、電力レベルが閾値電力レベル
より低ければ、較正源が処理ブロック52″に示される
如き1対の正弦波信号として較正信号を与える。
【0078】処理ブロック54′および判断ブロック5
6′により実現されるループは、図3に関して述べた処
理ブロック54および判断ブロック56と同じ機能を行
う。図4のフロー図において、処理ブロック58(図
3)は任意に含めることができるが省かれていることに
注目されたい。図4のフロー図において起生しブロック
60′〜76′において記載される残りの処理は、図3
に関して述べ、ブロック60〜76(図3)に述べたも
のと同じである。
6′により実現されるループは、図3に関して述べた処
理ブロック54および判断ブロック56と同じ機能を行
う。図4のフロー図において、処理ブロック58(図
3)は任意に含めることができるが省かれていることに
注目されたい。図4のフロー図において起生しブロック
60′〜76′において記載される残りの処理は、図3
に関して述べ、ブロック60〜76(図3)に述べたも
のと同じである。
【0079】ADCのフルスケール信号レベルより低い
0デシベル(0dBfs)から始める単一の正弦波テス
トを行い、次いでいわゆるフルスケール信号レベル(−
6dBfs)より低い6dBと対応する電力レベルに達
するまで、1dBのステップにおける較正信号の電力レ
ベルを減分することにより、補償メモリーに対する補償
を得るため図4の試みを用いた。各電力レベルで、補償
プロセッサがN個のデータ点を集める。これらのデータ
点から、基準正弦波が計算される。補償プロセッサが、
基準正弦波および正弦波の対応するデータ点間の差を測
定し、差信号を補償メモリーに補償値として格納する。
0デシベル(0dBfs)から始める単一の正弦波テス
トを行い、次いでいわゆるフルスケール信号レベル(−
6dBfs)より低い6dBと対応する電力レベルに達
するまで、1dBのステップにおける較正信号の電力レ
ベルを減分することにより、補償メモリーに対する補償
を得るため図4の試みを用いた。各電力レベルで、補償
プロセッサがN個のデータ点を集める。これらのデータ
点から、基準正弦波が計算される。補償プロセッサが、
基準正弦波および正弦波の対応するデータ点間の差を測
定し、差信号を補償メモリーに補償値として格納する。
【0080】図5を少し参照して、補償メモリーの記憶
場所が補償メモリーに格納される補償値の場所のX−Y
プロットを提供するためマップされた。ADCの最下位
ビット(LSB)の単位におけるADC出力信号の振幅
はX軸に沿ってプロットされ、中心差分式により計算さ
れた如きADCの出力信号の勾配はY軸に沿ってプロッ
トされた。
場所が補償メモリーに格納される補償値の場所のX−Y
プロットを提供するためマップされた。ADCの最下位
ビット(LSB)の単位におけるADC出力信号の振幅
はX軸に沿ってプロットされ、中心差分式により計算さ
れた如きADCの出力信号の勾配はY軸に沿ってプロッ
トされた。
【0081】図5に示されるように、補償メモリーの記
憶場所がX−Yプロットを提供するためマップされる
時、補償値が補償メモリーのX−Yプロットにおける実
験的な特性からADCへ与えられた大きな信号レベルか
ら得られた。図5は、従来の方法(即ち、1つの正弦波
較正信号)を用いて得られる補償メモリーにおける補償
値の場所を示す。補償値が補償メモリーのX−Yプロッ
トにおける実験的特性を形成することに注目されたい。
ADCの非線形応答が、測定された補償値により与えら
れる楕円と理論的な補償値(図示せず)により与えられ
る楕円との間の偏差を生じる。
憶場所がX−Yプロットを提供するためマップされる
時、補償値が補償メモリーのX−Yプロットにおける実
験的な特性からADCへ与えられた大きな信号レベルか
ら得られた。図5は、従来の方法(即ち、1つの正弦波
較正信号)を用いて得られる補償メモリーにおける補償
値の場所を示す。補償値が補償メモリーのX−Yプロッ
トにおける実験的特性を形成することに注目されたい。
ADCの非線形応答が、測定された補償値により与えら
れる楕円と理論的な補償値(図示せず)により与えられ
る楕円との間の偏差を生じる。
【0082】再び図4において、小さな振幅および勾配
値を持つ較正信号が目的とする補償メモリーに生じるこ
れら補償値は、ADCの1つ以下のLSBだけ変化する
振幅を有する。更に、補償値の振幅はやや平滑な状態で
変化する。このため、このような補償値間で内挿するこ
とは比較的容易であり、小さな信号条件に対する較正信
号は従来の単一正弦波較正法に必要とされる多数のテス
トは不要である。
値を持つ較正信号が目的とする補償メモリーに生じるこ
れら補償値は、ADCの1つ以下のLSBだけ変化する
振幅を有する。更に、補償値の振幅はやや平滑な状態で
変化する。このため、このような補償値間で内挿するこ
とは比較的容易であり、小さな信号条件に対する較正信
号は従来の単一正弦波較正法に必要とされる多数のテス
トは不要である。
【0083】大きな振幅を持つ較正信号は、1つの最下
位ビット(LSB)より大きい振幅変化を持ち、明瞭に
定義されない補償メモリーのX−Yプロットにおける実
験的特性を持つ補償値を生じる。このため、大きな振幅
を持つ信号に対しては、可能な最も均一な状態を得るた
めには、単一正弦波テストが適当である。
位ビット(LSB)より大きい振幅変化を持ち、明瞭に
定義されない補償メモリーのX−Yプロットにおける実
験的特性を持つ補償値を生じる。このため、大きな振幅
を持つ信号に対しては、可能な最も均一な状態を得るた
めには、単一正弦波テストが適当である。
【0084】1対の正弦波信号からなる較正信号の代わ
りに1つの正弦波信号からなる較正信号を得るための基
準値として1つのLSBと対応する補償値の振幅変化を
用いることは、単一の正弦波較正信号が0dBfs(d
Bフルスケール)から−6dBfsの範囲内の振幅を持
つ較正信号に対して必要であるが、−6dBfsより小
さい振幅を持つ較正信号に対しては、1対の正弦波信号
からなる較正信号が使用できることを示唆する。即ち、
本例では閾値電力レベルは−6dBfsに対応する。こ
の概念の適用は無論特定のADC回路の非線形性に依存
し、異なる閾値電力レベルの使用も無論可能である。
りに1つの正弦波信号からなる較正信号を得るための基
準値として1つのLSBと対応する補償値の振幅変化を
用いることは、単一の正弦波較正信号が0dBfs(d
Bフルスケール)から−6dBfsの範囲内の振幅を持
つ較正信号に対して必要であるが、−6dBfsより小
さい振幅を持つ較正信号に対しては、1対の正弦波信号
からなる較正信号が使用できることを示唆する。即ち、
本例では閾値電力レベルは−6dBfsに対応する。こ
の概念の適用は無論特定のADC回路の非線形性に依存
し、異なる閾値電力レベルの使用も無論可能である。
【0085】次に図6によれば、同図は図3の較正アル
ゴリズムにより与えられる補償値を持つ補償メモリーに
格納された補償値の位置を示す。較正信号は、奇数個の
周波数ビンにより分けられた周波数を持つ2つの正弦波
信号から与えられる。本例では、第1の対の正弦波信号
が5つの周波数ビンにより分けられ、第2の対の正弦波
信号は11の周波数ビンにより分けられている。
ゴリズムにより与えられる補償値を持つ補償メモリーに
格納された補償値の位置を示す。較正信号は、奇数個の
周波数ビンにより分けられた周波数を持つ2つの正弦波
信号から与えられる。本例では、第1の対の正弦波信号
が5つの周波数ビンにより分けられ、第2の対の正弦波
信号は11の周波数ビンにより分けられている。
【0086】図7は、図3の較正アルゴリズムにより与
えられる補償メモリーに格納された補償値の位置を示し
ている。しかし、本例では較正信号は偶数個の周波数ビ
ンにより分けられた周波数を持つ2つの正弦波信号から
与えられる。本例では、第1の対の信号が2つの周波数
ビンにより分けられ、第2の対の正弦波信号が8つの周
波数ビンにより分けられる。
えられる補償メモリーに格納された補償値の位置を示し
ている。しかし、本例では較正信号は偶数個の周波数ビ
ンにより分けられた周波数を持つ2つの正弦波信号から
与えられる。本例では、第1の対の信号が2つの周波数
ビンにより分けられ、第2の対の正弦波信号が8つの周
波数ビンにより分けられる。
【0087】次に図8乃至図10において、図8はAD
Cの出力ポートに与えられる未補償信号のスペクトル表
示を示す。図9は、図6の補償メモリーに格納された補
償値から行われる補償後の信号を示す。図8の高調波信
号H1乃至HNが図9における減少した振幅レベルで与え
られることに注目されたい。図10は、図7の補償メモ
リーに格納された補償値から与えられる補償信号を示し
ている。図12、図13の各々において図11の高調波
信号H1乃至HNがそれぞれ図12、図13における減少
した振幅で与えられることに注目されたい。
Cの出力ポートに与えられる未補償信号のスペクトル表
示を示す。図9は、図6の補償メモリーに格納された補
償値から行われる補償後の信号を示す。図8の高調波信
号H1乃至HNが図9における減少した振幅レベルで与え
られることに注目されたい。図10は、図7の補償メモ
リーに格納された補償値から与えられる補償信号を示し
ている。図12、図13の各々において図11の高調波
信号H1乃至HNがそれぞれ図12、図13における減少
した振幅で与えられることに注目されたい。
【0088】次に図11乃至図13において、図11
は、1対の入力信号の未補償の周波数スペクトルのスペ
クトル表示を示す。図12は、図6の補償メモリーから
与えられた補償値を用いて補償された周波数スペクトル
を示している。図13は、図7の補償メモリーを用いる
補償スペクトルを示している。
は、1対の入力信号の未補償の周波数スペクトルのスペ
クトル表示を示す。図12は、図6の補償メモリーから
与えられた補償値を用いて補償された周波数スペクトル
を示している。図13は、図7の補償メモリーを用いる
補償スペクトルを示している。
【0089】本発明の望ましい実施態様について記載し
たが、当業者には、本発明の概念を盛込んだ他の実施態
様を使用できることが明らかであろう。従って、これら
の実施態様は開示された実施態様に限定されるべきでは
なく、頭書の特許請求の範囲によってのみ限定されるべ
きものと考えられる。
たが、当業者には、本発明の概念を盛込んだ他の実施態
様を使用できることが明らかであろう。従って、これら
の実施態様は開示された実施態様に限定されるべきでは
なく、頭書の特許請求の範囲によってのみ限定されるべ
きものと考えられる。
【図1】本発明によるアナログ−ディジタル・コンバー
タおよび較正回路を有するRF受信システムを示すブロ
ック図である。
タおよび較正回路を有するRF受信システムを示すブロ
ック図である。
【図2】図1のA/Dコンバータ回路から与えられるデ
ィジタル信号を補償する際に行われる諸ステップを示す
フローチャートである。
ィジタル信号を補償する際に行われる諸ステップを示す
フローチャートである。
【図3】図1の較正回路に対する補償値を与えて図1の
A/Dコンバータにより生じる誤差を補償する際に行わ
れる諸ステップを示すフローチャートである。
A/Dコンバータにより生じる誤差を補償する際に行わ
れる諸ステップを示すフローチャートである。
【図4】図1の較正回路に対する補償値を与えて図1の
A/Dコンバータにより生じる誤差を補償する際に行わ
れる諸ステップを示すフローチャートである。
A/Dコンバータにより生じる誤差を補償する際に行わ
れる諸ステップを示すフローチャートである。
【図5】A/Dコンバータの出力信号対図1のA/Dコ
ンバータに対する補償値面を表わすA/Dコンバータ出
力信号の振幅の勾配を示すグラフである。
ンバータに対する補償値面を表わすA/Dコンバータ出
力信号の振幅の勾配を示すグラフである。
【図6】A/Dコンバータの出力信号対図1のA/Dコ
ンバータに対する補償値面を表わすA/Dコンバータ出
力信号の振幅の勾配を示すグラフである。
ンバータに対する補償値面を表わすA/Dコンバータ出
力信号の振幅の勾配を示すグラフである。
【図7】A/Dコンバータの出力信号対図1のA/Dコ
ンバータに対する補償値面を表わすA/Dコンバータ出
力信号の振幅の勾配を示すグラフである。
ンバータに対する補償値面を表わすA/Dコンバータ出
力信号の振幅の勾配を示すグラフである。
【図8】未補償信号の周波数スペクトルの振幅対周波数
の関係を示すグラフである。
の関係を示すグラフである。
【図9】補償信号の周波数スペクトルの振幅対周波数の
関係を示すグラフである。
関係を示すグラフである。
【図10】補償信号の周波数スペクトルの振幅対周波数
の関係を示すグラフである。
の関係を示すグラフである。
【図11】本発明の別の実施例に対する未補償信号の周
波数スペクトルの振幅対周波数の関係を示すグラフであ
る。
波数スペクトルの振幅対周波数の関係を示すグラフであ
る。
【図12】本発明の別の実施例に対する補償信号の周波
数スペクトルの振幅対周波数の関係を示すグラフであ
る。
数スペクトルの振幅対周波数の関係を示すグラフであ
る。
【図13】本発明の別の実施例に対する補償信号の周波
数スペクトルの振幅対周波数の関係を示すグラフであ
る。
数スペクトルの振幅対周波数の関係を示すグラフであ
る。
10 受信システム
10a 入力ポート
10b 出力ポート
14 スイッチ回路
15 信号結合器
16 較正源
161〜16N 信号源
17 位相ロック回路
18 アナログ受信機
19 雑音源
20 アナログ−ディジタル・コンバータ回路
21 LO信号源
22 補償プロセッサ
24 入力インターフェース(I/F)回路
26 双方向性データ・バス
28 中央処理装置(CPU)
29 加算回路
30 制御回路
31 ディジタル信号プロセッサ
32 プロセッサ・メモリー
34 補償メモリー
36 出力インターフェース(I/F)回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 リチャード・ダブリュー・バリアー
アメリカ合衆国マサチューセッツ州
01450,グロトン,ホイッツ・ワーフ・
ロード 35
(72)発明者 スティーヴン・ジー・ラビット
アメリカ合衆国マサチューセッツ州
02155,メドフォード,カーネイ・スト
リート 21
(56)参考文献 DENT,A.C. et al,L
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alog−to−Digital Co
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speed analog−to−di
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NAL SYMPOSIUM ON C
IRCUITS AND SYSTEM
S,米国,vol.2,p455−458
(58)調査した分野(Int.Cl.7,DB名)
H03M 1/00 - 1/88
Claims (12)
- 【請求項1】 複数の信号を同時に供給する複数の信号
源であって、各々が出力ポートを有し、既知の位相を持
つ信号を提供する複数の信号源と、 複数の入力ポート及び1つの出力ポートとを有し、該入
力ポートの各々が前記信号源の出力ポートの対応するも
のに結合された信号コンバイナ回路と、 1つの共通ポートと、前記信号コンバイナ回路の前記出
力ポートに結合された少なくとも1つの分岐ポートとを
有するスイッチと、 前記共通ポートに結合された入力ポートと、出力ポート
とを有するアナログ−ディジタル・コンバータ回路と、 前記アナログ−ディジタル・コンバータの出力ポートに
結合された中央処理装置と、 前記中央処理装置に結合された第1の入力ポートと、前
記アナログ−ディジタル・コンバータ回路の出力ポート
に結合された第2の入力ポートと、出力ポートとを有す
る加算回路と、 補償メモリーと、を備え、 前記中央処理装置が、前記アナログ−ディジタル・コン
バータ回路から与えられた第2のディジタル・ワード・
ストリームの実質的に誤差のない表示と対応する第1の
ディジタル・ワード・ストリームにより表わされる基準
信号を提供し、前記中央処理装置が、第1および第2の
ディジタル・ワード・ストリーム間の差信号を計算し
て、該差信号を補償値として前記補償メモリーに記憶
し、 前記中央処理装置が、前記第2のディジタル・ワード・
ストリームからのディジタル・ワードの振幅値および勾
配値に従って前記補償メモリーの記憶場所のアドレスを
計算する、較正回路。 - 【請求項2】 前記複数の信号源の各々と結合され、前
記アナログ−ディジタル・コンバータと結合された位相
ロック回路を更に備えた請求項1記載の較正回路。 - 【請求項3】 前記中央処理装置と結合され、前記加算
回路と結合されたメモリーを更に備えた請求項2記載の
較正回路。 - 【請求項4】 前記信号コンバイナ回路の出力ポートと
結合された雑音源を更に備えた請求項3記載の較正回
路。 - 【請求項5】 前記スイッチの共通ポートに結合された
入力ポートと、前記アナログ−ディジタル・コンバータ
回路の入力ポートに結合された出力ポートと、LO信号
ポートとを有するアナログ受信機と、 前記アナログ受信機のLO信号対に結合された出力ポー
トを有するLO信号源とを更に設け、該LO信号源が前
記位相ロック回路に結合される、請求項4記載の較正回
路。 - 【請求項6】 前記加算回路の出力ポートと結合された
ディジタル信号プロセッサを更に備えた請求項5記載の
較正回路。 - 【請求項7】 アナログ−ディジタル・コンバータ回路
を較正する方法であって、 各々が異なる周波数を持ち、予め定めた電力レベルを持
つ複数のアナログ信号を同時に与えるステップと、 前記複数のアナログ信号を表わす第1のディジタル・ワ
ード・ストリームに前記アナログ信号を変換するステッ
プと、 前記複数のアナログ信号の比較的誤差のない表示を表わ
す基準信号を示す第2のディジタル・ワード・ストリー
ムを与えるステップと、 前記第1のディジタル・ワード・ストリームと、前記第
2のディジタル・ワード・ストリームの対応する部分と
の間の差を計算して、差信号を示す第3のディジタル・
ワード・ストリームを提供するステップと、 メモリーに差信号を示すディジタル・ワードを記憶する
ステップ、を含み、該メモリーに差信号を示すディジタ
ル・ワードを記憶する前記ステップが、 前記差信号を示すディジタル・ワードの各々に対する勾
配値を計算し、 前記差信号を示すディジタル・ワードの各々に対する振
幅値を計算し、 前記振幅値および勾配値を前記メモリーの特定の記憶場
所のアドレスに変換し、 前記差信号を示すディジタル・ワードを前記特定の記憶
場所に格納する、 ステップを含む方法。 - 【請求項8】 前記複数のアナログ入力信号が1対のア
ナログ信号と対応する請求項7記載の方法。 - 【請求項9】 前記差信号を示すディジタル・ワードの
各々に対する振幅値を計算するステップが、前記ディジ
タル化信号に対する平均振幅値を計算するステップを含
む請求項8記載の方法。 - 【請求項10】 アナログ−ディジタル・コンバータ回
路における奇数個の周波数ビンと対応する周波数分離を
有する前記複数のアナログ信号が提供される、請求項9
記載の方法。 - 【請求項11】 各信号が既知の位相関係を有するとと
もに、各信号が異なる周波数及び予め定めた電力レベル
を有する複数のアナログ信号を同時に提供する手段と、 前記アナログ信号を同時に提供する手段に応答して、前
記複数のアナログ信号を、該複数のアナログ信号を示す
第1のディジタル・ワード・ストリームに変換する手段
と、 前記複数のアナログ信号の実質的に誤差のない表示を表
す基準信号を示す第2のディジタル・ワード・ストリー
ムを提供する手段と、 前記変換手段及び第2のディジタル・ワード・ストリー
ムを提供する手段に応答して、前記複数のアナログ信号
と基準信号と間の差を示す第3のディジタル・ワード・
ストリームを計算する手段と、 前記計算手段及び変換手段に結合されるメモリーと、 前記計算手段及び変換手段に応答して、差信号を示すデ
ィジタル・ワードを前記メモリに記憶する手段と、を備
え、該記憶手段が、 前記計算手段に応答し、前記差信号を示すディジタル・
ワードの各々に対する勾配値を計算する手段と、 前記計算手段に応答し、前記差信号を示すディジタル・
ワードの各々に対する振幅値を計算する手段と、 前記計算手段に応答し、前記振幅値および勾配値を前記
メモリーの特定の記憶場所のアドレスに変換する手段
と、 前記計算手段に応答し、前記差信号を示すディジタル・
ワードを前記特定の記憶場所に記憶する手段と、を含む
回路。 - 【請求項12】 前記変換手段に結合される第1の入力
ポートと前記メモリに結合される第2の入力ポートとを
有し、前記変換手段からのディジタル・ワード・ストリ
ームと第3のディジタル・ワード・ストリームとの和を
表す出力信号を提供する加算手段を更に備えた請求項1
1記載の回路。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/815,713 US5266951A (en) | 1991-12-30 | 1991-12-30 | Analog to digital converter calibration system and method of operation |
US815713 | 1991-12-30 |
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Publication Number | Publication Date |
---|---|
JPH05276037A JPH05276037A (ja) | 1993-10-22 |
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Family
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
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