JP3510279B2 - アナログ−ディジタル・コンバータ較正システムおよび方法 - Google Patents

アナログ−ディジタル・コンバータ較正システムおよび方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、較正手法に関し、特に
アナログ−ディジタル・コンバータ回路のための較正手
法に関する。
【０００２】
【従来の技術】当技術において周知のように、レーダお
よび通信システムは一般に入力ＲＦ信号を受取り、この
信号を濾波しおそらくは時間ゲートし、この信号を一般
に中間周波数（ＩＦ）信号と呼ばれる更に低い周波数信
号にダウンコンバートするアナログ受信機を含む。受信
機の１つの特性は、受信機がリニア応答を提供し得る最
大および最小の信号レベル間の差として記述され得るそ
のダイナミック・レンジである。
【０００３】多くのレーダおよび通信システムはまた、
進歩したディジタル信号プロセッサを含む。アナログ信
号をこのアナログ信号のディジタル表示へ変換する場合
は、与えられたアナログ−ディジタル・コンバータ技術
によりできるだけ高い周波数において行うことが一般に
望ましい。このようなディジタル信号は、ディジタル信
号プロセッサへ送られる。このため、アナログ受信機
は、広いダイナミック・レンジを持つアナログ信号を直
接アナログ−ディジタル・コンバータ回路（以下本文に
おいては、ＡＤＣ）へ提供する。
【０００４】ＡＤＣは、アナログ信号が供給され、この
信号に応答してディジタル化された出力信号を生じる。
理想的には、このディジタル化出力信号は、アナログ入
力信号の正確な表示を行う。しかし、実際には、ＡＤＣ
からのディジタル信号は正確にはアナログ信号を表わさ
ない。
【０００５】即ち、ＡＤＣは、典型的には受信機のダイ
ナミック・レンジより小さいダイナミック・レンジを有
し、そこに、アナログ信号が与えられる。例えば、大き
な振幅を持つアナログ入力信号が供給されると、ＡＤＣ
は高調波歪みを有するディジタル出力信号を生じる。即
ち、ＡＤＣは、これに与えられる信号に対するリニア応
答ができない。更に、ＡＤＣはこれに与えられる連続レ
ンジのアナログ電圧レベルに対して離散的電圧レベルを
生じる故に、アナログ値とその量子化された表示との間
の差として定義され得るいわゆる量子化誤差が存在す
る。これらは、レーダおよび通信システムにおける誤差
の根源である。このため、ＡＤＣは、レーダおよび通信
システムの性能を制限する。
【０００６】それにも拘わらず、ディジタル化出力信号
は周知のようにディジタル信号プロセッサへ与えられ
る。このため、ＡＤＣはアナログ信号を受取り、その結
果、レーダおよび通信システムの他の部分へディジタル
化出力信号を与える。
【０００７】しかし、多くの用途において、このような
ディジタル信号はしばしば歪められる。ＡＤＣにおける
量子化誤差は、多数のビットを有するＡＤＣを提供する
ことにより低減することができる。しかし、この手法
は、高調波歪みのため誤差の低減ができない。当技術に
おいて、与えられるアナログ信号に対するリニア応答を
有するＡＤＣを提供するため較正手法を用いることがで
きること、これによりＡＤＣの高調波歪みを低減するこ
とが知られている。
【０００８】Ｔ．Ａ．ＲｅｂｏｌｄおよびＦ．Ｈ．Ｉｒ
ｏｎｓ等の論文「Ａ ＰｈａｓｅＰｌａｎｅ Ａｐｐｒ
ｏａｃｈ ｔｏ ｔｈｅ Ｃｏｍｐｅｎｓａｔｉｏｎ
ｏｆ Ｈｉｇｈ−Ｓｐｅｅｄ Ａｎａｌｏｇ−ｔｏ−Ｄ
ｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒｓ」（ＩＥＥＥ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍｏｎ
Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ、１９８７
年発行）は、ＡＤＣを較正する手法について記載してい
る。この手法においては、信号源がアナログ受信機の入
力ポートに対して複数の正弦波較正信号（即ち、正弦波
信号）を逐次与える。ＡＤＣは、アナログ受信機の出力
ポートと接続される。複数の較正信号の各々は、ＡＤＣ
のサンプル率と同期する周波数を持たねばならない。信
号源は、使用帯域における最大周波数と対応する周波数
を持ち、かつ最大許容システム仕様より低い歪み側波帯
を持つ較正信号を与える。ＡＤＣは、アナログ受信機か
ら正弦波較正信号を受取り、歪められたディジタル較正
正弦波をその出力端子に生じる。
【０００９】較正の間、補償プロセッサ（例えば、ディ
ジタル・コンピュータのＣＰＵ）は、基準正弦波を与
え、この基準正弦波から歪められた正弦波を差引く。即
ち、補償プロセッサは、ＡＤＣの出力ポートに与えられ
る各ディジタル信号を基準信号の対応部分から差引く。
歪められた正弦波または基準正弦波のいずれか一方の振
幅および時間的遅れは、これら２つの信号間の差を最小
化するように調整される。補償プロセッサはまた、所要
の時間間隔において歪められた正弦波の勾配を計算す
る。
【００１０】ＡＤＣの量子化雑音電力と対応する電圧レ
ベルを有する、一般にディザ雑音と呼ばれる雑音が、歪
められた正弦波に加算され、ＡＤＣの量子化誤差をラン
ダム化する。従って、結果を満足し得るよう平均化し、
これによりいわゆるディザ雑音により較正正弦波に誘起
するランダム・誤差を取除くため、測定が数回行われ
る。
【００１１】補償プロセッサは、歪められた正弦波と基
準正弦波間の平均誤差の値を計算する。次に、補償プロ
セッサは、補償メモリー（例えば、ランダム・アクセス
・メモリー、即ちＲＡＭ）における補償値として平均誤
差値を記憶する。上記の手法では、ＡＤＣの出力ポート
における出力信号の振幅および時間に対する振幅の変化
（即ち、勾配）を用いて、補償値が記憶される記憶場所
に対するアドレスを与える。即ち、振幅と勾配は一緒に
補償メモリーのアドレス場所と対応する。このように、
特定の振幅および勾配の値と対応する補償値は、対応す
る記憶場所に記憶される。このため、補償プロセッサ
は、ＡＤＣの出力ポートにおけるディジタル化較正信号
と基準信号間の差を測定することにより、補償値を補償
メモリーに与える。
【００１２】この較正法においては、各正弦波が比較的
少ない補償値を補償メモリーに与える。このため、補償
メモリーの各記憶場所に補償値を与えるためには異なる
振幅および周波数を持つ多くの正弦波が要求される。受
信機が受信モードで動作させられる時、ＡＤＣはその出
力ポートに誤差を有するディジタル化出力信号を与え
る。ディジタル化出力信号の振幅および勾配は、補償メ
モリーにおける記憶場所のアドレスと対応している。補
償メモリーの記憶場所に記憶された補償値がＡＤＣの出
力ポートへ与えられる。補償値は、誤差を持つディジタ
ル化出力信号に加算される。補償値はこのように、ディ
ジタル化出力信号の誤差を補償する。
【００１３】この較正法は、３次歪みの如き積分非線形
性およびＡＤＣの量子化レベルにおける誤差の如き微分
非線形性の双方から結果として生じる誤差の補償を行
う。更に、入力信号のスルーレートと関連する歪みを補
正することができる。
【００１４】
【発明が解決しようとする課題】しかし、従来の較正法
による１つの問題は、これが較正信号の周波数における
周波数を有するアナログ信号に対してのみＡＤＣのダイ
ナミック・レンジにおける改善を行うことである。この
ため、較正信号周波数以外の周波数を有する信号に対す
るＡＤＣのダイナミック・レンジを改善する手法を提供
することが望ましい。
【００１５】従来の試みによる第２の問題は、補償メモ
リーに充分な数の補償値を提供するには多くの時間を要
することである。これは、各個の正弦波較正信号が補償
メモリーに比較的少ない補償値を与える故である。この
ため、補償メモリーに充分な数の補償値を与えるために
は、それぞれ異なる振幅および（または）周波数を持つ
多くの個々の正弦波較正信号が要求される。
【００１６】多くの用途、特に、レーダ・システムおよ
び通信システム用途は、リアルタイム・ベースで動作し
なければならない。このため、較正時間を最小化するこ
とが望ましい。
【００１７】補償メモリーを充填するために要する時間
は、補償メモリーを軽くする、即ち比較的少ない補償値
を有する補償メモリーを提供することにより低減するこ
とができる。従って、補償プロセッサは、失われた補償
値の予測を行うため補償値間に内挿を行うことが可能で
ある。しかし、メモリーを軽くすることは、補償メモリ
ーにおける補償値が比較的少ない補償値を持つ補償メモ
リーの領域において比較的予期し得る場合にのみ可能で
ある。このため、軽薄化および内挿量を最小化するため
補償値の均一な分布を有する補償メモリーを提供するこ
とは望ましいことであろう。
【００１８】
【課題を解決するための手段】本発明によれば、較正回
路は、それぞれ既知の位相を持つアナログ信号を与える
出力ポートを有する複数の信号源と、各々が信号源の出
力ポートの対応する１つに結合された複数の入力ポート
と１つの出力ポートとを有する信号コンバイナ回路と、
１つの共通ポートと信号コンバイナ回路の出力ポートに
結合された少なくとも１つの分岐ポートとを有するスイ
ッチとを含む。較正回路は更に、スイッチの共通ポート
に結合された入力ポートと中央処理装置に結合された出
力ポートとを有するアナログ−ディジタル・コンバータ
回路と、中央処理装置に接続された第１の入力ポートと
アナログ−ディジタル・コンバータ回路の出力ポートに
結合された第２の入力ポートと１つの出力ポートとを有
する加算回路とを含む。中央処理装置（ＣＰＵ）は、Ａ
ＤＣから与えられた第１のディジタル・ワード・ストリ
ームの実質的に誤差のない表示と対応する第２のディジ
タル・ワード・ストリームにより表わされる基準信号を
与える。ＣＰＵは、第１および第２のディジタル・ワー
ド・ストリーム間の差を計算し、差信号をメモリーの特
定の記憶場所に補償値として記憶する。この特定の記憶
場所のアドレスは、第１のディジタル・ワード・ストリ
ームの振幅値および勾配値と対応する。このような特定
の構成により、Ａ／Ｄコンバータを較正する回路が提供
される。ＡＤＣは、既知の位相を持つ複数のアナログ信
号を受取り、この信号を複数のアナログ信号を表わす第
１のディジタル・ワード・ストリームに変換する。複数
のアナログ信号をＡＤＣに同時に与えることにより、多
数の異なる補償値を比較的短い期間内にメモリーに与え
ることができる。このため、高速な較正手法が提供され
る。更に、アナログ受信機がスイッチの共通ポートとＡ
ＤＣの入力ポート間に配置されるならば、補償値がアナ
ログ受信機における誤差を補償する。更に、複数のアナ
ログ信号をＡＤＣの入力ポートに与えることにより、Ａ
ＤＣは比較的広い範囲の周波数にわたる信号の補償が可
能である。更にまた、較正回路は、ＡＤＣのダイナミッ
ク・レンジを増大する。
【００１９】本発明の別の特徴によれば、アナログ−デ
ィジタル・コンバータを較正する方法は、複数のアナロ
グ信号をアナログ−ディジタル・コンバータ回路の入力
ポートへ同時に送り、このアナログ信号を複数のアナロ
グ信号を表わす第１のディジタル・ワード・ストリーム
に変換して、アナログ−ディジタル・コンバータ回路の
出力ポートからのこの第１のディジタル・ワード・スト
リームを計算手段の入力ポートに結合するステップを含
む。本方法は更に、複数のアナログ信号の比較的誤差の
ない表示を表わす基準信号と対応する第２のディジタル
・ワード・ストリームを中央処理装置へ与えて、第１の
ディジタル・ワード・ストリームと第２のディジタル・
ワード・ストリームの対応部分との間の差を計算して差
信号と対応する第３のディジタル・ワード・ストリーム
を生じるステップを含む。このような特定手法により、
記憶された補償値の均一な分布を有するメモリーを介し
てアナログ−ディジタル・コンバータ回路（ＡＤＣ）を
較正する方法が提供される。複数のアナログ信号は、ス
ペクトル表示において２つの側波帯抑圧キャリヤ信号の
形態を持つ１対の正弦波信号として与えられる。１対の
正弦波信号は、従来の単一の正弦波信号により与えられ
る補償値の数と比較して、更に多くの数の補償値を持つ
メモリーを提供する。更に、この１対の正弦波信号は、
従来の単一正弦波信号よりも更に均一な補償値の分布を
提供する。更にまた、補償メモリーの特定部分における
補償値が比較的予測可能な変化を持つ傾向があるため、
均一に全体に分布された多数の補償値を有する補償メモ
リーが望ましい。このため、比較的正確な補償値を生じ
るように２つの補償値間で内挿することは比較的容易で
ある。更に、アナログ信号対は、均一に分布された多数
の補償値を持つメモリーを提供するため必要な時間数を
最小化する。このため、高速な較正手法が提供される。
【００２０】本発明の上記特徴ならびに本発明自体につ
いては、図面を参照する詳細な説明から更によく理解さ
れよう。
【００２１】
【実施例】まず図１において、入力ポート１０ａと出力
ポート１０ｂとを有する受信システム１０が、入力ポー
ト１０ａと結合された第１の分岐ポート１４ａを有する
第１のスイッチ１４を含む。第２の分岐ポート１４ｂ
は、較正源１６と結合される。較正源１６は、本例で
は、各々が位相ロック回路１７を介して一緒に位相ロッ
クされたＮ個の信号源１６1乃至１６Nを含む。Ｎ個の信
号源１６1乃至１６Nの各々は、予め定めた周波数と予め
定めた信号レベルとを持つ信号を与える。
【００２２】較正源１６からのこのような信号の特定の
選択については、以下において図３、図４に関して更に
記述する。ここでは、信号源１６1乃至１６Nのいずれか
１つまたは複数が信号を信号コンバイナ（結合器）１５
に与えると言えば充分であろう。信号コンバイナ１５
は、これに与えられた信号を組合わせて、この組合わせ
信号を出力ポート１５ａへ与える。雑音源１９は、信号
コンバイナ１５の出力ポート１５ａに対するＡＤＣの量
子化雑音電力と対応する電圧レベルを持つ、一般にディ
ザと呼ばれる雑音信号を生じる。このため、雑音が信号
コンバイナ１５から与えられた組合わせ信号に加算され
る。
【００２３】信号コンバイナの出力ポート１５ａは、ス
イッチ回路１４の分岐ポート１４ｂと結合される。この
ため、較正源１６は、出力ポート１６ａにおいてスイッ
チ１４の分岐ポート１４ｂに対して複合較正信号（以下
本文では、較正信号）を与える。
【００２４】スイッチ１４の共通ポート１４ｃが、アナ
ログ受信機１８の入力ポート１８ａと結合されている。
受信機１８は、例えばミクサ（図示せず）の如き少なく
とも１つの非線形要素を含む。受信機１８は、スイッチ
１４からの信号ならびにＬＯ信号源２１からの端子１８
ｃにおけるいわゆる局部発振器（ＬＯ）信号が送られ
る。受信機１８は、周知のように、出力ポート１８ｂに
ダウンコンバートされたアナログ信号を与える。受信機
１８の出力ポート１８ｂは、アナログ−ディジタル・コ
ンバータ回路２０（以下本文では、ＡＤＣ）の入力２０
ａと結合される。このため、受信機１８は、ＡＤＣ２０
に対してアナログ信号を与える。
【００２５】位相ロック回路１７は、図示の如くＬＯ信
号源２１およびＡＤＣ２０と結合されて、信号源１６1
乃至１６N、ＬＯ信号源２１およびＡＤＣ２０間に同期
タイミングを生じる。
【００２６】ＡＤＣ２０は、入力２０ａに送られたアナ
ログ信号を受取り、出力ポート２０ｂに前記アナログ信
号と対応するディジタル信号ストリームを与える。ＡＤ
Ｃ２０の出力ポート２０ｂは、補償プロセッサ２２の入
力ポート２２ａと結合される。
【００２７】補償プロセッサ２２は、インターフェース
回路２４（以下本文では、入力Ｉ／Ｆ）、双方向データ
・バス２６、中央処理装置２８（以下本文では、ＣＰ
Ｕ）、制御回路３０、プロセッサ・メモリー３２、補償
メモリー３４、および出力インターフェース回路３６
（以下本文では出力Ｉ／Ｆ）を含む。補償プロセッサ２
２の動作については、図２乃至図２Ｃに関して更に説明
する。ここでは、制御回路３０が制御信号を制御線２３
を介してＮ個の信号源１６1乃至１６Nの各々に与えると
言えば充分であろう。制御回路３０は、Ｎ個の信号源１
６1乃至１６Nの各々を選択的にオン／オフするために制
御信号を与える。このため、信号源１６1乃至１６Nの予
め定めたものが、信号を信号コンバイナ１５へ与える。
補償プロセッサ２２は、ＡＤＣ２０から入力Ｉ／Ｆ２４
を介してディジタル信号ストリームを受取り、これら信
号をデータ・バス２６を介してＣＰＵ２８へ与える。Ｃ
ＰＵ２８は、図２乃至図２Ｃに関して以下に述べるよう
にある処理ステップを実施して、補償値を補償メモリー
３４へ与える。補償メモリー３４は、例えばランダム・
アクセス・メモリー（ＲＡＭ）として設けられる。
【００２８】当業者は、ＣＰＵ２８、補償メモリー３４
および制御回路３０がケーブルまたは他のデータ伝送媒
体により電気的に結合された別個の回路構成要素として
提供されることが判るであろう。あるいはまた、ＣＰＵ
２８、補償メモリー３４および制御回路３０は、補償プ
ロセッサ２２を提供するように物理的に集積することも
できる。更に、補償プロセッサ２２を提供するため他の
コンピュータ・アーキテクチャを用いることもできる。
【００２９】補償メモリー３４は、第１の入力ポート２
９ａにおいて加算回路２９に対し補償値を与える。加算
回路２９の第２の入力ポート２９ｂは、ＡＤＣ２０の出
力ポート２０ｂと結合される。加算回路２９は、入力ポ
ート２９ａ、２９ｂに送られた信号を受取り、出力ポー
ト２９ｃに出力信号を与える。この出力信号は、２つの
入力信号の和と対応する。加算回路２９の出力ポート２
９ｃは、例えば周知のように、ディジタル信号プロセッ
サ３０と結合される。
【００３０】受信システム１０は、較正モードまたは受
信モードのいずれかで動作する。例えば、受信システム
１０を較正モードに置くため、スイッチ回路１４は共通
ポート１４ｃと分岐ポート１４ｂ間に接続を行い、この
分岐ポートが較正源１６とアナログ受信機１８間に信号
経路を提供する。
【００３１】較正モードでは、較正源１６がスイッチ１
４を介して受信機１８に対する入力信号として較正信号
を与える。受信機１８は、この較正信号に応答して、出
力ポート１８ｂに周波数変換（例えば、ダウンコンバー
ト）された較正信号を与える。受信機１８は、予め定め
た周波数を持つ周波数変換較正信号を生じる。受信機１
８の出力ポート１８ｂに与えられる較正信号の最大電圧
レベルは、ＡＤＣ２０の入力２０ａにおける最大許容入
力電圧レベル（以下本文では、フルスケール電圧レベ
ル）と対応していなければならない。
【００３２】図３、図４と関連して更に論述するよう
に、本発明における較正源１６は、１対あるいは複数対
の実質的に純粋な正弦波信号を持つ較正信号を生じる。
スペクトル的表示においては、このような１対の正弦波
信号は両側波帯抑圧搬送波信号（即ち、各々が特定の周
波数の１対のスペクトル線）の形態を有する。ここで
は、２つの正弦波信号の電圧レベルがＡＤＣ２０の入力
２０ａに同位相で加算される時、結果として得る電圧レ
ベルはＡＤＣ２０のいわゆるフルスケール電圧レベルと
実質的に対応する筈であると言えば充分であろう。
【００３３】ＡＤＣ２０は、入力２０ａでアナログ較正
信号を受取り、出力ポート２０ｂでディジタル化較正信
号を与える。しかし、実際のアナログ−ディジタル・コ
ンバータ回路は、歪みを含むこのようなアナログ信号の
ディジタル表示を生じる。
【００３４】これも図３、図４に関して更に論述するよ
うに、補償プロセッサ２２は、このようなディジタル信
号における歪みを補償する補償値を計算する。ここで
は、補償プロセッサ２２が理想的な較正信号（即ち、歪
みを持たない較正信号）と対応する基準信号を生じ、歪
みを含む較正信号と基準信号のディジタル表示間の差を
測定すると言えば充分であろう。
【００３５】補償プロセッサ２２は、基準信号から較正
信号のディジタル表示を差引いて補償値を生じる。この
差引きに先立ち、誤差のある較正信号と基準信号は、誤
差のある較正信号および基準信号が不整合である時に生
じる差信号における誤差を最小化するように時間的に整
合される。補償プロセッサ２２は、この差信号を補償メ
モリー３４に対して補償値として与える。
【００３６】ＣＰＵ２８は、この補償値を補償メモリー
３４の特定の記憶場所に格納する。各特定場所は、指標
（インデックス）と一般に呼ばれる２つの特定の値によ
り識別される。第１の指標は、特定のサンプル点におい
てＡＤＣ２０により与えられるディジタル信号の電圧振
幅と対応する。第２の指標は、特定のサンプル点におけ
るディジタル信号の勾配と対応する。補償プロセッサ
は、周知の手法を用いて図２に関して論述されるよう
に、ディジタル信号の勾配を計算する。
【００３７】受信システム１０を受信モードに置くため
に、スイッチ回路１４が共通ポート１４ｃと分岐ポート
１４ａ間に接続を提供する。受信モードでは、受信シス
テム１０の入力ポート１０ａに送られる信号がスイッチ
１４の分岐ポート１４ａと結合される。このような信号
は、後にこのスイッチの共通ポート１４ｃへ送られる。
アナログ受信機１８は、スイッチ１４の共通ポート１４
ｃから入力信号を受取り、ＡＤＣ２０に対してダウンコ
ンバートされたアナログ信号を与える。
【００３８】ＡＤＣ２０は、入力２０ａに送られたアナ
ログ信号を受取り、出力ポート２０ｂにおいて前記アナ
ログ信号と対応するディジタル信号ストリームを与え
る。ＡＤＣ２０は、出力ポート２０ｂからのディジタル
信号を補償プロセッサの入力ポート２２ａおよび加算回
路２９の入力ポート２９ｂへ与える。
【００３９】更に図２に関して論述するように、受信モ
ードにおいては、ＣＰＵ２８が送られるディジタル信号
の振幅および勾配の値（即ち、指標）を計算するに必要
な処理を行う。ＣＰＵ２８は、次に、前記振幅および勾
配の値を補償メモリー３４に与える。
【００４０】先に述べたように、ＣＰＵ２８から与えら
れた振幅および勾配の値が補償メモリー３４の特定の記
憶場所を識別する。理想的な場合は、補償メモリー３４
の各記憶場所が補償値を保持する。
【００４１】その結果、補償メモリー３４は、これに送
られた振幅／勾配の値と対応する補償値をデータ・バス
２６に与える。この補償値は、データ・バス２６に沿っ
て出力Ｉ／Ｆ３６へ送られる。この補償値は、出力Ｉ／
Ｆ３６から加算回路２９の入力ポート２９ｂへ送られ
る。
【００４２】加算回路２９は、入力ポート２９ａ、２９
ｂへ送られた入力信号を受取り、出力ポート２９ｃに出
力信号を与える。この出力信号は、入力ポート２９ａ、
２９ｂへ送られた入力信号の和と対応する。
【００４３】このように、受信システム１０が受信モー
ドで動作する時、受取った信号のディジタル表示がＡＤ
Ｃの出力ポート２０ｂから加算回路２９の入力ポート２
９ａへ送られる。同様に、補償プロセッサ２２は、補償
値を加算回路２９の入力端子２９ｂへ送る。加算回路２
９は、これに送られた信号を受取り、出力ポート２９ｃ
にディジタル出力信号を与える。従って、出力ポート２
９ｃに与えられたディジタル出力信号は補償されたディ
ジタル出力信号と対応する。
【００４４】理想的な場合は、この補償値がディジタル
入力信号における歪み即ち誤差を補償する。従って、加
算回路２９の出力ポート２９ｃに与えられたディジタル
信号は、入力ポート２９ｂに与えられたディジタル信号
の実質的に誤差のないバージョンと対応する。
【００４５】その後補償されたディジタル信号は、例え
ば周知のように加算回路２９の出力ポート２９ｃからデ
ィジタル信号プロセッサ３１へ送られる。
【００４６】次に、図２、図３および図４において、補
償プロセッサ２２（図１）の動作を制御する一連の命令
の概要を示す一連のフロー図が示される。
【００４７】本例では「処理ブロック」として示される
ブロック・エレメント（図２のエレメント４２に典型化
される）は、コンピュータのソフトウエア命令あるいは
命令グループを示す。本例では「判断ブロック」として
示されるひし形のエレメント（図２のエレメント４０に
典型化される）は、処理ブロックにより示されるコンピ
ュータのソフトウエア命令の実行を行うコンピュータ・
ソフトウエア命令または命令グループを表わす。図２、
図３および図４のフロー図は、特定のコンピュータのプ
ログラミング言語の構文を示すものではない。その代わ
り、各フロー図は、補償プロセッサ２２から要求される
処理を実行するコンピュータ・ソフトウエアを生成する
ため当業者が要求する機能的情報を示す。ループおよび
変数の初期化および一時的な変数の使用の如き多くのル
ーチン・プログラム要素は示されないことに注意すべき
である。
【００４８】まず図２において、補償プロセッサ２２に
対する「主要ルーチン」は、判断ブロック４０を含む。
この判断ブロック４０は、補償プロセッサ２２（図１）
に対する受信および較正動作のいずれかのモードを選択
する。このような決定は、補償プロセッサ２２（図１）
に与えられる種々のファクタの１つまたは全てに従って
行われる。これらのファクタは、例えば固定時間間隔ま
たは外部データを含むがこれに限定されない。このよう
な決定のベースについては、本文では論述しない。ここ
では、補償プロセッサ２２（図１）が較正モードで動作
するならば、補償プロセッサ２２（図１）は図３、図４
のフロー図と関連して記述されるプログラムの流れを持
つ「較正ルーチン」を実行すると言えば充分であろう。
【００４９】しかし、補償プロセッサ２２（図１）が受
信モードで動作するならば、処理ブロック４２が、ＡＤ
Ｃ２０（図１）から補償プロセッサ２２（図１）へ送ら
れるディジタル信号の振幅および勾配の値を決定する。
【００５０】当業者は、ディジタル信号の勾配が種々の
方法で計算できることを認識されよう。例えば、周知の
ように、ＡＤＣ２０へ送られる信号の勾配を計算するた
め第２のＡＤＣ（図示せず）がＡＤＣ２０（図１）と並
列に配置される。あるいはまた、補償プロセッサは、い
わゆる「状態空間」法の如き周知の手法、即ち式１に示
される中心差分式を用いてディジタル信号の勾配を計算
することができる。即ち、 Ｖk（・）＝（Ｖk+1−Ｖk-1）／２Ｔ （式１） 式１において、項Ｖk（・）は、サンプル時間ｋにおけ
るディジタル信号の勾配の予測値と対応する。項Ｖk+1
は時間（ｋ＋１）における電圧単位のディジタル信号の
電圧と対応する。項Ｖk-1は、サンプル時間（ｋ−１）
における電圧単位のディジタル信号の電圧レベルと対応
する。項Ｔは、サンプル時間１／ｆsと対応し、ｆsはＡ
ＤＣ２０（図１）のサンプリング周波数である。無論、
ディジタル信号の勾配を計算する他の方法もまた使用で
きる。
【００５１】処理ブロック４４に示される如き補償プロ
セッサ２２（図１）により行われる次のステップは、補
償メモリー３４（図１）からの補償値の検索を含む。Ｃ
ＰＵ２８（図１）は、振幅および勾配の値を用いて所要
の補償値を持つ補償メモリー３４（図１）の特定の記憶
場所をアクセスする。即ち、振幅および勾配の値を一緒
に用いて、補償メモリー３４（図１）における特定の記
憶場所を識別する。特定の記憶場所がある補償値を含ま
なければ、ＣＰＵ２８（図１）が補償値を持つ最も近い
記憶場所を識別する。
【００５２】補償値を持つ最も近い記憶場所は、例えば
ピタゴラスの定理に基いて選択することができる。補償
値を持つ最も近いセルを選択するために、他の方法もま
た使用できる。
【００５３】処理ブロック４６においては、補償メモリ
ー３４が、選択された補償値をデータ・バス２６（図
１）へ与える。この補償値は、その後出力Ｉ／Ｆ３６
（図１）を介して加算回路の入力ポート２９ａへ送られ
る。図１に関して先に述べたように、加算回路２９（図
１）は後でこの補償値を加算回路２９の第２の入力ポー
ト２９ｂに与えられるディジタル信号に加算する。
【００５４】判断ブロック４８は、プログラムの流れを
主ルーチンの開始点へ戻すか、あるいは主ルーチンを終
了するループを実現する。
【００５５】次に図３において、フロー図は、補償メモ
リー３４（図１）に記憶された補償値を得るため較正モ
ードにおいて補償プロセッサ２２で行われる望ましい処
理を示す。
【００５６】処理ブロック５２は、信号源１６1乃至１
６N（図１）の１つあるいはその複数から較正信号を与
えるため制御線２３（図１）に制御信号を与える。望ま
しい試みでは、較正源１６（図１）が１対の正弦波信号
を与える。このため、較正源１６は、第１の対の正弦波
信号に差の周波数を持ち予め定めた電圧レベルを持つこ
の１対の信号の各信号を与える。特定の周波数の選択に
ついては以下に更に記述する。
【００５７】処理ブロック５４および判断ブロック５６
は、補償プロセッサ２２が予め定めた数のデータ・サン
プルを集めるループを実現する。即ち、ＣＰＵ２８は最
初にＡＤＣの出力ポート２０ｂからＮ個の較正信号サン
プルを集める。次に、ＣＰＵ２８はプロセッサ・メモリ
ー３２（図１）にＮ個のデータ・サンプルを格納する。
較正信号の更にＮ個のデータ・サンプルが集められて、
測定されたデータの平均値を与える。Ｎ個のデータの結
果として得る各セットは、ＣＰＵ２８により位相が整合
されねばならない。即ち、ＣＰＵは、Ｎ個のデータ・サ
ンプルの各セットを位相整合するに必要な処理ステップ
を実行する。このため、Ｎ個のデータ・サンプルの結果
として得るセットが、ＣＰＵ２８により前に位相整合さ
れプロセッサ・メモリー３２に格納された存在するＮ個
のデータ・サンプルに加算される。
【００５８】判断ブロック５８に示される如くこれ以上
のデータ・サンプルを集めない判定がなされると、ＣＰ
Ｕ２８は、Ｎ個のデータ・サンプルの算術平均を計算す
る。例えば、Ｎが５１２のデータ点と対応し、信号が５
１２のデータ点の各々において４回サンプリングされる
ならば、５１２のデータ点の１つの平均値が、データ点
と対応する４つのサンプルを加算して４で除すことによ
り与えられる。このように、各データ点の平均値を得る
ことができる。
【００５９】この手法は、雑音の変化を低減して、異な
る時点における較正信号と共に取られた４つのデータ・
サンプルの平均値を与える。このため、このプロセスは
一般にデータの時間的平均法と呼ばれる。
【００６０】処理ブロック６０においては、ＣＰＵ２８
は平均化されたＮ個のデータ・サンプルについて高速フ
ーリエ変換（ＦＦＴ）を行う。ＦＦＴは、信号の時間ド
メイン表示からの入力データを信号の周波数ドメイン表
示へ変換する。
【００６１】処理ブロック６２において、ＣＰＵ２８
は、ＦＦＴの結果から振幅および位相の情報を取出す。
【００６２】較正源１６（図１）が奇数あるいは偶数の
ＦＦＴ周波数ビン（ｂｉｎ）により分けられた周波数を
もつ信号対を与えることに注意すべきである。例えば、
ＡＤＣ２０が１０メガヘルツ（ＭＨz）のサンプル率を
持ち、プロセッサ・メモリー３２が５１２のデータ点を
保持するならば、１つのいわゆるＦＦＴ周波数ビンの周
波数帯域は１９．５３１２５キロヘルツ（ＫＨz）（即
ち、１０ＭＨz／５１２）と対応する。このため、各周
波数ビンの大きさは、高速フーリエ変換の実行に用いら
れるデータ点の数に依存する。
【００６３】Ｆ1が第１の正弦波信号の周波数と対応
し、Ｆ2が第２の正弦波信号の周波数と対応し、ＢＷが
１つのＦＦＴ周波数ビンの周波数帯域と対応するなら
ば、２つの正弦波信号の周波数分離（Ｓ）は、下式によ
り決定することができる。即ち、 Ｓ＝（Ｆ2−Ｆ1）／ＢＷ もしＳが偶数の整数と対応するならば、信号は偶数個の
ＦＦＴ周波数ビンで分けられる。同様に、奇数の整数と
対応するＳは、周波数Ｆ1、Ｆ2を持つ２つの信号を分け
る奇数個のＦＦＴ周波数を表わす。２つの正弦波信号の
各々の周波数は、無論、ＡＤＣ２０（図１）により受入
れられる周波数範囲内になければならない。実験結果
は、奇数のＦＦＴ周波数ビンにより分けられた周波数を
有する信号が、偶数の周波数ビンにより分けられた周波
数を有する信号より補償メモリー３４（図１）における
補償値の更に均一な分布を与えることを示した。このた
め、奇数個のＦＦＴ周波数ビンで分けられた周波数を有
する２つの信号を得ることが望ましい。
【００６４】処理ブロック６４は、基準較正信号を与え
る。ここで、ＦＦＴから取出された振幅および位相デー
タは、基準較正信号を得るため使用された数学的定数を
与える。例えば、式２により２つの正弦波信号を数学的
に記述することができる。即ち、 Ｓ（ｔ）＝Ａ1ｓｉｎ（ｗ1ｔ＋φ1）＋Ａ2ｓｉｎ（ｗ2ｔ＋φ2） （式２） 但し、Ａ1、Ａ2は２つの正弦波信号の振幅と対応し、ｗ
1、ｗ2は２つの正弦波信号のラジアン周波数と対応し、
φ1、φ2は正弦波信号の位相項と対応し、ｔは時間変数
と対応する。このため、ＦＦＴはＡ1、Ａ2、φ1および
φ2を与える。このため、ＣＰＵ２８は、例えば式２を
用いて、１対のアナログ正弦波信号に対する基準信号を
与える。
【００６５】処理ブロック６６に示されるように、ＣＰ
Ｕ２８（図１）は、ディジタル較正信号を基準較正信号
から差引く。２つの信号間の差は、補償値と対応する。
【００６６】処理ブロック６８は、例えば、処理ブロッ
ク４２（図２）に関して先に述べた如き中心差分式の如
き当業者には周知の手法を用いて、ＡＤＣ２０から与え
られるディジタル信号の勾配を計算する。
【００６７】処理ブロック７０は、ＡＤＣ出力信号の振
幅および勾配の値を用いて補償メモリー３４に補償値を
格納して補償メモリー３４におけるアドレス場所を与え
る。
【００６８】判断ブロック７２では、ＣＰＵ２８（図
１）がその時の振幅および勾配情報により指定された記
憶場所が補償値を含むかどうかを知るため調べる。この
記憶場所が既に補償値を含むならば、処理ブロック７４
に示されるように、２つの値は数学的に平均化され、平
均値が補償メモリー３４（図１）の記憶場所に格納され
る。
【００６９】判断ブロック７６に示されるように、新し
い較正信号が与えられるかどうかについて判断が行われ
る。この判定は、使用可能な較正時間量、あるいは例え
ば格納された補償値を持つ補償メモリー３４（図１）に
おける記憶場所の百分率を含むがこれに限定されない種
々のファクタに基く。別の較正信号を与える判定が行わ
れるならば、処理ブロック５２において処理が再び始ま
る。別の較正信号を与える判定が行われるならば、制御
が較正ルーチンから再び主ルーチンへ移される。
【００７０】このように、図３のフロー図は、第１の対
の周波数と、望ましくは補償メモリー３４に補償値を与
える第２の異なる対の周波数を持つ第２の対の正弦波信
号を有する第１の対の正弦波信号を与えるため、補償プ
ロセッサ２２（図１）において行われた処理を示す。第
１の対の正弦波は、例えば奇数個の周波数ビンで分けら
れた周波数を有する。同様に、第２の対の信号は、異な
る奇数個の周波数ビンにより分けられることが望ましい
周波数を持つ。各対の正弦波信号の最大電圧振幅は、同
位相で加えられる時、ＡＤＣの最大許容入力電圧と対応
する筈である。
【００７１】補償メモリーの特定部分における補償値が
比較的予期し得る変化を持つ傾向があるため、全体的に
均一に分布された多数の補償値を持つ補償メモリーが望
ましい。このため、第３の比較的正確な補償値を生じる
ように２つの補償値間で内挿（補間）することは比較的
容易である。
【００７２】較正信号が奇数個のＦＦＴ周波数ビンで分
けられた周波数を持つ１対の実質的に純粋な正弦波信号
を含む時、全体的に均一に分布した多数の補償値を持つ
補償メモリーを結果として得る。偶数個の周波数ビンに
より分けられた周波数を持つ１対の正弦波信号から生じ
る補償メモリーにおける補償値の分布は、冗長データ
（即ち、特定の記憶場所における多数の補償値）を結果
として生じ、このため、補償値が格納された記憶場所が
比較的少ない補償メモリーを提供する。
【００７３】１０メガ・サンプル／秒のサンプリング率
を持つ、米国ミネソタ州Ｎｏｒｗｏｏｄに所在するＡｎ
ａｌｏｇ Ｄｅｖｉｃｅｓ社製の１２ビットのＡＤ９０
０５アナログ−ディジタル・コンバータ回路について図
３で述べた本発明の較正法を用いてテストを行った。こ
の較正法は、５１２点の高速フーリエ変換を用いて実現
された。図８の未補償の周波数スペクトルを図９の補償
された周波数スペクトルと比較することにより判るよう
に、また図８乃至図１０に関して更に記述するように、
この手法は、１対の信号に対して０．５メガヘルツの帯
域幅にわたって１３ｄＢのダイナミック・レンジの増加
をもたらすものである。
【００７４】更に、１２ビットのアナログ−ディジタル
・コンバータの各状態に対する補償値を得るためには、
典型的に約１６，０００，０００の補償値（即ち、２12
の振幅および２12の勾配）、および各補償値と対応する
記憶場所を必要とする。従来の較正法を用いて各記憶場
所に１つの補償値を与えるためには、異なる振幅を持つ
約２，０４８の正弦波信号と、平均化する各振幅毎に４
回のテストを必要とし、結果として８，１９２回のテス
トをもたらす。このため、１回のテスト当たり０．１秒
で較正信号に対する切換えおよび沈静時間を許容するに
は、各記憶場所に１つの補償値を得るため１３．６分を
要する。
【００７５】本発明の較正法を用い、１２ビットのＡ／
Ｄコンバータを用いてテストを行い、１，０２４の補償
値を持つ補償メモリーが提供されるならば、この手法が
妥当な結果をもたらすことを発見した。１，０２４の補
償値を得るためには、正弦波信号を持つ２つの較正信号
と、較正信号当たり４回のテストを必要とし、合計８回
のテストをもたらす結果となる。テスト当たり０．１秒
として、本発明の較正法は１，０２４の補償を得るため
０．８秒を要する。
【００７６】次に図４において、フロー図は補償メモリ
ー３４に対して補償値を与える較正モードの間補償プロ
セッサ２２において行われる別の一連の処理ステップを
示している。
【００７７】処理ブロック５０は、較正源を提供する信
号源の電力レベルをセットする。この電力レベルがセッ
トされた後、判断ブロック５１が、予め定めた閾値電力
レベルより電力レベルが低いかどうかを知るため検査す
る。この閾値電力レベルの選択については、以下におい
て更に述べる。ここでは、電力レベルが閾値電力レベル
より大きければ、較正源が処理ブロック５２′に示され
る如き１つの正弦波信号として較正信号を与えると言え
ば充分であろう。しかし、電力レベルが閾値電力レベル
より低ければ、較正源が処理ブロック５２″に示される
如き１対の正弦波信号として較正信号を与える。
【００７８】処理ブロック５４′および判断ブロック５
６′により実現されるループは、図３に関して述べた処
理ブロック５４および判断ブロック５６と同じ機能を行
う。図４のフロー図において、処理ブロック５８（図
３）は任意に含めることができるが省かれていることに
注目されたい。図４のフロー図において起生しブロック
６０′〜７６′において記載される残りの処理は、図３
に関して述べ、ブロック６０〜７６（図３）に述べたも
のと同じである。
【００７９】ＡＤＣのフルスケール信号レベルより低い
０デシベル（０ｄＢｆｓ）から始める単一の正弦波テス
トを行い、次いでいわゆるフルスケール信号レベル（−
６ｄＢｆｓ）より低い６ｄＢと対応する電力レベルに達
するまで、１ｄＢのステップにおける較正信号の電力レ
ベルを減分することにより、補償メモリーに対する補償
を得るため図４の試みを用いた。各電力レベルで、補償
プロセッサがＮ個のデータ点を集める。これらのデータ
点から、基準正弦波が計算される。補償プロセッサが、
基準正弦波および正弦波の対応するデータ点間の差を測
定し、差信号を補償メモリーに補償値として格納する。
【００８０】図５を少し参照して、補償メモリーの記憶
場所が補償メモリーに格納される補償値の場所のＸ−Ｙ
プロットを提供するためマップされた。ＡＤＣの最下位
ビット（ＬＳＢ）の単位におけるＡＤＣ出力信号の振幅
はＸ軸に沿ってプロットされ、中心差分式により計算さ
れた如きＡＤＣの出力信号の勾配はＹ軸に沿ってプロッ
トされた。
【００８１】図５に示されるように、補償メモリーの記
憶場所がＸ−Ｙプロットを提供するためマップされる
時、補償値が補償メモリーのＸ−Ｙプロットにおける実
験的な特性からＡＤＣへ与えられた大きな信号レベルか
ら得られた。図５は、従来の方法（即ち、１つの正弦波
較正信号）を用いて得られる補償メモリーにおける補償
値の場所を示す。補償値が補償メモリーのＸ−Ｙプロッ
トにおける実験的特性を形成することに注目されたい。
ＡＤＣの非線形応答が、測定された補償値により与えら
れる楕円と理論的な補償値（図示せず）により与えられ
る楕円との間の偏差を生じる。
【００８２】再び図４において、小さな振幅および勾配
値を持つ較正信号が目的とする補償メモリーに生じるこ
れら補償値は、ＡＤＣの１つ以下のＬＳＢだけ変化する
振幅を有する。更に、補償値の振幅はやや平滑な状態で
変化する。このため、このような補償値間で内挿するこ
とは比較的容易であり、小さな信号条件に対する較正信
号は従来の単一正弦波較正法に必要とされる多数のテス
トは不要である。
【００８３】大きな振幅を持つ較正信号は、１つの最下
位ビット（ＬＳＢ）より大きい振幅変化を持ち、明瞭に
定義されない補償メモリーのＸ−Ｙプロットにおける実
験的特性を持つ補償値を生じる。このため、大きな振幅
を持つ信号に対しては、可能な最も均一な状態を得るた
めには、単一正弦波テストが適当である。
【００８４】１対の正弦波信号からなる較正信号の代わ
りに１つの正弦波信号からなる較正信号を得るための基
準値として１つのＬＳＢと対応する補償値の振幅変化を
用いることは、単一の正弦波較正信号が０ｄＢｆｓ（ｄ
Ｂフルスケール）から−６ｄＢｆｓの範囲内の振幅を持
つ較正信号に対して必要であるが、−６ｄＢｆｓより小
さい振幅を持つ較正信号に対しては、１対の正弦波信号
からなる較正信号が使用できることを示唆する。即ち、
本例では閾値電力レベルは−６ｄＢｆｓに対応する。こ
の概念の適用は無論特定のＡＤＣ回路の非線形性に依存
し、異なる閾値電力レベルの使用も無論可能である。
【００８５】次に図６によれば、同図は図３の較正アル
ゴリズムにより与えられる補償値を持つ補償メモリーに
格納された補償値の位置を示す。較正信号は、奇数個の
周波数ビンにより分けられた周波数を持つ２つの正弦波
信号から与えられる。本例では、第１の対の正弦波信号
が５つの周波数ビンにより分けられ、第２の対の正弦波
信号は１１の周波数ビンにより分けられている。
【００８６】図７は、図３の較正アルゴリズムにより与
えられる補償メモリーに格納された補償値の位置を示し
ている。しかし、本例では較正信号は偶数個の周波数ビ
ンにより分けられた周波数を持つ２つの正弦波信号から
与えられる。本例では、第１の対の信号が２つの周波数
ビンにより分けられ、第２の対の正弦波信号が８つの周
波数ビンにより分けられる。
【００８７】次に図８乃至図１０において、図８はＡＤ
Ｃの出力ポートに与えられる未補償信号のスペクトル表
示を示す。図９は、図６の補償メモリーに格納された補
償値から行われる補償後の信号を示す。図８の高調波信
号Ｈ1乃至ＨNが図９における減少した振幅レベルで与え
られることに注目されたい。図１０は、図７の補償メモ
リーに格納された補償値から与えられる補償信号を示し
ている。図１２、図１３の各々において図１１の高調波
信号Ｈ1乃至ＨNがそれぞれ図１２、図１３における減少
した振幅で与えられることに注目されたい。
【００８８】次に図１１乃至図１３において、図１１
は、１対の入力信号の未補償の周波数スペクトルのスペ
クトル表示を示す。図１２は、図６の補償メモリーから
与えられた補償値を用いて補償された周波数スペクトル
を示している。図１３は、図７の補償メモリーを用いる
補償スペクトルを示している。
【００８９】本発明の望ましい実施態様について記載し
たが、当業者には、本発明の概念を盛込んだ他の実施態
様を使用できることが明らかであろう。従って、これら
の実施態様は開示された実施態様に限定されるべきでは
なく、頭書の特許請求の範囲によってのみ限定されるべ
きものと考えられる。
【図面の簡単な説明】
【図１】本発明によるアナログ−ディジタル・コンバー
タおよび較正回路を有するＲＦ受信システムを示すブロ
ック図である。
【図２】図１のＡ／Ｄコンバータ回路から与えられるデ
ィジタル信号を補償する際に行われる諸ステップを示す
フローチャートである。
【図３】図１の較正回路に対する補償値を与えて図１の
Ａ／Ｄコンバータにより生じる誤差を補償する際に行わ
れる諸ステップを示すフローチャートである。
【図４】図１の較正回路に対する補償値を与えて図１の
Ａ／Ｄコンバータにより生じる誤差を補償する際に行わ
れる諸ステップを示すフローチャートである。
【図５】Ａ／Ｄコンバータの出力信号対図１のＡ／Ｄコ
ンバータに対する補償値面を表わすＡ／Ｄコンバータ出
力信号の振幅の勾配を示すグラフである。
【図６】Ａ／Ｄコンバータの出力信号対図１のＡ／Ｄコ
ンバータに対する補償値面を表わすＡ／Ｄコンバータ出
力信号の振幅の勾配を示すグラフである。
【図７】Ａ／Ｄコンバータの出力信号対図１のＡ／Ｄコ
ンバータに対する補償値面を表わすＡ／Ｄコンバータ出
力信号の振幅の勾配を示すグラフである。
【図８】未補償信号の周波数スペクトルの振幅対周波数
の関係を示すグラフである。
【図９】補償信号の周波数スペクトルの振幅対周波数の
関係を示すグラフである。
【図１０】補償信号の周波数スペクトルの振幅対周波数
の関係を示すグラフである。
【図１１】本発明の別の実施例に対する未補償信号の周
波数スペクトルの振幅対周波数の関係を示すグラフであ
る。
【図１２】本発明の別の実施例に対する補償信号の周波
数スペクトルの振幅対周波数の関係を示すグラフであ
る。
【図１３】本発明の別の実施例に対する補償信号の周波
数スペクトルの振幅対周波数の関係を示すグラフであ
る。
【符号の説明】
１０ 受信システム １０ａ 入力ポート １０ｂ 出力ポート １４ スイッチ回路 １５ 信号結合器 １６ 較正源 １６1〜１６N 信号源 １７ 位相ロック回路 １８ アナログ受信機 １９ 雑音源 ２０ アナログ−ディジタル・コンバータ回路 ２１ ＬＯ信号源 ２２ 補償プロセッサ ２４ 入力インターフェース（Ｉ／Ｆ）回路 ２６ 双方向性データ・バス ２８ 中央処理装置（ＣＰＵ） ２９ 加算回路 ３０ 制御回路 ３１ ディジタル信号プロセッサ ３２ プロセッサ・メモリー ３４ 補償メモリー ３６ 出力インターフェース（Ｉ／Ｆ）回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ダブリュー・バリアー アメリカ合衆国マサチューセッツ州 01450，グロトン，ホイッツ・ワーフ・ ロード 35 (72)発明者 スティーヴン・ジー・ラビット アメリカ合衆国マサチューセッツ州 02155，メドフォード，カーネイ・スト リート 21 (56)参考文献 ＤＥＮＴ，Ａ．Ｃ． ｅｔ ａｌ，Ｌ ｉｎｅａｒｉｚａｔｉｏｎ ｏｆ Ａｎ ａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏ ｎｖｅｒｔｅｒｓ，ＩＥＥＥ Ｔｒａｎ ｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉ ｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，米国, ｖｏｌ．37， ｎｏ．６，ｐａｇｅｓ 729−737 Ｒｅｂｏｌｄ Ｔ Ａ ｅｔ ａ ｌ．，Ａ ｐｈａｓｅ−ｐｌａｎｅ ａ ｐｐｒｏａｃｈ ｔｏ ｔｈｅ ｃｏｍ ｐｅｎｓａｔｉｏｎ ｏｆ ｈｉｇｈ− ｓｐｅｅｄ ａｎａｌｏｇ−ｔｏ−ｄｉ ｇｉｔａｌ ｃｏｎｖｅｒｔｅｒｓ, 1987 ＩＥＥＥ ＩＮＴＥＲＮＡＴＩＯ ＮＡＬ ＳＹＭＰＯＳＩＵＭ ＯＮ Ｃ ＩＲＣＵＩＴＳ ＡＮＤ ＳＹＳＴＥＭ Ｓ，米国，ｖｏｌ．２，ｐ455−458 (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の信号を同時に供給する複数の信号
    源であって、各々が出力ポートを有し、既知の位相を持
    つ信号を提供する複数の信号源と、 複数の入力ポート及び１つの出力ポートとを有し、該入
    力ポートの各々が前記信号源の出力ポートの対応するも
    のに結合された信号コンバイナ回路と、 １つの共通ポートと、前記信号コンバイナ回路の前記出
    力ポートに結合された少なくとも１つの分岐ポートとを
    有するスイッチと、 前記共通ポートに結合された入力ポートと、出力ポート
    とを有するアナログ−ディジタル・コンバータ回路と、 前記アナログ−ディジタル・コンバータの出力ポートに
    結合された中央処理装置と、 前記中央処理装置に結合された第１の入力ポートと、前
    記アナログ−ディジタル・コンバータ回路の出力ポート
    に結合された第２の入力ポートと、出力ポートとを有す
    る加算回路と、 補償メモリーと、を備え、 前記中央処理装置が、前記アナログ−ディジタル・コン
    バータ回路から与えられた第２のディジタル・ワード・
    ストリームの実質的に誤差のない表示と対応する第１の
    ディジタル・ワード・ストリームにより表わされる基準
    信号を提供し、前記中央処理装置が、第１および第２の
    ディジタル・ワード・ストリーム間の差信号を計算し
    て、該差信号を補償値として前記補償メモリーに記憶
    し、 前記中央処理装置が、前記第２のディジタル・ワード・
    ストリームからのディジタル・ワードの振幅値および勾
    配値に従って前記補償メモリーの記憶場所のアドレスを
    計算する、較正回路。
  2. 【請求項２】 前記複数の信号源の各々と結合され、前
    記アナログ−ディジタル・コンバータと結合された位相
    ロック回路を更に備えた請求項１記載の較正回路。
  3. 【請求項３】 前記中央処理装置と結合され、前記加算
    回路と結合されたメモリーを更に備えた請求項２記載の
    較正回路。
  4. 【請求項４】 前記信号コンバイナ回路の出力ポートと
    結合された雑音源を更に備えた請求項３記載の較正回
    路。
  5. 【請求項５】 前記スイッチの共通ポートに結合された
    入力ポートと、前記アナログ−ディジタル・コンバータ
    回路の入力ポートに結合された出力ポートと、ＬＯ信号
    ポートとを有するアナログ受信機と、 前記アナログ受信機のＬＯ信号対に結合された出力ポー
    トを有するＬＯ信号源とを更に設け、該ＬＯ信号源が前
    記位相ロック回路に結合される、請求項４記載の較正回
    路。
  6. 【請求項６】 前記加算回路の出力ポートと結合された
    ディジタル信号プロセッサを更に備えた請求項５記載の
    較正回路。
  7. 【請求項７】 アナログ−ディジタル・コンバータ回路
    を較正する方法であって、 各々が異なる周波数を持ち、予め定めた電力レベルを持
    つ複数のアナログ信号を同時に与えるステップと、 前記複数のアナログ信号を表わす第１のディジタル・ワ
    ード・ストリームに前記アナログ信号を変換するステッ
    プと、 前記複数のアナログ信号の比較的誤差のない表示を表わ
    す基準信号を示す第２のディジタル・ワード・ストリー
    ムを与えるステップと、 前記第１のディジタル・ワード・ストリームと、前記第
    ２のディジタル・ワード・ストリームの対応する部分と
    の間の差を計算して、差信号を示す第３のディジタル・
    ワード・ストリームを提供するステップと、 メモリーに差信号を示すディジタル・ワードを記憶する
    ステップ、を含み、該メモリーに差信号を示すディジタ
    ル・ワードを記憶する前記ステップが、 前記差信号を示すディジタル・ワードの各々に対する勾
    配値を計算し、 前記差信号を示すディジタル・ワードの各々に対する振
    幅値を計算し、 前記振幅値および勾配値を前記メモリーの特定の記憶場
    所のアドレスに変換し、 前記差信号を示すディジタル・ワードを前記特定の記憶
    場所に格納する、 ステップを含む方法。
  8. 【請求項８】 前記複数のアナログ入力信号が１対のア
    ナログ信号と対応する請求項７記載の方法。
  9. 【請求項９】 前記差信号を示すディジタル・ワードの
    各々に対する振幅値を計算するステップが、前記ディジ
    タル化信号に対する平均振幅値を計算するステップを含
    む請求項８記載の方法。
  10. 【請求項１０】 アナログ−ディジタル・コンバータ回
    路における奇数個の周波数ビンと対応する周波数分離を
    有する前記複数のアナログ信号が提供される、請求項９
    記載の方法。
  11. 【請求項１１】 各信号が既知の位相関係を有するとと
    もに、各信号が異なる周波数及び予め定めた電力レベル
    を有する複数のアナログ信号を同時に提供する手段と、 前記アナログ信号を同時に提供する手段に応答して、前
    記複数のアナログ信号を、該複数のアナログ信号を示す
    第１のディジタル・ワード・ストリームに変換する手段
    と、 前記複数のアナログ信号の実質的に誤差のない表示を表
    す基準信号を示す第２のディジタル・ワード・ストリー
    ムを提供する手段と、 前記変換手段及び第２のディジタル・ワード・ストリー
    ムを提供する手段に応答して、前記複数のアナログ信号
    と基準信号と間の差を示す第３のディジタル・ワード・
    ストリームを計算する手段と、 前記計算手段及び変換手段に結合されるメモリーと、 前記計算手段及び変換手段に応答して、差信号を示すデ
    ィジタル・ワードを前記メモリに記憶する手段と、を備
    え、該記憶手段が、 前記計算手段に応答し、前記差信号を示すディジタル・
    ワードの各々に対する勾配値を計算する手段と、 前記計算手段に応答し、前記差信号を示すディジタル・
    ワードの各々に対する振幅値を計算する手段と、 前記計算手段に応答し、前記振幅値および勾配値を前記
    メモリーの特定の記憶場所のアドレスに変換する手段
    と、 前記計算手段に応答し、前記差信号を示すディジタル・
    ワードを前記特定の記憶場所に記憶する手段と、を含む
    回路。
  12. 【請求項１２】 前記変換手段に結合される第１の入力
    ポートと前記メモリに結合される第２の入力ポートとを
    有し、前記変換手段からのディジタル・ワード・ストリ
    ームと第３のディジタル・ワード・ストリームとの和を
    表す出力信号を提供する加算手段を更に備えた請求項１
    １記載の回路。
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