JP3501158B2 - Display device and drive circuit - Google Patents
Display device and drive circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device.
【０００２】[0002]
【従来の技術】従来、液晶の電気光学特性を利用して視
覚情報を表示する液晶表示装置は、コンピュータ画像の
出力装置や、携帯型テレビ、ビデオプロジェクタ、ビデ
オカメラのビューファインダなど多岐に渡って使用され
ている。2. Description of the Related Art Conventionally, liquid crystal display devices that display visual information by utilizing the electro-optical characteristics of liquid crystal have been widely used in various devices such as computer image output devices, portable televisions, video projectors, and video camera viewfinders. It is used.
【０００３】これら液晶表示装置のうち、薄膜トランジ
スタをアクティブ素子として用いたアクティブマトリク
ス方式の液晶表示装置の回路構成は、図１にブロック図
で示すように、ソース線駆動回路２０１およびゲート線
駆動回路２０２と、少なくとも画素マトリクス２０３と
が同一の透明絶縁基板２０４の上に形成されてなる。そ
のうち、画素マトリクス２０３は、ソース線駆動回路２
０１に接続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・
と、ゲート線駆動回路２０２に接続された複数のゲート
線Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲート線およびソ
ース線の各交点に形成された複数の画素Ｐ11，Ｐ12・・
・とを有し、各画素Ｐ11，Ｐ12・・・には薄膜トランジ
スタ２０５および液晶セル２０６を有する。Among these liquid crystal display devices, the circuit configuration of an active matrix type liquid crystal display device using a thin film transistor as an active element is, as shown in a block diagram of FIG. 1, a source line drive circuit 201 and a gate line drive circuit 202. And at least the pixel matrix 203 is formed on the same transparent insulating substrate 204. Among them, the pixel matrix 203 is the source line driving circuit 2
A plurality of source lines X 1 , X 2 , X 3 ...
, A plurality of gate lines Y 1 , Y 2 , Y 3 ... Connected to the gate line driving circuit 202, and a plurality of pixels P 11 , P 12 formed at respective intersections of these gate lines and source lines.・ ・
, And each pixel P 11 , P 12, ... Has a thin film transistor 205 and a liquid crystal cell 206.
【０００４】以上の構成を有する液晶表示装置の等価回
路構成について、図２を用いて説明する。図２はアクテ
ィブマトリクス型の液晶表示装置の等価回路構成を説明
する図である。等価回路は大きく分けて、ソース線駆動
回路３０１およびゲート線駆動回路３０２と、画素マト
リクス３０３とからなる。前記ソース線駆動回路３０１
は、ラッチ信号を時系列的に送出するためのＸ側シフト
レジスタ３０４と、その前記ラッチ信号を増幅、整波す
るためのバッファ３０５と、ビデオ信号線３０６に印加
されたビデオ信号を、前記バッファ３０５から送出され
るラッチ信号に応じてソース線３０８，３０８’にサン
プル、ホールドするためのアナログスイッチ３０７，３
０７’と、から構成される。ここで、前記Ｘ側シフトレ
ジスタ３０４は、クロックＣＬＸで規定されるクロック
ドインバータ３３１と、クロックＣＬＸ＊で規定される
クロックドインバータ３３２と、インバータ３３３とか
らなる基本セル３３４を単位に構成される。An equivalent circuit configuration of the liquid crystal display device having the above configuration will be described with reference to FIG. FIG. 2 is a diagram illustrating an equivalent circuit configuration of an active matrix type liquid crystal display device. The equivalent circuit is roughly divided into a source line driving circuit 301, a gate line driving circuit 302, and a pixel matrix 303. The source line driving circuit 301
Is an X-side shift register 304 for transmitting a latch signal in time series, a buffer 305 for amplifying and wave-shaping the latch signal, and a video signal applied to a video signal line 306 for the buffer. Analog switches 307 and 3 for sampling and holding the source lines 308 and 308 ′ according to the latch signal sent from 305.
07 '. Here, the X-side shift register 304 is composed of a basic cell 334 including a clocked inverter 331 defined by a clock CLX, a clocked inverter 332 defined by a clock CLX *, and an inverter 333. .
【０００５】一方、前記ゲート線駆動回路３０２は、ラ
ッチ信号を時系列的に送出するためのＹ側シフトレジス
タ３０９と、その前記ラッチ信号を増幅、整波し、ゲー
ト線３１１，３１１’に送出するためのバッファ３１０
と、から構成される。ここで、前記Ｙ側シフトレジスタ
３０９は、クロックＣＬＹで規定されるクロックドイン
バータ３３５と、クロックＣＬＹ＊で規定されるクロッ
クドインバータ３３６と、インバータ３３７と、ＮＯＲ
ゲート３３８からなる基本セル３３９を単位に構成され
る。On the other hand, the gate line driving circuit 302, a Y-side shift register 309 for sending the latch signal in time series, and amplifies and doubles the latch signal, and sends it to the gate lines 311 and 311 '. Buffer 310 for
It consists of and. Here, the Y-side shift register 309 includes a clocked inverter 335 defined by a clock CLY, a clocked inverter 336 defined by a clock CLY *, an inverter 337, and a NOR.
The basic cell 339 including the gate 338 is formed as a unit.
【０００６】また、前記画素マトリクス３０３は、前記
ソース線３０８，３０８’・・・およびゲート線３１
１，３１１’・・・に接続された薄膜トランジスタ３１
２，３１２’・・・と液晶セル３１３，３１３’・・・
とから構成される。The pixel matrix 303 includes the source lines 308, 308 '... And the gate lines 31.
Thin film transistor 31 connected to 1, 311 '...
2,312 '... and liquid crystal cells 313,313' ...
Composed of and.
【０００７】次に、図２に等価回路図で示した液晶表示
装置の駆動方法の一例について、図２と図３を用いて説
明する。図３に、図２の点Ｐ1，Ｐ2，Ｑ1，Ｑ2，Ｒ1，
Ｒ2，Ｖ1での電圧を時系列で示す。ＣＬＸはＸ側シフト
レジスタのクロックを表しており、ＣＬＸ＊とは逆位相
の関係になっている。同様に、ＣＬＹはＹ側シフトレジ
スタのクロックを表しており、ＣＬＹ＊とは逆位相の関
係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊につい
ては図示しない。Next, an example of a method of driving the liquid crystal display device shown in the equivalent circuit diagram of FIG. 2 will be described with reference to FIGS. 2 and 3. In FIG. 3, points P 1 , P 2 , Q 1 , Q 2 , R 1 of FIG .
The voltages at R 2 and V 1 are shown in time series. CLX represents the clock of the X-side shift register, and has a phase opposite to that of CLX *. Similarly, CLY represents the clock of the Y-side shift register, and has a phase opposite to that of CLY *. Here, CLX * and CLY * are not shown.
【０００８】駆動方法を順に説明すると、まず、前記Ｙ
側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ
＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ
＊の周期の１／２の幅のパルスを前記バッファ３１０に
出力する。そのパルスを前記バッファ３１０が増幅、整
波して、前記ゲート線３１１（Ｐ1）にゲート選択パル
ス４０１を出力する。この前記ゲート選択パルス４０１
が選択レベルである間、ゲート線３１１に接続した複数
の前記薄膜トランジスタ３１２，３１２’は導通状態に
なり、このゲート線３１１に接続した複数の薄膜トラン
ジスタ３１２，３１２’に接続したソース線３０３，３
０３’と、液晶セル３１３，３１３’とが電気的に接続
する。このとき、前記Ｘ側シフトレジスタ３０４が前記
クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記
クロックの周期と同じ幅のパルスを前記バッファ３０５
に出力する。そのパルスを増幅、整波してアナログスイ
ッチ３０７（Ｑ1）にサンプル・ホールド信号４０３を
出力し、前記アナログスイッチ３０７はそのパルスに応
じて前記ビデオ信号線３０６（Ｖ1）のビデオ信号４０
５を前記ソース線３０８（Ｒ1）にサンプル・ホールド
する。このとき、先に述べたように前記ゲート線３１１
に接続した複数の前記薄膜トランジスタ３１２は導通状
態にあるため、前記ソース線３０８にホールドした信号
は前記液晶セル３１３に書き込まれる。同様に、アナロ
グスイッチ３０７’はソース線３０８’に前記ビデオ信
号４０５をサンプル・ホールドする。これによって、前
記液晶セル３１３’には前記ソース線３０８’にサンプ
ル・ホールドした信号が書き込まれる。これを前記ソー
ス線駆動回路３０１の側で繰り返すことにより、前記ゲ
ート線３１１に接続した複数の画素の液晶セルへ、前記
ビデオ信号４０５を書き込むことができる。The driving method will be described in order. First, the Y
The side shift register 309 uses the clocks CLY and CLY.
According to the timing of *, the clock CLY, CLY
A pulse having a width ½ of the cycle of * is output to the buffer 310. The buffer 310 amplifies and shapes the pulse, and outputs a gate selection pulse 401 to the gate line 311 (P 1 ). This gate selection pulse 401
Is at the selection level, the plurality of thin film transistors 312 and 312 ′ connected to the gate line 311 are in a conductive state, and the source lines 303 and 3 connected to the plurality of thin film transistors 312 and 312 ′ connected to the gate line 311.
03 'and the liquid crystal cells 313, 313' are electrically connected. At this time, the X-side shift register 304 outputs a pulse having the same width as the cycle of the clock according to the timing of the clocks CLX and CLX *.
Output to. The pulse is amplified and shaped to output a sample-hold signal 403 to the analog switch 307 (Q 1 ), and the analog switch 307 responds to the pulse by the video signal 40 on the video signal line 306 (V 1 ).
5 is sampled and held on the source line 308 (R 1 ). At this time, as described above, the gate line 311
Since the plurality of thin film transistors 312 connected to are conductive, the signal held on the source line 308 is written to the liquid crystal cell 313. Similarly, the analog switch 307 'samples and holds the video signal 405 on the source line 308'. As a result, the sampled and held signal is written to the source line 308 'in the liquid crystal cell 313'. By repeating this on the source line driving circuit 301 side, the video signal 405 can be written in the liquid crystal cells of a plurality of pixels connected to the gate line 311.
【０００９】次に、前記ゲート選択パルス４０１が非選
択レベルになった後、前記ゲート線駆動回路３０２から
ゲート選択パルス４０２が出力される。この前記ゲート
選択パルス４０２が選択レベルである間に、前述したの
と同様に前記ソース線駆動回路３０１を駆動すると、前
記ゲート線３１１’に接続した複数の画素の液晶セルに
前記ビデオ信号４０５を書き込むことができる。Next, after the gate selection pulse 401 reaches the non-selection level, the gate line drive circuit 302 outputs the gate selection pulse 402. When the source line driving circuit 301 is driven in the same manner as described above while the gate selection pulse 402 is at the selection level, the video signal 405 is supplied to the liquid crystal cells of a plurality of pixels connected to the gate line 311 ′. You can write.
【００１０】以上の操作を繰り返すことによって、各画
素の液晶セル単位でビデオ信号を書き込むことが可能に
なり、液晶セルに書き込まれた信号に応じて各々の液晶
セルの偏光状態を変えることで、画像を得ることができ
る。By repeating the above operation, it becomes possible to write a video signal in the liquid crystal cell unit of each pixel, and by changing the polarization state of each liquid crystal cell according to the signal written in the liquid crystal cell, Images can be obtained.
【００１１】[0011]
【発明が解決しようとする課題】上記のアクティブマト
リクス方式の液晶表示装置において、前記クロックＣＬ
Ｘ，ＣＬＸ＊、或いは前記クロックＣＬＹ，ＣＬＹ＊の
タイミングがずれ、位相差が生じるとシフトレジスタが
誤動作することが知られている。図４は、シフトレジス
タの駆動周波数とクロックの位相差の許容範囲（クロッ
クマージン）の相関を示したグラフである。この様にシ
フトレジスタの駆動周波数が高くなると、それに伴って
クロックマージンが小さくなり、駆動周波数が１７〜１
８ＭＨｚを越えるとクロックマージンは２０ｎｓ未満と
なる。これはトランジスタの性能が向上し回路の高速化
がなされる程、誤動作を起こし易くなる事を意味する。In the above active matrix type liquid crystal display device, the clock CL is used.
It is known that the shift register malfunctions when the timings of X, CLX * or the clocks CLY, CLY * deviate and a phase difference occurs. FIG. 4 is a graph showing the correlation between the drive frequency of the shift register and the allowable range (clock margin) of the phase difference between the clocks. When the drive frequency of the shift register is increased as described above, the clock margin is reduced accordingly, and the drive frequency is 17 to 1
If it exceeds 8 MHz, the clock margin becomes less than 20 ns. This means that as the transistor performance is improved and the circuit speed is increased, malfunctions are more likely to occur.
【００１２】そこで本発明では上記の課題を回路設計に
より解決し、誤動作を起こし難く且つ高速動作可能な表
示装置及び駆動回路を提供する事を目的にしている。Therefore, it is an object of the present invention to solve the above-mentioned problems by circuit design, and to provide a display device and a drive circuit which are less likely to cause malfunction and which can operate at high speed.
【００１３】[0013]
【課題を解決するための手段】上記の目的を達成するた
めに本発明の第１の表示装置は、各々がクロック信号と
前記クロック信号と逆位相のクロック信号との位相差を
補正する複数のパルス補正回路と、複数の基本セルによ
り構成され、前記複数のパルス補正回路の各々により位
相差が補正された前記クロック信号及び前記逆位相のク
ロック信号が当該パルス補正回路に対応する、前記複数
の基本セルの各々に入力される駆動回路と、前記駆動回
路から出力された信号が供給される画素マトリクスと、
を備えたこと、を特徴としている。本発明の第２の表示
装置は、各々がクロック信号が入力されることにより当
該クロック信号と逆位相のクロック信号を発生する複数
のクロック信号発生回路と、複数の基本セルにより構成
され、前記クロック信号と、前記複数のクロック信号発
生回路の各々により発生した前記逆位相のクロック信号
が当該クロック信号発生回路に対応する、前記複数の基
本セルの各々に入力される駆動回路と、前記駆動回路か
ら出力された信号が供給される画素マトリクスと、を備
えたこと、を特徴とする。本発明の第３の表示装置は、
各々がクロック信号が入力されることにより当該クロッ
ク信号と逆位相のクロック信号を発生する複数のクロッ
ク信号発生回路と、各々が前記クロック信号と前記逆位
相のクロック信号の位相差を補正する複数のパルス補正
回路と、複数の基本セルにより構成され、前記複数のパ
ルス補正回路の各々により位相差が補正された前記クロ
ック信号及び前記逆位相のクロック信号が当該パルス補
正回路に対応する、前記複数の基本セルの各々に入力さ
れる駆動回路と、前記駆動回路から出力された信号が供
給される画素マトリクスと、を備えたこと、を特徴とす
る。In order to achieve the above-mentioned object, a first display device of the present invention comprises a plurality of display devices each of which corrects a phase difference between a clock signal and a clock signal having a phase opposite to the clock signal. A plurality of pulse correction circuits and a plurality of basic cells, the plurality of pulse correction circuits, the clock signal of which the phase difference is corrected and the clock signal of the opposite phase correspond to the pulse correction circuit; A drive circuit input to each of the basic cells, and a pixel matrix to which the signal output from the drive circuit is supplied,
It is characterized by having. A second display device of the present invention includes a plurality of clock signal generation circuits each generating a clock signal having a phase opposite to that of the clock signal when the clock signal is input, and a plurality of basic cells. A signal and a drive circuit in which the clock signal of the opposite phase generated by each of the plurality of clock signal generation circuits is input to each of the plurality of basic cells corresponding to the clock signal generation circuit; And a pixel matrix to which the output signal is supplied. A third display device of the present invention is
A plurality of clock signal generation circuits each generating a clock signal having a phase opposite to the clock signal by inputting the clock signal, and a plurality of clock signal generation circuits each correcting a phase difference between the clock signal and the clock signal having the opposite phase. A plurality of pulse correction circuits and a plurality of basic cells, the plurality of pulse correction circuits, the clock signal of which the phase difference is corrected and the clock signal of the opposite phase correspond to the pulse correction circuit; A driving circuit input to each of the basic cells and a pixel matrix to which a signal output from the driving circuit is supplied are provided.
【００１４】本発明の第１の駆動回路は、クロック信号
及び当該クロック信号と逆位相のクロック信号が入力さ
れ、出力信号を画素マトリクスに供給する駆動回路であ
って、 複数の基本セルにより構成され、各々がクロッ
ク信号と当該クロック信号と逆位相のクロック信号との
位相差を補正する複数のパルス補正回路の各々から、当
該パルス補正回路に対応する、前記複数の基本セルの各
々に前記クロック信号及び前記逆位相のクロック信号が
入力されてなることを特徴とする。本発明の第２の駆動
回路は、クロック信号及び前記クロック信号と逆位相の
クロック信号が入力され、出力信号を画素マトリクスに
供給する駆動回路であって、複数の基本セルにより構成
され、各々が、クロック信号が入力されることにより当
該クロック信号の逆位相のクロック信号を発生する、複
数のクロック信号発生回路の各々からの前記逆位相のク
ロック信号と前記クロック信号とが、当該クロック信号
発生回路に対応する、前記複数の基本セルの各々にが入
力されてなることを特徴とする。本発明の第３の駆動回
路は、クロック信号及び前記クロック信号と逆位相のク
ロック信号が入力され、出力信号を画素マトリクスに供
給する駆動回路であって、 複数の基本セルにより構成
され、クロック信号がクロック信号発生回路入力される
ことにより発生した当該クロック信号の逆位相のクロッ
ク信号と、前記クロック信号との位相差を補正する、複
数のパルス補正回路の各々から、当該パルス補正回路に
対応する、前記複数の基本セルの各々に前記クロック信
号及び前記逆位相のクロック信号が入力されてなること
を特徴とする。本発明の第４の表示装置は、上記の駆動
回路と、当該駆動回路からの出力信号が供給される画素
マトリクスと、を備えている。A first drive circuit of the present invention is a drive circuit to which a clock signal and a clock signal having a phase opposite to that of the clock signal are input and which supplies an output signal to a pixel matrix, and is composed of a plurality of basic cells. , Each of the plurality of pulse correction circuits for correcting the phase difference between the clock signal and the clock signal having the opposite phase to the clock signal, the clock signal to each of the plurality of basic cells corresponding to the pulse correction circuit And the clock signal of the opposite phase is input. A second drive circuit of the present invention is a drive circuit to which a clock signal and a clock signal having a phase opposite to that of the clock signal are input and which supplies an output signal to a pixel matrix, each drive circuit being composed of a plurality of basic cells, The clock signal generating circuit generates a clock signal having a reverse phase of the clock signal by inputting the clock signal, the clock signal having the reverse phase and the clock signal from each of the plurality of clock signal generating circuits. Is input to each of the plurality of basic cells. A third drive circuit of the present invention is a drive circuit to which a clock signal and a clock signal having a phase opposite to that of the clock signal are input and which supplies an output signal to a pixel matrix, the drive circuit being composed of a plurality of basic cells. Corresponding to the pulse correction circuit from each of the plurality of pulse correction circuits for correcting the phase difference between the clock signal and the clock signal having the opposite phase of the clock signal generated by the input to the clock signal generation circuit. The clock signal and the clock signal having the opposite phase are input to each of the plurality of basic cells. A fourth display device of the present invention includes the drive circuit described above and a pixel matrix to which an output signal from the drive circuit is supplied.
【００１５】上記のパルス補正回路としては、例えば、
クロック信号と逆位相クロック信号が同時に”Ｈ”、或
いは同時に”Ｌ”となるのを防止する様な回路を用いる
ことができる。上記のパルス補正回路は、クロック信号
線と逆位相クロック信号線の間に接続することが好まし
い。上記の表示装置において、逆位相クロック信号発生
回路を同一基板上に内蔵することが好ましい。クロック
信号と逆位相クロック信号の位相差が生じる原因の一つ
は、クロック信号線と逆位相クロック信号線の寄生容量
や寄生抵抗が異なる為である。従って、クロック信号と
逆位相クロック信号の発生部とシフトレジスタ間の距離
が大きい程、位相差が生じ易くなる。逆位相クロック信
号発生回路を同一基板上に内蔵する事により、この距離
が短くなりクロックの位相差を少なくできる。ところで
これら２つの回路は、シフトレジスタの直前に設けるの
が効果的である。また、パルス補正回路と逆位相クロッ
ク信号発生回路を組み合わせると更に効果的である。The above-mentioned pulse correction circuit is, for example,
A circuit for preventing the clock signal and the anti-phase clock signal from being "H" at the same time or "L" at the same time can be used. The pulse correction circuit is preferably connected between the clock signal line and the antiphase clock signal line. In the above display device, it is preferable that the anti-phase clock signal generation circuit is built in on the same substrate. One of the causes of the phase difference between the clock signal and the anti-phase clock signal is that the clock signal line and the anti-phase clock signal line have different parasitic capacitances and resistances. Therefore, the greater the distance between the generation unit of the clock signal and the anti-phase clock signal and the shift register, the easier the phase difference is. By incorporating the anti-phase clock signal generation circuit on the same substrate, this distance can be shortened and the clock phase difference can be reduced. By the way, it is effective to provide these two circuits immediately before the shift register. Further, it is more effective to combine the pulse correction circuit and the anti-phase clock signal generation circuit.
【００１６】[0016]
【作用】上記手段を講じたアクティブマトリクス方式の
液晶表示装置においては、クロックの位相差が少なくな
る。これにより誤動作を起こし難く且つ高速動作する回
路が実現可能となり、高信頼性、高精細液晶表示装置を
提供できる。In the active matrix type liquid crystal display device having the above means, the phase difference between clocks is reduced. This makes it possible to realize a circuit that does not easily cause a malfunction and operates at high speed, and can provide a highly reliable and high-definition liquid crystal display device.
【００１７】[0017]
【実施例】（実施例１）本発明を実施したアクティブマ
トリクス方式の液晶表示装置を図５、図６、図７および
図８を用いて説明する。EXAMPLE 1 An active matrix type liquid crystal display device embodying the present invention will be described with reference to FIGS. 5, 6, 7 and 8.
【００１８】図５はその回路構成を説明する図である。
本発明のアクティブマトリクス方式の液晶表示装置は、
ソース線駆動回路５０１とソース線駆動回路５０１用ク
ロックのパルス補正回路５０２、ゲート線駆動回路５０
３と、ゲート線駆動回路５０３用クロックのパルス補正
回路５０４、少なくとも画素マトリクス５０５が同一の
透明絶縁基板５０６の上に形成されてなる。そのうち、
画素マトリクス５０５は、ソース線駆動回路５０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路５０３に接続された複数のゲート線Ｙ1，
Ｙ2，Ｙ3・・・と、これらのゲート線およびソース線の
各交点に形成された複数の画素Ｐ11，Ｐ 12・・・とを有
し、各画素Ｐ11，Ｐ12・・・には薄膜トランジスタ５０
７および液晶セル５０８を有する。ソース線駆動回路５
０１用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補正回
路５０２により位相差が補正され、ソース線駆動回路５
０１に入力される。同様にゲート線駆動回路５０３用ク
ロック（ＣＬＹ、ＣＬＹ＊）は、パルス補正回路５０４
により位相差が補正され、ゲート線駆動回路５０３に入
力される。FIG. 5 is a diagram for explaining the circuit configuration.
The active matrix type liquid crystal display device of the present invention is
The source line driver circuit 501 and the source line driver circuit 501
Lock pulse correction circuit 502, gate line drive circuit 50
3 and pulse correction of clock for gate line drive circuit 503
The circuit 504 and at least the pixel matrix 505 are the same
It is formed on the transparent insulating substrate 506. Of which
The pixel matrix 505 is connected to the source line driver circuit 501.
Multiple source lines X connected1, X2, X3... and the game
Gate lines Y connected to the gate line drive circuit 5031，
Y2, Y3... and these gate lines and source lines
A plurality of pixels P formed at each intersection11, P 12... with
Each pixel P11, P12Is thin film transistor 50
7 and a liquid crystal cell 508. Source line drive circuit 5
01 clocks (CLX, CLX *) are pulse correction times
The phase difference is corrected by the path 502, and the source line driving circuit 5
01 is input. Similarly, for the gate line driving circuit 503,
The lock (CLY, CLY *) is the pulse correction circuit 504.
The phase difference is corrected by and is input to the gate line drive circuit 503.
I will be forced.
【００１９】以上の回路構成を有する液晶表示装置にお
いて、パルス補正回路５０２、５０４の一例を図６の等
価回路を用いて説明する。この回路では、クロック信号
線と逆位相クロック信号線間に帰還がかかっており、常
に逆位相となる様に設定されている。従って、仮にクロ
ック信号と逆位相クロック信号が同時に”Ｈ”、或いは
同時に”Ｌ”となった場合はそれを補正する事が可能で
ある。An example of the pulse correction circuits 502 and 504 in the liquid crystal display device having the above circuit configuration will be described with reference to the equivalent circuit of FIG. In this circuit, feedback is applied between the clock signal line and the antiphase clock signal line, and it is set so as to always have the opposite phase. Therefore, if the clock signal and the anti-phase clock signal simultaneously become "H" or simultaneously "L", it is possible to correct them.
【００２０】図７は、位相差の生じたクロック信号及び
逆位相クロック信号の波形と、それをパルス補正回路に
通した後の信号波形を比較したものである。パルス補正
回路により位相差が低減されている。FIG. 7 compares the waveforms of the clock signal and the anti-phase clock signal having a phase difference with the signal waveforms after passing through the pulse correction circuit. The phase difference is reduced by the pulse correction circuit.
【００２１】パルス補正回路としては、この他に例えば
図８に示す様なフリップフロップ回路等を用いても良
い。As the pulse correction circuit, other than this, for example, a flip-flop circuit as shown in FIG. 8 may be used.
【００２２】（実施例２）本発明の他の実施例を図９及
び図１０を用いて説明する。(Embodiment 2) Another embodiment of the present invention will be described with reference to FIGS. 9 and 10.
【００２３】図９はその回路構成を説明する図である。
本発明のアクティブマトリクス方式の液晶表示装置は、
ソース線駆動回路９０１とソース線駆動回路９０１用ク
ロックのパルス補正回路９０２、ゲート線駆動回路９０
３と、ゲート線駆動回路９０３用クロックのパルス補正
回路９０４、少なくとも画素マトリクス９０５が同一の
透明絶縁基板９０６の上に形成されてなる。そのうち、
画素マトリクス９０５は、ソース線駆動回路９０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路９０３に接続された複数のゲート線Ｙ1，
Ｙ2，Ｙ3・・・と、これらのゲート線およびソース線の
各交点に形成された複数の画素Ｐ11，Ｐ 12・・・とを有
し、各画素Ｐ11，Ｐ12・・・には薄膜トランジスタ９０
７および液晶セル９０８を有する。ソース線駆動回路９
０１用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補正回
路９０２により位相差が各ビット毎に補正され、ソース
線駆動回路９０１に入力される。同様にゲート線駆動回
路９０３用クロック（ＣＬＸ、ＣＬＸ＊）は、パルス補
正回路９０４により位相差が各ビット毎に補正され、ゲ
ート線駆動回路９０３に入力される。FIG. 9 is a diagram for explaining the circuit configuration.
The active matrix type liquid crystal display device of the present invention is
The source line driver circuit 901 and the source line driver circuit 901 clock
Lock pulse correction circuit 902, gate line drive circuit 90
3 and pulse correction of clock for gate line drive circuit 903
The circuit 904 and at least the pixel matrix 905 are the same
It is formed on the transparent insulating substrate 906. Of which
The pixel matrix 905 is connected to the source line driver circuit 901.
Multiple source lines X connected1, X2, X3... and the game
Gate lines Y connected to the gate line drive circuit 9031，
Y2, Y3... and these gate lines and source lines
A plurality of pixels P formed at each intersection11, P 12... with
Each pixel P11, P12Is thin film transistor 90
7 and a liquid crystal cell 908. Source line drive circuit 9
01 clocks (CLX, CLX *) are pulse correction times
The path 902 corrects the phase difference for each bit,
It is input to the line driving circuit 901. Similarly, gate line drive circuit
The clock for path 903 (CLX, CLX *) is
The positive circuit 904 corrects the phase difference for each bit,
It is input to the gate line drive circuit 903.
【００２４】以上の回路構成を有する液晶表示装置にお
いて、ソース線駆動回路とソース線駆動回路用クロック
のパルス補正回路の一例を図１０の等価回路を用いて説
明する。ソース線駆動回路１００１は、ラッチ信号を時
系列的に送出するためのＸ側シフトレジスタ１００２
と、そのラッチ信号を増幅、整波するためのバッファ１
００３と、ビデオ信号線１００４のビデオ信号をバッフ
ァ１００３から送出されるラッチ信号に応じてソース線
１００５，１００５’にサンプル、ホールドするアナロ
グスイッチ１００６，１００６’とで構成される。ここ
で、Ｘ側シフトレジスタ１００２は、クロックＣＬＸで
規定されるクロックドインバータ１００７と、クロック
ＣＬＸ＊で規定されるクロックドインバータ１００８
と、インバータ１００９とからなる基本セル１０１０を
単位に構成される。ＣＬＸはＸ側シフトレジスタのクロ
ックを表しており、ＣＬＸ＊とは逆位相の関係になって
いる。このＣＬＸとＣＬＸ＊は、各ビット単位毎に接続
された２つのインバータ１０１１、１０１２からなるパ
ルス補正回路により、位相差が補正され、クロックＣＬ
Ｘで規定されるクロックドインバータ１００７と、クロ
ックＣＬＸ＊で規定されるクロックドインバータ１００
８に入力される。一方、前記ゲート線駆動回路１０１３
は、ラッチ信号を時系列的に送出するためのＹ側シフト
レジスタ１０１４と、そのラッチ信号を増幅、整波し、
ゲート線１０１５，１０１５’に送出するためのバッフ
ァ１０１６とから構成される。ここで、前記Ｙ側シフト
レジスタ１０１４は、クロックＣＬＹで規定されるクロ
ックドインバータ１０１７と、クロックＣＬＹ＊で規定
されるクロックドインバータ１０１８と、インバータ１
０１９と、ＮＯＲゲート１０２０からなる基本セル１０
２１を単位に構成される。ＣＬＹはＹ側シフトレジスタ
のクロックを表しており、ＣＬＹ＊とは逆位相の関係に
なっている。このＣＬＹとＣＬＹ＊は、各ビット単位毎
に接続された２つのインバータ１０２２、１０２３から
なるパルス補正回路により、位相差が補正され、クロッ
クＣＬＹで規定されるクロックドインバータ１０１７
と、クロックＣＬＹ＊で規定されるクロックドインバー
タ１０１８に入力される。また、画素マトリクス１０２
４は、前記ソース線１００５，１００５’およびゲート
線１０１５，１０１５’に接続された薄膜トランジスタ
１０２５，１０２５’と液晶セル１０２６，１０２６’
とから構成される。An example of the source line drive circuit and the pulse correction circuit for the source line drive circuit clock in the liquid crystal display device having the above circuit configuration will be described with reference to the equivalent circuit of FIG. The source line drive circuit 1001 is an X-side shift register 1002 for transmitting a latch signal in time series.
And a buffer 1 for amplifying and rectifying the latch signal
003 and analog switches 1006 and 1006 ′ for sampling and holding the video signal on the video signal line 1004 on the source lines 1005 and 1005 ′ according to the latch signal sent from the buffer 1003. Here, the X-side shift register 1002 includes a clocked inverter 1007 defined by a clock CLX and a clocked inverter 1008 defined by a clock CLX *.
And a basic cell 1010 including an inverter 1009. CLX represents the clock of the X-side shift register, and has a phase opposite to that of CLX *. The phase difference between CLX and CLX * is corrected by a pulse correction circuit composed of two inverters 1011 and 1012 connected for each bit unit, and the clock CL
The clocked inverter 1007 defined by X and the clocked inverter 100 defined by the clock CLX *
8 is input. On the other hand, the gate line driving circuit 1013
Is a Y-side shift register 1014 for transmitting the latch signal in time series, and amplifies and wave-shapes the latch signal,
It is composed of a buffer 1016 for sending to the gate lines 1015 and 1015 '. Here, the Y-side shift register 1014 includes a clocked inverter 1017 defined by a clock CLY, a clocked inverter 1018 defined by a clock CLY *, and an inverter 1
019 and NOR gate 1020
21 units. CLY represents the clock of the Y-side shift register and has a phase opposite to that of CLY *. The phase difference between CLY and CLY * is corrected by a pulse correction circuit including two inverters 1022 and 1023 connected for each bit unit, and the clocked inverter 1017 defined by the clock CLY is used.
Is input to the clocked inverter 1018 defined by the clock CLY *. Also, the pixel matrix 102
Reference numeral 4 denotes thin film transistors 1025, 1025 'and liquid crystal cells 1026, 1026' connected to the source lines 1005, 1005 'and gate lines 1015, 1015'.
Composed of and.
【００２５】（実施例３）本発明の他の実施例を図１
１、図１２を用いて説明する。(Embodiment 3) Another embodiment of the present invention is shown in FIG.
1 and FIG. 12 will be described.
【００２６】図１１はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１１０１とソース線駆動回路１１
０１用逆位相クロック発生回路１１０２、ゲート線駆動
回路１１０３と、ゲート線駆動回路１１０３用クロック
の逆位相クロック発生回路１１０４、少なくとも画素マ
トリクス１１０５が同一の透明絶縁基板１１０６の上に
形成されてなる。そのうち、画素マトリクス１１０５
は、ソース線駆動回路１１０１に接続された複数のソー
ス線Ｘ1，Ｘ2，Ｘ3・・・と、ゲート線駆動回路１１０
３に接続された複数のゲート線Ｙ1，Ｙ2，Ｙ3・・・
と、これらのゲート線およびソース線の各交点に形成さ
れた複数の画素Ｐ11，Ｐ12・・・とを有し、各画素
Ｐ11，Ｐ12・・・には薄膜トランジスタ１１０７および
液晶セル１１０８を有する。ソース線駆動回路１１０１
用の逆位相クロック（ＣＬＸ＊）は、ソース線駆動回路
１１０１用クロック（ＣＬＸ）を、ソース線駆動回路１
１０１用逆位相クロック発生回路１１０２に入力する事
で形成できる。更に、これらのクロック（ＣＬＸ，ＣＬ
Ｘ＊）をソース線駆動回路１１０１に入力する事で、回
路が動作する。同様にゲート線駆動回路１１０３用の逆
位相クロック（ＣＬＹ＊）は、ゲート線駆動回路１１０
３用クロック（ＣＬＹ）を、ゲート線駆動回路１１０３
用逆位相クロック発生回路１１０４に入力する事で形成
できる。更に、これらのクロック（ＣＬＹ，ＣＬＹ＊）
をゲート線駆動回路１１０３に入力する事で、回路が動
作する。FIG. 11 is a diagram for explaining the circuit configuration. The active matrix type liquid crystal display device of the present invention includes a source line driving circuit 1101 and a source line driving circuit 11.
The reverse phase clock generation circuit 1102 for 01, the gate line drive circuit 1103, the reverse phase clock generation circuit 1104 for the clock for the gate line drive circuit 1103, and at least the pixel matrix 1105 are formed on the same transparent insulating substrate 1106. Of which, the pixel matrix 1105
Is a plurality of source lines X 1 , X 2 , X 3 ... Connected to the source line driving circuit 1101, and the gate line driving circuit 110.
A plurality of gate lines Y 1 , Y 2 , Y 3 ...
, And a plurality of pixels P 11 , P 12, ... Formed at respective intersections of these gate lines and source lines, and each pixel P 11 , P 12, ... Has a thin film transistor 1107 and a liquid crystal cell 1108. Have. Source line driver circuit 1101
The reverse-phase clock (CLX *) for the source line drive circuit 1 is the clock for the source line drive circuit 1101 (CLX).
It can be formed by inputting to the anti-phase clock generation circuit 1102 for 101. Furthermore, these clocks (CLX, CL
X *) is input to the source line driver circuit 1101 to operate the circuit. Similarly, the anti-phase clock (CLY *) for the gate line drive circuit 1103 is
3 clock (CLY) to the gate line drive circuit 1103
It can be formed by inputting to the reverse phase clock generation circuit 1104 for use. In addition, these clocks (CLY, CLY *)
Is input to the gate line driver circuit 1103, the circuit operates.
【００２７】最も簡単な逆位相クロック発生回路は、図
１２に示す様なインバータである。この場合、クロック
と逆位相クロック位相差はインバータの遅延により決定
される。従って、インバータを構成する薄膜トランジス
タの特性やデバイスパラメータによりその値が異なる。
しかし一般には数ｎｓ程度であり、クロックと逆位相ク
ロックを外部から入力した時の位相差と比較すると遥か
に小さいものである。The simplest antiphase clock generation circuit is an inverter as shown in FIG. In this case, the phase difference between the clock and the antiphase clock is determined by the delay of the inverter. Therefore, the value varies depending on the characteristics and device parameters of the thin film transistor forming the inverter.
However, it is generally about several ns, which is far smaller than the phase difference when the clock and the antiphase clock are input from the outside.
【００２８】（実施例４）本発明の他の実施例を図１３
及び図１４を用いて説明する。(Embodiment 4) Another embodiment of the present invention is shown in FIG.
And FIG. 14 will be described.
【００２９】図１３はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１３０１とソース線駆動回路１３
０１用逆位相クロック発生回路１３０２、ゲート線駆動
回路１３０３とゲート線駆動回路１３０３用逆位相クロ
ック発生回路１３０４、少なくとも画素マトリクス１３
０５が同一の透明絶縁基板１３０６の上に形成されてな
る。そのうち、画素マトリクス１３０５は、ソース線駆
動回路１３０１に接続された複数のソース線Ｘ1，Ｘ2，
Ｘ3・・・と、ゲート線駆動回路１３０３に接続された
複数のゲート線Ｙ 1，Ｙ2，Ｙ3・・・と、これらのゲー
ト線およびソース線の各交点に形成された複数の画素Ｐ
11，Ｐ12・・・とを有し、各画素Ｐ11，Ｐ12・・・には
薄膜トランジスタ１３０７および液晶セル１３０８を有
する。ソース線駆動回路１３０１用クロック（ＣＬＸ）
とソース線駆動回路１３０１用逆位相クロック発生回路
１３０２により形成した逆位相クロック（ＣＬＸ＊）
は、各ビット毎にソース線駆動回路１３０１に入力され
る。同様にゲート線駆動回路１３０３用クロック（ＣＬ
Ｙ）とゲート線駆動回路１３０３用逆位相クロック発生
回路１３０４により形成した逆位相クロック（ＣＬＹ
＊）は、各ビット毎にゲート線駆動回路１３０３に入力
される。FIG. 13 is a diagram for explaining the circuit configuration.
It Liquid crystal display device of active matrix type of the present invention
Is a source line driver circuit 1301 and a source line driver circuit 13
01 reverse phase clock generation circuit 1302, gate line drive
Circuit 1303 and the reverse phase clock for the gate line drive circuit 1303
Clock generation circuit 1304, at least the pixel matrix 13
05 is formed on the same transparent insulating substrate 1306.
It The pixel matrix 1305 is a source line driver.
A plurality of source lines X connected to the driving circuit 1301.1, X2，
X3... and connected to the gate line driving circuit 1303
Multiple gate lines Y 1, Y2, Y3... and these games
A plurality of pixels P formed at each intersection of the source line and the source line
11, P12... and each pixel P11, P12To ...
It has a thin film transistor 1307 and a liquid crystal cell 1308.
To do. Clock for source line driver circuit 1301 (CLX)
And reverse phase clock generation circuit for source line drive circuit 1301
Reverse phase clock (CLX *) generated by 1302
Are input to the source line driver circuit 1301 for each bit.
It Similarly, the gate line driving circuit 1303 clock (CL
Y) and anti-phase clock generation for gate line drive circuit 1303
The anti-phase clock (CLY formed by the circuit 1304
*) Is input to the gate line drive circuit 1303 for each bit
To be done.
【００３０】以上の回路構成を有する液晶表示装置にお
いて、ソース線駆動回路とソース線駆動回路用逆位相ク
ロック発生回路の一例を図１４の等価回路を用いて説明
する。ソース線駆動回路１４０１は、ラッチ信号を時系
列的に送出するためのＸ側シフトレジスタ１４０２と、
そのラッチ信号を増幅、整波するためのバッファ１４０
３と、ビデオ信号線１４０４のビデオ信号をバッファ１
４０３から送出されるラッチ信号に応じてソース線１４
０５，１４０５’にサンプル、ホールドするアナログス
イッチ１４０６，１４０６’とで構成される。ここで、
Ｘ側シフトレジスタ１４０２は、クロックＣＬＸで規定
されるクロックドインバータ１４０７と、クロックＣＬ
Ｘ＊で規定されるクロックドインバータ１４０８と、イ
ンバータ１４０９とからなる基本セル１４１０を単位に
構成される。ＣＬＸはＸ側シフトレジスタのクロックを
表しており、ＣＬＸ＊とは逆位相の関係になっている。
このＣＬＸは、クロックＣＬＸで規定されるクロックド
インバータ１４０７に入力される。またＣＬＸ＊は、各
ビット単位毎に接続されたインバータ１４１１からなる
逆位相クロック発生回路により形成され、クロックＣＬ
Ｘ＊で規定されるクロックドインバータ１４０８に入力
される。一方、前記ゲート線駆動回路１４１２は、ラッ
チ信号を時系列的に送出するためのＹ側シフトレジスタ
１４１３と、そのラッチ信号を増幅、整波し、ゲート線
１４１４，１４１４’に送出するためのバッファ１４１
５とから構成される。ここで、前記Ｙ側シフトレジスタ
１４１３は、クロックＣＬＹで規定されるクロックドイ
ンバータ１４１６と、クロックＣＬＹ＊で規定されるク
ロックドインバータ１４１７と、インバータ１４１８
と、ＮＯＲゲート１４１９からなる基本セル１４２０を
単位に構成される。ＣＬＹはＹ側シフトレジスタのクロ
ックを表しており、ＣＬＹ＊とは逆位相の関係になって
いる。このＣＬＹは、クロックＣＬＹで規定されるクロ
ックドインバータ１４１６に入力される。またＣＬＹ＊
は、各ビット単位毎に接続されたインバータ１４２１か
らなる逆位相クロック発生回路により形成され、クロッ
クＣＬＸ＊で規定されるクロックドインバータ１４１７
に入力される。また、画素マトリクス１４２２は、前記
ソース線１４０５，１４０５’およびゲート線１４１
４，１４１４’に接続された薄膜トランジスタ１４２
３，１４２３’と液晶セル１４２４，１４２４’とから
構成される。An example of the source line drive circuit and the source line drive circuit anti-phase clock generation circuit in the liquid crystal display device having the above circuit configuration will be described with reference to the equivalent circuit of FIG. The source line drive circuit 1401 includes an X-side shift register 1402 for transmitting a latch signal in time series,
A buffer 140 for amplifying and rectifying the latch signal
3 and the video signal on the video signal line 1404 are buffered 1
In response to the latch signal sent from 403, the source line 14
05 and 1405 ′, and analog switches 1406 and 1406 ′ for sampling and holding. here,
The X-side shift register 1402 includes a clocked inverter 1407 defined by the clock CLX and a clock CL.
The basic cell 1410 is composed of a clocked inverter 1408 defined by X * and an inverter 1409. CLX represents the clock of the X-side shift register, and has a phase opposite to that of CLX *.
This CLX is input to the clocked inverter 1407 defined by the clock CLX. CLX * is formed by an antiphase clock generation circuit including an inverter 1411 connected for each bit unit, and the clock CLX
It is input to the clocked inverter 1408 defined by X *. On the other hand, the gate line drive circuit 1412 includes a Y-side shift register 1413 for transmitting a latch signal in time series, and a buffer for amplifying and rectifying the latch signal and transmitting it to the gate lines 1414, 1414 '. 141
5 and. Here, the Y-side shift register 1413 includes a clocked inverter 1416 defined by a clock CLY, a clocked inverter 1417 defined by a clock CLY *, and an inverter 1418.
And a basic cell 1420 including a NOR gate 1419 is formed as a unit. CLY represents the clock of the Y-side shift register and has a phase opposite to that of CLY *. This CLY is input to the clocked inverter 1416 defined by the clock CLY. Also CLY *
Is formed by an anti-phase clock generation circuit composed of an inverter 1421 connected for each bit unit, and is a clocked inverter 1417 defined by a clock CLX *.
Entered in. In addition, the pixel matrix 1422 includes the source lines 1405 and 1405 ′ and the gate line 141.
4, 1414 'connected to thin film transistor 142
3, 1423 'and liquid crystal cells 1424, 1424'.
【００３１】（実施例５）本発明の他の実施例を図１
５、図１６、図１７を用いて説明する。(Embodiment 5) Another embodiment of the present invention is shown in FIG.
This will be described with reference to FIGS.
【００３２】図１５はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１５０１とソース線駆動回路１５
０１用逆位相クロック発生回路１５０２とソース線駆動
回路１５０１用クロックのパルス補正回路１５０３、ゲ
ート線駆動回路１５０４とゲート線駆動回路１５０４用
クロックの逆位相クロック発生回路１５０５とゲート線
駆動回路１５０４用クロックのパルス補正回路１５０
６、少なくとも画素マトリクス１５０７が同一の透明絶
縁基板１５０８の上に形成されてなる。そのうち、画素
マトリクス１５０７は、ソース線駆動回路１５０１に接
続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲー
ト線駆動回路１５０４に接続された複数のゲート線
Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲート線およびソー
ス線の各交点に形成された複数の画素Ｐ11，Ｐ12・・・
とを有し、各画素Ｐ11，Ｐ12・・・には薄膜トランジス
タ１５０９および液晶セル１５１０を有する。ソース線
駆動回路１５０１用の逆位相クロック（ＣＬＸ＊）は、
ソース線駆動回路１５０１用クロック（ＣＬＸ）を、ソ
ース線駆動回路１５０１用逆位相クロック発生回路１５
０２に入力する事で形成できる。更に、これらのクロッ
ク（ＣＬＸ，ＣＬＸ＊）をソース線駆動回路１５０１用
クロックのパルス補正回路１５０３により位相差を補正
した後ソース線駆動回路１５０１に入力する。同様にゲ
ート線駆動回路１５０４用の逆位相クロック（ＣＬＹ
＊）は、ゲート線駆動回路１５０４用クロック（ＣＬ
Ｙ）を、ゲート線駆動回路１５０４用逆位相クロック発
生回路１５０５に入力する事で形成できる。更に、これ
らのクロック（ＣＬＹ，ＣＬＹ＊）をゲート線駆動回路
１５０４用クロックのパルス補正回路１５０６により位
相差を補正した後ゲート線駆動回路１５０４に入力す
る。FIG. 15 is a diagram for explaining the circuit configuration. The active matrix liquid crystal display device of the present invention includes a source line driver circuit 1501 and a source line driver circuit 15.
01 anti-phase clock generation circuit 1502, source line drive circuit 1501 clock pulse correction circuit 1503, gate line drive circuit 1504, gate line drive circuit 1504 clock anti-phase clock generation circuit 1505, gate line drive circuit 1504 clock Pulse correction circuit 150
6. At least the pixel matrix 1507 is formed on the same transparent insulating substrate 1508. The pixel matrix 1507 includes a plurality of source lines X 1 , X 2 , X 3 ... Connected to the source line drive circuit 1501 and a plurality of gate lines Y 1 , Y connected to the gate line drive circuit 1504. 2 , Y 3, ... And a plurality of pixels P 11 , P 12, ... Formed at respective intersections of these gate lines and source lines.
, And each pixel P 11 , P 12, ... Has a thin film transistor 1509 and a liquid crystal cell 1510. The reverse phase clock (CLX *) for the source line drive circuit 1501 is
The source line drive circuit 1501 clock (CLX) is supplied to the source line drive circuit 1501 reverse phase clock generation circuit 15
It can be formed by inputting 02. Further, these clocks (CLX, CLX *) are input to the source line drive circuit 1501 after the phase difference is corrected by the pulse correction circuit 1503 of the clock for the source line drive circuit 1501. Similarly, a reverse phase clock (CLY for the gate line drive circuit 1504)
* Indicates a clock for the gate line driving circuit 1504 (CL
Y) is input to the anti-phase clock generation circuit 1505 for the gate line drive circuit 1504, which can be formed. Further, these clocks (CLY, CLY *) are input to the gate line drive circuit 1504 after the phase difference is corrected by the pulse correction circuit 1506 for the clock for the gate line drive circuit 1504.
【００３３】以上の回路構成を有する液晶表示装置にお
いて、逆位相クロック発生回路とパルス補正回路を組み
合わせた回路の一例を図１６の等価回路を用いて説明す
る。この回路では、クロック信号をインバータにより反
転し逆位相クロック信号を形成する。この時、インバー
タの遅延により生じたクロックと逆位相クロック間の位
相差は、パルス補正回路により常に逆位相となる様に補
正される。In the liquid crystal display device having the above circuit configuration, an example of a circuit in which the anti-phase clock generation circuit and the pulse correction circuit are combined will be described with reference to the equivalent circuit of FIG. In this circuit, a clock signal is inverted by an inverter to form an antiphase clock signal. At this time, the phase difference between the clock and the antiphase clock caused by the delay of the inverter is corrected by the pulse correction circuit so that the phase always becomes the antiphase.
【００３４】逆位相クロック発生回路とパルス補正回路
を組み合わせた回路としては、この他に例えば図１７に
示す様な回路等でも良い。As a circuit in which the anti-phase clock generation circuit and the pulse correction circuit are combined, other circuits such as that shown in FIG. 17 may be used.
【００３５】（実施例６）本発明の他の実施例を図１８
及び図１９を用いて説明する。(Embodiment 6) Another embodiment of the present invention is shown in FIG.
And FIG. 19 are used for the explanation.
【００３６】図１８はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路１８０１とソース線駆動回路１８
０１用逆位相クロック発生回路１８０２とソース線駆動
回路１８０１用クロックのパルス補正回路１８０３、ゲ
ート線駆動回路１８０４とゲート線駆動回路１８０４用
逆位相クロック発生回路１８０５とゲート線駆動回路１
８０４用クロックのパルス補正回路１８０６、少なくと
も画素マトリクス１８０７が同一の透明絶縁基板１８０
８の上に形成されてなる。そのうち、画素マトリクス１
８０７は、ソース線駆動回路１８０１に接続された複数
のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲート線駆動回路
１８０４に接続された複数のゲート線Ｙ1，Ｙ2，Ｙ3・
・・と、これらのゲート線およびソース線の各交点に形
成された複数の画素Ｐ11，Ｐ12・・・とを有し、各画素
Ｐ11，Ｐ12・・・には薄膜トランジスタ１８０９および
液晶セル１８１０を有する。ここで、ソース線駆動回路
１８０１用クロック（ＣＬＸ）とソース線駆動回路１８
０１用逆位相クロック発生回路１８０２により各ビット
毎に逆位相クロック（ＣＬＸ＊）を形成する。更にこれ
らのクロック（ＣＬＸ，ＣＬＸ＊）をソース線駆動回路
１８０１用クロックのパルス補正回路１８０３により位
相差を補正してソース線駆動回路１８０１に入力する。
同様にゲート線駆動回路１８０４用クロック（ＣＬＹ）
とゲート線駆動回路１８０４用逆位相クロック発生回路
１８０５により各ビット毎に逆位相クロック（ＣＬＹ
＊）を形成する。更にこれらのクロック（ＣＬＹ，ＣＬ
Ｙ＊）をゲート線駆動回路１８０４用クロックのパルス
補正回路１８０６により位相差を補正してソース線駆動
回路１８０４に入力する。FIG. 18 is a diagram for explaining the circuit configuration. The active matrix type liquid crystal display device of the present invention includes a source line driver circuit 1801 and a source line driver circuit 18.
01 anti-phase clock generation circuit 1802, source line drive circuit 1801 clock pulse correction circuit 1803, gate line drive circuit 1804, gate line drive circuit 1804 anti-phase clock generation circuit 1805, and gate line drive circuit 1
804 clock pulse correction circuit 1806, transparent insulating substrate 180 having at least the same pixel matrix 1807
8 is formed. Pixel matrix 1
Reference numeral 807 denotes a plurality of source lines X 1 , X 2 , X 3 ... Connected to the source line drive circuit 1801, and a plurality of gate lines Y 1 , Y 2 , Y 3 connected to the gate line drive circuit 1804.・
... and, and a plurality of these pixels P 11, which is formed at each intersection of the gate lines and source lines, P 12 ..., each of the pixels P 11, P 12 to ... TFT 1809 and the liquid crystal It has a cell 1810. Here, the clock (CLX) for the source line drive circuit 1801 and the source line drive circuit 18
The 01 reverse phase clock generation circuit 1802 forms a reverse phase clock (CLX *) for each bit. Further, these clocks (CLX, CLX *) are input to the source line drive circuit 1801 after the phase difference is corrected by the pulse correction circuit 1803 for the clock for the source line drive circuit 1801.
Similarly, clock for gate line drive circuit 1804 (CLY)
And an anti-phase clock generation circuit 1805 for the gate line drive circuit 1804 causes an anti-phase clock (CLY
*) Is formed. Furthermore, these clocks (CLY, CL
Y *) is input to the source line drive circuit 1804 after the phase difference is corrected by the pulse correction circuit 1806 for the gate line drive circuit 1804 clock.
【００３７】以上の回路構成を有する液晶表示装置にお
いて、ソース線駆動回路とソース線駆動回路用逆位相ク
ロック発生回路、及びソース線駆動回路用パルス補正回
路の一例を図１９の等価回路を用いて説明する。ソース
線駆動回路１９０１は、ラッチ信号を時系列的に送出す
るためのＸ側シフトレジスタ１９０２と、そのラッチ信
号を増幅、整波するためのバッファ１９０３と、ビデオ
信号線１９０４のビデオ信号をバッファ１９０３から送
出されるラッチ信号に応じてソース線１９０５，１９０
５’にサンプル、ホールドするアナログスイッチ１９０
６，１９０６’とで構成される。ここで、Ｘ側シフトレ
ジスタ１９０２は、クロックＣＬＸで規定されるクロッ
クドインバータ１９０７と、クロックＣＬＸ＊で規定さ
れるクロックドインバータ１９０８と、インバータ１９
０９とからなる基本セル１９１０を単位に構成される。
ＣＬＸはＸ側シフトレジスタのクロックを表しており、
ＣＬＸ＊とは逆位相の関係になっている。このＣＬＸ
は、クロックＣＬＸで規定されるクロックドインバータ
１９０７に入力される。またＣＬＸ＊は、各ビット単位
毎に接続されたインバータ１９１１からなる逆位相クロ
ック発生回路により形成され、インバータ１９１２、１
９１３からなるパルス補正回路１９１４によりクロック
ＣＬＸとの位相差を補正した後、クロックＣＬＸ＊で規
定されるクロックドインバータ１９０８に入力される。
一方、前記ゲート線駆動回路１９１５は、ラッチ信号を
時系列的に送出するためのＹ側シフトレジスタ１９１６
と、そのラッチ信号を増幅、整波し、ゲート線１９１
７，１９１７’に送出するためのバッファ１９１８とか
ら構成される。ここで、前記Ｙ側シフトレジスタ１９１
６は、クロックＣＬＹで規定されるクロックドインバー
タ１９１９と、クロックＣＬＹ＊で規定されるクロック
ドインバータ１９２０と、インバータ１９２１と、ＮＯ
Ｒゲート１９２２からなる基本セル１９２３を単位に構
成される。ＣＬＹはＹ側シフトレジスタのクロックを表
しており、ＣＬＹ＊とは逆位相の関係になっている。こ
のＣＬＹは、クロックＣＬＹで規定されるクロックドイ
ンバータ１９１９に入力される。またＣＬＹ＊は、各ビ
ット単位毎に接続されたインバータ１９２４からなる逆
位相クロック発生回路により形成され、インバータ１９
２５、１９２６からなるパルス補正回路１９２７により
クロックＣＬＹとの位相差を補正した後、クロックＣＬ
Ｙ＊で規定されるクロックドインバータ１９２０に入力
される。また、画素マトリクス１９２８は、前記ソース
線１９０５，１９０５’およびゲート線１９１７，１９
１７’に接続された薄膜トランジスタ１９２９，１９２
９’と液晶セル１９３０，１９３０’とから構成され
る。In the liquid crystal display device having the above circuit configuration, an example of the source line drive circuit, the source line drive circuit anti-phase clock generation circuit, and the source line drive circuit pulse correction circuit is used by using the equivalent circuit of FIG. explain. The source line driver circuit 1901 includes an X-side shift register 1902 for transmitting a latch signal in time series, a buffer 1903 for amplifying and wave-shaping the latch signal, and a buffer 1903 for a video signal on the video signal line 1904. Source lines 1905, 190 according to the latch signal sent from
Analog switch 190 to sample and hold 5 '
6, 1906 '. Here, the X side shift register 1902 includes a clocked inverter 1907 defined by a clock CLX, a clocked inverter 1908 defined by a clock CLX *, and an inverter 19.
And a basic cell 1910 composed of 09.
CLX represents the clock of the X side shift register,
It has an antiphase relationship with CLX *. This CLX
Is input to the clocked inverter 1907 defined by the clock CLX. CLX * is formed by an anti-phase clock generation circuit composed of an inverter 1911 connected for each bit unit.
The pulse correction circuit 1914 composed of 913 corrects the phase difference from the clock CLX, and then inputs the clocked inverter 1908 defined by the clock CLX *.
On the other hand, the gate line drive circuit 1915 is provided in the Y-side shift register 1916 for transmitting the latch signal in time series.
And the latch signal is amplified and rectified, and the gate line 191
7, 1917 'and a buffer 1918 for sending the data to the buffer 1918. Here, the Y-side shift register 191
Reference numeral 6 denotes a clocked inverter 1919 defined by a clock CLY, a clocked inverter 1920 defined by a clock CLY *, an inverter 1921, and a NO.
A basic cell 1923 including an R gate 1922 is configured as a unit. CLY represents the clock of the Y-side shift register and has a phase opposite to that of CLY *. This CLY is input to the clocked inverter 1919 defined by the clock CLY. Further, CLY * is formed by an anti-phase clock generation circuit including an inverter 1924 connected for each bit unit, and
After correcting the phase difference with the clock CLY by the pulse correction circuit 1927 composed of 25 and 1926, the clock CL
It is input to the clocked inverter 1920 defined by Y *. Further, the pixel matrix 1928 includes the source lines 1905 and 1905 ′ and the gate lines 1917 and 19.
Thin film transistors 1929 and 192 connected to 17 '
9'and liquid crystal cells 1930, 1930 '.
【００３８】[0038]
【発明の効果】上記手段を講じたアクティブマトリクス
方式の液晶表示装置においては、クロックの位相差が少
なくなり、これにより誤動作を起こし難く、且つ高速動
作が可能になる。結果として信頼性の高い、高精細液晶
表示装置を提供することができる。更に逆位相クロック
信号発生回路を内蔵した場合は、外部から入力するクロ
ックの数が半分になる為外部回路の負担を大幅に低減で
きると共に、回路の小型化も実現可能となる。In the liquid crystal display device of the active matrix system having the above-mentioned means, the phase difference of the clocks is reduced, so that the malfunction does not easily occur and the high speed operation becomes possible. As a result, a highly reliable high-definition liquid crystal display device can be provided. Further, when the antiphase clock signal generation circuit is built in, the number of clocks input from the outside is halved, so that the load on the external circuit can be significantly reduced and the circuit can be downsized.
【図１】 従来の液晶表示装置の構成を説明する図であ
る。FIG. 1 is a diagram illustrating a configuration of a conventional liquid crystal display device.
【図２】 従来の液晶表示装置を説明する等価回路図で
ある。FIG. 2 is an equivalent circuit diagram illustrating a conventional liquid crystal display device.
【図３】 従来の液晶表示装置の駆動方法の一例を説明
する図。FIG. 3 is a diagram illustrating an example of a driving method of a conventional liquid crystal display device.
【図４】 シフトレジスタの駆動周波数とクロックと逆
位相クロックの位相差の許容範囲（クロックマージン）
の相関を示すグラフである。FIG. 4 is a permissible range (clock margin) of the drive register of the shift register and the phase difference between the clock and the antiphase clock.
It is a graph which shows the correlation of.
【図５】 本発明の実施例１の回路構成の一例を説明す
る図である。FIG. 5 is a diagram illustrating an example of a circuit configuration according to the first embodiment of the present invention.
【図６】 本発明の実施例１をより単純化した等価回路
にして説明する図である。FIG. 6 is a diagram for explaining the first embodiment of the present invention as a more simplified equivalent circuit.
【図７】 位相差の生じたクロック信号及び逆位相クロ
ック信号の波形と、それをパルス補正回路に通した後の
信号波形を比較した図である。FIG. 7 is a diagram comparing waveforms of a clock signal and a reverse phase clock signal having a phase difference with a signal waveform after passing the pulse signal through a pulse correction circuit.
【図８】 パルス補正回路の他の一例を等価回路で説明
した図である。FIG. 8 is a diagram illustrating another example of the pulse correction circuit using an equivalent circuit.
【図９】 本発明の実施例２の回路構成の一例を説明す
る図である。FIG. 9 is a diagram illustrating an example of a circuit configuration according to a second embodiment of the present invention.
【図１０】 本発明の実施例２をより単純化した等価回
路にして説明する図である。FIG. 10 is a diagram illustrating a second embodiment of the present invention as a more simplified equivalent circuit.
【図１１】 本発明の実施例３の回路構成の一例を説明
する図である。FIG. 11 is a diagram illustrating an example of a circuit configuration according to a third embodiment of the present invention.
【図１２】 逆位相クロック発生回路の一例を等価回路
で説明した図である。FIG. 12 is a diagram illustrating an example of an anti-phase clock generation circuit using an equivalent circuit.
【図１３】 本発明の実施例４の回路構成の一例を説明
する図である。FIG. 13 is a diagram illustrating an example of a circuit configuration according to a fourth embodiment of the present invention.
【図１４】 本発明の実施例４をより単純化した等価回
路にして説明する図である。FIG. 14 is a diagram illustrating a fourth embodiment of the present invention as a more simplified equivalent circuit.
【図１５】 本発明の実施例５の回路構成の一例を説明
する図である。FIG. 15 is a diagram illustrating an example of a circuit configuration according to a fifth embodiment of the present invention.
【図１６】 本発明の実施例５をより単純化した等価回
路にして説明する図である。FIG. 16 is a diagram illustrating a fifth embodiment of the present invention as a more simplified equivalent circuit.
【図１７】 逆位相クロック発生回路とパルス補正回路
を組み合わせた回路の他の一例を等価回路で説明した図
である。FIG. 17 is a diagram illustrating another example of an equivalent circuit, which is a circuit in which an anti-phase clock generation circuit and a pulse correction circuit are combined.
【図１８】 本発明の実施例６の回路構成の一例を説明
する図である。FIG. 18 is a diagram illustrating an example of a circuit configuration according to a sixth embodiment of the present invention.
【図１９】 本発明の実施例６をより単純化した等価回
路にして説明する図である。FIG. 19 is a diagram for explaining a sixth embodiment of the present invention as a more simplified equivalent circuit.
２０１ ・・・ ソース線駆動回路
２０２ ・・・ ゲート線駆動回路
２０３ ・・・ 画素マトリクス
２０４ ・・・ 透明な絶縁基板
２０５ ・・・ 薄膜トランジスタ
２０６ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
３０１ ・・・ ソース線駆動回路
３０２ ・・・ ゲート線駆動回路
３０３ ・・・ 画素マトリクス
３０４ ・・・ Ｘ側シフトレジスタ
３０５ ・・・ Ｘ側バッファ
３０６ ・・・ ビデオ信号線
３０７，３０７’ ・・・ アナログスイッチ
３０８，３０８’ ・・・ ソース線
３０９ ・・・ Ｙ側シフトレジスタ
３１０ ・・・ Ｙ側バッファ
３１１，３１１’ ・・・ ゲート線
３１２，３１２’ ・・・ 薄膜トランジスタ
３１３，３１３’ ・・・ 液晶セル
３３１ ・・・ クロックＣＬＸで規定されるクロック
ドインバータ
３３２ ・・・ クロックＣＬＸ＊で規定されるクロッ
クドインバータ
３３３ ・・・ インバータ
３３４ ・・・ Ｘ側シフトレジスタの基本セル
３３５ ・・・ クロックＣＬＹで規定されるクロック
ドインバータ
３３６ ・・・ クロックＣＬＹ＊で規定されるクロッ
クドインバータ
３３７ ・・・ インバータ
３３８ ・・・ ＮＯＲ論理ゲート
３３９ ・・・ Ｙ側シフトレジスタの基本セル
３４１ ・・・ Ｘ側シフトレジスタのスタートパルス
入力端子
３４２ ・・・ Ｙ側シフトレジスタのスタートパルス
入力端子
３４４ ・・・ ビデオ信号入力端子
ＣＬＸ，ＣＬＸ＊ ・・・ クロックＣＬＸおよびクロ
ックＣＬＸ＊
ＣＬＹ，ＣＬＹ＊ ・・・ クロックＣＬＹおよびクロ
ックＣＬＹ＊
Ｐ1，Ｐ2 ・・・ 図２の等価回路の点Ｐ1および点Ｐ2
Ｑ1，Ｑ2 ・・・図２の等価回路の点Ｑ1および点Ｑ2
Ｒ1，Ｒ2 ・・・ 図２の等価回路の点Ｒ 1および点
Ｒ2 Ｖ1 ・・・ 図２の等価回路の点Ｖ1
４０１ ・・・ 図２の点Ｐ１での電圧波形
４０２ ・・・ 図２の点Ｐ２での電圧波形
４０３ ・・・ 図２の点Ｑ１での電圧波形
４０４ ・・・ 図２の点Ｑ２での電圧波形
４０５ ・・・ 図２の点Ｖ１での電圧波形
４０６ ・・・ 図２の点Ｒ１での電圧波形
４０７ ・・・ 図２の点Ｒ２での電圧波形
４０８ ・・・ ビデオ中心
４１１ ・・・ 図２のクロックＣＬＹの電圧波形
４１２ ・・・ 図２のクロックＣＬＸの電圧波形
５０１ ・・・ ソース線駆動回路
５０２ ・・・ ソース線駆動回路用クロックのパルス補
正回路
５０３ ・・・ ゲート線駆動回路
５０４ ・・・ ゲート線駆動回路用クロックのパルス補
正回路
５０５ ・・・ 画素マトリクス
５０６ ・・・ 透明な絶縁基板
５０７ ・・・ 薄膜トランジスタ
５０８ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
９０１ ・・・ ソース線駆動回路
９０２ ・・・ ソース線駆動回路用クロックのパルス補
正回路
９０３ ・・・ ゲート線駆動回路
９０４ ・・・ ゲート線駆動回路用クロックのパルス補
正回路
９０５ ・・・ 画素マトリクス
９０６ ・・・ 透明な絶縁基板
９０７ ・・・ 薄膜トランジスタ
９０８ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
１００１ ・・・ ソース線駆動回路
１００２ ・・・ Ｘ側シフトレジスタ
１００３ ・・・ Ｘ側バッファ
１００４ ・・・ ビデオ信号線
１００５，１００５’ ・・・ ソース線
１００６，１００６’ ・・・ アナログスイッチ
１００７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ
１００８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ
１００９ ・・・ インバータ
１０１０ ・・・ Ｘ側シフトレジスタの基本セル
１０１１ ・・・ ソース線駆動回路用クロックのパルス
補正回路を構成するインバータ（１）
１０１２ ・・・ ソース線駆動回路用クロックのパルス
補正回路を構成するインバータ（２）
１０１３ ・・・ ゲート線駆動回路
１０１４ ・・・ Ｙ側シフトレジスタ
１０１５，１０１５’ ・・・ ゲート線
１０１６ ・・・ Ｙ側バッファ
１０１７ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ
１０１８ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ
１０１９ ・・・ インバータ
１０２０ ・・・ ＮＯＲ論理ゲート
１０２１ ・・・ Ｙ側シフトレジスタの基本セル
１０２２ ・・・ ゲート線駆動回路用クロックのパル
ス補正回路を構成するインバータ（１）
１０２３ ・・・ ゲート線駆動回路用クロックのパルス
補正回路を構成するインバータ（２）
１０２４ ・・・ 画素マトリクス
１０２５，１０２５’ ・・・ 薄膜トランジスタ
１０２６，１０２６’ ・・・ 液晶セル
１１０１ ・・・ ソース線駆動回路
１１０２ ・・・ ソース線駆動回路用逆位相クロック発
生回路
１１０３ ・・・ ゲート線駆動回路
１１０４ ・・・ ゲート線駆動回路用逆位相クロック発
生回路
１１０５ ・・・ 画素マトリクス
１１０６ ・・・ 透明な絶縁基板
１１０７ ・・・ 薄膜トランジスタ
１１０８ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
１３０１ ・・・ ソース線駆動回路
１３０２ ・・・ ソース線駆動回路用逆位相クロック発
生回路
１３０３ ・・・ ゲート線駆動回路
１３０４ ・・・ ゲート線駆動回路用逆位相クロック発
生回路
１３０５ ・・・ 画素マトリクス
１３０６ ・・・ 透明な絶縁基板
１３０７ ・・・ 薄膜トランジスタ
１３０８ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
１４０１ ・・・ ソース線駆動回路
１４０２ ・・・ Ｘ側シフトレジスタ
１４０３ ・・・ Ｘ側バッファ
１４０４ ・・・ ビデオ信号線
１４０５，１４０５’ ・・・ ソース線
１４０６，１４０６’ ・・・ アナログスイッチ
１４０７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ
１４０８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ
１４０９ ・・・ インバータ
１４１０ ・・・ Ｘ側シフトレジスタの基本セル
１４１１ ・・・ ソース線駆動回路用逆位相クロック発
生回路を構成するインバータ
１４１２ ・・・ ゲート線駆動回路
１４１３ ・・・ Ｙ側シフトレジスタ
１４１４，１４１４’ ・・・ ゲート線
１４１５ ・・・ Ｙ側バッファ
１４１６ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ
１４１７ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ
１４１８ ・・・ インバータ
１４１９ ・・・ ＮＯＲ論理ゲート
１４２０ ・・・ Ｙ側シフトレジスタの基本セル
１４２１ ・・・ ゲート線駆動回路用逆位相クロック
発生回路を構成するインバータ
１４２２ ・・・ 画素マトリクス
１４２３，１４２３’ ・・・ 薄膜トランジスタ
１４２４，１４２４’ ・・・ 液晶セル
１５０１ ・・・ ソース線駆動回路
１５０２ ・・・ ソース線駆動回路用逆位相クロック発
生回路
１５０３ ・・・ ソース線駆動回路用クロックのパルス
補正回路
１５０４ ・・・ ゲート線駆動回路
１５０５ ・・・ ゲート線駆動回路用逆位相クロック発
生回路
１５０６ ・・・ ゲート線駆動回路用クロックのパルス
補正回路
１５０７ ・・・ 画素マトリクス
１５０８ ・・・ 透明な絶縁基板
１５０９ ・・・ 薄膜トランジスタ
１５１０ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
１８０１ ・・・ ソース線駆動回路
１８０２ ・・・ ソース線駆動回路用逆位相クロック発
生回路
１８０３ ・・・ ソース線駆動回路用クロックのパルス
補正回路
１８０４ ・・・ ゲート線駆動回路
１８０５ ・・・ ゲート線駆動回路用逆位相クロック発
生回路
１８０６ ・・・ ゲート線駆動回路用クロックのパルス
補正回路
１８０７ ・・・ 画素マトリクス
１８０８ ・・・ 透明な絶縁基板
１８０９ ・・・ 薄膜トランジスタ
１８１０ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
１９０１ ・・・ ソース線駆動回路
１９０２ ・・・ Ｘ側シフトレジスタ
１９０３ ・・・ Ｘ側バッファ
１９０４ ・・・ ビデオ信号線
１９０５，１９０５’ ・・・ ソース線
１９０６，１９０６’ ・・・ アナログスイッチ
１９０７ ・・・ クロックＣＬＸで規定されるクロッ
クドインバータ
１９０８ ・・・ クロックＣＬＸ＊で規定されるクロ
ックドインバータ
１９０９ ・・・ インバータ
１９１０ ・・・ Ｘ側シフトレジスタの基本セル
１９１１ ・・・ ソース線駆動回路用逆位相クロック発
生回路を構成するインバータ
１９１２ ・・・ ソース線駆動回路用クロックのパルス
補正回路を構成するインバータ（１）
１９１３ ・・・ ソース線駆動回路用クロックのパルス
補正回路を構成するインバータ（２）
１９１４ ・・・ ソース線駆動回路用クロックのパルス
補正回路
１９１５ ・・・ ゲート線駆動回路
１９１６ ・・・ Ｙ側シフトレジスタ
１９１７，１９１７’ ・・・ ゲート線
１９１８ ・・・ Ｙ側バッファ
１９１９ ・・・ クロックＣＬＹで規定されるクロッ
クドインバータ
１９２０ ・・・ クロックＣＬＹ＊で規定されるクロ
ックドインバータ
１９２１ ・・・ インバータ
１９２２ ・・・ ＮＯＲ論理ゲート
１９２３ ・・・ Ｙ側シフトレジスタの基本セル
１９２４ ・・・ ゲート線駆動回路用逆位相クロック
発生回路を構成するインバータ
１９２５ ・・・ ゲート線駆動回路用クロックのパルス
補正回路を構成するインバータ（１）
１９２６ ・・・ ゲート線駆動回路用クロックのパルス
補正回路を構成するインバータ（２）
１９２７ ・・・ ゲート線駆動回路用クロックのパルス
補正回路
１９２８ ・・・ 画素マトリクス
１９２９，１９２９’ ・・・ 薄膜トランジスタ
１９３０，１９３０’ ・・・ 液晶セル
201 ・ ・ ・ Source line drive circuit
202 ... Gate line driving circuit
203 Pixel matrix
204 ・ ・ ・ Transparent insulating substrate
205 ・ ・ ・ Thin film transistor
206 Liquid crystal cell
X1, X2, X3 ... Source lines
Y1, Y2, Y3 ... Gate lines
301 ・ ・ ・ Source line drive circuit
302 ・ ・ ・ Gate line drive circuit
303 Pixel matrix
304 ... X side shift register
305 ... X side buffer
306 Video signal line
307, 307 '... Analog switch
308, 308 '... Source line
309 ... Y-side shift register
310 ... Y-side buffer
311, 311 '... Gate line
312, 312 '... Thin film transistor
313, 313 '... Liquid crystal cell
331 ... Clock defined by clock CLX
Drive inverter
332 ... Clock specified by clock CLX *
Kud inverter
333 Inverter
334 ... Basic cell of X-side shift register
335 ... Clock defined by clock CLY
Drive inverter
336 ... Clock defined by clock CLY *
Kud inverter
337 ... Inverter
338 ... NOR logic gate
339 ... Basic cell of Y-side shift register
341 ... Start pulse of X-side shift register
Input terminal
342 ... Start pulse of Y-side shift register
Input terminal
344 ... video signal input terminal
CLX, CLX * ... Clock CLX and clock
Click CLX *
CLY, CLY * ... Clock CLY and black
Click CLY *
P1, P2 ... Point P of the equivalent circuit in FIG.1And point P2
Q1, Q2 ... Point Q of the equivalent circuit in FIG.1And point Q2
R1, R2 ... Point R of the equivalent circuit in FIG. 1And points
R2 V1 ... Point V of the equivalent circuit in FIG.1
401 ... Voltage waveform at point P1 in FIG.
402 ... Voltage waveform at point P2 in FIG.
403 ... Voltage waveform at point Q1 in FIG.
404 ... Voltage waveform at point Q2 in FIG.
405: Voltage waveform at point V1 in FIG.
406 ... Voltage waveform at point R1 in FIG.
407 ... Voltage waveform at point R2 in FIG.
408 ・ ・ ・ Video center
411 ... Voltage waveform of clock CLY in FIG.
412 ... Voltage waveform of clock CLX in FIG.
501 ... Source line driving circuit
502 ... pulse supplement of clock for source line drive circuit
Positive circuit
503 ... Gate line driving circuit
504 ... Pulse supplement of clock for gate line drive circuit
Positive circuit
505 Pixel matrix
506 ... Transparent insulating substrate
507 ... thin film transistor
508 ... Liquid crystal cell
X1, X2, X3 ... Source lines
Y1, Y2, Y3 ... Gate lines
901 ... Source line driver circuit
902 ... pulse supplement of clock for source line driver circuit
Positive circuit
903 ... Gate line driving circuit
904 ・ ・ ・ Pulse supplement of clock for gate line drive circuit
Positive circuit
905 Pixel matrix
906 ... Transparent insulating substrate
907 ... Thin film transistor
908 ... Liquid crystal cell
X1, X2, X3 ... Source lines
Y1, Y2, Y3 ... Gate lines
1001 ・ ・ ・ Source line drive circuit
1002 ・ ・ ・ X side shift register
1003 ... X side buffer
1004 ・ ・ ・ Video signal line
1005, 1005 '... Source line
1006, 1006 '... Analog switch
1007 ・ ・ ・ Clock specified by clock CLX
Kud inverter
1008 ... Black defined by clock CLX *
Cooked inverter
1009 ・ ・ ・ Inverter
1010 ... Basic cell of X-side shift register
1011 ... Pulse of clock for source line driver circuit
Inverter that constitutes the correction circuit (1)
1012 ... Pulse of clock for source line driver circuit
Inverter constituting the correction circuit (2)
1013 ... Gate line driving circuit
1014 ... Y side shift register
1015, 1015 '... Gate line
1016 ... Y-side buffer
1017 ... Clock specified by clock CLY
Kud inverter
1018 ... Black defined by clock CLY *
Cooked inverter
1019 ・ ・ ・ Inverter
1020 ... NOR logic gate
1021 ... Basic cell of Y-side shift register
1022 ・ ・ ・ Gate pulse for gate line drive circuit
Inverter that composes the line correction circuit (1)
1023 ・ ・ ・ Pulse of clock for gate line drive circuit
Inverter constituting the correction circuit (2)
1024 ... Pixel matrix
1025, 1025 '... Thin film transistor
1026, 1026 '... Liquid crystal cell
1101 ・ ・ ・ Source line drive circuit
1102: Generation of anti-phase clock for source line drive circuit
Raw circuit
1103 ・ ・ ・ Gate line drive circuit
1104 ... Generation of anti-phase clock for gate line drive circuit
Raw circuit
1105 Pixel matrix
1106 ... Transparent insulating substrate
1107 ・ ・ ・ Thin film transistor
1108 Liquid crystal cell
X1, X2, X3 ... Source lines
Y1, Y2, Y3 ... Gate lines
1301 ・ ・ ・ Source line driving circuit
1302 ・ ・ ・ Generates a reverse phase clock for the source line driver
Raw circuit
1303 ・ ・ ・ Gate line drive circuit
1304 ... Generation of anti-phase clock for gate line drive circuit
Raw circuit
1305 Pixel matrix
1306 ・ ・ ・ Transparent insulating substrate
1307 ・ ・ ・ Thin film transistor
1308 ... Liquid crystal cell
X1, X2, X3 ... Source lines
Y1, Y2, Y3 ... Gate lines
1401 ・ ・ ・ Source line drive circuit
1402 ・ ・ ・ X side shift register
1403 ... X side buffer
1404 ... Video signal line
1405, 1405 '... Source line
1406, 1406 '... Analog switch
1407: Clock specified by clock CLX
Kud inverter
1408: Black defined by clock CLX *
Cooked inverter
1409 ・ ・ ・ Inverter
1410 ... Basic cell of X-side shift register
1411 ・ ・ ・ Source line driver circuit reverse phase clock generation
Inverter that constitutes a raw circuit
1412 ・ ・ ・ Gate line drive circuit
1413 ・ ・ ・ Y side shift register
1414, 1414 '... Gate line
1415 ・ ・ ・ Y side buffer
1416 ・ ・ ・ Clock specified by clock CLY
Kud inverter
1417 ・ ・ ・ Black defined by clock CLY *
Cooked inverter
1418 ・ ・ ・ Inverter
1419 ・ ・ ・ NOR logic gate
1420 ... Basic cell of Y-side shift register
1421 ・ ・ ・ Anti-phase clock for gate line drive circuit
Inverter configuring the generation circuit
1422 ... Pixel matrix
1423, 1423 '... Thin film transistor
1424, 1424 '... liquid crystal cell
1501 ・ ・ ・ Source line drive circuit
1502 ・ ・ ・ Generates reverse phase clock for source line drive circuit
Raw circuit
1503 ・ ・ ・ Pulse of clock for source line driver circuit
Correction circuit
1504 ・ ・ ・ Gate line drive circuit
1505 ・ ・ ・ Reverse phase clock generation for gate line drive circuit
Raw circuit
1506 ... Pulse of clock for gate line driving circuit
Correction circuit
1507 Pixel matrix
1508 ・ ・ ・ Transparent insulating substrate
1509 ・ ・ ・ Thin film transistor
1510 ... Liquid crystal cell
X1, X2, X3 ... Source lines
Y1, Y2, Y3 ... Gate lines
1801 ・ ・ ・ Source line drive circuit
1802 ・ ・ ・ Generates reverse phase clock for source line drive circuit
Raw circuit
1803 ・ ・ ・ Pulse of clock for source line driver circuit
Correction circuit
1804 ... Gate line driving circuit
1805: Generation of anti-phase clock for gate line drive circuit
Raw circuit
1806 ... Pulse of clock for gate line drive circuit
Correction circuit
1807 Pixel matrix
1808 ・ ・ ・ Transparent insulating substrate
1809 ・ ・ ・ Thin film transistor
1810 ... Liquid crystal cell
X1, X2, X3 ... Source lines
Y1, Y2, Y3 ... Gate lines
1901 ・ ・ ・ Source line drive circuit
1902 ... X side shift register
1903 ... X-side buffer
1904 ・ ・ ・ Video signal line
1905, 1905 '... Source line
1906, 1906 '・ ・ ・ Analog switch
1907 ... Clock specified by clock CLX
Kud inverter
1908 ... Black defined by clock CLX *
Cooked inverter
1909 Inverter
1910 ・ ・ ・ Basic cell of X-side shift register
1911 ・ ・ ・ Generates anti-phase clock for source line drive circuit
Inverter that constitutes a raw circuit
1912 ・ ・ ・ Pulse of source line drive circuit clock
Inverter that constitutes the correction circuit (1)
1913 ・ ・ ・ Pulse of clock for source line driver circuit
Inverter constituting the correction circuit (2)
1914 ・ ・ ・ Pulse of clock for source line driver circuit
Correction circuit
1915 ・ ・ ・ Gate line drive circuit
1916 ... Y-side shift register
1917, 1917 '... Gate line
1918 ... Y-side buffer
1919 ・ ・ ・ Clock specified by clock CLY
Kud inverter
1920 ・ ・ ・ Black defined by clock CLY *
Cooked inverter
1921 ・ ・ ・ Inverter
1922 ... NOR logic gate
1923 ... Basic cell of Y-side shift register
1924 ... Anti-phase clock for gate line drive circuit
Inverter configuring the generation circuit
1925 ・ ・ ・ Pulse of clock for gate line drive circuit
Inverter that constitutes the correction circuit (1)
1926 ... Pulse of clock for gate line drive circuit
Inverter constituting the correction circuit (2)
1927 ... Pulse of clock for gate line drive circuit
Correction circuit
1928 ... Pixel matrix
1929, 1929 '... Thin film transistor
1930, 1930 '... Liquid crystal cell
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−173167（ＪＰ，Ａ) 特開 平２−170714（ＪＰ，Ａ) 特開 昭59−58479（ＪＰ，Ａ) 特開 昭62−40816（ＪＰ，Ａ) 特開 平４−274616（ＪＰ，Ａ) 特開 平４−258012（ＪＰ，Ａ) 特開 平４−271512（ＪＰ，Ａ) 特開 平７−168151（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 612 G02F 1/133 550 G02F 1/133 570 G09G 3/36 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-5-173167 (JP, A) JP-A-2-170714 (JP, A) JP-A 59-58479 (JP, A) JP-A 62- 40816 (JP, A) JP-A-4-274616 (JP, A) JP-A-4-258012 (JP, A) JP-A-4-271512 (JP, A) JP-A-7-168151 (JP, A) (58) Fields surveyed (Int.Cl. 7 , DB name) G09G 3/20 612 G02F 1/133 550 G02F 1/133 570 G09G 3/36
Claims (7)
逆位相のクロック信号との位相差を補正する複数のパル
ス補正回路と、 複数の基本セルにより構成され、前記複数のパルス補正
回路の各々により位相差が補正された前記クロック信号
及び前記逆位相のクロック信号が当該パルス補正回路に
対応する、前記複数の基本セルの各々に入力される駆動
回路と、 前記駆動回路から出力された信号が供給される画素マト
リクスと、を備えたこと、を特徴とする表示装置。1. A plurality of pulse correction circuits, each of which corrects a phase difference between a clock signal and a clock signal having a phase opposite to that of the clock signal, and a plurality of basic cells. A drive circuit in which the phase difference-corrected clock signal and the reverse-phase clock signal are input to each of the plurality of basic cells corresponding to the pulse correction circuit, and a signal output from the drive circuit is supplied. And a pixel matrix that is formed.
り当該クロック信号と逆位相のクロック信号を発生する
複数のクロック信号発生回路と、 複数の基本セルにより構成され、前記クロック信号と、
前記複数のクロック信号発生回路の各々により発生した
前記逆位相のクロック信号が当該クロック信号発生回路
に対応する、前記複数の基本セルの各々に入力される駆
動回路と、 前記駆動回路から出力された信号が供給される画素マト
リクスと、を備えたこと、を特徴とする表示装置。2. A plurality of clock signal generation circuits each generating a clock signal having a phase opposite to that of the clock signal when the clock signal is input, and a plurality of basic cells.
A drive circuit, in which the clock signal of the opposite phase generated by each of the plurality of clock signal generation circuits is input to each of the plurality of basic cells corresponding to the clock signal generation circuit, and is output from the drive circuit. And a pixel matrix to which a signal is supplied.
り当該クロック信号と逆位相のクロック信号を発生する
複数のクロック信号発生回路と、 各々が前記クロック信号と前記逆位相のクロック信号の
位相差を補正する複数のパルス補正回路と、 複数の基本セルにより構成され、前記複数のパルス補正
回路の各々により位相差が補正された前記クロック信号
及び前記逆位相のクロック信号が当該パルス補正回路に
対応する、前記複数の基本セルの各々に入力される駆動
回路と、 前記駆動回路から出力された信号が供給される画素マト
リクスと、を備えたこと、を特徴とする表示装置。3. A plurality of clock signal generation circuits each generating a clock signal having a phase opposite to that of the clock signal by inputting the clock signal, and a phase difference between the clock signal and the clock signal having the opposite phase, respectively. The clock signal and the anti-phase clock signal each of which has a phase difference corrected by each of the plurality of pulse correction circuits corresponds to the pulse correction circuit. A display device, comprising: a drive circuit input to each of the plurality of basic cells; and a pixel matrix to which a signal output from the drive circuit is supplied.
相のクロック信号が入力され、出力信号を画素マトリク
スに供給する駆動回路であって、 複数の基本セルにより構成され、各々がクロック信号と
当該クロック信号と逆位相のクロック信号との位相差を
補正する複数のパルス補正回路の各々から、当該パルス
補正回路に対応する、前記複数の基本セルの各々に前記
クロック信号及び前記逆位相のクロック信号が入力され
てなることを特徴とする駆動回路。4. A drive circuit which receives a clock signal and a clock signal having a phase opposite to that of the clock signal and supplies the output signal to a pixel matrix, the drive circuit including a plurality of basic cells, each of which is a clock signal and the clock. From each of the plurality of pulse correction circuits that correct the phase difference between the signal and the clock signal of the opposite phase, the clock signal and the clock signal of the opposite phase are provided in each of the plurality of basic cells corresponding to the pulse correction circuit. A drive circuit characterized by being input.
相のクロック信号が入力され、出力信号を画素マトリク
スに供給する駆動回路であって、 複数の基本セルにより構成され、各々が、クロック信号
が入力されることにより当該クロック信号の逆位相のク
ロック信号を発生する、複数のクロック信号発生回路の
各々からの前記逆位相のクロック信号と前記クロック信
号とが、当該クロック信号発生回路に対応する、前記複
数の基本セルの各々にが入力されてなることを特徴とす
る駆動回路。5. A drive circuit, which receives a clock signal and a clock signal having a phase opposite to that of the clock signal and supplies the output signal to a pixel matrix, the drive circuit including a plurality of basic cells, each of which receives the clock signal. The clock signal of the opposite phase and the clock signal from each of the plurality of clock signal generating circuits that generate a clock signal of the opposite phase of the clock signal by corresponding to the clock signal generating circuit. A driving circuit characterized in that each of a plurality of basic cells is inputted.
相のクロック信号が入力され、出力信号を画素マトリク
スに供給する駆動回路であって、 複数の基本セルにより構成され、クロック信号がクロッ
ク信号発生回路入力されることにより発生した当該クロ
ック信号の逆位相のクロック信号と、前記クロック信号
との位相差を補正する、複数のパルス補正回路の各々か
ら、当該パルス補正回路に対応する、前記複数の基本セ
ルの各々に前記クロック信号及び前記逆位相のクロック
信号が入力されてなることを特徴とする駆動回路。6. A drive circuit, which receives a clock signal and a clock signal having a phase opposite to that of the clock signal and supplies the output signal to a pixel matrix, the drive circuit including a plurality of basic cells, wherein the clock signal is a clock signal generation circuit. The plurality of pulse correction circuits that correct the phase difference between the clock signal and the clock signal having the opposite phase of the clock signal generated by being input, and the plurality of basic correction circuits corresponding to the pulse correction circuit. A drive circuit, wherein the clock signal and the clock signal having the opposite phase are input to each of the cells.
路と、 当該駆動回路からの出力信号が供給される画素マトリク
スと、を備えた表示装置。7. A display device comprising: the drive circuit according to claim 4; and a pixel matrix to which an output signal from the drive circuit is supplied.
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