JP3492539B2 - フロー制御方法 - Google Patents
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- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は遠隔通信分野で使用
することができ、詳細には、８Ｂ／１０Ｂコードを送る
シリアル遠隔通信リンクを使用するスイッチング・アー
キテクチャに利用することができる。
することができ、詳細には、８Ｂ／１０Ｂコードを送る
シリアル遠隔通信リンクを使用するスイッチング・アー
キテクチャに利用することができる。
【０００２】
【従来の技術】特許出願第９６４８０１２６．０号（Ｉ
ＢＭ整理番号ＦＲ９９６０４０）、第９６４８０１２
５．２号（ＩＢＭ整理番号ＦＲ９９６０４１）、第９６
４８０１１７．９号（ＩＢＭ整理番号ＦＲ９９６０４
２）、第９６４８０１２０．３号（ＩＢＭ整理番号ＦＲ
９９６０４５）は、高いスイッチ速度を実現する高性能
自己ルーティング・スイッチを示す未公開欧州出願であ
る。
ＢＭ整理番号ＦＲ９９６０４０）、第９６４８０１２
５．２号（ＩＢＭ整理番号ＦＲ９９６０４１）、第９６
４８０１１７．９号（ＩＢＭ整理番号ＦＲ９９６０４
２）、第９６４８０１２０．３号（ＩＢＭ整理番号ＦＲ
９９６０４５）は、高いスイッチ速度を実現する高性能
自己ルーティング・スイッチを示す未公開欧州出願であ
る。
【０００３】最新のスイッチング・アーキテクチャは、
遠隔通信線の接続を行う強力なスイッチング構造と分散
した構成要素を必要とする。そのようなアーキテクチャ
は、本出願の優先日に出願され、本出願の譲受人に譲渡
され、参照により本明細書に組み込まれる、「Flow con
trol process for a switching system, and systemfor
performing the same.」という名称の同時係属出願に
見ることができる。
遠隔通信線の接続を行う強力なスイッチング構造と分散
した構成要素を必要とする。そのようなアーキテクチャ
は、本出願の優先日に出願され、本出願の譲受人に譲渡
され、参照により本明細書に組み込まれる、「Flow con
trol process for a switching system, and systemfor
performing the same.」という名称の同時係属出願に
見ることができる。
【０００４】中央スイッチング構造は、スイッチング性
能がある程度制限されているため、スイッチング構造
は、ポートのうちの１つまたは複数において、ポートに
到着するデータ・フローを減少させなければならない場
合があることは明らかである。これは、その目的のため
のフロー制御情報を提供する特別なチャネルによって達
成されることは明らかである。
能がある程度制限されているため、スイッチング構造
は、ポートのうちの１つまたは複数において、ポートに
到着するデータ・フローを減少させなければならない場
合があることは明らかである。これは、その目的のため
のフロー制御情報を提供する特別なチャネルによって達
成されることは明らかである。
【０００５】しかしながら、工業地域内の様々な構内に
配置されるスイッチング構造と様々な分散エンティティ
（ＳＣＡＬ要素）との距離は遠くなる傾向があり、数百
メートルにも達するため、フロー制御チャネルは他の物
理媒体を使用しないことがきわめて望ましい。そのよう
なフロー制御チャネルを実現する周知の技術は、この特
定のフロー制御情報に運ばれるビットの一部を専用にす
ることによりセル・オーバヘッドを使用することができ
る。しかしながら、これは、有用な帯域幅を無駄にす
る。
配置されるスイッチング構造と様々な分散エンティティ
（ＳＣＡＬ要素）との距離は遠くなる傾向があり、数百
メートルにも達するため、フロー制御チャネルは他の物
理媒体を使用しないことがきわめて望ましい。そのよう
なフロー制御チャネルを実現する周知の技術は、この特
定のフロー制御情報に運ばれるビットの一部を専用にす
ることによりセル・オーバヘッドを使用することができ
る。しかしながら、これは、有用な帯域幅を無駄にす
る。
【０００６】この要件は、スイッチング・アーキテクチ
ャが、多数の独立したスイッチが接続されることになる
ポート拡張モードに基づくときにさらに重要になる。
ャが、多数の独立したスイッチが接続されることになる
ポート拡張モードに基づくときにさらに重要になる。
【０００７】
【発明が解決しようとする課題】本発明によって解決す
べき問題は、追加の物理媒体を必要とせずまた利用可能
な帯域幅の最少部分を使用する集中スイッチング構造と
分散型スイッチ・コア・アクセス層（Ｓ．Ｃ．Ａ．Ｌ）
エンティティに基づく高速スイッチング・アーキテクチ
ャ用の改良型フロー制御チャネルを提供することであ
る。
べき問題は、追加の物理媒体を必要とせずまた利用可能
な帯域幅の最少部分を使用する集中スイッチング構造と
分散型スイッチ・コア・アクセス層（Ｓ．Ｃ．Ａ．Ｌ）
エンティティに基づく高速スイッチング・アーキテクチ
ャ用の改良型フロー制御チャネルを提供することであ
る。
【０００８】本発明の目的は、ポート拡張部に取り付け
たときでも使用することができるスイッチング・アーキ
テクチャ用フロー制御チャネルを提供することである。
たときでも使用することができるスイッチング・アーキ
テクチャ用フロー制御チャネルを提供することである。
【０００９】
【課題を解決するための手段】この課題は、利用可能な
３つの「カンマ文字」のうちの２つを使用してこの特定
のフロー制御チャネルを作成する本発明のフロー制御チ
ャネルによって解決される。セルが遊休状態または空の
とき、セルの最初に現れるカンマ文字の種類が、適切な
フロー制御ビット情報を提供する。たとえば、Ｋ．２
８．５文字が検出された場合は、受信エンティティ（ス
イッチング構造または分散型ＳＣＡＬ要素）が、Ｋ．２
８．５文字を、たとえば入って来るデータ・フローを減
少させる要求に対応する肯定的なフロー制御情報として
デコードする。また、Ｋ．２８．１文字が検出された場
合は、受信エンティティは、データ・フローの減少が要
求されない情報としてデコードする。入って来るデータ
・フローがデータ・セルを提供する場合、本発明は、一
般にセルの最初のすぐ後に続くデータ・セル内の所定の
ビットを使用してフロー制御情報を運ぶ。
３つの「カンマ文字」のうちの２つを使用してこの特定
のフロー制御チャネルを作成する本発明のフロー制御チ
ャネルによって解決される。セルが遊休状態または空の
とき、セルの最初に現れるカンマ文字の種類が、適切な
フロー制御ビット情報を提供する。たとえば、Ｋ．２
８．５文字が検出された場合は、受信エンティティ（ス
イッチング構造または分散型ＳＣＡＬ要素）が、Ｋ．２
８．５文字を、たとえば入って来るデータ・フローを減
少させる要求に対応する肯定的なフロー制御情報として
デコードする。また、Ｋ．２８．１文字が検出された場
合は、受信エンティティは、データ・フローの減少が要
求されない情報としてデコードする。入って来るデータ
・フローがデータ・セルを提供する場合、本発明は、一
般にセルの最初のすぐ後に続くデータ・セル内の所定の
ビットを使用してフロー制御情報を運ぶ。
【００１０】好ましくは、本発明は、空のセルに基づき
かつ即座の送信を必要としない擬似静的情報を送るため
に使用される第２のチャネルを使用する。これは、前に
定義したような第１のセル周波数チャネル（セル・レー
トで１ビット・フロー制御チャネルを提供する）と、即
座の送信が必要ないかまたは実時間要件があまり重要で
ない制御情報のための第２の擬似静的制御チャネルの、
２つの特有の制御チャネルの有効な組合せを提供する。
かつ即座の送信を必要としない擬似静的情報を送るため
に使用される第２のチャネルを使用する。これは、前に
定義したような第１のセル周波数チャネル（セル・レー
トで１ビット・フロー制御チャネルを提供する）と、即
座の送信が必要ないかまたは実時間要件があまり重要で
ない制御情報のための第２の擬似静的制御チャネルの、
２つの特有の制御チャネルの有効な組合せを提供する。
【００１１】第三に、本発明は、送信時に、擬似静的制
御チャネルを介して送る１つの制御情報の変化を監視す
る特有の付加的機構を使用することによって改善するこ
とができる。この機構は、変化した瞬間から自動的に始
まる計数プロセスを開始し、必要に応じて、当該の制御
情報の変化を最大指定遅延（エッジ歪とも呼ばれる）範
囲内にシリアル・リンクの反対側に送ってレポートする
ことができる空のセルを作成する。
御チャネルを介して送る１つの制御情報の変化を監視す
る特有の付加的機構を使用することによって改善するこ
とができる。この機構は、変化した瞬間から自動的に始
まる計数プロセスを開始し、必要に応じて、当該の制御
情報の変化を最大指定遅延（エッジ歪とも呼ばれる）範
囲内にシリアル・リンクの反対側に送ってレポートする
ことができる空のセルを作成する。
【００１２】本発明は、また、有効なフロー制御機構を
有するスイッチング・システムを提供する。
有するスイッチング・システムを提供する。
【００１３】
【発明の実施の形態】図１を参照し、分散した様々なス
イッチ・コア・アクセス層エンティティから来るセルを
スイッチングするために使用されるスイッチング構造１
０を示す。分かりやすくするために、図には、２つの異
なるＳＣＡＬエンティティが表され、ＳＣＡＬ２０が第
１の構内に配置され、ＳＣＡＬ３０が別の位置に配置さ
れる。それぞれのＳＣＡＬ要素は、特定の遠隔通信回線
に適切な接続を実現するように構成される。
イッチ・コア・アクセス層エンティティから来るセルを
スイッチングするために使用されるスイッチング構造１
０を示す。分かりやすくするために、図には、２つの異
なるＳＣＡＬエンティティが表され、ＳＣＡＬ２０が第
１の構内に配置され、ＳＣＡＬ３０が別の位置に配置さ
れる。それぞれのＳＣＡＬ要素は、特定の遠隔通信回線
に適切な接続を実現するように構成される。
【００１４】シリアル高速通信リンク４０が、集中スイ
ッチング構造１０とＳＣＡＬ２０の間で確立され、類似
の通信リンク５０が、構造１０とＳＣＡＬ３０の間に確
立される。集中スイッチング構造とそれに対応するＳＣ
ＡＬエンティティとの間の通信リンク４０と５０は、従
来技術において、Ａ．Ｘ．ウィドマー（Widmer）他の論
文「A DC-Balanced , partitionned-Block, 8B/lOB Tra
nsmission Code」、IBM J. Res. Develop.、 vol.27、n
5、1983年9月に記載されており、またＡ．Ｘ．ウィド
マー他の論文「Single-chipx - Mbd CMOS Transceive
r」、IEEE Journal of Solid-State Circuits、1996年1
2月、Vol.31、n12に記載されるように使用されるよう
な、８Ｂ／１０Ｂの適切なコード化によってセルを送る
１つまたは複数の独立した電気的または光学的なシリア
ル・リンクに基づく。
ッチング構造１０とＳＣＡＬ２０の間で確立され、類似
の通信リンク５０が、構造１０とＳＣＡＬ３０の間に確
立される。集中スイッチング構造とそれに対応するＳＣ
ＡＬエンティティとの間の通信リンク４０と５０は、従
来技術において、Ａ．Ｘ．ウィドマー（Widmer）他の論
文「A DC-Balanced , partitionned-Block, 8B/lOB Tra
nsmission Code」、IBM J. Res. Develop.、 vol.27、n
5、1983年9月に記載されており、またＡ．Ｘ．ウィド
マー他の論文「Single-chipx - Mbd CMOS Transceive
r」、IEEE Journal of Solid-State Circuits、1996年1
2月、Vol.31、n12に記載されるように使用されるよう
な、８Ｂ／１０Ｂの適切なコード化によってセルを送る
１つまたは複数の独立した電気的または光学的なシリア
ル・リンクに基づく。
【００１５】しかしながら、スイッチング構造とＳＣＡ
Ｌの間で何かしらの制御情報を送る必要がある。２つの
異なる制御情報が共存する。第１の制御情報は、セルの
周波数において変化することがあり、スイッチング機構
の最も本質的な部分、すなわちフロー制御処理と関連付
けられる。そのような情報は、サイズがきわめて制限さ
れることは明らかであり（１セル当たり１ビットに
も）、（スイッチング・バッファが過負荷になった場合
の）情報の損失を防ぐために、セル・レートで送られな
ければならない。本発明においては、このきわめて制限
された情報を、特別に設計されたセル周波数チャネルに
よって直ちに送ることができる。これは、この特有のフ
ロー制御チャネルを構成するために、利用可能な３つの
カンマ文字のうちの異なる２つのカンマ文字を使用する
ことによって達成される。セルが遊休状態かまたは空の
とき、セルの最初に現れるカンマ文字の種類は、適切な
フロー制御ビット情報を提供する。たとえば、Ｋ．２
８．５文字が検出された場合、受信エンティティ（スイ
ッチング構造または分散ＳＣＡＬ要素）は、たとえば、
Ｋ．２８．５文字を、入ってくるデータ・フローを減少
させる要求に対応する肯定的なフロー制御情報としてデ
コードする。また、Ｋ．２８．１文字が検出された場
合、受信エンティティは、それをデータ・フローの減少
を要求しない情報としてデコードする。入って来るデー
タ・フローがデータ・セルを提供するとき、カンマ文字
はデータ・フローに現れず、その場合、本発明は、デー
タ・セル内の所定のビット、一般にフロー制御情報を運
ぶためのデータ・セルの第１バイトにあるビットを有利
に使用する。
Ｌの間で何かしらの制御情報を送る必要がある。２つの
異なる制御情報が共存する。第１の制御情報は、セルの
周波数において変化することがあり、スイッチング機構
の最も本質的な部分、すなわちフロー制御処理と関連付
けられる。そのような情報は、サイズがきわめて制限さ
れることは明らかであり（１セル当たり１ビットに
も）、（スイッチング・バッファが過負荷になった場合
の）情報の損失を防ぐために、セル・レートで送られな
ければならない。本発明においては、このきわめて制限
された情報を、特別に設計されたセル周波数チャネルに
よって直ちに送ることができる。これは、この特有のフ
ロー制御チャネルを構成するために、利用可能な３つの
カンマ文字のうちの異なる２つのカンマ文字を使用する
ことによって達成される。セルが遊休状態かまたは空の
とき、セルの最初に現れるカンマ文字の種類は、適切な
フロー制御ビット情報を提供する。たとえば、Ｋ．２
８．５文字が検出された場合、受信エンティティ（スイ
ッチング構造または分散ＳＣＡＬ要素）は、たとえば、
Ｋ．２８．５文字を、入ってくるデータ・フローを減少
させる要求に対応する肯定的なフロー制御情報としてデ
コードする。また、Ｋ．２８．１文字が検出された場
合、受信エンティティは、それをデータ・フローの減少
を要求しない情報としてデコードする。入って来るデー
タ・フローがデータ・セルを提供するとき、カンマ文字
はデータ・フローに現れず、その場合、本発明は、デー
タ・セル内の所定のビット、一般にフロー制御情報を運
ぶためのデータ・セルの第１バイトにあるビットを有利
に使用する。
【００１６】シリアル・リンクを介してセル・レートで
送らなければならないフロー制御情報の他に、本発明
は、本明細書で後述する擬似静的チャネルを介して伝え
られる第２の種類の制御情報を送る。そのような情報
は、保守およびエラー回復の手順に関係する情報を含
み、所与のエッジ歪に対応する所定の遅延の範囲内で反
対側に送信するだけでよい。本発明において、この第２
の種類の情報は、以下のように処理される。すなわち、
本発明は、集中スイッチング構造ならびにそれと関連し
た分散ＳＣＡＬ要素において、伝える制御情報の状態を
記憶するために１組のレジスタを使用する。たとえば、
スイッチング構造１０は、レジスタ１１および１２を含
む。レジスタ１１は、内部の（図示してない）プロセッ
サまたは特有のハードウェア回路から受け取り、図示し
た２つのシリアル・リンクの一方を介して送られる制御
ビット情報を記憶する。これと反対に、レジスタ１２
は、２つのシリアル・リンクの一方から制御ビット情報
を受け取り、その制御ビット情報を、内部処理装置また
は前述のハードウェア回路に提供する。同様に、ＳＣＡ
Ｌ２０（または３０）は、２つのレジスタ２１および２
２（または３１および３２）を含む。レジスタ２１（ま
たはレジスタ３１）は、シリアル・リンク４０（または
５０）から受け取り、ＳＣＡＬ２０（またはＳＣＡＬ３
０）の内部電子回路に提供される情報を記憶する。レジ
スタ２２（またはレジスタ３２）は、ＳＣＡＬ２０（ま
たはＳＣＡＬ３０）内の内部ハードウェア回路から受け
取り、シリアル・リンク４０（または５０）を介して伝
えるべき情報を記憶する。
送らなければならないフロー制御情報の他に、本発明
は、本明細書で後述する擬似静的チャネルを介して伝え
られる第２の種類の制御情報を送る。そのような情報
は、保守およびエラー回復の手順に関係する情報を含
み、所与のエッジ歪に対応する所定の遅延の範囲内で反
対側に送信するだけでよい。本発明において、この第２
の種類の情報は、以下のように処理される。すなわち、
本発明は、集中スイッチング構造ならびにそれと関連し
た分散ＳＣＡＬ要素において、伝える制御情報の状態を
記憶するために１組のレジスタを使用する。たとえば、
スイッチング構造１０は、レジスタ１１および１２を含
む。レジスタ１１は、内部の（図示してない）プロセッ
サまたは特有のハードウェア回路から受け取り、図示し
た２つのシリアル・リンクの一方を介して送られる制御
ビット情報を記憶する。これと反対に、レジスタ１２
は、２つのシリアル・リンクの一方から制御ビット情報
を受け取り、その制御ビット情報を、内部処理装置また
は前述のハードウェア回路に提供する。同様に、ＳＣＡ
Ｌ２０（または３０）は、２つのレジスタ２１および２
２（または３１および３２）を含む。レジスタ２１（ま
たはレジスタ３１）は、シリアル・リンク４０（または
５０）から受け取り、ＳＣＡＬ２０（またはＳＣＡＬ３
０）の内部電子回路に提供される情報を記憶する。レジ
スタ２２（またはレジスタ３２）は、ＳＣＡＬ２０（ま
たはＳＣＡＬ３０）内の内部ハードウェア回路から受け
取り、シリアル・リンク４０（または５０）を介して伝
えるべき情報を記憶する。
【００１７】スイッチの最適な動作を保証するために、
所望のエッジ歪仕様に適合する指定の遅延の間に、レジ
スタ１１の内容がレジスタ２１（または３１）にレポー
トされ複製されることが絶対に必要である。これと反対
に、レジスタ２２（または３２）の内容は、対応するリ
ンクを介して伝えられ、スイッチング構造１０のレジス
タ１２にレポートしなければならない。本発明の好まし
い実施形態において、これは、空のセルに基づく第２の
擬似静的チャネルによって達成される。たとえば、レジ
スタ１１内に記憶し、リンク４０を介して伝え、レジス
タ２２に複写しなければならない制御情報の送信を検討
する。
所望のエッジ歪仕様に適合する指定の遅延の間に、レジ
スタ１１の内容がレジスタ２１（または３１）にレポー
トされ複製されることが絶対に必要である。これと反対
に、レジスタ２２（または３２）の内容は、対応するリ
ンクを介して伝えられ、スイッチング構造１０のレジス
タ１２にレポートしなければならない。本発明の好まし
い実施形態において、これは、空のセルに基づく第２の
擬似静的チャネルによって達成される。たとえば、レジ
スタ１１内に記憶し、リンク４０を介して伝え、レジス
タ２２に複写しなければならない制御情報の送信を検討
する。
【００１８】データ・セルが送られない場合、スイッチ
ング構造内に使用されるセル送信システムは、レジスタ
１１の内容を使用し、その内容をカンマ文字で始まる空
のセル内の所定の位置に送る。カンマ文字は前述の２つ
のカンマ文字のうちの一方であり、それにより、フロー
制御と制御情報の２つのタイプの制御情報を同時に送る
ことができることに注意されたい。本発明の好ましい実
施形態において、レジスタ１１の内容は、カンマ文字の
すぐ後にある最初のバイトの位置に配置される。次に、
この情報を検出して、ＳＣＡＬ２０（またはＳＣＡＬ３
０）の対応するレジスタ２１（または３１）にレポート
することができる。当業者は、カンマ文字の検出を行っ
てセルの所定の位置の内容を適切なレジスタ２１（また
は３１）に送る回路を設計することは明らかである。
ング構造内に使用されるセル送信システムは、レジスタ
１１の内容を使用し、その内容をカンマ文字で始まる空
のセル内の所定の位置に送る。カンマ文字は前述の２つ
のカンマ文字のうちの一方であり、それにより、フロー
制御と制御情報の２つのタイプの制御情報を同時に送る
ことができることに注意されたい。本発明の好ましい実
施形態において、レジスタ１１の内容は、カンマ文字の
すぐ後にある最初のバイトの位置に配置される。次に、
この情報を検出して、ＳＣＡＬ２０（またはＳＣＡＬ３
０）の対応するレジスタ２１（または３１）にレポート
することができる。当業者は、カンマ文字の検出を行っ
てセルの所定の位置の内容を適切なレジスタ２１（また
は３１）に送る回路を設計することは明らかである。
【００１９】同様に、レジスタ２２（または３２）の内
容は、空のセルの所定の位置に送られ、これは、好まし
い実施形態において、内容を集中スイッチング構造１０
のレジスタ１２に複写できるような空のセルの最初のバ
イトである。
容は、空のセルの所定の位置に送られ、これは、好まし
い実施形態において、内容を集中スイッチング構造１０
のレジスタ１２に複写できるような空のセルの最初のバ
イトである。
【００２０】本発明による擬似静的チャネルは、レジス
タ１１（集中スイッチング構造１０内の）の内容が、所
望のエッジ歪要件に対応する最大の遅延の範囲内で対応
するレジスタ２１（または３１）にレポートされるよう
にする付加的機構によって強化される。これを達成する
ために、監視回路を使用して、レジスタ１１の内容の変
化を検出し、その変化に応答してｋセル・サイクルの計
数プロセスを開始する。データ・セルの瞬間的な不足に
より、空のセルが集中スイッチング構造１０から送られ
ることが明らかなときは、付加的機構がその空のセルを
使用してレジスタ１１の内容を送り、計数プロセスをリ
セットする。しかしながら、計数プロセスが空のセルの
発生なしに完了する場合、本発明は、ＳＣＡＬ２０（ま
たはＳＣＡＬ３０）の反対側においてレジスタ１１の内
容をレジスタ２１（または３１）に確実に送る空のセル
を生成し始める。その結果、最大歪が、ｋセル・サイク
ルに制限される。
タ１１（集中スイッチング構造１０内の）の内容が、所
望のエッジ歪要件に対応する最大の遅延の範囲内で対応
するレジスタ２１（または３１）にレポートされるよう
にする付加的機構によって強化される。これを達成する
ために、監視回路を使用して、レジスタ１１の内容の変
化を検出し、その変化に応答してｋセル・サイクルの計
数プロセスを開始する。データ・セルの瞬間的な不足に
より、空のセルが集中スイッチング構造１０から送られ
ることが明らかなときは、付加的機構がその空のセルを
使用してレジスタ１１の内容を送り、計数プロセスをリ
セットする。しかしながら、計数プロセスが空のセルの
発生なしに完了する場合、本発明は、ＳＣＡＬ２０（ま
たはＳＣＡＬ３０）の反対側においてレジスタ１１の内
容をレジスタ２１（または３１）に確実に送る空のセル
を生成し始める。その結果、最大歪が、ｋセル・サイク
ルに制限される。
【００２１】本発明において、空のセルの作成は、図２
と図３に示したようなローカル・フロー制御信号の作成
によって有利に行われる。図２と図３は、集中スイッチ
ング構造１０とＳＣＡＬエンティティ２０（または３
０）の特定の構造を示し、これは、前述の同時係属出願
に詳細に記載されている。
と図３に示したようなローカル・フロー制御信号の作成
によって有利に行われる。図２と図３は、集中スイッチ
ング構造１０とＳＣＡＬエンティティ２０（または３
０）の特定の構造を示し、これは、前述の同時係属出願
に詳細に記載されている。
【００２２】図２において、レジスタ１１の内容をシリ
アル・リンク４０（または５０）によって送ることがで
きるように空のセルを作成するためにローカル・フロー
制御信号がどのように生成されるかを示す。
アル・リンク４０（または５０）によって送ることがで
きるように空のセルを作成するためにローカル・フロー
制御信号がどのように生成されるかを示す。
【００２３】基本的に、集中スイッチング構造１１３０
は、１組ｎ個の入力ポートと出力ポートのスイッチング
を実現するスイッチ・コア要素４５０と、１つのモジュ
ールに１つの入力ポートと出力ポートがあり、非逐次化
機構ＤＥＳ１１７０と、逐次化機構ＳＥＲ１１９０と、
機能が前述の出願において詳細に説明されている１組２
つのルーティング制御回路１００１−ｉおよび１０１０
−ｉと、データ・セルにいくつかのキューイング・リー
ソスを提供するために使用されるセル記憶機構１とを含
む１組ｎ個の専用モジュール１１１０とを含む。集中ス
イッチング構造１１３０は、さらに、プロセッサ１１６
０の形の処理リソースと、ルーティング・インデックス
に関連付けられたルーティング・ビット・マップの記憶
に必要なスペースを提供する１組ｎ個の記憶機構１１２
０を含む。
は、１組ｎ個の入力ポートと出力ポートのスイッチング
を実現するスイッチ・コア要素４５０と、１つのモジュ
ールに１つの入力ポートと出力ポートがあり、非逐次化
機構ＤＥＳ１１７０と、逐次化機構ＳＥＲ１１９０と、
機能が前述の出願において詳細に説明されている１組２
つのルーティング制御回路１００１−ｉおよび１０１０
−ｉと、データ・セルにいくつかのキューイング・リー
ソスを提供するために使用されるセル記憶機構１とを含
む１組ｎ個の専用モジュール１１１０とを含む。集中ス
イッチング構造１１３０は、さらに、プロセッサ１１６
０の形の処理リソースと、ルーティング・インデックス
に関連付けられたルーティング・ビット・マップの記憶
に必要なスペースを提供する１組ｎ個の記憶機構１１２
０を含む。
【００２４】モジュール１１１０は、空のセルを作成す
るために、レジスタ１１（図２には図示せず）に生じた
変化を検出するためのエッジ検出器と、所定の数（たと
えばｋ）のセル・サイクルを数えるために使用されるハ
ードウェア・カウンタとを使用する。本発明において、
図２に示したＳＥＲ逐次化機構１１９０が、シリアル・
リンクを介して空のセルを送るとき、ＳＥＲ逐次化機構
１１９０は、シリアル・リンク４０（多数配線４４００
によって表された）の反対側の非逐次化機構１１８０が
検出し、最後にレジスタ２１（図２には図示せず）に複
写できるように、レジスタ１１の内容をセルの適切な場
所に組み込む。
るために、レジスタ１１（図２には図示せず）に生じた
変化を検出するためのエッジ検出器と、所定の数（たと
えばｋ）のセル・サイクルを数えるために使用されるハ
ードウェア・カウンタとを使用する。本発明において、
図２に示したＳＥＲ逐次化機構１１９０が、シリアル・
リンクを介して空のセルを送るとき、ＳＥＲ逐次化機構
１１９０は、シリアル・リンク４０（多数配線４４００
によって表された）の反対側の非逐次化機構１１８０が
検出し、最後にレジスタ２１（図２には図示せず）に複
写できるように、レジスタ１１の内容をセルの適切な場
所に組み込む。
【００２５】計数プロセスが、空のセルの発生なしに値
ｋに達すると、モジュール１１１０の境界の範囲内で特
有の処理が行われ、それにより、非逐次化機構１１７０
が、１セル・サイクル中に、リード９５００−ｉ上のＦ
ＣＸフロー制御送信信号をスイッチ・コア要素４５０に
送る。この信号の送信は、前述の出願に詳細に説明され
ており、モジュール１１１０とスイッチ・コア４５０
が、同じ物理領域内に配置されているため、実施はきわ
めて簡単である。このＦＣＸフロー制御転送信号は、４
５０の出力ポートにおいて空のサイクルを発生させ、そ
れにより、逐次化機構１１９０に、レジスタ１１の状態
を送るために使用される適切な空のセルが提供される。
ｋに達すると、モジュール１１１０の境界の範囲内で特
有の処理が行われ、それにより、非逐次化機構１１７０
が、１セル・サイクル中に、リード９５００−ｉ上のＦ
ＣＸフロー制御送信信号をスイッチ・コア要素４５０に
送る。この信号の送信は、前述の出願に詳細に説明され
ており、モジュール１１１０とスイッチ・コア４５０
が、同じ物理領域内に配置されているため、実施はきわ
めて簡単である。このＦＣＸフロー制御転送信号は、４
５０の出力ポートにおいて空のサイクルを発生させ、そ
れにより、逐次化機構１１９０に、レジスタ１１の状態
を送るために使用される適切な空のセルが提供される。
【００２６】図３を参照すると、ＳＣＡＬ要素２０内の
（たとえば）レジスタ２２の内容をスイッチング構造１
０に送ることを可能にするＳＣＡＬ２０とスイッチング
構造１０との間の空のセルの作成を示す。空のセルを作
成するために、モジュール１１１５は、レジスタ２２
（図３には示されていない）に生じた変化を検出するエ
ッジ検出器と、所定の数のセル・サイクル（たとえば
ｋ）を数えるために使用されるハードウェア・カウンタ
を使用する。
（たとえば）レジスタ２２の内容をスイッチング構造１
０に送ることを可能にするＳＣＡＬ２０とスイッチング
構造１０との間の空のセルの作成を示す。空のセルを作
成するために、モジュール１１１５は、レジスタ２２
（図３には示されていない）に生じた変化を検出するエ
ッジ検出器と、所定の数のセル・サイクル（たとえば
ｋ）を数えるために使用されるハードウェア・カウンタ
を使用する。
【００２７】本発明において、図３に表されたＳＥＲ逐
次化機構１１６０が、シリアル・リンクを介して空のセ
ルを送るとき、ＳＥＲ逐次化機構１１６０は、シリアル
・リンク４０（複数配線１４００で表された）の反対側
の非逐次化機構１１７０が検出し、最終的にレジスタ１
２（図３には図示せず）に複写できるように、セルの適
切な場所にレジスタ２２の内容を組み込む。
次化機構１１６０が、シリアル・リンクを介して空のセ
ルを送るとき、ＳＥＲ逐次化機構１１６０は、シリアル
・リンク４０（複数配線１４００で表された）の反対側
の非逐次化機構１１７０が検出し、最終的にレジスタ１
２（図３には図示せず）に複写できるように、セルの適
切な場所にレジスタ２２の内容を組み込む。
【００２８】計数プロセスが、空のセルの発生なしに値
ｋに達するときは、モジュール１１１５の境界の範囲内
で特有の処理が行われ、これにより、非逐次化機構１１
８０は、１セル・サイクルの間にＰＩＮＴ要素５１１−
ｉに、リード９５２０−ｉ上のＦＣＲフロー制御受信信
号を送る。この信号の送信は、前述の出願に詳細に記載
されており、モジュール１１１５とＰＩＮＴ５１１が、
同じ物理領域に配置されるので、実施することはきわめ
て容易である。このＦＣＲフロー制御受信信号は、５１
１の出力ポートに空のサイクルを発生させ、それによ
り、レジスタ２２の状態を送るために使用される適切な
空のセルが逐次化機構１１６０に提供される。
ｋに達するときは、モジュール１１１５の境界の範囲内
で特有の処理が行われ、これにより、非逐次化機構１１
８０は、１セル・サイクルの間にＰＩＮＴ要素５１１−
ｉに、リード９５２０−ｉ上のＦＣＲフロー制御受信信
号を送る。この信号の送信は、前述の出願に詳細に記載
されており、モジュール１１１５とＰＩＮＴ５１１が、
同じ物理領域に配置されるので、実施することはきわめ
て容易である。このＦＣＲフロー制御受信信号は、５１
１の出力ポートに空のサイクルを発生させ、それによ
り、レジスタ２２の状態を送るために使用される適切な
空のセルが逐次化機構１１６０に提供される。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３０】（１）データ・フローが８Ｂ／１０Ｂコー
ドによってコード化され、少なくとも１つの通信リンク
（４０、５０）を介して接続されたスイッチング構造
（１０）と分散スイッチ・コア・アクセス層要素（２
０、３０）を含むスイッチング・アーキテクチャのフロ
ー制御方法であって、３つの利用可能なカンマ文字のう
ちの２つを用い、遊休状態または空のセルの最初に現れ
る第１のカンマ文字をデータ・フローを減少させるため
のフロー制御情報とし、遊休状態または空のセルの最初
に現れる第２のカンマ文字をデータ・フローの減少を要
求しないフロー制御情報とし、前記カンマ文字が検出さ
れない場合には入来するデータ・フローがデータ・セル
を提供する通常のデータ・フローと共に並列に伝えら
れ、データ・フローの異なる追加のフロー制御チャネル
を作成するフロー制御方法。 （２）前記カンマ文字の種類が前記通信リンク上で送ら
れる適切なフロー制御ビット情報を提供する上記（１）
に記載の方法。 （３）前記カンマ文字のうちＫ．２８．５文字を、デー
タ・フローを減少させる要求に対応する肯定的なフロー
制御情報として受信エンティティが使用し、デコードす
る上記（１）または（２）に記載の方法。 （４）入って来るデータ・フローがデータ・セルを含む
場合には、該データ・セル内の所定のビットを使用して
フロー制御情報を運ぶ、上記（１）ないし（３）のいず
れか一項に記載の方法。 （５）空のセルを第２のチャネルとして、即座の送信を
必要としない擬似静的情報を送るために使用する、上記
（１）ないし（４）のいずれか一項に記載の方法。 （６）上記（１）ないし（５）のいずれか一項で定義さ
れたような方法を実行する手段を含む装置。
ドによってコード化され、少なくとも１つの通信リンク
（４０、５０）を介して接続されたスイッチング構造
（１０）と分散スイッチ・コア・アクセス層要素（２
０、３０）を含むスイッチング・アーキテクチャのフロ
ー制御方法であって、３つの利用可能なカンマ文字のう
ちの２つを用い、遊休状態または空のセルの最初に現れ
る第１のカンマ文字をデータ・フローを減少させるため
のフロー制御情報とし、遊休状態または空のセルの最初
に現れる第２のカンマ文字をデータ・フローの減少を要
求しないフロー制御情報とし、前記カンマ文字が検出さ
れない場合には入来するデータ・フローがデータ・セル
を提供する通常のデータ・フローと共に並列に伝えら
れ、データ・フローの異なる追加のフロー制御チャネル
を作成するフロー制御方法。 （２）前記カンマ文字の種類が前記通信リンク上で送ら
れる適切なフロー制御ビット情報を提供する上記（１）
に記載の方法。 （３）前記カンマ文字のうちＫ．２８．５文字を、デー
タ・フローを減少させる要求に対応する肯定的なフロー
制御情報として受信エンティティが使用し、デコードす
る上記（１）または（２）に記載の方法。 （４）入って来るデータ・フローがデータ・セルを含む
場合には、該データ・セル内の所定のビットを使用して
フロー制御情報を運ぶ、上記（１）ないし（３）のいず
れか一項に記載の方法。 （５）空のセルを第２のチャネルとして、即座の送信を
必要としない擬似静的情報を送るために使用する、上記
（１）ないし（４）のいずれか一項に記載の方法。 （６）上記（１）ないし（５）のいずれか一項で定義さ
れたような方法を実行する手段を含む装置。
【図１】集中スイッチング構造といくつかの分散ＳＣＡ
Ｌエンティティに基づくスイッチング・アーキテクチャ
を示す図である。
Ｌエンティティに基づくスイッチング・アーキテクチャ
を示す図である。
【図２】本発明の好ましい実施形態を示す図である。
【図３】本発明の好ましい実施形態を示す図である。
１ セル記憶機構
１０ スイッチング構造
１１ レジスタ
１２ レジスタ
２０ ＳＣＡＬ
２１ レジスタ
２２ レジスタ
３０ ＳＣＡＬ
３１ レジスタ
３２ レジスタ
４０ 通信リンク
５０ 通信リンク
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アラン・ブラン
フランス06140 ヴァンス トゥレッ
ト・シュル・ループ ルート・デュ・プ
ラン・ビュイッソン 983
(72)発明者 ベルナール・ブレゾ
フランス06100 ニース アヴニュ・
ド・ペシカール 261 ル・マヌワール
ヌメル 25
(72)発明者 ピエール・ドボール
フランス06140 トゥレット・シュル・
ループ シュマン・ド・パタロー 651
(72)発明者 アルバート・ウィドマー
アメリカ合衆国10536−1313 ニューヨ
ーク州カトナ クロトン・レーク・ロー
ド 38
(56)参考文献 Ａｌａｎ Ｆ．Ｂｅｎｎｅｒ著，”Ｆ
ｉｂｒｅ ｃｈａｎｎｅｌ”，ＭｃＧｒ
ａｗ Ｈｉｌｌ（1996）ｐ79−92
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/56
H04L 12/28
Claims (3)
- 【請求項１】データ・フローが８Ｂ／１０Ｂコードによ
ってコード化され、少なくとも１つの通信リンク（４
０、５０）を介して接続されたスイッチング構造（１
０）と分散スイッチ・コア・アクセス層要素（２０、３
０）を含むスイッチング・アーキテクチャのフロー制御
方法であって、３つの利用可能なカンマ文字のうちの２
つを用い、遊休状態または空のセルの最初に現れる第１
のカンマ文字をデータ・フローを減少させるためのフロ
ー制御情報とし、遊休状態または空のセルの最初に現れ
る第２のカンマ文字をデータ・フローの減少を要求しな
いフロー制御情報とし、前記カンマ文字が検出されない
場合には入来するデータ・フローがデータ・セルを提供
する通常のデータ・フローと共に並列に伝えられ、デー
タ・フローの異なる追加のフロー制御チャネルを作成す
るフロー制御方法。 - 【請求項２】前記カンマ文字の種類が前記通信リンク上
で送られる適切なフロー制御ビット情報を提供する請求
項１に記載の方法。 - 【請求項３】前記カンマ文字のうちＫ．２８．５文字
を、データ・フローを減少させる要求に対応する肯定的
なフロー制御情報として受信エンティティが使用し、デ
コードする請求項１または２に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98480006.0 | 1998-02-19 | ||
| EP98480006 | 1998-02-19 |
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
| JP03243799A Expired - Fee Related JP3492539B2 (ja) | 1998-02-19 | 1999-02-10 | フロー制御方法 |
| JP2003326558A Expired - Fee Related JP3745758B2 (ja) | 1998-02-19 | 2003-09-18 | フロー制御方法およびシステム |
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|---|---|---|---|
| JP2003326558A Expired - Fee Related JP3745758B2 (ja) | 1998-02-19 | 2003-09-18 | フロー制御方法およびシステム |
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|---|---|---|---|---|
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| US5048062A (en) * | 1989-10-30 | 1991-09-10 | International Business Machines Corp. | Transmitting commands over a serial link |
| EP0544954B1 (en) * | 1991-12-05 | 1996-04-24 | International Business Machines Corporation | Disk drive synchronisation |
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| KR100304063B1 (ko) | 1993-08-04 | 2001-11-22 | 썬 마이크로시스템즈, 인코포레이티드 | 2지점간상호접속통신유틸리티 |
| US5610945A (en) * | 1993-11-04 | 1997-03-11 | International Business Machines Corporation | System for identifying communication sequences transmitted across multiple carriers by examining bit streams for sequences of valid words |
| GB9408574D0 (en) | 1994-04-29 | 1994-06-22 | Newbridge Networks Corp | Atm switching system |
| US5598442A (en) * | 1994-06-17 | 1997-01-28 | International Business Machines Corporation | Self-timed parallel inter-system data communication channel |
| US5638518A (en) | 1994-10-24 | 1997-06-10 | Lsi Logic Corporation | Node loop core for implementing transmission protocol in fibre channel |
| US6111528A (en) * | 1995-06-07 | 2000-08-29 | Emc Corporation | Communications arrangements for network digital data processing system |
| JPH10135968A (ja) | 1996-10-30 | 1998-05-22 | Nippon Telegr & Teleph Corp <Ntt> | フレーム組立て分解方法及び装置 |
| US6014383A (en) * | 1997-02-10 | 2000-01-11 | Compaq Computer Corporation | System and method for controlling multiple initiators in a fibre channel environment |
| US5907566A (en) * | 1997-05-29 | 1999-05-25 | 3Com Corporation | Continuous byte-stream encoder/decoder using frequency increase and cyclic redundancy check |
-
1998
- 1998-10-29 DE DE69819129T patent/DE69819129T2/de not_active Expired - Lifetime
- 1998-12-07 US US09/207,061 patent/US6452900B1/en not_active Expired - Lifetime
-
1999
- 1999-02-10 JP JP03243799A patent/JP3492539B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-18 JP JP2003326558A patent/JP3745758B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ａｌａｎ Ｆ．Ｂｅｎｎｅｒ著，"Ｆｉｂｒｅ ｃｈａｎｎｅｌ"，ＭｃＧｒａｗ Ｈｉｌｌ（１９９６）ｐ７９−９２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004007848A (ja) | 2004-01-08 |
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| DE69819129T2 (de) | 2004-07-29 |
| DE69819129D1 (de) | 2003-11-27 |
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