JP3485849B2 - 関数機能構成データ保持方法及びその方法を用いた集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路とその設
計方法に係り、特に、集積回路製造後であっても集積回
路中に関数を構成することが可能である集積回路におい
て、関数を構成するデータを保持する方法とその集積回
路に関するものである。

【０００２】

【従来の技術】製造した後に関数機能の書き込み又は、
消去を行うことが可能である集積回路の実現形態とし
て、主に論理的に１又は０の２値で表現される信号を用
いた論理処理を行う様々な論理機能構成可能集積回路
（以降、プログラマブルハードウェア又は、構成可能ハ
ードウェアとも呼ぶ）が提案されている。集積回路にお
いて、論理機能を可変にする部分には、入出力部（以下
Ｉ／Ｏ部）、配線接続部、論理部などがある。この中で
も論理部の構成方法にはハードウェア設計と製造に用い
られる技術の特徴が現れている。代表的な構成方法とし
ては、図４９に示すようなＬＵＴ型（Look-up Tabl
e）、図５０に示すようなマルチプレクサ型（Multiplex
er-Based Block）、図５１に示すようなＰＬＡ（Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）があ
る。

【０００３】図４９に示すＬＵＴ型はＳＲＡＭで代表さ
れる記憶素子又は記憶回路で構成されており、記憶素子
又は記憶回路において論理機能構成データ（コンフィギ
ュレーションデータとも呼ぶ）を保持している。論理部
がＳＲＡＭにより構成されている場合を例としてＬＵＴ
型の特徴を説明する。論理部がＳＲＡＭで構成されてい
るために、標準的なＣＭＯＳプロセスで製造が可能であ
り、ＳＲＡＭに保持されているデータにより論理機能が
構成されるために、容易に論理を構成でき、原理上、無
限回の書き換えが可能であるという利点を持つ。しかし
ながら、正整数ｎ入力変数の論理を実現するためには、
２ⁿ個のＳＲＡＭが必要となり、チップ中に大きい面積
を必要とする。また、電源の供給がなくなると、ＳＲＡ
Ｍに保持されているデータが消えるというデータの揮発
性という特徴のために、常にデータを保持するために
は、外部に付加的なＲＯＭが必要となる。

【０００４】一方、図５０に示すようなマルチプレクサ
型では、マルチプレクサの多段論理構成により可変論理
を実現する。ＬＵＴ型の場合と同様に全てのブール関数
を実現することが可能となるが、マルチプレクサ型の場
合は、論理機能構成データを保持するために、マルチプ
レクサの他に記憶素子または記憶回路が必要となる。こ
の記憶素子又は記憶回路としてはアンチヒューズや１ビ
ットＳＲＡＭなどが用いられる。一般的には、多段論理
を高速に動作させるために、前者がよく用いられている
が、一度論理機能を構成した後で再構成を行うことは困
難である。後者の場合は、ＬＵＴ型と同様、正整数ｎ入
力変数の論理を実現するためには少なくとも２ⁿ個のＳ
ＲＡＭが必要となり、チップ中に大きい面積を必要とす
る。

【０００５】図５１に示すようなＰＬＡにおいては、全
てのブール関数はＡＮＤとＯＲから構成可能であるとい
うことに基礎を置き、ＡＮＤアレイとＯＲアレイの接続
状態により論理を構成する。すなわち、ＰＬＡは積和形
論理を実現する。各々のアレイ内での配線の接続はアン
チヒューズ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＳＲＡＭなど
の記憶素子または記憶回路を用いて行われている。アン
チヒューズの場合は、比較的高速に動作するという利点
を持つが、一度論理を構成した後の再構成は原理的に困
難であるという問題がある。ＥＰＲＯＭとＥＥＰＲＯＭ
の場合は、ＡＮＤアレイ、ＯＲアレイの他に論理機能構
成データを保持するためだけに、これら記憶素子のため
の面積が必要になる。また、論理機能構成データの書き
換えのために、一般的に専用のデータ書き込み器又は消
去器が必要であり、論理機能の再構成を短時間で高速に
かつ容易に行うことは困難である。特に、ＥＰＲＯＭの
場合は論理機能の書き換えのためには紫外線の照射が必
要であり、論理機能の再構成は容易ではない。また、Ｅ
ＥＰＲＯＭの場合はＥＰＲＯＭよりもメモリセルの大き
さが大きくなり、その上、データの書き込み及び消去に
トンネル電流を使用しているためにデータの書き込み及
び消去を高速に行うことは困難である。

【０００６】以上、代表的なプログラマブルハードウェ
アの論理部の構成方法とその論理機能構成データの保持
方法を説明した。前記以外のプログラマブルハードウェ
アも論理機能の実現方法が異なるだけで、論理機能構成
データを保持するためには、同様に論理機能構成データ
保持のための記憶素子又は記憶回路を有している。

【０００７】既存のプログラマブルハードウェアは、入
出力信号として論理的に１又は０で表現される２値を用
いたデジタル信号処理装置という位置付けであり、プロ
グラマブルハードウェアの論理機能構成データも入出力
信号と同様に２値で保持される。２値で表現された信号
を用いるデジタル信号の論理関数処理のみならず、多値
で表現された入出力信号の関数処理やアナログ値で表現
された信号の関数処理を行うことも可能である高機能型
プログラマブルハードウェアの設計、開発を指向した場
合、関数機能構成データとして２値を保持する方法のみ
では集積回路の構成方法において柔軟性に欠ける。ま
た、入出力信号が２値であっても、内部処理において多
値やアナログ値を利用可能な回路構成を用いることで全
ての処理を２値で行う集積回路に比べてより小さい面積
で同じ機能を実現できる可能性がある。

【０００８】以上、プログラマブルハードウェアにおけ
る論理機能構成データ保持は、ＳＲＡＭにより行われる
場合は面積が大きくなり、アンチヒューズの場合は再構
成が困難であり、ＥＰＲＯＭ、ＥＥＰＲＯＭの場合は一
般的に書き換えに専用器が必要であり、再構成を高速に
行うことが困難であるという問題があり、更にプログラ
マブルハードウェアの高機能化を指向する際に柔軟性を
欠くという問題もある事について説明した。

【０００９】一方、全ての論理関数は、しきい論理で表
現でき、しきい素子の重みと閾値の調整及びしきい素子
の多段接続により実現可能であることが知られている。
しきい論理を効率よく実現できるしきい素子の一つにニ
ューロンＭＯＳトランジスタがある。例として、文献１
「Ｔａｄａｓｈｉ Ｓｈｉｂａｔａ ａｎｄＴａｄａｈ
ｉｒｏ Ｏｈｍｉ，Ａ Ｆｕｎｃｔｉｏｎａ１ ＭＯＳ
Ｔｒａｎｓｉｓｔｏｒ Ｆｅａｔｕｒｉｎｇ Ｇａｔｅ
−Ｌｅｖｅ１ Ｗｅｉｇｈｔｅｄ Ｓｕｍ ａｎｄ Ｔｈ
ｒｅｓｈｏ１ｄ Ｏｐｅｒａｔｉｏｎｓ，ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎｓ ｏｎ Ｅ１ｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ，Ｖｏ１．３９，Ｎｏ，６，ｐｐ．１４４４−
１４５５，１９９２」がある。文献１中より、ニューロ
ンＭＯＳトランジスタの構造およびレイアウト、及び極
性の異なる伝導型を持つ２つのニューロンＭＯＳトラン
ジスタを用いた相補型ニューロンＭＯＳインバータと呼
ばれる回路を図５２に示す。標準的な相補型ＭＯＳイン
バータ（以下ＣＭＯＳインバータ）と類似の構造を持つ
相補型ニューロンＭＯＳインバータを以降、ニューロン
ＭＯＳインバータと呼ぶ。

【００１０】このような構造を有するニューロンＭＯＳ
トランジスタ及びそれを用いた回路については、特開平
６−７７４２７号公報および特開平７−１６１９４２号
公報においてその基本構造が開示されている。前者の公
開公報においてはブール関数生成用の論理機能は、集積
回路製造工程中において配線形成用マスクを用いて形成
されており、製造後においての論理機能の再構成は不可
能であった。これはいわば、ゲートアレ−の概念に対応
したものであり、従って、集積回路製造後に論理機能を
再構成するためのスイッチ等が組み込まれた配線、又は
論理機能を構成するための記憶素子や記憶回路を設け
る、または論理機能構成データの保持方法を開示する、
といった本発明の基本事項に関する発想は示されていな
い。また、後者の公開公報において開示されている構造
は、ニューロンＭＯＳトランジスタのフローティングゲ
ートをある電位を有する端子にスイッチを介して接続
し、フローティングゲートに蓄積される不要な電荷を除
去することにより、ニューロンＭＯＳトランジスタの信
頼性向上を目的としたものである。演算機能についても
若干触れられているが、本発明におけるような関数機能
構成データの保存方法については記述されていない。

【００１１】このニューロンＭＯＳトランジスタを用い
て構成したニューロンＭＯＳ回路を用いて、特定の数の
入力数に対して、ブール関数を表現できることが、文献
２「Ｔａｄａｓｈｉ Ｓｈｉｂａｔａ， Ｋｏｊｉ Ｋ
ｏｔａｎｉ ａｎｄ Ｔａｄａｈｉｒｏ Ｏｈｍｉ，Ｒ
ｅａｌ−Ｔｉｍｅ ＲｅｃｏｎｆｉｇｕｒａｂｌｅＬｏ
ｇｉｃ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ Ｎｅｕｒｏｎ
ＭＯＳ Ｔｒａｎｓｉｓｔｏｒｓ，ＩＥＥＥ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ＦＡ１５．
３，ｐｐ．２３８−２３９，１９９３」で示されてい
る。しかしながら、ブール関数を選択する信号は集積回
路外部から直接供給されており、論理機能構成データ又
は関数機能構成データの保持をニューロンＭＯＳ回路を
用いて行うという概念は上記の文献２には提案されてい
ない。

【００１２】

【発明が解決しようとする課題】以上説明したように、
従来、プログラマブルハードウエアにおいては、実現す
べき論理機能の再構成を可能とするためには、ＬＵＴ型
のようにＳＲＡＭ等のデータ書き込み及び消去が可能な
記憶回路で構成された、集積回路上に多大な面積を必要
とする可変論理部が必要であるか、またはマルチプレク
サ型及びＰＬＡのように、原理的に論理機能の再構成が
極めて困難であるアンチヒューズや書き込み又は消去時
に専用の装置を要するＥＰＲＯＭ等の論理機能の主構成
要素以外の記憶素子が必要であり、特に後者においては
論理機能の再構成を容易に短時間で行えないという問題
があった。

【００１３】このため、可変論理部として論理機能の主
構成要素以外の記憶素子又は記憶回路の面積が不必要で
あり、短時間で容易に論理機能を再構成することが可能
である集積回路の実現が望まれていた。本発明は、プロ
グラマブルハードウェアにおける論理機能構成データを
保持するために必要なＳＲＡＭ等の記憶素子及び記憶回
路の数を低減する又は使用しないことで面積使用効率を
向上し、かつ論理機能を包含する関数機能の再構成を短
時間に容易に行うことを可能とし、プログラマブルハー
ドウェアの高機能化も可能にする方法とその方法を用い
た集積回路を提供することを目的としている。

【００１４】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明においては以下の手段を開示している。請
求項１においては、「従来の技術」の項において述べた
ニューロンＭＯＳトランジスタのフローティングゲート
を或る電位を有する端子にスイッチを介して接続した構
成とし、これをスイッチ付きニューロンＭＯＳトランジ
スタと呼ぶことにする。このスイッチ付きニューロンＭ
ＯＳトランジスタを少なくとも１つ以上有する集積回路
の、製造過程または製造後の少なくとも何れか一方の時
期において、上記のフローティングゲート電極がフロー
ティングゲート電極初期電位設定端子から遮断または高
インピーダンスの状態にある時、関数機能を定めるデー
タである関数機能構成データを、関数処理を実行中の入
力ゲート電極の電位を要素とする第１のベクトルとし、
前記フローティングゲート電極がフローティングゲート
電極初期電位設定端子に接続されている時のフローティ
ングゲート電極の電位を要素とする第２のベクトルと
し、上記フローティングゲート電極がフローティングゲ
ート電極初期電位設定端子から実質的に遮断状態となる
時刻の入力ゲート電極の電位を要素とする第３のベクト
ルとして、これら第１のベクトルと第２のベクトルとの
和から第３のベクトルを差し引いた値として保持する回
路について開示したものである。なお、回路上の物理的
各ベクトルの要素数が不一致である場合は、ベクトルの
演算を可能とするために、最大要素数を有するベクトル
の要素数に一致するように回路構成を考慮し、少ない要
素数を有するベクトルの要素数を増加させることが必要
である。

【００１５】請求項２においては、「従来の技術」の項
において述べたニューロンＭＯＳトランジスタのフロー
ティングゲートを或る電位を有する端子にスイッチを介
して接続した構成とし、これをスイッチ付きニューロン
ＭＯＳトランジスタと呼ぶことにする。このスイッチ付
きニューロンＭＯＳトランジスタを少なくとも１つ以上
有する集積回路の、製造過程または製造後の少なくとも
何れか一方の時期において、所望の関数機能を実現し、
その状態を継続するための手段として、関数処理実行中
にスイッチ付きニューロンＭＯＳトランジスタの各入力
ゲート電極に誘起される電荷量の和と、上記のフローテ
ィングゲート電極とフローティングゲート初期電位設定
端子が接続状態から遮断状態又は電気的に高インピーダ
ンスの状態に切り替わる時にフローティングゲート電極
に蓄積されている電荷量との差として保持する回路につ
いて開示している。

【００１６】請求項３においては、上記の請求項１及び
請求項２の内容で、ベクトル表示された関数機能構成デ
ータをスイッチ付きニューロンＭＯＳトランジスタの入
力端子の数と、予め設定された時間軸上の区間とで構成
された２次元平面上に互いに重複することの無いように
分散し保持する回路について開示している。

【００１７】請求項４においては、「従来の技術」の項
で述べたように、従来のプログラマブルハードウエアは
２値のみを使用しており、これ以外の値を利用する機能
を有していなかったことに鑑み、上記請求項１におい
て、第１、第２、第３の各ベクトルを２値、または多
値、または連続的な値のいずれかで与える構成について
開示している。

【００１８】請求項５については、請求項１及び請求項
４において、関数機能構成データベクトル、第１のベク
トル、第２のベクトル及び第３のベクトルの電気的表現
形式として、集積回路の外部より供給される電位または
この集積回路内部において生成された電位のいずれかを
用いる構成について開示している。

【００１９】請求項６においては、「従来の技術」の項
において述べたニューロンＭＯＳトランジスタのフロー
ティングゲートを或る電位を有する端子にスイッチを介
して接続した構成とし、これをスイッチ付きニューロン
ＭＯＳトランジスタと呼ぶことにする。このスイッチ付
きニューロンＭＯＳトランジスタを少なくとも１つ以上
有する集積回路において、フローティングゲート電極を
予め第２の電位に設定されたフローティングゲート電極
初期電位設定端子に接続し、この接続状態が維持されて
いる期間に、スイッチ付きニューロンＭＯＳトランジス
タの１つ以上の入力ゲート電極に予め設定された１つ以
上の要素で構成される第３の電位を印加し、フローティ
ングゲート電極がフローティングゲート電極初期電位設
定端子の電位に等しいと見做せる電位になった時に、こ
のフローティングゲート電極を上記のフローティングゲ
ート電極初期電位設定端子から実質的に遮断状態とし、
これによりフローティングゲート電極を電気的にフロー
ティング状態と見做せる状態にし、予め設定された１つ
以上の要素で構成された第１の電位を入力ゲート電極に
印加することにより、関数機能を定める構成データを保
持する方法について開示したものである。

【００２０】請求項７においては、請求項１乃至請求項
５で述べたスイッチ付きニューロンＭＯＳトランジスタ
を含むインバータ機能を有する回路であるスイッチ付き
ニューロンＭＯＳインバータの多段接続を有する集積回
路において、この集積回路中に含まれるニューロンＭＯ
Ｓインバータ中の少なくとも１つのニューロンＭＯＳト
ランジスタのフローティングゲート電極がグランド電位
を有する端子とスイッチを介して接続可能な構造を有す
る構成としている。このフローティングゲート電極とグ
ランド電位を有する端子とが接続状態である時に、この
ニューロンＭＯＳトランジスタの入力ゲート電極の中の
少なくとも１つの入力ゲート電極から予め設定された電
位を入力し、この電位の入力が継続している間に、フロ
ーティングゲート電極とグランド電位を有する端子を実
質的に遮断状態にし、フローティングゲート電極がフロ
ーテイングと見做せる状態の時に上記の入力ゲート電極
に設定された電位の入力を止め、この入力ゲート電極に
電源電位を供給することにより、関数機能構成データを
保持する回路について開示している。

【００２１】請求項８においては、請求項１乃至請求項
５で述べたスイッチ付きニューロンＭＯＳトランジスタ
を含むインバータ機能を有する回路であるスイッチ付き
ニューロンＭＯＳインバータの多段接続を有する集積回
路において、この集積回路中に含まれるニューロンＭＯ
Ｓインバータ中の少なくとも１つのニューロンＭＯＳト
ランジスタのフローティングゲート電極が電源電位を有
する端子とスイッチを介して接続可能な構造としてい
る。ここで、フローティングゲート電極と電源電位を有
する端子とが互いに接続状態である時に、前記のニュー
ロンＭＯＳトランジスタの入力ゲート電極の中の少なく
とも１つの入力ゲート電極から予め設定された電位を入
力し、この電位の入力が継続している間に、フローティ
ングゲート電極と電源電位を有する端子を実質的に遮断
状態にし、フローティングゲート電極がフローティング
と見做せる状態になった時に入力ゲート電極に設定され
た電位の入力を止め、この入力ゲート電極にグランド電
位を供給することにより、関数機能構成データを保持す
る構成の回路について開示している。

【００２２】請求項９については、請求項１乃至請求項
５において、請求項１で述べたスイッチ付きニューロン
ＭＯＳトランジスタを含む多段接続を有する集積回路に
おいて、この集積回路中に含まれるニューロンＭＯＳイ
ンバータ中の少なくとも１つのニューロンＭＯＳトラン
ジスタのフローティングゲート電極が予め設定された第
２の電位を有する端子とスイッチを介して接続可能な構
造としている。フローティングゲート電極と第２の電位
を有する端子が接続状態である時に、このニューロンＭ
ＯＳトランジスタの入力ゲート電極において、関数処理
されるべき信号が入力されるゲート電極である入力信号
ゲート電極の中の少なくとも１つの入力信号ゲート電極
に予め設定された第３の電位を入力し、この電位の入力
が継続している間に、フローティングゲート電極と第２
の電位を有する端子を遮断状態または電気的に高インピ
ーダンスの状態にし、フローティングゲート電極がフロ
ーティングと見做せる状態の時に入力信号ゲート電極に
第３の電位の入力を止め、入力信号ゲート電極に第１の
電位を供給することにより、関数機能構成データを保持
する構成の集積回路について開示している。これは、関
数機能構成データが入力されるゲート電極が限定されて
いないことを意味している。すなわち、関数機能構成デ
ータが入力される専用のゲート電極のみならず、関数処
理される信号を入力するゲート電極からも入力可能であ
ることを意味する。

【００２３】請求項１０については、請求項１乃至請求
項５および請求項７乃至請求項９において、前記の集積
回路を１つ以上含む回路ブロックを複数個有し、この回
路ブロック内に含まれる集積回路の関数機能を構成する
データの保持に関する処理を同時に行う構成の集積回路
について開示している。

【００２４】請求項１１については、請求項１乃至請求
項５および請求項７乃至請求項９において、関数機能を
構成するデータを保持する際に、集積回路外部から多値
電位または連続的な電位を与えるか、または、集積回路
内部において外部から与えられた電位を用いて多値電位
または連続的な電位を生成するか、の少なくともいずれ
か一方を用いて供給される多値電位または連続的な電位
を、関数機能構成データとして保持する構成とした集積
回路について開示したものである。

【００２５】請求項１２については、請求項１乃至請求
項５、及び請求項１１において、関数機能を構成可能な
集積回路の外部より与えられた電位から、この集積回路
内部に設けられたスイッチと抵抗、容量、インダクタン
ス等インピーダンスを有する素子で構成されたインピー
ダンス回路網を用いて、多値電位または連続的な電位の
いずれかを生成し、これら多値電位または連続的な電位
から得られた特定の電位を関数機能構成データとして保
持する構成を開示したものである。

【００２６】請求項１３については、請求項１２におい
て、前記のインピーダンス回路網として、異なる電位を
有する第１の端子と第２の端子の２つの端子間に直列に
接続された抵抗を有する素子及びこの各素子間の端子と
前記ニューロンＭＯＳトランジスタの入力ゲート電極と
を接続するスイッチより構成される回路について開示し
ている。

【００２７】請求項１４については、請求項１２におい
て、上記のインピーダンス回路網として、異なる電位を
有する第１の端子と第２の端子の２つの端子間に各々ス
イッチを有する容量を並列に接続し、これら並列容量の
２つの端子のいずれか一方が、第１の端子あるいは、上
記のスイッチ付きニューロンＭＯＳトランジスタの入力
ゲート電極中の１つのいずれか一方とスイッチを介して
接続される構造を有するか、または、第２の端子あるい
は、前記スイッチ付きニューロンＭＯＳトランジスタの
入力ゲート電極中の１つのいずれか一方とスイッチを介
して接続される構造を有する回路構成について開示して
いる。

【００２８】請求項１５については、請求項１乃至請求
項５および請求項７乃至請求項９において、関数機能を
構成するデータを保持する際に、集積回路の外部から供
給された電位または集積回路内部で生成された電位の少
なくともいずれか一方を用い、電位の供給が継続されて
いる時間、即ち、電位が供給されている時間幅を用い
て、多値または連続的な値を表現し、関数機能構成デー
タとして、多値または連続的な値を電荷量として保持す
る構成の集積回路について開示している。

【００２９】請求項１６については、請求項１５におい
て、予め設定された電位が供給される時間幅を用いて多
値または連続的な値を表現する際に、上記のニューロン
ＭＯＳトランジスタの入力ゲート電極とフローティング
ゲート電極間の容量、及びこの容量よりも信号経路上、
前段に設けられた抵抗を有する素子及び容量を有する素
子で構成された抵抗と容量から構成された回路網を用い
て、前記所定の電位が供給される時間幅を制御すること
により、多値または連続的な値を生成し、保存する回路
について開示している。

【００３０】

【作用】本発明の関数機能構成データ保持方法及び本方
法を用いた集積回路は、関数処理を行う回路自体に関数
機能構成データを保持させるため、関数機能構成データ
を保持するためだけに必要な記憶素子又は記憶回路が不
必要になり、集積回路において単位面積当たりに含まれ
る機能が増加し、面積使用効率を向上することが可能で
ある。また、関数機能構成データの保持及び書き換えが
電気的に高速に行われるために関数機能の再構成を容易
に行うことが可能であり、プログラマブルハードウェア
の可変関数機能部として使用する際には、関数機能を再
構成したい部分以外が動作中であっても、その部分だけ
は再構成が出来るという動的関数機能再構成を実現する
ことも可能にする。更に、論理的に１又は０で表現され
る２値のみならず、多値及び連続的な値をも保持するこ
とが容易であるため、プログラマブルハードウェアの高
機能化も行うことが可能である。

【００３１】

【発明の実施の形態】（実施の形態１）プログラマブル
ハードウェアの可変論理部の主要要素を、図１に示すよ
うなニューロンＭＯＳインバータを２段接続にした回路
構成を図２に示すｎ（ｎ≧１）個の入力信号端子input
[1]〜input[n]、及びｍ（ｍ≧１）個の制御信号端子ctl
[1]〜ctl[m]を有するニューロンＭＯＳ回路を用いて構
成する。図２において出力信号端子を持つ最終段のニュ
ーロンＭＯＳインバータをメインインバータ２１、と呼
び、このメインインバータ２１の前段のニューロンＭＯ
Ｓインバータをプリインバータ２２、２３、…、２４と
呼ぶことにする。この構成では、図２のプリインバータ
２２、２３、…、２４に入力される制御信号の組合せに
より実現される論理を決めることが可能である。制御信
号端子がｍ個ある場合は、２値入力の制御信号の組合せ
は２^m通りある。この２^m通りの組合せを、制御信号端子
に新たに記憶素子又は記憶回路を設けることなく保持す
る方法とその方法を実現する回路例について、初めに具
体的に２つの入力信号を使用する場合を導入して、説明
する。

【００３２】まず初めに、ニューロンＭＯＳトランジス
タのフローティングゲートの初期状態についての定義を
行う。ここでは、次に述べる２つの場合をフローティン
グゲートが「基本的初期状態」にあると呼ぶ。すなわ
ち、第１の場合は、ニューロンＭＯＳインバータのフロ
ーティングゲートに製造直後から電荷が存在せず完全に
フローティングの状態であり、フローティングゲートと
各ＭＯＳトランジスタのチャネル領域との間の容量値に
比較してフローティングゲートと入力端子間の容量値の
和が非常に大きい場合である。第２の場合は、ニューロ
ンＭＯＳインバータの入力信号および制御信号の入力側
端子を全てグランド電位に固定した状態で、フローティ
ングゲートをグランドに接続し、グランド電位に設定し
た後、このフローティングゲートをグランドから開放し
フローティング状態にし、初期化した場合である。これ
ら２つの場合をフローティングゲートが「基本的初期状
態」にあると呼ぶ。

【００３３】次に、具体的に２入力変数の場合を例とし
て説明する。図２において入力信号端子数をｎ＝２、制
御信号端子数をｍ＝３にし、新たにスイッチＡ、スイッ
チＢ、スイッチＣを付加した場合のメインインバータの
入力部分を図３に示す。図３の入力部を持つニューロン
ＭＯＳ回路が、ある論理処理を行う場合、フローティン
グゲートが基本的初期状態にある時に必要な制御信号電
位の組合せが、電源電位で規格化した規格化電位を用い
た場合、 （Ｖctl[1]，Ｖctl[2]，Ｖctl[3]）＝（１，０，１） であるとする。この組合せのベクトル表現を関数機能構
成データベクトルと呼ぶ。この規格化電位で表現された
値は論理的な１及び０にも対応させることができる。ま
た、図３においては電源電位及びグランド電位を回路動
作の上限電位及び下限電位とし、電源電位により電位を
規格化したが、上限電位及び下限電位をそれぞれ集積回
路内で生成した前記以外の電位を用いることも可能であ
る。図３に示すように、各々のプリインバータのフロー
ティングゲート端子とグランド端子の間にスイッチＡを
設け、制御信号端子と各プリインバータの制御信号端子
との間にスイッチＢを設ける。これにより制御信号端子
と各プリインバータの制御信号端子とを区別するために
各プリインバータの制御信号端子を以下、制御信号端子
入力側端子（ctl[1a], ctl[2a], ctl[3a]）と呼ぶこと
にする。この各々のプリインバータの制御信号端子入力
側端子（ctl[1a], ctl[2a], ctl[3a]）と電源の間にス
イッチＣを設けた構成にする。動作はまず、スイッチＣ
を開放し、スイッチＡとスイッチＢを接続する。スイッ
チＡを接続することで、プリインバータのフローティン
グゲートの規格化電位は （Ｖflt[1]，Ｖflt[2］,Ｖflt[3]）=（０，０，０） になる。このベクトル表現を第２のベクトルと呼ぶ。２
つの入力信号端子input[1］，input[２］を共にグラン
ド電位にし、制御信号端子ctl[1]〜ctl[3]にフローティ
ングゲートが基本的初期状態にある場合に必要となる制
御信号の反転信号である規格化電位 （Ｖctl[１]，Ｖctl[［２]，Ｖctl[３]）＝（０，１，
０） を入力する。このベクトル表現を第３のベクトルと呼
ぶ。この状態でスイッチＡとスイッチＢを開放すること
で、各々のブリインバータは制御信号の規格化電位が上
記の （Ｖctl[１]，Ｖctl[２]，Ｖctl[３]）＝（０，１，
０） の状態で初期化されたことになる。

【００３４】次に、スイッチＣを接続し、制御信号端子
の全てを電源に接続する。この時、プリインバータの制
御信号端子入力側端子の実際の規格化電位は （Ｖctl［1a］，Ｖctl［2a］，Ｖct[3a]）＝（１，１，
１） である。このベクトル表現を第１のベクトルと呼ぶ。実
際の制御信号端子入力側端子の規格化電位は前記の通り
であるが、プリインバータのフローティングゲートから
はフローティングゲートが基本的初期状態である場合に
必要となる制御信号の規格化電位の組合せと等価にみえ
ることになる。すなわち、関数機能構成データベクトル
は第１のベクトルと第２のベクトルとの和と、第３のベ
クトルとの差として保持されていることになる。

【００３５】次に、この方法を一般化した場合について
説明する。図４に示す構成においてｍ個のプリインバー
タに対するｍ個の制御信号の電位、すなわち制御信号端
子入力側端子ctl[１a]〜ctl[ma]、及びフローティング
ゲートflt[1]〜flt[m]の電位について次のように定義す
る。すなわち、各々のプリインバータのフローティング
ゲートをスイッチＡにより接続される端子の規格化電位
である第２のベクトルを（数１）式で表す。

【００３６】

【数１】

【００３７】プリインバータのフローティングゲートfl
t[1]〜flt[m]の規格化電位が（数１）式である時にスイ
ッチＢが接続状態であり、スイッチＣが開放状態又は遮
断状態である時に、制御信号端子に入力されている規格
化電位である第３のベクトルＶctlを（数２）式で表
す。

【００３８】

【数２】

【００３９】スイッチＢ及びスイッチＡを開放状態又
は、遮断状態にし、スイッチＣを接続状態にし、フロー
ティングゲートflt[1]〜flt[m]がフローティング状態で
ある時の制御信号端子のグランドに対する規格化電位で
ある第１のベクトルＶctlaを（数３）式で表す。

【００４０】

【数３】

【００４１】フローティングゲートflt[1]〜flt[m]から
みた制御信号端子の相対的電位の規格化電位であるベク
トルをＶrelとし、（数４）式で表す。

【００４２】

【数４】

【００４３】この時、次の（数５）式が成立する。 Ｖrel ＝ Ｖctla ＋ Ｖflt − Ｖctl （数５） 今、保持したい関数機能構成データの規格化電位である
関数機能構成データベクトルをＶcfgとした場合、Ｖcfg
とＶrelが等しい場合、関数機能構成データが保持され
ていることになる。すなわち、次の（数６）式の関係が
成立する。

【００４４】 Ｖcfg ＝ Ｖrel ＝ Ｖctla ＋ Ｖflt − Ｖctl （数６） 今、プリインバータの全ての制御信号端子の電位を電源
電位に固定し、スイッチＡが接続状態にある初期化時に
プリインバータのフローティングゲートflt[1]〜flt[m]
の電位をグランド電位に固定した場合、第１のベクト
ル、第２のベクトルは次の（数７）式および（数８）式
で表される。

【００４５】

【数７】

【００４６】従って、ある論理を実現するための初期化
時の制御信号の規格化電位である第３のベクトルは次の
（数９）式になる。 Ｖctl ＝ Ｅ ＋ ０ − Ｖcfg ＝ Ｖ’cfg （数９） 但し、Ｖ’ctlはＶctlの各要素について１を０に置き換
え、０を１に置き換えた電位ベクトルに相当する。ここ
までは、ベクトルの要素として規格化電位を用いたが、
規格化電位が１又は０の２値の場合、関数機能構成デー
タベクトルの要素をブール変数と考えることもできる。
要素をブール変数としてみた場合、Ｖ’ctlはＶctlの反
転である。これから、第１のベクトルがＥであり、第２
のベクトルが０である場合は、基本的初期状態において
保持したい関数機能構成データベクトルの反転ベクトル
を初期化時に第３のベクトルとして入力することで、関
数機能構成データが保持されていることが判る。

【００４７】従来の方法では、論理機能を構成するデー
タが１および０の両方を含むために、論理機能構成デー
タを保持する記憶素子又は記憶回路により個別のデータ
毎に保持する必要があった。本方法では、ニューロンＭ
ＯＳトランジスタを用いた集積回路において関数処理を
行う際に、全ての制御信号端子の電位をある電位に固定
する方法を用いているために、プリインバータ毎に新た
な記憶素子及び記憶回路を必要としない。以上のことか
ら、この方法によりニューロンＭＯＳ回路以外に新しく
記憶素子及び記憶回路を設けることなく、ある論理を実
現する制御信号の組合わせを保持できることが判る。

【００４８】更に、制御信号電位を保持する動作を回路
シミュレーションを用いて確認した。

【００４９】回路シミュレーションの際には２つの入力
信号と３つの制御信号を持つニューロンＭＯＳ回路を題
材とした。その結果について説明する。図３中のプリイ
ンバータの１つに着目し、図３中のスイッチＡ、スイッ
チＢ、スイッチＣを各々トランスミッションゲートＴＧ
−Ａ、ＴＧ−Ｂ、ＴＧ−Ｃに置き換え、プリインバータ
の出力端子に出力バッファーを設けた回路を図５に示
す。図５にはスイッチとしてトランスミッションゲート
を用いる回路のみが記載されているが、これらのトラン
スミッションゲートは１つのＭＯＳトランジスタによる
パストランジスタで代替することも可能である。図５中
のトランスミッションゲートＴＧ−Ａ、ＴＧ−Ｂの導
通、遮断状態の切り替えはそれぞれのトランスミッショ
ンゲート制御信号端子（cpal，cnal）、（cpb１，cnb
１）、（cpc２，cnc２）に印加される制御信号により行
われる。これらの制御信号は、図５中の初期化信号端子
init の信号から標準ＣＭＯＳインバータを用いて生成
される。本シミュレーションにおいては、各トランスミ
ッションゲートを制御するための信号を標準ＣＭＯＳイ
ンバータを多段接続して生成しているが、各々の制御信
号を全く別の回路で生成することも、外部から個別に供
給することも可能である。図５中のＴＧ−Ａ、ＴＧ−Ｂ
は同期して導通状態と遮断状態になり、ＴＧ−ＣはＴＧ
−Ａ、ＴＧ−Ｂの状態とは、ある遅延時間の後、導通、
遮断の状態が反対の状態となる。

【００５０】図５で示す回路において、制御信号の電位
として、電源電位である１の状態を保持する方法を図６
を用いて説明する。時刻０に入力信号端子input[1]、in
put[2]、および制御信号端子ctl[1]をそれぞれグランド
電位にし、トランスミッションゲートＴＧ−ＡとＴＧ−
Ｂを導通状態に、ＴＧ−Ｃを遮断状態にする。ある時刻
t2（t2>０）において、ＴＧ−ＡとＴＧ−Ｂを遮断状態
に、次にＴＧ−Ｃを導通状態にする。時刻t2の後、制御
信号端子ctl[1a]は電源電位になり、フローティングゲ
ートは制御信号端子入力側端子ctl[1a]との容量結合に
より、ある電位になる。更に、時刻 t3（t3>t2）におい
て、入力信号端子input[2]の電位を電源電位にする。こ
の時、プリインバータの３つの入力端子中、２つの端子
の電位が電源電位になったため、プリインバータのしき
い値電圧が電源電位の半分程度に設定されていれば、プ
リインバータは電源電位の反転電位であるグランド電位
近傍の値を出力する。この時、図５において回路シミュ
レーションのためだけに付加された出力バッファーの出
力はプリインバータの出力信号の反転信号である電源電
位を出力している。このように、関数処理の際に必要な
制御信号の電位１の反転電位である０でフローティング
ゲートを初期化し、制御信号端子ctl[1a]を電源に接続
することで制御信号の保持を正しく行うができる。この
動作を示す回路シミュレーション結果を、横軸に時刻、
縦軸に電位を取った図７に示す。図７では、ＴＧ−Ａ、
ＴＧ−Ｂ、ＴＧ−Ｃの導通、遮断によりフローティング
ゲートの電位が変化し、入力信号端子input[2]の電位が
電源電位になる時、フローティングゲートの電位が更に
上昇し、プリインバータの出力が反転していることが判
る。

【００５１】一方、時刻０の状態は図６に示した場合と
同様であるが、フローティングゲートの初期化を方法を
変えて、制御信号の電位が０の状態を保持する方法を図
８を用いて説明する。図８において、ＴＧ−ＡとＴＧ−
Ｂが導通状態である時刻t1（０＜t1＜t２）に制御信号
端子ctl[1]の電位を電源電位に固定する。時刻t１から
ある遅延時間を経た時刻t２において、ＴＧ−ＡとＴＧ
−Ｂを遮断し、その後ＴＧ−Ｃを導通させる。この時、
制御信号端子入力側端子ctl[1a]の電位は時刻t2の前後
で変化はしない。また、時刻t1からt2の間、フローティ
ングゲートはグランドに接続されているため、フローテ
ィングゲートの電位はグランド電位近傍である。時刻t3
において、入力信号端子input[2]の電位を電源電位にす
る。この時、プリインバータの入力端子中、入力信号端
子input[2]、制御信号端子入力側端子ctl[1a]の電位が
図６の場合と同様電源電位であるが、プリインバータの
出力は時刻t3の前後で変化しない。この動作の回路シミ
ュレーション結果を図９に示す。図９の結果は、時刻０
において、入力信号端子input[1]、input[2]、および制
御信号端子ctl[1]をグランド電位に固定し、フローティ
ングゲートを初期化した後、フローティングゲートをグ
ランドから遮断し、その後に入力信号端子input[2]の電
位を電源電位に変化させた場合と同じ状態を示してい
る。以上、説明した関数機能構成データを保持する機能
を持つニューロンＭＯＳ回路の例を図１０に示す。図４
の全てのスイッチを電気的スイッチの１つであるトラン
スミッションゲートで置き換えた回路になっている。こ
れらはトランスミッションゲート制御信号端子cp1、cp
2、cn1、cn2に印加される制御信号で導通、遮断の切り
換えを行っている。トランスミッションゲートを、ＭＯ
Ｓトランジスタをパストランジスタとして用いることで
置換することも可能である。

【００５２】次に、本発明による関数機能構成データ保
持方法が再構成可能な論理回路において有効であること
を、２つの入力信号を使用するニューロンＭＯＳ回路を
用いた回路シミュレーションで示す。回路シミュレーシ
ョン用のニューロンＭＯＳ回路図を図１１に示す。図１
１のニューロンＭＯＳ回路は、図１０のニューロンＭＯ
Ｓ回路にメインインバータ１１０のフローティングゲー
トの初期化用のトランスミッションゲート（ＴＧ）１１
１とグランドに接続されたパストランジスタ１１２、お
よび信号電位波形整形のための２段接続されたインバー
タ１１３をプリインバータ１１４の後段に付加してお
り、メインインバータ１１０の２つの入力信号端子には
それぞれ２つのトランスミッションゲートと４つのイン
バータからなる遅延時間制御回路１１５が付加されてい
る。更に、論理を構成するためにプリインバータの入力
端子が電源に接続する回路または、グランドに接続する
回路を付加している。すなわち、図１１において、制御
信号端子ctl[1]、ctl[2]、ctl[3]と各々のプリインバー
タを接続するトランスミッションゲート１１６、および
プリインバータの入力側制御端子と電源を接続するＰＭ
ＯＳＦＥＴであるトラタンジスタ１１７を用いた回路を
Cell type Ｂとし、用いない回路をCell typeＡとし
た。Cell type Ａでは、プリインバータ１１４を初期化
する際に入力端子の全てをグランド電位に固定し、フロ
ーティングゲートをグランドに固定した後、フローティ
ングの状態にする方法をとり、Cell type Ｂでは関数機
能構成データが保持される本発明の方法によりプリイン
バータ１１４のフローティングゲートの初期化を行っ
た。Cell type Ａの各端子の電位波形と時間との関係を
図１２に示す。図中横軸の時間の単位の（ｕsec）は
（μsec）であり、１０^-6秒を表している。以下の図中
でも同様の略記を用いる。図１２の縦軸は上から順に実
現する論理名、制御信号端子ctl[1]の端子電位、ctl[2]
の端子電位、ctl[3]の端子電位、および入力信号端子in
put[1]の端子電位、input[2]の端子電位、出力端子outp
utの電位を表しており、横軸は時間を表している。論理
が変わる間の時間にフローティングゲートの初期化を行
っている。制御信号端子電位の組合せにより、所望の論
理が実現されていることが判る。

【００５３】本発明の関数機能構成データ保持機能を持
つCell type Ｂの各端子の電位波形と時間の関係を図１
３に示す。図１３の縦軸及び横軸は図１２と同様であ
る。論理を変更する間の時間に、フローティングゲート
が基本的初期状態の場合に入力した制御信号端子ctl[1]
〜ctl[3]の電位、すなわち、図１２における制御信号端
子ctl[1]〜ctl[3]の電位の反転電位を制御信号端子に入
力し、フローティングゲートの初期化を行う。実際の信
号処理時には、各制御信号端子はプリインバータのフロ
ーティングゲート側入力端子から遮断されており、フロ
ーティングゲート側入力端子は電源と接続されている。
図１２と比較して、全く同じ論理が実現されていること
から、制御信号端子に入力される関数機能構成データが
本発明の方法により保持されていることが判る。

【００５４】以上述べたように、本実施の形態１におい
ては、ニューロンＭＯＳトランジスタの２段接続を用い
た論理構成による、関数機能構成データ保持方法とその
方法を使用した回路構成について示した。本方法は、２
段論理のみならず、ニューロンＭＯＳトランジスタを多
段に接続した回路構成においても同様の方法で関数機能
構成データを保持することは容易に類推出来る。

【００５５】（実施の形態２）図１４は、プリインバー
タ及びメインインバータのフローティングゲートの論理
的な値が初期化時において図１１に表される集積回路の
場合の反転である集積回路の例を示している。この集積
回路の場合、第１のベクトルの要素が論理的に０、すな
わち、電気的にグランド電位であり、第２のベクトルの
要素が論理的に１、すなわち電気的に電源電位である。
Cell type Ｃは図１４の制御信号端子ctl[1]、 ctl
[2]、ctl[3]に接続されているトランスミッションゲー
トおよびこのトランスミッションゲートとグランドを接
続するＮＭＯＳＦＥＴ１４１を含まない集積回路であ
り、Cell type Ｄは両者を含み、定常状態において関数
機能構成データ保持機能を持つ集積回路である。Cell t
ype Ｃでは全てのニューロンＭＯＳインバータの入力端
子input[1]、input[2]の電位を電源電位に固定し、フロ
ーティングゲートの初期化を行う。ここでは、この時の
状態を基本的初期状態とする。図１５にCell type Ｃの
場合の回路シミュレーションの結果である電位波形図を
示す。横軸は時間を、縦軸は各端子の電位を表す。制御
信号端子の電位を変化させることで所望の論理が実現さ
れている。

【００５６】次に、Cell type Ｄを用いて、Cell type
Ｃの場合において論理処理を実行中に制御信号端子に入
力し続けなければならない電位の論理的に反転である電
位をプリインバータのフローティングゲート初期化時に
入力した、すなわち、第３のベクトルの要素として、基
本的初期状態において保持したい関数機能構成データベ
クトルの反転ベクトルを用いる場合の回路シミュレーシ
ョン結果の各端子の電位波形を図１６示す。本方法によ
り、関数機能構成データが保持され、Cell type Ｃの場
合と同じ論理を実現していることが判る。図１６では同
じ論理処理をしている時間は制御信号端子ctl[1]、ctl
[2]、ctl[3]の電位を全て電源電位に固定していた。図
１４の回路図から判るように、これら制御信号端子はト
ランスミッションゲートにより遮断されているために、
論理処理をしている時間は如何なる電位でも良い。この
例として、Cell type Ｄの回路を用い、ある論理処理を
している時間は制御信号端子ctl[1]、ctl[2]、ctl[3]の
電位をグランド電位にし、回路シミュレーションした結
果を図１７に示す。ここで図１７は制御信号端子ctl[1]
〜ctl[3]の電位を初期化時以外ではグランド電位に固定
した場合である。図１７のoutput端子電位と図１６のou
tput端子電位は同じ波形であることが判る。この結果よ
り、実施の形態１で示したニューロンＭＯＳインバータ
のフローティングゲートの初期化の際に、第１の電位ベ
クトルの要素として論理的に１、第２の電位ベクトルの
要素として論理的に０、第３の電位ベクトルの要素とし
て基本的初期状態における論理構成データの論理的反転
を用いる方法のみならず、本実施の形態２で示した通
り、第１の電位ベクトルの要素として論理的に０、第２
のベクトルの要素として論理的に１を用いることも可能
である。

【００５７】（実施の形態３）図１８はメインインバー
タのフローティングゲート端子fgmの初期化のための電
位とプリインバータのフローティングゲート端子fgpの
初期化のための電位が異なる場合の回路構成例を示した
図である。ここで図はメインインバータのフローティン
グゲートの初期化電位とプリインバータのフローティン
グゲートの初期化電位が異なる場合である。図１１とは
異なり、メインインバータのフローティングゲート端子
初期化の際にこのメインインバータの入力端子の電位を
制御するためのトランスミッションゲートとＮＭＯＳＦ
ＥＴを含むメインインバータ初期化用回路１８１とがプ
リインバータ出力ではなく入力信号端子に付加される。
これは、プリインバータのフローティングゲート端子の
初期化の際の電位とメインインバータのフローティング
ゲート端子の初期化の際の電位が論理的に反転の関係に
ある電位であるために、初期化時にプリインバータ出力
とメインインバータのフローティングゲート端子の電位
の論理的値が一致するため、プリインバータの出力がそ
のままメインインバータのフローティングゲート端子の
初期化に使用できるためであり、一方、入力信号端子in
put[1]、input[2]の電位として、図１１の回路と同じ電
位を使用すると初期化時のメインインバータのフローテ
ィングゲート電位とは論理的に反転の電位であるため
に、初期化用の付加回路が必要となった。この付加回路
としては、図１８中に示したようにＮＭＯＳタイプの他
にＰＭＯＳタイプの回路も同様の機能を果たすことは容
易に類推できる。図１１、図１４で示した回路例と同様
に、制御信号端子の後段にトランスミッションゲート及
びＰＭＯＳＦＥＴを有する構造を持つ回路をCell type
Ｆとし、この構造を持たない回路をCell type Ｅとし
た。Cell type Ｅに対する回路シミュレーション結果を
図１９に示す。図１９において横軸は時間、縦軸は各端
子の電位を表しており、また関数機能を再構成する際に
フローティングゲート端子の初期化を行っている。初期
化時にメインインバータのフローティングゲート端子fg
mは電位がhigh levelであり、プリインバータのフロー
ティングゲート端子fgpは電位がlow levelであることが
判る。また、Cell type Ｅでは関数機能構成データを常
に入力し続ける必要がある。一方、図２０に示される C
ell type Ｆの回路シミュレーション結果では、図１９
で示した Cell type Ｅの関数機能構成データの論理的
反転をフローティングゲート初期化の際に一時的に入力
することで、同じ論理が構成されていることが判る。

【００５８】以上、メインインバータのフローティング
ゲート端子とプリインバータのフローティングゲート端
子の初期化の際に論理的に同じである電位を用いるばか
りでなく、異なる電位を用いた回路構成でも本方法の関
数機能構成データ保持方法は有効である。また、本実施
の形態とは論理的に反転の電位をメインインバータのフ
ローティングゲート端子及びプリインバータのフローテ
ィング端子の双方に与える、すなわち、メインインバー
タのフローティング端子を論理的に０の電位、プリイン
バータのフローティング端子を論理的に１の電位で初期
化する方法でも同様の機能を果たす回路を構成可能であ
ることは容易に類推できる。

【００５９】（実施の形態４）図２１はニューロンＭＯ
Ｓインバータの入力端子中、制御信号端子ctl[1]、ctl
[2]、ctl[3]のみならず、入力信号端子input[1]、input
[2]の電位もこのニューロンＭＯＳインバータのフロー
ティングゲートの初期化を行う際に対象となる関数機能
構成データとして見做す場合の回路構成例を示す図であ
る。ここで図はメインインバータのフローティングゲー
トの初期化電位とプリインバータのフローティングゲー
ト２１２の初期化電位が異なり、かつ入力信号端子の電
位も初期化時の関数機能構成データの対象とした場合で
ある。実施の形態１の図１１の回路と異なる点は、メイ
ンインバータ２１０のフローティングゲート端子fgmを
電源と接続および遮断することが可能なようにＰＭＯＳ
ＦＥＴ２１３を介して電源と接続されていること、およ
び各プリインバータの出力端子の後段に図１１の回路で
は使用しているメインインバータのフローティングゲー
トfgm初期化のためのトランスミッションゲート１１１
とＮＭＯＳＦＥＴ１１２を用いていないことである。プ
リインバータ出力端子後段の回路を使用しない理由につ
いては実施の形態３で説明した理由と同様である。図２
１に示す回路の動作原理について説明する。メインイン
バータのフローティングゲートfgmの電位を電源電位で
初期化する際に、各プリインバータのフローティングゲ
ート端子fgpの電位をグランド電位に固定する。このプ
リインバータのフローティングゲート端子fgpがグラン
ド電位である時、プリインバータの出力は電源電位にな
る。同時に、入力信号端子input[1]、input[2]に上記の
fgmの初期化の間、電源電位を入力する。これにより、
メインインバータの全ての入力端子、すなわちゲート電
極が電源電位の状態で上記のfgmの初期化ができる。メ
インインバータのフローティングゲートfgmが電源電位
と見做せる電位になった時、このfgmを電源から遮断
し、フローティングゲートをフローテイングにする。メ
インインバータのフローティングゲートfgm初期化終了
後、各プリインバータのフローティングゲート端子の初
期化を図１１に示す回路と同様の方法で行う。この時、
入力信号端子の電位としてはグランド電位が用いられ
る。

【００６０】次にメインインバータのフローティングゲ
ートfgmの初期化について、メインインバータの入力端
子電位を電源電位で規格化した規格化電位を要素とする
ベクトル表記を用いて説明する。メインインバータのフ
ローティングゲートは１つであるが、メインインバータ
の入力端子数と一致する要素の数を有するベクトルに拡
張し、全ての要素が拡張前の要素と同じ値を持つように
した。従って、上記のfgmの初期化時のベクトル表記Ｖf
gmは下記（数１０）式の通りであり、これは実施の形態
１の第２のベクトルに相当する。但し、Ｅは単位ベクト
ルを表す。

【００６１】

【数１０】

【００６２】次に、初期化時のメインインバータの入力
端子電位のベクトル表現Ｖinitを（数１１）に示す。こ
こでは、図２１に示した通り、入力信号端子input[1]、
input[2]の端子の電位をメインインバータの入力に反映
する端子を各々minput[1]、minput[2]とし、各々の規格
化電位をＶminput[1]、Ｖminput[2]、各プリインバータ
preinv[1]、preinv[2]、preinv[3]の出力電位をメイン
インバータの入力に反映する端子を各々mpreinv[1]、mp
reinv[2]、mpreinv[3]とし、各々の規格化電位をＶmpre
inv[1]、Ｖmpreinv[2]、Ｖmpreinv[3]とした。このベク
トルは実施の形態１の第３のベクトルに相当する。

【００６３】

【数１１】

【００６４】メインインバータが論理処理を行う際に、
メインインバータのフローティングゲートからみた入力
端子の規格化電位をＶrel、この入力端子の実規格化電
位をＶinと表すと下記の（数１２）式が成り立つ。Ｖin
は実施の形態１の第１のベクトルに相当する。 Ｖrel＝Ｖin＋Ｖfgm−Ｖinit＝Ｖin＋Ｅ−Ｅ ＝Ｖin （数１２） （数１２）式より、本メインインバータの初期化方法で
は、論理処理を行っている間のメインインバータの入力
端子のフローティングゲート端子に対する規格化電位は
実際に入力端子に印加されている規格化電位と等しいた
め、図１１の回路と全く同じ入力端子電位を用いて同じ
論理処理を行うことが可能であることが判る。このよう
に初期化の際の電位の組合せにより、異なった回路であ
っても全く同じ論理を実現することが可能になる。

【００６５】更に、各プリインバータに論理を構成する
データを常に入力し続ける必要のある回路構成であるCe
ll type Ｇとプリインバータのフローティングゲートの
初期化により関数機能構成データを保持することが可能
な回路構成である Cell typeＨについての回路シミュレ
ーション結果を各々図２２と図２３に示す。図２２及び
図２３において、入力信号端子input[1]、input[2]に対
して、関数機能再構成時、即ちフローティングゲート端
子の初期化時において、関数機能構成データである論理
的に１が入力されていることが判る。また、図２２及び
図２３の制御信号端子電位と出力端子outputの電位か
ら、本方法の関数機能構成データ保持方法により、論理
処理時に関数機能構成データが保持されていることも判
る。以上説明したように、制御信号端子電位のみならず
入力信号端子の電位もニューロンＭＯＳインバータのフ
ローティングゲート端子の初期化の際の関数機能構成デ
ータの対象とすることで、回路の簡略化が可能になり、
異なる回路構成で同じ論理を構成することが可能であ
る。逆に、同じ回路構成であり、同じ入力信号を用いた
場合であっても初期化の際に用いる電位が異なれば、異
なる論理や関数を実現可能であることは容易に類推でき
る。

【００６６】（実施の形態５）図２４は、１つ以上のニ
ューロンＭＯＳトランジスタにより構成される或る関数
処理を行う基本単位（以降、関数セルと呼ぶ）を１つ以
上有する回路においてニューロンＭＯＳトランジスタの
フローティングゲート端子の初期化を行う手続きを説明
するための図である。ここでは、関数セルとして実施の
形態１で説明した図１１の回路を用いた。図１１、図１
４、図１８及び図２１に示した回路においては３つのプ
リインバータのフローティングゲート端子の初期化を同
時に行っていた。しかしながら、この初期化は必ずしも
同時である必要はなく、個々を独立して初期化すること
も可能である。図２４においては３つの関数セルが並ぶ
場合で、メインインバータ及びプリインバータをＡブロ
ック、Ｂブロック、Ｃブロック、Ｄブロック及びＥブロ
ックの５つのブロックに分割し、各ブロック内のニュー
ロンＭＯＳトランジスタの初期化を同時に行う。このブ
ロック分割は関数セルを有するシステムの要請に応じて
任意に行うことが可能である。関数セル内のニューロン
ＭＯＳトランジスタの初期化を独立して行うことが可能
になるため、関数を構成する関数機能構成データの多様
な入力方法を用いることが可能になり、一方、関数セル
を有するシステムとしては、初期化のための制御回路を
簡単化できる可能性があり、制御の容易性と回路の小型
化に貢献することができる。

【００６７】（実施の形態６）図２５は２段接続のニュ
ーロンＭＯＳインバータにより構成された２入力信号を
処理する回路であり、図２１の回路より制御信号端子ct
l[1]〜ctl[3]を削除し、代わりに電源またはグランドに
端子を接続するスイッチを各端子に接続した構成の回路
を表す図である。ここで図は制御信号端子を除去し、制
御信号と等価の信号をプリインバータの初期化時に入力
した場合である。図２５に示す回路において、３つのプ
リインバータを各々preinv[1]、preinv[2]、preinv[3]
とし、preinv[1]のフローティングゲート端子fgp[1]は
ＮＭＯＳトランジスタnmosp[1]によりグランドに接続さ
れており、プリインバータpreinv[2]のフローティング
ゲート端子fgp[2]はＮＭＯＳトランジスタnmosp[2]によ
りグランドに接続されており、プリインバータpreinv
[3]のフローティングゲート端子fgp[3]はＮＭＯＳトラ
ンジスタnomsp[3]によりグランドに接続されている。ま
た、図２１において、preinv[1] 、preinv[2]、preinv
[3]の制御信号端子であった端子は図２５に示す回路で
は各々switch[1]、switch[2]、switch[3]により電源及
びグランドに接続されている。この回路において、メイ
ンインバータのフローティングゲート端子fgm、fgp
[1]、fgp[2]、fgp[3]を各々第０の時刻t0、第１の時刻t
1、第２の時刻t2、第３の時刻t3に初期化する。但し、t
0、t1、t2、t3は異なる時刻であり、本実施の形態で
は、t0<t1<t2<t3 とした。t0では、入力信号端子input
[1]、input[2]は共に電源電位であり、fgp[1]、fgp
[2]、fgp[3]は各々nmosp[1]、nmosp[2]、nmosp[3]によ
りグランドに接続されている。図２１の Cell type Ｈ
の回路におけるctl[1]、ctl[2]、ctl[3]から初期化時に
入力されていた制御信号電位を、図２５の回路では入力
信号端子input[1]より時間軸上に展開して初期化する。
なお、図２６は図２５におけるプリインバータの制御用
の switch[1]〜switch[3]の代わりに全プリインバータ
の制御信号入力端子を共通とし、プリインバータのフロ
ーティングゲートfgp[1]〜fgp[3]初期化用ＮＭＯＳＦＥ
Ｔであるnmosp[1]〜nmosp[3]制御用信号の中で最も早い
時刻に導通状態になるＮＭＯＳＦＥＴの制御信号と同時
刻に電源電位になり、最も遅い時刻に遮断状態になるＮ
ＭＯＳＦＥＴの制御信号と同時刻にグランド電位となる
信号を swsignal端子に印加してプリインバータpreinv
[1]〜preinv[3]の初期化を行う構成を示したものであ
る。

【００６８】以下、プリインバータのフローティングゲ
ートの初期化について具体的に説明する。時刻t1までは
ＮＭＯＳＦＥＴであるnmosp[1]、nmosp[2]、nmosp[3]は
導通しており、switch[1]、switch[2]、switch[3]はグ
ランドに接続されている。時刻t1では、input[1]から図
２１のCell type Ｈ回路のpreinv[1]の初期化の際に加
えられている制御信号電位と等価である電位が印加され
ている。この状態でnmosp[1]は遮断され、switch[1]は
グランドとの接続が遮断され電源に接続される。この手
続きによりfgp[1]の初期化が完了する。次に、時刻t1か
ら時刻t2までは、nmosp[2]、nmosp[3]が導通しており、
switch[2]、switch[3]はグランドに接続されている。時
刻t2ではinput[2]からpreinv[1]の初期化の時と同様に
所定の電位が印加されている。この状態でnmosp[2]は遮
断され、switch[2]はグランドとの接続が遮断され電源
に接続される。時刻t3においてはpreinv[3]について同
様の手続きを行う。

【００６９】この回路動作を回路シミュレーションによ
り確認した。その結果を図２７に示す。関数機能の再構
成を行う初期化時間中に入力信号端子input[1]に印加さ
れる電位の波形パターンにより図２１の Cell type Ｈ
回路の回路シミュレーション結果である図２３と同様の
結果が得られていることが判る。本回路シミュレーショ
ンにおいては、論理を生成するための信号をinput[1]の
端子に時分割して入力したが、入力信号端子input[2]に
論理を生成するための信号を時分割して入力することも
可能であるし、これら両入力信号端子input[1]、input
[2]の両方に分散させ、さらに時分割を行い、フローテ
ィングゲート初期化時間と入力端子という時空間に分散
させて入力することも可能である。以上説明したよう
に、プリインバータのフローティングゲートの初期化を
各々のプリインバータにおいて独立で行うことにより、
関数を構成するデータを入力信号端子より時間軸上に展
開し、入力することが可能である。図２５に示したよう
な回路を複数接続した集積回路においては、制御信号端
子を削減し集積回路の小面積化が可能になる。更に本実
施の形態と実施の形態４におけるニューロンＭＯＳトラ
ンジスタのフローティングゲートの初期化時に関数又は
論理を生成する際に用いる信号の挙動について一般化す
ると、この信号はフローティングゲートの初期化時間と
いう「時」及びニューロンＭＯＳトランジスタの複数の
入力端子という「空間」で構成される時空間上に展開可
能であると言える。図２８は関数又は論理を生成する信
号が時空間上に展開される概念を示す図である。関数又
は論理を生成する際に正整数ｎの信号が必要な場合、初
期化時間内に最大ｎ入力端子とｎ分割された時間を準備
する。信号の展開方法によってはｎ信号端子とｎ分割さ
れた時間は必ずしも必要ではなく、いずれか一方又はど
ちらかがｎ以下であっても良い。図２８（ａ）は実施の
形態４の場合に相当する。すなわち、図２１の３つのプ
リインバータのフローティングゲートを同時に初期化す
る方法である。図２８（ｂ）は実施の形態６の場合に相
当する。すなわち、図２５において論理生成のための信
号をinput[1]に入力する方法である。図２８（ｃ）は論
理を生成する信号を時空間上に分散させる方法である。
このように多様な方法で関数または論理を生成する信号
を入力可能であることは制御を行う際にその柔軟性を向
上させる。

【００７０】（実施の形態７）図２９はニューロンＭＯ
Ｓトランジスタのフローティングゲートの初期化の際に
２値のみならず連続的な値として電位を保持できること
を示すための図であり、図２９（ａ）は、３入力端子を
持ち、フローティングゲート端子fltがＮＭＯＳＦＥＴ
のゲート電極ckに印加された信号により導通状態とする
ことでグランドに接続されているニューロンＭＯＳイン
バータの回路図である。３つの入力端子はinput[1]、in
put[2]、input[3]であり、各々容量Ｃ₁、Ｃ₂、Ｃ₃によ
り各プリインバータのフローティングゲート端子fltと
接続されており、このfltはＮＭＯＳＦＥＴに接続して
おり、このＮＭＯＳＦＥＴのゲート電極をckとし、ニュ
ーロンＭＯＳインバータの出力端子をpreout、出力バッ
ファーの出力端子をoutputとした。図２９（ｂ）は図２
９（ａ）のニューロンＭＯＳインバータを構成するｐ型
ニューロンＭＯＳトランジスタとｎ型ニューロンＭＯＳ
トランジスタの容量成分および、各プリインバータのフ
ローティングゲート端子fltをグランドに接続している
ＮＭＯＳＦＥＴの容量成分とこのＮＭＯＳＦＥＴの導
通、遮断をスイッチで表した回路図である。ここでＮＭ
ＯＳＦＥＴの電流源等価回路はスイッチで表現した。こ
のｐ型ニューロンＭＯＳトランジスタのゲートオーバー
ラップ容量をＣ_p1、Ｃ_p3、fltとチャネルが形成される
領域の間にできるイントリンジック容量をＣ_p2とし、同
様にこのｎ型ニューロンＭＯＳトランジスタのゲートオ
ーバラップ容量をＣ_n1、Ｃ_n3、とし、fltとチャネルが
形成される領域の間にできるイントリンジック容量をＣ
_n2とした。また、fltとグランドを接続するＮＭＯＳＦ
ＥＴのドレインと基板（又はウェル）の間の容量を
Ｃ_nj、ゲートオーバーラップ容量をＣ_nc、とした。inpu
t[1]、input[2]、input[3]の各々の電位をＶ₁、Ｖ₂、Ｖ
₃とし、fltの電位をＶ_flt、電源電位をＶ_dd、グランド
電位をＶ_ss、preoutの電位をＶ_pre、ゲート電極ｃｋの
電位をＶ_ckとした場合、fltの電荷量Ｑ_fltは以下の（数
１３）式で表される。

【００７１】

【数１３】

【００７２】ここで、グランド電位Ｖ_ssをＶ_ss＝０と定
義し、このＮＭＯＳＦＥＴを導通状態、すなわちＶ_ck＝
Ｖ_ddにし、Ｖ_flt＝Ｖ_ss＝０とし、fltをグランド電位で
初期化した場合、fltに蓄積される電荷量を求める。初
期化の際にはこのｐ型ニューロンＭＯＳトランジスタが
導通し、Ｖ_pre＝Ｖ_ddとなり、初期化時の入力端子input
[1]、input[2]、input[3]の電位を各々Ｖ(init)₁、Ｖ(i
nit)₂、Ｖ(init)₃とした場合、初期化時にfltに蓄積さ
れる電荷量Ｑ(init)_fltは以下の（数１４）式で求めら
れる。

【００７３】

【数１４】

【００７４】ここでＮＭＯＳＦＥＴを遮断して、fltを
フローティングの状態にした場合、初期化時に蓄積され
た電荷量をfltに接続されている各容量に分割すること
でfltの電位が決まる。ニューロンＭＯＳインバータの
入力端子の各電位をＶiで表すと、以下の（数１５）、
（数１６）、（数１７）の各式が成り立つ。但し、Ｖ_ss
＝０、Ｖ_ck＝０である。

【００７５】

【数１５】

【００７６】ニューロンＭＯＳインバータの論理が反転
するか否かは（数１６）式で表されるＶ_fltがニューロ
ンＭＯＳインバータの閾値を越えるか否かで決まり、Ｖ
_fltを制御している物理量はニューロンＭＯＳインバー
タの入力端子の容量値と初期化時のflt電位に対するフ
ローティング時のfltの電位の電位差の積和である。す
なわち、ニューロンＭＯＳインバータを制御する基本的
物理量は電荷量である。従って、各入力端子の容量値を
変化させる場合と電位差を変化させる場合はニューロン
ＭＯＳインバータの制御に関しては同じ作用を持つこと
になる。また、使用する電位は２値のみならず、如何な
る電位であっても適用可能であることが（数１６）式か
ら判る。また、Ｃ_iの和がＣ_p1、Ｃ_n1、Ｃ_ncに比べて非
常に大きい場合はＶ_fltは下記の（数１８）式となる。

【００７７】

【数１８】

【００７８】次に、電位として連続的な値を保持するこ
とが可能であることを回路シミュレーションにより確認
した例を図３０及び図３１に示す。図２９（ａ）で示し
たニューロンＭＯＳインバータの各入力端子の容量
Ｃ₁、Ｃ₂、Ｃ₃の容量値が等しく、（数１８）式の条件
およびＣ≫Ｃ_p2、Ｃ_p3を成り立たせる容量値Ｃであり、
閾値が電源電位（Ｖ_dd）の１／２近傍であるニューロン
ＭＯＳインバータを持つ図２９（ａ）に示す回路をシミ
ュレーション対象にした。図３０に示す回路のシミュレ
ーション結果は、初期化時間（図中、initialization t
ime）にckの電位を電源電位にしfltとグランドを接続す
るＮＭＯＳＦＥＴを導通させ、input[1]の電位をＶ_ddに
固定し、input[2]、inpuit[3]をグランド電位に固定
し、初期化の後、input[1]を電源電位に保ち、次にinpu
t[2]の電位を電源電位にし、更にinput[3]の電位を電源
電位にすることで得られた。この場合、初期化時の電荷
量Ｑ(init)_fltはＱ(init)_flt＝Ｃ・Ｖ_ddであり、全ての
入力端子の電位がＶ_ddに達した時刻の電荷量Ｑ_fltはＱ
_flt＝３Ｃ・Ｖ_ddであり、Ｖ_fltは下記の（数１９）式で
表される。

【００７９】

【数１９】

【００８０】図３０から全ての入力端子が電源電位にな
った後にoutput端子電位が反転することが判り、flt端
子電位から各時刻において初期化時の電荷量に対する各
時刻の電荷量の差分から生ずる電位分だけＶ_fltが上昇
するのも確認できる。一方、図３１は、図３０でシミュ
レーションした回路と同じ回路で初期化時に、入力信号
端子input[1]の電位に(5/8)・Ｖ_dd、input[2]端子電位
に(1/4)・Ｖ_dd、input[3]端子電位に(1/8)・Ｖ_ddを与え
てfltの初期化を行った場合の回路シミュレーション結
果を示す図である。初期化時の電荷量は次式で表され
る。

【００８１】

【数２０】

【００８２】図３０のシミュレーション結果と同様に全
ての入力端子の電位が電源電位に達した時刻の後にoutp
ut端子の電位が反転する。また、この時のfltの電位は
下記の（数２１）式になり、図３０のシミュレーション
結果と一致することを確認できる。

【００８３】

【数２１】

【００８４】このことより、入力端子の電位を連続的な
値として保持することが可能であることが判る。

【００８５】（実施の形態８）図３２は、図１１と類似
の回路構成であり、ニューロンＭＯＳトランジスタの入
力端子とフローティングゲート間の容量値を図１１の回
路のものとは異なる値に変更したニューロンＭＯＳトラ
ンジスタを有する回路に、多値または連続値を保持する
ことにより２値２入力変数の全ブール関数を簡単に生成
可能であることを示すための回路図である。回路の動作
原理は図１１のCell type Ｂと同様である。関数機能を
構成するための制御信号を制御信号端子より一時的に入
力し、フローティングゲートを所定の手続きで操作した
後、制御信号端子の接続を電源に切り換え、ニューロン
ＭＯＳトランジスタに制御信号値を保持させる。制御信
号として多値または連続的な値を用いる点が図１１に示
した回路の場合と異なる点の１つである。

【００８６】関数機能を構成するための信号として利用
する多値電位または、連続的電位の供給方法としては、
関数機能を構成可能である本集積回路の外部で生成され
た多電源の電位を多値電位として直接供給する方法、本
集積回路の外部のアナログ回路により生成されたアナロ
グ電位を直接供給する方法および、本集積回路の外部か
ら与えられた電位を集積回路内部に設けられたインピー
ダンス回路網を用いて多値電位又は連続的電位を生成
し、供給する方法などがある。

【００８７】次にインピーダンス回路網について図３３
と図３４を用いて説明する。図３３は、本集積回路の外
部から供給された、又は内部で生成された１つの設定電
位１であるＶ₁と他の設定電位電位２であるＶ₂を用いて
多値電位を生成し、ニューロンＭＯＳインバータの入力
端子の一つであるctl端子に供給する回路の構成図であ
る。設定電位１を有する端子Ａと設定電位２を有する端
子Ｂをｋ個の抵抗素子Ｒ[1]、Ｒ[2]、Ｒ[3]、…Ｒ[k-
1]、Ｒ[k]で接続し、各抵抗素子の間の端子とニューロ
ンＭＯＳインバータの入力端子の１つであるctl端子の
間をスイッチｓｗ[1]、ｓｗ[2]、ｓｗ[3]、ｓｗ[4]、…
ｓｗ[k-1]、ｓｗ[k]、ｓｗ[k+1]で接続した回路構成を
表す図である。但し、Ｖ₁≠Ｖ₂が成り立つとする。ｋ＋
１個のスイッチの中のｓｗ[1]とｓｗ[k+1]を除くk-1個
の中から1つのスイッチｓｗ「h」を選択し導通状態にす
る。但し、２≦ｈ≦ｋである。ｓｗ[1]のみが導通状態
の場合は、ctl端子はＶ₁電位であり、ｓｗ[k+1]のみが
導通状態に場合は、ctl端子はＶ₂電位である。この操作
は、ctl端子に（数２２）式で表される電位Ｖ_ctlを与え
る。

【００８８】

【数２２】

【００８９】この（数２２）式は、設定電位１と設定電
位２が集積回路で用いられる２つの異なる電位、すなわ
ち２値電位であるとき、多値電位が生成可能であること
を示している。図３３中では、抵抗素子を定数抵抗を有
する抵抗素子で記載したが、ＭＯＳトランジスタを抵抗
として使用する場合のように、可変抵抗を有する素子で
あっても同様に多値電位を供給出来る。また、スイッチ
は電気的スイッチであるトランスミッションゲート又は
パストランジスタなどで置き換えることが出来、これら
のスイッチをマルチプレクサ回路で置き換えることも出
来る。

【００９０】図３４は、本集積回路の外部から供給され
た、または内部で生成された１つの設定電位１であるＶ
₁と他の設定電位２であるＶ₂を用いて多値電位を生成
し、ニューロンＭＯＳインバータの入力端子の一つであ
るctl端子に供給する回路の構成図である。但し、Ｖ₁＞
Ｖ₂が成り立つとしている。設定電位１を有する端子Ａ
と設定電位２を有する端子Ｂの間に各々異なる容量値Ｃ
[1]、Ｃ[2]、…、Ｃ[k-1]、Ｃ[k]を有するｋ個の容量を
持ち、各々の容量は１つのスイッチを持ち、一方の端子
は端子Ｂに接続され、他方の端子は各々スイッチｓｗ
[1]、ｓｗ[2]、ｓｗ[3]、ｓｗ[4]、…、ｓｗ[k-1]、ｓ
ｗ[k]を介してスイッチｓｗａの一方の端子に接続さ
れ、スイッチswaは端子ＡまたはニューロンＭＯＳイン
バータの入力端子の１つであるctl端子に接続される。
まず、スイッチｓｗａを端子Ａに接続し、スイッチｓｗ
[1]、ｓｗ[2]、ｓｗ[3]、ｓｗ[4]、…、ｓｗ[k-1]、ｓ
ｗ[k]を導通状態にする。全ての容量が充電された後、
スイッチｓｗａを端子Ａから遮断し、スイッチｓｗ
[1]、ｓｗ[2]、ｓｗ[3]、ｓｗ[4]、…、ｓｗ[k-1]、ｓ
ｗ[k]も遮断する。今、スイッチｓｗ[1]、ｓｗ[2]、ｓ
ｗ[3]、ｓｗ[4]、…、ｓｗ[k-1]、ｓｗ[k]の中からｓｗ
[ｈ]のみを導通させ、スイッチｓｗａをニューロンＭＯ
Ｓインバータの入力端子であるctl端子に接続する。ctl
端子とニューロンＭＯＳインバータのフローティングゲ
ート間の容量値をＣ_ctlとし、スイッチｓｗａがctl端子
に接続される前はこの容量に電荷は蓄積されていないと
する。前記操作はctl端子に（数２３）式の電位Ｖ_ctlを
与える。

【００９１】

【数２３】

【００９２】上記の（数２３）式は、設定電位１と設定
電位２が集積回路で用いられる２つの異なる電位、すな
わち２値電位であるとき、ｋ個の容量の容量値を変える
ことで多値電位が生成可能であることを示している。ま
た、各々の容量はそれ自体が更に容量の直並列接続によ
り構成される容量回路網である場合も同様に多値電位を
供給できる。また、スイッチは電気的スイッチであるト
ランスミッションゲートまたはパストランジスタ等で置
き換えることが出来る。

【００９３】ト又はパストランジスタで置き換えること
が出来る。

【００９４】次に、具体的に図３２の回路に多値電位を
保持し、関数を生成した回路シミュレーション結果を図
３５および図３６に示す。図３５は対称関数の例であ
り、図３６は図３５で対称関数を生成したのと同じ回路
により保持する制御信号値のみを変え、非対称関数を生
成した例である。図３５及び図３６において、横軸はμ
secの単位で時間を、縦軸は各端子の電位を表してい
る。図３６の図の上には各関数を８つの区分で切り替え
ている。各々の区分の意味は下記表１の通りである。但
し、意味はブール式で表現しており、input[1]の値をＸ
₁、input[2]の値をＸ₂とし、Ｘ^' ₁、Ｘ^' ₂はそれぞれ
Ｘ₁、Ｘ₂の論理的反転を示す。

【００９５】

【表１】

【００９６】本実施の形態で示したように、一時的に供
給される多値または連続的な値をニューロンＭＯＳトラ
ンジスタ自身に保持することで、同じ規模の回路におい
て生成可能な関数が増加し集積回路の機能向上を容易に
行うことが可能になる。

【００９７】（実施の形態９）図３７は、メインインバ
ータのフローテイングゲート及びプリインバータのフロ
ーティングゲートを初期化する際に、制御信号端子から
だけでなく、入力信号端子及び制御信号端子より多値又
は連続的な値を入力し保持することにより、２値２入力
変数の全ての論理関数を生成可能なニューロンＭＯＳ回
路の構成を示す図である。図３２に示した回路と同じ機
能を有するが、少ない数のプリインバータで回路を構成
することが可能であるため、プリインバータ及びこのプ
リインバータに付随する回路を削減することが可能にな
る。図３７に示した回路の操作手続きは図１１に示した
Cell type Ｂの回路の場合と次の点を除き同じである
が、その手続きの中で、メインインバータのフローティ
ングゲートを初期化する際に、入力信号端子input[1]、
input[2]から所定の多値電位を入力すること、及び、プ
リインバータのフローティングゲートを初期化する際
に、制御信号端子ctl[1]、ctl[2]から多値電位を入力す
る点が異なっている。図３７の回路で２値２入力変数の
全ての論理関数を生成可能であることを回路シミュレー
ションにより確認した。回路シミュレーション結果であ
る各端子の電位波形図を図３８、図３９に示す。図３８
および図３９の横軸はμｓｅｃ単位で時間を、縦軸は各
端子の電位を表している。図３８は論理名が名付けられ
ている対称関数を生成し、論理名と共に示し、図３９は
非対称関数を８つの区分に分けて生成している。図３９
における各々の区分の意味は下記表２の通りである。但
し、意味はブール式で表現しており、input[1]の値をＸ
₁、input[2]の値をＸ₂とした。又、「’」を付した変数
は表１の場合と同様でＸ₁、Ｘ₂の論理的反転を示す。

【００９８】

【表２】

【００９９】本実施の形態においては、初期化の際に保
持した多値又は連続的な値により、入力信号の２値を多
値又は連続的な値に変換することで、実施の形態８の場
合に比べて更にトランジスタ数を少なくすることが可能
になった。

【０１００】（実施の形態１０）図４０は、実施の形態
８で使用した多値又は連続的な値を電位値を用いて表現
するのではなく、電位が印加されている時間によって多
値又は連続的な値を表現することが可能であることを示
す図である。すなわち、電位としては２値を用いるが、
その電位を印加する時間幅（電位パルス幅とも呼ぶ）を
制御することで多値又は連続的な値を表現することが可
能になる。図４０（ａ）はニューロンＭＯＳトランジス
タの入力信号端子の１つを取り上げ、その主要素を等価
回路で表した図である。図４０（ａ）で示されるように
抵抗と容量の直列結合が主要素である。この回路に電源
電位Ｖ_ddを印加した場合の容量間電圧Ｖ(t)と容量に蓄
積される電荷量Ｑ(t)の過渡特性は、抵抗の値をＲ、容
量の値をＣとし、初期電位Ｖ₀＝０とした場合、下記
（数２４）（数２５）式で表される。

【０１０１】

【数２４】

【０１０２】（数２５）式で表される電荷量の過渡特性
について、電源電位をＶ_ddにした場合と０．５Ｖ_ddにし
た場合を図４０（ｂ）に示す。図４０（ｂ）における横
軸は時間を、縦軸は電源電位をＶ_ddで規格化した値を示
す。図４０（ｂ）中、値の大きい曲線がＶ_ddの場合を表
し、値の小さい曲線が０．５Ｖ_ddを表している。図３２
に示す回路において、制御信号端子に多値電位を与える
場合は、例として図４０（ｂ）の０．５Ｖ_ddの場合にお
いて電位が飽和するまでの時間を用いている。一方、電
源電位Ｖ_ddを用いて、０．５Ｖ_ddの曲線の飽和している
状態と同じだけの電荷量を蓄積するためには時間teqが
必要であり、teqで電源との接続を遮断することで等価
的に０．５Ｖ_ddの電源を用いて電荷量が飽和するまで蓄
積した場合を実現できる。この等価性を図４０（ｃ）、
（ｄ）で示した。図４０（ｃ）のようにある時間を越え
て（この場合はｔ>１と記載）、０．５Ｖ_ddの電源を印
加した場合に容量に蓄積する電荷量と図４０（ｄ）のよ
うに、ある決められた時間（この場合はｔ＝teq）だけ
Ｖ_ddの電源電位を印加する場合に容量に蓄積する電荷量
を等しくすることが出来る。

【０１０３】以上を具体的にニューロンＭＯＳインバー
タの例で示した図が図４１である。図４１（ａ）は図３
２のプリインバータの１つを取り上げた図であり、図中
の回路ではフローティングゲートを初期化する際に多値
電位がctl端子から印加され、初期化後、接続が電源電
位に切り替えられ、多値電位がフローティングゲートに
保持される。一方、図４１（ｂ）に示すニューロンＭＯ
Ｓインバータでは、図４０で示した電位を印加する時間
を制御する方法で多値電位を印加した場合と等価な電荷
量を蓄積することが可能である。制御信号端子ctlに加
える電位によりニューロンＭＯＳインバータの入力端子
であるctla端子と電源又はグランドを接続、遮断する。
このスイッチの部分は標準ＣＭＯＳインバータと見做す
ことも可能である。図４１（ａ）のニューロンＭＯＳイ
ンバータの制御信号端子ctlに３種類の多値電位（ｈ₁、
ｈ₂、ｈ₃）を与えてフローティングゲートを初期化する
ことにより、異なった関数が生成可能であることを回路
シミュレーションにより確認した結果を図４２に示す。
図４２において、横軸は時間をμsec単位で、縦軸は各
々の端子の電位を表している。０〜０．１μsecが区分I
のための初期化時間であり、区分II、区分IIIも同様に
初期化時間を設けてある。区分I、II、IIIにおいて異な
る関数が実現されていることが判る。

【０１０４】一方、図４３は図４１（ｂ）のニューロン
ＭＯＳインバータの回路シミュレーション結果を表した
図であり、横軸、縦軸ともに図４０と同じ意味である。
初期化の時間、区分I、II、IIIの入力信号端子input
[1]、input[2]の電位も図４２と同じである。ctl端子に
は電源電位とグランド電位の２値を与え、ctl端子に与
えるグランド電位印加時間、すなわち図４１（ｂ）中 c
tla 端子に与える電源電位印加時間をｗ₁、ｗ₂、ｗ₃の
ように区分I、II、IIIの初期化時間に各々変化させる。
その結果、図４２の出力端子outputの電位と同じoutput
端子の電位特性を得ることができる。図４３より、ニュ
ーロンＭＯＳインバータの入力端子に与える電位の時間
制御により２値の電位を用いた場合でも多値電位を印加
することと等価に初期化することが可能であることが判
る。図４１（ｂ）においては、パストランジスタの導通
状態を抵抗素子とみなし、ctla端子とフローティングゲ
ートの間の容量を容量素子とみなし、抵抗及び容量のＲ
Ｃ時定数を調整している。電位を印加する時間を制御す
ることにより多値生成を容易に行うためには、図４１
（b）を一般化した図４４の回路が有効である。

【０１０５】図４４は、ニューロンＭＯＳインバータの
ctla端子の前段に抵抗素子と容量素子のスイッチ付直並
列回路網を設けた構成の回路図である。スイッチswctl
は電源又はグランドに接続できるスイッチであり、スイ
ッチswctlと抵抗素子Ｒ１は図４１（ｂ）のctla端子に
接続されているＰＭＯＳＦＥＴとＮＭＯＳＦＥＴに対応
する。また、Ｃ１はctla端子とフローティングゲートと
の間の容量に対する並列容量になり、Ｃ２は直列容量と
なる。この２つの異なる作用を持つ容量をsw1、sw3で導
通、遮断できる。またＲ２はＲ１に対して直列に、Ｃ２
に対して並列に配置された抵抗素子である。このＲ２は
スイッチsw２を介してＲ１に接続される。このような抵
抗素子と容量素子の回路網はその抵抗値と容量値の選択
とスイッチの切り換えの選択により、ctla端子とフロー
ティングゲートの間の容量に電荷を蓄積させる際の時間
の操作を容易にする。

【０１０６】図４５は、制御信号端子に印加時間を制御
された２値の電圧を加えることで２値２入力変数の全て
の論理関数を実現できる、図３２に示す回路と同じ機能
を有する回路を示している。図４６は、図４５の回路の
回路シミュレーション結果であり、ＡＮＤとＸＯＲ機能
が実現されている例である。図において横軸に時間、縦
軸に各々の端子電位を表している。プリインバータの初
期化時間における、制御信号端子ctl[1]、ctl[2]、ctl
[3]に電位を与える時間を制御することでＡＮＤとＸＯ
Ｒが生成可能であることを例として示している。図４７
および図４８は図４５の回路の回路シミュレーション結
果であり、横軸が時間を、縦軸が各々の端子電位を表し
ており、図４７が対称関数を、図４８が非対称関数を実
現していることを表している。図４８の各区分Ｉ〜ＶII
Iの非対称関数はブール式を用いると下記の表３の通り
である。但し、input[1]の値をＸ₁、input[2]の値をＸ₂
とした。又、「’」を付した変数は表１の場合と同様で
Ｘ₁、Ｘ₂の論理的反転を示す。

【０１０７】

【表３】

【０１０８】本実施の形態においては、電位的に２値入
力信号を時間軸方向に制御することすなわちパルス幅制
御により、電位的に多値又は連続的な値を用いた場合と
同じ機能を果たすことが可能であり、２値２入力変数の
全ての論理関数を実現できることを示した。

【０１０９】

【発明の効果】以上詳細に説明したように、本発明によ
る関数機能構成データ保持方法を採用することにより集
積回路の製造後であっても関数機能を構成することが可
能であり、関数処理を行う回路が記憶機能も併せ持つた
めに、データを保持するためだけの記憶素子または記憶
回路は不必要になり、可変論理部または関数処理部を構
成する回路の面積を低減することが可能になる。また、
電気的スイッチの制御により高速に関数機能構成データ
の書き込み及び消去の書き換えを行うため、関数機能の
動的再構成をも可能にする。更に２値のみならず多値及
び連続値を関数機能構成データとして保持できるため、
プログラマブルハードウェアの高機能化に貢献すること
が可能になる。

【図面の簡単な説明】

【図１】ニューロンＭＯＳインバータの基本回路図。

【図２】本発明に用いられたニューロンＭＯＳ回路の主
要構成図。

【図３】２入力信号に対して３つの制御信号を用いて論
理を構成する場合のメインインバータ入力部の回路図。

【図４】データ保持機能を持つニューロンＭＯＳ回路の
概念図。

【図５】プリインバータに入力される制御信号を保持す
る回路における主要部の回路図。

【図６】制御信号をグランド電位に固定し、初期化を行
う場合のタイミング図。

【図７】制御信号をグランド電位に固定し、初期化を行
った場合の回路シミュレーションによる時間に対する端
子電位変化を示す波形図。

【図８】制御信号を電源電位に固定し、初期化を行う場
合のタイミング図。

【図９】制御信号を電源電位に固定し、初期化を行った
場合の回路シミュレーションによる時間に対する端子電
位変化を示す波形図。

【図１０】制御信号の状態を保持するためのニューロン
ＭＯＳ回路図。

【図１１】関数機能構成データ保持機能を持つ２入力信
号用ニューロンＭＯＳ回路図。

【図１２】フローティングゲートが基本的初期状態であ
る場合（Cell type Ａ使用）の回路シミュレーションよ
る端子電位の変化を示す波形図。

【図１３】論理構成データ保持用の初期化を行った場合
（Cell type Ｂ使用）の回路シミュレーションよる端子
電位の変化を示す波形図。

【図１４】論理構成データ保持機能を持つ２入力信号用
ニューロンＭＯＳ回路図。

【図１５】フローティングゲートが基本的初期状態であ
る場合（Cell type Ｃ使用）の回路シミュレーションよ
る端子電位の変化を示す波形図。

【図１６】論理構成データ保持用の初期化を行った場合
（Cell typeＤ使用）の回路シミュレーションよる端子
電位の変化を示す波形図。

【図１７】論理構成データ保持用の初期化を行った場合
（Cell type Ｄ使用）の回路シミュレーションよる端子
電位の変化を示す波形図。

【図１８】論理構成データ保持機能を持つ２入力信号用
ニューロンＭＯＳ回路図。

【図１９】フローティングゲートが基本的初期状態であ
る場合（Cell type Ｅ使用）の回路シミュレーションよ
る端子電位の変化を示す波形図。

【図２０】論理構成データ保持用の初期化を行った場合
（Cell type Ｆ使用）の回路シミュレーションよる端子
電位の変化を示す波形図。

【図２１】関数機能構成データ保持機能を持つ２入力信
号用ニューロンＭＯＳ回路図。

【図２２】論理処理実行中に定常的に制御信号を入力し
続ける場合（Cell type Ｇ）の回路シミュレーションよ
る端子電位の変化を示す波形図。

【図２３】論理構成データ保持用の初期化を行った場合
（Cell type Ｈ）の回路シミュレーションよる端子電位
の変化を示す波形図。

【図２４】ニューロンＭＯＳインバータを有する集積回
路において、関数機能構成データを保持するための制御
をブロック分割して行う場合の回路構成図。

【図２５】関数機能構成データ保持機能を持つ２入力信
号用ニューロンＭＯＳ回路図。

【図２６】図２５において制御端子を除去し、制御信号
と等価の信号をプリインバータの初期化時に入力する場
合を示す回路図。

【図２７】関数を決定するための制御信号と等価の信号
をプリインバータの初期化時に入力信号端子より入力す
ることが可能な回路の回路シミュレーションによる端子
電位の変化を示す波形図。

【図２８】関数又は論理を決める信号の入力を時空間上
に展開する概念を説明する図。（ａ）は複数の信号を同
時に異なる端子から入力する場合、（ｂ）は複数の信号
を１つの端子上で時分割して入力する場合、（ｃ）は複
数の信号を複数の端子上で時分割し分散して入力する場
合。

【図２９】（ａ）３入力端子を持ち、フローティングゲ
ート端子がＮＭＯＳＦＥＴによりグランドとの導通、遮
断を制御されるニューロンＭＯＳインバータ回路図、
（ｂ）は（ａ）のフローティングゲートfltに接続され
ている容量を取り出した等価回路図。

【図３０】３入力ニューロンＭＯＳインバータにおい
て、１つの入力端子に電源電位を印加し、フローティン
グゲートの初期化を行った場合の回路シミュレーション
の結果における各端子電位の波形図。

【図３１】３入力ニューロンＭＯＳインバータにおい
て、３つの入力端子に各々電源電位の５／８、１／４、
１／８の電位を印加しフローティングゲートの初期化を
行った場合の回路シミュレーションの結果における各端
子電位の波形図。

【図３２】３つの制御信号端子を有するニューロンＭＯ
Ｓ回路にプリインバータのフローティングゲートを初期
化する際に制御信号として多価を用いることで、２値２
入力変数の全ての論理関数を実現することが可能である
回路図。

【図３３】多値電位生成用のインピーダンス回路網の１
例を示す回路図。

【図３４】多値電位生成用のインピーダンス回路網の他
の１例を示す回路図。

【図３５】対称関数の場合の回路シミュレーションよる
各端子での電位波形図。

【図３６】非対称関数の場合の回路シミュレーションよ
る各端子での電位波形図。

【図３７】２つの制御信号端子を有するニューロンＭＯ
Ｓ回路にフローティングゲートを初期化する際に制御信
号及び入力信号として多値を用いることで、２値２入力
変数の全ての論理関数を実現することが可能である回路
図。

【図３８】対称関数の場合の回路シミュレーションよる
各端子での電位波形図。

【図３９】非対称関数の場合の回路シミュレーションよ
る各端子での電位波形図。

【図４０】多値電位入力と印加電位の時間幅制御による
２値電位入力がニューロンＭＯＳトランジスタの初期化
時に等価とみることが可能であることを示す図で、
（ａ）はニューロンＭＯＳトランジスタの入力部の主要
素の等価回路図、（ｂ）は（ａ）の等価回路に対して標
準的電源電位を用いた場合とその１／２の電源電位を用
いた場合の過渡特性図、（ｃ）は１／２の電源電位をあ
る時間保ち続けた時の電源電位と時間の関係図、（ｄ）
は標準的電源電位をある時間幅で印加する時の電源電位
と時間の関係図。

【図４１】２つの入力信号端子と１つの制御信号端子を
有するニューロンＭＯＳインバータ回路図、（ａ）は図
３２のプリインバータの１つを取り上げた回路図、
（ｂ）は印加時間を制御された２値電位入力により
（ａ）と同じ機能を持つ回路図。

【図４２】２つの入力信号端子と１つの制御端子を有す
る図４１（ａ）のニューロンＭＯＳインバータのフロー
ティングゲートの初期化時において異なる値の多値電位
を保持することにより異なる論理を実現可能なことを示
す回路シミュレーション結果における各端子の電位波形
図。

【図４３】２つの入力信号端子と１つの制御端子を有す
る図４１（ｂ）のニューロンＭＯＳインバータのフロー
ティングゲートの初期化時において、印加電位の時間幅
が制御された２値電位が入力されることにより異なる論
理を実現可能なことを示す回路シミュレーション結果に
おける各端子の電位波形図。

【図４４】多値生成を容易に行うための回路の一例を示
す回路図。

【図４５】電位を印加する時間幅制御による２値電位入
力により２値２入力変数の全ての論理関数を生成可能な
ニュ一ロンＭＯＳ回路図。

【図４６】電位を印加する時間幅制御による２値電位入
力ニューロンＭＯＳ回路の回路シミュレーションよる各
端子における電位波形図であり、ＡＮＤとＸＯＲ機能が
実現されている例を示す電位波形図。

【図４７】電位を印加する時間幅を制御することにより
対称関数機能を実現する、２値電位を入力信号とするニ
ューロンＭＯＳ回路の回路シミュレーションにより求め
られた各端子の電位波形図。

【図４８】電位を印加する時間幅を制御することにより
非対称関数機能を実現する、２値電位を入力信号とする
ニューロンＭＯＳ回路の回路シミュレーションにより求
められた各端子の電位波形図。

【図４９】従来公知の４入力ＬＵＴによる可変論理部の
構成図。

【図５０】従来公知のマルチプレクサを用いた可変論理
部の構成図。

【図５１】従来公知のＰＬＡを用いた可変論理部の回路
図。

【図５２】相補型ニューロンＭＯＳインバータ回路で
（ａ）レイアウト図、（ｂ）（ａ）に記載のＸ−Ｘ’で
の断面図、（ｃ）ｎ入力相補型ニューロンＭＯＳインバ
ータ回路図。

【符号の説明】

Ｃ_n1〜Ｃ_n3 ： ｎ型ニューロンＭＯＳトラ
ンジスタのゲートオーバラップ容量 Ｃ_nc ： ゲートオーバラップ容量 Ｃ_nj ： フローティングゲートとグ
ランドを接続するＮＭＯＳＦＥＴのドレインと基板（又
はウエル）の間の容量 Ｃ_p1〜Ｃ_p3 ： ｐ型ニューロンＭＯＳトラ
ンジスタのゲートオーバラップ容量 cpa1、cna1、cpb1、cnb1、cpc2、cnc2：トランスミッシ
ョンゲート制御信号端子 ck ： ＮＭＯＳＦＥＴゲート電極 cn1、cn2、cp1、cp2 ： トランスミッションゲート
制御信号端子 ctl[1]〜ctl[m] ： 制御信号端子 ctl[1a]〜ctl[ma] ： 制御信号端子入力側端子 fgm ： メインインバータフローテ
ィングゲート端子 fgp[1]〜fgp[3]、fgp ： プレインバータのフローテ
ィングゲート端子 flt[1]〜flt[m] ： フローティングゲート init ： 初期化信号端子 input[1]〜input[n] ： 入力信号端子 mpreinv[1]〜mpreinv[3]： 各プレインバータ出力に対
応するメインインバータ側ゲート端子 nmosp[1]-nmosp[3] ： ＮＭＯＳトランジスタ output ： 出力信号端子 preinv[1]〜preinv[3] ： プレインバータ Ｒ[1]〜Ｒ[k] ： 抵抗 sw[1]〜sw[k+1]、swa、swctl ： スイッチ ＴＧ−Ａ〜ＴＧ−Ｃ ： トランスミッションゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 直 東京都江東区越中島１丁目３番−16− 411 (72)発明者 中島 和生 アメリカ合衆国 メリーランド州 ポト マック市 べルズミル通 8913 (56)参考文献 特開 平７−161942（ＪＰ，Ａ) 特開 平６−77427（ＪＰ，Ａ) 特開 昭59−91712（ＪＰ，Ａ) 特開 平８−204565（ＪＰ，Ａ) 特開 平６−250994（ＪＰ，Ａ) 特開 平13−44823（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/173 101 H03K 19/0944 H03K 19/20

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】基板上に第１の導電型の半導体領域を有
   し、該半導体領域内に設けられた第１の半導体とは異な
   る第２の半導体であるソース及びドレイン領域を有し、
   前記ソース及びドレイン領域を隔てる領域上に絶縁膜を
   介して設けられた電気的にフローティング状態とみなせ
   ることが可能であるフローティングゲート電極を有し、
   導通と遮断または電気的に高インピーダンスの２つの状
   態を取り得る素子を介して、該フローティングゲート電
   極が、予め設定された電位を有する端子であるフローテ
   ィングゲート初期電位設定端子に接続される構造を有
   し、前記フローティングゲート電極と絶縁膜を介して容
   量結合する複数の入力ゲートを有する半導体素子を、ス
   イッチ付きニューロンＭＯＳトランジスタと呼んだ時、
   前記スイッチ付きニューロンＭＯＳトランジスタを少な
   くとも１つ以上有する集積回路の、製造過程または製造
   後の少なくとも何れか一方の時期において、関数機能を
   定めるデータである関数機能構成データを、第１のベク
   トルと第２のベクトルとの和から第３のベクトルを差し
   引いた値として保持することを特徴とし、ここで前記第
   １のベクトルは、前記フローティングゲート電極がフロ
   ーティングゲート電極初期電位設定端子から遮断または
   高インピーダンスの状態にある時、すなわち、関数処理
   を実行中の入力ゲート電極の電位を要素とするベクトル
   であり、前記第２のベクトルとは、前記フローティング
   ゲート電極がフローティングゲート電極初期電位設定端
   子に接続されている時の該フローティングゲート電極の
   電位を要素とするベクトルであり、前記第３のベクトル
   とは、前記フローティングゲート電極がフローティング
   ゲート電極初期電位設定端子から遮断されるか、または
   該フローティングゲート電極初期電位設定端子に対して
   高インピーダンスになるかのいずれかの状態になる時刻
   の入力ゲート電極の電位を要素とするベクトルである集
   積回路。
2. 【請求項２】基板上に第１の導電型の半導体領域を有
   し、該半導体領域内に設けられた第１の半導体とは異な
   る第２の半導体であるソース及びドレイン領域を有し、
   前記ソース及びドレイン領域を隔てる領域上に絶縁膜を
   介して設けられた電気的にフローティング状態とみなせ
   ることが可能であるフローティングゲート電極を有し、
   導通と遮断または電気的に高インピーダンスの２つの状
   態を取り得る素子を介して、該フローティングゲート電
   極が、予め設定された電位を有する端子であるフローテ
   ィングゲート初期電位設定端子に接続される構造を有
   し、前記フローティングゲート電極と絶縁膜を介して容
   量結合する複数の入力ゲートを有する半導体素子を、ス
   イッチ付きニューロンＭＯＳトランジスタと呼んだ時、
   前記スイッチ付きニューロンＭＯＳトランジスタを少な
   くとも１つ以上有する集積回路の、製造過程又は製造後
   の少なくとも何れか一方の時期において、関数機能を定
   める関数機能構成データを、関数処理実行中に前記スイ
   ッチ付きニューロンＭＯＳトランジスタの各入力ゲート
   電極に誘起される電荷量の和と、前記フローティングゲ
   ート電極とフローティングゲート電極初期電位設定端子
   が接続状態から遮断状態又は電気的に高インピーダンス
   の状態に切り替わるときに、該フローティングゲート電
   極に蓄積されている電荷量との差として保持することを
   特徴とする集積回路。
3. 【請求項３】請求項１及び請求項２において、正整数ｎ
   の要素を有する関数機能構成データを保持する際に、正
   整数ｉ個の入力端子を有する集積回路中に含まれる１つ
   以上の前記スイッチ付きニューロンＭＯＳトランジスタ
   の中において、少なくとも１つのスイッチ付きニューロ
   ンＭＯＳトランジスタのフローティングゲート電極がフ
   ローティングゲート電極初期電位設定端子に接続される
   第１の時刻と、前記スイッチ付きニューロンＭＯＳトラ
   ンジスタの中の全てのスイッチ付きニューロンＭＯＳト
   ランジスタがフローティングゲート電極初期電位設定端
   子から遮断されるか、または該フローティングゲート電
   極初期電位設定端子に対して電気的に高インピーダンス
   になる第２の時刻との期間である初期化に要する時間
   を、各々任意の時間に設定された正整数ｊ個の時間軸上
   の区間にわけ、ｉ＋ｊ≧ｎを満たすように設定し、集積
   回路におけるｉ個の入力端子と初期化に要する時間のｊ
   個の時間軸上の区間で形成される２次元平面上における
   予め設定された領域に重なりなく、関数機能構成データ
   の各要素を配置することにより、関数機能構成データを
   入力端子数と初期化に要する時間中の区間で形成される
   ２次元平面上に分散し保持することを特徴とする集積回
   路。
4. 【請求項４】請求項１において、第１のベクトルの要素
   を論理的に１または０の２値、または多値、または連続
   的な値のいずれかで与え、第２のベクトルの要素を論理
   的に１または０の２値、または多値、または連続的な値
   のいずれかで与え、第３のベクトルの要素を論理的に１
   または０の２値、または多値、または連続的な値のいず
   れかで与えることを特徴とする集積回路。
5. 【請求項５】請求項１及び請求項４において、関数機能
   構成データ、第１のベクトル、第２のベクトル及び第３
   のベクトルの電気的表現形式として、前記集積回路の外
   部より供給される電位または該集積回路内部において生
   成された電位の少なくともいずれか一方を用いることを
   特徴とする集積回路。
6. 【請求項６】基板上に第１の導電型の半導体領域を有
   し、該半導体領域内に設けられた第１の半導体とは異な
   る第２の半導体であるソース及びドレイン領域を有し、
   前記ソース及びドレイン領域を隔てる領域上に絶縁膜を
   介して設けられた電気的にフローティング状態と見做せ
   ることが可能であるフローティングゲート電極を有し、
   導通と遮断または電気的に高インピーダンスの２つの状
   態を取り得る素子を介して、該フローティングゲート電
   極が、予め設定された電位を有する端子であるフローテ
   ィングゲート初期電位設定端子に接続される構造を有
   し、前記フローテイングゲート電極と絶縁膜を介して容
   量結合する複数の入力ゲートを有する半導体素子を、ス
   イッチ付きニューロンＭＯＳトランジスタと呼んだ時、
   前記スイッチ付きニューロンＭＯＳトランジスタを少な
   くとも１つ以上有する集積回路において、スイッチ付き
   ニューロンＭＯＳトランジスタのフローティングゲート
   電極を予め第２の電位に設定された前記フローティング
   ゲート電極初期電位設定端子に接続し、この接続状態が
   維持されている期間に、スイッチ付きニューロンＭＯＳ
   トランジスタの１つ以上の入力ゲート電極に予め設定さ
   れた１つ以上の要素で構成される第３の電位を印加し、
   該フローティングゲート電極が該フローティングゲート
   電極初期電位設定端子の電位に等しいと見做せる電位に
   なった時に、該フローティングゲート電極を該フローテ
   ィングゲート電極初期電位設定端子から遮断するか、ま
   たは該フローティングゲート電極初期電位設定端子に対
   して電気的に高インピーダンスにするか、の少なくとも
   いずれか一方を行い、該フローティングゲート電極を電
   気的にフローティング状態と見なせる状態にし、予め設
   定された１つ以上の要素で構成された第１の電位を該入
   力ゲート電極に印加することにより、関数機能を定める
   構成データを保持することを特徴とする関数機能構成デ
   ータ保持方法。
7. 【請求項７】請求項１乃至請求頂５において、前記スイ
   ッチ付きニューロンＭＯＳトランジスタを含むインバー
   タ機能を有する回路であるスイッチ付きニューロンＭＯ
   Ｓインバータの多段接続を有する集積回路において、該
   集積回路中に含まれるニューロンＭＯＳインバータ中の
   少なくとも１つのニューロンＭＯＳトランジスタのフロ
   ーティングゲート電極がグランド電位を有する端子とス
   イッチを介して接続可能な構造を有し、フローティング
   ゲート電極とグランド電位を有する端子が接続状態であ
   る時に、該ニューロンＭＯＳトランジスタの入力ゲート
   電極の中の少なくとも１つの入力ゲート電極から予め設
   定された電位を入力し、該電位の入力が継続している間
   に、フローティングゲート電極とグランド電位を有する
   端子を遮断状態または電気的に高インピーダンスの状態
   にし、フローティングゲート電極がフローテイングと見
   做せる状態の時に該入力ゲート電極に該設定された電位
   の入力を止め、該入力ゲート電極に電源電位を供給する
   ことにより、関数機能構成データを保持することを特徴
   とする集積回路。
8. 【請求項８】請求項１乃至請求項５において、前記スイ
   ッチ付きニューロンＭＯＳトランジスタを含むインバー
   タ機能を有する回路であるスイッチ付きニューロンＭＯ
   Ｓインバータの多段接続を有する集積回路において、該
   集積回路中に含まれるニューロンＭＯＳインバータ中の
   少なくとも１つのニューロンＭＯＳトランジスタのフロ
   ーティングゲート電極が電源電位を有する端子とスイッ
   チを介して接続可能な構造を有し、フローティングゲー
   ト電極と電源電位を有する端子が接続状態である時に、
   該ニューロンＭＯＳトランジスタの入力ゲート電極の中
   の少なくとも１つの入力ゲート電極から予め設定された
   電位を入力し、該電位の入力が継続している間に、フロ
   ーティングゲート電極と電源電位を有する端子を遮断状
   態または電気的に高インピーダンスの状態にし、フロー
   ティングゲート電極がフローティングと見做せる状態の
   時に該入力ゲート電極に該設定された電位の入力を止
   め、該入力ゲート電極にグランド電位を供給することに
   より、関数機能構成データを保持することを特徴とする
   集積回路。
9. 【請求項９】請求項１乃至請求頂５において、前記スイ
   ッチ付きニューロンＭＯＳトランジスタを含むインバー
   タ機能を有する回路であるスイッチ付きニューロンＭＯ
   Ｓインバータの多段接続を有する集積回路において、該
   集積回路中に含まれるニューロンＭＯＳインバータ中の
   少なくとも１つのニューロンＭＯＳトランジスタのフロ
   ーティングゲート電極が予め設定された第２の電位を有
   する端子とスイッチを介して接続可能な構造を有し、フ
   ローティングゲート電極と第２の電位を有する端子が接
   続状態である時に、該ニューロンＭＯＳトランジスタの
   入力ゲート電極において、関数処理されるべき信号が入
   力されるゲート電極である入力信号ゲート電極の中の少
   なくとも１つの入力信号ゲート電極に予め設定された第
   ３の電位を入力し、該電位の入力が継続している間に、
   フローティングゲート電極と第２の電位を有する端子を
   遮断状態または電気的に高インピーダンスの状態にし、
   フローティングゲート電極がフローティングと見做せる
   状態の時に該入力信号ゲート電極に第３の電位の入力を
   止め、該入力信号ゲート電極に第１の電位を供給するこ
   とにより、関数機能構成データを保持することを特徴と
   する集積回路。
10. 【請求項１０】請求項１乃至請求項５および請求項７乃
    至請求項９において、前記集積回路を１つ以上含む回路
    ブロックを複数個有し、該回路ブロック内に含まれる集
    積回路の関数機能を構成するデータの保持に関する処理
    を同時に行うことを特徴とする集積回路。
11. 【請求項１１】請求項１乃至請求項５および請求項７乃
    至請求項９において、関数機能を構成するデータを保持
    する際に、集積回路の外部より多値電位または連続的な
    電位を与える、または、集積回路の内部において外部よ
    り与えられた電位から多値電位または連続的な電位を生
    成する、の少なくともいずれか一方を用いて供給される
    多値電位または連続的な電位を、関数機能構成データと
    して保持することを特徴とする集積回路。
12. 【請求項１２】請求項１乃至請求項５、及び請求項１１
    において、関数機能を構成可能な集積回路の外部より与
    えられた電位から、該集積回路内部に設けられたスイッ
    チとインピーダンスを有する素子で構成されたインピー
    ダンス回路網を用いて、多値電位または連続的な電位の
    いずれかを生成し、該多値電位または連続的な電位を保
    持することを特徴とする集積回路。
13. 【請求項１３】請求項１２において、前記インピーダン
    ス回路網として、異なる電位を有する第１の端子と第２
    の端子の２つの端子間に直列に接続された抵抗を有する
    素子及びこの各素子間の端子と前記ニューロンＭＯＳト
    ランジスタの入力ゲート電極とを接続するスイッチより
    構成される回路を用いることを特徴とする集積回路。
14. 【請求項１４】請求項１２において、前記インピーダン
    ス回路網として、異なる電位を有する第１の端子と第２
    の端子の２つの端子間に各々スイッチを有する容量を並
    列に接続し、該並列容量の２つの端子のいずれか一方
    が、第１の端子と前記スイッチ付きニューロンＭＯＳト
    ランジスタの入力ゲート電極中の１つとスイッチを介し
    て接続される構造を有する、または、第２の端子と前記
    スイッチ付きニューロンＭＯＳトランジスタの入力ゲー
    ト電極中の１つとスイッチを介して接続される構造を有
    する、回路構成を用いることを特徴とする集積回路。
15. 【請求項１５】請求項１乃至請求項５および請求項７乃
    至請求項９において、関数機能を構成するデータを保持
    する際に、集積回路の外部から供給された電位または集
    積回路内部で生成された電位の少なくともいずれか一方
    を用い、電位の供給が継続されている時間、即ち、電位
    が供給される時間幅を用いて、多値または連続的な値を
    表現し、関数機能構成データを、多値または連続的な値
    を電荷量として保持することを特徴とする集積回路。
16. 【請求項１６】請求項１５において、予め設定された電
    位が供給される時間幅を用いて多値または連続的な値を
    表現する際に、前記ニューロンＭＯＳトランジスタの入
    力ゲート電極とフローティングゲート電極間の容量及
    び、該容量よりも信号経路上、前段に設けられた抵抗を
    有する素子及び容量を有する素子で構成された抵抗と容
    量から構成された回路網を用いて、前記予め設定された
    電位が供給される時間幅を制御し、多値または連続的な
    値を生成し、保持することを特徴とする集積回路。