JP3470325B2 - Semiconductor memory device and method of manufacturing the same - Google Patents
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- Semiconductor Memories (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は例えばＳＲＡＭ（スタテ
ィック・ランダム・アクセス・メモリ）等の半導体メモ
リ装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device such as SRAM (Static Random Access Memory) and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】半導体メモリ装置に対するより一層の高
集積化の要求から、０．３５μｍ以下のデザイン・ルー
ルが用いられつつある。このような超高集積化された半
導体メモリ装置においては、薄膜トランジスタ（ＴＦ
Ｔ）のゲートやチャネル層となる多結晶シリコン（ポリ
シリコン）層およびその上の金属配線層をリソグラフィ
技術によって微細なパターンで形成するには、パターン
の高さを揃えて露光時の焦点深度のばらつきを抑え、焦
点を合わせる必要があるため、ＴＦＴの形成前の平坦化
工程が必須である。このような平坦化工程には、例え
ば、優れた平坦化特性を示すＯ3 ／ＴＥＯＳ／ＢＰＳＧ
リフロー膜による平坦化ＣＶＤ技術が用いられようとし
ている。この技術は、ＴＥＯＳ（テトラ・エチル・オル
ソ・シリケート）をオゾン（Ｏ3 ）ガス雰囲気中で反応
させて、リンやボロン等の不純物を含有する層を形成
後、これを熱処理してリフローにより平坦化膜を形成す
る技術である。2. Description of the Related Art Design rules of 0.35 .mu.m or less are being used because of the demand for higher integration of semiconductor memory devices. In such a highly integrated semiconductor memory device, a thin film transistor (TF) is used.
In order to form a polycrystalline silicon (polysilicon) layer to be a gate or channel layer of T) and a metal wiring layer thereover in a fine pattern by a lithography technique, the heights of the patterns are made uniform and the depth of focus at the time of exposure is adjusted. Since it is necessary to suppress variations and focus the light, a flattening process before forming the TFT is essential. In such a planarization process, for example, O 3 / TEOS / BPSG showing excellent planarization characteristics is used.
A planarization CVD technique using a reflow film is about to be used. In this technique, TEOS (tetra-ethyl-ortho-silicate) is reacted in an ozone (O 3 ) gas atmosphere to form a layer containing impurities such as phosphorus and boron, which is then heat-treated and flattened by reflow. This is a technique for forming a chemical film.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、例え
ば、「信学技法 Tecnical Report of IEICE.R93-26(19
93-10)」に示されたＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜による平坦化ＣＶＤ技術や、回転塗布膜の一種である
ＳＯＧ（スピン・オン・グラス）膜においては、膜自体
が水分を多く含むため、ＭＯＳＦＥＴのホットキャリア
劣化が増速する等、デバイスの信頼性や寿命を確保する
上で問題が多い。上記の先行技術文献には、水分を含む
膜の上層にプラズマＴＥＯＳを、下層に水分抑制効果の
大きいシリコン酸化膜（ＥＣＲ−ＳｉＯ2 膜）を堆積す
ることでホットキャリア耐性を改善できることが開示さ
れているが、いずれの膜も水分の阻止という点では完全
でなく、製品レベルでの信頼性を保証するには不十分と
言わざるを得ない。[Problems to be Solved by the Invention] However, for example, "Technical Techniques of Tecnical Report of IEICE.R93-26 (19
93-10) ”, the flattening CVD technique using the O 3 / TEOS / BPSG reflow film and the SOG (spin-on-glass) film, which is a kind of spin coating film, contain a large amount of water. Therefore, there are many problems in securing the reliability and life of the device such that the hot carrier deterioration of the MOSFET is accelerated. The above-mentioned prior art documents disclose that hot carrier resistance can be improved by depositing plasma TEOS as an upper layer of a film containing water and depositing a silicon oxide film (ECR-SiO 2 film) having a large water content suppressing effect as a lower layer. However, none of these films are perfect in terms of preventing moisture, and it cannot be said that they are insufficient to guarantee reliability at the product level.
【０００４】一方、水分を効果的に阻止する膜としては
シリコン窒化膜（Ｓｉ3 Ｎ4 ）が知られている。しかし
ながら、この膜を用いてＭＯＳＦＥＴとＴＦＴの双方に
対する水分の影響を排除しようとすると、工程数が多く
なり、製造方法が極めて煩雑となる。すなわち、図１７
に示すように、下から順に、ＭＯＳＦＥＴ１０１、シリ
コン酸化膜１０２、シリコン窒化膜（１層目Ｓｉ3 Ｎ4
層）１０３、水分を含んだ平坦化絶縁膜（１層目ＢＰＳ
Ｇ層）１０４、シリコン窒化膜（２層目Ｓｉ3Ｎ4 層）
１０５、ＴＦＴ１０６、シリコン窒化膜（３層目Ｓｉ3
Ｎ4 層）１０７、水分を含んだ平坦化絶縁膜（２層目Ｂ
ＰＳＧ層）１０８、金属配線層１０９という複雑な構造
となり、多くの製造工程が必要となる。また、この場合
には、ＭＯＳＦＥＴ１０１およびＴＦＴ１０６と層間絶
縁膜（シリコン酸化膜１０２，平坦化絶縁膜１０４，１
０８）との間の界面準位を安定化するための水素化処理
（水素アニール）による効果が減少するという問題もあ
る。On the other hand, a silicon nitride film (Si 3 N 4 ) is known as a film that effectively blocks moisture. However, if it is attempted to eliminate the influence of moisture on both the MOSFET and the TFT by using this film, the number of steps increases and the manufacturing method becomes extremely complicated. That is, in FIG.
, The MOSFET 101, the silicon oxide film 102, the silicon nitride film (the first layer Si 3 N 4
Layer) 103, a planarizing insulating film containing water (first layer BPS)
G layer) 104, silicon nitride film (second layer Si 3 N 4 layer)
105, TFT 106, silicon nitride film (3rd layer Si 3
N 4 layer) 107, planarizing insulating film containing water (second layer B)
The PSG layer) 108 and the metal wiring layer 109 have a complicated structure, and many manufacturing processes are required. Further, in this case, the MOSFET 101 and the TFT 106 and the interlayer insulating film (silicon oxide film 102, flattening insulating film 104, 1
There is also a problem that the effect of the hydrogenation treatment (hydrogen anneal) for stabilizing the interface state between (8) and (8) decreases.
【０００５】また、シリコン窒化膜（Ｓｉ3 Ｎ4 ）を、
層間絶縁膜として用いるシリコン酸化膜（ＳｉＯ2 ）と
積層させて用いた場合には、シリコン酸化膜とシリコン
窒化膜の屈折率が異なることから、工程中における光学
的膜厚測定が不可能となる。すなわち、例えば、ＭＯＳ
ＦＥＴ上に形成したＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜上にさらにリフロー平坦化膜（ＢＰＳＧ膜）を形成す
る場合には、ＢＰＳＧ／ＳｉＯ2 構造となって同じＳｉ
Ｏ2 系の膜同士なので屈折率や反射率が同じであり、全
膜厚の測定が可能である。ところが、ＭＯＳＦＥＴ上に
形成したＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜上にシリ
コン窒化膜を形成してその上に形成するリフロー平坦化
膜（ＢＰＳＧ膜）からの水分の侵入を防止しようとする
場合には、ＢＰＳＧ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 という３層
構造となる。すなわち、ＳｉＯ2系の膜の間にこれと屈
折率や反射率が異なるＳｉ3 Ｎ4 膜が挟み込まれること
となるため、上記のような全膜厚の測定が不可能とな
る。この問題を解決するため、Ｓｉ3 Ｎ4 膜の単層構造
にする方法も考えられる。しかしながら、この場合に
は、絶縁性や平坦性の確保のためＳｉ3 Ｎ4 膜の膜厚を
大きくする必要があり、ストレスによって膜にクラック
が生ずるおそれがある。In addition, a silicon nitride film (Si 3 N 4 )
When used by laminating with a silicon oxide film (SiO 2 ) used as an interlayer insulating film, the optical film thickness cannot be measured during the process because the silicon oxide film and the silicon nitride film have different refractive indices. . That is, for example, MOS
When a reflow flattening film (BPSG film) is further formed on the O 3 / TEOS / BPSG reflow film formed on the FET, the same BPSG / SiO 2 structure is obtained.
Since the O 2 -based films are the same, the refractive index and reflectance are the same, and the total film thickness can be measured. However, when a silicon nitride film is formed on the O 3 / TEOS / BPSG reflow film formed on the MOSFET and moisture is prevented from entering from the reflow flattening film (BPSG film) formed thereon, , BPSG / Si 3 N 4 / SiO 2 has a three-layer structure. That is, since the Si 3 N 4 film having a different refractive index and reflectance from the SiO 2 film is sandwiched between the SiO 2 based films, it becomes impossible to measure the total film thickness as described above. In order to solve this problem, a method of forming a single layer structure of Si 3 N 4 film can be considered. However, in this case, it is necessary to increase the film thickness of the Si 3 N 4 film in order to secure the insulating property and the flatness, and the film may be cracked by stress.
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、製造工程数を増大させることなく、
平坦化絶縁膜からの水分の影響を効果的に阻止すること
ができる半導体メモリ装置およびその製造方法を提供す
ることにある。The present invention has been made in view of such problems, and its object is to increase the number of manufacturing steps without increasing the number of manufacturing steps.
It is an object of the present invention to provide a semiconductor memory device that can effectively prevent the influence of moisture from the planarization insulating film and a manufacturing method thereof.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体メモリ装
置は、基板上に形成された一対のドライバ用トランジス
タおよび一対のアクセス用トランジスタと、ドライバ用
トランジスタおよびアクセス用トランジスタを覆うよう
に形成された層間絶縁膜であって、モノシラン（ＳｉＨ
4 ）を主成分とするガス雰囲気中で形成された不純物含
有リフロー膜からなる第１の平坦化絶縁膜と、この第１
の平坦化絶縁膜の上に形成された一対の負荷素子と、前
記負荷素子を覆うように形成された層間絶縁膜であっ
て、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）
をオゾン（Ｏ3 ）ガス雰囲気中で反応させて形成された
不純物含有リフロー膜からなる第２の平坦化絶縁膜と、
この第２の平坦化絶縁膜の上に形成された金属配線層と
を備えている。A semiconductor memory device according to the present invention is formed so as to cover a pair of driver transistors and a pair of access transistors formed on a substrate and a driver transistor and an access transistor. An interlayer insulating film, which is monosilane (SiH
4 ) a first planarization insulating film made of an impurity-containing reflow film formed in a gas atmosphere, and the first flattening insulating film.
A pair of load elements formed on the flattening insulating film and an interlayer insulating film formed so as to cover the load elements, which are TEOS (tetra-ethyl-ortho-silicate).
A second flattening insulating film formed of an impurity-containing reflow film formed by reacting the same in an ozone (O 3 ) gas atmosphere,
And a metal wiring layer formed on the second planarization insulating film.
【０００８】これらの要素のうち、第２の平坦化絶縁膜
は、ＳＯＧ（スピン・オン・グラス）塗布によって形成
されたものでもよく、また、前記負荷素子と前記第２の
平坦化絶縁膜との間に、さらに水分阻止層を形成するよ
うにしてもよい。また、第１の平坦化絶縁膜またはリフ
ロー膜で構成する場合の第２の平坦化絶縁膜は、リンお
よびボロンを不純物として含有するリフロー膜で構成可
能である。Of these elements, the second flattening insulating film may be formed by SOG (spin on glass) coating, and the load element and the second flattening insulating film may be formed. A moisture blocking layer may be further formed between them. Further, when the second flattening insulating film is formed of the first flattening insulating film or the reflow film, the second flattening insulating film can be formed of a reflow film containing phosphorus and boron as impurities.
【０００９】本発明の半導体メモリ装置の製造方法は、
基板上に一対のドライバ用トランジスタおよび一対のア
クセス用トランジスタを形成する工程と、ドライバ用ト
ランジスタおよびアクセス用トランジスタを覆うよう
に、モノシラン（ＳｉＨ4 ）を主成分とするガス雰囲気
中において、不純物を含有する第１の層間絶縁膜を形成
する工程と、この第１の層間絶縁膜を熱処理してリフロ
ーにより平坦化する工程と、平坦化された第１の層間絶
縁膜の上に一対の負荷素子を形成する工程と、この負荷
素子を覆うように、ＴＥＯＳ（テトラ・エチル・オルソ
・シリケート）をオゾン（Ｏ3 ）ガス雰囲気中で反応さ
せて、不純物を含有する第２の層間絶縁膜を形成する工
程と、この第２の層間絶縁膜を熱処理してリフローによ
り平坦化する工程と、平坦化された第２の層間絶縁膜の
上に金属配線層を形成する工程とを含んでいる。A method of manufacturing a semiconductor memory device according to the present invention is
A step of forming a pair of driver transistors and a pair of access transistors on a substrate; and a step of forming impurities in a gas atmosphere containing monosilane (SiH 4 ) as a main component so as to cover the driver transistors and the access transistors. A step of forming a first interlayer insulating film, a step of heat treating the first interlayer insulating film to flatten it by reflow, and a pair of load elements on the flattened first interlayer insulating film. A step of forming and a second interlayer insulating film containing impurities are formed by reacting TEOS (tetra-ethyl-ortho-silicate) in an ozone (O 3 ) gas atmosphere so as to cover the load element. A step of heat treating the second interlayer insulating film and flattening it by reflow, and forming a metal wiring layer on the flattened second interlayer insulating film. And a step of.
【００１０】これらの工程のうち、第２の層間絶縁膜の
形成は、ＳＯＧ（スピン・オン・グラス）塗布によって
行うようにしてもよく、また、前記負荷素子と前記第２
の層間絶縁膜との間に、さらに水分阻止層を形成する工
程を挿入するようにしてもよい。また、第１の層間絶縁
膜またはリフロー膜で構成する場合の第２の層間絶縁膜
は、リンおよびボロンを不純物として含有するリフロー
膜として形成可能である。Of these steps, the formation of the second interlayer insulating film may be performed by SOG (spin-on-glass) coating, and the load element and the second
A step of further forming a moisture blocking layer may be inserted between the layer and the interlayer insulating film. Further, when the first interlayer insulating film or the reflow film is used, the second interlayer insulating film can be formed as a reflow film containing phosphorus and boron as impurities.
【００１１】[0011]
【作用】本発明の半導体メモリ装置および製造方法で
は、ドライバ用トランジスタおよびアクセス用トランジ
スタを覆う第１の平坦化絶縁膜は、モノシラン（ＳｉＨ
4）を主成分とするガス雰囲気中で形成された不純物含
有リフロー膜であって、水分含有量が極めて小さいた
め、ドライバ用トランジスタ、アクセス用トランジスタ
および負荷素子に対する水分による悪影響が軽減され
る。その一方、負荷素子を覆う第２の平坦化絶縁膜は、
極めて平坦性のよいＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー
膜またはＳＯＧ膜で形成されているので、金属配線層形
成上好都合である。In the semiconductor memory device and the manufacturing method of the present invention, the first planarization insulating film covering the driver transistor and the access transistor is monosilane (SiH).
The impurity-containing reflow film formed in a gas atmosphere containing 4 ) as a main component and having a very small water content, reduces adverse effects of water on the driver transistor, the access transistor, and the load element. On the other hand, the second planarization insulating film that covers the load element is
Since it is formed of an O 3 / TEOS / BPSG reflow film or SOG film having extremely excellent flatness, it is convenient for forming a metal wiring layer.
【００１２】さらに、負荷素子と前記第２の平坦化絶縁
膜との間に、さらに水分阻止層を形成した場合には、水
分含有量が比較的大きい第２の平坦化絶縁膜から受ける
水分の影響が排除される。Further, when a moisture blocking layer is further formed between the load element and the second flattening insulating film, the moisture received from the second flattening insulating film having a relatively high water content is absorbed. Impact is eliminated.
【００１３】[0013]
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。ここでは、半導体メモリ装置として
ＳＲＡＭ装置を例に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings. Here, an SRAM device will be described as an example of the semiconductor memory device.
【００１４】図１は本発明の一実施例に係るＳＲＡＭ装
置の断面構成を表し、図２はこのＳＲＡＭ装置の回路構
成を表すものである。なお、図２において符合ＷＬはワ
ードライン、符合ＢＬおよび／ＢＬはそれぞれビットラ
イン、ビットバーライン、符合Ｖｄｄは電源ラインを示
す。FIG. 1 shows a sectional structure of an SRAM device according to an embodiment of the present invention, and FIG. 2 shows a circuit structure of this SRAM device. In FIG. 2, symbol WL indicates a word line, symbols BL and / BL indicate a bit line, a bit bar line, and symbol Vdd indicates a power supply line.
【００１５】このＳＲＡＭ装置は、メモリセル形成領域
１１と図示しない周辺回路部とを含んでいる。メモリセ
ル形成領域１１には、アクセス用ＭＯＳトランジスタで
あるＮＭＯＳトランジスタ１３（１３′）と、ゲート・
拡散領域自己整合型のドライバ・トランジスタであるＮ
ＭＯＳトランジスタ１４（１４′）と、負荷トランジス
タとしてのＰ型のＴＦＴ１５（１５′）とが形成され、
周辺回路部には、電源ライン（Ｖｄｄ）としての多結晶
シリコン層とＰ+ 型不純物領域との電源ラインコンタク
トと、Ｐ+ 型不純物領域に対するプラグ領域としてのコ
ンタクト電極と、積層アルミニウム配線層が形成されて
いる。これらの各部分はシリコン基体２１を基板として
形成されている。This SRAM device includes a memory cell formation region 11 and a peripheral circuit portion (not shown). In the memory cell formation region 11, an NMOS transistor 13 (13 ') which is an access MOS transistor and a gate
N is a diffusion region self-aligned driver transistor
A MOS transistor 14 (14 ') and a P-type TFT 15 (15') as a load transistor are formed,
The peripheral circuit section, and a power supply line contact between the polycrystalline silicon layer and the P + -type impurity region as a power supply line (Vdd), and the contact electrode as plug region for P + -type impurity region, it is laminated aluminum interconnection layer formed Has been done. Each of these portions is formed using the silicon base 21 as a substrate.
【００１６】メモリセル形成領域１１のシリコン基体２
１上にはＰ型ウェル領域２３が形成され、このＰ型ウェ
ル領域２３および周辺回路部のシリコン基体２１上に
は、部分的に素子分離領域（ＬＯＣＯＳ(Local Oxidati
on of Silicon)領域）としてのシリコン酸化膜２２が形
成されている。このシリコン酸化膜２２によって区画さ
れたメモリセル形成領域１１のＰ型ウェル領域２３上に
は、いわゆるＬＤＤ(Lightly Doped Drain) 構造のＮＭ
ＯＳトランジスタ１３が形成されている。すなわち、Ｐ
型ウェル領域２３上に形成されたシリコン酸化膜２４
（ゲート絶縁膜）を介してＮＭＯＳトランジスタのゲー
ト電極としてのポリサイド層２７が形成され、パターニ
ングされたゲート電極に隣接するＰ型ウェル領域２３の
表面近傍には、低濃度の不純物拡散領域であるＮ- 型不
純物領域２９が形成されている。ゲート電極としてのポ
リサイド層２７の側面にはシリコン酸化膜側壁３５が形
成され、これと自己整合的にＰ型ウェル領域２３表面近
傍に高濃度不純物拡散領域であるＮ+ 型不純物領域３６
が形成されている。Silicon substrate 2 in memory cell forming region 11
1, a P-type well region 23 is formed, and on the P-type well region 23 and the silicon substrate 21 of the peripheral circuit portion, a device isolation region (LOCOS (Local Oxidati
A silicon oxide film 22 is formed as an on of Silicon region). An NM having a so-called LDD (Lightly Doped Drain) structure is formed on the P-type well region 23 of the memory cell formation region 11 partitioned by the silicon oxide film 22.
The OS transistor 13 is formed. That is, P
Silicon oxide film 24 formed on the mold well region 23
A polycide layer 27 is formed as a gate electrode of the NMOS transistor via the (gate insulating film), and a low concentration impurity diffusion region N is formed in the vicinity of the surface of the P-type well region 23 adjacent to the patterned gate electrode. A − type impurity region 29 is formed. A silicon oxide film side wall 35 is formed on the side surface of the polycide layer 27 as a gate electrode, and in self-alignment with the side surface of the P type well region 23, an N + type impurity region 36 which is a high concentration impurity diffusion region is formed.
Are formed.
【００１７】ポリサイド層２７の上部には、層間絶縁膜
としてのシリコン酸化膜３８を介してポリサイド層４３
が接地（Ｖss）ラインとして設けられ、さらにこれを覆
ってシリコン酸化膜４５（平坦化絶縁膜）が形成されて
いる。このシリコン酸化膜４５は、モノシラン（ＳｉＨ
4 ）を主成分とするガス雰囲気中でＣＶＤ形成されたリ
フロー膜であり、水分含有率が少ないという特徴を有す
る。そして、このシリコン酸化膜４５、シリコン酸化膜
３８を貫通してシェアード・コンタクト用開口部４６が
形成されている。A polycide layer 43 is formed on the polycide layer 27 with a silicon oxide film 38 serving as an interlayer insulating film interposed therebetween.
Is provided as a ground (Vss) line, and a silicon oxide film 45 (planarization insulating film) is formed so as to cover it. The silicon oxide film 45 is formed of monosilane (SiH
It is a reflow film formed by CVD in a gas atmosphere containing 4 ) as a main component, and is characterized by having a low water content. Then, a shared contact opening 46 is formed through the silicon oxide film 45 and the silicon oxide film 38.
【００１８】シリコン酸化膜４５（平坦化絶縁膜）上に
は、ＴＦＴ１５のゲート電極となる多結晶シリコン層４
７が形成されている。この多結晶シリコン層４７はシェ
アード・コンタクト用開口部４６まで延びて、ＮＭＯＳ
トランジスタ１４のゲート電極としてのポリサイド層２
７およびＮＭＯＳトランジスタ１３のソース・ドレイン
領域としての拡散領域（Ｎ- 型不純物領域２９、Ｎ+ 型
不純物領域３６）に対して同時に接続されている。On the silicon oxide film 45 (planarization insulating film), the polycrystalline silicon layer 4 which becomes the gate electrode of the TFT 15 is formed.
7 are formed. This polycrystalline silicon layer 47 extends to the shared contact opening 46 to form an NMOS.
Polycide layer 2 as gate electrode of transistor 14
7 and the diffusion regions (N − type impurity regions 29 and N + type impurity regions 36) serving as the source / drain regions of the NMOS transistor 13 at the same time.
【００１９】多結晶シリコン層４７上には一部に開口部
５３を有するシリコン酸化膜５２が形成され、さらにそ
の上にはＴＦＴ１５のチャネル領域、ソース・ドレイン
領域および電源（Ｖdd）ラインとしての多結晶シリコン
層５６が形成され、開口部５３において多結晶シリコン
層４７と接続している。A silicon oxide film 52 having an opening 53 in a part thereof is formed on the polycrystalline silicon layer 47, and a polysilicon film as a channel region, a source / drain region and a power source (Vdd) line of the TFT 15 is further formed thereon. A crystalline silicon layer 56 is formed and connected to the polycrystalline silicon layer 47 at the opening 53.
【００２０】そして、以上の素子構造を覆うようにし
て、層間絶縁膜としてのシリコン酸化膜５７が形成され
ている。このシリコン酸化膜５７は、いわゆるＴＥＯＳ
（テトラ・エチル・オルソ・シリケート）をオゾン（Ｏ
3 ）ガス雰囲気中で反応させて形成したＢＰＳＧ（ボロ
ン・リン・シリケート・ガラス）等のリフロー膜であ
り、比較的水分を多く含むものの、リフロー処理後の平
坦性はよいという特徴を有する。Then, a silicon oxide film 57 as an interlayer insulating film is formed so as to cover the above element structure. This silicon oxide film 57 is what is called TEOS.
(Tetra, ethyl, ortho, silicate) to ozone (O
3 ) A reflow film such as BPSG (boron-phosphorus-silicate-glass) formed by reacting in a gas atmosphere, which has a characteristic that the flatness after the reflow treatment is good although it contains a relatively large amount of water.
【００２１】シリコン酸化膜５７，５２，４５には、こ
れらを貫通してポリサイド層４３に達するコンタクト孔
５８が形成され、チタン／チタンナイトライド層６１等
とタングステン層６２とによって埋められている。そし
て、タングステン層６２は、チタン／チタンナイトライ
ド層６３、アルミニウム層６４およびチタンナイトライ
ド層６５からなる所定パターンの第１層目の積層アルミ
ニウム配線１７に接続されている。Contact holes 58 are formed in the silicon oxide films 57, 52, 45 to reach the polycide layer 43 and are filled with a titanium / titanium nitride layer 61 and the like and a tungsten layer 62. The tungsten layer 62 is connected to the first-layer laminated aluminum wiring 17 having a predetermined pattern including the titanium / titanium nitride layer 63, the aluminum layer 64, and the titanium nitride layer 65.
【００２２】このように、このＳＲＡＭ装置では、第１
の平坦化絶縁膜としてのシリコン酸化膜４５は、ＳｉＨ
4 ガス雰囲気中で形成した水分含有の少ないＢＰＳＧリ
フロー膜（以下、ＳｉＨ4 ／ＢＰＳＧリフロー膜とい
う。）で構成している。このため、ＮＭＯＳトランジス
タ１３，１４およびＴＦＴ１５は、シリコン酸化膜４５
からは水分の影響を受けずに済むため、第１および第２
の平坦化絶縁膜の双方をＯ3 ／ＴＥＯＳ／ＢＰＳＧリフ
ロー膜で構成した場合に比べると、全体として水分の影
響を抑制することができ、ホットキャリア劣化等の問題
が少なくなる。この場合、膜自体の平坦化性能（平坦に
する能力）はよくないが、後述するように、メモリセル
形成領域ではその下地のパターンが密（すなわちシリコ
ン酸化膜２２（ＬＯＣＯＳ）、第１層目ポリサイド層２
７、第２層目ポリサイド層４３の配線間スペースが狭
い）であって凹凸が少ないため、第１の平坦化絶縁膜形
成後の平坦性も自ずから比較的良好となる。したがっ
て、その後の工程で、露光時の焦点深度のばらつきや焦
点合わせの関係から下地の平坦性を要求するＴＦＴ１５
等の負荷素子を形成する場合にも問題になることはな
い。なお、周辺回路部においては、メモリセル形成領域
に比べて金属配線層のレイアウトが中心であってパター
ンが比較的疎になっているため、第１の平坦化絶縁膜の
形成後における平坦性はメモリセル形成領域に比べて著
しく劣るものの、この周辺回路部では、第１の平坦化絶
縁膜上に下地の平坦性を要求するＴＦＴや高抵抗素子等
の負荷素子を形成しないので、下地（第１の平坦化絶縁
膜）の平坦性が悪くてもあまり問題とならない。Thus, in this SRAM device, the first
Of the silicon oxide film 45 as the planarization insulating film of
It is composed of a BPSG reflow film (hereinafter referred to as SiH 4 / BPSG reflow film) having a low water content formed in a 4 gas atmosphere. Therefore, the NMOS transistors 13 and 14 and the TFT 15 have the silicon oxide film 45
Since it is not affected by moisture, the first and second
Compared with the case where both the flattening insulating films of ( 3) are composed of O 3 / TEOS / BPSG reflow films, the influence of water can be suppressed as a whole, and problems such as hot carrier deterioration are reduced. In this case, the flattening performance (flattening ability) of the film itself is not good, but as will be described later, the underlying pattern is dense (that is, the silicon oxide film 22 (LOCOS), the first layer) in the memory cell formation region. Polycide layer 2
7. Since the inter-wiring space of the second polycide layer 43 is narrow) and there are few irregularities, the flatness after the formation of the first flattening insulating film is naturally relatively good. Therefore, in the subsequent process, the TFT 15 that requires the flatness of the underlayer due to the variation of the depth of focus during exposure and the relationship of focusing.
There is no problem when forming load elements such as. In the peripheral circuit portion, the layout of the metal wiring layer is the center and the pattern is relatively sparse as compared with the memory cell formation region, so that the flatness after the formation of the first planarization insulating film is Although it is significantly inferior to the memory cell formation region, in this peripheral circuit portion, since the load element such as the TFT or the high resistance element which requires the flatness of the base is not formed on the first planarization insulating film, the base (first If the flatness of the flattening insulating film 1) is poor, it does not cause much problem.
【００２３】一方、第２の平坦化絶縁膜としてのシリコ
ン酸化膜５７は、ＴＥＯＳとＯ3 ガスとを反応させて形
成した平坦性のよいＢＰＳＧリフロー膜（以下、Ｏ3 ／
ＴＥＯＳ／ＢＰＳＧリフロー膜という。）で構成してい
るため、比較的水分を多く含むものの、その平坦性は極
めて良好である。このため、水分のみを考慮して第１お
よび第２の平坦化絶縁膜の双方をＳｉＨ4 ／ＢＰＳＧリ
フロー膜で構成した場合に比べると、全体としての平坦
性が良好になる。特に、第１の平坦化絶縁膜の下地のパ
ターンが疎である周辺回路部では、仮に２つの平坦化膜
を共にＳｉＨ4／ＢＰＳＧリフロー膜で構成すると、第
１の平坦化絶縁膜形成後の平坦性の悪さがそのまま第２
の平坦化絶縁膜の表面に現れて平坦性が極めて悪くなる
ため、その後の工程における積層アルミニウム配線１７
の形成上問題となる。したがって、第２の平坦化絶縁膜
については、水分の問題よりも平坦性を重視して、Ｏ3
／ＴＥＯＳ／ＢＰＳＧリフロー膜とするのが都合がよ
い。On the other hand, the silicon oxide film 57 as the second flattening insulating film is a BPSG reflow film (hereinafter referred to as O 3 / O 3) having a good flatness formed by reacting TEOS and O 3 gas.
It is called TEOS / BPSG reflow film. ), It has a relatively high water content, but its flatness is extremely good. Therefore, as compared with the case where both the first and second flattening insulating films are made of SiH 4 / BPSG reflow film in consideration of only water, the flatness as a whole is improved. In particular, in the peripheral circuit portion where the underlying pattern of the first planarization insulating film is sparse, if the two planarization films are both made of SiH 4 / BPSG reflow film, it will be The poor flatness is second
Appears on the surface of the planarization insulating film of and the flatness is extremely deteriorated.
It becomes a problem in the formation of. Therefore, with respect to the second planarization insulating film, the O 3
/ TEOS / BPSG reflow film is convenient.
【００２４】なお、本実施例では第２の平坦化絶縁膜と
してＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜を形成するこ
ととしたが、平坦性がよい膜であればこれに限られるも
のではなく、例えば回転塗布膜の１つであるＳＯＧ（ス
ピン・オン・グラス）膜で形成するようにしてもよい。In this embodiment, the O 3 / TEOS / BPSG reflow film is formed as the second flattening insulating film, but the film is not limited to this as long as it has a good flatness. It may be formed of an SOG (spin on glass) film which is one of the spin coating films.
【００２５】次に、以上のような構成のＳＲＡＭ装置の
製造方法を説明する。Next, a method of manufacturing the SRAM device having the above structure will be described.
【００２６】まず、図３に示すように、Ｎ型のシリコン
基体２１の表面に膜厚が４００ｎｍ程度のシリコン酸化
膜２２をＬＯＣＯＳ法によって選択的に形成する。これ
により、シリコン酸化膜２２が形成された素子分離領域
とシリコン酸化膜２２に囲まれた素子活性領域との区画
がなされる。First, as shown in FIG. 3, a silicon oxide film 22 having a thickness of about 400 nm is selectively formed on the surface of an N-type silicon substrate 21 by the LOCOS method. As a result, an element isolation region in which the silicon oxide film 22 is formed and an element active region surrounded by the silicon oxide film 22 are divided.
【００２７】次に、図４に示すように、メモリセル形成
領域１１シリコン基体２１中にボロン（Ｂ）を選択的に
イオン注入してＰ型ウェル領域２３を形成した後、ゲー
ト絶縁膜としてのシリコン酸化膜２４を素子活性領域の
表面に形成する。そして、ＣＶＤ（Chemical Vapor Dep
osition)法やスパッタリング法等によって、膜厚が共に
７０〜１５０ｎｍ程度である多結晶シリコン層２５とタ
ングステンシリコン層２６等のシリサイド層とを順次に
堆積させてポリサイド層２７を形成し、さらにこのポリ
サイド層２７をパターニングしてＮＭＯＳトランジスタ
１３，１４のゲート電極を形成する。図示しない周辺回
路部のポリサイド層２７は除去する。そして、メモリセ
ル形成領域１１では、ゲート電極と自己整合的にＮ- 型
不純物領域２９を形成する。すなわち、メモリセル形成
領域１１のソース・ドレイン形成領域２８以外の部分を
レジスト（図示せず）で覆い、このレジストをマスクに
して砒素（ＡS ）をイオン注入し、低濃度のＮ- 型不純
物領域２９を形成する。同様にして、図示しない周辺回
路部の電源ラインコンタクト部領域には、ボロンをイオ
ン注入して低濃度のＰ- 型不純物領域を形成する。Next, as shown in FIG. 4, boron (B) is selectively ion-implanted into the silicon substrate 21 of the memory cell forming region 11 to form the P-type well region 23, and thereafter, as a gate insulating film. A silicon oxide film 24 is formed on the surface of the device active region. And CVD (Chemical Vapor Dep
of the polycrystalline silicon layer 25 having a thickness of about 70 to 150 nm and a silicide layer such as a tungsten silicon layer 26 are sequentially deposited by an osition method or a sputtering method to form a polycide layer 27. The layer 27 is patterned to form the gate electrodes of the NMOS transistors 13 and 14. The polycide layer 27 in the peripheral circuit portion (not shown) is removed. Then, in the memory cell formation region 11, the N − type impurity region 29 is formed in self-alignment with the gate electrode. That is, a portion of the memory cell formation region 11 other than the source / drain formation region 28 is covered with a resist (not shown), arsenic (A S ) is ion-implanted using this resist as a mask, and low concentration N − -type impurities A region 29 is formed. Similarly, boron is ion-implanted into a power line contact portion region of a peripheral circuit portion (not shown) to form a low concentration P − -type impurity region.
【００２８】次に、図５に示すように、全面にＣＶＤ法
でシリコン酸化膜を堆積させた後、これを異方性エッチ
ングしてゲート電極としてのポリサイド層２７の側面に
シリコン酸化膜側壁３５を形成し、さらにこのシリコン
酸化膜側壁３５と自己整合的に高濃度のＮ+ 型不純物領
域３６を形成する。すなわち、メモリセル形成領域１１
のソース・ドレイン形成領域２８以外の部分を再びレジ
スト（図示せず）で覆い、このレジストおよびシリコン
酸化膜側壁３５をマスクにして高濃度の砒素をイオン注
入し、Ｎ+ 型不純物領域３６を形成する。こうして、Ｌ
ＤＤ構造のＮＭＯＳトランジスタ１３，１４が形成され
る。同様にして、図示しない周辺回路部の電源ラインコ
ンタクト領域には、高濃度のボロンをイオン注入してＰ
+ 型不純物領域を形成する。なお、図中、ＮＭＯＳトラ
ンジスタ１４は、紙面と垂直方向にソース・ドレイン領
域が形成されている。Next, as shown in FIG. 5, after depositing a silicon oxide film on the entire surface by the CVD method, this is anisotropically etched to form a silicon oxide film sidewall 35 on the side surface of the polycide layer 27 as a gate electrode. And a high concentration N + type impurity region 36 is formed in self-alignment with the side wall 35 of the silicon oxide film. That is, the memory cell formation region 11
A portion other than the source / drain formation region 28 is covered with a resist (not shown) again, and arsenic of high concentration is ion-implanted by using this resist and the side wall 35 of the silicon oxide film as a mask to form an N + -type impurity region 36. To do. Thus, L
The NMOS transistors 13 and 14 having the DD structure are formed. Similarly, high-concentration boron is ion-implanted into the power line contact region of the peripheral circuit portion (not shown) to form P
A + type impurity region is formed. In the figure, the NMOS transistor 14 has source / drain regions formed in a direction perpendicular to the plane of the drawing.
【００２９】次に、図６に示すように、シリコン酸化膜
３８等の層間絶縁膜を形成した後、ＣＶＤ法やスパッタ
リングにより、膜厚が共に３０〜１００ｎｍ程度である
多結晶シリコン層４１とタングステンシリコン層４２等
のシリサイド層とを順次に堆積させて、ポリサイド層４
３を形成し、さらにこのポリサイド層４３をパターニン
グしてメモリセル形成領域１１の接地ライン（Ｖｓｓ）
層およびビット線取り出し電極とする。Next, as shown in FIG. 6, after forming an interlayer insulating film such as a silicon oxide film 38, a polycrystalline silicon layer 41 and a tungsten film both having a film thickness of about 30 to 100 nm are formed by CVD or sputtering. A silicide layer such as a silicon layer 42 is sequentially deposited to form a polycide layer 4
3 is formed, and the polycide layer 43 is further patterned to form a ground line (Vss) in the memory cell formation region 11.
Layer and bit line extraction electrode.
【００３０】次に、図７に示すように、第１の平坦化絶
縁膜としてのシリコン酸化膜４５を形成する。具体的に
は、ＳｉＨ4 ガス雰囲気中でＣＶＤによりＢＰＳＧ膜を
１５０〜３５０ｎｍ形成し、これを８５０〜９００°Ｃ
の温度でアニールして、リフローにより平坦化させる。
この工程により、水分含有が極めて少なくＮＭＯＳトラ
ンジスタ１３，１４およびＴＦＴ１５に水分の影響を与
えないＳｉＨ4 ／ＢＰＳＧリフロー膜が形成される。こ
の工程終了段階では、メモリセル形成領域１１における
第１の平坦化絶縁膜の表面は、Ｏ3 ／ＴＥＯＳ／ＢＰＳ
Ｇリフロー膜の場合よりは平坦性は劣るが、上述したよ
うにその下地パターンが密であることから、結果として
比較的良好な平坦性を保っている。Next, as shown in FIG. 7, a silicon oxide film 45 as a first flattening insulating film is formed. Specifically, a BPSG film having a thickness of 150 to 350 nm is formed by CVD in a SiH 4 gas atmosphere, and the BPSG film is formed at a temperature of 850 to 900 ° C.
Is annealed at the temperature of and is flattened by reflow.
By this step, a SiH 4 / BPSG reflow film containing very little water and having no influence of water on the NMOS transistors 13 and 14 and the TFT 15 is formed. At the end of this process, the surface of the first planarization insulating film in the memory cell formation region 11 is O 3 / TEOS / BPS.
Although the flatness is inferior to that of the G reflow film, as described above, the underlying pattern is dense, and as a result, relatively good flatness is maintained.
【００３１】次に、図８に示すように、メモリセル形成
領域１１において、ＮＭＯＳトランジスタ１３のゲート
電極としてのポリサイド層２７並びにソース・ドレイン
領域（拡散層）としてのＮ- 型不純物領域２９およびＮ
+ 型不純物領域３６に対して同時にコンタクトをとるた
めのシェアード・コンタクト用開口部４６を形成する。
そして、図９に示すように、ＴＦＴのゲート電極となる
多結晶シリコン層４７を３０〜７０ｎｍ程度の膜厚で形
成し、さらにその全面にＮ型不純物である砒素をイオン
注入したのち、これをパターニングする。この時点で、
シェアード・コンタクト用開口部４６において、ＮＭＯ
Ｓトランジスタ１４のゲート電極としてのポリサイド層
２７とＴＦＴのゲート電極としての多結晶シリコン層４
７との電気的接続が完了する。Next, as shown in FIG. 8, in the memory cell formation region 11, the polycide layer 27 as the gate electrode of the NMOS transistor 13 and the N − type impurity regions 29 and N as the source / drain regions (diffusion layers).
A shared contact opening 46 for making contact with the + type impurity region 36 at the same time is formed.
Then, as shown in FIG. 9, a polycrystalline silicon layer 47 serving as a gate electrode of the TFT is formed with a film thickness of about 30 to 70 nm, and arsenic, which is an N-type impurity, is ion-implanted over the entire surface, and then this is formed. Pattern. at this point,
In the shared contact opening 46, the NMO
Polycide layer 27 as the gate electrode of S transistor 14 and polycrystalline silicon layer 4 as the gate electrode of TFT
The electrical connection with 7 is completed.
【００３２】次に、図１０に示すように、ＴＦＴ１５の
ゲート絶縁膜となるシリコン酸化膜５２をＣＶＤ等によ
り２０〜５０ｎｍ程度の膜厚で全面に形成する。Next, as shown in FIG. 10, a silicon oxide film 52 to be a gate insulating film of the TFT 15 is formed on the entire surface by CVD or the like to a film thickness of about 20 to 50 nm.
【００３３】次に、図１１に示すように、メモリセル形
成領域１１に、ＴＦＴ１５のゲート電極（多結晶シリコ
ン層４７）とコンタクトをとるための開口部５３（第３
の開口部）を形成する。Next, as shown in FIG. 11, an opening 53 (third part) for making contact with the gate electrode (polycrystalline silicon layer 47) of the TFT 15 is formed in the memory cell formation region 11.
Opening) is formed.
【００３４】次に、図１２に示すように、ＣＶＤ等によ
り、ＴＦＴ１５のチャネル領域およびソース・ドレイン
領域となる多結晶シリコン層５６を１０〜２０ｎｍ程度
の膜厚で形成し、これをパターニングした後、ＴＦＴ１
５のソース・ドレイン領域の多結晶シリコン層５６およ
び図示しない周辺回路部の電源ラインコンタクト部の多
結晶シリコン層５６にＰ型不純物であるボロンをイオン
注入し、Ｐ型の高濃度不純物領域を形成する。これによ
り、ＴＦＴ１５のチャネル領域および電源（Ｖdd）ライ
ンの形成が完了する。なお、ゲートに対してドレイン領
域を離間させて形成したオフセット領域を設けると共
に、低濃度のＰ型領域をドレイン側に形成することによ
り、ドレイン電界を緩和させることができ、オン電流を
低下させずにオフ電流を低減することができる。多結晶
シリコン層５６は、メモリセル形成領域１１においてＴ
ＦＴ１５のゲート電極を構成する多結晶シリコン層４７
と接続される。この多結晶シリコン層５６は、メモリセ
ル形成領域１１において電源ラインとして用いられると
共に、図示しない周辺回路部の電源ラインコンタクト領
域まで引き出され、電源ラインコンタクト用開口部の底
部において、シリコン基体２１に形成されたＰ+ 型不純
物領域に直接接続される。Next, as shown in FIG. 12, a polycrystalline silicon layer 56 to be the channel region and the source / drain regions of the TFT 15 is formed with a film thickness of about 10 to 20 nm by CVD or the like, and after patterning this. , TFT1
5, boron as a P-type impurity is ion-implanted into the polycrystalline silicon layer 56 in the source / drain region and the polycrystalline silicon layer 56 in the power supply line contact portion of the peripheral circuit portion (not shown) to form a P-type high-concentration impurity region. To do. This completes the formation of the channel region of the TFT 15 and the power supply (Vdd) line. By providing an offset region formed by separating the drain region from the gate and forming a low-concentration P-type region on the drain side, the drain electric field can be relaxed and the on-current does not decrease. Further, the off current can be reduced. In the memory cell formation region 11, the polycrystalline silicon layer 56 is T
Polycrystalline silicon layer 47 forming the gate electrode of FT15
Connected with. This polycrystalline silicon layer 56 is used as a power supply line in the memory cell formation region 11 and is drawn out to a power supply line contact region of a peripheral circuit part (not shown) and is formed on the silicon substrate 21 at the bottom of the power supply line contact opening. Is directly connected to the formed P + -type impurity region.
【００３５】次に、図１３に示すように、第２の平坦化
絶縁膜としてのシリコン酸化膜５７を形成する。具体的
には、ＴＥＯＳとＯ3 ガスとを反応させてＢＰＳＧリフ
ロー膜を１５０〜３５０ｎｍ程度形成した後、８５０〜
９００°Ｃの温度でアニールし、リフローにより平坦化
させる。このようにして形成されたＯ3 ／ＴＥＯＳ／Ｂ
ＰＳＧリフロー膜は、比較的水分を多く含むものの、そ
の平坦性は極めて良好である。したがって、次の工程に
おける積層アルミニウム配線１７の形成を良好に行うこ
とができる。なお、上述したように、Ｏ3 ／ＴＥＯＳ／
ＢＰＳＧリフロー膜の代わりに、ＳＯＧ膜によって第２
の平坦化絶縁膜（シリコン酸化膜５７）を形成してもよ
い。また、ＳＯＧ塗布とエッチバック処理とを組合せて
形成してもよい。Next, as shown in FIG. 13, a silicon oxide film 57 as a second flattening insulating film is formed. Specifically, TEOS and O 3 gas are reacted to form a BPSG reflow film having a thickness of about 150 to 350 nm, and then 850 to 850.
Anneal at 900 ° C. and flatten by reflow. O 3 / TEOS / B formed in this way
Although the PSG reflow film contains a relatively large amount of water, its flatness is extremely good. Therefore, the laminated aluminum wiring 17 can be favorably formed in the next step. As described above, O 3 / TEOS /
A second SOG film instead of the BPSG reflow film
The flattening insulating film (silicon oxide film 57) may be formed. Further, it may be formed by combining SOG coating and etch back processing.
【００３６】次に、ビット線取り出し電極としてのポリ
サイド層４３とコンタクトをとるためのコンタクト孔５
８を形成する。そして、このコンタクト孔５８をバリア
メタル層及び密着層としてのチタン／チタンナイトライ
ド（Ｔｉ／ＴｉＮ）層６１等とタングステン層６２とか
らなるプラグで埋め込んだ後、バリアメタル層等として
のチタン／チタンナイトライド層６３とＣｕを含有する
アルミニウム層６４とを形成し、さらに反射防止層等と
してのチタンナイトライド層６５を形成した後、これら
をパターニングして、第１層目の積層アルミニウム配線
１７を形成する。こうして、図１に示したＳＲＡＭ装置
が出来上がる。さらにこの後、図示はしないが、層間絶
縁膜と第２層目の積層アルミニウム配線とを形成し、さ
らにプラズマＣＶＤ法によってオーバコート膜としての
シリコンナイトライド（ＳｉＮ）層を形成することによ
って全製造工程を終了する。Next, a contact hole 5 for making contact with the polycide layer 43 as a bit line extraction electrode.
8 is formed. Then, after filling the contact hole 58 with a plug composed of a titanium / titanium nitride (Ti / TiN) layer 61 or the like as a barrier metal layer and an adhesion layer and a tungsten layer 62, titanium / titanium as a barrier metal layer or the like. After forming a nitride layer 63 and an aluminum layer 64 containing Cu, and further forming a titanium nitride layer 65 as an antireflection layer or the like, these are patterned to form the first layer laminated aluminum wiring 17. Form. In this way, the SRAM device shown in FIG. 1 is completed. After that, although not shown, an interlayer insulating film and a second-layer laminated aluminum wiring are formed, and a silicon nitride (SiN) layer as an overcoat film is further formed by a plasma CVD method to complete manufacturing. Finish the process.
【００３７】図１４は、第１の平坦化絶縁膜（シリコン
酸化膜４５）を形成した後の平坦性について、この平坦
化絶縁膜をＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜で形成
した場合とＳｉＨ4 ／ＢＰＳＧリフロー膜で形成した場
合とで比較したデータを表すものである。なお、ここで
は、第１層目のポリサイド層２７と第２層目のポリサイ
ド層４３の合計段差を４００ｎｍに設定している。FIG. 14 shows the flatness after forming the first flattening insulating film (silicon oxide film 45) in the case where this flattening insulating film is formed of an O 3 / TEOS / BPSG reflow film and in the case of SiH 4. / Represents data compared with the case of forming with a / BPSG reflow film. Here, the total step difference between the first polycide layer 27 and the second polycide layer 43 is set to 400 nm.
【００３８】この図に示すように、Ｏ3 ／ＴＥＯＳ／Ｂ
ＰＳＧリフロー膜で形成した場合の最大凹凸は、メモリ
セル形成領域１１で０．１μｍ（１００ｎｍ）、メモリ
セル形成領域１１のエッジ部で０．２７μｍ、周辺回路
部で０．４μｍ程度となるのに対し、ＳｉＨ4 ／ＢＰＳ
Ｇリフロー膜で形成した場合の最大凹凸は、メモリセル
形成領域１１で０．２μｍ（１００ｎｍ）、メモリセル
形成領域１１のエッジ部で０．３４μｍ、周辺回路部で
０．４５μｍ程度と、全領域で大きくなる。しかし、メ
モリセル形成領域１１では、下地パターンが密であるこ
とから、０．２μｍ程度の平坦性が確保されており、そ
の後の工程でＴＦＴ１５等の負荷素子を形成する際に問
題になる値ではない。一方、周辺回路部では、第１層目
のポリサイド層２７と第２層目のポリサイド層４３とか
らなる積層配線パターンの配線間スペースは３μｍ程度
と大きいため、平坦性も悪くなるが、これは第２の平坦
化絶縁膜（シリコン酸化膜５７）を、平坦化性能に優れ
たＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜で形成すること
により解決される。As shown in this figure, O 3 / TEOS / B
The maximum unevenness when formed with the PSG reflow film is 0.1 μm (100 nm) in the memory cell formation region 11, 0.27 μm at the edge portion of the memory cell formation region 11, and about 0.4 μm in the peripheral circuit portion. On the other hand, SiH 4 / BPS
The maximum unevenness when formed by the G reflow film is 0.2 μm (100 nm) in the memory cell formation region 11, 0.34 μm at the edge portion of the memory cell formation region 11, and about 0.45 μm in the peripheral circuit portion. Grows in. However, since the underlying pattern is dense in the memory cell formation region 11, a flatness of about 0.2 μm is ensured, and a value that causes a problem when a load element such as the TFT 15 is formed in a subsequent process. Absent. On the other hand, in the peripheral circuit portion, since the inter-wiring space of the laminated wiring pattern including the first-layer polycide layer 27 and the second-layer polycide layer 43 is as large as about 3 μm, the flatness also deteriorates. This can be solved by forming the second flattening insulating film (silicon oxide film 57) with an O 3 / TEOS / BPSG reflow film having excellent flattening performance.
【００３９】次に本発明の他の実施例に係るＳＲＡＭ装
置について説明する。Next, an SRAM device according to another embodiment of the present invention will be described.
【００４０】このＳＲＡＭ装置は、図１５に示すよう
に、第２の平坦化絶縁膜の下側に水分ストッパ層として
のシリコン窒化膜（Ｓｉ3 Ｎ4 ）６８を形成ものであ
る。すなわち、多結晶シリコン層５６上に層間絶縁膜と
してのシリコン酸化膜（ＳｉＯ2）６７を形成すると共
に、このシリコン酸化膜６７とＯ3 ／ＴＥＯＳ／ＢＰＳ
Ｇリフロー膜としてのシリコン酸化膜５７との間に、水
分移動を阻止するシリコン窒化膜６８を挟み込んだもの
である。このような構造とすることにより、水分を多く
含むＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜（シリコン酸
化膜５７）からＴＦＴ１５への水分の影響をも除去する
ことができる。In this SRAM device, as shown in FIG. 15, a silicon nitride film (Si 3 N 4 ) 68 as a moisture stopper layer is formed below the second flattening insulating film. That is, a silicon oxide film (SiO 2 ) 67 as an interlayer insulating film is formed on the polycrystalline silicon layer 56, and the silicon oxide film 67 and O 3 / TEOS / BPS are formed.
A silicon nitride film 68 that blocks the movement of moisture is sandwiched between the silicon oxide film 57 as a G reflow film. With such a structure, the influence of moisture on the TFT 15 from the O 3 / TEOS / BPSG reflow film (silicon oxide film 57) containing a large amount of moisture can be removed.
【００４１】次に、このＳＲＡＭ装置の製造方法を説明
する。なお、本製造方法のうち後半工程以外は図３〜図
１２に示した製造工程と同様であるので、その説明は省
略する。Next, a method of manufacturing this SRAM device will be described. Since the manufacturing process is the same as the manufacturing process shown in FIGS. 3 to 12 except for the latter half of the manufacturing process, the description thereof will be omitted.
【００４２】このＳＲＡＭ装置は、図１２に示したよう
に、多結晶シリコン層５６によってＴＦＴ１５のチャネ
ル領域、ドレイン領域および電源（Ｖdd）ラインの形成
を完了したのち、図１６に示すように、シリコン酸化膜
６７を１００ｎｍ程度形成する。次に、減圧ＣＶＤによ
り、水分ストッパとしてのシリコン窒化膜６８を１０ｎ
ｍ程度形成する。そして、その上に第２の平坦化絶縁膜
としてのシリコン酸化膜５７を１５０〜４００ｎｍ程度
形成し、８５０〜９００°Ｃの温度でアニールしてリフ
ローにより平坦化させることで、Ｏ3 ／ＴＥＯＳ／ＢＰ
ＳＧリフロー膜を形成する。なお、このシリコン酸化膜
５７としては、上記実施例の場合と同様に、ＳＯＧ膜、
またはＳＯＧ塗布とエッチバックとの組合せで形成して
もよい。これ以降の工程は上記の実施例の場合と同様で
ある。こうして、図１５に示したようなＳＲＡＭ装置が
出来上がる。In this SRAM device, as shown in FIG. 12, after the formation of the channel region, the drain region and the power supply (Vdd) line of the TFT 15 is completed by the polycrystalline silicon layer 56, as shown in FIG. The oxide film 67 is formed to have a thickness of about 100 nm. Next, the silicon nitride film 68 as a moisture stopper is formed to a thickness of 10
Form about m. Then, a silicon oxide film 57 as a second flattening insulating film is formed thereon to have a thickness of about 150 to 400 nm, and is annealed at a temperature of 850 to 900 ° C. to be flattened by reflowing to obtain O 3 / TEOS / BP
An SG reflow film is formed. As the silicon oxide film 57, an SOG film,
Alternatively, it may be formed by a combination of SOG coating and etch back. Subsequent steps are the same as those in the above embodiment. Thus, the SRAM device as shown in FIG. 15 is completed.
【００４３】このように、本実施例では、水分を効果的
に阻止する膜として知られているシリコン窒化膜６８
を、水分含有量の多い第２の平坦化絶縁膜であるシリコ
ン酸化膜５７（Ｏ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜ま
たはＳＯＧ膜）の直下のみに形成するようにしたので、
ＴＦＴ１５や高抵抗素子からなる負荷素子の形成時にお
ける膜厚測定が可能になると共に、工程数の増大を最小
限に抑えつつＭＯＳＦＥＴ（ＮＭＯＳトランジスタ１
３，１４）やＴＦＴ１５を水分から防ぐことができる。
一方、ＭＯＳＦＥＴとＴＦＴ１５のＳｉチャネル層とシ
リコン酸化膜６７との間の界面準位を安定化するための
水素化処理（水素アニール）もシリコン窒化膜６８だけ
でよいので、金属配線を形成する前のコンタクト・ホー
ルを介して十分に水素化を行うことができ、負荷素子や
ＭＯＳＦＥＴの特性を安定にすることができる。As described above, in this embodiment, the silicon nitride film 68 which is known as a film that effectively blocks moisture.
Is formed only under the silicon oxide film 57 (O 3 / TEOS / BPSG reflow film or SOG film) which is the second flattening insulating film having a large water content.
It becomes possible to measure the film thickness when forming the load element including the TFT 15 and the high resistance element, and at the same time minimize the increase in the number of steps, the MOSFET (NMOS transistor 1
3, 14) and the TFT 15 can be protected from moisture.
On the other hand, hydrogenation treatment (hydrogen annealing) for stabilizing the interface state between the Si channel layer of the MOSFET 15 and the TFT 15 and the silicon oxide film 67 requires only the silicon nitride film 68. Hydrogenation can be sufficiently performed through the contact hole of, and the characteristics of the load element and MOSFET can be stabilized.
【００４４】なお、以上の各実施例ではＳＲＡＭ装置を
対象として説明したが、これに限るものではなく、基板
上に形成されたＭＯＳトランジスタと、その上方に形成
される負荷素子と、さらにその上方に形成される金属配
線層とを要素として含むメモリ素子であれば、本実施例
の構成を適用することが可能である。In each of the above embodiments, the SRAM device has been described as an object, but the present invention is not limited to this, and the MOS transistor formed on the substrate, the load element formed above it, and the upper part thereof. The configuration of this embodiment can be applied to any memory element including the metal wiring layer formed in the above.
【００４５】[0045]
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置およびその製造方法によれば、ドライバ用トラ
ンジスタおよびアクセス用トランジスタを覆う第１の平
坦化絶縁膜は、モノシラン（ＳｉＨ4 ）を主成分とする
ガス雰囲気中で形成された不純物含有リフロー膜として
形成するようにしたので、水分含有量が極めて小さく、
ドライバ用トランジスタ、アクセス用トランジスタおよ
び負荷素子に対する水分による悪影響が軽減される。こ
れにより、これらのトランジスタのホットキャリア劣化
等を防止することができ、デバイスの信頼性向上が可能
となる。一方、負荷素子を覆う第２の平坦化絶縁膜は極
めて平坦性のよいＯ3 ／ＴＥＯＳ／ＢＰＳＧリフロー膜
またはＳＯＧ膜で形成するようにしたので、金属配線層
形成に好都合である。また、従来のように水分阻止層を
多用することがないので、製造工程を増大させることも
ない。したがって、構造を単純化して工程数の増大を抑
えかつ製造を容易にしつつ、Ｏ3 ／ＴＥＯＳ／ＢＰＳＧ
リフロー膜またはＳＯＧ膜による水分の影響を最小限に
抑えることができるという効果がある。As described above, according to the semiconductor memory device and the method of manufacturing the same of the present invention, the first planarization insulating film covering the driver transistor and the access transistor is mainly made of monosilane (SiH 4 ). Since it is formed as an impurity-containing reflow film formed in a gas atmosphere as a component, the water content is extremely small,
The adverse effect of moisture on the driver transistor, the access transistor, and the load element is reduced. As a result, the hot carrier deterioration of these transistors can be prevented, and the reliability of the device can be improved. On the other hand, the second flattening insulating film covering the load element is formed of an O 3 / TEOS / BPSG reflow film or SOG film having extremely good flatness, which is convenient for forming a metal wiring layer. Further, unlike the conventional case, the moisture blocking layer is not frequently used, so that the manufacturing process is not increased. Therefore, while simplifying the structure, suppressing the increase in the number of steps and facilitating the manufacturing, the O 3 / TEOS / BPSG
There is an effect that the influence of moisture due to the reflow film or the SOG film can be minimized.
【００４６】特に、請求項２，３，７，８のいずれか１
に記載の半導体メモリ装置、または請求項１４もしくは
１５に記載の半導体メモリ装置の製造方法によれば、負
荷素子と前記第２の平坦化絶縁膜との間に、さらに水分
阻止層を形成するようにしたので、水分含有量が比較的
大きい第２の平坦化絶縁膜から受ける水分の影響をも排
除することができ、素子の寿命と信頼性をより一層高め
ることができるという効果がある。また、第２の平坦化
絶縁膜の下層にのみ水分阻止層を形成したので、ＴＦＴ
や高抵抗素子等の負荷素子を形成する際の負荷素子の形
成時における膜厚測定も可能となる。さらに、ドライバ
用およびアクセス用トランジスタおよび負荷素子とシリ
コン酸化膜との間の界面準位を安定化するための水素化
処理（水素アニール）も水分阻止膜（シリコン窒化膜）
だけでよいので、金属配線層を形成する前のコンタクト
・ホールを介して十分に水素化を行うことができ、負荷
素子やＭＯＳＦＥＴの特性を安定にすることができると
いう効果もある。In particular, any one of claims 2, 3, 7 and 8
According to the method of manufacturing a semiconductor memory device according to claim 14 or the method of manufacturing a semiconductor memory device according to claim 14 or 15, a moisture blocking layer is further formed between the load element and the second planarization insulating film. Therefore, it is possible to eliminate the influence of moisture from the second planarization insulating film having a relatively large moisture content, and it is possible to further improve the life and reliability of the device. Further, since the moisture blocking layer is formed only under the second planarization insulating film, the TFT
It is also possible to measure the film thickness when forming a load element such as a high resistance element or a high resistance element. Further, the hydrogenation treatment (hydrogen annealing) for stabilizing the interface state between the driver and access transistors and the load element and the silicon oxide film is also a moisture blocking film (silicon nitride film).
Since it is sufficient, hydrogenation can be sufficiently performed through the contact hole before the metal wiring layer is formed, and the characteristics of the load element and MOSFET can be stabilized.
【図１】本発明の一実施例に係るＳＲＡＭ装置を表す側
断面図である。FIG. 1 is a side sectional view showing an SRAM device according to an embodiment of the present invention.
【図２】このＳＲＡＭ装置の回路構成を表す回路図であ
る。FIG. 2 is a circuit diagram showing a circuit configuration of this SRAM device.
【図３】図１のＳＲＡＭ装置の製造方法の最初の工程を
説明するための側断面図である。FIG. 3 is a side sectional view for explaining the first step of the method for manufacturing the SRAM device of FIG.
【図４】図３に続く工程を説明するための側断面図であ
る。FIG. 4 is a side sectional view for explaining a step following FIG.
【図５】図４に続く工程を説明するための側断面図であ
る。FIG. 5 is a side sectional view for explaining a step following FIG.
【図６】図５に続く工程を説明するための側断面図であ
る。FIG. 6 is a side sectional view for explaining a step following FIG.
【図７】図６に続く工程を説明するための側断面図であ
る。7 is a side sectional view for explaining a step following FIG.
【図８】図７に続く工程を説明するための側断面図であ
る。FIG. 8 is a side sectional view for explaining a step following FIG.
【図９】図８に続く工程を説明するための側断面図であ
る。FIG. 9 is a side sectional view for explaining a step following FIG.
【図１０】図９に続く工程を説明するための側断面図で
ある。FIG. 10 is a side sectional view for explaining a step following FIG.
【図１１】図１０に続く工程を説明するための側断面図
である。11 is a side sectional view for explaining a step following FIG.
【図１２】図１１に続く工程を説明するための側断面図
である。FIG. 12 is a side sectional view for explaining a step following FIG.
【図１３】図１２に続く工程を説明するための側断面図
である。FIG. 13 is a side sectional view for explaining a step following FIG.
【図１４】第１の平坦化絶縁膜形成後の平坦性につい
て、その平坦化絶縁膜の形成方法による比較データを表
す説明図である。FIG. 14 is an explanatory diagram showing, for the flatness after the formation of the first planarization insulating film, comparative data according to the method for forming the planarization insulating film.
【図１５】本発明の他の実施例に係るＳＲＡＭ装置を表
す側断面図である。FIG. 15 is a side sectional view illustrating an SRAM device according to another embodiment of the present invention.
【図１６】図１５に示したＳＲＡＭ装置の製造工程の一
部を説明するための側断面図である。16 is a side sectional view for explaining a part of the manufacturing process of the SRAM device shown in FIG.
【図１７】従来の半導体メモリ装置の概略構造の一例を
表す図である。FIG. 17 is a diagram illustrating an example of a schematic structure of a conventional semiconductor memory device.
１１ メモリセル形成領域
１３ ＮＭＯＳトランジスタ（アクセス用ＭＯＳトラン
ジスタ）
１４ ＮＭＯＳトランジスタ（ドライバ用ＭＯＳトラン
ジスタ）
１５ ＴＦＴ（負荷用薄膜トランジスタ）
１７ 積層アルミニウム配線層
２１ シリコン基体
２２ シリコン酸化膜（素子分離膜）
２３ Ｐ型ウェル領域
２４ シリコン酸化膜（ゲート絶縁膜）
２７ ポリサイド層（ＮＭＯＳトランジスタ１３，１４
のゲート電極層）
２９ Ｎ- 型不純物領域
３６ Ｎ+ 型不純物領域（ソース・ドレイン領域）
３８ シリコン酸化膜
４３ ポリサイド層（ビット線，Ｖssライン)
４５ シリコン酸化膜（第１の平坦化絶縁膜：ＳｉＨ4
／ＢＰＳＧリフロー膜）
４６ シェアード・コンタクト用開口部
４７ 多結晶シリコン層（ＴＦＴ１５のゲート電極層）
５２ シリコン酸化膜（ＴＦＴ１５のゲート絶縁膜）
５６ 多結晶シリコン層（ＴＦＴ１５のチャネル，ドレ
イン，Ｖddライン）
５７ シリコン酸化膜（第２の平坦化絶縁膜：Ｏ3 ／Ｔ
ＥＯＳ／ＢＰＳＧリフロー膜またはＳＯＧ膜）
６７ シリコン酸化膜（ＳｉＯ2 膜）
６８ シリコン窒化膜（水分阻止層：Ｓｉ3 Ｎ4 膜）11 memory cell forming region 13 NMOS transistor (access MOS transistor) 14 NMOS transistor (driver MOS transistor) 15 TFT (load thin film transistor) 17 laminated aluminum wiring layer 21 silicon substrate 22 silicon oxide film (element isolation film) 23 P type Well region 24 Silicon oxide film (gate insulating film) 27 Polycide layer (NMOS transistors 13 and 14)
Gate electrode layer) 29 N - type impurity region 36 N + type impurity region (source / drain region) 38 Silicon oxide film 43 Polycide layer (bit line, Vss line) 45 Silicon oxide film (first planarization insulating film: SiH 4
/ BPSG reflow film) 46 Shared contact opening 47 Polycrystalline silicon layer (gate electrode layer of TFT15) 52 Silicon oxide film (gate insulating film of TFT15) 56 Polycrystalline silicon layer (channel, drain, Vdd line of TFT15) 57 Silicon oxide film (second planarization insulating film: O 3 / T
EOS / BPSG reflow film or SOG film) 67 Silicon oxide film (SiO 2 film) 68 Silicon nitride film (water blocking layer: Si 3 N 4 film)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒川 敦雄 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 ラファエル・ライネス 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平６−204433（ＪＰ，Ａ) 特開 平６−85198（ＪＰ，Ａ) 特開 平５−13719（ＪＰ，Ａ) 特開 平６−244131（ＪＰ，Ａ) 特開 平６−188242（ＪＰ，Ａ) 特開 平８−293561（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/11 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Atsuro Kurokawa 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo Within Sony Corporation (72) Rafael Reinez 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo No. Sony Corporation (56) Reference JP-A-6-204433 (JP, A) JP-A-6-85198 (JP, A) JP-A-5-13719 (JP, A) JP-A-6-244131 (JP, A) JP-A-6-188242 (JP, A) JP-A-8-293561 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 27/11
Claims (15)
ランジスタおよび一対のアクセス用トランジスタと、 ドライバ用トランジスタおよびアクセス用トランジスタ
を覆うように形成された層間絶縁膜であって、モノシラ
ン（ＳｉＨ4 ）を主成分とするガス雰囲気中で形成され
た不純物含有リフロー膜からなる第１の平坦化絶縁膜
と、 この第１の平坦化絶縁膜の上に形成された一対の負荷素
子と、 前記負荷素子を覆うように形成された層間絶縁膜であっ
て、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）
をオゾン（Ｏ3 ）ガス雰囲気中で反応させて形成された
不純物含有リフロー膜からなる第２の平坦化絶縁膜と、 この第２の平坦化絶縁膜の上に形成された金属配線層と
を備えたことを特徴とする半導体メモリ装置。1. A pair of driver transistors and a pair of access transistors formed on a substrate, and an interlayer insulating film formed so as to cover the driver transistor and the access transistor, the monosilane (SiH 4 ) A first flattening insulating film made of an impurity-containing reflow film formed in a gas atmosphere containing as a main component, a pair of load elements formed on the first flattening insulating film, and the load element Which is an interlayer insulating film formed so as to cover the TEOS (tetra-ethyl-ortho-silicate)
And a metal wiring layer formed on the second flattening insulating film, the second flattening insulating film being an impurity-containing reflow film formed by reacting the same in an ozone (O 3 ) gas atmosphere. A semiconductor memory device characterized by comprising.
化絶縁膜との間に形成された水分阻止層を備えたことを
特徴とする請求項１記載の半導体メモリ装置。2. The semiconductor memory device according to claim 1, further comprising a moisture blocking layer formed between the load element and the second planarization insulating film.
3 Ｎ4 ）であることを特徴とする請求項２記載の半導体
メモリ装置。3. The moisture blocking layer is a silicon nitride film (Si
The semiconductor memory device according to claim 2, wherein the semiconductor memory device is 3 N 4 ).
ロンを不純物として含有するリフロー膜であることを特
徴とする請求項１記載の半導体メモリ装置。4. The semiconductor memory device according to claim 1, wherein the first planarization insulating film is a reflow film containing phosphorus and boron as impurities.
ロンを不純物として含有するリフロー膜であることを特
徴とする請求項１記載の半導体メモリ装置。5. The semiconductor memory device according to claim 1, wherein the second planarization insulating film is a reflow film containing phosphorus and boron as impurities.
ランジスタおよび一対のアクセス用トランジスタと、 ドライバ用トランジスタおよびアクセス用トランジスタ
を覆うように形成された層間絶縁膜であって、モノシラ
ン（ＳｉＨ4 ）を主成分とするガス雰囲気中で形成され
た不純物含有リフロー膜からなる第１の平坦化絶縁膜
と、 この第１の平坦化絶縁膜の上に形成された一対の負荷素
子と、 前記負荷素子を覆うように形成された層間絶縁膜であっ
て、ＳＯＧ（スピン・オン・グラス）塗布により形成さ
れた第２の平坦化絶縁膜と、 この第２の平坦化絶縁膜の上に形成された金属配線層と
を備えたことを特徴とする半導体メモリ装置。6. A pair of driver transistors and a pair of access transistors formed on a substrate, and an interlayer insulating film formed so as to cover the driver transistor and the access transistor, the monosilane (SiH 4 ) A first flattening insulating film made of an impurity-containing reflow film formed in a gas atmosphere containing as a main component, a pair of load elements formed on the first flattening insulating film, and the load element Which is an interlayer insulating film formed so as to cover the second flattening insulating film formed by SOG (spin-on-glass) coating, and formed on the second flattening insulating film. A semiconductor memory device comprising a metal wiring layer.
化絶縁膜との間に形成された水分阻止層を備えたことを
特徴とする請求項６記載の半導体メモリ装置。7. The semiconductor memory device according to claim 6, further comprising a moisture blocking layer formed between the load element and the second planarization insulating film.
3 Ｎ4 ）であることを特徴とする請求項７記載の半導体
メモリ装置。8. The moisture blocking layer is a silicon nitride film (Si
The semiconductor memory device according to claim 7, wherein the semiconductor memory device is 3 N 4 ).
ロンを不純物として含有するリフロー膜であることを特
徴とする請求項６記載の半導体メモリ装置。9. The semiconductor memory device according to claim 6, wherein the first planarization insulating film is a reflow film containing phosphorus and boron as impurities.
タおよび一対のアクセス用トランジスタを形成する工程
と、 ドライバ用トランジスタおよびアクセス用トランジスタ
を覆うように、モノシラン（ＳｉＨ4 ）を主成分とする
ガス雰囲気中において、不純物を含有する第１の層間絶
縁膜を形成する工程と、 この第１の層間絶縁膜を熱処理してリフローにより平坦
化する工程と、 平坦化された第１の層間絶縁膜の上に一対の負荷素子を
形成する工程と、 この負荷素子を覆うように、ＴＥＯＳ（テトラ・エチル
・オルソ・シリケート）をオゾン（Ｏ3 ）ガス雰囲気中
で反応させて、不純物を含有する第２の層間絶縁膜を形
成する工程と、 この第２の層間絶縁膜を熱処理してリフローにより平坦
化する工程と、 平坦化された第２の層間絶縁膜の上に金属配線層を形成
する工程とを含むことを特徴とする半導体メモリ装置の
製造方法。10. A step of forming a pair of driver transistors and a pair of access transistors on a substrate, and a gas atmosphere containing monosilane (SiH 4 ) as a main component so as to cover the driver transistors and the access transistors. A step of forming a first interlayer insulating film containing impurities, a step of heat-treating the first interlayer insulating film to flatten it by reflow, and a step of forming a first interlayer insulating film on the flattened first interlayer insulating film. A step of forming a pair of load elements, and TEOS (tetra-ethyl-ortho-silicate) being reacted in an ozone (O 3 ) gas atmosphere so as to cover the load elements, and a second interlayer containing impurities. A step of forming an insulating film, a step of heat-treating the second interlayer insulating film to planarize it by reflow, and a step of forming the planarized second interlayer insulating film. And a step of forming a metal wiring layer thereon.
２の平坦化絶縁膜を形成する工程との間に、さらに、水
分阻止層を形成する工程を含むことを特徴とする請求項
１０記載の半導体メモリ装置の製造方法。11. The method according to claim 10, further comprising a step of forming a water blocking layer between the step of forming the load element and the step of forming the second planarization insulating film. Of manufacturing a semiconductor memory device of.
（Ｓｉ3 Ｎ4 ）を形成することを特徴とする請求項１１
記載の半導体メモリ装置の製造方法。12. The silicon nitride film (Si 3 N 4 ) is formed as the moisture blocking layer.
A method for manufacturing the semiconductor memory device described.
タおよび一対のアクセス用トランジスタを形成する工程
と、 ドライバ用トランジスタおよびアクセス用トランジスタ
を覆うように、モノシラン（ＳｉＨ4 ）を主成分とする
ガス雰囲気中において、不純物を含有する第１の層間絶
縁膜を形成する工程と、 この第１の層間絶縁膜を熱処理してリフローにより平坦
化する工程と、 平坦化された第１の層間絶縁膜の上に一対の負荷素子を
形成する工程と、 この負荷素子を覆うように、ＳＯＧ（スピン・オン・グ
ラス）塗布により第２の平坦化絶縁膜を形成する工程
と、 平坦化された第２の層間絶縁膜の上に金属配線層を形成
する工程とを含むことを特徴とする半導体メモリ装置の
製造方法。13. A step of forming a pair of driver transistors and a pair of access transistors on a substrate, and a gas atmosphere containing monosilane (SiH 4 ) as a main component so as to cover the driver transistors and the access transistors. A step of forming a first interlayer insulating film containing impurities, a step of heat-treating the first interlayer insulating film to flatten it by reflow, and a step of forming a first interlayer insulating film on the flattened first interlayer insulating film. A step of forming a pair of load elements, a step of forming a second flattening insulating film by SOG (spin on glass) coating so as to cover the load elements, and a step of flattening the second interlayer insulation film. A step of forming a metal wiring layer on the film, the method of manufacturing a semiconductor memory device.
２の平坦化絶縁膜を形成する工程との間に、さらに、水
分阻止層を形成する工程を含むことを特徴とする請求項
１３記載の半導体メモリ装置の製造方法。14. The method according to claim 13, further comprising a step of forming a water blocking layer between the step of forming the load element and the step of forming the second planarization insulating film. Of manufacturing a semiconductor memory device of.
（Ｓｉ3 Ｎ4 ）を形成することを特徴とする請求項１４
記載の半導体メモリ装置の製造方法。15. The silicon nitride film (Si 3 N 4 ) is formed as the moisture blocking layer.
A method for manufacturing the semiconductor memory device described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12293895A JP3470325B2 (en) | 1995-04-25 | 1995-04-25 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12293895A JP3470325B2 (en) | 1995-04-25 | 1995-04-25 | Semiconductor memory device and method of manufacturing the same |
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| Publication Number | Publication Date |
|---|---|
| JPH08293559A JPH08293559A (en) | 1996-11-05 |
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1995
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| JPH08293559A (en) | 1996-11-05 |
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