JP3458893B2 - Line switching device and line switching method - Google Patents
Line switching device and line switching methodInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、回線切り替え器及
び回線切り替え方法に関し、特に現用回線の劣化により
予備回線へ切り替える際の位相変動を抑制することで、
ＰＬＬ回路の同期はずれを防止し、回線切り替えを速や
かに行うことのできる回線切り替え器及び回線切り替え
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a line switch and a line switching method, and more particularly, by suppressing a phase fluctuation when switching to a protection line due to deterioration of a working line,
The present invention relates to a line switching device and a line switching method capable of preventing loss of synchronization of a PLL circuit and quickly switching lines.
【０００２】[0002]
【従来の技術】従来の回線切り替え器を用いたものとし
て、例えば、無線伝送システムがある。この無線伝送シ
ステムにおいては、無線回線のフェージング対策用とし
て現用Ｎ回線（Ｎ≧１）に対して予備回線を１回線設け
ている。フェージング等により現用回線の無線区間にお
ける回線品質が劣化した場合においても、一定の通信を
確保するために予備回線に切り替える機能を有して構成
されるものが知られている。2. Description of the Related Art As an example using a conventional line switch, there is a wireless transmission system. In this wireless transmission system, one protection line is provided for the working N lines (N ≧ 1) as a countermeasure against fading of the wireless line. It is known that even if the line quality in the wireless section of the working line deteriorates due to fading or the like, it is configured to have a function of switching to the backup line in order to secure a certain level of communication.
【０００３】この予備回線は、通常状態ではパイロット
信号により回線状態を監視され、現用回線の劣化時にお
いては、劣化した現用回線信号を伝送するものである。
従って、回線切り替え器は、パイロット信号から現用回
線信号への切り替え時における位相調整を行うＰＬＬ(P
hase Looked Loop) 回路を有して構成される。In the normal state, the line state is monitored by the pilot signal in the normal state, and when the working line is deteriorated, the deteriorated working line signal is transmitted.
Therefore, the line switch is a PLL (P-P) that performs phase adjustment when switching from the pilot signal to the working line signal.
hase Looked Loop) circuit.
【０００４】このＰＬＬ回路においては、入力されたク
ロックを分周器で位相比較回路にて必要な周波数に分周
し、同様に電圧制御発振回路から出力されたクロックも
分周器で位相比較回路にて必要な周波数に分周する。位
相比較回路では、分周されたクロック同士の位相比較を
行い、入力クロックに同期した伝送クロックを生成す
る。この生成された伝送クロックを用いて予備回線の信
号を伝送する。In this PLL circuit, the frequency of the input clock is divided by the frequency divider into the required frequency in the phase comparator, and the clock output from the voltage controlled oscillator circuit is also divided in the phase comparator by the frequency divider. Divide to the required frequency at. The phase comparison circuit compares the phases of the divided clocks with each other to generate a transmission clock synchronized with the input clock. A signal on the protection line is transmitted using the generated transmission clock.
【０００５】無線回線の劣化時に伝送信号をパイロット
信号から現用回線信号に切り替える場合には、ＰＬＬ回
路への入力クロックもパイロット信号のクロックから現
用回線信号クロックへと切り替えて伝送クロックを生成
するものである。When the transmission signal is switched from the pilot signal to the working line signal when the wireless line is deteriorated, the input clock to the PLL circuit is also switched from the pilot signal clock to the working line signal clock to generate the transmission clock. is there.
【０００６】図９は、従来の回線切り替え器の構成を示
すブロック図である。図９に示される従来の回線切り替
え器３００は、パイロット信号生成回路３０１と、選択
データ出力回路３０２と、制御回路３０３と、Ｌ分周回
路３０４と、位相比較回路３０５と、ループフィルタ回
路３０６と、電圧制御発振回路３０７と、Ｍ分周回路３
０８と、選択クロック出力回路３０９と、を有して構成
される。FIG. 9 is a block diagram showing the structure of a conventional line switch. The conventional line switch 300 shown in FIG. 9 includes a pilot signal generation circuit 301, a selection data output circuit 302, a control circuit 303, an L frequency dividing circuit 304, a phase comparison circuit 305, and a loop filter circuit 306. , The voltage controlled oscillator circuit 307 and the M divider circuit 3
08 and a selection clock output circuit 309.
【０００７】図１０は、図９に示される従来の回線切り
替え器３００における回線切り替えを示すタイミングチ
ャートである。図１０において、位相比較回路３０５に
は、選択クロック出力回路３０９から出力された選択ク
ロックｃをＬ分周回路３０４で８分周したＬ分周回路ク
ロックｅと、電圧制御発振回路３０７から出力される電
圧制御発振回路クロックｄをＭ分周回路３０８で４分周
したＭ分周回路クロックｆとが入力される。この入力さ
れたＬ分周回路クロックｅとＭ分周回路クロックｆとの
位相差は、ｔ２’−ｔ１’の位相差となり、この位相比
較回路３０５からの位相比較結果ｇはｔ１’〜ｔ３’間
において、ハイレベル（Ｈ）とロウレベル（Ｌ）とのデ
ューティ比が５０％に等しい状態で同期している様子が
示されている。FIG. 10 is a timing chart showing line switching in the conventional line switch 300 shown in FIG. In FIG. 10, to the phase comparison circuit 305, the selected clock c output from the selected clock output circuit 309 is divided by 8 by the L division circuit 304, and an L division circuit clock e is output from the voltage controlled oscillation circuit 307. The voltage-controlled oscillator circuit clock d is divided by 4 by the M divider circuit 308 and the M divider circuit clock f is input. The phase difference between the input L frequency dividing circuit clock e and the input M frequency dividing circuit clock f becomes a phase difference of t2′−t1 ′, and the phase comparison result g from the phase comparing circuit 305 is t1 ′ to t3 ′. In the meantime, it is shown that the high level (H) and the low level (L) are synchronized in a state where the duty ratio is equal to 50%.
【０００８】一方、図１１は、現用第１回線信号の無線
区間が劣化し、予備回線に現用第１回線信号を伝送する
ため、制御回路３０３からの制御信号ｉに基づいてパイ
ロット信号から現用第１回線信号に切り替えた場合を示
すタイミングチャートである。図１１に示されるよう
に、現用第１回線信号の無線区間の劣化により、時刻ｔ
ａ’’において制御回路３０３からの制御信号ｉに基づ
いて現用第１回線を選択する。選択クロック出力回路３
０９は、現在選択しているクロックをパイロット信号ク
ロックａから現用第１回線クロックｂに切り替えてＬ分
周回路３０４に送出する。Ｌ分周回路３０４では、切り
替えられた選択クロックｃを８分周してＬ分周回路クロ
ックｅとして出力する。この時のＬ分周回路クロックｅ
とＭ分周回路クロックｆとの位相差は、ｔｂ’’−ｔ
ｃ’’の位相差となり、位相比較結果ｇはｔｂ’’〜ｔ
ｄ’’間において、ハイレベル（Ｈ）とロウレベル
（Ｌ）とのデューティ比が６９％となり、ループフィル
タ回路３０６で高周波成分がカットされて制御信号ｉの
電圧が上昇することにより、電圧制御発振回路３０７か
ら出力される電圧制御発振回路クロックｄのクロック周
波数が上昇する。Ｍ分周回路３０８で生成したＭ分周回
路クロックｆのクロック周波数も上昇するので、Ｌ分周
回路３０４のＬ分周回路クロックｅとの位相差が変化
し、ＰＬＬ回路の動作として図１０の位相関係になるよ
うな回路動作が行われる。On the other hand, in FIG. 11, since the wireless section of the working first line signal is deteriorated and the working first line signal is transmitted to the protection line, the pilot signal is changed from the working signal to the working line signal based on the control signal i from the control circuit 303. It is a timing chart which shows the case where it switched to 1 line signal. As shown in FIG. 11, at time t due to deterioration of the wireless section of the working first line signal.
In a '', the working first line is selected based on the control signal i from the control circuit 303. Selected clock output circuit 3
09 switches the currently selected clock from the pilot signal clock a to the working first line clock b and sends it to the L frequency dividing circuit 304. The L frequency dividing circuit 304 frequency-divides the switched selected clock c by 8 and outputs it as an L frequency dividing circuit clock e. L divider clock e at this time
And the phase difference between the M frequency divider circuit clock f is tb ″ −t
The phase difference is c ″, and the phase comparison result g is tb ″ to t.
During d '', the duty ratio between the high level (H) and the low level (L) becomes 69%, the high frequency component is cut by the loop filter circuit 306, and the voltage of the control signal i rises, so that the voltage controlled oscillation is generated. The clock frequency of the voltage controlled oscillator circuit clock d output from the circuit 307 increases. Since the clock frequency of the M frequency dividing circuit clock f generated by the M frequency dividing circuit 308 also rises, the phase difference between the L frequency dividing circuit 304 and the L frequency dividing circuit clock e changes, and the operation of the PLL circuit shown in FIG. The circuit operation is performed so as to have a phase relationship.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上記従
来例に示される回線切り替え器においては、以下に示さ
れるような問題点がある。However, the line switch shown in the above-mentioned conventional example has the following problems.
【００１０】第１の問題点は、無線区間の劣化による予
備回線の切り替えが発生した場合、パイロット信号クロ
ックａと現用第１回線クロックｂとの位相差によっては
ＰＬＬ回路の位相変動が大きくなるという問題がある。The first problem is that, when switching of the protection line occurs due to deterioration of the wireless section, the phase variation of the PLL circuit becomes large depending on the phase difference between the pilot signal clock a and the working first line clock b. There's a problem.
【００１１】この理由は、パイロット信号クロックａと
現用回線信号との位相差は、無線装置内部において同一
クロックを使用していたとしても各現用回線によって遅
延が異なるためである。ここでパイロット信号クロック
ａと現用第１回線クロックｂとの位相差が、それぞれπ
／２、π、３π／２となる場合で、時刻ｔａ’’におい
て制御回路３０３からの制御信号ｉに基づいてパイロッ
ト信号クロックａから現用第１回線クロックｂに切り替
えた場合の位相変動量を図１１、図１２、図１３を参照
しながら説明する。The reason is that the phase difference between the pilot signal clock a and the working line signal is different depending on each working line even if the same clock is used inside the radio equipment. Here, the phase difference between the pilot signal clock a and the working first line clock b is π
/ 2, π, 3π / 2, the phase fluctuation amount when the pilot signal clock a is switched to the working first line clock b based on the control signal i from the control circuit 303 at time ta ″ This will be described with reference to FIGS. 11, 12, and 13.
【００１２】（１）位相差π／２の場合
図１１には、上述されるように、パイロット信号クロッ
クａと現用第１回線クロックｂとの位相差がθｐｈ１＝
π／２となる場合のタイミングチャートが示されてい
る。この場合、切り替え後に位相比較回路３０５から出
力される位相比較結果ｇのハイレベル（Ｈ）とロウレベ
ル（Ｌ）とのデューティ比は６９％となる。(1) Case of Phase Difference π / 2 In FIG. 11, the phase difference between the pilot signal clock a and the first working line clock b is θph1 =, as described above.
A timing chart for the case of π / 2 is shown. In this case, the duty ratio between the high level (H) and the low level (L) of the phase comparison result g output from the phase comparison circuit 305 after switching is 69%.
【００１３】（２）位相差πの場合
図１２には、パイロット信号クロックａと現用第１回線
クロックｂとの位相差がθｐｈ２＝πとなる場合のタイ
ミングチャートが示されている。この場合、切り替え後
に位相比較回路３０５から出力される位相比較結果ｇの
ハイレベル（Ｈ）とロウレベル（Ｌ）とのデューティ比
は６２％となる。(2) Case of Phase Difference π FIG. 12 shows a timing chart when the phase difference between the pilot signal clock a and the first working line clock b is θph2 = π. In this case, the duty ratio between the high level (H) and the low level (L) of the phase comparison result g output from the phase comparison circuit 305 after switching is 62%.
【００１４】（３）位相差３π／２の場合
図１３は、パイロット信号クロックａと現用第１回線ク
ロックｂとの位相差がθｐｈ３＝３となる場合のタイミ
ングチャートが示されている。この場合、切り替え後に
位相比較回路３０５から出力される位相比較結果ｇのハ
イレベル（Ｈ）とロウレベル（Ｌ）とのデューティ比は
５６％となる。(3) Case of Phase Difference 3π / 2 FIG. 13 shows a timing chart when the phase difference between the pilot signal clock a and the working first line clock b is θph3 = 3. In this case, the duty ratio between the high level (H) and the low level (L) of the phase comparison result g output from the phase comparison circuit 305 after switching is 56%.
【００１５】図１４は、上記結果をまとめて、パイロッ
ト信号クロックａと現用第１回線クロックｂとの位相差
と位相比較結果ｇのハイレベル（Ｈ）とロウレベル
（Ｌ）とのデューティ比とが示されている。このグラフ
より、２つのクロックの位相差が小さいほど位相比較結
果ｇのデューティ比が大きくなる。すなわち、位相変動
量が大きくなる。このため、位相差が小さい時に切り替
えが発生すると大きな位相変動を生じ、ＰＬＬ回路の同
期はずれが生じるという問題がある。FIG. 14 summarizes the above results and shows the phase difference between the pilot signal clock a and the working first line clock b and the duty ratio between the high level (H) and the low level (L) of the phase comparison result g. It is shown. From this graph, the smaller the phase difference between the two clocks, the larger the duty ratio of the phase comparison result g. That is, the amount of phase fluctuation increases. For this reason, if switching occurs when the phase difference is small, a large phase fluctuation occurs, and there is a problem that the PLL circuit is out of synchronization.
【００１６】このような問題点を回避するために従来で
は、ＰＬＬ回路のロックレンジ（同期保持範囲）やキャ
プチャレンジ（周波数引き込み範囲）を送信切替器＜変
調器＜復調器となるようなＰＬＬ回路のパラメータを採
用してきた。In order to avoid such a problem, conventionally, a PLL circuit in which the lock range (synchronization holding range) and the capture range (frequency pull-in range) of the PLL circuit are set to transmission switch <modulator <demodulator Parameters have been adopted.
【００１７】しかし、変調器や復調器のロックレンジや
キャプチャレンジを広げると、無線区間の伝送特性の劣
化や出力信号におけるジッタの増加が生じるため、あま
り大きく広げることができなかった。However, if the lock range or the capture range of the modulator or demodulator is widened, the transmission characteristics of the wireless section are deteriorated and the jitter in the output signal is increased.
【００１８】第２の問題点は、復調器のＰＬＬ同期はず
れが発生した場合に不要なアラームが発生することであ
る。その理由は、復調器のＰＬＬクロック同期はずれが
発生する時に、無線フレーム同期はずれ等のアラームが
発生し、復調器のＰＬＬクロック同期確立後にアラーム
が復旧する。しかし、このアラームは、無線回線の回線
品質劣化により発生したアラームではなく、ＰＬＬクロ
ックの同期はずれによって発生したアラームだからであ
る。The second problem is that an unnecessary alarm is generated when the PLL synchronization loss of the demodulator occurs. The reason is that when the PLL clock synchronization of the demodulator is lost, an alarm such as radio frame synchronization loss is generated, and the alarm is recovered after the PLL clock synchronization of the demodulator is established. However, this alarm is not an alarm caused by deterioration of the line quality of the wireless line but an alarm caused by loss of synchronization of the PLL clock.
【００１９】本発明は、上記各問題点に鑑みて成された
ものであり、通常状態時のパイロット信号クロックと現
用回線信号クロックとの位相差を検出して現用回線の位
相を制御することで、現用回線の回線劣化時に予備回線
の信号をパイロット信号から現用回線信号に切り替える
際のＰＬＬ回路の位相変動を小さくすることでＰＬＬ回
路のクロック同期はずれを防止する回線切り替え器及び
回線切り替え方法を提供することを目的とする。The present invention has been made in view of the above problems, and controls the phase of the working line by detecting the phase difference between the pilot signal clock and the working line signal clock in the normal state. Provided are a line switching device and a line switching method for preventing loss of clock synchronization of the PLL circuit by reducing the phase fluctuation of the PLL circuit when switching the signal of the protection line from the pilot signal to the working line signal when the line of the working line deteriorates. The purpose is to do.
【００２０】[0020]
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、複数の現用回線に対して予
備回線を備える無線伝送システムの回線切り替え器にお
いて、予備回線の回線品質を監視するパイロット信号を
生成し、該パイロット信号と共にパイロット信号クロッ
クを出力するパイロット信号生成回路と、パイロット信
号または現用回線による現用回線信号のいずれを予備回
線に出力するかを制御する制御信号を出力する制御回路
と、制御信号に基づいてパイロット信号または現用回線
信号のいずれかを選択して出力する選択出力回路と、パ
イロット信号クロック及び現用回線の現用回線信号クロ
ックとが入力され、該入力された各々のクロックの位相
差を検出して位相制御信号を出力する位相差検出回路
と、位相制御信号に基づいて現用回線信号クロックの位
相を調節し、該調節された現用回線信号クロックとパイ
ロット信号クロックとのいずれかを制御信号に基づいて
選択し、選択クロックとして出力する選択クロック制御
回路と、選択クロック制御回路から出力される選択クロ
ック信号の位相を同期させて位相同期信号を出力する位
相同期回路と、を有して構成されることを特徴とする。In order to solve the above-mentioned problems, the invention according to claim 1 is a line switching device of a wireless transmission system having a protection line for a plurality of working lines. For generating a pilot signal for monitoring the pilot signal and outputting a pilot signal clock together with the pilot signal, and a control signal for controlling whether to output the pilot signal or the working line signal by the working line to the protection line Control circuit, a selection output circuit for selecting and outputting either a pilot signal or a working line signal based on the control signal, a pilot signal clock and a working line signal clock for the working line are inputted, and the inputted A phase difference detection circuit that detects the phase difference of each clock and outputs a phase control signal. A selected clock control circuit that adjusts the phase of the working line signal clock based on the control signal, selects one of the adjusted working line signal clock and pilot signal clock based on a control signal, and outputs the selected clock as a selected clock. And a phase synchronization circuit that outputs a phase synchronization signal by synchronizing the phase of the selected clock signal output from the control circuit.
【００２１】請求項２記載の発明は、請求項１記載の発
明において、位相同期回路は、選択クロック制御回路か
らの選択クロック信号を分周する第１の分周回路と、第
１の分周回路により分周された信号と第２の分周回路に
より分周された信号との位相比較結果を位相差信号とし
て出力する位相比較回路と、位相比較回路からの位相差
信号の高周波成分を抑圧して直流成分の信号を出力する
ループフィルタ回路と、ループフィルタ回路から出力さ
れる直流成分の信号の電圧に応じて周波数を可変した信
号を出力する電圧制御発振回路と、電圧制御発振回路か
らの周波数を可変された信号を分周して位相比較回路に
出力する第２の分周回路と、を有して構成されることを
特徴とする。According to a second aspect of the invention, in the first aspect of the invention, the phase locked loop circuit comprises a first frequency dividing circuit for frequency-dividing the selected clock signal from the selected clock control circuit, and a first frequency dividing circuit. A phase comparison circuit that outputs the result of phase comparison between the signal divided by the circuit and the signal divided by the second frequency divider circuit as a phase difference signal, and the high frequency component of the phase difference signal from the phase comparison circuit is suppressed. And a voltage control oscillator circuit that outputs a signal whose frequency is varied according to the voltage of the DC component signal output from the loop filter circuit, and a loop filter circuit that outputs a DC component signal. A second frequency dividing circuit that divides the frequency-variable signal and outputs the frequency-divided signal to the phase comparison circuit.
【００２２】請求項３記載の発明は、請求項１または２
記載の発明において、選択出力回路は、パイロット信号
クロックのタイミングによるパイロット信号と現用回線
信号クロックのタイミングによる現用回線信号とを記憶
する記憶手段と、制御信号に基づいて記憶手段により記
憶されたパイロット信号と現用回線信号とのいずれかを
選択する選択手段と、選択手段により選択された信号を
位相同期信号のクロックに応じて出力する出力手段と、
を有することを特徴とする。The invention according to claim 3 is the invention according to claim 1 or 2.
In the invention described above, the selective output circuit has a storage means for storing a pilot signal at the timing of the pilot signal clock and a working line signal at the timing of the working line signal clock, and a pilot signal stored by the storage means on the basis of the control signal. Selecting means for selecting one of the active line signal and the working line signal, and output means for outputting the signal selected by the selecting means in accordance with the clock of the phase synchronization signal,
It is characterized by having.
【００２３】請求項４記載の発明は、請求項１から３の
いずれか１項に記載の発明において、位相差検出回路
は、パイロット信号生成回路から出力されるパイロット
信号クロックと現用回線信号クロックとの位相差θが、
０≦θ≦πの場合にハイレベル、π＜θ＜２πの場合に
ロウレベル、の位相制御信号を出力することを特徴とす
る。According to a fourth aspect of the present invention, in the invention according to any one of the first to third aspects, the phase difference detection circuit includes a pilot signal clock output from the pilot signal generation circuit and a working line signal clock. The phase difference θ of
It is characterized in that it outputs a high level phase control signal when 0 ≦ θ ≦ π and a low level when π <θ <2π.
【００２４】請求項５記載の発明は、請求項１から４の
いずれか１項に記載の発明において、選択クロック制御
回路は、現用回線信号クロックと該現用回線信号クロッ
クの位相を反転させた位相反転クロックとが入力され、
位相制御信号に基づいてクロックを選択し、該選択され
たクロックを選択クロックとして出力するＳＥＬと、制
御信号に基づいてＳＥＬからの選択クロックとパイロッ
ト信号クロックとのどちらを出力するか選択する選択ク
ロック出力回路と、を有して構成されることを特徴とす
る。According to a fifth aspect of the present invention, in the invention according to any one of the first to fourth aspects, the selection clock control circuit comprises a working line signal clock and a phase obtained by inverting the phase of the working line signal clock. Inverted clock and are input,
A SEL that selects a clock based on the phase control signal and outputs the selected clock as a selected clock, and a selection clock that selects which of the selection clock from the SEL and the pilot signal clock is output based on the control signal And an output circuit.
【００２５】請求項６記載の発明は、請求項５記載の発
明において、ＳＥＬは、位相制御信号がハイレベルの場
合に位相反転クロックを選択し、位相制御信号がロウレ
ベルの場合に現用回線信号クロックを選択することを特
徴とする。According to a sixth aspect of the invention, in the fifth aspect of the invention, the SEL selects the phase inversion clock when the phase control signal is at a high level, and the working line signal clock when the phase control signal is at a low level. Is selected.
【００２６】請求項７記載の発明は、請求項５または６
記載の発明において、ＳＥＬは、現用回線毎に設けられ
ていることを特徴とする。The invention according to claim 7 is the invention according to claim 5 or 6.
In the invention described above, the SEL is provided for each working line.
【００２７】請求項８記載の発明は、請求項２から７の
いずれか１項に記載の発明において、位相比較回路は、
排他的論理和回路により構成されることを特徴とする。According to the invention described in claim 8, in the invention described in any one of claims 2 to 7, the phase comparison circuit is:
It is characterized by being configured by an exclusive OR circuit.
【００２８】請求項９記載の発明は、複数の現用回線に
対して予備回線を備える無線伝送システムの回線切り替
え器において、予備回線の回線品質を監視するパイロッ
ト信号を生成し、該パイロット信号と共にパイロット信
号クロックを出力するパイロット信号生成回路と、パイ
ロット信号または現用回線による現用回線信号のいずれ
を予備回線に出力するかを制御する制御信号を出力する
制御回路と、制御信号に基づいてパイロット信号または
現用回線信号のいずれかを選択して出力する選択出力回
路と、制御信号に基づいて現用回線信号クロック及びパ
イロット信号クロックのいずれかを選択し、選択クロッ
クとして出力する選択クロック制御回路と、選択クロッ
ク制御回路から出力される選択クロック信号の位相を同
期させて位相同期信号を出力する位相同期回路とを備
え、選択クロック制御回路は、パイロット信号クロック
の位相を反転させた反転クロック信号と制御信号とに基
づいて切り替え制御信号を出力する制御マスク回路と、
パイロット信号クロックと現用回線信号クロックとが入
力され、切り替え制御信号に基づいてクロック切り替え
を制御するクロック制御回路と、を有して構成されるこ
とを特徴とする。In a ninth aspect of the present invention, in a line switching device of a wireless transmission system having a protection line for a plurality of working lines, a pilot signal for monitoring the line quality of the protection line is generated, and a pilot signal is generated together with the pilot signal. A pilot signal generation circuit that outputs a signal clock, a control circuit that outputs a control signal that controls whether to output the pilot signal or the working line signal by the working line to the protection line, and the pilot signal or the working signal based on the control signal A selection output circuit for selecting and outputting any one of the line signals, a selection clock control circuit for selecting one of the working line signal clock and the pilot signal clock based on the control signal, and outputting the selected clock as a selection clock, and a selection clock control Phase synchronization by synchronizing the phase of the selected clock signal output from the circuit Phase synchronization and a circuit, selecting a clock control circuit for outputting a issue, a control mask circuit for outputting a switching control signal based on the inverted clock signal and a control signal obtained by inverting the phase of the pilot signal clock,
A pilot signal clock and a working line signal clock are input, and a clock control circuit that controls clock switching based on a switching control signal is included.
【００２９】請求項１０記載の発明は、請求項９記載の
発明において、切り替え制御信号は、反転クロック信号
がハイレベルの時にパイロット信号クロックから現用回
線信号クロックに切り替え、反転クロック信号がロウレ
ベルの時に現用回線信号クロックからパイロット信号ク
ロックに切り替える信号であることを特徴とする。According to a tenth aspect of the present invention, in the invention according to the ninth aspect, the switching control signal switches from the pilot signal clock to the working line signal clock when the inverted clock signal is at a high level, and when the inverted clock signal is at a low level. It is a signal for switching from the working line signal clock to the pilot signal clock.
【００３０】請求項１１記載の発明は、請求項９または
１０記載の発明において、位相同期回路は、選択クロッ
ク制御回路からの選択クロック信号を分周する第１の分
周回路と、第１の分周回路により分周された信号と第２
の分周回路により分周された信号との位相比較結果を位
相差信号として出力する位相比較回路と、位相比較回路
からの位相差信号の高周波成分を抑圧して直流成分の信
号を出力するループフィルタ回路と、ループフィルタ回
路から出力される直流成分の信号の電圧に応じて周波数
を可変した信号を出力する電圧制御発振回路と、電圧制
御発振回路からの周波数を可変された信号を分周して位
相比較回路に出力する第２の分周回路と、を有して構成
されることを特徴とする。According to an eleventh aspect of the invention, in the ninth or tenth aspect of the invention, the phase locked loop circuit comprises a first frequency dividing circuit for frequency-dividing the selected clock signal from the selected clock control circuit, and a first frequency dividing circuit. The signal divided by the frequency divider and the second
A phase comparison circuit that outputs the result of phase comparison with the signal divided by the frequency division circuit as a phase difference signal, and a loop that suppresses the high frequency component of the phase difference signal from the phase comparison circuit and outputs a DC component signal. The filter circuit and the voltage-controlled oscillation circuit that outputs a signal whose frequency is varied according to the voltage of the DC component signal output from the loop filter circuit, and the frequency-variable signal from the voltage-controlled oscillation circuit are frequency-divided. And a second frequency dividing circuit for outputting the phase to the phase comparison circuit.
【００３１】請求項１２記載の発明は、請求項９から１
１のいずれか１項に記載の発明において、選択出力回路
は、パイロット信号クロックのタイミングによるパイロ
ット信号と現用回線信号クロックのタイミングによる現
用回線信号とを記憶する記憶手段と、制御信号に基づい
て記憶手段により記憶されたパイロット信号と現用回線
信号とのいずれかを選択する選択手段と、選択手段によ
り選択された信号を位相同期信号のクロックに応じて出
力する出力手段と、を有することを特徴とする。The invention described in claim 12 is from claim 9 to claim 1.
In the invention described in any one of 1, the selection output circuit stores the pilot signal at the timing of the pilot signal clock and the working line signal at the timing of the working line signal clock, and stores based on the control signal. A selection means for selecting either the pilot signal or the working line signal stored by the means, and an output means for outputting the signal selected by the selection means in accordance with the clock of the phase synchronization signal. To do.
【００３２】請求項１３記載の発明は、請求項９から１
２のいずれか１項に記載の発明において、位相比較回路
は、排他的論理和回路により構成されることを特徴とす
る。The invention according to claim 13 is from claim 9 to claim 1.
In the invention described in any one of 2 above, the phase comparison circuit is configured by an exclusive OR circuit.
【００３３】請求項１４記載の発明は、複数の現用回線
に対して予備回線を備える無線伝送システムの回線切り
替え方法において、予備回線の回線品質を監視するパイ
ロット信号を生成し、該パイロット信号と共にパイロッ
ト信号クロックを出力するパイロット信号生成工程と、
パイロット信号または現用回線による現用回線信号のい
ずれを予備回線に出力するかを制御する制御信号を出力
する制御信号出力工程と、制御信号に基づいてパイロッ
ト信号または現用回線信号のいずれかを選択して出力す
る選択出力工程と、パイロット信号クロック及び現用回
線の現用回線信号クロックとが入力され、該入力された
各々のクロックの位相差を検出して位相制御信号を出力
する位相差検出工程と、位相制御信号に基づいて現用回
線信号クロックの位相を調節し、該調節された現用回線
信号クロックとパイロット信号クロックとのいずれかを
制御信号に基づいて選択し、選択クロックとして出力す
る選択クロック出力工程と、選択クロック出力工程によ
り出力される選択クロック信号の位相を同期させて位相
同期信号を出力する位相同期工程と、を有して構成され
ることを特徴とする。According to a fourteenth aspect of the present invention, in a line switching method of a wireless transmission system having a protection line for a plurality of working lines, a pilot signal for monitoring the line quality of the protection line is generated, and a pilot signal is generated together with the pilot signal. A pilot signal generation step of outputting a signal clock,
A control signal output step of outputting a control signal for controlling whether to output the pilot signal or the working line signal by the working line to the protection line, and selecting either the pilot signal or the working line signal based on the control signal. A selection output step of outputting, a phase difference detecting step of inputting a pilot signal clock and a working line signal clock of a working line, detecting a phase difference between the respective inputted clocks, and outputting a phase control signal; A selected clock output step of adjusting the phase of the working line signal clock based on the control signal, selecting one of the adjusted working line signal clock and pilot signal clock based on the control signal, and outputting as the selected clock; , The phase of the selected clock signal output in the selected clock output step is synchronized to output the phase synchronization signal. Characterized in that it is configured to have a phase lock step.
【００３４】請求項１５記載の発明は、請求項１４記載
の発明において、位相同期工程は、選択クロック制御工
程からの選択クロック信号を分周する第１の分周工程
と、第１の分周工程により分周された信号と第２の分周
工程により分周された信号との位相比較結果を位相差信
号として出力する位相比較工程と、位相比較工程からの
位相差信号の高周波成分を抑圧して直流成分の信号を出
力する高周波成分抑圧工程と、高周波成分抑圧工程によ
り高周波成分を抑圧された直流成分の信号の電圧に応じ
て周波数を可変した信号を出力する電圧制御発振工程
と、電圧制御発振工程からの周波数を可変された信号を
分周して位相比較工程に出力する第２の分周工程と、を
有して構成されることを特徴とする。According to a fifteenth aspect of the present invention, in the invention according to the fourteenth aspect, the phase synchronization step includes a first frequency division step of dividing the selected clock signal from the selected clock control step and a first frequency division step. A phase comparison step of outputting the phase comparison result of the signal divided by the step and the signal divided by the second frequency division step as a phase difference signal, and suppressing a high frequency component of the phase difference signal from the phase comparison step. And a high-frequency component suppressing step of outputting a DC component signal, and a voltage-controlled oscillation step of outputting a signal whose frequency is changed according to the voltage of the DC component signal whose high-frequency component is suppressed by the high-frequency component suppressing step, and a voltage A second frequency division step of dividing the frequency-variable signal from the controlled oscillation step and outputting it to the phase comparison step.
【００３５】請求項１６記載の発明は、請求項１４また
は１５記載の発明において、選択出力工程は、パイロッ
ト信号クロックのタイミングによるパイロット信号と現
用回線信号クロックのタイミングによる現用回線信号と
を記憶する記憶工程と、制御信号に基づいて記憶工程に
より記憶されたパイロット信号と現用回線信号とのいず
れかを選択する選択工程と、選択工程により選択された
信号を位相同期信号のクロックに応じて出力する出力工
程と、を有することを特徴とする。According to a sixteenth aspect of the present invention, in the invention according to the fourteenth aspect or the fifteenth aspect, the memory for storing the pilot signal at the timing of the pilot signal clock and the working line signal at the timing of the working line signal clock are stored. Process, a selection process for selecting either the pilot signal or the working line signal stored in the storage process based on the control signal, and an output for outputting the signal selected in the selection process according to the clock of the phase synchronization signal And a process.
【００３６】請求項１７記載の発明は、請求項１４から
１６のいずれか１項に記載の発明において、位相差検出
工程は、パイロット信号生成工程により出力されるパイ
ロット信号クロックと現用回線信号クロックとの位相差
θが、０≦θ≦πの場合にハイレベル、π＜θ＜２πの
場合にロウレベル、の位相制御信号を出力することを特
徴とする。According to a seventeenth aspect of the present invention, in the invention according to any one of the fourteenth to sixteenth aspects, the phase difference detecting step includes a pilot signal clock and a working line signal clock output by the pilot signal generating step. The phase control signal is output at a high level when the phase difference θ of 0 ≦ θ ≦ π, and at a low level when π <θ <2π.
【００３７】請求項１８記載の発明は、請求項１４から
１７のいずれか１項に記載の発明において、選択クロッ
ク制御工程は、現用回線信号クロックと該現用回線信号
クロックの位相を反転させた位相反転クロックとが入力
され、位相制御信号に基づいてクロックを選択し、該選
択されたクロックを選択クロックとして出力する第１の
選択クロック出力工程と、制御信号に基づいて第１の選
択クロック出力工程による選択クロックとパイロット信
号クロックとのどちらを出力するか選択する第２の選択
クロック出力工程と、を有して構成されることを特徴と
する。The invention according to claim 18 is the invention according to any one of claims 14 to 17, wherein the selection clock control step comprises a phase of the working line signal clock and a phase obtained by inverting the phase of the working line signal clock. A first selected clock output step of inputting the inverted clock, selecting the clock based on the phase control signal, and outputting the selected clock as the selected clock, and a first selected clock output step based on the control signal And a second selection clock output step of selecting which of the selection clock and the pilot signal clock is to be output.
【００３８】請求項１９記載の発明は、請求項１８記載
の発明において、第１の選択クロック出力工程は、位相
制御信号がハイレベルの場合に位相反転クロックを選択
し、位相制御信号がロウレベルの場合に現用回線信号ク
ロックを選択することを特徴とする。According to a nineteenth aspect of the present invention, in the eighteenth aspect of the present invention, the first selection clock output step selects the phase inversion clock when the phase control signal is at a high level, and the phase control signal is at a low level. In this case, the working line signal clock is selected.
【００３９】請求項２０記載の発明は、複数の現用回線
に対して予備回線を備える無線伝送システムの回線切り
替え方法において、予備回線の回線品質を監視するパイ
ロット信号を生成し、該パイロット信号と共にパイロッ
ト信号クロックを出力するパイロット信号生成工程と、
パイロット信号または現用回線による現用回線信号のい
ずれを予備回線に出力するかを制御する制御信号を出力
する制御工程と、制御信号に基づいてパイロット信号ま
たは現用回線信号のいずれかを選択して出力する選択出
力工程と、制御信号に基づいて現用回線信号クロック及
びパイロット信号クロックのいずれかを選択し、選択ク
ロックとして出力する選択クロック制御工程と、選択ク
ロック制御工程から出力される選択クロック信号の位相
を同期させて位相同期信号を出力する位相同期工程とを
備え、選択クロック制御工程は、パイロット信号クロッ
クの位相を反転させた反転クロック信号と制御信号とに
基づいて切り替え制御信号を出力する制御マスク工程
と、パイロット信号クロックと現用回線信号クロックと
が入力され、切り替え制御信号に基づいてクロック切り
替えを制御するクロック制御工程と、を有して構成され
ることを特徴とする。According to a twentieth aspect of the present invention, in a line switching method of a radio transmission system having protection lines for a plurality of working lines, a pilot signal for monitoring the line quality of the protection lines is generated, and pilot signals are generated together with the pilot signals. A pilot signal generation step of outputting a signal clock,
A control step of outputting a control signal for controlling whether to output the pilot signal or the working line signal by the working line to the protection line, and select and output either the pilot signal or the working line signal based on the control signal. A selection output step, a selection clock control step of selecting either the working line signal clock or the pilot signal clock based on the control signal and outputting the selected clock as a selection clock, and the phase of the selection clock signal output from the selection clock control step And a phase synchronization step of outputting a phase synchronization signal in synchronization with each other, wherein the selection clock control step comprises a control mask step of outputting a switching control signal based on an inverted clock signal obtained by inverting the phase of a pilot signal clock and the control signal. , The pilot signal clock and the working line signal clock are input and switched. A clock control step that controls the clock switching based on the control signal, characterized in that it is configured with.
【００４０】請求項２１記載の発明は、請求項２０記載
の発明において、切り替え制御信号は、反転クロック信
号がハイレベルの時にパイロット信号クロックから現用
回線信号クロックに切り替え、反転クロック信号がロウ
レベルの時に現用回線信号クロックからパイロット信号
クロックに切り替える信号であることを特徴とする。According to a twenty-first aspect of the invention, in the twenty-first aspect, the switching control signal switches from the pilot signal clock to the working line signal clock when the inverted clock signal is at a high level, and when the inverted clock signal is at a low level. It is a signal for switching from the working line signal clock to the pilot signal clock.
【００４１】請求項２２記載の発明は、請求項２０また
は２１記載の発明において、位相同期工程は、選択クロ
ック制御工程からの選択クロック信号を分周する第１の
分周工程と、第１の分周工程により分周された信号と第
２の分周工程により分周された信号との位相比較結果を
位相差信号として出力する位相比較工程と、位相比較工
程からの位相差信号の高周波成分を抑圧して直流成分の
信号を出力する高周波成分抑圧工程と、高周波成分抑圧
工程により高周波成分を抑圧された直流成分の信号の電
圧に応じて周波数を可変した信号を出力する電圧制御発
振工程と、電圧制御発振工程からの周波数を可変された
信号を分周して位相比較工程に出力する第２の分周工程
と、を有して構成されることを特徴とする。According to a twenty-second aspect of the invention, in the invention of the twentieth aspect or the twenty-first aspect, the phase synchronization step includes a first frequency division step of dividing the selected clock signal from the selected clock control step, and a first frequency division step. A phase comparison step of outputting the phase comparison result of the signal divided by the frequency division step and the signal divided by the second frequency division step as a phase difference signal, and a high frequency component of the phase difference signal from the phase comparison step. A high frequency component suppressing step of outputting a DC component signal by suppressing the signal, and a voltage controlled oscillation step of outputting a signal whose frequency is varied according to the voltage of the DC component signal of which the high frequency component is suppressed by the high frequency component suppressing step. A second frequency dividing step of dividing the frequency-variable signal from the voltage controlled oscillation step and outputting the frequency-divided signal to the phase comparing step.
【００４２】請求項２３記載の発明は、請求項２０から
２２記載の発明において、選択出力工程は、パイロット
信号クロックのタイミングによるパイロット信号と現用
回線信号クロックのタイミングによる現用回線信号とを
記憶する記憶工程と、制御信号に基づいて記憶工程によ
り記憶されたパイロット信号と現用回線信号とのいずれ
かを選択する選択工程と、選択工程により選択された信
号を位相同期信号のクロックに応じて出力する出力工程
と、を有することを特徴とする。According to a twenty-third aspect of the invention, in the twentieth to twenty-second aspect of the invention, the selective output step stores a pilot signal at the timing of the pilot signal clock and a working line signal at the timing of the working line signal clock. Process, a selection process for selecting either the pilot signal or the working line signal stored in the storage process based on the control signal, and an output for outputting the signal selected in the selection process according to the clock of the phase synchronization signal And a process.
【００４３】〈作用〉以上のように構成される本発明の
回線切り替え器及び回線切り替え方法によれば、現用回
線の無線区間において、フェージング等により回線品質
が劣化し、予備回線への切り替えが生じた場合でも、パ
イロット信号クロックと現用回線信号クロックとの位相
差をπ＜θ＜２πとする制御を行った後、回線の切り替
えを実施する。<Operation> According to the line switching device and the line switching method of the present invention configured as described above, in the wireless section of the working line, the line quality is deteriorated due to fading or the like, and switching to the protection line occurs. Even in such a case, the line is switched after the control for setting the phase difference between the pilot signal clock and the working line signal clock to be π <θ <2π.
【００４４】[0044]
【発明の実施の形態】次に、添付図面を参照して本発明
の実施形態である回線切り替え器及び回線切り替え方法
を詳細に説明する。図１から図８を参照すると、本発明
による回線切り替え器及び回線切り替え方法の実施の形
態が示されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a line switch and a line switching method according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. 1 to 8, there is shown an embodiment of a line switch and a line switching method according to the present invention.
【００４５】〈第１の実施形態〉図１は、本発明の第１
の実施形態である回線切り替え器の構成を示す回路図で
ある。図１において、本発明の第１の実施形態である回
線切り替え器１００の主な構成は、パイロット信号生成
回路１と、選択出力回路２と、制御回路３と、Ｌ分周回
路４と、位相比較回路５と、ループフィルタ回路６と、
電圧発振制御回路７と、Ｍ分周回路８と、選択クロック
制御回路９と、位相差検出回路１０と、を有して構成さ
れる。<First Embodiment> FIG. 1 shows a first embodiment of the present invention.
3 is a circuit diagram showing a configuration of a line switch that is an embodiment of FIG. In FIG. 1, the main configuration of the line switch 100 according to the first embodiment of the present invention is a pilot signal generation circuit 1, a selection output circuit 2, a control circuit 3, an L frequency dividing circuit 4, and a phase. A comparison circuit 5, a loop filter circuit 6,
The voltage oscillation control circuit 7, the M frequency dividing circuit 8, the selection clock control circuit 9, and the phase difference detection circuit 10 are included.
【００４６】パイロット信号生成回路１は、通常状態時
に予備回線の回線品質を監視するためのパイロット信号
とパイロット信号クロックａを選択出力回路２に送出す
ると共に、パイロット信号クロックａを後述される選択
クロック制御回路９と位相差検出回路１０とに供給す
る。The pilot signal generation circuit 1 sends a pilot signal for monitoring the line quality of the protection line and a pilot signal clock a to the selection output circuit 2 in the normal state, and also outputs the pilot signal clock a to a selection clock to be described later. It is supplied to the control circuit 9 and the phase difference detection circuit 10.
【００４７】選択出力回路２は、パイロット信号生成回
路１からのパイロット信号とパイロット信号クロック及
び各現用回線からの現用回線信号（データ）と現用回線
クロックとが入力され、それぞれのクロックタイミング
で記憶される。この記憶された２つの信号は、制御信号
ｉに基づいていずれか一方が選択され、後述される電圧
制御発振回路７から出力される電圧制御発振回路クロッ
クｄのタイミングに応じて選択された信号を予備回線上
に設けられた図示されない変調器に対して出力する。The selection output circuit 2 receives the pilot signal and pilot signal clock from the pilot signal generation circuit 1 and the working line signal (data) and working line clock from each working line, and stores them at their respective clock timings. It One of the two stored signals is selected based on the control signal i, and the signal selected according to the timing of the voltage controlled oscillator circuit clock d output from the voltage controlled oscillator circuit 7 described later is selected. The signal is output to a modulator (not shown) provided on the protection line.
【００４８】制御回路３は、予備回線に伝送する信号と
して、パイロット信号または現用回線信号のどちらを伝
送するかを選択するための制御信号ｉを選択出力回路２
及び後述される選択クロック制御回路９に出力する。The control circuit 3 selects the control signal i for selecting whether to transmit the pilot signal or the working line signal as the signal to be transmitted to the protection line.
And to the selected clock control circuit 9 described later.
【００４９】Ｌ（Ｌ≧２）分周回路４は、選択クロック
制御回路９から出力される選択クロックｃをＬ分周した
Ｌ分周クロックｅを位相比較回路５に出力する。The L (L ≧ 2) frequency dividing circuit 4 outputs an L frequency-divided clock e obtained by frequency-dividing the selected clock c output from the selected clock control circuit 9 to the phase comparison circuit 5.
【００５０】位相比較回路５は、Ｌ分周回路４からのＬ
分周クロックｅと後述されるＭ（Ｍ≧２）分周回路８か
らのＭ分周クロックｆとの位相比較を行い、その結果を
位相比較結果ｇとしてループフィルタ回路６に出力す
る。The phase comparison circuit 5 uses the L from the L frequency dividing circuit 4.
A phase comparison is performed between the divided clock e and an M divided clock f from an M (M ≧ 2) divider circuit 8 to be described later, and the result is output to the loop filter circuit 6 as a phase comparison result g.
【００５１】ループフィルタ回路６は、位相比較回路５
から出力された位相比較結果ｇにおける高周波成分を抑
圧し、直流成分の制御信号ｈを電圧制御発振回路７に出
力する。The loop filter circuit 6 includes the phase comparison circuit 5
The high-frequency component in the phase comparison result g output from is suppressed and the control signal h of the DC component is output to the voltage controlled oscillator circuit 7.
【００５２】電圧制御発振回路７は、ループフィルタ回
路６から出力された制御信号ｈの電圧に応じて周波数を
可変させる発振回路であり、その出力である電圧制御発
振回路クロックｄを選択出力回路２とＭ分周回路８とに
送出する。The voltage controlled oscillator circuit 7 is an oscillator circuit that varies the frequency in accordance with the voltage of the control signal h output from the loop filter circuit 6, and selects the voltage controlled oscillator circuit clock d, which is the output, from the output circuit 2. To the M frequency dividing circuit 8.
【００５３】Ｍ分周回路８は、電圧制御発振回路７から
出力された電圧制御発振回路クロックｄをＭ分周したＭ
分周クロックｆを位相比較回路５に出力する。The M divider 8 divides the voltage controlled oscillator circuit clock d output from the voltage controlled oscillator 7 by M
The divided clock f is output to the phase comparison circuit 5.
【００５４】選択クロック制御回路９は、後述される位
相差検出回路１０からの位相制御信号ｊを用いて現用回
線信号クロックの位相を調整し、制御回路３からの制御
信号ｉに基づいてパイロット信号生成回路１からのパイ
ロット信号クロックａまたは位相を調整された現用回線
信号クロックｂとのいずれかを選択し、当該選択された
クロックを選択クロックｃとしてＬ分周回路４に出力す
る。The selected clock control circuit 9 adjusts the phase of the working line signal clock using the phase control signal j from the phase difference detection circuit 10 which will be described later, and the pilot signal based on the control signal i from the control circuit 3. Either the pilot signal clock a from the generation circuit 1 or the phase-adjusted working line signal clock b is selected, and the selected clock is output to the L frequency dividing circuit 4 as a selected clock c.
【００５５】位相差検出回路１０は、パイロット信号生
成回路１からのパイロット信号クロックａと各現用回線
の現用回線信号クロックｂとの位相差をそれぞれ比較
し、パイロット信号クロックａを基準とした場合、パイ
ロット信号クロックａと現用回線信号クロックｂとの位
相差が、０≦θ≦πとなる時にはハイレベル（Ｈ）、π
＜θ＜２πとなる時にはロウレベル（Ｌ）となる位相制
御信号ｊを選択クロック制御回路９に出力する。The phase difference detection circuit 10 compares the phase difference between the pilot signal clock a from the pilot signal generation circuit 1 and the working line signal clock b of each working line, and when the pilot signal clock a is used as a reference, When the phase difference between the pilot signal clock a and the working line signal clock b is 0 ≦ θ ≦ π, a high level (H), π
When <θ <2π, the low-level (L) phase control signal j is output to the selected clock control circuit 9.
【００５６】図２は、選択クロック制御回路の詳細な構
成を示す回路図である。図２において、選択クロック制
御回路９は、現用回線の現用回線クロック（ｂ1 〜ｂn
）と当該現用回線クロック（ｂ1 〜ｂn ）をインバー
タにより反転させた反転クロック（ｂ1 ’〜ｂn ’）と
が入力され、図示されない位相差検出回路から送出され
る位相制御信号ｊに基づいて、入力された２つのクロッ
クのいずれを出力するかを制御し、ＳＥＬクロック（ｋ
1 〜ｋn ）として後段の選択クロック出力回路９４へ送
出するＳＥＬ９１〜９３と、ＳＥＬ９１〜９３から出力
されたＳＥＬクロック（ｋ1 〜ｋn ）とパイロット信号
クロックａが入力され、図示されない制御回路からの制
御信号ｉに基づいていずれのクロックを出力するか選択
する選択クロック出力回路９４と、により構成される。FIG. 2 is a circuit diagram showing a detailed configuration of the selected clock control circuit. 2, the selected clock control circuit 9, the working line working line clock (b 1 to Bn
) And an inverted clock (b 1 'to bn') obtained by inverting the working line clock (b 1 to bn) by an inverter, and based on a phase control signal j sent from a phase difference detection circuit (not shown). , SEL clock (k
1 to kn) to the selected clock output circuit 94 in the subsequent stage, the SEL clocks (k1 to kn) and the pilot signal clock a output from the SELs 91 to 93 are input, and control is performed from a control circuit (not shown). And a selected clock output circuit 94 for selecting which clock to output based on the signal i.
【００５７】上述されるＳＥＬ９１〜９３は、現用第１
回線クロックｂ1 または反転クロックｂ1 ’に対してＳ
ＥＬ９１、現用第２回線クロックｂ2 または反転クロッ
クｂ2 ’に対してＳＥＬ９２、現用第Ｎ回線クロックｂ
n または反転クロックｂn ’に対してＳＥＬ９３という
ように、設置される現用回線毎にそれぞれ設けられてい
る。The above-described SELs 91 to 93 are the first active ones.
S for the line clock b 1 or the inverted clock b 1 '
EL91, second active line clock b 2 or inverted clock b 2 SEL92, active second line clock b
It is provided for each working line to be installed, such as SEL93 for n or inverted clock b n '.
【００５８】位相差検出回路１０から出力された位相制
御信号ｊは、各ＳＥＬ９１〜９３に送られ、当該ＳＥＬ
９１〜９３のそれぞれに入力された現用回線クロック
（ｂ1〜ｂn ）と反転クロック（ｂ1 ’〜ｂn ’）との
いずれをＳＥＬクロックとして出力するかの基準信号と
なる。ＳＥＬ９１〜９３は、位相制御信号ｊがロウレベ
ル（Ｌ）なら同じ位相のクロック、すなわち、現用回線
クロック（ｂ1 〜ｂn ）、ハイレベル（Ｈ）なら入力ク
ロックの位相をπ移動させたクロック、すなわち反転ク
ロック（ｂ1 ’〜ｂn ’）をＳＥＬクロック（ｋ1 〜ｋ
n ）として選択クロック出力回路９４に出力する。The phase control signal j output from the phase difference detection circuit 10 is sent to each of the SELs 91 to 93, and the SELs concerned.
Any working line clock input to each of 91-93 and (b 1 to Bn) and the inverted clock (b 1 '~bn') becomes one of the reference signal and outputs it as SEL clock. The SELs 91 to 93 are clocks of the same phase when the phase control signal j is low level (L), that is, the working line clocks (b 1 to bn), and clocks obtained by shifting the phase of the input clock by π when the phase control signal j is high level (H), that is, The inverted clock (b 1 'to bn') is replaced with the SEL clock (k 1 to k
n) is output to the selected clock output circuit 94.
【００５９】選択クロック出力回路９４は、各ＳＥＬ９
１〜９３により選択出力されたＳＥＬクロック（ｋ1 〜
ｋ3 ）とパイロット信号クロックａとの何方のクロック
を後段のＬ分周回路４へ出力するかを、制御回路３から
の制御信号ｉに基づいて選択し、選択されたクロックを
選択クロックｃとしてＬ分周回路４へ出力する。The selected clock output circuit 94 is connected to each SEL9.
1 to 93 selectively output the SEL clock (k1 to
k3) or the pilot signal clock a, which clock is to be output to the L frequency dividing circuit 4 in the subsequent stage is selected based on the control signal i from the control circuit 3, and the selected clock is set to L as the selected clock c. Output to the frequency dividing circuit 4.
【００６０】図３は、上述される回線切り替え器１００
を無線伝送システムに適応した場合のシステム構成図で
ある。この無線伝送システムは、入力端子１１〜１ｎ
と、入力インタフェース盤２１〜２ｎと、本発明の第１
の実施形態である回線切り替え器１００と、変調器３０
〜３ｎと、送信器４０〜４ｎと、受信機５０〜５ｎと、
復調器６０〜６ｎと、無瞬断切り替え器７１〜７ｎと、
出力インタフェース盤８１〜８ｎと、出力端子９１〜９
ｎと、を有して構成される。FIG. 3 shows the line switch 100 described above.
FIG. 3 is a system configuration diagram when the is applied to a wireless transmission system. This wireless transmission system has input terminals 11 to 1n.
And the input interface boards 21 to 2n and the first aspect of the present invention.
Of the line switch 100 and the modulator 30
~ 3n, transmitters 40-4n, receivers 50-5n,
The demodulators 60 to 6n, the non-interruption switching devices 71 to 7n,
Output interface boards 81 to 8n and output terminals 91 to 9
and n.
【００６１】入力端子１１〜１ｎにより入力された信号
は、入力インタフェース盤２１〜２ｎによって受信され
る。この受信された信号は、現用回線が劣化していない
場合は、変調器３１〜３ｎにより変調され、送信器４１
〜４ｎによりそれぞれの現用無線回線（１〜Ｎ）を介し
て送信される。The signals input from the input terminals 11 to 1n are received by the input interface boards 21 to 2n. If the working line is not deteriorated, the received signal is modulated by the modulators 31 to 3n and the transmitter 41
~ 4n are transmitted via the respective working radio lines (1 to N).
【００６２】現用無線回線（１〜Ｎ）を介して送信され
た信号は、受信器５１〜５ｎにより受信され、復調器６
１〜６ｎにより元の信号に復調されて無瞬断切り替え器
７１〜７ｎ、出力インタフェース盤８１〜８ｎを介して
出力端子９１〜９ｎにより出力される。The signals transmitted through the working radio lines (1 to N) are received by the receivers 51 to 5n and are demodulated by the demodulator 6
The signals are demodulated to the original signals by 1 to 6n and output from the output terminals 91 to 9n via the hitless switching devices 71 to 7n and the output interface boards 81 to 8n.
【００６３】次に、現用無線回線において劣化が生じた
場合を説明する。現用無線回線において劣化または障害
等が発生した場合は、当該現用無線回線を使用すること
ができない。従って、予備無線回線に信号を伝送するこ
とにより回線が切断されるのを防止するものである。以
下、図３に基づいて説明する。Next, a case where the working wireless line is deteriorated will be described. When a deterioration or failure occurs in the working wireless line, the working wireless line cannot be used. Therefore, the line is prevented from being disconnected by transmitting a signal to the backup radio line. Hereinafter, description will be given with reference to FIG.
【００６４】例えば、入力端子１２に入力された信号
は、入力インタフェース盤２２により受信される。受信
された信号は、変調器３２に出力されると同時に、回線
切り替え器１００にも出力される。ここで、現用第２無
線回線において劣化が生じた場合、現用第２無線回線の
使用を中止し、回線切り替え器１００を介して予備無線
回線を使用するように切り替える。回線切り替え器１０
０から出力された信号は、変調器３０により変調され、
送信器４０から予備無線回線を使用して送信される。For example, the signal input to the input terminal 12 is received by the input interface board 22. The received signal is output to the modulator 32 and, at the same time, to the line switch 100. Here, when deterioration occurs in the working second wireless line, use of the working second wireless line is stopped, and switching is performed via the line switching unit 100 to use the standby wireless line. Line switch 10
The signal output from 0 is modulated by the modulator 30,
It is transmitted from the transmitter 40 using the backup radio line.
【００６５】予備無線回線を介して送信された信号は、
受信器５０により受信され、復調器６０により復調され
て、無瞬断切り替え器７２により現用第２無線回線から
予備無線回線へと切り替えて出力インタフェース盤８２
を介して出力端子９２により出力される。現用第Ｎ無線
回線を用いる場合においても同様である。The signal transmitted through the backup radio line is
It is received by the receiver 50, demodulated by the demodulator 60, switched by the hitless switching device 72 from the second working wireless line to the standby wireless line, and the output interface board 82
It is output by the output terminal 92 via. The same applies when the working Nth wireless line is used.
【００６６】従って、無線伝送システムに本発明の第１
の実施形態である回線切り替え器を適用すると、現用無
線回線において障害が発生した場合であっても、回線を
切断することなく信号を送出することができる。Therefore, the first aspect of the present invention is applied to a wireless transmission system.
When the line switch according to the embodiment is applied, a signal can be transmitted without disconnecting the line even when a failure occurs in the working wireless line.
【００６７】図４及び図５は、本発明の第１の実施形態
である回線切り替え器１００における動作例を示すタイ
ミングチャートである。図１及び図２を参照しながら、
本発明による動作例を説明する。FIGS. 4 and 5 are timing charts showing an operation example in the line switch 100 according to the first embodiment of the present invention. Referring to FIGS. 1 and 2,
An operation example according to the present invention will be described.
【００６８】通常状態においては、予備回線の伝送クロ
ックは、選択クロック出力回路９１においてパイロット
信号生成回路１からのパイロット信号クロックａを選択
し、現用第１回線の無線区間の劣化により現用第１回線
クロックｂに切り替えるとする。この時、Ｌ分周回路１
０５は８分周( Ｌ＝８）、Ｍ分周回路１０９は４分周(
Ｍ＝４）とし、位相比較回路５は排他的論理和（ＥＸ−
ＯＲ）とする。In the normal state, as the transmission clock of the protection line, the selection clock output circuit 91 selects the pilot signal clock a from the pilot signal generation circuit 1, and the working first line is deteriorated due to deterioration of the wireless section of the working first line. It is assumed that the clock is switched to the clock b. At this time, the L divider 1
05 is divided by 8 (L = 8), and M divider 109 is divided by 4 (
M = 4), the phase comparison circuit 5 uses the exclusive OR (EX-
OR).
【００６９】図４は、パイロット信号クロックａと現用
第１回線クロックｂとの位相差がπ／２（０≦θ≦π)
時の動作を示すタイミングチャートである。図４におい
て、時刻ｔａ以前の通常状態時において、制御回路３
は、予備回線の信号としてパイロット信号を選択する。
この時、位相差検出回路１０は、パイロット信号クロッ
クａと各現用回線クロックｂとの位相差を検出する。In FIG. 4, the phase difference between the pilot signal clock a and the working first line clock b is π / 2 (0 ≦ θ ≦ π).
It is a timing chart which shows operation at the time. In FIG. 4, in the normal state before time ta, the control circuit 3
Selects a pilot signal as the signal of the protection line.
At this time, the phase difference detection circuit 10 detects the phase difference between the pilot signal clock a and each working line clock b.
【００７０】位相差検出回路１０によりパイロット信号
クロックａと各現用回線クロックｂとの位相差検出時に
おいて、パイロット信号クロックａと現用第１回線クロ
ックｂとの位相差θがπ/ ２より、位相制御信号ｊをハ
イレベル（Ｈ）として選択クロック制御回路９に送出す
る。When the phase difference detection circuit 10 detects the phase difference between the pilot signal clock a and each working line clock b, the phase difference θ between the pilot signal clock a and the working first line clock b is π / 2. The control signal j is sent to the selected clock control circuit 9 as a high level (H).
【００７１】選択クロック制御回路９において、ＳＥＬ
９１〜９３は、位相制御信号ｊに基づいて選択クロック
出力回路９４に出力するクロックを選択する。ＳＥＬ９
１は、位相制御信号ｊがハイレベル（Ｈ）の場合に入力
された現用第１回線クロックｂ1 の位相をπ移動した反
転クロックｂ' をＳＥＬクロックｋ1 として選択クロッ
ク出力回路９４に送出する。選択クロック出力回路９１
は、制御回路３からの制御信号ｉに基づいて選択クロッ
クｃとしてパイロット信号クロックａをＬ分周回路４に
送出する。Ｌ分周回路９は、選択クロックｃを８分周し
たＬ分周クロックｅを位相比較回路５に送出する。ま
た、Ｍ分周回路８では、電圧制御発振回路クロックｄを
４分周したＭ分周クロックｆを位相比較回路５に送出す
る。In the selected clock control circuit 9, SEL
91 to 93 select the clock to be output to the selected clock output circuit 94 based on the phase control signal j. SEL9
1 outputs an inverted clock b ', which is obtained by shifting the phase of the working first line clock b 1 input by π when the phase control signal j is at high level (H), to the selected clock output circuit 94 as the SEL clock k 1. . Select clock output circuit 91
Sends the pilot signal clock a to the L frequency dividing circuit 4 as the selection clock c based on the control signal i from the control circuit 3. The L dividing circuit 9 sends the L divided clock e obtained by dividing the selected clock c by 8 to the phase comparison circuit 5. Further, the M divider circuit 8 sends the M divided clock f obtained by dividing the voltage controlled oscillator circuit clock d by 4 to the phase comparison circuit 5.
【００７２】位相比較回路５は、Ｌ分周クロックｅとＭ
分周クロックｆの位相比較を行い、位相比較回路５が排
他的論理和（ＥＸ−ＯＲ）より、Ｌ分周クロックｅとＭ
分周クロックｆの位相差がπ／２（位相比較結果ｇのデ
ューティ比が５０％）となる制御を行い、位相比較結果
ｇをループフィルタ回路６に送出する。ループフィルタ
回路６は、位相比較結果ｇの高周波成分を抑圧して直流
成分の制御信号ｈを電圧制御発振回路７に送出する。電
圧制御発振回路７は、制御電圧ｈに応じた周波数クロッ
クである電圧制御発振回路クロックｄを選択出力回路２
とＭ分周回路８とに送出する。選択出力回路２は、電圧
制御発振回路クロックｄを用いてパイロット信号を予備
回線上に設けられた変調器に送出する。The phase comparison circuit 5 uses the L divided clocks e and M.
The divided clocks f are compared in phase, and the phase comparison circuit 5 uses the exclusive OR (EX-OR) to obtain L divided clocks e and M.
The phase difference of the divided clock f is controlled to be π / 2 (the duty ratio of the phase comparison result g is 50%), and the phase comparison result g is sent to the loop filter circuit 6. The loop filter circuit 6 suppresses the high frequency component of the phase comparison result g and sends the control signal h of the DC component to the voltage controlled oscillator circuit 7. The voltage controlled oscillator circuit 7 selects the voltage controlled oscillator circuit clock d, which is a frequency clock according to the control voltage h, and outputs the selected output circuit 2.
To the M frequency dividing circuit 8. The selective output circuit 2 sends the pilot signal to the modulator provided on the protection line by using the voltage controlled oscillator circuit clock d.
【００７３】現用第１回線の無線区間が劣化して制御信
号ｉがパイロット信号から現用第１回線に切替わる時刻
ｔａにおいて、選択クロック出力回路９１は、選択クロ
ックｃとして制御信号ｉによりパイロット信号クロック
ａから現用第１回線クロックｂに出力を切り替える。Ｌ
分周回路４は、切り替えた選択クロックｃを用いて８分
周を行ったＬ分周クロックｅを位相比較回路５に送出す
る。位相比較回路５は、位相の変わったＬ分周クロック
ｅとＭ分周クロックｆとの位相比較を行い、位相比較結
果ｇ（”Ｈ”パルスのデューティ比が５６％）をループ
フィルタ回路６に送出する。At time ta at which the control signal i switches from the pilot signal to the working first line due to deterioration of the wireless section of the working first line, the selected clock output circuit 91 uses the pilot signal clock as the selected clock c by the control signal i. The output is switched from a to the working first line clock b. L
The frequency dividing circuit 4 sends to the phase comparison circuit 5 an L divided clock e which is divided by 8 using the switched selection clock c. The phase comparison circuit 5 compares the phases of the L-divided clock e and the M-divided clock f having different phases, and outputs the phase comparison result g (the duty ratio of the “H” pulse is 56%) to the loop filter circuit 6. Send out.
【００７４】図５は、パイロット信号クロックａと現用
第１回線クロックｂとの位相差が３π／２（π＜θ＜２
π）時の動作を示すタイミングチャートである。図５に
おいて、時刻ｔａ’以前の通常状態時において、制御回
路３は、予備回線の信号としてパイロット信号を選択す
る。この時、位相差検出回路１０は、パイロット信号ク
ロックａと各現用回線クロックとの位相差を検出する。In FIG. 5, the phase difference between the pilot signal clock a and the working first line clock b is 3π / 2 (π <θ <2.
It is a timing chart which shows operation at the time of (pi). In FIG. 5, in the normal state before time ta ′, the control circuit 3 selects the pilot signal as the signal of the protection line. At this time, the phase difference detection circuit 10 detects the phase difference between the pilot signal clock a and each working line clock.
【００７５】位相差検出回路１０によりパイロット信号
クロックａと現用第１回線クロックｂとの位相差検出時
において、パイロット信号クロックａと現用第１回線ク
ロックｂとの位相差θが３π/ ２より、位相制御信号ｊ
をロウレベル（Ｌ）として選択クロック制御回路９に送
出する。選択クロック制御回路９は、位相制御信号ｊよ
り選択クロック出力回路９４に出力するクロック（ＳＥ
Ｌクロック）を選択する。この時、現用第１回線クロッ
クは、位相制御信号ｊがロウレベル（Ｌ）よりＳＥＬ９
１は、現用第１回線クロックｂと同じ位相のクロックを
ＳＥＬクロックｋ1 として選択クロック出力回路９４に
送出する。選択クロック出力回路９４は、制御信号ｉが
パイロット信号選択より選択クロックｃとしてパイロッ
ト信号ａをＬ分周回路４に送出する。Ｌ分周回路４は、
選択クロックｃを８分周したＬ分周クロックｅを位相比
較回路５に送出する。また、Ｍ分周回路８は、電圧制御
発振回路回路クロックｄを４分周したＭ分周クロックｆ
を位相比較回路５に送出する。When the phase difference detection circuit 10 detects the phase difference between the pilot signal clock a and the working first line clock b, the phase difference θ between the pilot signal clock a and the working first line clock b is 3π / 2. Phase control signal j
Is sent to the selected clock control circuit 9 as a low level (L). The selected clock control circuit 9 outputs a clock (SE to the selected clock output circuit 94 based on the phase control signal j).
L clock) is selected. At this time, in the active first line clock, when the phase control signal j is low level (L), SEL9
1 outputs a clock having the same phase as the active first line clock b to the selected clock output circuit 94 as the SEL clock k1. The selection clock output circuit 94 sends the pilot signal a to the L frequency dividing circuit 4 as the selection clock c when the control signal i is selected by the pilot signal. The L frequency dividing circuit 4 is
The L divided clock e obtained by dividing the selected clock c by 8 is sent to the phase comparison circuit 5. Further, the M frequency dividing circuit 8 divides the voltage controlled oscillator circuit clock d by 4 and divides it by M.
To the phase comparison circuit 5.
【００７６】位相比較回路５は、Ｌ分周クロックｅとＭ
分周クロックｆとの位相比較を行い、位相比較回路５が
排他的論理和（ＥＸ−ＯＲ）より、Ｌ分周クロックｅと
Ｍ分周クロックｆとの位相比較結果ｇをＨパルスのデュ
ーティ比が５０％となるような制御を行い、位相比較結
果ｇをループフィルタ回路６に送出する。ループフィル
タ回路６は、位相比較結果ｇの高周波成分を抑圧して直
流成分の制御信号ｈを電圧制御発振回路７に送出する。
電圧制御発振回路７は、制御信号ｈの電圧に応じた周波
数クロックである電圧制御発振回路クロックｄを選択出
力回路２とＭ分周回路８とに送出する。選択出力回路２
は、電圧制御発振回路クロックｄを用いてパイロット信
号を予備回線上に設けられた変調器に送出する。The phase comparison circuit 5 uses the L divided clocks e and M.
The phase comparison with the frequency-divided clock f is performed, and the phase comparison circuit 5 uses the exclusive OR (EX-OR) to obtain the phase comparison result g between the L-divided clock e and the M-divided clock f and the duty ratio of the H pulse. Is controlled to be 50%, and the phase comparison result g is sent to the loop filter circuit 6. The loop filter circuit 6 suppresses the high frequency component of the phase comparison result g and sends the control signal h of the DC component to the voltage controlled oscillator circuit 7.
The voltage controlled oscillator circuit 7 sends the voltage controlled oscillator circuit clock d, which is a frequency clock corresponding to the voltage of the control signal h, to the selection output circuit 2 and the M frequency divider circuit 8. Selective output circuit 2
Sends the pilot signal to the modulator provided on the protection line using the voltage controlled oscillator circuit clock d.
【００７７】現用第１回線の無線区間が劣化して制御信
号ｉがパイロット信号から現用第１回線に切り替わる時
刻ｔａ’において、選択クロック出力回路９１は、選択
クロックｃとして制御信号ｉによりパイロット信号クロ
ックａから現用第１回線クロックｂに出力を切り替え
る。Ｌ分周回路４は、切り替えられた選択クロックｃを
用いて８分周を行ったＬ分周クロックｅを位相比較回路
５に送出する。位相比較回路５は、位相の変わったＬ分
周クロックｅとＭ分周クロックｆとの位相比較を行い、
位相比較結果ｇ（”Ｈ”パルスのデューティ比が５６
％）をループフィルタ回路６に送出する。At time ta 'when the wireless section of the working first line deteriorates and the control signal i switches from the pilot signal to the working first line, the selected clock output circuit 91 uses the pilot signal clock as the selected clock c by the control signal i. The output is switched from a to the working first line clock b. The L frequency dividing circuit 4 sends the L frequency dividing clock e, which has been frequency-divided by 8 using the switched selection clock c, to the phase comparison circuit 5. The phase comparison circuit 5 compares the phases of the L-divided clock e and the M-divided clock f having different phases,
Phase comparison result g (Duty ratio of "H" pulse is 56
%) To the loop filter circuit 6.
【００７８】〈第２の実施形態〉図６は、本発明の第２
の実施形態である回線切り替え器の構成を示すブロック
図である。本発明の第１の実施形態による回線切り替え
器と同一構成部分には、同一符号を付して説明を省略す
る。<Second Embodiment> FIG. 6 shows a second embodiment of the present invention.
2 is a block diagram showing the configuration of a line switch that is an embodiment of FIG. The same components as those of the line switch according to the first embodiment of the present invention are designated by the same reference numerals and the description thereof will be omitted.
【００７９】図６に示される本発明の第２の実施形態に
おいては、図１に示される位相差検出回路１０を設けな
い構成が示されている。本発明の第２の実施形態におい
ては、パイロット信号クロックａと現用第１回線クロッ
クｂとの位相差が０≦θ≦π時における位相変動を小さ
くするために、パイロット信号クロックａの位相が０≦
θ≦π( ”Ｈ”パルス) 間における制御信号ｉを制御マ
スク回路９５でマスクし、パイロット信号クロックａの
位相がπ＜θ＜２π( ”Ｌ”パルス) 間に制御信号ｉの
制御を実現するものである。The second embodiment of the present invention shown in FIG. 6 shows a configuration in which the phase difference detection circuit 10 shown in FIG. 1 is not provided. In the second embodiment of the present invention, in order to reduce the phase fluctuation when the phase difference between the pilot signal clock a and the working first line clock b is 0 ≦ θ ≦ π, the phase of the pilot signal clock a is 0. ≤
The control signal i is masked by the control mask circuit 95 during θ ≦ π (“H” pulse), and control of the control signal i is realized while the phase of the pilot signal clock a is π <θ <2π (“L” pulse). To do.
【００８０】本発明の第２の実施形態において、通常状
態時には、本発明の第１の実施形態に示される選択クロ
ック出力回路９の動作と同様であるが、位相差検出回路
１０の位相比較動作や現用クロック選択動作を設ける必
要がなくなる。In the second embodiment of the present invention, in the normal state, the operation is the same as that of the selected clock output circuit 9 shown in the first embodiment of the present invention, but the phase comparison operation of the phase difference detection circuit 10 is performed. It is not necessary to provide a working clock selection operation.
【００８１】図７は、本発明の第２の実施形態である回
線切り替え器２００の動作例を示すタイミングチャート
である。図７に示されるように、回線劣化となる時刻ｔ
ａ１において、制御回路３は、パイロット信号から現用
回線信号に切り替える制御信号ｉを制御マスク回路９５
に送出するが、制御マスク回路９５ではパイロット信号
クロックａを反転した制御マスク信号ｌがハイレベル
（Ｈ）時のみマスクした後、制御信号ｍを変更できるの
で時刻ｔｂ１となるまでは切り替え制御が発生しない。
制御マスク信号ｌがハイレベル（Ｈ）となる時刻ｔｂ１
にマスクした後、制御信号ｍをパイロット信号から現用
回線信号の選択に切り替えてクロック制御回路９６に送
出する。クロック制御回路９６では、現用回線信号の選
択に切り替えられた制御信号ｍに基づいて現用第１回線
クロックｂを選択クロックｃとして後段のＬ分周回路４
へ送出する。Ｌ分周回路４で分周されたＬ分周回路クロ
ックｅとＭ分周回路８で分周されたＭ分周回路クロック
ｆは、位相比較回路５で位相比較を行い、その結果とし
て得られた位相比較結果ｇ（”Ｈ”パルスのデューティ
比が４４％。図４はデューティ比５６% で変動量は同じ
６％）をループフィルタ回路６に送出する。FIG. 7 is a timing chart showing an operation example of the line switch 200 according to the second embodiment of the present invention. As shown in FIG. 7, the time t when the line deteriorates
In a1, the control circuit 3 controls the control signal i for switching from the pilot signal to the working line signal to the control mask circuit 95.
However, in the control mask circuit 95, the control signal m can be changed after the control mask signal l obtained by inverting the pilot signal clock a is masked only at the high level (H), so that the switching control is performed until the time tb1. do not do.
Time tb1 when the control mask signal 1 becomes high level (H)
Then, the control signal m is switched from the pilot signal to the selection of the working line signal and sent to the clock control circuit 96. The clock control circuit 96 uses the working first line clock b as the selection clock c based on the control signal m switched to the selection of the working line signal, and the L frequency dividing circuit 4 in the subsequent stage.
Send to. The L frequency dividing circuit clock e frequency-divided by the L frequency dividing circuit 4 and the M frequency dividing circuit clock f frequency-divided by the M frequency dividing circuit 8 are phase-compared by the phase comparison circuit 5, and are obtained as a result. The phase comparison result g (the duty ratio of the “H” pulse is 44%. In FIG. 4, the duty ratio is 56% and the fluctuation amount is the same 6%) is sent to the loop filter circuit 6.
【００８２】図８は、本発明の第２の実施形態におい
て、図５に示される位相変動と同じになる例を示すタイ
ミングチャートである。動作に関しては、上述される説
明と同様であるので省略する。FIG. 8 is a timing chart showing an example in which the phase variation shown in FIG. 5 is the same as that in the second embodiment of the present invention. The operation is the same as the above description, and will be omitted.
【００８３】位相比較回路５では、Ｌ分周回路４で分周
されたＬ分周回路クロックｅとＭ分周回路８で分周され
たＭ分周回路クロックｆとの位相比較を行い、その結果
として得られた位相比較結果ｇ（”Ｈ”パルスのデュー
ティ比が４４％。図５はデューティ比５６% で変動量
は、同じ６％）をループフィルタ回路６に送出する。こ
の後の動作に付いては、図４及び図５に示されるものと
同様である。In the phase comparison circuit 5, the L frequency division circuit clock e divided by the L frequency division circuit 4 and the M frequency division circuit clock f divided by the M frequency division circuit 8 are phase-compared with each other. The phase comparison result g (the duty ratio of the “H” pulse is 44%. The duty ratio is 56% in FIG. 5 and the variation is the same 6%) is sent to the loop filter circuit 6 as a result. The subsequent operation is the same as that shown in FIGS. 4 and 5.
【００８４】従って、本発明の第２の実施形態によれ
ば、本発明の第１の実施形態に示されるように位相差検
出回路１０、ＳＥＬ９１〜９３、クロック選択回路９４
等を設ける構成が不要となるので、回線切り替え器の回
路構成を簡素化することができる。Therefore, according to the second embodiment of the present invention, as shown in the first embodiment of the present invention, the phase difference detection circuit 10, SELs 91 to 93, and the clock selection circuit 94 are provided.
Since it is not necessary to provide such a device, the circuit configuration of the line switching device can be simplified.
【００８５】なお、上述される実施形態は、本発明の好
適な実施形態であり、本発明の要旨を逸脱しない範囲内
において種々変形実施することが可能である。The above-described embodiment is a preferred embodiment of the present invention, and various modifications can be made without departing from the gist of the present invention.
【００８６】[0086]
【発明の効果】以上の説明より明らかなように、本発明
の回線切り替え器及び回線切り替え方法によれば、無線
区間の劣化により現用回線から予備回線への切り替えが
発生した場合でも、高速な切り替えを行うことができ
る。その理由は、現用第１回線の無線区間においてフェ
ージング等により回線劣化となり予備回線への切り替え
が発生しても、パイロット信号生成回路から出力された
パイロット信号のクロックと現用第１回線信号のクロッ
クとの位相差をπ＜θ＜２πとする制御を行うことで切
り替えを実施することで、切り替えに伴う位相変動量を
小さくすることができる。従って、無線伝送システムに
適用された場合の変調器や復調器のＰＬＬ回路における
同期はずれを防止することができ、高速な切り替えを実
現することができる。As is clear from the above description, according to the line switching device and the line switching method of the present invention, even when the working line is switched to the protection line due to the deterioration of the wireless section, the high speed switching is performed. It can be performed. The reason is that even if the line is deteriorated due to fading in the wireless section of the working first line and switching to the protection line occurs, the clock of the pilot signal output from the pilot signal generation circuit and the clock of the working first line signal By performing the switching by controlling the phase difference of π <θ <2π, it is possible to reduce the phase variation amount due to the switching. Therefore, it is possible to prevent loss of synchronization in the PLL circuit of the modulator or demodulator when applied to the wireless transmission system, and it is possible to realize high-speed switching.
【００８７】また、本発明の回線切り替え器及び回線切
り替え方法によれば、回線切り替え器、変調器、復調器
等におけるＰＬＬ回路のロックレンジやキャプチャレン
ジを、従来よりも狭くすることができる。これにより、
出力ジッタはＰＬＬ回路のロックレンジやキャプチャレ
ンジを狭くすることによりジッタ量を小さくするこがで
き、通常状態での出力ジッタを低く抑えることができ
る。Further, according to the line switching device and the line switching method of the present invention, the lock range and the capture range of the PLL circuit in the line switching device, the modulator, the demodulator, etc. can be made narrower than before. This allows
The output jitter can be reduced by narrowing the lock range and the capture range of the PLL circuit, and the output jitter in the normal state can be suppressed low.
【図１】本発明の第１の実施形態である回線切り替え器
の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a line switch according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態における選択クロック
制御回路の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a selection clock control circuit according to the first embodiment of the present invention.
【図３】本発明の第１の実施形態を用いた無線伝送シス
テムの構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a wireless transmission system using the first embodiment of the present invention.
【図４】本発明の第１の実施形態の動作例を示す第１の
タイミングチャートである。FIG. 4 is a first timing chart showing an operation example of the first exemplary embodiment of the present invention.
【図５】本発明の第１の実施形態の動作例を示す第２の
タイミングチャートである。FIG. 5 is a second timing chart showing an operation example of the first exemplary embodiment of the present invention.
【図６】本発明の第２の実施形態である回線切り替え器
の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a line switch according to a second embodiment of the present invention.
【図７】本発明の第２の実施形態の動作例を示す第１の
タイミングチャートである。FIG. 7 is a first timing chart showing an operation example of the second exemplary embodiment of the present invention.
【図８】本発明の第２の実施形態の動作例を示す第２の
タイミングチャートである。FIG. 8 is a second timing chart showing an operation example of the second exemplary embodiment of the present invention.
【図９】従来の回線切り替え器の構成を示すブロック図
である。FIG. 9 is a block diagram showing a configuration of a conventional line switch.
【図１０】従来の回線切り替え器の動作例を示す第１の
タイミングチャートである。FIG. 10 is a first timing chart showing an operation example of a conventional line switch.
【図１１】従来の回線切り替え器の動作例を示す第２の
タイミングチャートである。FIG. 11 is a second timing chart showing an operation example of a conventional line switch.
【図１２】従来の回線切り替え器の動作例を示す第３の
タイミングチャートである。FIG. 12 is a third timing chart showing an operation example of a conventional line switch.
【図１３】従来の回線切り替え器の動作例を示す第４の
タイミングチャートである。FIG. 13 is a fourth timing chart showing an operation example of a conventional line switch.
【図１４】従来の回線切り替え器における位相比較結果
のデューティ比を示すグラフである。FIG. 14 is a graph showing a duty ratio of a phase comparison result in a conventional line switch.
１ パイロット信号生成回路 ２ 選択出力回路 ３ 制御回路 ４ Ｌ分周回路 ５ 位相比較回路 ６ ループフィルタ回路 ７ 電圧制御発振回路 ８ Ｍ分周回路 ９ 選択クロック制御回路 １０ 位相差検出回路 １００ 回線切り替え器 1 Pilot signal generation circuit 2 Selective output circuit 3 control circuit 4 L divider 5 Phase comparison circuit 6 loop filter circuit 7 Voltage controlled oscillator 8 M frequency divider 9 Select clock control circuit 10 Phase difference detection circuit 100 line switch
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 1/74 H04L 1/22 H04L 7/00 ─────────────────────────────────────────────────── --Continued from the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H04B 1/74 H04L 1/22 H04L 7/00
Claims (23)
る無線伝送システムの回線切り替え器において、 前記予備回線の回線品質を監視するパイロット信号を生
成し、該パイロット信号と共にパイロット信号クロック
を出力するパイロット信号生成回路と、 前記パイロット信号または前記現用回線による現用回線
信号のいずれを前記予備回線に出力するかを制御する制
御信号を出力する制御回路と、 前記制御信号に基づいて前記パイロット信号または前記
現用回線信号のいずれかを選択して出力する選択出力回
路と、 前記パイロット信号クロック及び前記現用回線の現用回
線信号クロックとが入力され、該入力された各々のクロ
ックの位相差を検出して位相制御信号を出力する位相差
検出回路と、 前記位相制御信号に基づいて前記現用回線信号クロック
の位相を調節し、該調節された現用回線信号クロックと
前記パイロット信号クロックとのいずれかを前記制御信
号に基づいて選択し、選択クロックとして出力する選択
クロック制御回路と、 前記選択クロック制御回路から出力される前記選択クロ
ック信号の位相を同期させて位相同期信号を出力する位
相同期回路と、 を有して構成されることを特徴とする回線切り替え器。1. A line switch of a wireless transmission system having protection lines for a plurality of working lines, generates a pilot signal for monitoring the line quality of the protection line, and outputs a pilot signal clock together with the pilot signal. A pilot signal generation circuit, a control circuit that outputs a control signal that controls which of the pilot signal or the working line signal by the working line is output to the protection line, and the pilot signal or the control signal based on the control signal. A selection output circuit that selects and outputs one of the working line signals, and the pilot signal clock and the working line signal clock of the working line are input, and the phase difference is detected by detecting the phase difference between the respective clocks. A phase difference detection circuit for outputting a control signal, and the working line based on the phase control signal A selected clock control circuit that adjusts the phase of the signal clock, selects one of the adjusted working line signal clock and the pilot signal clock based on the control signal, and outputs the selected clock as a selected clock; And a phase synchronization circuit that outputs a phase synchronization signal by synchronizing the phase of the selected clock signal output from the circuit.
を分周する第１の分周回路と、 前記第１の分周回路により分周された信号と第２の分周
回路により分周された信号との位相比較結果を位相差信
号として出力する位相比較回路と、 前記位相比較回路からの前記位相差信号の高周波成分を
抑圧して直流成分の信号を出力するループフィルタ回路
と、 前記ループフィルタ回路から出力される前記直流成分の
信号の電圧に応じて周波数を可変した信号を出力する電
圧制御発振回路と、 前記電圧制御発振回路からの周波数を可変された前記信
号を分周して前記位相比較回路に出力する第２の分周回
路と、 を有して構成されることを特徴とする請求項１記載の回
線切り替え器。2. The phase-locked loop circuit comprises: a first frequency dividing circuit for frequency-dividing the selected clock signal from the selected clock control circuit; a signal frequency-divided by the first frequency dividing circuit; A phase comparison circuit that outputs the result of phase comparison with the signal divided by the frequency division circuit as a phase difference signal, and a high-frequency component of the phase difference signal from the phase comparison circuit is suppressed to output a DC component signal. A loop-controlled filter circuit, a voltage-controlled oscillation circuit that outputs a signal whose frequency is varied according to the voltage of the DC component signal output from the loop-filter circuit, and the frequency from the voltage-controlled oscillation circuit is varied. The line switching device according to claim 1, further comprising: a second frequency dividing circuit that divides the signal and outputs the frequency divided signal to the phase comparison circuit.
イロット信号と前記現用回線信号クロックのタイミング
による前記現用回線信号とを記憶する記憶手段と、 前記制御信号に基づいて前記記憶手段により記憶された
前記パイロット信号と前記現用回線信号とのいずれかを
選択する選択手段と、 前記選択手段により選択された信号を前記位相同期信号
のクロックに応じて出力する出力手段と、 を有することを特徴とする請求項１または２記載の回線
切り替え器。3. The selection output circuit stores the pilot signal according to the timing of the pilot signal clock and the working line signal according to the timing of the working line signal clock, and the memory based on the control signal. Selecting means for selecting one of the pilot signal and the working line signal stored by means, and output means for outputting the signal selected by the selecting means in accordance with the clock of the phase synchronization signal. The line switch according to claim 1 or 2, characterized in that:
ット信号クロックと前記現用回線信号クロックとの位相
差θが、 ０≦θ≦πの場合にハイレベル、 π＜θ＜２πの場合にロウレベル、 の位相制御信号を出力することを特徴とする請求項１か
ら３のいずれか１項に記載の回線切り替え器。4. The phase difference detection circuit is high level when the phase difference θ between the pilot signal clock output from the pilot signal generation circuit and the working line signal clock is 0 ≦ θ ≦ π, π 4. The line switch according to claim 1, wherein a phase control signal of low level is output when <θ <2π.
位相を反転させた位相反転クロックとが入力され、前記
位相制御信号に基づいてクロックを選択し、該選択され
たクロックを選択クロックとして出力するＳＥＬと、 前記制御信号に基づいて前記ＳＥＬからの前記選択クロ
ックと前記パイロット信号クロックとのどちらを出力す
るか選択する選択クロック出力回路と、 を有して構成されることを特徴とする請求項１から４の
いずれか１項に記載の回線切り替え器。5. The selection clock control circuit receives the working line signal clock and a phase-inverted clock obtained by inverting the phase of the working line signal clock, selects the clock based on the phase control signal, and selects the clock. A select clock output circuit that outputs the selected clock as a select clock; and a select clock output circuit that selects which of the select clock from the SEL and the pilot signal clock is to be output based on the control signal. The line switch according to any one of claims 1 to 4, which is configured.
ロックを選択し、 前記位相制御信号がロウレベルの場合に前記現用回線信
号クロックを選択することを特徴とする請求項５記載の
回線切り替え器。6. The SEL selects the phase inversion clock when the phase control signal is at a high level, and selects the working line signal clock when the phase control signal is at a low level. Item 5. The line switch according to item 5.
項５または６記載の回線切り替え器。7. The line switcher according to claim 5, wherein the SEL is provided for each working line.
により構成されることを特徴とする請求項２から７のい
ずれか１項に記載の回線切り替え器。8. The line switcher according to claim 2, wherein the phase comparison circuit is configured by an exclusive OR circuit.
る無線伝送システムの回線切り替え器において、 前記予備回線の回線品質を監視するパイロット信号を生
成し、該パイロット信号と共にパイロット信号クロック
を出力するパイロット信号生成回路と、 前記パイロット信号または前記現用回線による現用回線
信号のいずれを前記予備回線に出力するかを制御する制
御信号を出力する制御回路と、 前記制御信号に基づいて前記パイロット信号または前記
現用回線信号のいずれかを選択して出力する選択出力回
路と、 前記制御信号に基づいて前記現用回線信号クロック及び
前記パイロット信号クロックのいずれかを選択し、選択
クロックとして出力する選択クロック制御回路と、 前記選択クロック制御回路から出力される前記選択クロ
ック信号の位相を同期させて位相同期信号を出力する位
相同期回路とを備え、 前記選択クロック制御回路は、 前記パイロット信号クロックの位相を反転させた反転ク
ロック信号と前記制御信号とに基づいて切り替え制御信
号を出力する制御マスク回路と、 前記パイロット信号クロックと前記現用回線信号クロッ
クとが入力され、前記切り替え制御信号に基づいてクロ
ック切り替えを制御するクロック制御回路と、 を有して構成されることを特徴とする回線切り替え器。9. A line switch of a wireless transmission system having protection lines for a plurality of working lines, generates a pilot signal for monitoring the line quality of the protection line, and outputs a pilot signal clock together with the pilot signal. A pilot signal generation circuit, a control circuit that outputs a control signal that controls which of the pilot signal or the working line signal by the working line is output to the protection line, and the pilot signal or the control signal based on the control signal. A selection output circuit for selecting and outputting any one of the working line signals, and a selection clock control circuit for selecting one of the working line signal clock and the pilot signal clock based on the control signal and outputting the selected clock as a selection clock. , The selected clock output from the selected clock control circuit And a phase synchronization circuit that outputs a phase synchronization signal by synchronizing the phase of the signal, the selection clock control circuit, switching control based on an inverted clock signal obtained by inverting the phase of the pilot signal clock and the control signal. A control mask circuit that outputs a signal; and a clock control circuit that receives the pilot signal clock and the working line signal clock and that controls clock switching based on the switching control signal. A characteristic line switch.
ト信号クロックから前記現用回線信号クロックに切り替
え、 前記反転クロック信号がロウレベルの時に前記現用回線
信号クロックから前記パイロット信号クロックに切り替
える信号であることを特徴とする請求項９記載の回線切
り替え器。10. The switching control signal switches from the pilot signal clock to the working line signal clock when the inverted clock signal is at a high level, and switches from the working line signal clock to the pilot signal when the inverted clock signal is at a low level. 10. The line switch according to claim 9, wherein the line switch is a signal for switching to a clock.
を分周する第１の分周回路と、 前記第１の分周回路により分周された信号と第２の分周
回路により分周された信号との位相比較結果を位相差信
号として出力する位相比較回路と、 前記位相比較回路からの前記位相差信号の高周波成分を
抑圧して直流成分の信号を出力するループフィルタ回路
と、 前記ループフィルタ回路から出力される前記直流成分の
信号の電圧に応じて周波数を可変した信号を出力する電
圧制御発振回路と、 前記電圧制御発振回路からの周波数を可変された前記信
号を分周して前記位相比較回路に出力する第２の分周回
路と、 を有して構成されることを特徴とする請求項９または１
０記載の回線切り替え器。11. The phase synchronization circuit includes a first frequency dividing circuit for frequency-dividing the selected clock signal from the selected clock control circuit, a signal frequency-divided by the first frequency dividing circuit, and a second frequency dividing circuit. A phase comparison circuit that outputs the result of phase comparison with the signal divided by the frequency division circuit as a phase difference signal, and a high-frequency component of the phase difference signal from the phase comparison circuit is suppressed to output a DC component signal. A loop-controlled filter circuit, a voltage-controlled oscillation circuit that outputs a signal whose frequency is varied according to the voltage of the DC component signal output from the loop-filter circuit, and the frequency from the voltage-controlled oscillation circuit is varied. A second frequency dividing circuit for dividing the signal and outputting the divided frequency to the phase comparison circuit.
0 line switch.
イロット信号と前記現用回線信号クロックのタイミング
による前記現用回線信号とを記憶する記憶手段と、 前記制御信号に基づいて前記記憶手段により記憶された
前記パイロット信号と前記現用回線信号とのいずれかを
選択する選択手段と、 前記選択手段により選択された信号を前記位相同期信号
のクロックに応じて出力する出力手段と、 を有することを特徴とする請求項９から１１のいずれか
１項に記載の回線切り替え器。12. The selection output circuit stores the pilot signal according to the timing of the pilot signal clock and the working line signal according to the timing of the working line signal clock, and the memory based on the control signal. Selecting means for selecting one of the pilot signal and the working line signal stored by means, and output means for outputting the signal selected by the selecting means in accordance with the clock of the phase synchronization signal. The line switch according to any one of claims 9 to 11, characterized in that:
路により構成されることを特徴とする請求項９から１２
のいずれか１項に記載の回線切り替え器。13. The phase comparison circuit comprises an exclusive OR circuit.
The line switch according to any one of 1.
える無線伝送システムの回線切り替え方法において、 前記予備回線の回線品質を監視するパイロット信号を生
成し、該パイロット信号と共にパイロット信号クロック
を出力するパイロット信号生成工程と、 前記パイロット信号または前記現用回線による現用回線
信号のいずれを前記予備回線に出力するかを制御する制
御信号を出力する制御信号出力工程と、 前記制御信号に基づいて前記パイロット信号または前記
現用回線信号のいずれかを選択して出力する選択出力工
程と、 前記パイロット信号クロック及び前記現用回線の現用回
線信号クロックとが入力され、該入力された各々のクロ
ックの位相差を検出して位相制御信号を出力する位相差
検出工程と、 前記位相制御信号に基づいて前記現用回線信号クロック
の位相を調節し、該調節された現用回線信号クロックと
前記パイロット信号クロックとのいずれかを前記制御信
号に基づいて選択し、選択クロックとして出力する選択
クロック出力工程と、 前記選択クロック出力工程により出力される前記選択ク
ロック信号の位相を同期させて位相同期信号を出力する
位相同期工程と、 を有して構成されることを特徴とする回線切り替え方
法。14. A line switching method of a wireless transmission system having protection lines for a plurality of working lines, wherein a pilot signal for monitoring the line quality of the protection line is generated and a pilot signal clock is output together with the pilot signal. A pilot signal generation step, a control signal output step of outputting a control signal for controlling which of the pilot signal or the working line signal by the working line to be output to the protection line, and the pilot signal based on the control signal Alternatively, a selective output step of selecting and outputting any one of the working line signals, the pilot signal clock and the working line signal clock of the working line are input, and the phase difference between the respective clocks input is detected. Phase difference detecting step of outputting a phase control signal by A selected clock output step of adjusting the phase of the working line signal clock, selecting one of the adjusted working line signal clock and the pilot signal clock based on the control signal, and outputting the selected clock as a selected clock; And a phase synchronization step of outputting a phase synchronization signal by synchronizing the phase of the selection clock signal output in the selection clock output step.
を分周する第１の分周工程と、 前記第１の分周工程により分周された信号と第２の分周
工程により分周された信号との位相比較結果を位相差信
号として出力する位相比較工程と、 前記位相比較工程からの前記位相差信号の高周波成分を
抑圧して直流成分の信号を出力する高周波成分抑圧工程
と、 前記高周波成分抑圧工程により高周波成分を抑圧された
前記直流成分の信号の電圧に応じて周波数を可変した信
号を出力する電圧制御発振工程と、 前記電圧制御発振工程からの周波数を可変された前記信
号を分周して前記位相比較工程に出力する第２の分周工
程と、 を有して構成されることを特徴とする請求項１４記載の
回線切り替え方法。15. The phase synchronization step comprises a first frequency division step of dividing the selected clock signal from the selection clock control step, a signal divided by the first frequency division step and a second frequency division step. The phase comparison step of outputting the result of phase comparison with the signal divided by the frequency division step as a phase difference signal, and outputting the signal of the DC component by suppressing the high frequency component of the phase difference signal from the phase comparison step. A high frequency component suppressing step, a voltage control oscillating step of outputting a signal whose frequency is varied according to the voltage of the signal of the direct current component in which the high frequency component is suppressed by the high frequency component suppressing step, 15. The line switching method according to claim 14, further comprising a second frequency dividing step of dividing the frequency-variable signal and outputting the frequency-divided signal to the phase comparing step.
イロット信号と前記現用回線信号クロックのタイミング
による前記現用回線信号とを記憶する記憶工程と、 前記制御信号に基づいて前記記憶工程により記憶された
前記パイロット信号と前記現用回線信号とのいずれかを
選択する選択工程と、 前記選択工程により選択された信号を前記位相同期信号
のクロックに応じて出力する出力工程と、 を有することを特徴とする請求項１４または１５記載の
回線切り替え方法。16. The storage step of storing the pilot signal at the timing of the pilot signal clock and the working line signal at the timing of the working line signal clock in the selective output step; and the storing based on the control signal. A selection step of selecting one of the pilot signal and the working line signal stored in the step, and an output step of outputting the signal selected in the selection step according to the clock of the phase synchronization signal. 16. The line switching method according to claim 14 or 15, characterized in that.
ロット信号クロックと前記現用回線信号クロックとの位
相差θが、 ０≦θ≦πの場合にハイレベル、 π＜θ＜２πの場合にロウレベル、 の位相制御信号を出力することを特徴とする請求項１４
から１６のいずれか１項に記載の回線切り替え方法。17. The phase difference detection step is a high level when the phase difference θ between the pilot signal clock output from the pilot signal generation step and the working line signal clock is 0 ≦ θ ≦ π, π The low-level phase control signal is output when <θ <2π.
17. The line switching method according to any one of 1 to 16.
位相を反転させた位相反転クロックとが入力され、前記
位相制御信号に基づいてクロックを選択し、該選択され
たクロックを選択クロックとして出力する第１の選択ク
ロック出力工程と、 前記制御信号に基づいて前記第１の選択クロック出力工
程による前記選択クロックと前記パイロット信号クロッ
クとのどちらを出力するか選択する第２の選択クロック
出力工程と、 を有して構成されることを特徴とする請求項１４から１
７のいずれか１項に記載の回線切り替え方法。18. The selected clock control step receives the working line signal clock and a phase-inverted clock obtained by inverting the phase of the working line signal clock, selects a clock based on the phase control signal, and selects the clock. A first selected clock output step of outputting the selected clock as a selected clock; and a selection of which of the selected clock and the pilot signal clock by the first selected clock output step is output based on the control signal 15. The second selected clock output step for
7. The line switching method according to any one of 7 above.
ロックを選択し、 前記位相制御信号がロウレベルの場合に前記現用回線信
号クロックを選択することを特徴とする請求項１８記載
の回線切り替え方法。19. The first selection clock output step selects the phase inversion clock when the phase control signal is at a high level, and selects the working line signal clock when the phase control signal is at a low level. 19. The line switching method according to claim 18, wherein:
える無線伝送システムの回線切り替え方法において、 前記予備回線の回線品質を監視するパイロット信号を生
成し、該パイロット信号と共にパイロット信号クロック
を出力するパイロット信号生成工程と、 前記パイロット信号または前記現用回線による現用回線
信号のいずれを前記予備回線に出力するかを制御する制
御信号を出力する制御工程と、 前記制御信号に基づいて前記パイロット信号または前記
現用回線信号のいずれかを選択して出力する選択出力工
程と、 前記制御信号に基づいて前記現用回線信号クロック及び
前記パイロット信号クロックのいずれかを選択し、選択
クロックとして出力する選択クロック制御工程と、 前記選択クロック制御工程から出力される前記選択クロ
ック信号の位相を同期させて位相同期信号を出力する位
相同期工程とを備え、 前記選択クロック制御工程は、 前記パイロット信号クロックの位相を反転させた反転ク
ロック信号と前記制御信号とに基づいて切り替え制御信
号を出力する制御マスク工程と、 前記パイロット信号クロックと前記現用回線信号クロッ
クとが入力され、前記切り替え制御信号に基づいてクロ
ック切り替えを制御するクロック制御工程と、 を有して構成されることを特徴とする回線切り替え方
法。20. A line switching method for a wireless transmission system having a protection line for a plurality of working lines, wherein a pilot signal for monitoring the line quality of the protection line is generated, and a pilot signal clock is output together with the pilot signal. A pilot signal generating step, a control step of outputting a control signal for controlling which of the pilot signal or the working channel signal by the working channel to be output to the protection channel, and the pilot signal or the control signal based on the control signal A selection output step of selecting and outputting one of the working line signals, and a selection clock control step of selecting one of the working line signal clock and the pilot signal clock based on the control signal and outputting the selected clock as a selection clock. , The selected clock output from the selected clock control step And a phase synchronization step of outputting a phase synchronization signal by synchronizing the phase of the clock signal, wherein the selection clock control step switches based on the inverted clock signal obtained by inverting the phase of the pilot signal clock and the control signal. A control mask step of outputting a control signal; and a clock control step of inputting the pilot signal clock and the working line signal clock and controlling clock switching based on the switching control signal. Line switching method characterized by.
ト信号クロックから前記現用回線信号クロックに切り替
え、 前記反転クロック信号がロウレベルの時に前記現用回線
信号クロックから前記パイロット信号クロックに切り替
える信号であることを特徴とする請求項２０記載の回線
切り替え方法。21. The switching control signal switches from the pilot signal clock to the working line signal clock when the inverted clock signal is at a high level, and switches from the working line signal clock to the pilot signal when the inverted clock signal is at a low level. 21. The line switching method according to claim 20, wherein the line switching signal is a clock switching signal.
を分周する第１の分周工程と、 前記第１の分周工程により分周された信号と第２の分周
工程により分周された信号との位相比較結果を位相差信
号として出力する位相比較工程と、 前記位相比較工程からの前記位相差信号の高周波成分を
抑圧して直流成分の信号を出力する高周波成分抑圧工程
と、 前記高周波成分抑圧工程により高周波成分を抑圧された
前記直流成分の信号の電圧に応じて周波数を可変した信
号を出力する電圧制御発振工程と、 前記電圧制御発振工程からの周波数を可変された前記信
号を分周して前記位相比較工程に出力する第２の分周工
程と、 を有して構成されることを特徴とする請求項２０または
２１記載の回線切り替え方法。22. The phase synchronization step includes a first frequency division step of dividing the selected clock signal from the selection clock control step, a signal divided by the first frequency division step, and a second frequency division step. The phase comparison step of outputting the result of phase comparison with the signal divided by the frequency division step as a phase difference signal, and outputting the signal of the DC component by suppressing the high frequency component of the phase difference signal from the phase comparison step. A high frequency component suppressing step, a voltage control oscillating step of outputting a signal whose frequency is varied according to the voltage of the signal of the direct current component in which the high frequency component is suppressed by the high frequency component suppressing step, 22. A second frequency division step of dividing the frequency-variable signal and outputting the frequency-divided signal to the phase comparison step. .
イロット信号と前記現用回線信号クロックのタイミング
による前記現用回線信号とを記憶する記憶工程と、 前記制御信号に基づいて前記記憶工程により記憶された
前記パイロット信号と前記現用回線信号とのいずれかを
選択する選択工程と、 前記選択工程により選択された信号を前記位相同期信号
のクロックに応じて出力する出力工程と、 を有することを特徴とする請求項２０から２２のいずれ
か１項に記載の回線切り替え方法。23. The selecting and outputting step stores the pilot signal according to the timing of the pilot signal clock and the working line signal according to the timing of the working line signal clock; and the storing based on the control signal. A selection step of selecting one of the pilot signal and the working line signal stored in the step, and an output step of outputting the signal selected in the selection step according to the clock of the phase synchronization signal. 23. The line switching method according to claim 20, wherein:
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