JP3455489B2 - Frequency multiplier - Google Patents
Frequency multiplierInfo
- Publication number
- JP3455489B2 JP3455489B2 JP32639499A JP32639499A JP3455489B2 JP 3455489 B2 JP3455489 B2 JP 3455489B2 JP 32639499 A JP32639499 A JP 32639499A JP 32639499 A JP32639499 A JP 32639499A JP 3455489 B2 JP3455489 B2 JP 3455489B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output terminal
- terminal
- signal
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、入力した信号の周
波数のｎ倍の周波数となる信号を出力する周波数逓倍器
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency multiplier that outputs a signal having a frequency n times the frequency of an input signal.
【０００２】[0002]
【従来の技術】従来の周波数逓倍器の回路図を図７に示
す。Ｑ１０はＮｃｈＭＯＳ電界効果トランジスタ、Ｃは
コンデンサ、Ｌはインダクタ、ＶＤＤは電源電圧であ
る。ＩＮは入力信号であり、その周波数はω０である。
ＯＵＴは出力信号であり、その周波数はｎω０である
（ｎは自然数）。図７の周波数逓倍器によって入力信号
の周波数がｎ倍に逓倍できる理由を簡単に説明する。2. Description of the Related Art A circuit diagram of a conventional frequency multiplier is shown in FIG. Q10 is an NchMOS field effect transistor, C is a capacitor, L is an inductor, and VDD is a power supply voltage. IN is an input signal and its frequency is ω0.
OUT is an output signal, and its frequency is nω0 (n is a natural number). The reason why the frequency of the input signal can be multiplied by n by the frequency multiplier of FIG. 7 will be briefly described.
【０００３】入力信号ＩＮがトランジスタＱ１のゲート
端子に入力されると、その信号に応じて周波数逓倍器の
信号出力端子２に出力信号ＯＵＴが出力される。トラン
ジスタＱ１の入出力特性は非線形であるため、トランジ
スタＱ１から信号出力端子２に出力される信号には、ω
０のｎ倍の周波数の信号が多重されてくる。ここで、コ
ンデンサＣとインダクタＬによって構成される同調回路
の発振周波数を所望の周波数ｎω０に設定することで、
この同調回路の発振周波数成分以外は減衰する。すなわ
ち、同調回路の発振周波数成分付近の信号が選択的に抽
出されて、信号出力端子２から出力信号ＯＵＴとして出
力される。例えば、ｎ＝３とすれば、入力信号ＩＮの周
波数を３逓倍した信号成分が主となって信号出力端子２
から出力される。結果として、入力信号ＩＮに対してｎ
倍の周波数の出力信号ＯＵＴを得ることができる。When the input signal IN is input to the gate terminal of the transistor Q1, the output signal OUT is output to the signal output terminal 2 of the frequency multiplier according to the signal. Since the input / output characteristic of the transistor Q1 is non-linear, the signal output from the transistor Q1 to the signal output terminal 2 is ω
A signal having a frequency of n times 0 is multiplexed. Here, by setting the oscillation frequency of the tuning circuit constituted by the capacitor C and the inductor L to the desired frequency nω0,
Except for the oscillation frequency component of this tuning circuit, it is attenuated. That is, a signal near the oscillation frequency component of the tuning circuit is selectively extracted and output from the signal output terminal 2 as the output signal OUT. For example, when n = 3, the signal component obtained by multiplying the frequency of the input signal IN by 3 is mainly used as the signal output terminal 2
Is output from. As a result, for the input signal IN, n
It is possible to obtain the output signal OUT having the double frequency.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、図７に
示す従来の周波数逓倍器では、周波数をｎ逓倍するトラ
ンジスタと信号出力端子２を駆動するトランジスタが同
一のトランジスタＱ１であるため、周波数逓倍するため
の条件と出カインピーダンスを整合させるための条件を
同一のトランジスタＱ１で調節しなければならなかっ
た。そのため、出力インピーダンスの整合を図ると、周
波数逓倍の条件から外れて周波数逓倍した出力信号ＯＵ
Ｔの振幅が小さくなり、また周波数逓倍の条件を満たす
と、駆動力が足らなくなるといった問題点があった。ま
た、トランジスタＱ１のデバイス特性による信号の非線
形性だけを利用して周波数逓倍しているため、効率よく
周波数逓倍した出力信号ＯＵＴを得ることができないと
いう問題点があった。具体的には、トランジスタＱ１の
非線形性はそれほど大きくないので、信号出力端子２に
は入力信号ＩＮと同じ周波数ω０の信号が大きなエネル
ギーをもって現れ、高次の周波数のエネルギーは小さい
というのが現状であった。これらの問題点の結果、周波
数逓倍器の周波数変換効率が小さく、所定の周波数逓倍
した信号を得るためには大きな電力を消費してしまう。
したがって、従来の周波数逓倍器では、周波数逓倍する
回路と出力する回路が同一であることと、回路で使用す
るデバイスの非線形性だけを利用して周波数逓倍してい
るため、周波数変換効率が悪く、結果として消費電力が
大きくなってしまうという問題点があった。本発明の目
的は、上述の問題を解決するべく、周波数変換効率が高
く消費電力の少ない周波数逓倍器を提供することであ
る。However, in the conventional frequency multiplier shown in FIG. 7, since the transistor for multiplying the frequency by n and the transistor for driving the signal output terminal 2 are the same transistor Q1, the frequency is multiplied. The same transistor Q1 had to be adjusted under the conditions of (1) and the conditions for matching the output impedance. Therefore, when the output impedance is matched, the frequency-multiplied output signal OU deviates from the frequency-multiplication condition.
When the amplitude of T becomes small and the condition of frequency multiplication is satisfied, there is a problem that the driving force becomes insufficient. Further, since the frequency is multiplied by utilizing only the non-linearity of the signal due to the device characteristic of the transistor Q1, there is a problem that the output signal OUT whose frequency is multiplied cannot be efficiently obtained. Specifically, since the non-linearity of the transistor Q1 is not so large, the signal of the same frequency ω0 as the input signal IN appears with a large energy at the signal output terminal 2, and the energy of the higher order frequency is small at present. there were. As a result of these problems, the frequency conversion efficiency of the frequency multiplier is low, and a large amount of power is consumed to obtain a signal with a predetermined frequency multiplication.
Therefore, in the conventional frequency multiplier, since the circuit for frequency multiplication and the circuit for output are the same and the frequency is multiplied only by utilizing the nonlinearity of the device used in the circuit, the frequency conversion efficiency is poor, As a result, there is a problem that power consumption increases. An object of the present invention is to provide a frequency doubler with high frequency conversion efficiency and low power consumption in order to solve the above problems.
【０００５】[0005]
【課題を解決するための手段】本発明の周波数逓倍器
は、入力端子が信号入力端子（１）に接続され、第１の
出力端子が第１の電源に接続された第１のトランジスタ
（Ｑ１，Ｑ４，Ｑ７）と、一端が第１のトランジスタの
第２の出力端子に接続され、他端が第２の電源に接続さ
れた第１のコンデンサ（Ｃ１）と、一端が第１のトラン
ジスタの第２の出力端子に接続され、他端が第２の電源
に接続された第１のインダクタ（Ｌ１）と、入力端子が
第１のトランジスタの第２の出力端子と第１のコンデン
サの一端と第１のインダクタの一端との接続点に接続さ
れ、第１の出力端子が第１の電源に接続され、第２の出
力端子が信号出力端子（２）に接続された第２のトラン
ジスタ（Ｑ２，Ｑ５，Ｑ８）と、一端が信号出力端子に
接続され、他端が第２の電源に接続された第２のコンデ
ンサ（Ｃ２）と、一端が信号出力端子に接続され、他端
が第２の電源に接続された第２のインダクタ（Ｌ２）と
を有するものである。A frequency multiplier according to the present invention comprises a first transistor (Q1) having an input terminal connected to a signal input terminal (1) and a first output terminal connected to a first power supply. , Q4, Q7), a first capacitor (C1) having one end connected to the second output terminal of the first transistor and the other end connected to the second power supply, and one end of the first transistor A first inductor (L1) connected to the second output terminal and the other end of which is connected to the second power source; an input terminal of the first output terminal of the first transistor and one end of the first capacitor; A second transistor (Q2) connected to a connection point with one end of the first inductor, having a first output terminal connected to the first power supply and a second output terminal connected to the signal output terminal (2). , Q5, Q8), one end of which is connected to the signal output terminal and the other end of which is A second capacitor connected to the power supply (C2), one end connected to the signal output terminal, the other end in which a second inductor connected to the second power source (L2).
【０００６】また、本発明の周波数逓倍器は、入力端子
が信号入力端子（１）に接続された第１のトランジスタ
（Ｑ１ａ，Ｑ４ａ，Ｑ７ａ）と、入力端子が信号入力端
子に接続され、第１の出力端子が第１の電源に接続さ
れ、第２の出力端子が第１のトランジスタの第１の出力
端子に接続された第２のトランジスタ（Ｑ３，Ｑ６，Ｑ
９）と、一端が第１のトランジスタの第２の出力端子に
接続され、他端が第２の電源に接続された第１のコンデ
ンサ（Ｃ１）と、一端が第１のトランジスタの第２の出
力端子に接続され、他端が第２の電源に接続された第１
のインダクタ（Ｌ１）と、入力端子が第１のトランジス
タの第２の出力端子と第１のコンデンサの一端と第１の
インダクタの一端との接続点に接続され、第１の出力端
子が第１の電源に接続され、第２の出力端子が信号出力
端子に接続された第３のトランジスタ（Ｑ２，Ｑ５，Ｑ
８）と、一端が信号出力端子に接続され、他端が第２の
電源に接続された第２のコンデンサ（Ｃ２）と、一端が
信号出力端子に接続され、他端が第２の電源に接続され
た第２のインダクタ（Ｌ２）とを有するものである。In the frequency multiplier of the present invention, the first transistor (Q1a, Q4a, Q7a) having an input terminal connected to the signal input terminal (1) and the input terminal connected to the signal input terminal A second transistor (Q3, Q6, Q) whose first output terminal is connected to the first power supply and whose second output terminal is connected to the first output terminal of the first transistor.
9), a first capacitor (C1) having one end connected to the second output terminal of the first transistor and the other end connected to the second power supply, and one end of the second capacitor of the first transistor. A first terminal connected to an output terminal and the other end connected to a second power source
Of the inductor (L1), the input terminal thereof is connected to a connection point of the second output terminal of the first transistor, one end of the first capacitor and one end of the first inductor, and the first output terminal is connected to the first output terminal. Of the third transistor (Q2, Q5, Q) connected to the power supply of the second output terminal and the second output terminal connected to the signal output terminal.
8), a second capacitor (C2) having one end connected to the signal output terminal and the other end connected to the second power supply, and one end connected to the signal output terminal and the other end connected to the second power supply. And a second inductor (L2) connected thereto.
【０００７】また、本発明の周波数逓倍器の１構成例
は、第１、第２、第３のトランジスタをＭＯＳ電界効果
トランジスタとするものである。また、本発明の周波数
逓倍器の１構成例は、第１、第２、第３のトランジスタ
をＭＥＳ電界効果トランジスタとするものである。ま
た、本発明の周波数逓倍器の１構成例は、第１、第２、
第３のトランジスタをバイポーラトランジスタとするも
のである。また、本発明の周波数逓倍器の１構成例は、
第１、第２、第３のトランジスタの入力端子をゲート端
子とし、第１の出力端子をソース端子とし、第２の出力
端子をドレイン端子とするものである。また、本発明の
周波数逓倍器の１構成例は、第１、第２、第３のトラン
ジスタの入力端子をベース端子とし、第１の出力端子を
エミッタ端子とし、第２の出力端子をコレクタ端子とす
るものである。Further, in one configuration example of the frequency multiplier of the present invention, the first, second and third transistors are MOS field effect transistors. Further, in one configuration example of the frequency multiplier of the present invention, the first, second and third transistors are MES field effect transistors. Moreover, one configuration example of the frequency multiplier of the present invention is as follows:
The third transistor is a bipolar transistor. Further, one configuration example of the frequency multiplier of the present invention is
The input terminals of the first, second, and third transistors are gate terminals, the first output terminal is a source terminal, and the second output terminal is a drain terminal. Further, in one configuration example of the frequency multiplier of the present invention, the input terminals of the first, second and third transistors are base terminals, the first output terminal is an emitter terminal, and the second output terminal is a collector terminal. It is what
【０００８】[0008]
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態となる周波数逓倍器の
構成を示す回路図である。図１において、Ｑ１，Ｑ２は
ＮｃｈＭＯＳ電界効果トランジスタ、Ｃ１，Ｃ２はコン
デンサ、Ｌ１，Ｌ２はインダクタ、ＶＤＤは電源電圧、
１は信号入力端子、２は信号出力端子である。また、Ｇ
はゲート端子、Ｓはソース端子、Ｄはドレイン端子であ
る。ＩＮは入力信号であり、その周波数はω０である。
ＯＵＴは出力信号であり、その周波数はｎω０である
（ｎは自然数）。BEST MODE FOR CARRYING OUT THE INVENTION [First Embodiment] Next, an embodiment of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration of a frequency multiplier according to a first embodiment of the present invention. In FIG. 1, Q1 and Q2 are NchMOS field effect transistors, C1 and C2 are capacitors, L1 and L2 are inductors, VDD is a power supply voltage,
Reference numeral 1 is a signal input terminal, and 2 is a signal output terminal. Also, G
Is a gate terminal, S is a source terminal, and D is a drain terminal. IN is an input signal and its frequency is ω0.
OUT is an output signal, and its frequency is nω0 (n is a natural number).
【０００９】図１の周波数逓倍器は、図７に示す従来の
周波数逓倍器にトランジスタＱ２、コンデンサＣ２、イ
ンダクタＬ２を付加したものである。図１の周波数逓倍
器により効率よく周波数がｎ倍に逓倍できる理由を簡単
に説明する。入力信号ＩＮが信号入力端子１からトラン
ジスタＱ１のゲート端子Ｇに入力されると、この信号に
応じて節点Ｎ１に信号が出力される。トランジスタＱ１
の入出力特性は非線形であるため、トランジスタＱ１か
ら節点Ｎ１に出力される信号には、ω０のｎ倍の周波数
の信号が多重されてくる。The frequency multiplier shown in FIG. 1 is obtained by adding a transistor Q2, a capacitor C2 and an inductor L2 to the conventional frequency multiplier shown in FIG. The reason why the frequency can be efficiently multiplied by n by the frequency multiplier of FIG. 1 will be briefly described. When the input signal IN is input from the signal input terminal 1 to the gate terminal G of the transistor Q1, a signal is output to the node N1 according to this signal. Transistor Q1
Since the input / output characteristic of is non-linear, the signal output from the transistor Q1 to the node N1 is multiplexed with a signal having a frequency n times ω0.
【００１０】ここで、コンデンサＣ１とインダクタＬ１
によって構成される同調回路（ＬＣ発振回路）の発振周
波数を所望の周波数ｎω０に設定することで、この同調
回路の発振周波数成分以外は減衰する。結果として、コ
ンデンサＣ１とインダクタＬ１によって構成される同調
回路により入力信号ＩＮに対してｎ倍の周波数の信号が
抽出され、この信号がトランジスタＱ２のゲート端子Ｇ
に入力され、この信号によりトランジスタＱ２が駆動さ
れる。Here, the capacitor C1 and the inductor L1
By setting the oscillating frequency of the tuning circuit (LC oscillating circuit) configured by the desired frequency nω0, components other than the oscillating frequency component of this tuning circuit are attenuated. As a result, the tuning circuit composed of the capacitor C1 and the inductor L1 extracts a signal having a frequency n times that of the input signal IN, and this signal is extracted from the gate terminal G of the transistor Q2.
, And the signal drives the transistor Q2.
【００１１】そして、コンデンサＣ２とインダクタＬ２
によって構成される同調回路により前記所望の周波数成
分の信号がさらに強められて信号出力端子２へ出力され
る。このように、本実施の形態では、周波数逓倍する回
路（Ｑ１，Ｃ１，Ｌ１）と周波数逓倍した信号を出力す
る回路（Ｑ２，Ｃ２，Ｌ２）を別回路構成としたため、
それぞれの回路定数を最適化できる。Then, the capacitor C2 and the inductor L2
The signal of the desired frequency component is further strengthened by the tuning circuit constituted by and output to the signal output terminal 2. As described above, in the present embodiment, the circuit (Q1, C1, L1) for frequency multiplication and the circuit (Q2, C2, L2) for outputting a signal for frequency multiplication have different circuit configurations.
Each circuit constant can be optimized.
【００１２】すなわち、周波数逓倍するための条件をト
ランジスタＱ１、コンデンサＣ１、インダクタＬ１で調
節することができ、出カインピーダンスを整合させるた
めの条件をトランジスタＱ２、コンデンサＣ２、インダ
クタＬ２で調節することができる。なお、コンデンサＣ
１，Ｃ２、インダクタＬ１，Ｌ２の個々の値は、前記同
調回路の発振周波数が所望の周波数ｎω０になるという
条件を満たす限り、自由に設定することができる。以上
のように、本実施の形態では、周波数逓倍する回路と周
波数逓倍した信号を出力する回路を分離したので、周波
数の変換効率を高めることができ、結果として、従来の
周波数逓倍器に比べて消費電力を低減することができ
る。That is, the condition for frequency multiplication can be adjusted by the transistor Q1, the capacitor C1, and the inductor L1, and the condition for matching the output impedance can be adjusted by the transistor Q2, the capacitor C2, and the inductor L2. it can. The capacitor C
The individual values of 1, C2 and the inductors L1, L2 can be freely set as long as the condition that the oscillation frequency of the tuning circuit becomes the desired frequency nω0 is satisfied. As described above, in the present embodiment, the circuit for frequency multiplication and the circuit for outputting the frequency-multiplied signal are separated, so that the frequency conversion efficiency can be increased, and as a result, compared with the conventional frequency multiplier. Power consumption can be reduced.
【００１３】［実施の形態の２］図２は本発明の第２の
実施の形態となる周波数逓倍器の構成を示す回路図であ
り、図１と同一の構成には同一の符号を付してある。図
２において、Ｑ１ａ，Ｑ２，Ｑ３はＮｃｈＭＯＳ電界効
果トランジスタである。本実施の形態の周波数逓倍器
は、図１の周波数逓倍器にトランジスタＱ３を付加した
ものである。[Second Embodiment] FIG. 2 is a circuit diagram showing a configuration of a frequency multiplier according to a second embodiment of the present invention. The same components as those in FIG. 1 are designated by the same reference numerals. There is. In FIG. 2, Q1a, Q2 and Q3 are NchMOS field effect transistors. The frequency multiplier of the present embodiment is obtained by adding a transistor Q3 to the frequency multiplier shown in FIG.
【００１４】図２の周波数逓倍器により効率よく周波数
がｎ倍に逓倍できる理由を簡単に説明する。入力信号Ｉ
Ｎが信号入力端子１からトランジスタＱ１ａのゲート端
子Ｇに入力されると、この信号に応じて節点Ｎ１に信号
が出力される。トランジスタＱ１ａの入出力特性は非線
形であるため、トランジスタＱ１ａから節点Ｎ１に出力
される信号には、ω０のｎ倍の周波数の信号が多重され
てくる。The reason why the frequency can be efficiently multiplied by n by the frequency multiplier of FIG. 2 will be briefly described. Input signal I
When N is input from the signal input terminal 1 to the gate terminal G of the transistor Q1a, a signal is output to the node N1 according to this signal. Since the input / output characteristic of the transistor Q1a is non-linear, the signal output from the transistor Q1a to the node N1 is multiplexed with a signal having a frequency n times ω0.
【００１５】一方、同一の入力信号ＩＮがトランジスタ
Ｑ１ａと縦積みに接続されたトランジスタＱ２のゲート
端子Ｇにも入力される。この場合、トランジスタＱ２は
可変抵抗として扱うことができる。すなわち、可変抵抗
がトランジスタＱ１ａのソース端子Ｓに接続されたこと
になり、トランジスタＱ１ａの実効ゲート−ソース電圧
が非線形になるため、トランジスタＱ１ａの非線形性は
増長され、高次の周波数成分のエネルギーを大きくする
ことができる。On the other hand, the same input signal IN is also input to the gate terminal G of the transistor Q2 which is vertically connected to the transistor Q1a. In this case, the transistor Q2 can be treated as a variable resistor. That is, the variable resistor is connected to the source terminal S of the transistor Q1a, and the effective gate-source voltage of the transistor Q1a becomes non-linear, so that the non-linearity of the transistor Q1a is increased and energy of higher-order frequency components is increased. Can be large.
【００１６】トランジスタＱ２、コンデンサＣ１，Ｃ
２、インダクタＬ１，Ｌ２による動作は実施の形態の１
と同じである。すなわち、節点Ｎ１に出力される信号か
らコンデンサＣ１とインダクタＬ１によって構成される
同調回路によりｎω０の周波数の信号が抽出され、この
信号によりトランジスタＱ２が駆動される。そして、コ
ンデンサＣ２とインダクタＬ２によって構成される同調
回路により前記ｎω０の周波数の信号がさらに強められ
て信号出力端子２へ出力される。Transistor Q2, capacitors C1 and C
2. The operation by the inductors L1 and L2 is the same as in the first embodiment.
Is the same as. That is, a signal having a frequency of nω0 is extracted from the signal output to the node N1 by the tuning circuit composed of the capacitor C1 and the inductor L1, and the transistor Q2 is driven by this signal. Then, the signal having the frequency of nω0 is further strengthened by the tuning circuit composed of the capacitor C2 and the inductor L2 and is output to the signal output terminal 2.
【００１７】以上のように、本実施の形態によれば、ト
ランジスタＱ１ａの非線形性を回路的に増長するように
工夫したので、効率よく高次の周波数を発生させること
ができる。その結果、実施の形態の１の周波数逓倍器に
比べて、消費電力をさらに低減することができる。As described above, according to the present embodiment, the non-linearity of the transistor Q1a is devised so as to be increased in a circuit manner, so that high-order frequencies can be efficiently generated. As a result, it is possible to further reduce the power consumption as compared with the frequency multiplier of the first embodiment.
【００１８】［実施の形態の３］実施の形態の１，２で
は、ＭＯＳ電界効果トランジスタを用いたが、これに限
るものではなく、その他のトランジスタを用いても同様
の構成を実現できる。以下、このような実施の形態につ
いて説明する。図３は本発明の第３の実施の形態となる
周波数逓倍器の構成を示す回路図であり、Ｑ４，Ｑ５は
ＮｃｈＭＥＳ電解効果トランジスタである。本実施の形
態の周波数逓倍器は、図１の周波数逓倍器のＭＯＳ電界
効果トランジスタＱ１，Ｑ２の代わりに、ＭＥＳ電解効
果トランジスタＱ４，Ｑ５を用いたものである。[Third Embodiment] In the first and second embodiments, the MOS field effect transistor is used. However, the present invention is not limited to this, and the same structure can be realized by using other transistors. Hereinafter, such an embodiment will be described. FIG. 3 is a circuit diagram showing a configuration of a frequency doubler according to a third embodiment of the present invention, and Q4 and Q5 are NchMES field effect transistors. The frequency multiplier of the present embodiment uses MES field effect transistors Q4 and Q5 instead of the MOS field effect transistors Q1 and Q2 of the frequency multiplier of FIG.
【００１９】［実施の形態の４］図４は本発明の第４の
実施の形態となる周波数逓倍器の構成を示す回路図であ
り、Ｑ４ａ，Ｑ５，Ｑ６はＮｃｈＭＥＳ電解効果トラン
ジスタである。本実施の形態の周波数逓倍器は、図２の
周波数逓倍器のＭＯＳ電界効果トランジスタＱ１ａ，Ｑ
２，Ｑ３の代わりに、ＭＥＳ電解効果トランジスタＱ４
ａ，Ｑ５，Ｑ６を用いたものである。[Fourth Embodiment] FIG. 4 is a circuit diagram showing the structure of a frequency multiplier according to a fourth embodiment of the present invention, in which Q4a, Q5 and Q6 are NchMES field effect transistors. The frequency multiplier according to the present embodiment is the MOS field effect transistors Q1a and Q1 of the frequency multiplier shown in FIG.
2, Q3 instead of MES field effect transistor Q4
a, Q5, Q6 are used.
【００２０】［実施の形態の５］図５は本発明の第５の
実施の形態となる周波数逓倍器の構成を示す回路図であ
る。図５において、Ｑ７，Ｑ８はＮＰＮバイポーラトラ
ンジスタ、Ｂはベース端子、Ｅはエミッタ端子、Ｃはコ
レクタ端子である。本実施の形態の周波数逓倍器は、図
１の周波数逓倍器のＭＯＳ電界効果トランジスタＱ１，
Ｑ２の代わりに、バイポーラトランジスタＱ７，Ｑ８を
用いたものである。[Fifth Embodiment] FIG. 5 is a circuit diagram showing a structure of a frequency multiplier according to a fifth embodiment of the present invention. In FIG. 5, Q7 and Q8 are NPN bipolar transistors, B is a base terminal, E is an emitter terminal, and C is a collector terminal. The frequency multiplier of the present embodiment is the same as the MOS field effect transistor Q1 of the frequency multiplier of FIG.
Instead of Q2, bipolar transistors Q7 and Q8 are used.
【００２１】［実施の形態の６］図６は本発明の第６の
実施の形態となる周波数逓倍器の構成を示す回路図であ
り、Ｑ７ａ，Ｑ８，Ｑ９はＮＰＮバイポーラトランジス
タである。本実施の形態の周波数逓倍器は、図２の周波
数逓倍器のＭＯＳ電界効果トランジスタＱ１ａ，Ｑ２，
Ｑ３の代わりに、バイポーラトランジスタＱ７ａ，Ｑ
８，Ｑ９を用いたものである。[Sixth Embodiment] FIG. 6 is a circuit diagram showing the structure of a frequency multiplier according to a sixth embodiment of the present invention, in which Q7a, Q8 and Q9 are NPN bipolar transistors. The frequency multiplier of the present embodiment is the MOS field effect transistors Q1a, Q2, of the frequency multiplier shown in FIG.
Instead of Q3, bipolar transistors Q7a, Q
8 and Q9 are used.
【００２２】なお、実施の形態の１〜４では、Ｎｃｈト
ランジスタを用い、第１の電源をＧＮＤ（接地）、第２
の電源をＶＤＤとしているが、これに限るものではな
く、Ｐｃｈトランジスタを用いてもよい。この場合に
は、第１の電源をＶＤＤ、第２の電源をＧＮＤとすれば
よい。また、実施の形態の５，６では、ＮＰＮバイポー
ラトランジスタを用いているが、これに限るものではな
く、ＰＮＰバイポーラトランジスタを用いてもよい。こ
の場合にも、第１の電源をＶＤＤ、第２の電源をＧＮＤ
とすればよい。In the first to fourth embodiments, an Nch transistor is used, the first power source is GND (ground), and the second power source is
Although the power source of the above is VDD, it is not limited to this, and a Pch transistor may be used. In this case, the first power source may be VDD and the second power source may be GND. Further, although the NPN bipolar transistor is used in the fifth and sixth embodiments, the present invention is not limited to this, and a PNP bipolar transistor may be used. Also in this case, the first power source is VDD and the second power source is GND.
And it is sufficient.
【００２３】[0023]
【発明の効果】本発明によれば、第１のトランジスタ、
第１のコンデンサ及び第１のインダクタからなる周波数
逓倍する回路と、第２のトランジスタ、第２のコンデン
サ及び第２のインダクタからなる周波数逓倍した信号を
出力する回路を分離したので、効率よく高次の周波数の
信号を発生させることができ、結果として、従来の周波
数逓倍器に比べて消費電力を低減することができる。し
たがって、電池等のバッテリを有する携帯型無線機器に
本発明の周波数逓倍器を用いれば、長寿命化、またはバ
ッテリの小型化に伴う携帯型無線機器の小型化が図れ、
効果大である。According to the present invention, the first transistor,
Since the frequency multiplying circuit composed of the first capacitor and the first inductor and the circuit outputting the frequency multiplied signal composed of the second transistor, the second capacitor and the second inductor are separated from each other, the high-order efficient It is possible to generate a signal having a frequency of, and as a result, it is possible to reduce power consumption as compared with the conventional frequency multiplier. Therefore, if the frequency multiplier of the present invention is used for a portable wireless device having a battery such as a battery, the life of the portable wireless device can be extended, or the portable wireless device can be downsized as the battery is downsized.
It is very effective.
【００２４】また、第１のトランジスタと縦積みに接続
された第２のトランジスタを設けることにより、第１の
トランジスタの非線形性を回路的に増長するようにした
ので、効率よく高次の周波数の信号を発生させることが
できる。その結果、周波数逓倍器の消費電力をさらに低
減することができる。Further, by providing the second transistor which is vertically connected to the first transistor, the non-linearity of the first transistor is increased in a circuit manner. A signal can be generated. As a result, the power consumption of the frequency multiplier can be further reduced.
【図１】 本発明の第１の実施の形態となる周波数逓倍
器の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a frequency multiplier according to a first embodiment of the present invention.
【図２】 本発明の第２の実施の形態となる周波数逓倍
器の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a frequency multiplier which is a second embodiment of the present invention.
【図３】 本発明の第３の実施の形態となる周波数逓倍
器の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a frequency doubler according to a third embodiment of the present invention.
【図４】 本発明の第４の実施の形態となる周波数逓倍
器の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a frequency doubler according to a fourth embodiment of the present invention.
【図５】 本発明の第５の実施の形態となる周波数逓倍
器の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a frequency multiplier which is a fifth embodiment of the present invention.
【図６】 本発明の第６の実施の形態となる周波数逓倍
器の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a frequency doubler according to a sixth embodiment of the present invention.
【図７】 従来の周波数逓倍器の構成を示す回路図であ
る。FIG. 7 is a circuit diagram showing a configuration of a conventional frequency multiplier.
Ｑ１〜Ｑ３、Ｑ１ａ…ＮｃｈＭＯＳ電界効果トランジス
タ、Ｑ４〜Ｑ６、Ｑ４ａ…ＮｃｈＭＥＳ電解効果トラン
ジスタ、Ｑ７〜Ｑ９、Ｑ７ａ…ＮＰＮバイポーラトラン
ジスタ、Ｃ１、Ｃ２…コンデンサ、Ｌ１、Ｌ２…インダ
クタ、１…信号入力端子、２…信号出力端子。Q1 to Q3, Q1a ... NchMOS field effect transistor, Q4 to Q6, Q4a ... NchMES field effect transistor, Q7 to Q9, Q7a ... NPN bipolar transistor, C1, C2 ... Capacitor, L1, L2 ... Inductor, 1 ... Signal input terminal, 2 ... Signal output terminal.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−284942（ＪＰ，Ａ) 特開 平４−294637（ＪＰ，Ａ) 米国特許4864636（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03B 19/14 H03K 5/00 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-10-284942 (JP, A) JP-A-4-294637 (JP, A) US Pat. No. 4864636 (US, A) (58) Fields investigated (Int .Cl. 7 , DB name) H03B 19/14 H03K 5/00
Claims (7)
１の出力端子が第１の電源に接続された第１のトランジ
スタと、 一端が前記第１のトランジスタの第２の出力端子に接続
され、他端が第２の電源に接続された第１のコンデンサ
と、 一端が前記第１のトランジスタの第２の出力端子に接続
され、他端が前記第２の電源に接続された第１のインダ
クタと、 入力端子が前記第１のトランジスタの第２の出力端子と
前記第１のコンデンサの一端と前記第１のインダクタの
一端との接続点に接続され、第１の出力端子が前記第１
の電源に接続され、第２の出力端子が信号出力端子に接
続された第２のトランジスタと、 一端が前記信号出力端子に接続され、他端が前記第２の
電源に接続された第２のコンデンサと、 一端が前記信号出力端子に接続され、他端が前記第２の
電源に接続された第２のインダクタとを有することを特
徴とする周波数逓倍器。1. A first transistor having an input terminal connected to a signal input terminal, a first output terminal connected to a first power supply, and one end connected to a second output terminal of the first transistor. A first capacitor having the other end connected to the second power supply, and a first capacitor having one end connected to the second output terminal of the first transistor and the other end connected to the second power supply. And an input terminal are connected to a connection point between the second output terminal of the first transistor, one end of the first capacitor and one end of the first inductor, and the first output terminal is connected to the first output terminal. 1
A second transistor having a second output terminal connected to the signal output terminal and a second output terminal connected to the signal output terminal; and a second transistor having one end connected to the signal output terminal and the other end connected to the second power source. A frequency multiplier comprising a capacitor and a second inductor having one end connected to the signal output terminal and the other end connected to the second power supply.
１のトランジスタと、 入力端子が前記信号入力端子に接続され、第１の出力端
子が第１の電源に接続され、第２の出力端子が前記第１
のトランジスタの第１の出力端子に接続された第２のト
ランジスタと、 一端が前記第１のトランジスタの第２の出力端子に接続
され、他端が第２の電源に接続された第１のコンデンサ
と、 一端が前記第１のトランジスタの第２の出力端子に接続
され、他端が前記第２の電源に接続された第１のインダ
クタと、 入力端子が前記第１のトランジスタの第２の出力端子と
前記第１のコンデンサの一端と前記第１のインダクタの
一端との接続点に接続され、第１の出力端子が前記第１
の電源に接続され、第２の出力端子が信号出力端子に接
続された第３のトランジスタと、 一端が前記信号出力端子に接続され、他端が前記第２の
電源に接続された第２のコンデンサと、 一端が前記信号出力端子に接続され、他端が前記第２の
電源に接続された第２のインダクタとを有することを特
徴とする周波数逓倍器。2. A first transistor having an input terminal connected to a signal input terminal, an input terminal connected to the signal input terminal, a first output terminal connected to a first power supply, and a second output. The terminal is the first
A second transistor connected to the first output terminal of the transistor, and a first capacitor having one end connected to the second output terminal of the first transistor and the other end connected to the second power supply. A first inductor having one end connected to the second output terminal of the first transistor and the other end connected to the second power supply; and an input terminal of the second output of the first transistor. A first output terminal connected to a connection point between the terminal, one end of the first capacitor, and one end of the first inductor;
A third transistor having a second output terminal connected to the signal output terminal and a second output terminal connected to the signal output terminal; and a second transistor having one end connected to the signal output terminal and the other end connected to the second power source. A frequency multiplier comprising a capacitor and a second inductor having one end connected to the signal output terminal and the other end connected to the second power supply.
おいて、 前記第１、第２、第３のトランジスタをＭＯＳ電界効果
トランジスタとすることを特徴とする周波数逓倍器。3. The frequency multiplier according to claim 1, wherein the first, second and third transistors are MOS field effect transistors.
おいて、 前記第１、第２、第３のトランジスタをＭＥＳ電界効果
トランジスタとすることを特徴とする周波数逓倍器。4. The frequency multiplier according to claim 1, wherein the first, second and third transistors are MES field effect transistors.
おいて、 前記第１、第２、第３のトランジスタをバイポーラトラ
ンジスタとすることを特徴とする周波数逓倍器。5. The frequency multiplier according to claim 1, wherein the first, second and third transistors are bipolar transistors.
おいて、 前記第１、第２、第３のトランジスタの入力端子をゲー
ト端子とし、第１の出力端子をソース端子とし、第２の
出力端子をドレイン端子とすることを特徴とする周波数
逓倍器。6. The frequency multiplier according to claim 3, wherein the input terminals of the first, second, and third transistors are gate terminals, the first output terminal is a source terminal, and the second output is the second output. A frequency multiplier having a terminal as a drain terminal.
ス端子とし、第１の出力端子をエミッタ端子とし、第２
の出力端子をコレクタ端子とすることを特徴とする周波
数逓倍器。7. The frequency multiplier according to claim 5, wherein the input terminals of the first, second, and third transistors are base terminals, the first output terminal is an emitter terminal, and the second output terminal is an emitter terminal.
A frequency multiplier characterized in that the output terminal of is used as a collector terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32639499A JP3455489B2 (en) | 1999-11-17 | 1999-11-17 | Frequency multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32639499A JP3455489B2 (en) | 1999-11-17 | 1999-11-17 | Frequency multiplier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144543A JP2001144543A (en) | 2001-05-25 |
| JP3455489B2 true JP3455489B2 (en) | 2003-10-14 |
Family
ID=18187318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32639499A Expired - Fee Related JP3455489B2 (en) | 1999-11-17 | 1999-11-17 | Frequency multiplier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455489B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016025553A (en) | 2014-07-23 | 2016-02-08 | セイコーエプソン株式会社 | Signal output circuit, electronic apparatus and mobile |
-
1999
- 1999-11-17 JP JP32639499A patent/JP3455489B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001144543A (en) | 2001-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4425886B2 (en) | Electronic circuit equipment | |
| KR100390257B1 (en) | Semiconductor circuit | |
| KR101665174B1 (en) | System and method for a frequency doubler | |
| JP2002141751A (en) | Mixer circuit with output stage for integrated circuit packaging | |
| JPH11340741A (en) | Buffer amplifier circuit | |
| JP3455489B2 (en) | Frequency multiplier | |
| JPH05315862A (en) | Amplifier circuit | |
| KR100636472B1 (en) | Single stage voltage controlled ring oscillator | |
| US6836190B2 (en) | Oscillator device and electronic apparatus using the same | |
| US4712073A (en) | Frequency multiplying circuit | |
| CN111147021A (en) | Voltage controlled oscillator | |
| JPS59229908A (en) | Current inverting circuit | |
| JPH07135424A (en) | Frequency multiplier circuit | |
| JP5532798B2 (en) | Crystal oscillation circuit | |
| JP3310890B2 (en) | Class B output amplifier circuit | |
| JP2004080527A (en) | Oscillator and electronic device using same | |
| JP2001313528A (en) | Oscillator | |
| JP4190874B2 (en) | Piezoelectric oscillation circuit | |
| JP2003264427A (en) | Oscillation circuit | |
| JPS60226221A (en) | Tuner | |
| JPS622482B2 (en) | ||
| JP2004129150A (en) | Oscillator and electronic device using the same | |
| JPH066187A (en) | Oscillating circuit | |
| JP2002368538A (en) | Oscillator and electronic device using the same | |
| JPH0648217U (en) | Crystal oscillator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |