JP3450358B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、特
にインバータ回路やチョッパ回路等に用いられるダイオ
ードを含む半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a diode used in an inverter circuit, a chopper circuit or the like.
【０００２】[0002]
【従来の技術】２つの端子をもつ半導体デバイスを一般
にダイオードと称し、ｐｎ接合ダイオード，ＭＯＳ構造
ダイオード，ショットキー接触ダイオード等の種類のダ
イオードがある。2. Description of the Related Art A semiconductor device having two terminals is generally called a diode, and there are various types of diodes such as a pn junction diode, a MOS structure diode and a Schottky contact diode.
【０００３】図１８に、ｐｎ接合ダイオードの一種であ
る従来のｐｉｎダイオードの素子断面図を示す。FIG. 18 is a sectional view of an element of a conventional pin diode which is a kind of pn junction diode.
【０００４】ｎ型半導体層８１上には、膜厚が比較的厚
く、不純物濃度が十分低いｉ型半導体層８２が設けられ
ている。このｉ型半導体層８２上には、ｐ型半導体層８
３が設けられ、このｐ型半導体層８３上には、アノード
電極８４が設けられている。そして、カソード電極８５
がｎ型半導体層８１の裏面に設けられている。この種の
ダイオードは、逆バイアス状態では容量的にみえ、順方
向状態ではほとんど純抵抗体にみえる。An i-type semiconductor layer 82 having a relatively large film thickness and a sufficiently low impurity concentration is provided on the n-type semiconductor layer 81. The p-type semiconductor layer 8 is formed on the i-type semiconductor layer 82.
3 is provided, and an anode electrode 84 is provided on the p-type semiconductor layer 83. And the cathode electrode 85
Are provided on the back surface of the n-type semiconductor layer 81. This type of diode looks capacitive in the reverse bias state and almost pure resistor in the forward direction.
【０００５】ところで、ｐｉｎダイオードに限らず一般
にダイオードは、スイッチング損失が小さくなるように
設計するとオン状態損失が大きくなり、逆にオン状態損
失が小さくなるように設計するとスイッチング損失が大
きくなる。By the way, not only the pin diode but also a diode generally has a large on-state loss when designed to have a small switching loss, and conversely has a large switching loss when designed to have a small on-state loss.
【０００６】従来のダイオードは、素子の動作中に、ス
イッチング損失及びオン状態損失を制御することができ
なかった。即ち、スイッチング損失とオン状態損失との
割合を動作中に変えられなかった。このため、従来のダ
イオードでは、スイッチング損失とオン状態損失との和
損失が最低になるように、トレードオフ曲線上の最適点
を見つけるという設計を行なっていた。Conventional diodes have been unable to control switching losses and on-state losses during device operation. That is, the ratio of switching loss to on-state loss could not be changed during operation. Therefore, the conventional diode is designed to find the optimum point on the trade-off curve so that the sum loss of the switching loss and the on-state loss becomes the minimum.
【０００７】しかしながら、この最適設計は、ダイオー
ドのオン状態の期間とオフ状態の期間との割合が一定の
場合には有効であるが、オン状態の期間とオフ状態の期
間との割合が変わる場合には有効でなくなる。何故な
ら、オン状態の期間とオフ状態の期間との割合が変わる
と、トレードオフ曲線上の最適点も変わるからである。However, this optimum design is effective when the ratio of the on-state period and the off-state period of the diode is constant, but when the ratio of the on-state period and the off-state period changes. Is no longer valid for. This is because the optimum point on the trade-off curve changes if the ratio of the on-state period to the off-state period changes.
【０００８】このため、インバータ回路やチョッパ回路
などに用いられるダイオードのように、ダイオードのオ
ン状態の期間とオフ状態の期間との割合が時々刻々と変
化する場合には、ダイオードのスイッチング損失とオン
状態損失との和損失を小さくするが困難であった。Therefore, when the ratio of the on-state period and the off-state period of the diode changes momentarily like a diode used in an inverter circuit or a chopper circuit, the switching loss and the on-state of the diode are changed. It was difficult to reduce the sum loss with the state loss.
【０００９】[0009]
【発明が解決しようとする課題】上述の如く、従来のダ
イオードでは、素子の動作中に、スイッチング損失及び
オン状態損失の制御ができなかったので、インバータ回
路やチョッパ回路などに用いると、スイッチング損失と
オン状態損失との和損失を小さくするのが困難になると
いう問題があった。As described above, the conventional diode cannot control the switching loss and the on-state loss during the operation of the element. Therefore, when the diode is used in an inverter circuit or a chopper circuit, the switching loss is reduced. There is a problem that it is difficult to reduce the sum loss of the ON state loss and the ON state loss.
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン状態の期間とオフ
状態の期間との割合が時々刻々と変化しても、スイッチ
ング損失とオン状態損失との和損失を小さくできるダイ
オード装置を提供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to prevent switching loss and ON even if the ratio of the ON state period to the OFF state period changes momentarily. An object of the present invention is to provide a diode device that can reduce the sum loss together with the state loss.
【００１１】[0011]
【課題を解決するための手段】本発明の骨子は、ダイオ
ード内の蓄積電荷を制御することにより、スイッチング
損失とオン状態損失との割合を制御することにある。The essence of the present invention is to control the ratio of switching loss to on-state loss by controlling the accumulated charge in the diode.
【００１２】即ち、上記の目的を達成するために、本発
明のダイオード装置は、順バイアスとなる期間と逆バイ
アスとなる期間との割合が変わる電気信号が入力される
ダイオードと、このダイオードに入力される前記電気信
号の電流に対する前記ダイオード内の蓄積電荷の比を制
御する手段とを備えたことを特徴とする。In other words, in order to achieve the above object, the diode device of the present invention has a diode to which an electric signal whose ratio of a forward bias period and a reverse bias period changes is input, and an input to this diode. Means for controlling the ratio of the accumulated charge in the diode to the current of the electric signal to be generated.
【００１３】[0013]
【作用】本発明のダイオード装置は、ダイオードに入力
される電気信号の電流に対する前記ダイオード内の蓄積
電荷の比を制御する手段を備えている。The diode device of the present invention comprises means for controlling the ratio of the charge stored in the diode to the current of the electrical signal input to the diode.
【００１４】ダイオードに与えられる電流に対する前記
ダイオード内の蓄積電荷の比（蓄積電荷／電流比）が変
わると、スイッチング損失に対するオン状態損失の比も
変化する。When the ratio of the accumulated charge in the diode to the current given to the diode (accumulated charge / current ratio) changes, the ratio of the on-state loss to the switching loss also changes.
【００１５】このため、前記ダイオードに与えられる前
記電流が変動し、ダイオードのオン状態の期間とオフ状
態の期間との割合が時々刻々と変化しても、前記手段に
より、蓄積電荷／電流比を制御すれば、スイッチング損
失とオン状態損失との和損失を従来に比べて小さくこと
ができる。Therefore, even if the current applied to the diode fluctuates and the ratio of the ON state period and the OFF state period of the diode changes from moment to moment, the accumulated charge / current ratio is changed by the means. If controlled, the sum loss of the switching loss and the on-state loss can be made smaller than in the conventional case.
【００１６】[0016]
【実施例】以下、図面を参照しながら実施例を説明す
る。Embodiments will be described below with reference to the drawings.
【００１７】図１は、本発明の第１の実施例に係る半導
体装置のダイオード部の構成を示す図である。FIG. 1 is a diagram showing a structure of a diode portion of a semiconductor device according to a first embodiment of the present invention.
【００１８】図中、１は低濃度のｎ型半導体基板を示し
ており、このｎ型半導体基板１の一方の表面にはｎ型エ
ミッタ層２が拡散形成され、このｎ型エミッタ層２の表
面にはカソード電極１１が設けられている。In the figure, reference numeral 1 denotes a low-concentration n-type semiconductor substrate. An n-type emitter layer 2 is diffused and formed on one surface of the n-type semiconductor substrate 1, and the surface of the n-type emitter layer 2 is formed. Is provided with a cathode electrode 11.
【００１９】また、ｎ型半導体基板１の他方の表面には
ｐ型半導体層３が拡散形成されている。このｐ型半導体
層３の表面にはｐ型エミッタ層４が選択的に拡散形成さ
れている。A p-type semiconductor layer 3 is diffused on the other surface of the n-type semiconductor substrate 1. A p-type emitter layer 4 is selectively diffused on the surface of the p-type semiconductor layer 3.
【００２０】即ち、ｎ型エミッタ層２，低濃度のｎ型半
導体基板１及びｐ型エミッタ層４とでｐｉｎ構造のダイ
オードが構成されている。That is, the n-type emitter layer 2, the low-concentration n-type semiconductor substrate 1, and the p-type emitter layer 4 constitute a pin structure diode.
【００２１】ｐ型エミッタ層４の表面からｐ型半導体層
３の表面にかけては高濃度の浅いｎ型半導体層６が選択
的に拡散形成されている。更に、ｐ型半導体層３の表面
にはｐ型エミッタ層４及びｎ型半導体層６に接しない高
濃度の深いｎ型半導体層５が選択的に形成されている。A high-concentration shallow n-type semiconductor layer 6 is selectively diffused from the surface of the p-type emitter layer 4 to the surface of the p-type semiconductor layer 3. Further, a high-concentration deep n-type semiconductor layer 5 which is not in contact with the p-type emitter layer 4 and the n-type semiconductor layer 6 is selectively formed on the surface of the p-type semiconductor layer 3.
【００２２】高濃度の深いｎ型半導体層５から高濃度の
浅いｎ型半導体層６にかけてのｐ型半導体層３上には、
酸化膜８を介してゲート電極９が設けられている。On the p-type semiconductor layer 3 from the high-concentration deep n-type semiconductor layer 5 to the high-concentration shallow n-type semiconductor layer 6,
A gate electrode 9 is provided via the oxide film 8.
【００２３】即ち、ｐ型半導体層３，深いｎ型半導体層
５，浅いｎ型半導体層６，ゲート酸化膜８及びゲート電
極９とで、深いｎ型半導体層５と浅いｎ型半導体層６と
の間のｐ型半導体層３の表面をｎチャネル７とするｎ型
ＭＯＳトランジスタが構成されている。That is, with the p-type semiconductor layer 3, the deep n-type semiconductor layer 5, the shallow n-type semiconductor layer 6, the gate oxide film 8 and the gate electrode 9, the deep n-type semiconductor layer 5 and the shallow n-type semiconductor layer 6 are formed. An n-type MOS transistor having an n-channel 7 on the surface of the p-type semiconductor layer 3 between them is configured.
【００２４】ｐ型エミッタ層４及び高濃度の浅いｎ型半
導体層６上には、酸化膜８でゲート電極９と電気的に分
離されたアノード電極１０が設けられている。このアノ
ード電極１０は、素子の内部或いは外部に設けられたツ
ェナーダイオード１２を介してゲート電極９に接続され
ている。このツェナーダイオード１２は、ゲート電極９
とアノード電極１０との間に所定値以上の電圧が印加さ
れないように選ばれている。また、ゲート電極９は素子
の内部或いは外部に設けられた抵抗体１３を介してアノ
ード電極１１に接続されている。An anode electrode 10 electrically isolated from a gate electrode 9 by an oxide film 8 is provided on the p-type emitter layer 4 and the high-concentration shallow n-type semiconductor layer 6. The anode electrode 10 is connected to the gate electrode 9 via a Zener diode 12 provided inside or outside the element. This Zener diode 12 has a gate electrode 9
It is selected so that a voltage higher than a predetermined value is not applied between the anode electrode 10 and the anode electrode 10. The gate electrode 9 is connected to the anode electrode 11 via a resistor 13 provided inside or outside the element.
【００２５】次にこのように構成されたダイオード装置
の動作を説明する。Next, the operation of the diode device thus constructed will be described.
【００２６】まず、オン状態で素子内に蓄積される電荷
量と素子内での電圧降下がアノード・ゲート間電圧（ゲ
ート電圧−アノード電圧）によってどのように変化する
かを説明する。First, it will be explained how the amount of charge accumulated in the element and the voltage drop in the element in the ON state change depending on the voltage between the anode and the gate (gate voltage-anode voltage).
【００２７】このオン状態で、アノード・ゲート間電圧
がＭＯＳトランジスタのしきい値電圧以上の場合は、素
子内の電子がｎ型半導体層５，ｎチャネル７，ｎ型半導
体層６を通ってアノード電極１０に排出されるため、素
子内の蓄積電荷は少なくなる。このため、素子内での電
圧降下が大きくなるのでオン状態損失が大きくなる。し
かし、スイッチング時に素子内の電荷を排出するときに
流れる逆回復電流が少ないのでスイッチング損失は小さ
くなる。In this ON state, when the voltage between the anode and the gate is equal to or higher than the threshold voltage of the MOS transistor, the electrons in the element pass through the n-type semiconductor layer 5, the n-channel 7, and the n-type semiconductor layer 6 to form the anode. Since the charges are discharged to the electrode 10, the accumulated charges in the element are reduced. For this reason, the voltage drop in the element increases, and the on-state loss increases. However, the switching loss is small because the reverse recovery current that flows when discharging the charge in the element during switching is small.
【００２８】また、ゲート・アノード間電圧がＭＯＳト
ランジスタのしきい値電圧未満の場合は、ＭＯＳトラン
ジスタがオフ状態になるため、素子内の電子は排出され
ず、素子内に電荷が蓄積される。このため、素子内での
電圧降下が小さくなるのでオン状態損失が小さくなる。
しかし、スイッチング時に素子内の電荷を排出するとき
に流れる回復電流が多くなるのでスイッチング損失は大
きくなる。When the gate-anode voltage is less than the threshold voltage of the MOS transistor, the MOS transistor is turned off, so that electrons in the element are not discharged and charges are accumulated in the element. As a result, the voltage drop in the element is reduced, and the on-state loss is reduced.
However, since the recovery current that flows when discharging the charge in the device during switching increases, the switching loss increases.
【００２９】図２，図３は以上のことを説明している。
即ち、ゲート・アノード間電圧がＭＯＳトランジスタの
しきい値電圧を越えると、オン状態損失が増加し、スイ
ッチング損失が減少する。2 and 3 illustrate the above.
That is, when the gate-anode voltage exceeds the threshold voltage of the MOS transistor, the on-state loss increases and the switching loss decreases.
【００３０】次に上記の如きに構成されたダイオード部
の動作を説明する。Next, the operation of the diode section configured as described above will be described.
【００３１】このダイオード部のゲート・アノード間電
圧は次のように決まる。まず、ダイオードがオフ状態で
あるとする。つまり、カソード電圧がアノード電圧より
高いときは、ゲート電極９は抵抗体１３を介してカソー
ド電極１１と接続されているため、ゲート電圧はＭＯＳ
トランジスタのしきい値電圧より高くなっている。ここ
で、ダイオードがオン状態に変わったとすると、カソー
ド電圧がアノード電圧より低くなり、図４に示すよう
に、ゲート・アノード間電圧が抵抗体１３とゲート電極
１０の容量とで決まるＣＲ時定数で徐々に低くなる。The gate-anode voltage of this diode section is determined as follows. First, assume that the diode is off. That is, when the cathode voltage is higher than the anode voltage, the gate electrode 9 is connected to the cathode electrode 11 via the resistor 13, so that the gate voltage is
It is higher than the threshold voltage of the transistor. Here, if the diode is turned on, the cathode voltage becomes lower than the anode voltage, and the gate-anode voltage is a CR time constant determined by the resistance 13 and the capacitance of the gate electrode 10, as shown in FIG. Gradually lowers.
【００３２】オン状態の期間にゲート・アノード間電圧
が低くなるにつれて、図４に示すように、ダイオードの
特性は、オン状態損失が少なく、スイッチング損失が大
きいものとなる。還元すれば、オン状態の期間の割合が
小さくなると、平均的にスイッチング損失が少なくな
り、逆にオン状態の期間の割合が大きくなると、平均的
にオン状態損失が少なくなる。As the gate-anode voltage decreases during the on-state period, as shown in FIG. 4 , the diode characteristics are such that the on-state loss is small and the switching loss is large. By reducing, when the ratio of the ON-state period becomes small, the switching loss decreases on average, and conversely, when the ratio of the ON-state period increases, the ON-state loss decreases on average.
【００３３】したがって、順バイアスとなる期間と逆バ
イアスとなる期間との割合が時々刻々と変わる入力信号
が与えられても、ＭＯＳトランジスタ及び抵抗体１３に
より、蓄積電荷／電流比の値が、スイッチング損失とオ
ン状態損失との和損失が小さくなるように、上記入力信
号の電流の順バイアスとなる期間と逆バイアスとなる期
間との割合に対応して制御されることになる。Therefore, even if an input signal in which the ratio of the forward bias period and the reverse bias period changes from moment to moment is applied, the value of the accumulated charge / current ratio is switched by the MOS transistor and the resistor 13. In order to reduce the total loss of the loss and the on-state loss, the current of the input signal is controlled in accordance with the ratio of the forward bias period and the reverse bias period.
【００３４】かくして本実施例によれば、順バイアスと
なる期間と逆バイアスとなる期間との割合が時々刻々と
変わる入力信号に対応して、蓄積電荷／電流比をＭＯＳ
トランジスタ及び抵抗体１３により所望値の方向に制御
できるので、従来の特性が固定されたダイオード装置に
比べて、スイッチング損失とオン状態損失との和損失を
小さくできる。Thus, according to the present embodiment, the accumulated charge / current ratio is set to the MOS value in accordance with the input signal in which the ratio of the forward bias period and the reverse bias period changes every moment.
Since it can be controlled in a desired value direction by the transistor and the resistor 13, the sum loss of the switching loss and the on-state loss can be reduced as compared with the conventional diode device having fixed characteristics.
【００３５】図５は、本発明の第２の実施例に係る半導
体装置のダイオード部の構成を示す図である。なお、以
下の実施例において、前出の図のダイオード部と対応す
る部分には前出の図と同一符号を付し、詳細な説明は省
略する。FIG. 5 is a diagram showing the structure of the diode portion of the semiconductor device according to the second embodiment of the present invention. In the following embodiments, the parts corresponding to the diode part in the above figures are designated by the same reference numerals as those in the above figures, and detailed description thereof will be omitted.
【００３６】本実施例のダイオード部は、インバータ回
路などの場合のように、ダイオードとスイッチング素子
とが並列に接続されている場合のものである。The diode portion of this embodiment is a case where a diode and a switching element are connected in parallel, as in the case of an inverter circuit or the like.
【００３７】本実施例のダイオード部が先の実施例のそ
れと異なる点は、ダイオード部へのゲートバイアス電圧
の印加方法にある。The diode portion of this embodiment is different from that of the previous embodiment in the method of applying the gate bias voltage to the diode portion.
【００３８】即ち、ダイオードと並列に接続されたスイ
ッチング素子のゲート信号からダイオード部のゲートバ
イアス電圧を生成する。That is, the gate bias voltage of the diode section is generated from the gate signal of the switching element connected in parallel with the diode.
【００３９】具体的には、図５に示すように、スイッチ
ング素子のゲート信号の極性を反転した後、この反転ゲ
ート信号４８を、平滑回路５０を介してダイオード部に
印加する。このとき、平滑回路５０によりダイオードの
オン状態の期間が短いほど、別言すれば、ダイオードの
入力信号の順バイアスとなる期間が短くなるほど、レベ
ルの高いゲートバイアス電圧４９が得られる。Specifically, as shown in FIG. 5, after inverting the polarity of the gate signal of the switching element, the inverted gate signal 48 is applied to the diode section via the smoothing circuit 50. At this time, the shorter the period in which the diode is in the ON state by the smoothing circuit 50, in other words, the shorter the period in which the input signal of the diode is forward biased, the higher the level of the gate bias voltage 49 obtained.
【００４０】したがって、ダイオードの入力信号の順バ
イアス期間が短くなる方向にダイオードの入力信号が変
化して、スイッチング損失が大きくなろうとしても、素
子内から電荷の排出量が増えるので、従来に比べて、ス
イッチング損失和とオン状態損失と和損失がより小さく
なる。逆にダイオードの入力信号の順バイアス期間が長
くなる方向にダイオードの入力信号が変化して、オン状
態損失が大きくなろうとしても、素子内からの電荷の排
出量が減るので、従来に比べて、スイッチング損失和と
オン状態損失と和損失がより小さくなる。Therefore, even if the switching loss tends to increase due to a change in the input signal of the diode in the direction in which the forward bias period of the input signal of the diode is shortened, the amount of charge discharged from the element increases, so that it is higher than in the conventional case. As a result, the total switching loss, the on-state loss, and the total loss become smaller. Conversely, even if the diode input signal changes in the direction that the forward bias period of the diode input signal becomes longer and the on-state loss increases, the amount of charge discharged from the element decreases, so compared to the conventional case. , Switching loss sum, on-state loss and sum loss are smaller.
【００４１】図６は、本発明の第３の実施例に係る半導
体装置のダイオード部の構成を示す図である。FIG. 6 is a diagram showing the structure of the diode portion of the semiconductor device according to the third embodiment of the present invention.
【００４２】本実施例のダイオード部が第２の実施例の
それと異なる点は、スイッチング素子のゲート信号を用
いる代わりに、このスイッチング素子のゲート信号を発
生する制御回路の内部信号からダイオード部のゲートバ
イアス信号を生成することにある。The point that the diode section of this embodiment is different from that of the second embodiment is that instead of using the gate signal of the switching element, the gate signal of the diode section is generated from the internal signal of the control circuit that generates the gate signal of this switching element. It is to generate a bias signal.
【００４３】スイッチング素子のゲート信号Ｓg は制御
回路の基準信号Ｓref と搬送波Ｓcとから生成され、搬
送波Ｓc が基準信号Ｓref より大きければオン信号のゲ
ート信号Ｓg が生成され、搬送波Ｓc が基準信号Ｓref
より小さければオフ信号のゲート信号Ｓg が生成され
る。The gate signal S g of the switching element is generated from the reference signal S ref of the control circuit and the carrier wave S c . If the carrier wave S c is larger than the reference signal S ref , the gate signal S g of the ON signal is generated and the carrier wave S g is generated. S c is the reference signal S ref
If smaller, a gate signal S g that is an off signal is generated.
【００４４】本実施例では、制御回路の内部信号のう
ち、基準信号Ｓref からゲートバイアス信号を生成す
る。即ち、所定ビット数のデジタル信号である基準信号
Ｓref を電圧変換器５１によりアナログの電圧信号に変
換する。このようにして得られた電圧信号の振幅は、ス
イッチング素子のゲート信号のオン状態の期間に比例し
て大きくなるので、ゲートバイアス信号として使用でき
る。In this embodiment, the gate bias signal is generated from the reference signal S ref of the internal signals of the control circuit. That is, the voltage converter 51 converts the reference signal S ref , which is a digital signal having a predetermined number of bits, into an analog voltage signal. Since the amplitude of the voltage signal thus obtained increases in proportion to the ON state period of the gate signal of the switching element, it can be used as a gate bias signal.
【００４５】図８は、本発明の第４の実施例に係る半導
体装置のダイオード部の構成を示す図である。なお、以
下の実施例においては、主としてダイオード部の素子構
造のみを説明し、ゲートバイアス信号の与えかたは先の
実施例と同様に行なうものとする。FIG. 8 is a diagram showing the structure of the diode portion of the semiconductor device according to the fourth embodiment of the present invention. In the following embodiments, only the element structure of the diode portion will be mainly described, and the gate bias signal is applied in the same manner as in the previous embodiments.
【００４６】本実施例のダイオード部が第１の実施例の
それと異なる点は、ｐ型エミッタ層４の深さが高濃度の
ｎ型半導体層５のそれより浅いことにある。このような
構成でも先の実施例と同様な効果が得られるのは勿論の
こと、先の実施例に比べて、電子の排出量が多くなるの
で、スイッチング損失がより小さくなる。The diode portion of this embodiment is different from that of the first embodiment in that the depth of the p-type emitter layer 4 is shallower than that of the high-concentration n-type semiconductor layer 5. Even with such a configuration, the same effect as in the previous embodiment can be obtained, and as compared with the previous embodiment, the amount of electrons emitted is larger, so that the switching loss becomes smaller.
【００４７】図９は、本発明の第５の実施例に係る半導
体装置のダイオード部の構成を示す図である。FIG. 9 is a diagram showing the structure of the diode portion of the semiconductor device according to the fifth embodiment of the present invention.
【００４８】本実施例のダイオード装置は、第１の実施
例のそれの抵抗体１３を具体化した例である。第１の実
施例では、抵抗体１３は素子の内部或いは外部に設けら
れたとしか説明しなかったが、図９には抵抗体１３が素
子の内部に設けられた場合の具体的な一構成例が示され
ている。The diode device of this embodiment is an example in which the resistor 13 of the first embodiment is embodied. In the first embodiment, it was explained that the resistor 13 was provided inside or outside the element, but in FIG. 9, a specific configuration example in which the resistor 13 is provided inside the element. It is shown.
【００４９】即ち、抵抗体１３としてＳＩＰＯＳ膜１４
を用い、このＳＩＰＯＳ膜１４をゲート電極９と接続す
ると共に、ゲート電極９と同様にＳＩＰＯＳ膜１４を酸
化膜８により基板表面と電気的に分離する。That is, the SIPOS film 14 is used as the resistor 13.
Is used to connect the SIPOS film 14 to the gate electrode 9 and, similarly to the gate electrode 9, the SIPOS film 14 is electrically separated from the substrate surface by the oxide film 8.
【００５０】なお、第２，第３の実施例の抵抗体１３も
本実施例のように素子の内部に設けることができる。The resistors 13 of the second and third embodiments can also be provided inside the element as in this embodiment.
【００５１】図１０は、本発明の第６の実施例に係る半
導体装置のダイオード部の構成を示す図である。FIG. 10 is a diagram showing the structure of the diode portion of the semiconductor device according to the sixth embodiment of the present invention.
【００５２】本実施例のダイオード装置が第１の実施例
と異なる点は、アノード側に加えてカソード側にも素子
構造を設けたことにある。The diode device of this embodiment is different from that of the first embodiment in that an element structure is provided not only on the anode side but also on the cathode side.
【００５３】即ち、ｎ型半導体基板１のカソード側にｎ
型半導体層１７を設けてｐ型ＭＯＳトランジスタを形成
し、このｐ型ＭＯＳトランジスタにより蓄積電荷の制御
を行なう。That is, n is provided on the cathode side of the n-type semiconductor substrate 1.
The type semiconductor layer 17 is provided to form a p-type MOS transistor, and the accumulated charge is controlled by the p-type MOS transistor.
【００５４】ｎ型半導体層１７の表面にはｎ型エミッタ
層２が選択的に拡散形成され、このｎ型エミッタ層２の
表面からｎ型半導体層１７の表面にかけては高濃度の浅
いｐ型半導体層１６が拡散選択的に形成されている。ま
た、ｎ型半導体層１７の表面には高濃度の深いｐ型半導
体層１４が形成され、この高濃度の深いｐ型半導体層１
４から高濃度の浅いｐ型半導体層１６にかけてのｎ型半
導体層１７上には酸化膜８を介してゲート電極９が設け
られている。The n-type emitter layer 2 is selectively diffused and formed on the surface of the n-type semiconductor layer 17, and the p-type semiconductor having a high concentration is shallow from the surface of the n-type emitter layer 2 to the surface of the n-type semiconductor layer 17. The layer 16 is diffusion-selectively formed. Further, a high-concentration deep p-type semiconductor layer 14 is formed on the surface of the n-type semiconductor layer 17, and the high-concentration deep p-type semiconductor layer 1 is formed.
A gate electrode 9 is provided on the n-type semiconductor layer 17 from 4 to the high-concentration shallow p-type semiconductor layer 16 with an oxide film 8 interposed.
【００５５】これらｎ型エミッタ層２，酸化膜８，ゲー
ト電極９，高濃度の深いｐ型半導体層１４，高濃度の浅
いｐ型半導体層１６，ｎ型半導体層１７によりｐ型ＭＯ
Ｓトランジスタが構成されている。The n-type emitter layer 2, the oxide film 8, the gate electrode 9, the high-concentration deep p-type semiconductor layer 14, the high-concentration shallow p-type semiconductor layer 16, and the n-type semiconductor layer 17 form a p-type MO layer.
An S transistor is configured.
【００５６】このように構成されたカソード側のダイオ
ードとｐ型ＭＯＳトランジスタとも、アノード側のそれ
らと同様に、ダイオードの入力信号の順バイアス期間が
短くなる方向にダイオードの入力信号が変化すると、ｐ
型ＭＯＳトランジスタのｐチャネル１５が形成され、蓄
積電荷が減少し、従来に比べて、スイッチング損失和と
オン状態損失と和損失がより小さくなる。逆にダイオー
ドの入力信号の順バイアス期間が長くなると、蓄積電荷
が増加するので、この場合も、従来に比べて、スイッチ
ング損失和とオン状態損失と和損失がより小さくなる。In both the cathode side diode and the p-type MOS transistor thus constructed, when the diode input signal changes in the direction in which the forward bias period of the diode input signal shortens, as in the case of the anode side, when the diode input signal changes, p
The p-channel 15 of the MOS transistor is formed, the accumulated charge is reduced, and the switching loss sum, the on-state loss, and the sum loss are smaller than in the conventional case. On the contrary, when the forward bias period of the input signal of the diode becomes longer, the accumulated charge increases, and in this case as well, the switching loss sum, the on-state loss, and the sum loss become smaller than in the conventional case.
【００５７】なお、このような構造は第２の実施例のダ
イオード部にも適用できる。Incidentally, such a structure can be applied to the diode portion of the second embodiment.
【００５８】図１１は、本発明の第７の実施例に係る半
導体装置のダイオード部の構成を示す図である。FIG. 11 is a diagram showing the structure of the diode portion of the semiconductor device according to the seventh embodiment of the present invention.
【００５９】本実施例のダイオード装置がこれまでの実
施例のそれらと主として異なる点は、本発明がＳＯＩ構
造の横型ダイオードに適用されていることにある。The main difference of the diode device of this embodiment from those of the previous embodiments is that the present invention is applied to a lateral diode having an SOI structure.
【００６０】即ち、素子本体はＳｉＯ2 膜２２を介して
半導体基板２１上に設けられたｎ型半導体基板１上に形
成されている。That is, the element body is formed on the n-type semiconductor substrate 1 provided on the semiconductor substrate 21 via the SiO 2 film 22.
【００６１】ＳｉＯ2 膜２２と反対側のｎ型半導体基板
１の表面にはｐ型エミッタ層４とｎ型エミッタ層２とが
選択的に拡散形成されている。A p-type emitter layer 4 and an n-type emitter layer 2 are selectively diffused on the surface of the n-type semiconductor substrate 1 opposite to the SiO 2 film 22.
【００６２】ｐ型エミッタ層４の表面には互いに接した
高濃度のｐ型半導体層２５と高濃度のｎ型半導体層２６
とが選択的に拡散形成されている。また、ｐ型エミッタ
層４の表面には高濃度のｐ型半導体層２５及び高濃度の
ｎ型半導体層２６に接しないｎ型半導体層２７が設けら
れている。このｎ型半導体層２７と高濃度のｎ型半導体
層２６との間のｐ型エミッタ層４上に酸化膜２４を介し
てゲート電極９ａが設けられている。また、高濃度のｐ
型半導体層２５及び高濃度のｎ型半導体層２６上にはア
ノード電極１０が設けられている。即ち、ｐ型エミッタ
層４，ゲート電極９ａ，アノード電極１０，酸化膜２
４，高濃度のｎ型半導体層２６及びｎ型半導体層２７で
ｎ型ＭＯＳトランジスタが形成されている。また、アノ
ード電極１０とゲート電極９ａとの間には、ゲート・ア
ノード間電圧が所定値を越えないようにツェナーダイオ
ード１２ａが設けられている。On the surface of the p-type emitter layer 4, a high-concentration p-type semiconductor layer 25 and a high-concentration n-type semiconductor layer 26 are in contact with each other.
And are selectively diffused. Further, an n-type semiconductor layer 27 that is not in contact with the high-concentration p-type semiconductor layer 25 and the high-concentration n-type semiconductor layer 26 is provided on the surface of the p-type emitter layer 4. A gate electrode 9a is provided on the p-type emitter layer 4 between the n-type semiconductor layer 27 and the high-concentration n-type semiconductor layer 26 with an oxide film 24 interposed therebetween. In addition, high concentration p
The anode electrode 10 is provided on the type semiconductor layer 25 and the high-concentration n-type semiconductor layer 26. That is, p-type emitter layer 4, gate electrode 9a, anode electrode 10, oxide film 2
4. An n-type MOS transistor is formed by the high-concentration n-type semiconductor layer 26 and the n-type semiconductor layer 27. A Zener diode 12a is provided between the anode electrode 10 and the gate electrode 9a so that the gate-anode voltage does not exceed a predetermined value.
【００６３】一方、ｎ型エミッタ層２側には、ｎ型エミ
ッタ層２，ゲート電極９ｂ，カソード電極１１，高濃度
のｐ型半導体層２９，ｐ型半導体層３０及び酸化膜２４
でｐ型ＭＯＳトランジスタが形成されている。また、カ
ソード電極１１とゲート電極９ｂとの間には、ツェナー
ダイオード１２ｂが設けられている。On the other hand, on the n-type emitter layer 2 side, the n-type emitter layer 2, the gate electrode 9b, the cathode electrode 11, the high-concentration p-type semiconductor layer 29, the p-type semiconductor layer 30, and the oxide film 24.
Form a p-type MOS transistor. A Zener diode 12b is provided between the cathode electrode 11 and the gate electrode 9b.
【００６４】このように構成すれば、第５の本実施例と
同様にアノード側，カソード側の両側に素子構造を有す
るダイオード装置が得られる。この場合、アノード側の
ＭＯＳトランジスタ及びカソード側のＭＯＳトランジス
タに両方或いは一方のＭＯＳトランジスタを外部により
制御する方式にも用いることができる。With this structure, a diode device having an element structure on both the anode side and the cathode side can be obtained as in the fifth embodiment. In this case, both or one of the MOS transistors on the anode side and the MOS transistor on the cathode side can be externally controlled.
【００６５】図１２は、本発明の第８の実施例に係る半
導体装置のダイオード部の構成を示す素子断面図であ
る。FIG. 12 is an element sectional view showing the structure of the diode portion of the semiconductor device according to the eighth embodiment of the present invention.
【００６６】本実施例のダイオード部が先の実施例のそ
れと異なる点は、ｎ型ＭＯＳトランジスタの代わりに、
ｐ型ＭＯＳトランジスタによって蓄積電荷を制御するこ
とにある。The diode portion of this embodiment is different from that of the previous embodiment in that instead of the n-type MOS transistor,
The purpose is to control the accumulated charge by the p-type MOS transistor.
【００６７】即ち、アノード側のｎ型半導体基板１の表
面のｎ型半導体層３３の表面に、図１２に示すように、
ｎ型半導体層６の代わりにｐ型拡散層３１を選択的に拡
散形成する。これにより、ｐ型エミッタ層４，酸化膜
８，ゲート電極９，ｐ型拡散層３１及びｎ型半導体層３
３とでｐ型ＭＯＳトランジスタが構成される。That is, on the surface of the n-type semiconductor layer 33 on the surface of the n-type semiconductor substrate 1 on the anode side, as shown in FIG.
Instead of the n-type semiconductor layer 6, the p-type diffusion layer 31 is selectively diffused and formed. As a result, the p-type emitter layer 4, the oxide film 8, the gate electrode 9, the p-type diffusion layer 31, and the n-type semiconductor layer 3 are formed.
3 and 3 form a p-type MOS transistor.
【００６８】この場合、ダイオードの入力信号の順バイ
アス期間が長くなる方向に変化したときに、アノード・
ゲート間電圧がしきい値より高くなような、ゲートバイ
アス電圧をｐ型ＭＯＳトランジスタに印加されるように
する。In this case, when the forward bias period of the diode input signal changes in the direction of increasing the
A gate bias voltage is applied to the p-type MOS transistor such that the gate-to-gate voltage becomes higher than the threshold value.
【００６９】図１３は、本発明の第９の実施例に係る半
導体装置のダイオード部の構成を示す図である。FIG. 13 is a diagram showing the structure of the diode portion of the semiconductor device according to the ninth embodiment of the present invention.
【００７０】本実施例のダイオード部がこれまでの実施
例のそれらと異なる点は、電荷の排出量を制御する代わ
りに、電荷の注入量を制御することにより、蓄積電荷を
制御することにある。The diode portion of this embodiment is different from those of the previous embodiments in that the accumulated charge is controlled by controlling the charge injection amount instead of controlling the charge discharge amount. .
【００７１】カソード側の低濃度のｎ型半導体基板１の
表面にはｐ型半導体ウェル４１が選択的に拡散形成さ
れ、このｐ型半導体ウェル４１の表面には高濃度のｎ型
半導体層４３が選択的に拡散形成されている。この高濃
度のｎ型半導体層４３からｐ型半導体ウェル４１が形成
されていない低濃度のｎ型半導体層１の表面にかけては
酸化膜８を介してゲート電極９が設けられている。A p-type semiconductor well 41 is selectively diffused on the surface of the low-concentration n-type semiconductor substrate 1 on the cathode side, and a high-concentration n-type semiconductor layer 43 is formed on the surface of the p-type semiconductor well 41. It is selectively diffused. A gate electrode 9 is provided via an oxide film 8 from the high concentration n-type semiconductor layer 43 to the surface of the low concentration n-type semiconductor layer 1 where the p-type semiconductor well 41 is not formed.
【００７２】即ち、ｎ型半導体基板１，酸化膜８，ゲー
ト電極９，ｐ型半導体ウェル４１及びｎ型半導体層４３
とでｎ型ＭＯＳトランジスタが構成されている。That is, the n-type semiconductor substrate 1, the oxide film 8, the gate electrode 9, the p-type semiconductor well 41 and the n-type semiconductor layer 43.
And form an n-type MOS transistor.
【００７３】また、カソード電極１１は、ｐ型半導体ウ
ェル４１及び高濃度のｎ型半導体層４３に接するように
設けられている。そして、カソード電極１１とゲート電
極９との間にゲート電圧制御器４２が設けられている。The cathode electrode 11 is provided in contact with the p-type semiconductor well 41 and the high-concentration n-type semiconductor layer 43. A gate voltage controller 42 is provided between the cathode electrode 11 and the gate electrode 9.
【００７４】このように構成されたダイオード装置によ
れば、ｎ型ＭＯＳトランジスタをオン状態にし、ｎ型半
導体基板１とｎ型半導体層４３との間のｐ型半導体ウェ
ル１の表面のｎチャネル４４を介してｐ型エミッタ層４
に電子ｅ- を注入することによりダイオードをオン状態
にできる。このため、ゲート電圧制御器４２によって直
接電子の注入を制御でき、先の実施例に比べて、オン状
態をより広い範囲にわたって制御できる。According to the diode device thus constructed, the n-type MOS transistor is turned on, and the n-channel 44 on the surface of the p-type semiconductor well 1 between the n-type semiconductor substrate 1 and the n-type semiconductor layer 43. Through the p-type emitter layer 4
The diode can be turned on by injecting electrons e − into the diode. Therefore, the injection of electrons can be controlled directly by the gate voltage controller 42, and the on-state can be controlled over a wider range than in the previous embodiment.
【００７５】図１４は、本発明の第１０の実施例に係る
半導体装置のダイオード部の構成を示す図である。FIG. 14 is a diagram showing the structure of the diode portion of the semiconductor device according to the tenth embodiment of the present invention.
【００７６】本実施例のダイオード部が先の実施例のそ
れと異なる点は、ｎ型半導体基板１の表面にｎ型エミッ
タ層２を付加したことにある。このため、先の実施例に
比べて、電子の注入効率をより高くできる。なお、ｎ型
エミッタ層２とｐ形半導体ウェル４１とは接していなく
ても良い。The diode portion of this embodiment is different from that of the previous embodiment in that the n-type emitter layer 2 is added to the surface of the n-type semiconductor substrate 1. Therefore, the injection efficiency of electrons can be made higher than in the previous embodiment. The n-type emitter layer 2 and the p-type semiconductor well 41 do not have to be in contact with each other.
【００７７】図１５は、本発明の第１１の実施例に係る
半導体装置のダイオード部の構成を示す素子断面図であ
る。FIG. 15 is an element sectional view showing a structure of a diode portion of a semiconductor device according to an eleventh embodiment of the present invention.
【００７８】本実施例のダイオード部が先の実施例のそ
れと異なる点は、ｎ型エミッタ層２への電子の供給方法
にある。The diode portion of this embodiment is different from that of the previous embodiment in the method of supplying electrons to the n-type emitter layer 2.
【００７９】カソード側のｎ型半導体基板１の表面に
は、ゲート電極９を介してｐ型半導体ウェル４１と対向
する高濃度のｐ型半導体層４５が選択的に形成されてい
る。即ち、この高濃度のｐ型半導体層４５，ｐ型半導体
ウェル４１，ｎ型半導体層１，酸化膜８及びゲート電極
９とｐ型ＭＯＳトランジスタが構成されている。On the surface of the n-type semiconductor substrate 1 on the cathode side, a high-concentration p-type semiconductor layer 45 facing the p-type semiconductor well 41 via the gate electrode 9 is selectively formed. That is, the high-concentration p-type semiconductor layer 45, p-type semiconductor well 41, n-type semiconductor layer 1, oxide film 8, gate electrode 9 and p-type MOS transistor are formed.
【００８０】また、この高濃度のｐ型半導体層４５はｎ
型エミッタ層２と接しており、そして、電位の浮いた電
極４７が高濃度のｐ型半導体層４５及びｎ型エミッタ層
２に接するように設けられている。The high-concentration p-type semiconductor layer 45 is n
The electrode 47 in contact with the type emitter layer 2 and having a floating potential is provided so as to contact the high concentration p-type semiconductor layer 45 and the n-type emitter layer 2.
【００８１】このように構成されたダイオード装置によ
れば、ｐ型ＭＯＳトランジスタがオン状態になり、ｐチ
ャネル４６が形成されると、電位の浮いた電極５７を介
してｎ型エミッタ層２に電子ｅ- が注入される。このよ
うな電子ｅ- の注入方法でも先の実施例と同様な効果が
得られる。According to the diode device constructed as described above, when the p-type MOS transistor is turned on and the p-channel 46 is formed, electrons are transferred to the n-type emitter layer 2 via the electrode 57 with a floating potential. e − is injected. Even with such an electron e − injection method, the same effect as that of the previous embodiment can be obtained.
【００８２】図１６は、本発明の第１２の実施例に係る
半導体装置のダイオード部の構成を示す素子断面図であ
る。FIG. 16 is an element sectional view showing the structure of the diode portion of the semiconductor device according to the twelfth embodiment of the present invention.
【００８３】本実施例のダイオード部が第１の実施例の
それと異なる点は、トレンチ構造のゲート電極９を用い
たことにある。The diode portion of this embodiment is different from that of the first embodiment in that the gate electrode 9 having the trench structure is used.
【００８４】即ち、ｐ型エミッタ層４の表面にはトレン
チ溝が形成されており、その中に酸化膜８で被覆された
ゲート電極９が設けられている。この場合、トレンチ溝
の壁部に沿って２つのｎ型半導体層６間にチャネルが形
成される。なお、ｐ型エミッタ層４はトレンチ溝より浅
く形成しても良い。That is, a trench groove is formed on the surface of the p-type emitter layer 4, and the gate electrode 9 covered with the oxide film 8 is provided therein. In this case, a channel is formed between the two n-type semiconductor layers 6 along the wall of the trench groove. The p-type emitter layer 4 may be formed shallower than the trench groove.
【００８５】図１７は、本発明の第１３の実施例に係る
ダイオード装置の構成を示す素子断面図である。FIG. 17 is an element sectional view showing the structure of a diode device according to the 13th embodiment of the present invention.
【００８６】本実施例のダイオード部は、図１６のトレ
ンチ構造のゲート電極９がｎ型半導体基板１の表面まで
突き抜けた構造になっている。このような構成でも従来
よりオン状態損失とスイッチング損失との和損失が小さ
くなる。The diode portion of this embodiment has a structure in which the gate electrode 9 having the trench structure shown in FIG. 16 penetrates to the surface of the n-type semiconductor substrate 1. Even with such a configuration, the sum loss of the on-state loss and the switching loss becomes smaller than in the conventional case.
【００８７】図２０は、本発明の第１４の実施例に係る
ダイオード装置の構成を示す素子断面図である。FIG. 20 is a sectional view of the element showing the structure of the diode device according to the fourteenth embodiment of the present invention.
【００８８】本実施例のダイオード部が図１の第１の実
施例のそれと異なる点は、図１のダイオード部から高濃
度の深いｎ型半導体層５が取り除かれた簡略された構成
になっていることにある。このような構成のダイオード
部でも第１の実施例と同様な効果が得られる。The diode portion of this embodiment is different from that of the first embodiment of FIG. 1 in that the diode portion of FIG. 1 has a simplified structure in which the high-concentration deep n-type semiconductor layer 5 is removed. To be there. With the diode portion having such a structure, the same effect as that of the first embodiment can be obtained.
【００８９】図１９は、本発明の第１５の実施例に係る
ダイオード装置の構成を示す素子断面図である。FIG. 19 is an element sectional view showing the structure of a diode device according to the 15th embodiment of the present invention.
【００９０】本実施例のダイオード部が図２０の第１４
の実施例のそれと異なる点は、第１４の実施例と同様に
高濃度の深いｎ型半導体層５を取り除くと共に、高濃度
の浅いｎ型半導体層６をｐ型エミッタ層４に接しないよ
うにｐ型半導体層３の表面に選択的に形成したことにあ
る。本実施例によれば、先の実施例と同様に、第１の実
施例のダイオード部より構成が簡略化され、しかも、第
１の実施例のダイオード部と同様の効果が得られる。[0090] diode section of the present embodiment 14 in FIG. 20
The difference from the embodiment is that the high-concentration deep n-type semiconductor layer 5 is removed and the high-concentration shallow n-type semiconductor layer 6 is not in contact with the p-type emitter layer 4 as in the fourteenth embodiment. It is formed selectively on the surface of the p-type semiconductor layer 3. According to this embodiment, as in the previous embodiment, the structure is simplified as compared with the diode portion of the first embodiment, and moreover, the same effect as that of the diode portion of the first embodiment can be obtained.
【００９１】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、ｐｎ接合の
ダイオードの場合について説明したが、本発明は、他の
タイプのダイオード、例えば、ＭＯＳ構造やショットキ
ー接触等のダイオードにも適用できる。また、上記実施
例を適宜組み合わせても良い。The present invention is not limited to the above embodiment. For example, in the above-mentioned embodiment, the case of a pn junction diode has been described, but the present invention can be applied to other types of diodes, for example, a diode having a MOS structure or a Schottky contact. Further, the above embodiments may be combined as appropriate.
【００９２】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。In addition, various modifications can be made without departing from the scope of the present invention.
【００９３】[0093]
【発明の効果】以上詳述したように本発明によれば、ダ
イオード内の蓄積電荷を制御することにより、ダイオー
ドのオン状態の期間とオフ状態の期間との割合が時々刻
々と変化しても、スイッチング損失とオン状態損失との
和損失を小さくできる。As described in detail above, according to the present invention, by controlling the accumulated charge in the diode, even if the ratio of the ON state period and the OFF state period of the diode changes momentarily. , The total loss of switching loss and on-state loss can be reduced.
【図１】本発明の第１の実施例に係る半導体装置のダイ
オード部の構成を示す図。FIG. 1 is a diagram showing a configuration of a diode section of a semiconductor device according to a first embodiment of the present invention.
【図２】ゲート・アノード間電圧とオン状態損失との関
係を示す特性図。FIG. 2 is a characteristic diagram showing a relationship between a gate-anode voltage and an on-state loss.
【図３】ゲート・アノード間電圧とスイッチング損失と
の関係を示す特性図。FIG. 3 is a characteristic diagram showing a relationship between a gate-anode voltage and a switching loss.
【図４】ターンオン後のオン状態損失とスイッチング損
失との関係を示す特性図。FIG. 4 is a characteristic diagram showing a relationship between an on-state loss after turn-on and a switching loss.
【図５】本発明の第２の実施例に係る半導体装置のダイ
オード部の構成を示す図。FIG. 5 is a diagram showing a configuration of a diode section of a semiconductor device according to a second embodiment of the present invention.
【図６】本発明の第３の実施例に係る半導体装置のダイ
オード部の構成を示す図。FIG. 6 is a diagram showing a configuration of a diode section of a semiconductor device according to a third embodiment of the present invention.
【図７】図６のダイオード部に印加するゲートバイアス
電圧を説明するための図。FIG. 7 is a diagram for explaining a gate bias voltage applied to the diode section of FIG.
【図８】本発明の第４の実施例に係る半導体装置のダイ
オード部の構成を示す図。FIG. 8 is a diagram showing a configuration of a diode section of a semiconductor device according to a fourth example of the present invention.
【図９】本発明の第５の実施例に係る半導体装置のダイ
オード部の構成を示す図。FIG. 9 is a diagram showing a configuration of a diode section of a semiconductor device according to a fifth example of the present invention.
【図１０】本発明の第６の実施例に係る半導体装置のダ
イオード部の構成を示す図。FIG. 10 is a diagram showing a configuration of a diode section of a semiconductor device according to a sixth example of the present invention.
【図１１】本発明の第７の実施例に係る半導体装置のダ
イオード部の構成を示す図。FIG. 11 is a diagram showing a configuration of a diode section of a semiconductor device according to a seventh embodiment of the present invention.
【図１２】本発明の第８の実施例に係る半導体装置のダ
イオード部の構成を示す図。FIG. 12 is a diagram showing a configuration of a diode section of a semiconductor device according to an eighth example of the present invention.
【図１３】本発明の第９の実施例に係る半導体装置のダ
イオード部の構成を示す図。FIG. 13 is a diagram showing a configuration of a diode section of a semiconductor device according to a ninth embodiment of the present invention.
【図１４】本発明の第１０の実施例に係る半導体装置の
ダイオード部の構成を示す図。FIG. 14 is a diagram showing the configuration of a diode section of a semiconductor device according to a tenth embodiment of the present invention.
【図１５】本発明の第１１の実施例に係る半導体装置の
ダイオード部の構成を示す図。FIG. 15 is a diagram showing a configuration of a diode section of a semiconductor device according to an eleventh embodiment of the present invention.
【図１６】本発明の第１２の実施例に係る半導体装置の
ダイオード部の構成を示す図。FIG. 16 is a diagram showing a configuration of a diode part of a semiconductor device according to a twelfth embodiment of the present invention.
【図１７】本発明の第１３の実施例に係る半導体装置の
ダイオード部の構成を示す図。FIG. 17 is a diagram showing a configuration of a diode section of a semiconductor device according to a thirteenth embodiment of the present invention.
【図１８】従来のｐｉｎダイオードの素子断面図。FIG. 18 is a sectional view of an element of a conventional pin diode .
【図１９】本発明の第１５の実施例に係る半導体装置の
ダイオード部の構成を示す図。FIG. 19 is a diagram showing a configuration of a diode section of a semiconductor device according to a fifteenth embodiment of the present invention.
【図２０】本発明の第１４の実施例に係る半導体装置の
ダイオード部の構成を示す図。FIG. 20 shows a semiconductor device according to a fourteenth embodiment of the present invention .
The figure which shows the structure of a diode part .
１…ｎ型半導体基板、２…ｎ型エミッタ層、３…ｐ型半
導体層、４…ｐ型エミッタ層、５…深いｎ型半導体層、
６…浅いｎ型半導体層、７…ｎチャネル、８…酸化膜、
９…ゲート電極、１０…アノード電極、１１…カソード
電極、１２…ツェナーダイオード、１３…抵抗体、１４
…ＳＩＰＯＳ膜。1 ... n type semiconductor substrate, 2 ... n type emitter layer, 3 ... p type semiconductor layer, 4 ... p type emitter layer, 5 ... deep n type semiconductor layer,
6 ... Shallow n-type semiconductor layer, 7 ... N channel, 8 ... Oxide film,
9 ... Gate electrode, 10 ... Anode electrode, 11 ... Cathode electrode, 12 ... Zener diode, 13 ... Resistor, 14
... SIPOS film.
Claims (4)
期間との割合が変わる電気信号が入力されるダイオード
と、 このダイオードに入力される前記電気信号の電流に対す
る前記ダイオード内の蓄積電荷の比を制御する手段と、 を具備してなることを特徴とする半導体装置。1. A diode to which an electric signal whose ratio of a forward bias period and a reverse bias period changes is input, and a ratio of an accumulated charge in the diode to a current of the electric signal input to the diode. A semiconductor device comprising:
半導体層と、 この第１導電型半導体層を貫通して設けられた溝と、 この溝の中に絶縁膜を介して形成されたゲート電極と、 前記高抵抗表面に形成第１導電型エミッタ層と、 前記第２導電型エミッタ層と前記第１導電型半導体層と
に接続する第１の主電極と、 前記第１導電型エミッタ層に接続する第２の主電極と、 を備え、順バイアスとなる期間に逆バイアスとなる期間
との割合が変わる電気信号が入力されるダイオードと、 このダイオードに入力される前記電気信号の電流に対す
る前記ダイオード内の蓄積電荷の比を制御する手段と、 を具備してなることを特徴とする半導体装置。2. A high resistance layer of the first conductivity type, a second conductivity type emitter layer formed on the high resistance surface, and a first conductivity type semiconductor layer formed on the surface of the second conductivity type emitter layer. A groove formed through the first conductive type semiconductor layer, a gate electrode formed in the groove with an insulating film interposed therebetween , a first conductive type emitter layer formed on the high resistance surface, A first main electrode connected to the second-conductivity-type emitter layer and the first-conductivity-type semiconductor layer; and a second main electrode connected to the first-conductivity-type emitter layer; A diode to which an electric signal whose ratio to the reverse bias period changes is input, and a means for controlling the ratio of the accumulated charge in the diode to the current of the electric signal input to the diode, A semiconductor device comprising:
損失との和損失が小さくなるように、前記順バイアスと
なる期間と逆バイアスとなる期間との割合に対応して行
われることを特徴とする請求項１または２に記載の半導
体装置。3. The control is performed corresponding to the ratio of the forward bias period and the reverse bias period so that the sum loss of the switching loss and the on-state loss becomes small. The semiconductor device according to claim 1 or 2.
成され、前記第２導電型半導体層よりも高濃度の第２導
電型エミッタ層と、 前記第２導電型半導体層表面に形成された第１の第１導
電型半導体層と、 この第１の第１導電型半導体層よりも深く前記第２導電
型半導体層表面に形成された第２の第１導電型半導体層
と、 前記第１及び第２の第１導電型半導体層の間の前記第２
導電型半導体層に絶縁膜を介して形成されたゲート電極
と、 前記高抵抗層表面に形成された第１導電型エミッタ層
と、 前記第２導電型エミッタ層と前記第１の第１導電型半導
体層とに接続する第１の主電極と、 前記第１導電型エミッタ層に接続する第２の主電極と、 を備え、順バイアスとなる期間に逆バイアスとなる期間
との割合が変わる電気信号が入力されるダイオードと、 このダイオードに入力される前記電気信号の電流に対す
る前記ダイオード内の蓄積電荷の比を制御する手段と 、 を具備してなることを特徴とする半導体装置。4. A high resistance layer of the first conductivity type, a second conductivity type semiconductor layer formed on the surface of the high resistance layer, and a high resistance layer formed on the surface of the second conductivity type semiconductor layer in contact with the high resistance layer. A second conductivity type emitter layer having a concentration higher than that of the second conductivity type semiconductor layer, a first first conductivity type semiconductor layer formed on a surface of the second conductivity type semiconductor layer, and a first first A second first-conductivity-type semiconductor layer formed on the surface of the second-conductivity-type semiconductor layer deeper than the conductivity-type semiconductor layer, and the second portion between the first and second first-conductivity-type semiconductor layers.
A gate electrode formed on a conductive semiconductor layer via an insulating film, a first conductive type emitter layer formed on the surface of the high resistance layer, the second conductive type emitter layer, and the first first conductive type. A first main electrode connected to the semiconductor layer, and a second main electrode connected to the first conductivity type emitter layer, and a forward bias period and a reverse bias period
And a diode to which an electric signal is input and the current of the electric signal to be input to the diode.
And a means for controlling the ratio of accumulated charges in the diode .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27102892A JP3450358B2 (en) | 1992-09-14 | 1992-09-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP27102892A JP3450358B2 (en) | 1992-09-14 | 1992-09-14 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697468A JPH0697468A (en) | 1994-04-08 |
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ID=17494402
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| JP27102892A Expired - Lifetime JP3450358B2 (en) | 1992-09-14 | 1992-09-14 | Semiconductor device |
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1992
- 1992-09-14 JP JP27102892A patent/JP3450358B2/en not_active Expired - Lifetime
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