JP3437748B2 - Clock supply circuit and enable buffer cell - Google Patents

Clock supply circuit and enable buffer cell

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JP3437748B2 JP27760797A JP27760797A JP3437748B2 JP 3437748 B2 JP3437748 B2 JP 3437748B2 JP 27760797 A JP27760797 A JP 27760797A JP 27760797 A JP27760797 A JP 27760797A JP 3437748 B2 JP3437748 B2 JP 3437748B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は半導体チップ上に形
成されてレジスタなどの素子にクロックを供給するゲー
テッドクロック設計手法により設計された多段バッファ
リング構造のクロック供給回路に関すると共に、前記ク
ロック供給回路にて前記クロック信号の伝搬のオンオフ
制御を行うイネーブルバッファーセルに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock supply circuit having a multistage buffering structure formed on a semiconductor chip and designed by a gated clock designing method for supplying a clock to elements such as registers. And an enable buffer cell for controlling on / off of the propagation of the clock signal.

【0002】[0002]

【従来の技術】昨今、LSI化された回路等に供給され
るクロックの周波数が飛躍的に向上しているが、これに
伴い、回路の消費電力の増加が大きな問題となってきて
いる。具体的には、消費電力の増大によりLSI回路の
パッケージの放熱限界を超えて熱を発生させてしまうこ
とや、電池駆動システムでの電池寿命を著しく短かくし
てしまうことが問題となる。
2. Description of the Related Art Recently, the frequency of a clock supplied to an LSI circuit or the like has been dramatically improved, but with this increase in power consumption of the circuit has become a serious problem. Specifically, there is a problem in that heat is generated by exceeding the heat radiation limit of the package of the LSI circuit due to the increase in power consumption, and the battery life in the battery drive system is significantly shortened.

【0003】ここで、LSIチップの中の電力消費元
を、データ転送系、クロック系、入出力インターフェー
ス系、機能モジュール等の部分に分けて考えると、その
うち最も電力消費の大きい部分は、通常、クロック系で
ある。従って、LSIチップの消費電力の低減を図るに
は、クロック系の低消費電力化を実現することが最も有
効となる。
When the power consumption source in the LSI chip is divided into parts such as a data transfer system, a clock system, an input / output interface system, and a functional module, the most power consuming part is usually It is a clock system. Therefore, in order to reduce the power consumption of the LSI chip, it is most effective to reduce the power consumption of the clock system.

【0004】クロック系の消費電力の低減のための最も
効果のある方法としては、従来からゲーテッドクロック
と呼ばれる設計手法が知られている。この手法では、レ
ジスタ間転送においてデータ転送が本当に必要なタイミ
ングでのみ、該当するレジスタにクロック信号を供給す
るようにクロックの伝播を制御することのできるクロッ
ク供給回路を設計することができる。
As a most effective method for reducing the power consumption of the clock system, a design method called a gated clock has been known in the past. In this method, it is possible to design a clock supply circuit capable of controlling the propagation of a clock so as to supply the clock signal to the corresponding register only at the timing when the data transfer is really necessary in the register-to-register transfer.

【0005】図9はこのゲーテッドクロック設計手法で
設計した従来のクロック供給回路の一例を示した回路図
である。ルートドライバーセル1とレジスタ(フリップ
フロップ)3の間にはイネーブルバッファーセル2が挿
入されてツリーが構成され、それぞれのイネーブルバッ
ファーセル2はイネーブル信号E1〜E3により導通遮
断されるようになっている。なお、この例では、ルート
ドライバーセル1に直接レジスタ3が接続されて、常に
クロックが供給されるツリーも有している。
FIG. 9 is a circuit diagram showing an example of a conventional clock supply circuit designed by this gated clock design method. An enable buffer cell 2 is inserted between the root driver cell 1 and a register (flip-flop) 3 to form a tree, and each enable buffer cell 2 is turned off by enable signals E1 to E3. . In addition, in this example, the register 3 is directly connected to the root driver cell 1 and also has a tree in which a clock is always supplied.

【0006】上記したゲーテッドクロック設計手法で設
計されたクロック供給回路では、一般的に、レジスタ3
ヘ供給するクロック信号としては、イネーブル信号と呼
ばれる制御信号E1〜E3と元々のクロック信号CLK
との論理積(AND)若しくは論理和(OR)をとった
信号が使われ、図9の例では論理積型のイネーブルバッ
ファーセル2が使用されている。
In the clock supply circuit designed by the above-mentioned gated clock design method, in general, the register 3
As the clock signal to be supplied, control signals E1 to E3 called enable signals and the original clock signal CLK are used.
A signal obtained by taking a logical product (AND) or a logical sum (OR) with is used, and in the example of FIG. 9, the enable buffer cell 2 of the logical product type is used.

【0007】従って、例えばイネーブル信号E1が
“1”の時のみ、ルートドライバーセル1から出力され
るクロック信号が1段目の行のイネーブルバッファセル
2を通過して、このサブツリーの最終段に接続されてい
るレジスタ3に供給される。但し、本例ではルートドラ
イバーセル1に入力されるクロック信号をクロック信号
CLKと称し、それ以降の各バッファーセルなどを通過
してレジスタ3に入るクロック信号を、単にクロック信
号と称する。
Therefore, for example, only when the enable signal E1 is "1", the clock signal output from the root driver cell 1 passes through the enable buffer cells 2 in the first row and is connected to the final stage of this subtree. Is supplied to the registered register 3. However, in this example, the clock signal input to the route driver cell 1 is referred to as a clock signal CLK, and the clock signal that passes through the buffer cells and the like thereafter and enters the register 3 is simply referred to as a clock signal.

【0008】図10は上記した論理積型のイネーブルバ
ッファーセル2の動作を説明する回路図である。イネー
ブルバッファーセル2の一方の端子にはクロック信号が
入力され、他方の端子にはイネーブル信号ENが入力さ
れ、その出力信号はレジスタ3の集団に供給されてい
る。当該バッファーセル2の出力は、イネーブル信号E
Nが“1”の時に導通して前記クロック信号の波形が出
力側に伝播することになり、逆に“0”の時は遮断して
前記クロック信号は出力側に伝播しないことになるた
め、イネーブル信号ENの信号値によって、クロック信
号の伝播を制御することができる。なお、同様のこと
は、論理和型のイネーブルバッファ−セルを使用しても
可能であり、その場合、イネーブル信号が“0”の時の
みクロック信号の波形が伝播することになる。
FIG. 10 is a circuit diagram for explaining the operation of the AND-type enable buffer cell 2 described above. The clock signal is input to one terminal of the enable buffer cell 2, the enable signal EN is input to the other terminal, and the output signal is supplied to the group of registers 3. The output of the buffer cell 2 is the enable signal E.
When N is "1", it is turned on and the waveform of the clock signal is propagated to the output side. Conversely, when it is "0", it is cut off and the clock signal is not propagated to the output side. The propagation of the clock signal can be controlled by the signal value of the enable signal EN. The same thing can be done by using an OR-type enable buffer cell, in which case the waveform of the clock signal propagates only when the enable signal is "0".

【0009】以上のように、イネーブル信号ENを生成
する組み合わせ回路及びイネーブル信号とクロック信号
との論理積(若しくは論理和)をとるバッファーセルを
クロック供給回路を形成するツリーに予め挿入しておけ
ば、クロック信号の伝播頻度を最小限に抑えることがで
き、その結果、消費電力を削減することができる。
As described above, if the combinational circuit for generating the enable signal EN and the buffer cell for taking the logical product (or logical sum) of the enable signal and the clock signal are inserted in advance in the tree forming the clock supply circuit. The frequency of clock signal propagation can be minimized, and as a result, power consumption can be reduced.

【0010】さて、こうしたゲーテッドクロック設計手
法を採用する際に問題となるのは、「同一クロック系統
のなかで種類の異なるイネーブル信号が多数存在したと
しても、所望の動作周波数を保証するようにクロックス
キューを小さくできるか」という点である。
A problem that arises when adopting such a gated clock designing method is that "even if there are many enable signals of different types in the same clock system, a clock clock is guaranteed so as to guarantee a desired operating frequency. Is it possible to make the queue smaller? "

【0011】極普通には、各イネーブル信号によって制
御されるバッファーセル毎に、別個にクロックスキュー
が最小となるサブツリーを形成して実現するが、この場
合、それらのサブツリー間でディレイをどうやって揃え
るかが問題となる。
Normally, it is realized by forming a subtree having a minimum clock skew separately for each buffer cell controlled by each enable signal. In this case, how to align the delays between these subtrees. Is a problem.

【0012】オーソドックスなやり方として、まず、図
9に示した回路を構築し、通常、この回路では駆動力が
足りないため、バッファーセル4を挿入して図11に示
すようにツリー構成を修正して、最初に各サブツリー毎
にディレイが最小となるツリーを予備的に発生させ、そ
のなかから最大ディレイとなるサブツリ−Tmを見つけ
出す。図11の例では、イネーブル信号E1で制御され
るイネーブルバッファーセル2を含んだサブツリ−が最
大ディレイのサブツリ−Tmであるとする。
As an orthodox method, first, the circuit shown in FIG. 9 is constructed. Usually, since the driving force is insufficient in this circuit, the buffer cell 4 is inserted to modify the tree structure as shown in FIG. First, a tree having the minimum delay is generated in advance for each subtree, and the subtree Tm having the maximum delay is found from the tree. In the example of FIG. 11, it is assumed that the subtree including the enable buffer cell 2 controlled by the enable signal E1 is the maximum delay subtree Tm.

【0013】この最大ディレイのサブツリーTmが分か
ると、次に、図12に示すように最大ディレイのサブツ
リーTm以外のサブツリーに対して、1段目の行のサブ
ツリ−Tmと同じディレイとなるように、例えばイネー
ブル信号E2、E3で制御されるバッファーセル4の後
段に中継用のバッファーセル4を多段挿入したり、4段
目の行のサブツリーのように駆動力が大きいバッファー
セル4aを挿入したりして、ディレイを増加させるよう
にツリー構成を修正して、クロックスキューが最小にな
るようにする。
When the maximum delay subtree Tm is known, next, as shown in FIG. 12, the subtrees other than the maximum delay subtree Tm have the same delay as the subtree Tm in the first row. For example, a relay buffer cell 4 may be inserted in multiple stages after the buffer cell 4 controlled by the enable signals E2 and E3, or a buffer cell 4a having a large driving force such as the subtree of the fourth row may be inserted. Then, modify the tree structure to increase the delay to minimize clock skew.

【0014】この際、ディレイの増加のさせ方として
は、上記したように中継用のバッファーセル4を多段挿
入する方法の他に、バッファーの駆動力を下げるといっ
たことが挙げられる。尚、4段目の行のサブツリーでは
バッファーセル4a、4を3個直列に挿入したことによ
り、ディレイを増加させているが、これではディレイが
増加し過ぎるため、バッファーセル4aのように駆動力
の大きいバッファーセルを用いて、増加し過ぎたディレ
イを小さくして、1段目の行のサブツリ−と同じディレ
イを得ている。
At this time, as a method of increasing the delay, in addition to the method of inserting the relay buffer cells 4 in multiple stages as described above, the driving force of the buffer may be decreased. In the subtree of the fourth row, the delay is increased by inserting the three buffer cells 4a and 4 in series. However, this delay increases too much, so that the driving force is the same as that of the buffer cell 4a. By using a buffer cell having a large size, the delay that has increased too much is reduced to obtain the same delay as the subtree in the first row.

【0015】しかしながら、バッファーセルの駆動力は
離散的にしか変えられず、また中継用バッファーセル4
の挿入においては挿入段数を1段ずつしか変えられない
ので、ディレイ増加量は離散的であり、各サブツリーに
ついて木目細かなディレイ調節をすることは難しい。従
って、図12に示すようにイネーブル信号の系列が多く
なればなるほど、サブツリー間のディレイ合わせは困難
となり、人手設計による試行錯誤に多大な時間と労力を
要する結果となる。このように、従来のゲーテッドクロ
ック方式は、設計の複雑さ、設計期間の長期化という問
題を常に孕んでいる。
However, the driving force of the buffer cell can be changed only discretely, and the buffer cell for relay 4
Since the number of insertion stages can be changed only one by one, the amount of delay increase is discrete, and it is difficult to finely adjust the delay for each subtree. Therefore, as shown in FIG. 12, the greater the number of enable signal sequences, the more difficult it is to adjust the delay between subtrees, resulting in much time and labor for trial and error due to manual design. As described above, the conventional gated clock system always has problems of complexity of design and extension of design period.

【0016】[0016]

【発明が解決しようとする課題】従来からLSI等のチ
ップ全体の消費電力を減らすために、クロック信号のレ
ジスタ間転送において必要なタイミングでのみクロック
信号をレジスタ3に供給する制御を行う回路は、ゲーテ
ッドクロック設計手法によって設計されている。このゲ
ーテッドクロック設計手法により設計されたクロック供
給回路では、イネーブル信号により導通遮断するバッフ
ァーセル2を通してクロック信号がレジスタ3に供給さ
れる。しかし、こうした設計における困難さは、異なる
イネーブル信号で制御される論理積(論理和)型イネー
ブルバッファーセル2が多数ある時、各バッファーセル
を通ってレジスタ3に到達するクロック信号のスキュー
をいかに小さくして所望の動作周波数を保証するかとい
う点にある。これに対する通常行う処理としては、それ
らのディレイをなるべく揃えるために、それぞれのバッ
ファーセル毎に下流側負荷容量に応じて、中継用バッフ
ァーセル4の追加挿入する処理を行ったり、論理積(論
理和)型イネーブルバッファーセルの駆動力を変更した
りしているが、イネーブル信号の系列が多くなればなる
ほど、サブツリー間のディレイ合わせが困難となり、し
かも上記設計においてCAD化している部分は一部分で
あり、人手設計による試行錯誤に多大な時間と労力を要
するという問題があった。
Conventionally, in order to reduce the power consumption of the entire chip such as an LSI, a circuit for controlling the supply of the clock signal to the register 3 only at the timing necessary for the inter-register transfer of the clock signal, It is designed by the gated clock design method. In the clock supply circuit designed by this gated clock designing method, the clock signal is supplied to the register 3 through the buffer cell 2 which is cut off by the enable signal. However, the difficulty in such a design is how to reduce the skew of the clock signal which reaches the register 3 through each buffer cell when there are a large number of AND (enumeration) type enable buffer cells 2 controlled by different enable signals. The point is whether to guarantee the desired operating frequency. As a normal process for this, in order to make the delays as uniform as possible, a process of additionally inserting the relay buffer cell 4 or a logical product (logical sum) is performed according to the downstream load capacity for each buffer cell. ) Type enable buffer cells are changed, but as the series of enable signals increases, it becomes more difficult to adjust the delay between the subtrees, and the CAD part in the above design is a part. There is a problem that it takes a lot of time and effort for trial and error by manual design.

【0017】更に、同一クロック系統において論理積型
イネーブルバッフアーセルと論理和型イネーブルバッフ
アーセルを混在させてゲーテイング制御する際に、双方
のバッファーの遅延特性が揃わずクロックスキューが大
きくなるという問題があった。
Further, when the AND-type enable buffer cells and the OR-type enable buffer cells are mixed in the same clock system to perform gate control, the delay characteristics of both buffers are not uniform and the clock skew becomes large. there were.

【0018】本発明は上述の如き従来の課題を解決する
ためになされたもので、クロックスキューを最小化し、
且つイネーブル信号の信号遅延増加を抑制するという特
性を満たすゲーテッドクロック設計を容易且つ短時間で
行うことができる構成としたクロック供給回路を提供す
ることを第1の目的とし、論理積型と論理和型の遅延特
性をほぼ同一に揃えることができるイネーブルバッファ
ーセルを提供することを第2の目的としている。
The present invention has been made to solve the above-mentioned conventional problems, and minimizes clock skew,
A first object of the present invention is to provide a clock supply circuit configured to easily and quickly design a gated clock that satisfies the characteristic of suppressing an increase in signal delay of an enable signal. A second object of the present invention is to provide an enable buffer cell in which the mold delay characteristics can be made substantially the same.

【0019】[0019]

【0020】この第1の発明によれば、ルートドライバ
ーセルから入力されたクロック信号の経路は複数に分岐
し、イネーブル信号が与えられるイネーブルバッファー
セル又は固定信号が与えられるイネーブルバッファーセ
ルを介して最下流のレジスタ又はフリップフロップなど
の被クロック供給素子に供給される。その際、イネーブ
ルバッファーセルが論理積型の場合、イネーブル信号が
“1”の時、イネーブルバッファーセルが導通してクロ
ック信号が被クロック供給素子に供給される。一方、固
定信号が与えられているイネーブルバッファーセルは常
時導通して、クロックを中継して被クロック供給素子に
供給する。従って、当該イネーブルバッファーセルの後
段に接続されている被クロック供給素子を動作させるタ
イミングで、前記イネーブル信号を“1”とすると、前
記被クロック供給素子にクロック信号が供給される。こ
の際、上流のルートドライバーセルの次段はイルーブル
信号が与えられるイネーブルバッファーセルか、固定信
号が与えられるイネーブルバッファーセルのいずれか
で、これらイネーブルバッファーセルの次段に被クロッ
ク供給素子が接続されるため、バッファ段は1段で、こ
の1段は同一種類のイネーブルバッファーセルのみであ
るため、バッファーの種類が異なることによる信号遅延
のずれをほとんど生じることなく、クロック信号は最下
流に接続されている被クロック供給素子に到達する。
According to the first aspect of the invention, the route of the clock signal input from the root driver cell is branched into a plurality of paths, and the route is maximized via the enable buffer cell to which the enable signal is applied or the enable buffer cell to which the fixed signal is applied. It is supplied to a clocked element such as a register or a flip-flop on the downstream side. At this time, when the enable buffer cell is a logical product type, when the enable signal is "1", the enable buffer cell is rendered conductive and the clock signal is supplied to the clocked element. On the other hand, the enable buffer cell to which the fixed signal is applied is always conductive and relays the clock to supply the clocked element. Therefore, when the enable signal is set to "1" at the timing of operating the clocked element connected to the subsequent stage of the enable buffer cell, the clock signal is supplied to the clocked element. At this time, the next stage of the upstream route driver cell is either an enable buffer cell to which an enable signal is given or an enable buffer cell to which a fixed signal is given, and the clocked element is connected to the next stage of these enable buffer cells. Therefore, the number of buffer stages is one, and since this one stage has only the same type of enable buffer cells, the clock signal is connected to the most downstream, with almost no signal delay deviation due to different buffer types. The clocked element being clocked.

【0021】[0021]

【課題を解決するための手段】上記目的を達成するため
に、請求項1の発明の特徴は、クロック信号を入力する
ルートドライバーセルの下流側に、イネーブル信号によ
って導通遮断してクロック信号の伝達、非伝達を行うイ
ネーブルバッファーセルを備えることにより、クロック
信号を必要な時に最下流に位置する少なくとも1個以上
の被クロック供給素子に供給する多段バッファリングツ
リー構造を有するクロック供給回路において、前記クロ
ック信号を単に中継するバッファーとして、固定信号を
与えて常時前記クロック信号を導通させる状態とした少
なくとも1個以上の前記イネーブルバッファーセルを前
記ツリー構造中に設け、前記ルートドライバーセルより
下流側の各バッファー段毎のバッファーセルは同一種類
のイネーブルバッファーセルだけにすることである。
In order to achieve the above object, a feature of the invention of claim 1 is to transmit a clock signal to the downstream side of a route driver cell for inputting a clock signal by interrupting conduction by an enable signal. , A clock supply circuit having a multi-stage buffering tree structure for supplying a clock signal to at least one or more clocked elements located on the most downstream side by providing an enable buffer cell for non-transmission. As a buffer for simply relaying a signal, at least one or more of the enable buffer cells are provided in the tree structure so that a fixed signal is constantly applied to keep the clock signal conductive, and each buffer on the downstream side of the root driver cell is provided. The buffer cells for each stage are the same type of enable buffer. Aseru is to only to.

【0022】この第1の発明によれば、ルートドライバ
ーセルから入力されたクロック信号の経路は複数に分岐
し、各経路に分岐したクロック信号はイネーブル信号が
与えられるイネーブルバッファーセル又は固定信号が与
えられるイネーブルバッファーセルを通過して最下流の
レジスタ又はフリップフロップなどの被クロック供給素
子に供給される。その際、イネーブルバッファーセルが
論理積型の場合、イネーブル信号が“1”の時、イネー
ブルバッファーセルが導通してクロック信号が上流から
下流に通過する。一方、固定信号が与えられているイネ
ーブルバッファーセルは常時導通して、単なる中継バッ
ファーとして動作する。従って、当該イネーブルバッフ
ァーセルの最下流に接続されている被クロック供給素子
を動作させるタイミングで、前記イネーブル信号を
“1”とすると、前記被クロック供給素子にクロック信
号が供給される。その上、上流のルートドライバーセル
から最下流の被クロック供給素子までの間に挿入されて
いるバッファーセルは各バッファー段毎に同一種類のイ
ネーブルバッファーセルのみであるため、バッファーの
種類が異なることによる信号遅延のずれをほとんど生じ
ることなく、各分岐経路のクロック信号は最下流に接続
されている被クロック供給素子に到達する。
According to the first aspect of the present invention, the route of the clock signal input from the route driver cell is branched into a plurality of routes, and the clock signal branched into each route is provided by an enable buffer cell to which an enable signal is given or a fixed signal. It passes through the enabled buffer cell and is supplied to the clocked element such as the most downstream register or flip-flop. At this time, when the enable buffer cell is a logical product type, when the enable signal is "1", the enable buffer cell is rendered conductive and the clock signal passes from upstream to downstream. On the other hand, the enable buffer cell to which the fixed signal is applied always conducts and operates as a mere relay buffer. Therefore, when the enable signal is set to "1" at the timing of operating the clocked element connected to the most downstream side of the enable buffer cell, the clock signal is supplied to the clocked element. In addition, since the buffer cells inserted between the upstream route driver cell and the most downstream clocked element are only the same type of enable buffer cells for each buffer stage, the buffer type may differ. The clock signal of each branch path reaches the clocked element connected to the most downstream with almost no deviation of the signal delay.

【0023】第2の発明の特徴は、前記イネーブル信号
を与えるイネーブルバッファーセルよりも下流側に位置
する全てのイネーブルバッファーセルには固定信号を与
える。
A feature of the second invention is that a fixed signal is given to all the enable buffer cells located on the downstream side of the enable buffer cell for giving the enable signal.

【0024】この第2の発明によれば、イネーブル信号
を与えるイネーブルバッファーセルより下流には、イネ
ーブル信号を与えるイネーブルバッファーセルがないこ
とになるため、イネーブル信号を与えるイネーブルバッ
ファーセルの個数が少なくなると共に、イネーブル信号
の配線長が短くなる。
According to the second aspect of the invention, since there is no enable buffer cell for providing the enable signal downstream of the enable buffer cell for providing the enable signal, the number of enable buffer cells for providing the enable signal is reduced. At the same time, the wiring length of the enable signal is shortened.

【0025】第3の発明の特徴は、前記イネーブル信号
を与えるイネーブルバッファーセルよりも上流側へ辿っ
てルートドライバーセルに至る途中には、イネーブルバ
ッファーセルを挿入しないか、挿入した場合は、そのイ
ネーブルバッファーセルには固定信号を与える。
The feature of the third invention is that the enable buffer cell is not inserted in the middle of reaching the root driver cell by tracing the upstream side of the enable buffer cell which gives the enable signal, or when the enable buffer cell is inserted, the enable buffer cell is enabled. A fixed signal is given to the buffer cell.

【0026】この第3の発明によれば、イネーブル信号
を与えるイネーブルバッファーセルより上流には、イネ
ーブル信号を与えるイネーブルバッファーセルがないこ
とになるため、イネーブル信号を与えるイネーブルバッ
ファーセルの個数が少なくなると共に、イネーブル信号
の配線長が短くなる。
According to the third aspect of the invention, since there is no enable buffer cell for providing the enable signal upstream of the enable buffer cell for providing the enable signal, the number of enable buffer cells for providing the enable signal is reduced. At the same time, the wiring length of the enable signal is shortened.

【0027】第4の発明の特徴は、あるイネーブルバッ
ファーセルAにクロック信号を供給している前段の駆動
セルPから見て、この駆動セルPが直接駆動する他の後
段のバッファーセルのうち少なくともひとつのイネーブ
ルバッファーセルBには、前記イネーブルバッファーセ
ルAに与えられているイネーブル信号とは異なるイネー
ブル信号又は固定値信号が与えられているようにする。
The feature of the fourth invention is that, as seen from the driving cell P in the preceding stage which supplies a clock signal to a certain enable buffer cell A, at least one of the buffer cells in the succeeding stage which is directly driven by this driving cell P. An enable signal different from the enable signal given to the enable buffer cell A or a fixed value signal is given to one enable buffer cell B.

【0028】この第4の発明によれば、ひとつの前段バ
ッファーセルは1種類のイネーブル信号で導通遮断され
る複数のイネーブルバッファーだけを駆動しない。これ
により、冗長なイネーブル信号の接続がなくなって、イ
ネーブルバッファーセルの個数が最適化されると共に、
イネーブル信号の配線長が最短になる。
According to the fourth aspect of the present invention, one preceding buffer cell does not drive only a plurality of enable buffers that are turned off by one type of enable signal. This eliminates redundant enable signal connections and optimizes the number of enable buffer cells.
The wiring length of the enable signal becomes the shortest.

【0029】第5の発明の特徴は、クロック信号を入力
するルートドライバーセルの下流側に、イネーブル信号
によって導通遮断してクロック信号の伝達、非伝達を行
うイネーブルバッファーセルを備えることにより、クロ
ック信号を必要な時に最下流に位置する少なくとも1個
以上の被クロック供給素子に供給する多段バッファリン
グツリー構造を有するクロック供給回路において、全て
の被クロック供給素子の直前の段にイネーブル信号が与
えられるイネーブルバッファーセルを挿入し、且つこれ
らイネーブルバッファーセルの一部に前記イネーブル信
号の代わりに固定信号を与え、これらイネーブルバッフ
ァーセルで各被クロック供給素子を直接駆動する。
A fifth aspect of the present invention is characterized in that an enable buffer cell for transmitting and non-transmitting a clock signal is provided on the downstream side of a route driver cell for inputting a clock signal to cut off conduction by an enable signal, thereby providing a clock signal. In a clock supply circuit having a multi-stage buffering tree structure for supplying at least one clocked element located at the most downstream when required, an enable signal is given to a stage immediately before all clocked elements. Buffer cells are inserted, and a fixed signal is applied to a part of these enable buffer cells instead of the enable signal, and each clocked device is directly driven by these enable buffer cells.

【0030】この第5の発明によれば、最下段にある全
ての被クロック供給素子の前段は一部が固定信号が与え
られるイネーブルバッファーセルと残りの部分がイネー
ブル信号が与えられるイネーブルバッファーセルで構成
されるため、各段を構成するバッファーセルの種類と段
数が統一しやすく、各分岐経路のディレイが揃え易くな
る。
According to the fifth aspect of the present invention, all the clocked elements in the lowermost stage are provided with an enable buffer cell to which a fixed signal is applied and a remaining enable buffer cell to which an enable signal is applied. Since it is configured, the types and the number of stages of the buffer cells forming each stage are easily unified, and the delays of the branch paths are easily aligned.

【0031】[0031]

【0032】[0032]

【0033】[0033]

【0034】[0034]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図1は、本発明のクロック供給回
路の一実施の形態を示した回路図である。ルートドライ
バーセル1はクロック供給ツリー構造の上流であるルー
トに位置し、入力されるクロック信号CLKを増幅し
て、後段に位置するイネーブル信号E1と固定信号VDD
が印加される2個の論理積型のイネーブルバッファーセ
ル2に出力する。これら2個のイネーブルバッファーセ
ル2の下流側には複数のイネーブルバッファーセル2が
接続されている。論理積型のイネーブルバッファーセル
2の一方の端子にE1、E2、E3のいずれかのイネー
ブル信号が入力され、イネーブル信号が“1”の時、導
通して前段から入力されたクロック信号を増幅して後段
に出力する。一方、論理積型のイネーブルバッファーセ
ル2の中で、一方の端子に固定信号VDD(“1”)が入
力されているものは、常に導通していて、入力クロック
信号を増幅して後段に出力する単なる中継バッファとし
て動作する。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of a clock supply circuit of the present invention. The root driver cell 1 is located at the upstream of the clock supply tree structure, amplifies the input clock signal CLK, and enables the enable signal E1 and the fixed signal VDD which are located at the subsequent stage.
Is output to two AND-type enable buffer cells 2 to which is applied. A plurality of enable buffer cells 2 are connected to the downstream side of these two enable buffer cells 2. An enable signal of any one of E1, E2, and E3 is input to one terminal of the logical product type enable buffer cell 2, and when the enable signal is "1", it conducts and amplifies the clock signal input from the previous stage. And output to the latter stage. On the other hand, of the AND type enable buffer cells 2, the one to which the fixed signal VDD (“1”) is input to one terminal is always conductive, the input clock signal is amplified and output to the subsequent stage. Operates as a mere relay buffer.

【0035】クロック供給ツリー構造のリーフに当るイ
ネーブルバッファーセル2の後段には最下流に位置する
レジスタ(フリップフロップ)3が接続され、最終的に
これらのレジスタ3にクロック信号が直前のイネーブル
バッファーセル2から供給される。
Registers (flip-flops) 3 located on the most downstream side are connected to the succeeding stages of the enable buffer cells 2 corresponding to the leaves of the clock supply tree structure, and finally the enable buffer cells immediately before the clock signal is supplied to these registers 3. Supplied from 2.

【0036】次に本実施の形態の上記したクロック供給
回路を構成するクロック供給ツリーの構築方法について
説明する。多段バッファリングツリー構造を有するクロ
ック供給回路を構成する際に、従来技術の課題を回避す
る最も簡単な方法としては、図2に示すように、レジス
タ3を直接駆動する最下段(リーフ部分)のバッファー
セルにイネーブル信号E1が与えられるイネーブルバッ
ファーセル2を使用し、これらイネーブルバッファーセ
ル2をルートドライバーセル1により直接駆動するよう
にすればよい。
Next, a method of constructing a clock supply tree that constitutes the above-described clock supply circuit of the present embodiment will be described. When constructing a clock supply circuit having a multi-stage buffering tree structure, the simplest method for avoiding the problems of the prior art is as shown in FIG. It suffices to use the enable buffer cells 2 to which the enable signal E1 is applied to the buffer cells and to directly drive the enable buffer cells 2 by the root driver cell 1.

【0037】このようにツリーを構築すると、ツリー構
造の同一段列に同一種類のバッファーを配置でき、各レ
ジスタ3までのディレイを揃え易く、従ってクロックス
キューを最小限に抑えることができる。
When the tree is constructed in this way, buffers of the same type can be arranged in the same row of the tree structure, delays up to the registers 3 can be easily aligned, and clock skew can be minimized.

【0038】図3は図2に示したルートドライバーセル
1の駆動力が足りない場合に、ルートドライバーセル1
とイネーブルバッファーセル2との間にバッファーセル
4を挿入した構造を有している。この場合も、ツリー構
造の同一段列に同一種類のバッファーを配置でき、各レ
ジスタ3までのディレイを揃え易く、従ってクロックス
キューを最小限に抑えることができる。但し、バッファ
ーセル4は単に増幅作用しかないバッファーセルで、ク
ロック信号の中継動作を行う。
FIG. 3 shows that when the driving force of the route driver cell 1 shown in FIG.
The buffer cell 4 is inserted between the enable buffer cell 2 and the enable buffer cell 2. Also in this case, buffers of the same type can be arranged in the same row of the tree structure, delays up to the registers 3 can be easily aligned, and clock skew can be minimized. However, the buffer cell 4 is a buffer cell that only has an amplifying function, and performs the relay operation of the clock signal.

【0039】しかし、低消費電力化という観点からは、
イネーブル信号の制御を受けるイネーブルバッファーセ
ル2をなるべく上流側に配置して、途中段のバッファー
セル内部の消費電力やそのバッファーセルが駆動する配
線の充放電電力を低減できる方が良く、又、そのように
することで、同一のイネーブル信号を受けるイネーブル
バッファーセル2の数を少なくでき、イネーブル信号の
配線長を短く抑えてイネーブル信号のディレイも小さく
することができるようになる。
However, from the viewpoint of low power consumption,
It is better to arrange the enable buffer cell 2 receiving the control of the enable signal on the upstream side as much as possible so as to reduce the power consumption inside the buffer cell in the middle stage and the charge / discharge power of the wiring driven by the buffer cell. By doing so, it is possible to reduce the number of enable buffer cells 2 that receive the same enable signal, suppress the wiring length of the enable signal and shorten the delay of the enable signal.

【0040】それにも拘らず、図2又は図3に示したツ
リー構造では、最下段のイネーブルバッファーセル2に
よりレジスタ3を直接駆動しているため、使用されるイ
ネーブルバッファーセル2の数が多くなり、消費電力が
大きくなると共に、イネーブル信号の配線長が長くなっ
てイネーブル信号のディレイが大きくなってしまうとい
う不具合が発生する。
Nevertheless, in the tree structure shown in FIG. 2 or 3, since the register 3 is directly driven by the lowest enable buffer cell 2, the number of enable buffer cells 2 used becomes large. As a result, the power consumption increases, the wiring length of the enable signal becomes long, and the delay of the enable signal becomes large.

【0041】そこで、図3のツリー構造が内包する不具
合を回避した多段バッファリングのツリーを実現するた
めに、まず、バッファーセル4として固定信号を与えた
イネーブルバッファーセル2を用いるなどして、ツリー
を構成するバッファーセルを各バッファ段毎に同一種類
として、前記ディレイを揃え易くすることが要請され
る。これには、各段位にイネーブル端子つきのイネーブ
ルバッファーセル2を常に挿入すると共に、単純なバッ
ファーセルとして動作させたい時には、イネーブル信号
として論理値1(若しくは0)の固定信号VDDを供給す
るようにして、ツリーで使用されるバッファをイネーブ
ルバッファーセル2のみにしてしまえばよい。
Therefore, in order to realize a multi-stage buffering tree which avoids the problem of the tree structure of FIG. 3, the tree is first constructed by using the enable buffer cell 2 to which a fixed signal is given as the buffer cell 4. It is required to make the delay cells uniform by using the same type of buffer cell constituting each buffer stage. To this end, an enable buffer cell 2 with an enable terminal is always inserted at each stage, and when it is desired to operate as a simple buffer cell, a fixed signal VDD having a logical value 1 (or 0) is supplied as an enable signal. The buffer used in the tree may be the enable buffer cell 2 only.

【0042】即ち、クロック信号CLKを供給するルー
トドライバーセル1とクロック信号の供給先である最下
流のレジスタ3との間に、1段以上のバッファーセルを
複数個挿入したツリー構造において、挿入した全てのバ
ッファーセルにはイネーブル端子が付随したイネーブル
バッファーセル2を用いることにすればよい。
That is, a plurality of buffer cells of one or more stages are inserted between the root driver cell 1 for supplying the clock signal CLK and the most downstream register 3 for supplying the clock signal in a tree structure. The enable buffer cell 2 having the enable terminals attached to all the buffer cells may be used.

【0043】次に上記した図3に示したツリー構造の不
具合を回避するための多段バッファリングツリーが満足
すべき条件及びその効果について予め考察しておく。
Next, conditions and effects to be satisfied by the multistage buffering tree for avoiding the problem of the tree structure shown in FIG. 3 will be considered in advance.

【0044】(1)イネーブル信号を与えるべきバッフ
ァーセルと、中継用のバッファーセルとを同じ種類のバ
ッファーセルにすることで、両者の遅延特性を揃え、最
終的にクロックスキューを最小化する。
(1) The buffer cell to which the enable signal is applied and the buffer cell for relay are made the same type of buffer cell so that the delay characteristics of both are made uniform and the clock skew is finally minimized.

【0045】(2)イネーブル信号を接続するバッファ
ーセルの個数を最小化することにより、イネーブル信号
を伝送する配線長を極力短くしてイネーブル信号のディ
レイも小さくすると共に、消費電力の削減率を高める。
(2) By minimizing the number of buffer cells to which the enable signal is connected, the wiring length for transmitting the enable signal is shortened as much as possible, the delay of the enable signal is reduced, and the reduction rate of power consumption is increased. .

【0046】上記の(1)では、多段バッファリングツ
リー構築の際、バッファー挿入の仕方の自由度が向上
し、CAD処理として非常に扱いやすくなる利点もあ
る。
In the above (1), there is an advantage that the degree of freedom of buffer insertion is improved when constructing a multi-stage buffering tree, which makes it very easy to handle as CAD processing.

【0047】ところで、(2)の条件を満足するような
多段バッファリング構造のツリーを構成したとすると、
それは、次のような性質を満たしていなければならな
い。即ち、イネーブルバッファーセル2の使用個数を最
小化するため、(a)イネーブル信号を与えるイネーブ
ルバッファーセル2よりも下流側のイネーブルバッファ
ーセル2には、イネーブル信号を与えない、即ち固定信
号をイネーブル端子に与えるようにする。(b)イネー
ブル信号を与えるイネーブルバッファーセル2から上流
側へ辿ってルートドライバーセル1にいたる途中に、イ
ネーブルバッファーセル2を挿入しないか、又はイネー
ブルバッファーセル2を挿入した場合、このバッファー
セル2のイネーブル端子に固定信号を与える。
By the way, assuming that a tree having a multistage buffering structure that satisfies the condition (2) is constructed,
It must meet the following properties: That is, in order to minimize the number of the enable buffer cells 2 used, (a) the enable signal is not given to the enable buffer cells 2 on the downstream side of the enable buffer cells 2 to which the enable signal is given, that is, the fixed signal is given to the enable terminal. To give to. (B) If the enable buffer cell 2 is not inserted or the enable buffer cell 2 is inserted on the way from the enable buffer cell 2 which provides the enable signal to the upstream side to reach the route driver cell 1, Apply a fixed signal to the enable terminal.

【0048】更に、消費電力の最小化条件として、
(c)イネーブルバッファーセル2に関して、「当該バ
ッファーセル2Aにクロック信号を供給している前段の
駆動セルPから見て、駆動セルPが直接駆動する他の後
段のバッファーセルのうち少なくともひとつのバッファ
ーセル2Bにおいて、バッファーセル2Aのイネーブル
端子に与えられているイネ−ブル信号Eaとは異なる信
号Eb(これは固定値信号でもよい)が、バッファーセ
ル2Bのイネーブル端子に与えられているという状態に
する。
Further, as a condition for minimizing the power consumption,
(C) Regarding the enable buffer cell 2, "at least one of the buffer cells in the other subsequent stage which the drive cell P directly drives when viewed from the previous drive cell P which supplies the clock signal to the relevant buffer cell 2A" In the cell 2B, a signal Eb (this may be a fixed value signal) different from the enable signal Ea given to the enable terminal of the buffer cell 2A is given to the enable terminal of the buffer cell 2B. To do.

【0049】上記のうち、(a)と(b)の条件は、正
しくクロックゲーテイングをするための必要条件であ
る。(c)の条件は、消費電力の最小化条件であり、ひ
とつの前段駆動セルは1種類のイネーブル信号が与えら
れる複数のバッファーセルだけを駆動しないようにす
る。つまり冗長なイネーブル信号の配給がないようにす
るためのものである。
Among the above, the conditions (a) and (b) are necessary conditions for correct clock gating. The condition (c) is a condition for minimizing power consumption, and one pre-driving cell does not drive only a plurality of buffer cells to which one type of enable signal is applied. In other words, this is to prevent redundant enable signals from being distributed.

【0050】次に、上記の条件及び効果を実現するクロ
ック供給ツリーを構築する具体的な手順について説明す
る。まず、ステップlでは、図3に示したツリー構造の
状態から同一イネーブル信号によってクロック供給の制
御を受けるレジスタ3群を図4に示すように複数のサブ
グループ(実線内)に分割する。この分割は、各々のサ
ブグループ内の接続配線による配線容量と端子容量の和
がほぼ等しくなるように(いいかえれば、クロックスキ
ューが小さくなるように)行う。そして、この分割操作
を各イネーブル信号E1、E2、E3に対してそれぞれ
行い、そのサブグループ毎に対してイネーブルバッファ
ーセル2をひとつずつ挿入し、挿入したバッファーセル
で上記したサブグループ内のレジスタ3を駆動するよう
にする。
Next, a specific procedure for constructing a clock supply tree that realizes the above conditions and effects will be described. First, in step l, the group of registers 3 which is controlled by the same enable signal to control the clock supply from the state of the tree structure shown in FIG. 3 is divided into a plurality of subgroups (indicated by solid lines) as shown in FIG. This division is performed so that the sum of the wiring capacitance and the terminal capacitance due to the connection wiring in each subgroup becomes substantially equal (in other words, the clock skew becomes small). Then, this division operation is performed for each of the enable signals E1, E2, E3, one enable buffer cell 2 is inserted for each sub group, and the register 3 in the sub group is inserted by the inserted buffer cell. To drive.

【0051】次にステップ2では、上記したステップ1
の分割操作を考慮して、図5に示すようにイネーブルバ
ッファーセル2をリーフノ一ドとし、ルートドライバー
セル1をルートノ一ドとする多段バッファリング構造の
ツリーを構築する。その際、同じイネーブル信号によっ
て制御を受けるバッファーセルに対して、それら同士を
結ぶツリー上のパスが短くなるようにツリー上の枝(エ
ッジ)を張るようにする。具体的には、同じイネーブル
信号の制御下にあるバッファーセル同士が優先的にツリ
ーマージされるようにし向ける。
Next, in step 2, the above step 1
In consideration of the division operation, the tree having a multistage buffering structure is constructed in which the enable buffer cell 2 is a leaf node and the root driver cell 1 is a root node as shown in FIG. At that time, branches (edges) on the tree are set up for buffer cells controlled by the same enable signal so that the path on the tree connecting them becomes short. Specifically, the buffer cells under the control of the same enable signal are preferentially tree-merged.

【0052】その後、ステップ3にて、ルートドライバ
ーセル1が駆動する負荷容量が大き過ぎて駆動力が足り
ない場合に、図6のp、qで示すように、更に中継用の
イネーブルバッファーセル2を多段挿入して、図6のツ
リー構造に修正する。
After that, in step 3, when the load capacity driven by the root driver cell 1 is too large and the driving force is insufficient, as shown by p and q in FIG. 6, the enable buffer cell 2 for relay is further added. Is inserted in multiple stages to correct the tree structure shown in FIG.

【0053】そして最後に、ステップ4では、これら多
段バッファリング構造のツリー上に挿入されたバッファ
ーセル2に対して、ルートドライバーセル1側から下流
側に縦型ツリー探索し、途中で出現するイネーブルバッ
ファーセル2に関し、当該バッファーセルより下流側に
存在する全てのレジスタ3が同じイネーブル信号による
制御を受けるものであれば、当該バッファーセル2のイ
ネーブル端子には当該イネーブル信号を与え、且つ当該
バッファーセル2より下流側に位置する全てのバッファ
ーセルのイネーブル端子には論理値が1(又は0)の固
定信号VDDを与えて入力信号がそのまま出力側に伝播す
る単なるバッファーセル状態となるようにすることによ
って、図6の構成から図1に示すようなツリー構造を構
築する。
Finally, in step 4, with respect to the buffer cells 2 inserted on the tree of these multistage buffering structures, a vertical tree search is performed from the root driver cell 1 side to the downstream side, and an enable that appears in the middle is performed. Regarding the buffer cell 2, if all the registers 3 existing on the downstream side of the buffer cell are controlled by the same enable signal, the enable signal of the buffer cell 2 is given to the enable terminal of the buffer cell 2. A fixed signal VDD having a logical value of 1 (or 0) is given to the enable terminals of all the buffer cells located downstream of 2 so that the input signal is propagated to the output side as it is. A tree structure as shown in FIG. 1 is constructed from the configuration of FIG.

【0054】尚、図1のルートドライバーセル1の駆動
力が足りない場合は、このルートドライバーセル1の後
段に破線で示すような固定信号VDDを与えたイネーブル
バッファーセル2を少なくとも1個以上挿入することに
なる。
If the driving force of the root driver cell 1 shown in FIG. 1 is insufficient, at least one enable buffer cell 2 to which a fixed signal VDD as shown by a broken line is applied is inserted at the subsequent stage of the root driver cell 1. Will be done.

【0055】ここで、上記のイネーブルバッファーセル
2において、論理値が1(又は0)の固定信号を与えて
入力信号がそのまま出力に伝播する単なる中継用のバッ
ファーセル状態にする具体的は方法は、いくつか考えら
れる。そのひとつは、電源電位若しくはグラウンド電位
の信号を接続ネットとしておき、同一ネットとして共通
配線接続する方法である。そして、もうひとつは、予め
イネーブルバッファーセル2の中に電源電位若しくはグ
ラウンド電位となっている端子を用意しておき、その端
子と当該バッファーセルのイネーブル端子とをセル内部
で短絡配線する方法である。バッファーセルの面積とし
ては、前者の方が小さくできるが、固定信号線の配線長
は後者の方が短くできる。従って、どちらを選択するか
は、それらの面積ペナルティーによる。
Here, in the enable buffer cell 2 described above, a concrete method is to give a fixed signal having a logical value of 1 (or 0) so that the input signal is propagated to the output as it is for a simple relay buffer cell state. There are several possibilities. One of them is a method in which a signal of a power supply potential or a ground potential is set as a connection net and is connected to a common wiring as the same net. The other is a method in which a terminal having a power supply potential or a ground potential is prepared in advance in the enable buffer cell 2 and the terminal and the enable terminal of the buffer cell are short-circuited inside the cell. . As for the area of the buffer cell, the former can be made smaller, but the wiring length of the fixed signal line can be made shorter in the latter. Therefore, which one to choose depends on their area penalties.

【0056】図1に示した本実施の形態によれば、イネ
ーブル信号を与えるべきバッファーセルと、イネーブル
信号を与えなくてもよい中継用バッファーセルを全てイ
ネーブルバッファーセル2として同じ種類のセルにして
いるため、各ラインの遅延特性が揃い、最終的にクロッ
クスキューを最小化することができる。その上、イネー
ブル信号E1を与えるイネーブルバッファーセル2より
も下流側のイネーブルバッファーセル2には固定信号V
DDを与え、更にイネーブル信号E1を与えるバッファー
セル2から上流側へ辿ってルートドライバーセル1にい
たる途中のイネーブルバッファーセル2に対しても固定
信号VDDを与え、並びにルートドライバーセル1により
駆動されるバッファーセルはイネーブル信号E1が与え
られるイネーブルバッファーセル2と固定信号VDDが与
えられるイネーブルバッファーセルになっていて、ひと
つの前段駆動セルは1種類のイネーブル信号が与えられ
る複数のバッファーセルだけを駆動しないという条件を
満たしているため、イネーブル信号を入力するイネーブ
ルバッファーセル2の使用個数を最小化することができ
ると共に、消費電力を最小化することができる。又、イ
ネーブル信号を入力するイネーブルバッファーセル2の
使用個数を最小化しているため、イネーブル信号を伝送
する配線長を最小化でき、イネーブル信号のディレイを
最小にすることができる。
According to the present embodiment shown in FIG. 1, all the buffer cells to which the enable signal is to be supplied and the relay buffer cells which do not need to be supplied with the enable signal are the same kind of cells as the enable buffer cell 2. Therefore, the delay characteristics of each line are uniform, and the clock skew can be finally minimized. In addition, a fixed signal V is applied to the enable buffer cell 2 on the downstream side of the enable buffer cell 2 which provides the enable signal E1.
The fixed signal VDD is also given to the enable buffer cell 2 which is in the middle of reaching the route driver cell 1 by tracing the upstream side from the buffer cell 2 which gives the DD and further the enable signal E1 and is driven by the route driver cell 1. The buffer cells are the enable buffer cells 2 to which the enable signal E1 is applied and the enable buffer cells to which the fixed signal VDD is applied, and one preceding drive cell does not drive only a plurality of buffer cells to which one type of enable signal is applied. Since the condition is satisfied, it is possible to minimize the number of use of the enable buffer cells 2 that input the enable signal and also to minimize power consumption. Further, since the number of enable buffer cells 2 for inputting the enable signal is minimized, the wiring length for transmitting the enable signal can be minimized and the delay of the enable signal can be minimized.

【0057】従って、ゲーテッドクロック設計手法にお
いて、イネーブル信号を与えるバッファーセル2をクロ
ックツリー上に挿入するときの位置選択自由度が向上
し、もってクロックのディレイとスキューの最小化とい
う性能向上と回路構築方法の簡略化をもたらすことがで
きるため、設計手法をCAD化し易く、ゲーテッドクロ
ック設計手法によるクロック供給回路を容易且つ短時間
に構築することができるようになる。更に、上記したよ
うに、イネーブル信号の配線長を最小化でき、イネーブ
ル信号に対するタイミング制約を守り易いレイアウトが
実現できる。
Therefore, in the gated clock designing method, the degree of freedom in position selection when inserting the buffer cell 2 which provides the enable signal on the clock tree is improved, thereby improving the performance and minimizing the clock delay and skew. Since the method can be simplified, the design method can be easily CAD, and the clock supply circuit by the gated clock design method can be easily constructed in a short time. Further, as described above, the wiring length of the enable signal can be minimized, and a layout in which the timing constraint for the enable signal can be easily observed can be realized.

【0058】ところで、イネーブルバッファーセル2に
は論理積型と論理和型があるが、それらの遅延特性はほ
ぼ同じである方が、LSIシステム設計上都合がよい。
しかし、従来のようなNANDやN0Rといったセルと
高駆動力のインバータを直列接続した構成では、両者の
遅延特性を揃えることは難しい。なぜなら、P型MOS
トランジスタとN型MOSトランジスタとでゲート幅当
たりのオン抵抗が異なる上、更に一方は並列接続で、他
方は直列接続という構造となるため、特にNORセルを
使う場合は、遅延特性を揃えにくいという問題があっ
た。
The enable buffer cell 2 has a logical product type and a logical sum type, but it is convenient for the LSI system design that their delay characteristics are substantially the same.
However, it is difficult to match the delay characteristics of both with a conventional configuration in which a cell such as a NAND or N0R and an inverter having a high driving force are connected in series. Because P-type MOS
The on-resistance per gate width is different between the transistor and the N-type MOS transistor, and further, one has a parallel connection and the other has a serial connection. Therefore, it is difficult to arrange the delay characteristics particularly when a NOR cell is used. was there.

【0059】図7は本発明のイネーブルバッファーセル
の第1の実施の形態を示した回路図である。インバータ
8aとトランスミッションゲート9とインバータバッフ
ァ11とが直列接続されている。インバータバッファ1
1の入力側にはPチャンネルのMOSトランジスタ10
pのドレインが接続され、このMOSトランジスタ10
pのソースにはVDDが印加されている。このMOSト
ランジスタ10pのゲートにはイネーブル信号Eが入力
され、このイネーブル信号Eは直接トランスミッション
ゲート9の制御端子に入力されると共に、インバータ8
bを介してトランスミッションゲート9の反転制御端子
に入力されている。
FIG. 7 is a circuit diagram showing the first embodiment of the enable buffer cell of the present invention. The inverter 8a, the transmission gate 9, and the inverter buffer 11 are connected in series. Inverter buffer 1
P channel MOS transistor 10 on the input side of 1
The drain of p is connected to this MOS transistor 10
VDD is applied to the source of p. The enable signal E is input to the gate of the MOS transistor 10p, and the enable signal E is directly input to the control terminal of the transmission gate 9 and the inverter 8
It is input to the inversion control terminal of the transmission gate 9 via b.

【0060】次に本実施の形態の動作について説明す
る。クロック信号CLKはインバータ8aから入力さ
れ、イネーブル信号Eはトランスミッションゲート9の
制御端子とMOSトランジスタ10pのゲートに入力さ
れる。これと同時にイネーブル信号Eはインバータ8b
によってその極性が反転され、前記トランスミッション
ゲート9の反転制御端子に入力される。イネーブル信号
Eが“1”である時、トランスミッションゲート9が導
通し、MOSトランジスタ10pがオフとなって、入力
クロック信号CLKはインバータ8a、トランスミッシ
ョンゲート9及びインバータバッファ11を通って出力
される。
Next, the operation of this embodiment will be described. The clock signal CLK is input from the inverter 8a, and the enable signal E is input to the control terminal of the transmission gate 9 and the gate of the MOS transistor 10p. At the same time, the enable signal E changes to the inverter 8b.
The polarity is inverted by and input to the inversion control terminal of the transmission gate 9. When the enable signal E is "1", the transmission gate 9 is turned on, the MOS transistor 10p is turned off, and the input clock signal CLK is output through the inverter 8a, the transmission gate 9, and the inverter buffer 11.

【0061】逆に、イネーブル信号E1が“0”の時、
トランスミッションゲート9が遮断し、MOSトランジ
スタ10pがオンになるため、インバータバッファ11
の入力には固定値VDDが印加され、その出力は“0”
となる。
On the contrary, when the enable signal E1 is "0",
Since the transmission gate 9 is cut off and the MOS transistor 10p is turned on, the inverter buffer 11
Fixed value VDD is applied to the input of, and its output is "0"
Becomes

【0062】本実施の形態によれば、2段(一般には偶
数段)のインバータチェーンの内部において、1段目の
インバータ8aの直後に、トランスミッションゲート9
を利用したセレクタ回路とPチャンネルMOSトランジ
スタ10pを挿入する構成にて、論理積型のイネーブル
バッファーセルを構成することができる。
According to the present embodiment, the transmission gate 9 is provided immediately after the first-stage inverter 8a inside the two-stage (generally even-numbered) inverter chain.
A logical product type enable buffer cell can be configured by inserting a selector circuit using P and a P channel MOS transistor 10p.

【0063】図8は本発明のイネーブルバッファーセル
の第2の実施の形態を示した回路図である。インバータ
8aとトランスミッションゲート9とインバータバッフ
ァ11とが直列接続されている。インバータバッファ1
1の入力側にはNチャンネルのMOSトランジスタ10
nのソースが接続され、このMOSトランジスタ10n
のドレインは接地されている。このMOSトランジスタ
10nのゲートにはイネーブル信号Eが入力され、この
イネーブル信号Eはインバータ8bを介してトランスミ
ッションゲート9の制御端子に入力されると共に、直接
トランスミッションゲート9の反転制御端子に入力され
ている。
FIG. 8 is a circuit diagram showing a second embodiment of the enable buffer cell of the present invention. The inverter 8a, the transmission gate 9, and the inverter buffer 11 are connected in series. Inverter buffer 1
N channel MOS transistor 10 on the input side of 1
n source is connected to this MOS transistor 10n
The drain of is grounded. The enable signal E is input to the gate of the MOS transistor 10n, and the enable signal E is input to the control terminal of the transmission gate 9 via the inverter 8b and directly to the inversion control terminal of the transmission gate 9. .

【0064】次に本実施の形態の動作について説明す
る。クロック信号CLKはインバータ8aから入力さ
れ、イネーブル信号Eはトランスミッションゲート9の
反転制御端子とMOSトランジスタ10nのゲートに入
力される。これと同時にイネーブル信号Eはインバータ
8bによってその極性が反転され、前記トランスミッシ
ョンゲート9の制御端子に入力される。イネーブル信号
Eが“0”である時、トランスミッションゲート9が導
通し、MOSトランジスタ10nがオフとなって、入力
クロック信号CLKはインバータ8a、トランスミッシ
ョンゲート9及びインバータバッファ11を通って出力
される。
Next, the operation of this embodiment will be described. The clock signal CLK is input from the inverter 8a, and the enable signal E is input to the inversion control terminal of the transmission gate 9 and the gate of the MOS transistor 10n. At the same time, the polarity of the enable signal E is inverted by the inverter 8b and input to the control terminal of the transmission gate 9. When the enable signal E is "0", the transmission gate 9 is turned on, the MOS transistor 10n is turned off, and the input clock signal CLK is output through the inverter 8a, the transmission gate 9, and the inverter buffer 11.

【0065】逆に、イネーブル信号Eが“1”の時、ト
ランスミッションゲート9が遮断し、MOSトランジス
タ10nがオンになるため、インバータバッファ11の
入力は接地レベルとなり、その出力は“1”となる。
On the contrary, when the enable signal E is "1", the transmission gate 9 is cut off and the MOS transistor 10n is turned on, so that the input of the inverter buffer 11 becomes the ground level and the output thereof becomes "1". .

【0066】本実施の形態によれば、2段(一般には偶
数段)のインバータチェーンの内部において、一段目の
インバータ8aの直後に、トランスミッションゲート9
を利用したセレクタ回路とNチャンネルMOSトランジ
スタ10nを挿入する構成にて、論理和型のイネーブル
バッファーセルを構成することができる。
According to the present embodiment, the transmission gate 9 is provided immediately after the first-stage inverter 8a inside the two-stage (generally even-numbered) inverter chain.
An OR-type enable buffer cell can be formed by inserting a selector circuit using the N-channel MOS transistor and the N-channel MOS transistor 10n.

【0067】ここで、図7及び図8に示した論理積型の
イネーブルバッファーセルと論理和型のイネーブルバッ
ファーセルはインバータバッファ11の入力側に接続さ
れるMOSトランジスタ10の極性が異なるだけで、そ
の構造が相似的であるため、両者ともほとんど同じ遅延
特性にすることができる。これにより、図1に示した第
1の実施の形態のクロック供給回路をLSI化する際の
システム設計を容易にすることができる。
Here, the logical product type enable buffer cell and the logical sum type enable buffer cell shown in FIGS. 7 and 8 differ only in the polarity of the MOS transistor 10 connected to the input side of the inverter buffer 11. Since the structures are similar, both can have almost the same delay characteristics. As a result, the system design can be facilitated when the clock supply circuit of the first embodiment shown in FIG. 1 is implemented as an LSI.

【0068】[0068]

【発明の効果】以上詳細に説明したように、第1の発明
によれば、ルートドライバーセルと被クロック供給素子
の間を同一種類のバッファーセルとしたため、クロック
スキューを最小とすることができる。
As described in detail above, according to the first aspect of the present invention, since the buffer cells of the same type are provided between the root driver cell and the clocked element, the clock skew can be minimized.

【0069】第2の発明によれば、ルートドライバーセ
ルの下流側を各バッファ段毎に同一種類のバッファーセ
ルとしたため、クロックスキューを最小とすることがで
きる。 第3の発明によれば、イネーブル信号が与えら
れるイネーブルバッファーセルよりも下流側の全てのイ
ネーブルバッファーセルには固定信号が与えられている
ため、イネーブル信号を与えるイネーブルバッファーセ
ルの個数を最小化して、消費電力を最小化することがで
きると共に、イネーブル信号の遅延を抑制することがで
きる。
According to the second invention, since the downstream side of the root driver cell is the same type of buffer cell for each buffer stage, the clock skew can be minimized. According to the third invention, since the fixed signal is given to all the enable buffer cells on the downstream side of the enable buffer cells to which the enable signal is given, the number of enable buffer cells giving the enable signal is minimized. The power consumption can be minimized and the delay of the enable signal can be suppressed.

【0070】第4の発明によれば、前記イネーブル信号
が与えられているイネーブルバッファーセルよりも上流
側とルートドライバーセルとの間にはイネーブルバッフ
ァーセルが存在しないか、存在してもイネーブルバッフ
ァーセルには固定信号が与えられているため、イネーブ
ル信号を与えるイネーブルバッファーセルの個数を最小
化して、消費電力を最小化することができると共に、イ
ネーブル信号の遅延を抑制することができる。
According to the fourth invention, the enable buffer cell is not present between the upstream side of the enable buffer cell to which the enable signal is given and the root driver cell, or the enable buffer cell is present even if the enable buffer cell is present. Since a fixed signal is applied to the memory cell, it is possible to minimize the number of enable buffer cells that provide the enable signal to minimize power consumption and suppress the delay of the enable signal.

【0071】第5の発明によれば、1種類のイネーブル
信号が与えられる複数のイネーブルバッファーセルだけ
を前段の駆動セルが駆動することがないため、消費電力
を最小化することができる。
According to the fifth aspect of the invention, since the drive cells in the preceding stage do not drive only the plurality of enable buffer cells to which one type of enable signal is applied, the power consumption can be minimized.

【0072】第6の発明によれば、複数のサブツリーの
段数を容易に合わせることができるため、クロックスキ
ューを小さくすることができる。
According to the sixth invention, the number of stages of a plurality of subtrees can be easily adjusted, so that the clock skew can be reduced.

【0073】第7、8の発明によれば、論理積型と論理
和型のイネーブルバッファーセルの構造を相似的にする
ことができるため、両型の遅延特性を容易に揃えること
ができ、両型のイネーブルバッファーセルを用いた多段
バッファリングツリー構造を有するゲーテッドクロック
設計手法によるクロック供給回路の設計を極めて容易に
行うことができる。
According to the seventh and eighth aspects of the invention, since the structures of the AND buffer type and the OR gate type enable buffer cells can be made similar to each other, the delay characteristics of both types can be easily aligned. Design of a clock supply circuit by a gated clock design method having a multi-stage buffering tree structure using a type enable buffer cell can be extremely facilitated.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のクロック供給回路の一実施の形態を示
した回路図である。
FIG. 1 is a circuit diagram showing an embodiment of a clock supply circuit of the present invention.

【図2】図1に示したクロック供給回路を構築するため
の第1段階のクロック供給回路例を示した回路図であ
る。
FIG. 2 is a circuit diagram showing an example of a first stage clock supply circuit for constructing the clock supply circuit shown in FIG.

【図3】図1に示したクロック供給回路を構築するため
の第2段階のクロック供給回路例を示した回路図であ
る。
FIG. 3 is a circuit diagram showing an example of a second stage clock supply circuit for constructing the clock supply circuit shown in FIG.

【図4】図2に示したレジスタ群を複数のサブグループ
に分割する際の分割例を示した図である。
FIG. 4 is a diagram showing an example of division when dividing the register group shown in FIG. 2 into a plurality of subgroups.

【図5】図1に示したクロック供給回路を構築するため
の第3段階のクロック供給回路例を示した回路図であ
る。
5 is a circuit diagram showing an example of a third stage clock supply circuit for constructing the clock supply circuit shown in FIG.

【図6】図1に示したクロック供給回路を構築するため
の第4段階のクロック供給回路例を示した回路図であ
る。
6 is a circuit diagram showing an example of a fourth stage clock supply circuit for constructing the clock supply circuit shown in FIG. 1;

【図7】本発明のイネーブルバッファーセルの第1の実
施の形態を示した回路図である。
FIG. 7 is a circuit diagram showing a first embodiment of an enable buffer cell of the present invention.

【図8】本発明のイネーブルバッファーセルの第2の実
施の形態を示した回路図である。
FIG. 8 is a circuit diagram showing a second embodiment of an enable buffer cell of the present invention.

【図9】ゲーテッドクロック手法で設計した従来のクロ
ック供給回路の一例を示した回路図である。
FIG. 9 is a circuit diagram showing an example of a conventional clock supply circuit designed by the gated clock method.

【図10】図9に示したイネーブルバッファーセルの動
作を説明する回路図である。
FIG. 10 is a circuit diagram illustrating an operation of the enable buffer cell shown in FIG.

【図11】図9に示したクロック供給回路にバッファセ
ルを挿入してクロック伝搬ディレイが最小となるツリー
を予備的に発生させる構成とした回路図である。
11 is a circuit diagram in which a buffer cell is inserted in the clock supply circuit shown in FIG. 9 to preliminarily generate a tree having a minimum clock propagation delay.

【図12】図11に示したクロック供給回路の各ライン
のクロック伝搬ディレイが揃うように再構成した従来の
クロック供給回路例を示した回路図である。
12 is a circuit diagram showing an example of a conventional clock supply circuit reconfigured so that clock propagation delays of respective lines of the clock supply circuit shown in FIG. 11 are aligned.

【符号の説明】[Explanation of symbols]

1 ルートドライバーセル 2 イネーブルバッファーセル 3 レジスタ 4 バッファーセル 8a、8b インバータ 9 トランスミッションゲート 10p、10n MOSトランジスタ 11 インバータバッファ 1 root driver cell 2 Enable buffer cell 3 registers 4 buffer cells 8a, 8b inverter 9 Transmission gate 10p, 10n MOS transistor 11 Inverter buffer

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 クロック信号を入力するルートドライバ
ーセルの下流側に、イネーブル信号によって導通遮断し
てクロック信号の伝達、非伝達を行うイネーブルバッフ
ァーセルを備えることにより、クロック信号を必要な時
に最下流に位置する少なくとも1個以上の被クロック供
給素子に供給する多段バッファリングツリー構造を有す
るクロック供給回路において、 前記クロック信号を単に中継するバッファーとして、固
定信号を与えて常時前記クロック信号を導通させる状態
とした少なくとも1個以上の前記イネーブルバッファー
セルを前記ツリー構造中に設け、 前記ルートドライバーセルより下流側の各バッファー段
毎のバッファーセルは同一種類のイネーブルバッファー
セルだけにすることを特徴とするクロック供給回路。
1. A downstream side of a route driver cell for inputting a clock signal is provided with an enable buffer cell for conducting and non-transmitting a clock signal by interrupting conduction by an enable signal so that the clock signal is at the most downstream side when needed. In a clock supply circuit having a multistage buffering tree structure for supplying to at least one or more clocked elements located at, a state in which a fixed signal is applied to always make the clock signal conductive as a buffer for simply relaying the clock signal. In the clock structure, at least one or more enable buffer cells are provided in the tree structure, and the buffer cells for each buffer stage on the downstream side of the root driver cell are only enable buffer cells of the same type. Supply circuit.
【請求項2】 前記イネーブル信号を与えるイネーブル
バッファーセルよりも下流側に位置する全てのイネーブ
ルバッファーセルには固定信号を与えることを特徴とす
る請求項1記載のクロック供給回路。
2. The clock supply circuit according to claim 1, wherein a fixed signal is applied to all the enable buffer cells located on the downstream side of the enable buffer cell for applying the enable signal.
【請求項3】 前記イネーブル信号を与えるイネーブル
バッファーセルよりも上流側へ辿ってルートドライバー
セルに至る途中には、イネーブルバッファーセルを挿入
しないか、挿入した場合は、そのイネーブルバッファー
セルには固定信号を与えることを特徴とする請求項1又
は2記載のクロック供給回路。
3. An enable buffer cell is not inserted in the middle of reaching the root driver cell by tracing the upstream side of the enable buffer cell which gives the enable signal, or when the enable buffer cell is inserted, a fixed signal is inserted in the enable buffer cell. The clock supply circuit according to claim 1 or 2, wherein
【請求項4】 あるイネーブルバッファーセルAにクロ
ック信号を供給している前段の駆動セルPから見て、こ
の駆動セルPが直接駆動する他の後段のバッファーセル
のうち少なくともひとつのイネーブルバッファーセルB
には、前記イネーブルバッファーセルAに与えられてい
るイネーブル信号とは異なるイネーブル信号又は固定値
信号が与えられているようにすることを特徴とする請求
項1乃至3いずれかに記載のクロック供給回路。
4. The enable buffer cell B of at least one of the other subsequent buffer cells directly driven by the drive cell P when viewed from the previous drive cell P supplying a clock signal to a certain enable buffer cell A.
4. The clock supply circuit according to claim 1, wherein an enable signal or a fixed value signal different from the enable signal applied to the enable buffer cell A is applied to the clock supply circuit. .
【請求項5】 クロック信号を入力するルートドライバ
ーセルの下流側に、イネーブル信号によって導通遮断し
て、クロック信号の伝達、非伝達を行うイネーブルバッ
ファーセルを備えることにより、クロック信号を必要な
時に最下流に位置する少なくとも1個以上の被クロック
供給素子に供給する多段バッファリングツリー構造を有
するクロック供給回路において、 全ての被クロック供給素子の直前の段にイネーブル信号
が与えられるイネーブルバッファーセルを挿入し、且つ
これらイネーブルバッファーセルの一部に前記イネーブ
ル信号の代わりに固定信号を与え、これらイネーブルバ
ッファーセルで各被クロック供給素子を直接駆動するこ
とを特徴とするクロック供給回路。
5. An enable buffer cell for conducting and non-transmitting a clock signal is provided on the downstream side of a route driver cell for inputting the clock signal, the conduction buffer being cut off by the enable signal, so that the clock signal can be transmitted when necessary. In a clock supply circuit having a multi-stage buffering tree structure for supplying at least one clocked element located downstream, an enable buffer cell to which an enable signal is applied is inserted in a stage immediately before all clocked elements. A clock supply circuit characterized in that a fixed signal is applied to a part of these enable buffer cells instead of the enable signal, and each clocked element is directly driven by these enable buffer cells.
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