【０００１】
【発明の属する技術分野】
本発明は、トライステートバッファ回路およびこのトライステートバッファ回路を備えた集積回路に関する。
【０００２】
【従来の技術】
トライステートバッファは、スイッチング機能を持ったバッファ回路であり、複数の論理回路で同じ配線を共有して信号伝送するバスに用いられる。とくにプロセッサや再構成可能デバイスなどでは、このようなバスが頻繁に使用され、トライステートバッファを多用する。
【０００３】
図６に、従来のトライステートバッファの一例を示す（例えば、特許文献１参照）。出力部のＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２の各ゲート端子にはそれぞれハイインピーダンス制御用トランジスタ３と４が接続され、かつ両ゲート端子にはそれぞれトランスミッションゲート５と６を介してトライステートバッファのデータ入力端子ＩＮが接続される。ここで、トランスミッションゲートは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース端子同士およびドレイン端子を接続してそれぞれをデータ端子とし、ＮＭＯＳトランジスタのゲート端子に制御信号を与え且つＰＭＯＳトランジスタのゲート端子にその反転信号を与えることで両データ端子間の遮断／接続を制御するものである。
【０００４】
本従来のトライステートバッファは、制御信号Ｅと反転制御信号ＥＢにそれぞれ論理値１と０が与えられるとき、データ入力端子ＩＮの信号の反転値が出力端子ＯＵＴに出力される。また、本従来のトライステートバッファは、制御信号Ｅと反転制御信号ＥＢにそれぞれ論理値０と１が与えられるとき、出力端子ＯＵＴはハイインピーダンス状態となる。
【０００５】
しかしながら、本従来例は、２つのトランスミッションゲートを使用するため面積が大きくなるという問題があった。さらに本従来例では、データ入力信号がトランスミッションゲートを通して出力段のトランジスタに伝達されるため、遅延が大きくなるという問題があった。とくにプロセッサや再構成可能デバイスなどでは多数のトライステートバッファが使用され、しばしばそれが回路面積と性能を決定付ける要因になるため、面積と遅延がより小さいトライステートバッファが望まれる。
【０００６】
【特許文献１】
特開平８−３１６８１９号公報
【０００７】
【発明が解決しようとする課題】
上記の説明で明らかなように、従来のトライステートバッファ回路には以下のような問題点がある。
【０００８】
第１の問題点は、面積が大きいことである。その理由は、トランスミッションゲートを二つ使う必要があるためである。
【０００９】
第２の問題点は、遅延が大きいことである。その理由は、データ入力信号がトランスミッションゲートを介して出力段に伝達されるためである。
【００１０】
それゆえ、本発明の課題は、面積が小さく高速なトライステートバッファを提供することにある。
【００１１】
【課題を解決するための手段】
本発明では、トライステートバッファと組み合わせて使用することが多いマルチプレクサをトライステートバッファと結合して一つの回路とする。これによって、従来は２つ必要であったトランスミッションゲートをひとつで済ませ、面積と遅延を低減する。
【００１２】
【発明の実施の形態】
次に、本発明の第１の実施の形態について説明する。図１は、本発明による入力選択マルチプレクサ付きトライステートバッファ回路の第１の実施の形態の構成図である。本発明は、トライステートバッファ１１と入力選択マルチプレクサ２０とから成る。
【００１３】
トライステートバッファ１１の出力部は、電源ＶＤＤにソース端子が繋がれたＰＭＯＳトランジスタ１とグランドにソース端子が繋がれたＮＭＯＳトランジスタ２とから成り、両トランジスタ１と２のドレイン端子は結合されてトライステートバッファ１１の出力端子ＯＵＴに繋がれる。ＰＭＯＳトランジスタ１のゲート端子には、電源ＶＤＤにソース端子が繋がれたＰＭＯＳトランジスタ３のドレイン端子とトランスミッションゲート５の一方のデータ端子とが接続される。ＮＭＯＳトランジスタ２のゲート端子には、グランドにソース端子が繋がれたＮＭＯＳトランジスタ４のドレイン端子とトランスミッションゲート５の他方のデータ端子とトライステートバッファ１１のデータ入力端子とが接続される。ＰＭＯＳトランジスタ３のゲート端子とトランスミッションゲート５のＮＭＯＳトランジスタのゲート端子とはトライステートバッファ制御端子Ｅに接続され、ＮＭＯＳトランジスタ４のゲート端子とトランスミッションゲート５のＰＭＯＳトランジスタのゲート端子とはトライステートバッファ反転制御端子ＥＢに接続される。トライステートバッファ反転制御端子ＥＢには、常にトライステートバッファ制御端子Ｅと反転した論理信号が与えられる。
【００１４】
入力選択マルチプレクサ２０は、トライステートバッファ１１のデータ入力端子に接続された複数のトランスミッションゲートから成る。入力選択マルチプレクサ２０の第ｉのデータ入力端子ＩＮｉは、第ｉのトランスミッションゲート７＿ｉの一方のデータ端子に接続され、トランスミッションゲート７＿ｉの他方のデータ端子はトライステートバッファ１１のデータ入力端子に接続される（ｉ＝０、１、２、・・・）。入力選択マルチプレクサ２０の第ｉの選択制御端子Ｓｉはトランスミッションゲート７＿ｉのＮＭＯＳトランジスタのゲート端子に、第ｉの反転選択制御端子ＳｉＢはＰＭＯＳトランジスタのゲート端子にそれぞれ接続される。反転選択制御端子ＳｉＢには、常に選択制御端子Ｓｉと反転した論理信号が与えられる。
【００１５】
本発明の入力選択マルチプレクサ付きトライステートバッファ回路は、データ出力モードとハイインピーダンスモードの２つの動作形態を有する。データ出力モードでは、入力選択マルチプレクサ２０のデータ入力からひとつの信号を選択し、選択されたデータ入力の反転信号がトライステートバッファ１１の出力端子ＯＵＴに出力される。第ｊのデータ入力を選択する場合は、選択制御端子Ｓｊに論理値１を与え、他のすべての選択制御端子Ｓｉ（ｉはｊ以外の整数）に論理値０を与え、トライステートバッファ制御端子Ｅに論理値１を与える。
【００１６】
ハイインピーダンスモードでは、トライステートバッファ１１の出力端子ＯＵＴはハイインピーダンス状態になる。このためには、すべての選択制御端子Ｓｉとトライステートバッファ制御端子Ｅに論理値０を与える。このとき、入力選択マルチプレクサ２０の出力はハイインピーダンス状態になる。このため、従来のトライステートバッファ（図６）で、ＮＭＯＳトランジスタ２をハイインピーダンス状態にするためにＮＭＯＳトランジスタ４のドレイン端子から出力される信号と、ＩＮから入るデータ入力信号とを遮断するために使われていたトランスミッションゲート６が、本発明では不要になる。
【００１７】
このように、本発明の第１の実施の形態では、出力をハイインピーダンス状態にすることができるマルチプレクサをトライステートバッファの入力選択用回路として使うことにより、従来に比べて少ないトランスミッションゲートでトライステートバッファを構成するものである。これによって従来に比べて少ない面積でトライステートバッファを実現できる。
【００１８】
さらに、本発明によれば、トライステートバッファのデータ入力信号（すなわち入力選択マルチプレクサ２０の出力信号）は、出力部のＰＭＯＳトランジスタ１のゲート端子にはトランスミッションゲート５を経由して伝達されるが、出力部のＮＭＯＳトランジスタ２のゲート端子に何も経由せず直接伝達される。すなわち、ＰＭＯＳトランジスタ１よりＮＭＯＳトランジスタ２のほうにより速くデータ入力信号が伝わる。このためデータ入力信号の立ち上がり（出力端子ＯＵＴにおける立下り）はデータ入力信号立下りに比べてより短い遅延で出力されることになる。したがって、入力選択マルチプレクサ２０のデータ入力端子ＩＮｉ（ｉ＝０、１、２・・・）に、出力信号の立ち上がりが立下がりに比べて大きい遅延を持つ回路（たとえば通常のＣＭＯＳインバータなど）を接続すると、その遅延特性が上記のトライステートバッファの遅延特性で補償され、全体としての遅延特性が改善される。他方、従来のトライステートバッファ（図６）では、出力部のＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２の両方ともにトランスミッションゲートを介してデータ入力信号が伝達されるためこのような遅延特性補償機能はない。
【００１９】
上記では、トライステートバッファのデータ入力端子に入力選択マルチプレクサを接続した例を示した。しかし、一般に本発明のトライステートバッファ（図１の１１）に接続する回路は、出力がハイインピーダンス状態になることができる回路であれば何でもよい。本発明の第１の実施の形態で示した入力選択マルチプレクサは、頻繁に使用され有用度が最も高い例のひとつである。
【００２０】
次に、本発明の第２の実施の形態について説明する。図２は、本発明による入力選択マルチプレクサ付きトライステートバッファ回路の第２の実施の形態の構成図である。本発明の第２の実施の形態の機能は、本発明の第１の実施の形態の機能とまったく同じ機能を有する。図２のトライステートバッファ１２と図１のトライステートバッファとは同じ機能であるものの、構成において次のような差異がある。すなわち、図１のトライステートバッファ１１では出力部の２つのトランジスタのうちＰＭＯＳトランジスタ１のゲート端子への経路にのみトランスミッションゲート５が挿入されているのに対し、図２のトライステートバッファ１２では出力部のＮＭＯＳトランジスタ２のゲート端子への経路にのみトランスミッションゲート６が挿入されている。このため図２のトライステートバッファ１２では、ＮＭＯＳトランジスタ２よりＰＭＯＳトランジスタ１のほうにより速くデータ入力信号が伝わり、データ入力信号の立下がり（出力端子ＯＵＴにおける立ち上がり）はデータ入力信号立ち上がりに比べてより短い遅延で出力される。したがって、本発明の第２の実施の形態（図２）においては、入力選択マルチプレクサ２０のデータ入力端子ＩＮｉ（ｉ＝０、１、２・・・）に出力信号の立下がりが立ち上がりに比べて大きい遅延を持つ回路を接続するとき、その遅延特性がトライステートバッファ１２の遅延特性で補償され全体としての遅延特性が改善されることになる。
【００２１】
次に、本発明の第３の実施の形態について説明する。図３は、本発明による入力選択マルチプレクサ付きトライステートバッファ回路の第３の実施の形態の構成図である。これは、本発明の第１の実施の形態（図１）における入力選択マルチプレクサ２０の代わりに図３の入力選択マルチプレクサ２１のようにハイインピーダンス出力状態を持たないマルチプレクサを用い、且つトライステートバッファとして図３の１３のように図１のトライステートバッファ１１におけるＮＭＯＳトランジスタ４をはずしたものを使用した回路である。
【００２２】
本発明の第３の実施の形態は、データ出力モードとハイインピーダンスモードの２つの動作形態を有する。データ出力モードでは、入力選択マルチプレクサ２１のデータ入力ＩＮ０、ＩＮ１、ＩＮ２からひとつの信号が選択され、選択されたデータ入力の反転信号がトライステートバッファ１３の出力端子ＯＵＴに出力される。このとき選択制御端子Ｓ０、Ｓ１には、データ入力ＩＮ０、ＩＮ１、ＩＮ２のうちいずれかを選択するように信号を与え、トライステートバッファ制御端子Ｅに論理値１を与える。
【００２３】
ハイインピーダンスモードでは、トライステートバッファ１３の出力端子ＯＵＴはハイインピーダンス状態になる。このためには、図３の入力選択マルチプレクサ２１においてグランドＧＮＤに繋がれたデータ入力を選択するように選択制御端子Ｓ０、Ｓ１に信号を与え、且つトライステートバッファ制御端子Ｅに論理値０を与える。このとき、入力選択マルチプレクサ２１の出力は論理値０になるため、本発明の第１の実施の形態（図１）でハイインピーダンス制御用に論理値０を与えるために使われていたＮＭＯＳトランジスタ４が、本発明の第３の実施の形態では不要になる。
【００２４】
本発明の第３の実施の形態の効果は本発明の第１の実施の形態と同様である。なお、図３ではトライステートバッファ１３のデータ入力を供給する回路として４入力のマルチプレクサを示したが、これに限定されるものではない。たとえば、ひとつのデータ入力がグランドにつながれていさえすれば、マルチプレクサのデータ入力数はいくつでもよい。さらに一般的には、論理値０を出力するモードがある回路であれば、どんな回路でもよい。
【００２５】
次に、本発明の第４の実施の形態について説明する。図４は、本発明による入力選択マルチプレクサ付きトライステートバッファ回路の第４の実施の形態の構成図である。これは、本発明の第２の実施の形態（図２）における入力選択マルチプレクサ２０の代わりに図４の入力選択マルチプレクサ２１のようにハイインピーダンス出力状態を持たないマルチプレクサを用い、且つトライステートバッファとして図４の１４のように図２のトライステートバッファ１２におけるＰＭＯＳトランジスタ３をはずしたものを使用した回路である。
【００２６】
本発明の第４の実施の形態は、データ出力モードとハイインピーダンスモードの２つの動作形態を有する。データ出力モードでは、入力選択マルチプレクサ２１のデータ入力ＩＮ０、ＩＮ１、ＩＮ２からひとつの信号が選択され、選択されたデータ入力の反転信号がトライステートバッファ１４の出力端子ＯＵＴに出力される。このとき選択制御端子Ｓ０、Ｓ１には、データ入力ＩＮ０、ＩＮ１、ＩＮ２のうちいずれかを選択するように信号を与え、トライステートバッファ制御端子Ｅに論理値１を与える。
【００２７】
ハイインピーダンスモードでは、トライステートバッファ１４の出力端子ＯＵＴはハイインピーダンス状態になる。このためには、図４の入力選択マルチプレクサ２１において電源ＶＤＤに繋がれたデータ入力を選択するように選択制御端子Ｓ０、Ｓ１に信号を与え、且つトライステートバッファ制御端子Ｅに論理値０を与える。このとき、入力選択マルチプレクサ２１の出力は論理値１になるため、本発明の第２の実施の形態（図２）でハイインピーダンス制御用に論理値１を与えるために使われていたＰＭＯＳトランジスタ３が、本発明の第４の実施の形態では不要になる。
【００２８】
本発明の第４の実施の形態の効果は本発明の第２の実施の形態と同様である。なお、図４ではトライステートバッファ１４のデータ入力を供給する回路として４入力のマルチプレクサを示したが、これに限定されるものではない。たとえば、ひとつのデータ入力が電源につながれていさえすれば、マルチプレクサのデータ入力数はいくつでもよい。さらに一般的には、論理値１を出力するモードがある回路であれば、どんな回路でもよい。
【００２９】
図５に、本発明の入力選択マルチプレクサ付きトライステートバッファ回路の使用例を示す。ＬＳＩ６０内には、バス配線４０にＯＵＴ端子を繋いだ入力選択マルチプレクサ付きトライステートバッファ回路３０と３１がある。バス配線４０には一度に一つの回路のみが出力可能であり、たとえばあるときは回路３０がデータ出力モードになり回路３１はハイインピーダンスモードになる。このとき回路３０は入力端子ＩＮ０、ＩＮ１、ＩＮ２につながれた配線上の信号のうち一つを選択して配線４０に出力する。また、本発明の入力選択マルチプレクサ付きトライステートバッファ回路は、図５の３２のように、ＬＳＩ６０の入出力パッド５０にＯＵＴ端子を繋いで出力用トライステートバッファとしても使うことができる。このように複数の信号から一つを選択して内部バスや外部バスに出力する回路は多様なＬＳＩで使用される有用度の高いものである。とくにプロセッサや再構成可能デバイスではそのような回路が多数使用されるため、本発明の回路を使用することによるメリットは大きい。
【００３０】
【発明の効果】
本発明によれば次の効果が得られる。第１の効果は、面積が小さいトライステートバッファを提供できることである。その理由は、トライステートバッファの入力に接続される回路の性質を利用することで、従来に比べて少ないトランスミッションゲート数でトライステートバッファを構成したからである。
【００３１】
第２の効果は、高速なトライステートバッファを提供できることである。その理由は、本発明のトライステートバッファがデータ入力信号の立ち上がりと立ち下りの遅延差を補償する能力を備えているからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す構成図である。
【図２】本発明の第２の実施の形態を示す構成図である。
【図３】本発明の第３の実施の形態を示す構成図である。
【図４】本発明の第４の実施の形態を示す構成図である。
【図５】本発明の回路の使用例を示す図である。
【図６】従来のトライステートバッファの構成図である。
【符号の説明】
１：トライステートバッファの出力部のＰＭＯＳトランジスタ
２：トライステートバッファの出力部のＮＭＯＳトランジスタ
３：トライステートバッファのハイインピーダンス制御用のＰＭＯＳトランジスタ
４：トライステートバッファのハイインピーダンス制御用のＮＭＯＳトランジスタ
５、６：トライステートバッファのトランスミッションゲート
１０：従来のトライステートバッファ
１１：本発明の第１の実施の形態におけるトライステートバッファ
１２：本発明の第２の実施の形態におけるトライステートバッファ
１３：本発明の第３の実施の形態におけるトライステートバッファ
１４：本発明の第４の実施の形態におけるトライステートバッファ
２０：ハイインピーダンス出力状態を有する入力選択マルチプレクサ
２１：ハイインピーダンス出力状態を持たない入力選択マルチプレクサ
３０、３１、３２：本発明の回路
４０：バス配線
５０：入出力パッド
６０：ＬＳＩ
Ｅ：トライステートバッファの制御端子
ＥＢ：Ｅの反転信号端子
ＩＮ：トライステートバッファのデータ入力端子
ＯＵＴ：トライステートバッファの出力端子
ＩＮｉ（ｉは整数）：入力選択マルチプレクサのデータ入力端子
Ｓｉ（ｉは整数）：入力選択マルチプレクサの選択制御端子
ＳｉＢ（ｉは整数）：Ｓの反転信号端子
ＶＤＤ：電源
ＧＮＤ：グランド[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a tri-state buffer circuit and an integrated circuit including the tri-state buffer circuit.
[0002]
[Prior art]
The tristate buffer is a buffer circuit having a switching function, and is used for a bus that transmits a signal by sharing the same wiring among a plurality of logic circuits. In particular, such a bus is frequently used in a processor, a reconfigurable device, or the like, and a tri-state buffer is frequently used.
[0003]
FIG. 6 shows an example of a conventional tri-state buffer (for example, see Patent Document 1). High impedance control transistors 3 and 4 are respectively connected to the gate terminals of the PMOS transistor 1 and the NMOS transistor 2 in the output section, and data input of the tri-state buffer via transmission gates 5 and 6 to both gate terminals, respectively. Terminal IN is connected. Here, the transmission gate connects the source terminal and the drain terminal of the PMOS transistor and the NMOS transistor to each other as a data terminal, applies a control signal to the gate terminal of the NMOS transistor, and outputs an inverted signal to the gate terminal of the PMOS transistor. By giving the signal, the interruption / connection between the two data terminals is controlled.
[0004]
In the conventional tristate buffer, when the control signal E and the inverted control signal EB are given logical values 1 and 0, respectively, the inverted value of the signal at the data input terminal IN is output to the output terminal OUT. In the conventional tri-state buffer, when the control signal E and the inverted control signal EB are given logical values 0 and 1, respectively, the output terminal OUT is in a high impedance state.
[0005]
However, the conventional example has a problem that the area is increased because two transmission gates are used. Further, in this conventional example, the data input signal is transmitted to the transistor at the output stage through the transmission gate, so that there is a problem that the delay increases. Many tristate buffers are used, particularly in processors and reconfigurable devices, which often determine circuit area and performance, so a tristate buffer with smaller area and delay is desired.
[0006]
[Patent Document 1]
JP-A-8-316819
[Problems to be solved by the invention]
As apparent from the above description, the conventional tri-state buffer circuit has the following problems.
[0008]
The first problem is that the area is large. The reason is that it is necessary to use two transmission gates.
[0009]
The second problem is that the delay is large. The reason is that the data input signal is transmitted to the output stage via the transmission gate.
[0010]
Therefore, an object of the present invention is to provide a high-speed tri-state buffer having a small area.
[0011]
[Means for Solving the Problems]
In the present invention, a multiplexer often used in combination with a tri-state buffer is combined with the tri-state buffer to form one circuit. As a result, only one transmission gate is required, which is conventionally required two, and the area and the delay are reduced.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, a first embodiment of the present invention will be described. FIG. 1 is a configuration diagram of a first embodiment of a tristate buffer circuit with an input selection multiplexer according to the present invention. The present invention comprises a tri-state buffer 11 and an input selection multiplexer 20.
[0013]
The output section of the tri-state buffer 11 is composed of a PMOS transistor 1 having a source terminal connected to the power supply VDD and an NMOS transistor 2 having a source terminal connected to the ground. It is connected to the output terminal OUT of the state buffer 11. The drain terminal of the PMOS transistor 3 whose source terminal is connected to the power supply VDD and one data terminal of the transmission gate 5 are connected to the gate terminal of the PMOS transistor 1. The gate terminal of the NMOS transistor 2 is connected to the drain terminal of the NMOS transistor 4 whose source terminal is connected to the ground, the other data terminal of the transmission gate 5, and the data input terminal of the tri-state buffer 11. The gate terminal of the PMOS transistor 3 and the gate terminal of the NMOS transistor of the transmission gate 5 are connected to a tri-state buffer control terminal E, and the gate terminal of the NMOS transistor 4 and the gate terminal of the PMOS transistor of the transmission gate 5 are inverted by a tri-state buffer. Connected to control terminal EB. The tristate buffer inversion control terminal EB is always supplied with a logic signal inverted from the tristate buffer control terminal E.
[0014]
The input selection multiplexer 20 includes a plurality of transmission gates connected to the data input terminal of the tri-state buffer 11. The i-th data input terminal INi of the input selection multiplexer 20 is connected to one data terminal of the i-th transmission gate 7 — i, and the other data terminal of the transmission gate 7 — i is connected to the data input terminal of the tri-state buffer 11. (I = 0, 1, 2,...). The i-th selection control terminal Si of the input selection multiplexer 20 is connected to the gate terminal of the NMOS transistor of the transmission gate 7_i, and the i-th inversion selection control terminal SiB is connected to the gate terminal of the PMOS transistor. The inverted selection control terminal SiB is always supplied with a logic signal inverted from the selection control terminal Si.
[0015]
The tri-state buffer circuit with an input selection multiplexer according to the present invention has two operation modes, a data output mode and a high impedance mode. In the data output mode, one signal is selected from the data input of the input selection multiplexer 20, and an inverted signal of the selected data input is output to the output terminal OUT of the tristate buffer 11. When selecting the j-th data input, a logical value 1 is given to the selection control terminal Sj, a logical value 0 is given to all other selection control terminals Si (i is an integer other than j), and a tristate buffer control terminal A logical value 1 is given to E.
[0016]
In the high impedance mode, the output terminal OUT of the tri-state buffer 11 enters a high impedance state. For this purpose, a logical value 0 is given to all the selection control terminals Si and the tri-state buffer control terminals E. At this time, the output of the input selection multiplexer 20 enters a high impedance state. For this reason, in the conventional tri-state buffer (FIG. 6), the signal output from the drain terminal of the NMOS transistor 4 and the data input signal input from IN to shut off the NMOS transistor 2 are set to a high impedance state. The used transmission gate 6 is no longer required in the present invention.
[0017]
As described above, according to the first embodiment of the present invention, the multiplexer capable of setting the output to the high impedance state is used as the input selection circuit of the tri-state buffer, so that the tri-state buffer requires fewer transmission gates than the conventional one. It constitutes a buffer. As a result, a tri-state buffer can be realized with a smaller area than in the related art.
[0018]
Further, according to the present invention, the data input signal of the tri-state buffer (that is, the output signal of the input selection multiplexer 20) is transmitted to the gate terminal of the PMOS transistor 1 of the output unit via the transmission gate 5, The signal is directly transmitted to the gate terminal of the NMOS transistor 2 of the output unit without passing through anything. That is, the data input signal is transmitted faster to the NMOS transistor 2 than to the PMOS transistor 1. Therefore, the rise of the data input signal (fall at the output terminal OUT) is output with a shorter delay than the fall of the data input signal. Accordingly, a circuit (for example, a normal CMOS inverter or the like) having a larger delay of the output signal than the falling edge is connected to the data input terminal INi (i = 0, 1, 2,...) Of the input selection multiplexer 20. Then, the delay characteristic is compensated by the delay characteristic of the tri-state buffer, and the delay characteristic as a whole is improved. On the other hand, the conventional tri-state buffer (FIG. 6) does not have such a delay characteristic compensating function because the data input signal is transmitted through the transmission gate to both the PMOS transistor 1 and the NMOS transistor 2 in the output section.
[0019]
In the above, the example which connected the input selection multiplexer to the data input terminal of the tristate buffer was shown. However, in general, the circuit connected to the tri-state buffer (11 in FIG. 1) of the present invention may be any circuit as long as the output can be in a high impedance state. The input selection multiplexer shown in the first embodiment of the present invention is one of the examples that are frequently used and have the highest usefulness.
[0020]
Next, a second embodiment of the present invention will be described. FIG. 2 is a configuration diagram of a tri-state buffer circuit with an input selection multiplexer according to a second embodiment of the present invention. The function of the second embodiment of the present invention has exactly the same function as the function of the first embodiment of the present invention. Although the tri-state buffer 12 of FIG. 2 has the same function as the tri-state buffer of FIG. 1, there are the following differences in configuration. That is, in the tri-state buffer 11 of FIG. 1, the transmission gate 5 is inserted only in the path to the gate terminal of the PMOS transistor 1 among the two transistors of the output unit, whereas in the tri-state buffer 12 of FIG. The transmission gate 6 is inserted only into the path to the gate terminal of the NMOS transistor 2 of the section. Therefore, in the tri-state buffer 12 of FIG. 2, the data input signal is transmitted faster to the PMOS transistor 1 than to the NMOS transistor 2, and the falling edge of the data input signal (rising at the output terminal OUT) is greater than the rising edge of the data input signal. Output with short delay. Therefore, in the second embodiment (FIG. 2) of the present invention, the falling of the output signal is higher at the data input terminal INi (i = 0, 1, 2,...) Of the input selection multiplexer 20 than at the rising. When a circuit having a large delay is connected, the delay characteristic is compensated for by the delay characteristic of the tristate buffer 12, and the overall delay characteristic is improved.
[0021]
Next, a third embodiment of the present invention will be described. FIG. 3 is a configuration diagram of a third embodiment of a tristate buffer circuit with an input selection multiplexer according to the present invention. This is because, instead of the input selection multiplexer 20 in the first embodiment of the present invention (FIG. 1), a multiplexer having no high impedance output state like the input selection multiplexer 21 of FIG. This is a circuit using a circuit in which the NMOS transistor 4 is removed from the tri-state buffer 11 of FIG. 1 as indicated by 13 in FIG.
[0022]
The third embodiment of the present invention has two operation modes, a data output mode and a high impedance mode. In the data output mode, one signal is selected from the data inputs IN0, IN1, and IN2 of the input selection multiplexer 21, and an inverted signal of the selected data input is output to the output terminal OUT of the tristate buffer 13. At this time, a signal is supplied to the selection control terminals S0 and S1 so as to select one of the data inputs IN0, IN1 and IN2, and a logical value 1 is supplied to the tristate buffer control terminal E.
[0023]
In the high impedance mode, the output terminal OUT of the tri-state buffer 13 enters a high impedance state. For this purpose, a signal is supplied to the selection control terminals S0 and S1 so that the data input connected to the ground GND is selected in the input selection multiplexer 21 of FIG. 3, and a logical value 0 is supplied to the tristate buffer control terminal E. . At this time, since the output of the input selection multiplexer 21 has the logical value 0, the NMOS transistor 4 used to provide the logical value 0 for the high impedance control in the first embodiment (FIG. 1) of the present invention. However, it is not necessary in the third embodiment of the present invention.
[0024]
The effects of the third embodiment of the present invention are the same as those of the first embodiment of the present invention. Although FIG. 3 shows a 4-input multiplexer as a circuit for supplying the data input of the tri-state buffer 13, the present invention is not limited to this. For example, the multiplexer can have any number of data inputs, as long as one data input is connected to ground. More generally, any circuit having a mode for outputting a logical value 0 may be used.
[0025]
Next, a fourth embodiment of the present invention will be described. FIG. 4 is a configuration diagram of a fourth embodiment of the tri-state buffer circuit with an input selection multiplexer according to the present invention. This is because, instead of the input selection multiplexer 20 in the second embodiment (FIG. 2) of the present invention, a multiplexer having no high-impedance output state like the input selection multiplexer 21 of FIG. This is a circuit using the one in which the PMOS transistor 3 is removed from the tri-state buffer 12 of FIG. 2 as indicated by 14 in FIG.
[0026]
The fourth embodiment of the present invention has two operation modes, a data output mode and a high impedance mode. In the data output mode, one signal is selected from the data inputs IN0, IN1, and IN2 of the input selection multiplexer 21, and an inverted signal of the selected data input is output to the output terminal OUT of the tristate buffer 14. At this time, a signal is supplied to the selection control terminals S0 and S1 so as to select one of the data inputs IN0, IN1 and IN2, and a logical value 1 is supplied to the tristate buffer control terminal E.
[0027]
In the high impedance mode, the output terminal OUT of the tri-state buffer 14 enters a high impedance state. For this purpose, a signal is supplied to the selection control terminals S0 and S1 so that the data input connected to the power supply VDD is selected in the input selection multiplexer 21 of FIG. 4, and a logical value 0 is supplied to the tristate buffer control terminal E. . At this time, since the output of the input selection multiplexer 21 has the logical value 1, the PMOS transistor 3 used to provide the logical value 1 for high impedance control in the second embodiment (FIG. 2) of the present invention. However, this is not required in the fourth embodiment of the present invention.
[0028]
The effects of the fourth embodiment of the present invention are the same as those of the second embodiment of the present invention. Although FIG. 4 shows a 4-input multiplexer as a circuit for supplying the data input of the tri-state buffer 14, the present invention is not limited to this. For example, the multiplexer can have any number of data inputs, as long as one data input is connected to the power supply. More generally, any circuit having a mode for outputting a logical value 1 may be used.
[0029]
FIG. 5 shows a usage example of the tri-state buffer circuit with the input selection multiplexer of the present invention. In the LSI 60, there are tri-state buffer circuits 30 and 31 with an input selection multiplexer in which the OUT terminal is connected to the bus wiring 40. Only one circuit can be output to the bus wiring 40 at a time. For example, in some cases, the circuit 30 is in the data output mode and the circuit 31 is in the high impedance mode. At this time, the circuit 30 selects one of the signals on the wiring connected to the input terminals IN0, IN1, and IN2 and outputs the signal to the wiring 40. Further, the tri-state buffer circuit with the input selection multiplexer of the present invention can be used as an output tri-state buffer by connecting the OUT terminal to the input / output pad 50 of the LSI 60 as shown at 32 in FIG. Such a circuit that selects one of a plurality of signals and outputs the selected signal to an internal bus or an external bus is highly useful in various LSIs. Since many such circuits are used particularly in processors and reconfigurable devices, the use of the circuit of the present invention has a great advantage.
[0030]
【The invention's effect】
According to the present invention, the following effects can be obtained. A first effect is that a tristate buffer having a small area can be provided. The reason is that the tristate buffer is configured with a smaller number of transmission gates than in the related art by utilizing the characteristics of the circuit connected to the input of the tristate buffer.
[0031]
The second effect is that a high-speed tri-state buffer can be provided. The reason is that the tri-state buffer of the present invention has the ability to compensate for the delay difference between the rise and fall of the data input signal.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
FIG. 2 is a configuration diagram showing a second embodiment of the present invention.
FIG. 3 is a configuration diagram showing a third embodiment of the present invention.
FIG. 4 is a configuration diagram showing a fourth embodiment of the present invention.
FIG. 5 is a diagram showing an example of using the circuit of the present invention.
FIG. 6 is a configuration diagram of a conventional tri-state buffer.
[Explanation of symbols]
1: PMOS transistor at output of tristate buffer 2: NMOS transistor at output of tristate buffer 3: PMOS transistor for high impedance control of tristate buffer 4: NMOS transistor 5 for high impedance control of tristate buffer 6: Transmission gate of tri-state buffer 10: Conventional tri-state buffer 11: Tri-state buffer 12 in the first embodiment of the present invention: Tri-state buffer 13 in the second embodiment of the present invention: Tri-state buffer 14 according to the third embodiment: tri-state buffer 20 according to the fourth embodiment of the present invention: input selection multiplexer 21 having a high impedance output state: high-in -Impedance output input select multiplexer state no 30, 31, 32: circuit of the present invention 40: Bus line 50: output pad 60: LSI
E: control terminal of the tristate buffer EB: inverted signal terminal of E IN: data input terminal of the tristate buffer OUT: output terminal INi of the tristate buffer (i is an integer): data input terminal Si of the input selection multiplexer (i is Integer): Selection control terminal SiB (i is an integer) of the input selection multiplexer: S inverted signal terminal VDD: Power supply GND: Ground
