JP3437396B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビ受像機やコ
ンピュータのディスプレイなどに用いられてビデオ画像
等を表示する液晶表示装置、および液晶表示装置の駆動
回路に設けられるディジタル／アナログ変換回路に関す
る。

【０００２】

【従来の技術】ビデオ画像等を表示する液晶表示装置に
は、多階調画像やフルカラー画像を表示させるために、
入力されたディジタルデータに応じて、液晶表示部の駆
動電圧としてのアナログ信号を出力するディジタル／ア
ナログ変換回路（以下、Ｄ／Ａコンバータ回路という）
が設けられている。このＤ／Ａコンバータ回路として
は、例えば特開平８−６５１６４に示されるように、容
量素子を用いてディジタル／アナログ変換をおこなうも
のが知られている。

【０００３】この種の容量素子を用いたＤ／Ａコンバー
タ回路を構成する場合、入力されるディジタルデータが
ｎビット（同公報の例ではｎ＝３）であれば、ｎ種類の
容量素子各１個と一意のリファレンス電圧の印加が必要
である。すなわち、ディジタルデータの各ビットに対応
させた、互いに容量値の異なるｎ種類の容量素子を備
え、単一のリファレンス電圧をディジタルデータに応じ
て各容量素子に選択的に印加することにより、２＾ｎ
（「２＾ｎ」は２のｎ乗を示す。以下、同じ。）種類の
電圧を出力し得るようになっている。

【０００４】なお、同公報に示されるＤ／Ａコンバータ
回路においては、８ビットのディジタルデータに応じて
２５６種類の電圧を出力するために、上記８ビットのう
ちの５ビットによって、８組のリファレンス電圧（電位
差）、およびリファレンス電圧を階段状に変化させた４
段階のうち、１組および１段階をそれぞれ選択して用い
る手法を併用しているが、容量素子を用いた基本の部分
に関しては、上記のように入力されるディジタルデータ
の３ビットに対応させた３種類の容量素子を必要として
いる。

【０００５】上記のような従来の容量素子を用いたＤ／
Ａコンバータ回路では、入力されるディジタルデータの
ビット数ｎが増えれば、容量素子の数が増えるばかりで
なく、容量素子の種類も増加する。

【０００６】例えば、ディジタルデータに対してリニア
な出力電圧を得るＤ／Ａコンバータ回路では、ディジタ
ルデータが１ビット増えるごとに容量素子の最大容量値
は２倍ずつ増加する。具体的には、入力がｎビットのＤ
／Ａコンバータ回路において最小容量値をＣ０とした場
合、ＬＳＢ（最下位ビット）からｒビット目のデータに
対応する容量素子の容量値はＣ０×２＾ｒとなり、ｎビ
ット目のＭＳＢ（最上位ビット）に対応する容量素子の
容量値はＣ０×２＾ｎとなるように設定する必要があ
る。すなわち、容量値がＣ０からＣ０×２＾ｎまでのｎ
種類の容量素子が必要となる。

【０００７】また、それぞれの容量素子の精度（誤差）
は、大きくとも最小容量値のＣ０以下、好ましくは例え
ばさらにその１／１０程度にする必要があり、したがっ
て、Ｃ０×２＾ｎの容量値を持つ容量素子では、２＾ｎ
分の１以下の精度が必要となる。

【０００８】一方、出力電圧がリニアでない場合には、
容量素子の容量値は２倍ずつ増えるとは限らないが、容
量素子の種類はやはりｎ種類必要であり、また、それぞ
れの容量素子の精度が最小容量値以下でなければならな
い点もリニアな場合と同じである。

【０００９】ここで、容量素子の容量値の制御は、一般
に、誘電体の比誘電率、誘電体層の厚み、または誘電体
層および誘電体層を挟む電極の面積を制御することによ
って可能であるが、液晶表示装置のアレイ基板などの同
一基板上やＩＣなどの同一チップ上で各種容量値の容量
素子を同時に形成する場合には、面積による容量値制御
が最も容易である。このように面積で容量素子の容量値
を制御する場合、Ｃ０×２＾ｎの容量値を持つ容量素子
はＣ０の容量値を持つ容量素子に対して２＾ｎ倍の面積
が必要となる。

【００１０】

【発明が解決しようとする課題】上記従来の液晶表示装
置のＤ／Ａコンバータ回路では、必要な容量素子の容量
値の種類が多いうえ、容量値の要求精度も高いため、製
造コストの増大や、変換精度の低下を招きがちであると
いう問題点を有していた。

【００１１】さらに、複数の容量素子を同一基板上に同
時に形成する場合などには、全容量素子が占める面積が
大きくなりがちであるため、装置の小型化や外形の自由
度を高めることなどが困難であるという問題点をも有し
ていた。

【００１２】

【課題を解決するための手段】本発明に係る液晶表示装
置は、基板と、液晶と、対向基板とが順に積層された液
晶表示装置であって、前記基板上には、水平方向の画素
数に応じた互いに平行なソースライン電極と、垂直方向
の画素数に応じた垂直走査電極とが形成されており、前
記各ソースライン電極と前記垂直走査電極との交差位置
ごとに画素スイッチングトランジスタおよび画素電極が
形成されており、前記基板上には前記ソースライン電極
に出力電圧を印加するディジタル／アナログ変換回路
が、所定本数の前記ソースライン電極の組ごとまたは前
記各ソースラインごとに形成されており、前記ディジタ
ル／アナログ変換回路は、入力されるディジタル画像デ
ータの各ビットに対応した複数の容量素子を２組に分割
し、各組の容量素子を、それぞれ表示領域の対向する周
縁部に配置し、各容量素子の組に対応させて、互いに異
なる２種類のリファレンス電圧を印加するように構成さ
れている。

【００１３】上記分割は、例えば、入力されるｎビット
のディジタル画像データに対応したｎ個の容量素子を、
それぞれＬ個の容量素子を含む２組に分割する。そし
て、これらの各２組の容量素子の組に対応させて、互い
に異なる２種類のリファレンス電圧を印加することによ
り、これらの容量素子として容量値の等しいものを用い
ても、各容量素子に印加される電圧と容量値との積の重
み付けを異ならせることができるので、入力されるディ
ジタル画像データに応じた２のｎ乗種類の電圧を出力さ
せることができる。

【００１４】それゆえ、必要な容量素子の容量値の種類
を少なく押さえることができる。また、最大容量値と最
小容量値との差を小さくし、または同一の容量値にする
ことができるため、部品を小型化したり精度要求を緩和
したりすることも容易になる。したがって、製造コスト
の低減や変換精度の向上を容易に図ることができる。

【００１５】

【００１６】

【００１７】

【００１８】また、ディジタル／アナログ変換回路を液
晶表示装置に設ける場合、複数の容量素子を２組に分割
し、それぞれ表示領域の上下周縁部などに分けて配置す
ること、例えば印加されるリファレンス電圧によって分
割したり、それぞれ等しい容量値の容量素子を含む２組
に分割したりすれば、上下周縁部のリファレンス電圧の
配線を減らしたり、上下周縁部の大きさを容易に設定し
たりできるので、製造の容易化や装置の小型化を図り、
また、外形の自由度をいっそう高めることができる。

【００１９】

【００２０】

【発明の実施の形態】

（実施の形態１）まず、図１および図２を用いて、液晶
表示装置の駆動回路におけるＤ／Ａコンバータ回路とし
て、入力されるディジタルデータが６ビット（ｎ＝
６）、印加されるリファレンス電圧が２種類（ｍ＝２）
で、各リファレンス電圧に対応して、それぞれ３ビット
ずつのディジタルデータに対応する３個ずつ（Ｌ＝ｎ／
ｍ＝３）の容量素子が設けられている例を説明する。

【００２１】図１は実施の形態１に係る液晶表示装置の
駆動回路におけるＤ／Ａコンバータ回路の構成を示すも
のである。

【００２２】このＤ／Ａコンバータ回路には、入力され
る６ビットのディジタルデータＤ１〜Ｄ６に対応させ
て、容量素子Ｃ１１〜Ｃ１３，Ｃ２１〜Ｃ２３が設けら
れている。上記容量素子Ｃ１１〜Ｃ１３の一端にはリフ
ァレンス電圧Ｖ１が印加される一方、容量素子Ｃ２１〜
Ｃ２３の一端にはリファレンス電圧Ｖ２が印加されるよ
うになっている。これらのリファレンス電圧Ｖ１，Ｖ
２、各容量素子Ｃ１１…の容量値（Ｃ１１…）、および
後述するバイアス電圧Ｖｃ等は、例えば以下のように設
定されている。

【００２３】 Ｖ１＝２（Ｖ）； Ｖ２＝１６（Ｖ） Ｖｃ＝０（Ｖ）； Ｖｓ＝０（Ｖ） Ｃｓ＝１０（ｐＦ） Ｃ１１＝１（ｐＦ）；Ｃ１２＝２（ｐＦ）；Ｃ１３＝４（ｐＦ） Ｃ２１＝１（ｐＦ）；Ｃ２２＝２（ｐＦ）；Ｃ２３＝４（ｐＦ） ここで、容量素子Ｃ１１，Ｃ２１、容量素子Ｃ１２，２
２、および容量素子Ｃ１３，２３は、それぞれ同じ容量
値に設定されているが、印加されるリファレンス電圧Ｖ
１，Ｖ２を異ならせることにより、各データＤ１…の重
み付けに応じた電圧を出力し得るようになっている。

【００２４】各容量素子Ｃ１１…の他端は、これらの容
量素子Ｃ１１…を選択するデータスイッチＤＳＷ１１〜
ＤＳＷ２３を介して、画像表示領域に設けられたソース
ライン電極ＳＬに接続されている。このソースライン電
極ＳＬには、さらに、リセット信号ＲＳＴによって開閉
制御されるリセットスイッチＲＳＷＳを介して、ソース
ライン電極ＳＬを所定の電圧にリセットするバイアス電
圧Ｖｃが印加されるようになっている。

【００２５】また、ソースライン電極ＳＬと、電圧Ｖｓ
が印加される図示しない対向電極との間の配線容量が、
負荷容量Ｃｓとして作用するようになっている。なお、
ソースライン電極ＳＬとの間にバッファアンプ等を設け
て負荷容量Ｃｓを小さく抑えるようにしてもよいし、逆
に、積極的に容量素子を設けて、負荷容量Ｃｓとして作
用させるようにしてもよい。

【００２６】容量素子Ｃ１１…の両端には、各容量素子
Ｃ１１…に蓄積されている電荷を放電させるリセットス
イッチＲＳＷ１１〜ＲＳＷ２３が並列に接続されてい
る。このリセットスイッチＲＳＷ１１…、および前記デ
ータスイッチＤＳＷ１１…は、リセット信号ＲＳＴと、
データＤ１…との状態に応じて開閉制御されるようにな
っている。なお、これらの開閉制御については、以下に
詳述する。

【００２７】以下、このＤ／Ａコンバータ回路の動作を
説明する。ここで、以下の説明においては、便宜上、デ
ータＤ１…の状態は“０”または“１”、リセット信号
ＲＳＴの状態は“Ａｃｔｉｖｅ”または“Ｉｎａｃｔｉ
ｖｅ”と表現する。

【００２８】まず、リセット信号ＲＳＴが“Ａｃｔｉｖ
ｅ”になると、図１に示すように、リセットスイッチＲ
ＳＷＳが閉じる。

【００２９】また、このときには、各データＤ１…が
“０”であれば、ＤＳＷ１１…が開くとともにＲＳＷ１
１…が閉じ、対応する容量素子Ｃ１１…に蓄積されてい
る電荷が放電される。一方、各データＤ１…が“１”で
あれば、ＤＳＷ１１…が閉じるとともにＲＳＷ１１…が
開き、対応する容量素子Ｃ１１…に、その容量値、およ
びリファレンス電圧Ｖ１，Ｖ２とバイアス電圧Ｖｃとの
差に応じた電荷が蓄積される。同図においては、データ
Ｄ１のみが“１”である場合を示している。

【００３０】具体的には、各容量素子Ｃ１１…、および
負荷容量Ｃｓに蓄積される電荷Ｑ１１〜Ｑ２３，Ｑｓ
（１０の−１２乗クーロン）は、 Ｑ１１＝Ｄ１×Ｃ１１×（Ｖｃ−Ｖ１）＝ −２×Ｄ１ Ｑ１２＝Ｄ２×Ｃ１２×（Ｖｃ−Ｖ１）＝ −４×Ｄ２ Ｑ１３＝Ｄ３×Ｃ１３×（Ｖｃ−Ｖ１）＝ −８×Ｄ３ Ｑ２１＝Ｄ４×Ｃ２１×（Ｖｃ−Ｖ２）＝−１６×Ｄ４ Ｑ２２＝Ｄ５×Ｃ２２×（Ｖｃ−Ｖ２）＝−３２×Ｄ５ Ｑ２３＝Ｄ６×Ｃ２３×（Ｖｃ−Ｖ２）＝−６４×Ｄ６ Ｑｓ ＝Ｃｓ×（Ｖｃ−Ｖｓ） ＝０ となる。

【００３１】なお、上記のように各データＤ１…に応じ
た電荷の放電、蓄積を同時に行うのに代えて、一旦、リ
セットスイッチＲＳＷ１１〜ＲＳＷ２３をすべて閉じて
全容量素子Ｃ１１〜Ｃ２３の電荷を放電した後に、リセ
ットスイッチＲＳＷＳ、およびデータＤ１…に応じたデ
ータスイッチＤＳＷ１１…を閉じて電荷の蓄積を行うよ
うにしてもよい。

【００３２】次に、リセット信号ＲＳＴが“Ｉｎａｃｔ
ｉｖｅ”になると、図２に示すように、リセットスイッ
チＲＳＷＳが開くとともに、データＤ１…の状態に係ら
ず、すべてのデータスイッチＤＳＷ１１〜ＤＳＷ２３が
閉じ、リセットスイッチＲＳＷ１１〜ＲＳＷ２３は開
く。

【００３３】このときのソースライン電極ＳＬの出力電
圧をＶsl、各容量素子Ｃ１１…、および負荷容量Ｃｓに
蓄積される電荷をＱ１１’〜Ｑ２３’，Ｑｓ’とする
と、 Ｑ１１’＝Ｃ１１×（Ｖsl−Ｖ１）＝１×Ｖsl− ２ Ｑ１２’＝Ｃ１２×（Ｖsl−Ｖ１）＝２×Ｖsl− ４ Ｑ１３’＝Ｃ１３×（Ｖsl−Ｖ１）＝４×Ｖsl− ８ Ｑ２１’＝Ｃ２１×（Ｖsl−Ｖ２）＝１×Ｖsl−１６ Ｑ２２’＝Ｃ２２×（Ｖsl−Ｖ２）＝２×Ｖsl−３２ Ｑ２３’＝Ｃ２３×（Ｖsl−Ｖ２）＝４×Ｖsl−６４ Ｑｓ’ ＝Ｃｓ×（Ｖsl−Ｖｓ） ＝１０×Ｖsl となる。

【００３４】そこで、電荷量保存の法則により、Ｑ１１
＋Ｑ１２＋Ｑ１３＋Ｑ２１＋Ｑ２２＋Ｑ２３＋Ｑｓ＝Ｑ
１１’＋Ｑ１２’＋Ｑ１３’＋Ｑ２１’＋Ｑ２２’＋Ｑ
２３’＋Ｑｓ’となるから、出力電圧Ｖslは、 Ｖsl ＝｛ （Ｄ１×Ｃ１１＋Ｄ２×Ｃ１２＋Ｄ３×Ｃ１３）×（Ｖｃ−Ｖ１） ＋（Ｄ４×Ｃ２１＋Ｄ５×Ｃ２２＋Ｄ６×Ｃ２３）×（Ｖｃ−Ｖ２） ＋（Ｃ１１＋Ｃ１２＋Ｃ１３）×Ｖ１ ＋（Ｃ２１＋Ｃ２２＋Ｃ２３）×Ｖ２ ＋Ｃｓ×Ｖｃ｝ ／（Ｃ１１＋Ｃ１２＋Ｃ１３＋Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃｓ） ＝（−２×Ｄ１−４×Ｄ２−８×Ｄ３−１６×Ｄ４−３２×Ｄ５−６４×Ｄ６ ＋１２６）／２４ となる。

【００３５】すなわち、（表１）に示すように、入力さ
れるディジタルデータＤ１〜Ｄ６に応じて、リニアな０
〜５．２５（Ｖ）の６４種類の電圧が出力され、ソース
ライン電極ＳＬに印加される。なお、同表には、参考と
して、従来のように単一のリファレンス電圧Ｖ１＝６．
０８３（Ｖ）を用い、容量素子Ｃ１１〜Ｃ２３の容量値
を何れも互いに異なる１、２、４、８、１６、３２（ｐ
Ｆ）の６種類に設定した場合の出力電圧を併せて記載し
ている。

【表１】

【００３６】このように、容量素子の種類、および容量
値の合計を小さく抑えつつ、従来と同じ出力電圧を得る
ことができる。したがって、例えば液晶表示装置のアレ
イ基板などの同一基板上に容量素子を同時に形成する場
合などには、容量素子の占める面積を小さく抑えること
ができ、また、Ｄ／Ａコンバータ回路等を駆動回路ＩＣ
などとして実装する場合でも、その駆動回路ＩＣなどの
チップサイズを小さくすることができるので、ハイビジ
ョン（ＨＤＴＶ）等に用いられる高精細度表示パネルの
狭ピッチソースラインなどにも容易に適用することがで
きる。

【００３７】なお、容量素子Ｃ１１〜Ｃ２３の容量値、
およびリファレンス電圧Ｖ１，Ｖ２は、上記の設定に限
らず、種々の設定によって容量値の最適化等を図りつつ
同じ出力電圧Ｖslを得ることができる。すなわち、上記
出力電圧Ｖslを算出する式に示されるように、各データ
Ｄ１…には、Ｃ１１…と、（Ｖｃ−Ｖ１）または（Ｖｃ
−Ｖ２）とが乗算されているので、Ｃ１１…の大小を設
定するのと同様に、（Ｖｃ−Ｖ１）および（Ｖｃ−Ｖ
２）を設定することにより、データＤ１…に応じて重み
付けをした出力電圧Ｖslを得ることができる。

【００３８】それゆえ、例えば（表２）に示すように、
リファレンス電圧を６種類印加するようにして、各容量
素子Ｃ…の容量値をすべて等しくするなどしても、同じ
出力電圧Ｖslを得られるようにすることができる。

【表２】

【００３９】また、各リファレンス電圧を印加する容量
素子の数（Ｌ）がそれぞれ等しいものに限らず、例えば
（表３）に示すように、リファレンス電圧Ｖ１を４つの
容量素子Ｃ１〜Ｃ４に印加し、リファレンス電圧Ｖ２を
他の２つの容量素子Ｃ５，Ｃ６に印加するようにした場
合などでも、やはり同じ出力電圧Ｖslを得られるように
することができる。

【表３】

【００４０】また、入力されるディジタルデータのビッ
ト数ｎがリファレンス電圧の種類の数ｍで割り切れる数
である必要は必ずしもない。例えば（表４）に示すよう
に、入力されるディジタルデータのビット数が６、リフ
ァレンス電圧が５種類でも、同じリファレンス電圧Ｖ５
の印加される容量素子Ｃ５，Ｃ６の容量値が異なってい
れば、各データＤ１…に応じて異なる重み付けをするこ
とができ、同じ出力電圧Ｖslを得るようにすることがで
きる。

【表４】

【００４１】さらに、各容量素子の容量値が、それぞれ
互いに異なる場合、すなわち容量素子の種類の数は従来
と同じ場合でも、最大容量値と最小容量値との差を小さ
くして精度要求を緩和することは可能である。

【００４２】また、出力される電圧の種類を増加させる
ために、例えば複数組のリファレンス電圧Ｖ１，Ｖ２を
選択的に切り換えて印加するようにしたり、リファレン
ス電圧Ｖ１，Ｖ２を階段状に変化させて、そのうちのい
ずれかを選択するなどの公知の手法を併用するようにし
てもよい。

【００４３】（実施の形態２）次に、図３および図４を
用いて、前記実施の形態１と同様に、３種類の容量素子
が、２種類のリファレンス電圧に対応させてそれぞれ２
個ずつ設けられ、実施の形態１とは主として各スイッチ
の制御シーケンスが異なるＤ／Ａコンバータ回路の例を
説明する。なお、以下、実施の形態１と同様の構成要素
については同一の符号を付して説明を省略する。

【００４４】図３は実施の形態２に係る液晶表示装置の
駆動回路におけるＤ／Ａコンバータ回路の構成を示すも
のである。

【００４５】リファレンス電圧Ｖ１，Ｖ２、各容量素子
Ｃ１１…の容量値、およびバイアス電圧Ｖｃ等は、例え
ば以下のように設定されている。

【００４６】 Ｖ１＝１０（Ｖ）； Ｖ２＝８０（Ｖ） Ｖｃ＝ ０（Ｖ）； Ｖｓ＝ ０（Ｖ） Ｃｓ＝４０（ｐＦ） Ｃ１１＝０．１（ｐＦ）；Ｃ１２＝０．２（ｐＦ）；Ｃ１３＝０．４（ｐＦ） Ｃ２１＝０．１（ｐＦ）；Ｃ２２＝０．２（ｐＦ）；Ｃ２３＝０．４（ｐＦ） このＤ／Ａコンバータ回路では、まず、リセット信号Ｒ
ＳＴが“Ａｃｔｉｖｅ”になると、図３に示すように、
リセットスイッチＲＳＷＳ、およびリセットスイッチＲ
ＳＷ１１〜ＲＳＷ２３が閉じる。また、データスイッチ
ＤＳＷ１１〜ＤＳＷ２３は、データＤ１…の状態に係ら
ず、すべて開く。

【００４７】そこで、容量素子Ｃ１１〜Ｃ２３は、その
両端がショートした状態になって蓄積されている電荷が
放電される。また、ソースライン電極ＳＬにはＶｃの電
圧が印加され、負荷容量ＣｓにはＶｃ−Ｖｓの電圧がか
かる（ただし、この例ではＶｃ＝Ｖｓ＝０なのでＶｃ−
Ｖｓ＝０）。したがって、各容量素子Ｃ１１…、および
負荷容量Ｃｓに蓄積される電荷Ｑ１１〜Ｑ２３，Ｑｓ
（１０の−１２乗クーロン）は、 Ｑ１１＝Ｑ１２＝Ｑ１３＝Ｑ２１＝Ｑ２２＝Ｑ２３＝０ Ｑｓ ＝Ｃｓ×（Ｖｃ−Ｖｓ）＝０ となる。

【００４８】次に、リセット信号ＲＳＴが“Ｉｎａｃｔ
ｉｖｅ”になると、図４に示すように、リセットスイッ
チＲＳＷＳ、およびリセットスイッチＲＳＷ１１〜ＲＳ
Ｗ２３が開く。また、データスイッチＤＳＷ１１〜ＤＳ
Ｗ２３は、それぞれ対応するデータＤ１…が“０”であ
れば開く一方、“１”であれば閉じる。

【００４９】このときのソースライン電極ＳＬの出力電
圧をＶsl、各容量素子Ｃ１１…、および負荷容量Ｃｓに
蓄積される電荷をＱ１１’〜Ｑ２３’，Ｑｓ’とする
と、 Ｑ１１’＝Ｄ１×Ｃ１１×（Ｖsl−Ｖ１）＝Ｄ１×（０．１×Ｖsl− １） Ｑ１２’＝Ｄ２×Ｃ１２×（Ｖsl−Ｖ１）＝Ｄ２×（０．２×Ｖsl− ２） Ｑ１３’＝Ｄ３×Ｃ１３×（Ｖsl−Ｖ１）＝Ｄ３×（０．４×Ｖsl− ４） Ｑ２１’＝Ｄ４×Ｃ２１×（Ｖsl−Ｖ２）＝Ｄ４×（０．１×Ｖsl− ８） Ｑ２２’＝Ｄ５×Ｃ２２×（Ｖsl−Ｖ２）＝Ｄ５×（０．２×Ｖsl−１６） Ｑ２３’＝Ｄ６×Ｃ２３×（Ｖsl−Ｖ２）＝Ｄ６×（０．４×Ｖsl−３２） Ｑｓ’ ＝Ｃｓ×（Ｖsl−Ｖｓ） ＝４０×Ｖsl となる。

【００５０】そこで、電荷量保存の法則により、Ｑ１１
＋Ｑ１２＋Ｑ１３＋Ｑ２１＋Ｑ２２＋Ｑ２３＋Ｑｓ＝Ｑ
１１’＋Ｑ１２’＋Ｑ１３’＋Ｑ２１’＋Ｑ２２’＋Ｑ
２３’＋Ｑｓ’となるから、出力電圧Ｖslは、 Ｖsl ＝｛ （Ｄ１×Ｃ１１＋Ｄ２×Ｃ１２＋Ｄ３×Ｃ１３）×Ｖ１ ＋（Ｄ４×Ｃ２１＋Ｄ５×Ｃ２２＋Ｄ６×Ｃ２３）×Ｖ２ ＋Ｃｓ×Ｖｃ｝ ／（ Ｄ１×Ｃ１１＋Ｄ２×Ｃ１２＋Ｄ３×Ｃ１３ ＋Ｄ４×Ｃ２１＋Ｄ５×Ｃ２２＋Ｄ６×Ｃ２３ ＋Ｃｓ） ＝（１×Ｄ１＋２×Ｄ２＋４×Ｄ３＋８×Ｄ４＋１６×Ｄ５＋３２×Ｄ６） ／（ ０．１×Ｄ１＋０．２×Ｄ２＋０．４×Ｄ３ ＋０．１×Ｄ４＋０．２×Ｄ５＋０．４×Ｄ６ ＋４０） となる。

【００５１】すなわち、（表５）に示すように、入力さ
れるディジタルデータＤ１〜Ｄ６に応じて、０〜１．５
２２（Ｖ）の６４種類の電圧が出力され、ソースライン
電極ＳＬに印加される。なお、同表には、参考として、
従来のように単一のリファレンス電圧Ｖ１＝１０（Ｖ）
を用い、容量素子Ｃ１１〜Ｃ２３の容量値を何れも互い
に異なる０．１、０．２、０．４、０．８、１．６、
３．２（ｐＦ）の６種類に設定した場合の出力電圧を併
せて記載している。

【００５２】なお、この例においては、出力電圧Ｖsl
は、入力されるディジタルデータに対して正確にリニア
ではないが、容量素子Ｃ１１〜Ｃ２３の合計容量と負荷
容量Ｃｓとの比をより大きく設定することにより、従来
例よりも良好なリニアリティが得られている。

【表５】 （実施の形態３）前記実施の形態２と同様のＤ／Ａコン
バータ回路をトランジスタを用いて構成した例を説明す
る。

【００５３】このＤ／Ａコンバータ回路は、図５に示す
ように、入力されるディジタルデータが４ビット（Ｄ１
〜Ｄ４：ｎ＝４）、印加されるリファレンス電圧が２種
類（Ｖ１，Ｖ２：ｍ＝２）で、各リファレンス電圧に対
応して、それぞれ２ビットずつのディジタルデータに対
応する２個ずつ（Ｌ＝ｎ／ｍ＝２）の容量素子Ｃ１１，
Ｃ１２、および容量素子Ｃ２１，Ｃ２２が設けられてい
る。

【００５４】データスイッチＤＳＷ１１〜ＤＳＷ２２、
リセットスイッチＲＳＷ１１〜ＲＳＷ２２、およびリセ
ットスイッチＲＳＷＳは、それぞれ、ｐ−Ｓｉ（ポリシ
リコン：多結晶シリコン）で形成したｎ−ｃｈ（ｎチャ
ネル）の薄膜トランジスタで構成され、実施の形態２と
同じシーケンスで動作することにより、データＤ１〜Ｄ
４に応じた電圧Ｖslが出力される。

【００５５】すなわち、それぞれ同じリファレンス電圧
Ｖ１，Ｖ２に接続される容量素子Ｃ１１と容量素子Ｃ１
２と、および容量素子Ｃ２１と容量素子Ｃ２２とは、そ
れぞれ互いに異なる容量値を持つように設定する必要が
あるのに対し、例えば容量素子Ｃ１１と容量素子Ｃ２１
との容量値が等しい場合でも、２種類のリファレンス電
圧Ｖ１，Ｖ２が印加されることにより、リファレンス電
圧と容量値との積Ｖ１×Ｃ１１，Ｖ２×Ｃ２１の重み付
けが異なるので、データＤ１〜Ｄ４に応じた１６種類の
出力電圧Ｖslを得られるようにできる。

【００５６】上記のように、リセットスイッチＲＳＷＳ
等をｐ−Ｓｉのトランジスタで構成する場合には、例え
ば液晶表示装置のアレイ基板上などに、容量素子Ｃ１１
…や画面走査用のスイッチングトランジスタなどと同時
に形成して、別の部品としての駆動回路ＩＣなどの実装
を不要にすることができる。すなわち、部品点数を削減
し、液晶表示装置や液晶パネルモジュールの組み立てが
容易になる。また、駆動回路ＩＣや容量素子Ｃ１１…だ
けを別の部品として実装する場合でも、容量値の種類、
すなわち部品の種類を低減することができる。

【００５７】なお、リセットスイッチＲＳＷＳ等を構成
するトランジスタは、上記のようにｐ−Ｓｉで形成され
たもの限らず、ａ−Ｓｉ（アモルファスシリコン：非晶
質シリコン）や単結晶シリコンなどで形成されたもので
もよい。また、ｎ−ｃｈのトランジスタに限らず、ｐ―
ｃｈ（ｐチャネル）のトランジスタを用いてもよく、さ
らに、正負に交互に切り替わる出力電圧Ｖslを得る場合
には、図６に示すようにｎ−ｃｈのトランジスタＮ、お
よびｐ−ｃｈのトランジスタＰを混合して使用するよう
にしてもよい。

【００５８】（実施の形態４）次に、実施の形態３のＤ
／Ａコンバータ回路を備えた液晶表示装置の例を説明す
る。

【００５９】この液晶表示装置は、図７に模式的に示す
ように、偏光フィルタ層５１、ガラス基板５２、液晶パ
ネルＰＮＬ、対向透明電極５３が形成された対向ガラス
基板５４、および偏光フィルタ層５５等が積層されて構
成されている。

【００６０】ガラス基板５２上には、水平方向の画素数
に応じた互いに平行なソースライン電極ＳＬ…と、垂直
方向の画素数に応じた、上記ソースライン電極ＳＬ…に
直行する方向の垂直走査電極ＧＬ…とが図示しない絶縁
層を介して形成されている。さらに、各ソースライン電
極ＳＬ…と垂直走査電極ＧＬ…との交差位置ごとに、画
素スイッチングトランジスタ６１…、および画素電極６
２…が形成されている。

【００６１】ガラス基板５２上には、また、ソースライ
ン電極ＳＬ…に出力電圧Ｖslを印加するＤ／Ａコンバー
タ回路、および垂直走査電極ＧＬ…に選択的に電圧Ｖｇ
を印加する垂直走査スイッチＧＳＷ…が形成されてい
る。なお、このＤ／Ａコンバータ回路は、スイッチによ
って選択的に接続される所定本数のソースライン電極Ｓ
Ｌの組ごとに設けてもよいが、ここでは説明の便宜上、
各ソースライン電極ＳＬごとに設けられているとし、そ
のうちの１本のソースライン電極ＳＬに対応するものの
みについて説明する。

【００６２】上記Ｄ／Ａコンバータ回路は、前記実施の
形態３で示したものと同一の回路構成であるが、印加さ
れるリファレンス電圧に応じて、画像表示領域６０の上
側周縁部と下側周縁部とに２分割されて配置されてい
る。より詳しくは、リファレンス電圧Ｖ１が印加される
容量素子Ｃ１１，Ｃ１２は画像表示領域６０の上側周縁
部に設けられる一方、リファレンス電圧Ｖ２が印加され
る容量素子Ｃ２１，Ｃ２２は下側周縁部に配置されてい
る。

【００６３】ここで、容量素子Ｃ１１，Ｃ２１、および
容量素子Ｃ１２，２２は、前述のようにそれぞれ等し
く、かつ小さい容量値に設定することができるので、そ
のガラス基板５２上に占める面積も等しく、かつ小さく
でき、したがって画像表示領域６０の周縁部の設定の自
由度が高くなる。また、Ｄ／Ａコンバータ回路等を駆動
回路ＩＣなどとして実装する場合や、容量素子Ｃ１１…
だけを別の部品として実装する場合でも、チップサイズ
を小さくすることなどが容易になるので同様の効果が得
られるうえ、画像表示領域６０の上下部に印加するリフ
ァレンス電圧を異ならせるだけで、上下部に実装される
部品を共通化したり回路配置を簡素化したりすることも
できるので、生産性の向上や製造コストの低減を図るこ
となども容易にできる。

【００６４】（実施の形態５）実施の形態３のＤ／Ａコ
ンバータ回路を備えた液晶表示装置の他の例を説明す
る。

【００６５】この液晶表示装置は、図８に示すように、
ガラス基板５２上のＤ／Ａコンバータ回路の配置が異な
り、リファレンス電圧Ｖ１が印加され、データＤ１に対
応する容量素子Ｃ１１と、リファレンス電圧Ｖ２が印加
され、データＤ３に対応する容量素子Ｃ２１とが画像表
示領域６０の上側周縁部に設けられる一方、リファレン
ス電圧Ｖ１が印加され、データＤ２に対応する容量素子
Ｃ１２と、リファレンス電圧Ｖ２が印加され、データＤ
４に対応する容量素子Ｃ２２とが下側周縁部に配置され
ている。

【００６６】このように配置されることにより、例えば
画像表示領域６０の上下側周縁部にそれぞれ容量値の等
しい容量素子Ｃ１１…をまとめることなどができる。す
なわち、２種類のリファレンス電圧Ｖ１，Ｖ２が印加さ
れることにより、容量素子Ｃ１１…の容量値を比較的任
意に設定できるので、その容量値の種類に応じて、種々
の配置をすることができる。

【００６７】なお、このような配置に限らず、画像表示
領域６０の上側周縁部と下側周縁部とに異なる数の容量
素子Ｃ１１…等を配置するようにしてもよいし、また、
隣り合うソースライン電極ＳＬごとのＤ／Ａコンバータ
回路で上下の配置を交互に逆にするなどしてもよい。

【００６８】上記のように、印加されるリファレンス電
圧に係らずにＤ／Ａコンバータ回路を分割して配置する
ことにより、画像表示領域６０の周縁部の大きさの設定
の自由度をいっそう高くすることができる。

【００６９】（実施の形態６）本発明のさらに他の実施
の形態として、特開平８−６５１６４に示されるものと
同様のＤ／Ａコンバータ回路に適用する例を説明する。

【００７０】このＤ／Ａコンバータ回路には、図９に示
すように、複数のリファレンス電位Ｖ１〜Ｖ３を発生す
るリファレンス電位発生回路８０が設けられている。こ
のリファレンス電位発生回路８０には、外部から与えら
れる電位Ｖ０、およびリファレンス電位Ｖ３が接続さ
れ、両者の間に設けられた、抵抗値の比が１：１：２の
抵抗Ｒ１〜Ｒ３によって、リファレンス電位Ｖ１（＝
（Ｖ３−Ｖ０）／４＋Ｖ０）およびリファレンス電位Ｖ
２（＝（Ｖ３−Ｖ０）／２＋Ｖ０）に分圧するようにな
っている。

【００７１】ここで、リファレンス電位Ｖ１〜Ｖ３と電
位Ｖ０との電位差をΔＶ１〜ΔＶ３とすると、 ΔＶ３＝Ｖ３−Ｖ０ ΔＶ２＝Ｖ２−Ｖ０＝（Ｖ３−Ｖ０）／２＝ΔＶ３／２ ΔＶ１＝Ｖ１−Ｖ０＝（Ｖ３−Ｖ０）／４＝ΔＶ３／４ である。

【００７２】上記電位Ｖ０は、入力されるディジタルデ
ータＤ１〜Ｄ３の状態に応じて開閉するスイッチ８１ａ
〜８３ａを介して、容量素子Ｃ１〜Ｃ３の一端に接続さ
れる一方、リファレンス電位Ｖ１〜Ｖ３は、それぞれ、
上記スイッチ８１ａ〜８３ａと相補的に動作するスイッ
チ８１ｂ〜８３ｂを介して、上記容量素子Ｃ１〜Ｃ３の
一端に接続されるようになっている。

【００７３】容量素子Ｃ１〜Ｃ３の他端は、互いに接続
されるとともに、スイッチ８４を介して、バッファアン
プ８５、容量素子Ｃ４、およびスイッチ８６に接続され
ている。容量素子Ｃ４、およびスイッチ８６は、さらに
電位Ｖ０に接続されている。また、バッファアンプ８５
は出力端子８７に接続されている。

【００７４】上記容量素子Ｃ１〜Ｃ４は、いずれも同じ
容量値Ｃのものが用いられる。すなわち、容量素子Ｃ１
〜Ｃ３には上記のように互いに異なるリファレンス電位
Ｖ１〜Ｖ３が接続されるので、従来のように１倍、２
倍、４倍の容量値に設定しなくても、データＤ１〜Ｄ３
の重み付けに応じた電圧を出力し得るようになってい
る。

【００７５】このＤ／Ａコンバータ回路では、まず、ス
イッチ８１ａ〜８３ａ、およびスイッチ８４，８６が閉
じて、各容量素子Ｃ１〜Ｃ４に蓄積されている電荷が放
電される。次に、スイッチ８６が開くとともに、データ
Ｄ１〜Ｄ３の状態に応じて、スイッチ８１ａ〜８３ｂが
開閉する。

【００７６】すなわち、各データＤ１…が“０”であれ
ば、スイッチ８１ａ…が閉じるとともに、スイッチ８１
ｂが開き、電位Ｖ０が容量素子Ｃ１…に接続される。

【００７７】一方、各データＤ１…が“１”であれば、
スイッチ８１ａ…が開くとともに、スイッチ８１ｂが閉
じ、リファレンス電位Ｖ１…が容量素子Ｃ１…に接続さ
れる。

【００７８】このとき、各容量素子Ｃ１〜Ｃ３に蓄積さ
れる電荷Ｑ１〜Ｑ４は、容量素子Ｃ１〜Ｃ３の上記他端
の電位（出力電位）と電位Ｖ０との電位差をΔＶslとす
ると、 Ｑ１＝｛ΔＶsl−（Ｄ１×ΔＶ１）｝×Ｃ Ｑ２＝｛ΔＶsl−（Ｄ２×ΔＶ２）｝×Ｃ Ｑ３＝｛ΔＶsl−（Ｄ３×ΔＶ３）｝×Ｃ Ｑ４＝ ΔＶsl×Ｃ となる。

【００７９】ここで、上記各容量素子Ｃ１〜Ｃ４に蓄積
されている電荷が放電された後、データＤ１に応じてス
イッチ８１ａ…が切り換えられる際には、容量素子Ｃ１
〜Ｃ３の他端と、外部との電荷の移動はないから、 Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４＝（４×ΔＶsl−ΔＶ１×Ｄ１
−ΔＶ２×Ｄ２−ΔＶ３×Ｄ３）×Ｃ ＝０ である。

【００８０】それゆえ、出力電位差ΔＶslは、 ΔＶsl ＝（Ｄ１×ΔＶ１ ＋Ｄ２×ΔＶ２ ＋Ｄ３×ΔＶ３）／４ ＝（Ｄ１×ΔＶ３／４＋Ｄ２×ΔＶ３／２＋Ｄ３×ΔＶ３）／４ ＝ΔＶ３×（Ｄ１＋２×Ｄ２＋４×Ｄ３）／１６ となる。

【００８１】すなわち、入力されるディジタルデータＤ
１〜Ｄ３に応じて、リニアな０〜ΔＶ３×７／１６の８
種類の電位差が得られる。

【００８２】なお、この実施の形態においても、従来の
Ｄ／Ａコンバータ回路と同様に、リファレンス電位Ｖ３
と電位Ｖ０との複数の組を選択的に切り換えるようにし
たり、電位Ｖ０を階段状に変化させて、そのうちのいず
れかを選択するなどの手法を併用して、出力される電圧
の種類を増加させることは可能である。

【００８３】また、リファレンス電位発生回路８０は、
上記のように抵抗Ｒ１…で分圧するものに限らず、定電
圧回路などによって構成してもよいし、Ｄ／Ａコンバー
タ回路に内蔵せず、前記実施の形態と同様に外部から複
数のリファレンス電位Ｖ１〜Ｖ３を与えるようにしても
よい。

【００８４】なお、上記のような容量素子を用いたＤ／
Ａコンバータ回路に限らず、例えば重み抵抗型のＤ／Ａ
コンバータ回路などにおいても、複数のリファレンス電
圧を印加することにより、種々の抵抗値の設定を行うこ
とができるようになる。

【００８５】

【発明の効果】以上のように、本発明によれば、必要な
容量素子の容量値の種類を少なく押さえることができる
とともに、最大容量値と最小容量値との差を小さくし、
または同一の容量値にすることができ、それゆえ、精度
要求を緩和することもでき、したがって、製造コストの
低減や変換精度の向上を図ることができるうえ、同一基
板上に複数の容量素子を同時に形成する場合などには、
全容量素子が占める面積を小さく抑えて装置の小型化や
外形の自由度を高めることなども容易にできるという効
果を奏する。

【図面の簡単な説明】

【図１】実施の形態１に係る液晶表示装置の駆動回路に
おけるＤ／Ａコンバータ回路の構成を示す構成図であ
る。

【図２】同、リセット信号ＲＳＴが“Ｉｎａｃｔｉｖ
ｅ”になったときの状態を示す構成図である。

【図３】実施の形態２に係る液晶表示装置の駆動回路に
おけるＤ／Ａコンバータ回路の構成を示す構成図であ
る。

【図４】同、リセット信号ＲＳＴが“Ｉｎａｃｔｉｖ
ｅ”になったときの状態を示す構成図である。

【図５】実施の形態３に係る液晶表示装置の駆動回路に
おけるＤ／Ａコンバータ回路の構成を示す構成図であ
る。

【図６】実施の形態３において、ｎ−ｃｈのトランジス
タＮ、およびｐ−ｃｈのトランジスタＰを混合して使用
する場合の例を示す構成図である。

【図７】実施の形態４に係るＤ／Ａコンバータ回路を備
えた液晶表示装置の構成を示す構成図である。

【図８】実施の形態５に係るＤ／Ａコンバータ回路を備
えた液晶表示装置の構成を示す構成図である。

【図９】実施の形態６に係るＤ／Ａコンバータ回路の構
成を示す構成図である。

【符号の説明】

Ｄ１〜Ｄ６ ディジタルデータ Ｃ１１〜Ｃ２３ 容量素子 ＤＳＷ１１〜ＤＳＷ２３ データスイッチ ＲＳＷ１１〜ＲＳＷ２３ リセットスイッチ ＲＳＷＳ リセットスイッチ ＳＬ ソースライン電極 ＧＬ 垂直走査電極 Ｖ１，Ｖ２ リファレンス電圧 Ｖｃ バイアス電圧 Ｖsl 出力電圧 ＲＳＴ リセット信号 ５２ ガラス基板 ５３ 対向透明電極 ６０ 画像表示領域 ＰＮＬ 液晶パネル Ｃ１〜Ｃ３ 容量素子 Ｒ１〜Ｒ３ 抵抗 ８０ リファレンス電位発生回路

フロントページの続き (56)参考文献 特開 昭61−256824（ＪＰ，Ａ) 特開 平７−261714（ＪＰ，Ａ) 特開 平６−202160（ＪＰ，Ａ) 特開 平６−222741（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/13 - 1/141 G09G 3/36 H03M 1/74

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】基板と、液晶と、対向基板とが順に積層さ
   れた液晶表示装置であって、 前記基板上には、水平方向の画素数に応じた互いに平行
   なソースライン電極と、垂直方向の画素数に応じた垂直
   走査電極とが形成されており、前記各ソースライン電極
   と前記垂直走査電極との交差位置ごとに画素スイッチン
   グトランジスタおよび画素電極が形成されており、 前記基板上には前記ソースライン電極に出力電圧を印加
   するディジタル／アナログ変換回路が、所定本数の前記
   ソースライン電極の組ごとまたは前記各ソースラインご
   とに形成されており、 前記ディジタル／アナログ変換回路は、 入力されるディジタル画像データの各ビットに対応した
   複数の容量素子と、 入力されたディジタル画像データに基づいて、上記容量
   素子の接続状態を切り換える複数のスイッチ手段とを備
   え、上記複数の容量素子が所定の２組に分割され、各組の容
   量素子が、それぞれ表示領域の対向する周縁部に配置さ
   れており、 所定のリファレンス電圧を印加し、そのリファレンス電
   圧と上記スイッチ手段の切り換え状態とに応じて上記容
   量素子に電荷を蓄積させることにより、入力されたディ
   ジタル画像データに応じて液晶表示部の駆動電圧を出力
   し、 上記容量素子を２組に分割した各容量素子の組に対応さ
   せて、互いに異なる２種類のリファレンス電圧を印加す
   るように構成されたことを特徴とする液晶表示装置。
2. 【請求項２】基板と、液晶と、対向基板とが順に積層さ
   れた液晶表示装置であって、 前記基板上には、水平方向の画素数に応じた互いに平行
   なソースライン電極と、垂直方向の画素数に応じた垂直
   走査電極とが形成されており、前記各ソースライン電極
   と前記垂直走査電極との交差位置ごとに画素スイッチン
   グトランジスタおよび画素電極が形成されており、 前記基板上には前記ソースライン電極に出力電圧を印加
   するディジタル／アナログ変換回路が、所定本数の前記
   ソースライン電極の組ごとまたは前記各ソースラインご
   とに形成されており、 前記ディジタル／アナログ変換回路は、 入力されるｎビット（ｎは２以上の整数）のディジタル
   画像データに基づいて、２のｎ乗種類の液晶表示部の駆
   動電圧を出力し、 入力されるディジタル画像データの各ビットに対応した
   ｎ個の容量素子を備えるとともに、 上記ｎ個の容量素子が各Ｌ個含む所定の２組（Ｌ＝ｎ／
   ２で、Ｌは１以上の整数）に分割され、各組の容量素子
   が、それぞれ表示領域の対向する周縁部に配置されてお
   り、 各２組の容量素子の組に対応させて、互いに異なる２種
   類のリファレンス電圧を印加するように構成されたこと
   を特徴とする液晶表示装置。
3. 【請求項３】請求項１または２の液晶表示装置であっ
   て、上記所定の２組は、それぞれ等しいリファレンス電
   圧を印加される容量素子を含む２組に分割されたもので
   あることを特徴とする液晶表示装置。
4. 【請求項４】請求項１または２の液晶表示装置であっ
   て、上記所定の２組は、それぞれ等しい容量値の容量素
   子を含む２組に分割されたものであることを特徴とする
   液晶表示装置。