JP3432318B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置、より具体的
にはＶＢＢ電圧を出力するＶＢＢ発生ポンピング回路を
備えた半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a VBB generating pumping circuit for outputting a VBB voltage.
【０００２】[0002]
【従来の技術】図７は、ＰＭＯＳトランジスタで構成し
た従来技術におけるＶＢＢ発生ポンピング回路と、この
回路に高周波クロックであるＯＳＣを供給する発振回路
１０を示している。ＶＢＢ発生ポンピング回路におい
て、トランジスタＭ１は、ＶＢＢ電圧を出力する端子Ｖ
ＢＢとノードＮ１に接続されており、ゲートがノードＮ
１に接続されている。トランジスタＭ２はノードＮ１と
ＶＳＳに接続されており、ゲートがＶＳＳに接続されて
いる。2. Description of the Related Art FIG. 7 shows a conventional VBB generation pumping circuit composed of PMOS transistors and an oscillator circuit 10 for supplying an OSC which is a high frequency clock to this circuit. In the VBB generation pumping circuit, the transistor M1 is a terminal V that outputs the VBB voltage.
It is connected to the BB and the node N1, and the gate is the node N.
Connected to 1. The transistor M2 is connected to the node N1 and VSS, and the gate is connected to VSS.
【０００３】トランジスタＣＧ１は、ソース、ドレイン
ともに発振回路１０のＯＳＣ出力側に接続され、ゲート
がノードＮ１に接続されている。また、バルクはすべて
ＯＳＣ出力側に接続されている。このように従来技術で
は、３つのＰＭＯＳトランジスタによりＶＢＢ発生ポン
ピング回路が構成されていた。The transistor CG1 has its source and drain both connected to the OSC output side of the oscillator circuit 10, and its gate connected to the node N1. All bulks are connected to the OSC output side. As described above, in the conventional technique, the VBB generating pumping circuit is configured by the three PMOS transistors.
【０００４】図８は、図７に示したＶＢＢ発生ポンピン
グ回路の動作を示す波形図であり、これら図を用いて従
来技術の動作を説明する。FIG. 8 is a waveform diagram showing the operation of the VBB generation pumping circuit shown in FIG. 7, and the operation of the prior art will be described with reference to these figures.
【０００５】ＯＳＣが“Ｌ”→“Ｈ”になると、ＰＭＯ
ＳトランジスタＣＧ１がコンデンサの働きをしてノード
Ｎ１の電位を上げる。そして、ノードＮ１の電位がＰＭ
ＯＳトランジスタの閾値電圧（以下ＶＴＰと称す）にな
ると、トランジスタＭ２がオンしてノードＮ１の電荷が
ＶＳＳに流れ込み、ノードＮ１の電位が最終的にＶＴＰ
になる。次に、ＯＳＣが“Ｈ”→“Ｌ”になると、ＰＭ
ＯＳトランジスタＣＧ１がコンデンサの働きをしてノー
ドＮ１の電位を下げるので、トランジスタＭ１がオンし
てＶＢＢの電荷がノードＮ１に流れ込む。そして、ノー
ドＮ１とＶＢＢの電位差がＶＴＰに等しくなると、トラ
ンジスタＭ１はオフになりＶＢＢからノードＮ１の電荷
の流れ込みは止まる。このように、ＯＳＣが“Ｌ”→
“Ｈ”、“Ｈ”→“Ｌ”になることにより行われる上記
２動作のポンピングを繰り返すことによってＶＢＢの電
位が徐々に下がっていく。When the OSC changes from "L" to "H", the PMO
The S transistor CG1 acts as a capacitor to raise the potential of the node N1. Then, the potential of the node N1 is PM
When the threshold voltage of the OS transistor (hereinafter referred to as VTP) is reached, the transistor M2 is turned on, the charge of the node N1 flows into VSS, and the potential of the node N1 finally becomes VTP.
become. Next, when the OSC changes from “H” to “L”, PM
Since the OS transistor CG1 functions as a capacitor to lower the potential of the node N1, the transistor M1 is turned on and the electric charge of VBB flows into the node N1. Then, when the potential difference between the node N1 and VBB becomes equal to VTP, the transistor M1 is turned off, and the flow of charges from VBB to the node N1 is stopped. In this way, OSC is "L" →
The potential of VBB gradually decreases by repeating the pumping of the above-described two operations performed by changing from "H", "H" to "L".
【０００６】図９はＰＭＯＳの代わりにＮＭＯＳにより
構成したＶＢＢ発生ポンピング回路の従来技術を示した
ものであり、図１０は図９に示したＶＢＢ発生ポンピン
グ回路の動作波形である。図１０において、ＶＴＮはＮ
ＭＯＳトランジスタの閾値を示している。この従来技術
でも図７および図８に示した場合と同様に、発振回路１
０より出力されるＯＳＣが“Ｈ”→“Ｌ”，“Ｌ”→
“Ｈ”になる度にノードＮ２の電位が変化し、ＶＢＢの
電位が徐々に下方に引き下げられていく。FIG. 9 shows a conventional technique of a VBB generating pumping circuit constructed by NMOS instead of PMOS, and FIG. 10 shows operation waveforms of the VBB generating pumping circuit shown in FIG. In FIG. 10, VTN is N
The threshold value of the MOS transistor is shown. Also in this conventional technique, as in the case shown in FIG. 7 and FIG.
OSC output from 0 is “H” → “L”, “L” →
The potential of the node N2 changes every time it becomes "H", and the potential of VBB is gradually lowered downward.
【０００７】[0007]
【発明が解決しようとする課題】たとえば、図７に示し
た場合を例に説明すると、ＯＳＣが“Ｈ”→“Ｌ”にな
るとトランジスタＭ１がオンしてＶＢＢの電荷がノード
Ｎ１に流れ込む。しかし、ＶＢＢとノードＮ１の電位差
がＶＴＰになるとトランジスタＭ１はオフになるのでＶ
ＢＢからノードＮ１への電荷の流れ込みは止まる。その
結果、ポンピング動作においてＶＴＰ損失が発生し、効
率よくポンピングできないという問題があった。これは
図９に示したＮＭＯＳトランジスタで構成した場合も同
様である。For example, taking the case shown in FIG. 7 as an example, when the OSC changes from "H" to "L", the transistor M1 is turned on and the electric charge of VBB flows into the node N1. However, when the potential difference between VBB and the node N1 becomes VTP, the transistor M1 is turned off.
The flow of charges from BB to the node N1 stops. As a result, there is a problem that VTP loss occurs in the pumping operation, and efficient pumping cannot be performed. This is also the case when the NMOS transistor shown in FIG. 9 is used.
【０００８】単位時間あたりのポンピング電位を大きく
する方法として、たとえば発振回路１０の周波数を高く
することが考えられるが、この場合には消費電力が増大
するという新たな問題が発生する。したがって、このよ
うな方法をたとえば低消費電力化が要求されるＤＲＡＭ
等の半導体メモリ等には適用することはできない。As a method of increasing the pumping potential per unit time, for example, it is conceivable to increase the frequency of the oscillation circuit 10, but in this case, a new problem of increased power consumption occurs. Therefore, such a method is required to reduce the power consumption of a DRAM, for example.
Cannot be applied to a semiconductor memory or the like.
【０００９】本発明はこのような従来技術の欠点を解消
し、ポンピング時における損失を無くすことによりポン
ピング効率を向上させることが可能な半導体装置を提供
することを目的とする。An object of the present invention is to solve the above-mentioned drawbacks of the prior art and to provide a semiconductor device capable of improving pumping efficiency by eliminating loss during pumping.
【００１０】[0010]
【課題を解決するための手段】本発明は上述の課題を解
決するために、発振回路からの出力によりポンピング動
作を行うことでＶＢＢ電位を出力するＶＢＢ電位発生ポ
ンピング回路を備えた半導体装置において、ＶＢＢ電位
発生ポンピング回路は、一方がＶＢＢ電位の出力側に他
方が第１の端子に接続されたトランジスタと、発振回路
に接続され、この発振回路から出力される信号のレベル
が“Ｈ”から“Ｌ”に変化したとき、この“Ｌ”レベル
よりも低い電位を第１の端子に与える低電位手段と、発
振回路に接続され、この発振回路から出力される信号の
レベルが“Ｈ”から“Ｌ”に変化すると、トランジスタ
をオン状態に制御して第１の端子の電位をＶＢＢ電位と
等しくする制御手段とを有する。In order to solve the above-mentioned problems, the present invention provides a semiconductor device having a VBB potential generating pumping circuit for outputting a VBB potential by performing a pumping operation by an output from an oscillation circuit, The VBB potential generation pumping circuit is connected to a transistor whose one side is connected to the output side of the VBB potential and the other side is connected to the first terminal, and is connected to the oscillator circuit, and the level of the signal output from this oscillator circuit is from “H” to When it changes to "L", it is connected to a low potential means for giving a potential lower than the "L" level to the first terminal and the oscillation circuit, and the level of the signal output from this oscillation circuit changes from "H" to " When it changes to L ″, it has a control means for controlling the transistor to be in the ON state and making the potential of the first terminal equal to the VBB potential.
【００１１】また、本発明は、発振回路からの出力によ
りポンピング動作を行うことでＶＢＢ電位を出力するＶ
ＢＢ電位発生ポンピング回路を備えた半導体装置は、ソ
ースがＶＢＢに、ドレインが第１の端子に、バルクが発
振回路の出力側に接続されている第１のＰＭＯＳトラン
ジスタと、ソースが第１の端子に、ドレインとゲートが
ＶＳＳに、バルクが発振回路の出力側に接続されている
第２のＰＭＯＳトランジスタと、一方が発振回路の出力
側に、他方が第１の端子に接続されている第１のキャパ
シタと、ソースが第２の端子に、ドレインとゲートがＶ
ＳＳに、バルクが発振回路の出力側に接続された第３の
ＰＭＯＳトランジスタと、ソースが第１の端子に、ドレ
インとゲートが第２の端子に、バルクが発振回路の出力
側に接続されている第４のＰＭＯＳトランジスタと、一
方が発振回路の出力側に、他方が第２の端子に接続され
ている第２のキャパシタとを有し、第１のＰＭＯＳトラ
ンジスタのゲートが第２の端子に接続される。Further, according to the present invention, a VBB potential is output by performing a pumping operation by the output from the oscillation circuit.
A semiconductor device including a BB potential generation pumping circuit has a source connected to VBB, a drain connected to a first terminal, a bulk connected to an output side of an oscillation circuit, and a source connected to a first terminal. A second PMOS transistor having a drain and a gate connected to VSS and a bulk connected to the output side of the oscillator circuit; and a first PMOS transistor having one connected to the output side of the oscillator circuit and the other connected to the first terminal. Capacitor, source is the second terminal, drain and gate are V
In SS, a third PMOS transistor whose bulk is connected to the output side of the oscillation circuit, a source is connected to the first terminal, a drain and a gate are connected to the second terminal, and a bulk is connected to the output side of the oscillation circuit. A fourth PMOS transistor and a second capacitor, one of which is connected to the output side of the oscillator circuit and the other of which is connected to the second terminal, and the gate of the first PMOS transistor is connected to the second terminal. Connected.
【００１２】さらに、発振回路からの出力によりポンピ
ング動作を行うことでＶＢＢ電位を出力するＶＢＢ電位
発生ポンピング回路を備えた半導体装置において、ＶＢ
Ｂ電位発生ポンピング回路は、一方がＶＳＳに他方が第
３の端子に接続されたトランジスタと、発振回路に接続
され、この発振回路から出力される信号のレベルが
“Ｈ”から“Ｌ”に変化したとき、第３の端子にＶＳＳ
よりも低い電位を発生させるとともにこの第３の端子と
ＶＢＢ出力端子とを接続するＶＢＢ電位発生手段と、発
振回路に接続され、この発振回路から出力される信号の
レベルが“Ｌ”から“Ｈ”に変化すると、前記トランジ
スタをオン状態に制御して前記第３の端子をＶＳＳと等
しくする制御手段とを有する。Further, in a semiconductor device having a VBB potential generation pumping circuit for outputting a VBB potential by performing a pumping operation by an output from the oscillation circuit,
The B potential generation pumping circuit is connected to an oscillation circuit and a transistor, one of which is connected to VSS and the other to a third terminal, and the level of the signal output from this oscillation circuit changes from "H" to "L". The VSS on the third terminal
VBB potential generating means for generating a lower potential and connecting the third terminal to the VBB output terminal, and the level of the signal output from the oscillation circuit connected to the oscillation circuit is from "L" to "H". Change to “”, the control means controls the transistor to be in the ON state to make the third terminal equal to VSS.
【００１３】また、本発明は、発振回路からの出力によ
りポンピング動作を行うことでＶＢＢ電位を出力するＶ
ＢＢ電位発生ポンピング回路を備えた半導体装置は、ソ
ースおよびゲートがＶＢＢに、ドレインが第３の端子に
接続されている第１のＮＭＯＳトランジスタと、ソース
が第３の端子に、ドレインがＶＳＳに接続されている第
２のＮＭＯＳトランジスタと、一方が発振回路の出力側
に、他方が第３の端子に接続されている第３のキャパシ
タと、ソースが第４の端子に、ドレインとゲートがＶＢ
Ｂに接続されている第３のＮＭＯＳトランジスタと、ソ
ースが第３の端子に、ドレインとゲートが第４の端子に
接続されている第４のＮＭＯＳトランジスタと、一方が
発振回路の出力側に、他方が第４の端子に接続されてい
る第４のキャパシタとを有し、第２のＮＭＯＳトランジ
スタのゲートは第４の端子に接続される。Further, according to the present invention, a VBB potential is output by performing a pumping operation by the output from the oscillation circuit.
A semiconductor device including a BB potential generation pumping circuit has a source and a gate connected to VBB, a drain connected to a third terminal, a first NMOS transistor, a source connected to a third terminal, and a drain connected to VSS. A second NMOS transistor, one of which is connected to the output side of the oscillator circuit and the other of which is connected to a third terminal, a source of which is connected to a fourth terminal, and a drain and a gate of which are connected to VB.
A third NMOS transistor connected to B, a source connected to the third terminal, and a fourth NMOS transistor connected to the drain and gate to the fourth terminal, one of which is on the output side of the oscillation circuit, The other has a fourth capacitor connected to the fourth terminal, and the gate of the second NMOS transistor is connected to the fourth terminal.
【００１４】[0014]
【作用】本発明によれば、制御手段は発振回路から出力
される信号のレベルが“Ｈ”から“Ｌ”に変化して第１
の端子が“Ｌ”レベルに変化すると、トランジスタをオ
ン状態に制御して第１の端子の電位をＶＢＢ電位と等し
くする。According to the present invention, the control means changes the level of the signal output from the oscillating circuit from "H" to "L".
When the terminal changes to the "L" level, the transistor is controlled to be in the ON state so that the potential of the first terminal becomes equal to the VBB potential.
【００１５】また、本発明によれば、発振回路から出力
される信号のレベルが“Ｈ”から“Ｌ”に変化すると、
第２のキャパシタの電位が下がり、この電位が第１のＰ
ＭＯＳトランジスタのゲートに印加され、この第１のＰ
ＭＯＳトランジスタをオンにする。これにより、第１の
端子の電荷がＶＢＢに流れ込み、第１の端子の電位がＶ
ＢＢに等しくなる。その後、第１の端子の電位と第２の
端子の電位との差が所定の値になると第４のＰＭＯＳト
ランジスタがオン状態になり、第１の端子の電荷が第２
の端子に流れ込む。この間、第１のＰＭＯＳトランジス
タはオン状態を維持する。Further, according to the present invention, when the level of the signal output from the oscillation circuit changes from "H" to "L",
The potential of the second capacitor drops, and this potential becomes the first P
This first P is applied to the gate of the MOS transistor.
Turn on the MOS transistor. As a result, the charge of the first terminal flows into VBB, and the potential of the first terminal is VBB.
Is equal to BB. After that, when the difference between the potential of the first terminal and the potential of the second terminal reaches a predetermined value, the fourth PMOS transistor is turned on and the charge of the first terminal is changed to the second value.
Flows into the terminal. During this period, the first PMOS transistor maintains the ON state.
【００１６】さらに、本発明によれば、制御手段は発振
回路から出力される信号のレベルが“Ｌ”から“Ｈ”に
変化して第３の端子が“Ｈ”レベルに変化すると、トラ
ンジスタをオン状態に制御して第３の端子をＶＳＳと等
しくする
また、本発明によれば、発振回路から出力される信号の
レベルが“Ｌ”から“Ｈ”に変化すると、第４のキャパ
シタの電位が上がり、この電位が第２のＮＭＯＳトラン
ジスタのゲートに印加され、第２のＭＯＳトランジスタ
をオンにする。これにより、第３の端子の電荷がＶＳＳ
に流れ込みこの端子の電位が下がる。そして、第３の端
子と第４の端子の電位差が所定の値になると、第４のＮ
ＭＯＳトランジスタがオン状態になり、第４の端子の電
荷が第３の端子に流れ込む。Further, according to the present invention, the control means turns on the transistor when the level of the signal output from the oscillation circuit changes from "L" to "H" and the third terminal changes to "H" level. According to the present invention, when the level of the signal output from the oscillation circuit changes from “L” to “H”, the potential of the fourth capacitor is controlled so that the third terminal is made equal to VSS. Rises, and this potential is applied to the gate of the second NMOS transistor, turning on the second MOS transistor. As a result, the charge of the third terminal is VSS
Flows into the IC and the potential of this terminal drops. Then, when the potential difference between the third terminal and the fourth terminal reaches a predetermined value, the fourth N
The MOS transistor is turned on, and the charge of the fourth terminal flows into the third terminal.
【００１７】[0017]
【実施例】次に添付図面を参照して本発明による半導体
装置の実施例を詳細に説明する。Embodiments of the semiconductor device according to the present invention will now be described in detail with reference to the accompanying drawings.
【００１８】図１を参照すると、本発明による半導体装
置におけるＶＢＢ発生ポンピング回路の実施例として、
ＰＭＯＳトランジスタで構成したＶＢＢ発生ポンピング
回路２０と発振回路１０が示されている。ＶＢＢ発生ポ
ンピング回路２０は、ＶＢＢを発生するＰＭＯＳトラン
ジスタＭ５，Ｍ６およびＣＧ３と、トランジスタＭ５に
よるＶＴＰ損失をなくすための制御信号を出力するＰＭ
ＯＳトランジスタＭ７，Ｍ８およびＣＧ４により構成さ
れている。Referring to FIG. 1, as an embodiment of a VBB generating pumping circuit in a semiconductor device according to the present invention,
A VBB generation pumping circuit 20 and an oscillation circuit 10 which are composed of PMOS transistors are shown. The VBB generation pumping circuit 20 outputs PMOS transistors M5, M6 and CG3 that generate VBB, and PM that outputs a control signal for eliminating VTP loss due to the transistor M5.
It is composed of OS transistors M7, M8 and CG4.
【００１９】トランジスタＭ５は、ソースがＶＢＢ出力
端子に、ドレインがノードＮ３に接続されており、ゲー
トがノードＮ４に接続されている。トランジスタＭ６
は、ソースがノードＮ３に、ドレインとゲートがＶＳＳ
に接続されている。トランジスタＣＧ３は、ソースおよ
びドレインが発振回路１０に接続されたキャパシタであ
り、これよりＯＳＣを入力する。トランジスタＣＧ３は
また、ゲートがノードＮ３に接続されている。The source of the transistor M5 is connected to the VBB output terminal, the drain is connected to the node N3, and the gate is connected to the node N4. Transistor M6
Has a source at the node N3 and a drain and a gate at VSS
It is connected to the. The transistor CG3 is a capacitor whose source and drain are connected to the oscillation circuit 10, and receives the OSC from this. The gate of the transistor CG3 is also connected to the node N3.
【００２０】トランジスタＭ７は、ソースがノードＮ４
に、ドレインとゲートがＶＳＳに接続されている。トラ
ンジスタＭ８は、ソースがノードＮ３に、ドレインとゲ
ートがノードＮ４に接続されている。トランジスタＣＧ
４は、ソース、ドレインともに発振回路１０に接続され
たキャパシタであり、これよりＯＳＣを入力する。トラ
ンジスタＣＧ４はまた、ゲートがノードＮ４に接続され
ている。また、各トランジスタのバルクはすべて発振回
路１０に接続され、これよりＯＳＣを入力する。The source of the transistor M7 is the node N4.
The drain and gate are connected to VSS. The transistor M8 has a source connected to the node N3 and a drain and a gate connected to the node N4. Transistor CG
Reference numeral 4 denotes a capacitor whose source and drain are both connected to the oscillating circuit 10, from which the OSC is input. The gate of the transistor CG4 is also connected to the node N4. Further, the bulk of each transistor is connected to the oscillation circuit 10, and OSC is input from this.
【００２１】図２は図１に示したＶＢＢ発生ポンピング
回路２０の動作を示す波形図であり、これら図を用いて
本実施例の動作を以下に説明する。FIG. 2 is a waveform diagram showing the operation of the VBB generating pumping circuit 20 shown in FIG. 1. The operation of this embodiment will be described below with reference to these figures.
【００２２】まず、ＯＳＣが“Ｌ”→“Ｈ”になると、
トランジスタＣＧ３、ＣＧ４がともにコンデンサの働き
をしてノードＮ３およびＮ４の電位をそれぞれ上げる。
そして、ノードＮ３，Ｎ４の電位がそれぞれＰＭＯＳト
ランジスタの閾値であるＶＴＰより高くなると、トラン
ジスタＭ６，Ｍ７がそれぞれオンしてノードＮ３，Ｎ４
の電荷がＶＳＳに流れ込み、最終的にノードＮ３，Ｎ４
の電位はそれぞれＶＴＰになる。First, when the OSC changes from "L" to "H",
The transistors CG3 and CG4 both act as capacitors to raise the potentials of the nodes N3 and N4, respectively.
Then, when the potentials of the nodes N3 and N4 become higher than VTP which is the threshold value of the PMOS transistors, the transistors M6 and M7 are turned on and the nodes N3 and N4 are turned on.
Electric charge flows into VSS, and finally nodes N3 and N4
Potential of VTP becomes VTP.
【００２３】次に、ＯＳＣが“Ｈ”→“Ｌ”になると、
トランジスタＣＧ３，ＣＧ４がともにコンデンサの働き
をしてノードＮ３，Ｎ４の電位を下げる。これにより、
ノードＮ４の電位がトランジスタＭ５のゲートに印加さ
れるので、トランジスタＭ５がオンする。これにより、
ＶＢＢの電荷がノードＮ３に流れ込み、ノードＮ３の電
位は上がる。Next, when the OSC changes from "H" to "L",
Both the transistors CG3 and CG4 act as capacitors to lower the potentials of the nodes N3 and N4. This allows
Since the potential of the node N4 is applied to the gate of the transistor M5, the transistor M5 is turned on. This allows
The electric charge of VBB flows into the node N3, and the potential of the node N3 rises.
【００２４】そして、ノードＮ３の電位がノードＮ４の
電位よりＶＴＰ高くなるとトランジスタＭ８はオンし
て、ノードＮ３の電荷がノードＮ４に流れ込む。その間
中ずっとトランジスタＭ５はオンしており、ＶＢＢの電
荷は十分にノードＮ３に流れ込み、ノードＮ３とＶＢＢ
は同電位になる。なお、ＯＳＣが“Ｈ”→“Ｌ”の場
合、ノードＮ３，Ｎ４が負の電位になるため、トランジ
スタＭ６およびＭ７はそれぞれオフ状態になる。When the potential of the node N3 becomes higher than the potential of the node N4 by VTP, the transistor M8 is turned on and the charge of the node N3 flows into the node N4. All the while, the transistor M5 is on, and the electric charge of VBB flows into the node N3 sufficiently, so that the node N3 and VBB are
Are at the same potential. When OSC is from "H" to "L", the nodes N3 and N4 have a negative potential, so that the transistors M6 and M7 are turned off.
【００２５】このように図１に示した実施例では、ＯＳ
Ｃが“Ｈ”→“Ｌ”のときにトランジスタＭ５のゲート
入力を別信号で制御することにより、トランジスタＭ５
によるＶＴＰ損失が無くなる。その結果、ポンピング効
率を従来技術に比べ向上させることが可能となる。As described above, in the embodiment shown in FIG.
By controlling the gate input of the transistor M5 by another signal when C is "H" → "L", the transistor M5
VTP loss due to As a result, the pumping efficiency can be improved as compared with the conventional technique.
【００２６】図３はＶＢＢポンピング発生回路をＮＭＯ
Ｓトランジスタで構成したときの実施例を示したもので
ある。ＶＢＢ発生ポンピング回路３０は、ＶＢＢを発生
するＮＭＯＳトランジスタＭ９，Ｍ１０およびＣＧ５
と、トランジスタＭ１０によるＶＴＮ損失をなくすため
の制御信号を出力するＮＭＯＳトランジスタＭ１１，Ｍ
１２およびＣＧ６により構成されている。FIG. 3 shows a VBB pumping generation circuit as an NMO.
It shows an embodiment when it is configured by an S transistor. The VBB generation pumping circuit 30 includes NMOS transistors M9, M10 and CG5 which generate VBB.
And NMOS transistors M11 and M that output a control signal for eliminating VTN loss due to the transistor M10.
12 and CG6.
【００２７】図３において、トランジスタＭ９はソース
とゲートがＶＢＢに、ドレインがノードＮ５に接続され
ている。トランジスタＭ１０は、ソースがノードＮ５
に、ドレインがＶＳＳに接続されており、ゲートがノー
ドＮ６に接続されている。トランジスタＣＧ５は、ソー
スおよびドレインがともにノードＮ５に接続されてお
り、ゲートはＯＳＣを出力する発振回路１０に接続され
ている。In FIG. 3, the transistor M9 has a source and a gate connected to VBB and a drain connected to the node N5. The source of the transistor M10 is a node N5.
, Its drain is connected to VSS, and its gate is connected to the node N6. The source and drain of the transistor CG5 are both connected to the node N5, and the gate thereof is connected to the oscillation circuit 10 that outputs OSC.
【００２８】トランジスタＭ１１はドレインとゲートが
ＶＢＢに、ソースがノードＮ６に接続されている。トラ
ンジスタＭ１２は、ドレインとゲートがノードＮ６に、
ソースがノードＮ５に接続されている。トランジスタＣ
Ｇ６は、ソースとドレインがともにノードＮ６に接続さ
れており、ゲートが発振回路１０に接続され、これより
ＯＳＣを入力する。また、バルクはすべてＶＢＢに接続
されている。The transistor M11 has its drain and gate connected to VBB and its source connected to the node N6. The drain and gate of the transistor M12 are connected to the node N6,
The source is connected to the node N5. Transistor C
The source and drain of G6 are both connected to the node N6, and the gate is connected to the oscillation circuit 10 to input the OSC. Also, all bulks are connected to VBB.
【００２９】図４には図３に示した回路の動作波形であ
り、これら図を用いて図３に示したＶＢＢ発生ポンピン
グ回路の動作を説明する。FIG. 4 shows operation waveforms of the circuit shown in FIG. 3. The operation of the VBB generation pumping circuit shown in FIG. 3 will be described with reference to these figures.
【００３０】まず、ＯＳＣが“Ｌ”→“Ｈ”になると、
トランジスタＣＧ５，ＣＧ６がともにコンデンサの働き
をしてノードＮ５，Ｎ６の電位をそれぞれ上げる。ノー
ドＮ６が“Ｈ”レベルになることにより、トランジスタ
Ｍ１０がオンしてノードＮ５の電荷がＶＳＳに流れ込
む。トランジスタＭ１０はノードＮ５の電位がノードＮ
６の電位よりもＮＭＯＳトランジスタの閾値電圧である
ＶＴＮ低くなるまでオンされ、ＶＴＮ低くなってからト
ランジスタＭ１２がオンするのでノードＮ５の電位はＶ
ＳＳに等しくなる。First, when the OSC changes from "L" to "H",
The transistors CG5 and CG6 both act as capacitors to raise the potentials of the nodes N5 and N6, respectively. When the node N6 becomes "H" level, the transistor M10 is turned on and the charge of the node N5 flows into VSS. In the transistor M10, the potential of the node N5 is the node N
It is turned on until the threshold voltage of the NMOS transistor becomes VTN lower than the potential of 6, and the transistor M12 is turned on after the threshold voltage of VTN becomes lower, so the potential of the node N5 becomes V
Is equal to SS.
【００３１】次に、ＯＳＣが“Ｈ”→“Ｌ”になると、
トランジスタＣＧ５，ＣＧ６がともにコンデンサの働き
をして、ノードＮ５，Ｎ６の電位を下げる。そのとき、
トランジスタＭ９，Ｍ１１がそれぞれオンしてＶＢＢの
電荷がノードＮ５，Ｎ６に流れ込み、ノードＮ５，Ｎ６
の電位は上がる。そして、ノードＮ５とＶＢＢの電位
差、ノードＮ６とＶＢＢの電位差がそれぞれＶＴＮにな
ると、トランジスタＭ９，Ｍ１１はオフになる。なお、
ＯＳＣが“Ｈ”→“Ｌ”の場合、ノードＮ５が負の電位
になるため、トランジスタＭ１０はオフ状態になる。Next, when the OSC changes from "H" to "L",
The transistors CG5 and CG6 both act as capacitors to lower the potentials of the nodes N5 and N6. then,
The transistors M9 and M11 are turned on, and the charge of VBB flows into the nodes N5 and N6.
Potential of rises. When the potential difference between the node N5 and VBB and the potential difference between the node N6 and VBB reach VTN, the transistors M9 and M11 are turned off. In addition,
When OSC is "H" → "L", the node N5 has a negative potential, and the transistor M10 is turned off.
【００３２】このように図３に示した実施例では、ＯＳ
Ｃが“Ｌ”→“Ｈ”のときにトランジスタＭ１０のゲー
ト入力を別信号で制御することにより、トランジスタＭ
１０によるＶＴＮ損失が無くなる。その結果、ポンピン
グ効率を従来技術に比べ向上させることが可能となる。As described above, in the embodiment shown in FIG.
By controlling the gate input of the transistor M10 by another signal when C is "L" → "H", the transistor M10
VTN loss due to 10 is eliminated. As a result, the pumping efficiency can be improved as compared with the conventional technique.
【００３３】図５は図１に示したＶＢＢ発生ポンピング
回路２０を２つ組み合わせることにより、トランジスタ
Ｍ５とトランジスタＭ６のそれぞれのＶＴＰ損失を無く
すよう、これらトランジスタＭ５，Ｍ６のゲート入力を
制御する実施例を示したものである。すなわち、図１、
図３の実施例では、図２、図４に示されているように、
一方の側のＶＴもしくはＶＴＰ、ＶＴＮ損失を無くした
ものであるが、図５の実施例では両方の側の損失を無く
すことにより、さらに効率よくポンピングが行われるよ
う制御するものである。FIG. 5 shows an embodiment in which the gate inputs of the transistors M5 and M6 are controlled so as to eliminate the VTP loss of each of the transistors M5 and M6 by combining the two VBB generation pumping circuits 20 shown in FIG. Is shown. That is, in FIG.
In the embodiment of FIG. 3, as shown in FIGS. 2 and 4,
Although the VT, VTP, and VTN loss on one side is eliminated, in the embodiment of FIG. 5, the loss is eliminated on both sides to control so that pumping is performed more efficiently.
【００３４】図５を参照すると、ＰＭＯＳトランジスタ
で構成されたＶＢＢ発生ポンピング回路２０Ｌと２０Ｒ
および発振回路１０が示されている。トランジスタＭ５
Ｌ（Ｍ５Ｒ）は、ＶＢＢの出力端子とノードＮ３Ｌ（Ｎ
３Ｒ）に接続されており、ゲートがノードＮ４Ｌ（Ｎ４
Ｒ）に接続されている。トランジスタＭ６Ｌ（Ｍ６Ｒ）
はノードＮ３Ｌ（Ｎ３Ｒ）とＶＳＳに接続されており、
ゲートがノードＮ４Ｒ（Ｎ４Ｌ）に接続されている。Referring to FIG. 5, VBB generation pumping circuits 20L and 20R formed of PMOS transistors.
And the oscillator circuit 10 is shown. Transistor M5
L (M5R) is connected to the output terminal of VBB and node N3L (N
3R) and the gate is a node N4L (N4
R). Transistor M6L (M6R)
Is connected to the node N3L (N3R) and VSS,
The gate is connected to the node N4R (N4L).
【００３５】トランジスタＣＧ３Ｌは、ソースおよびド
レインがともに発振回路１０に接続されており、これよ
り出力ＯＳＣを入力する。トランジスタＣＧ３Ｌはま
た、ゲートがノードＮ３Ｌに接続されている。一方、ト
ランジスタＣＧ３Ｒは、インバータ１２を介して発振回
路１０に接続され、ソースおよびドレインがＯＳＣの反
転出力であるＯＳＣＢを入力する。トランジスタＣＧ３
Ｒはまた、ゲートがノードＮ３Ｒに接続されている。The source and drain of the transistor CG3L are both connected to the oscillation circuit 10, and the output OSC is input from this. The gate of the transistor CG3L is also connected to the node N3L. On the other hand, the transistor CG3R is connected to the oscillation circuit 10 via the inverter 12, and the source and the drain of the transistor CG3R receive the OSCB which is the inverted output of the OSC. Transistor CG3
R also has its gate connected to node N3R.
【００３６】トランジスタＭ７Ｌ（Ｍ７Ｒ）は、ノード
Ｎ４Ｌ（Ｎ４Ｒ）とＶＳＳに接続されており，ゲートが
ノードＮ４Ｒ（Ｎ４Ｌ）に接続されている。トランジス
タＭ８Ｌ（Ｍ８Ｒ）は、ノードＮ３Ｌ（Ｎ３Ｒ）とノー
ドＮ４Ｌ（Ｎ４Ｒ）に接続されており、ゲートがノード
Ｎ４Ｌ（Ｎ４Ｒ）に接続されている。The transistor M7L (M7R) is connected to the node N4L (N4R) and VSS, and the gate is connected to the node N4R (N4L). The transistor M8L (M8R) is connected to the nodes N3L (N3R) and N4L (N4R), and the gate is connected to the node N4L (N4R).
【００３７】トランジスタＣＧ４Ｌは、ソースおよびド
レインがともに発振回路１０に接続されており、これよ
り出力ＯＳＣを入力する。トランジスタＣＧ４Ｌはま
た、ゲートがノードＮ４Ｌに接続されている。一方、ト
ランジスタＣＧ４Ｒは、インバータ１２を介して発振回
路１０に接続され、ソースおよびドレインがＯＳＣの反
転出力であるＯＳＣＢを入力する。トランジスタＣＧ３
Ｒはまた、ゲートがノードＮ４Ｒに接続されている。ま
た、バルクはすべてＯＳＣ（ＯＳＣＢ）を入力する。The source and drain of the transistor CG4L are both connected to the oscillation circuit 10, and the output OSC is input from this. The gate of the transistor CG4L is also connected to the node N4L. On the other hand, the transistor CG4R is connected to the oscillation circuit 10 via the inverter 12, and its source and drain input OSCB which is an inverted output of OSC. Transistor CG3
R also has its gate connected to node N4R. All bulk inputs OSC (OSCB).
【００３８】図６は図５に示した実施例における動作波
形であり、上側がＶＢＢ発生ポンピング回路２０Ｌの、
下側がＶＢＢ発生ポンピング回路２０Ｒの動作波形であ
る。図５および図６を参照して同実施例における動作を
説明する。FIG. 6 shows operation waveforms in the embodiment shown in FIG. 5, in which the upper side is the VBB generation pumping circuit 20L,
The lower side is the operation waveform of the VBB generation pumping circuit 20R. The operation of the embodiment will be described with reference to FIGS.
【００３９】まず、ＯＳＣまたはＯＳＣＢが“Ｌ”→
“Ｈ”になると、トランジスタＣＧ３Ｌ（ＣＧ３Ｒ），
ＣＧ４Ｌ（ＣＧ４Ｒ）がともにコンデンサの働きをして
ノードＮ３Ｌ（Ｎ３Ｒ），Ｎ４Ｌ（Ｎ４Ｒ）の電位をそ
れぞれ上げる。そのとき、ノードＮ３Ｒ（Ｎ３Ｌ）、ノ
ードＮ４Ｒ（Ｎ４Ｌ）の電位は十分低いので、トランジ
スタＭ６Ｌ（Ｍ６Ｒ），Ｍ７Ｌ（Ｍ７Ｒ）がそれぞれオ
ンしてノードＮ３Ｌ（Ｎ３Ｒ），Ｎ４Ｌ（Ｎ４Ｒ）の電
荷がＶＳＳに流れ込む。これにより、最終的にノードＮ
３Ｌ（Ｎ３Ｒ），Ｎ４Ｌ（Ｎ４Ｒ）の電位はそれぞれＶ
ＳＳになる。First, OSC or OSCB is "L" →
When it goes to "H", the transistor CG3L (CG3R),
Both CG4L (CG4R) act as capacitors to raise the potentials of the nodes N3L (N3R) and N4L (N4R), respectively. At that time, since the potentials of the node N3R (N3L) and the node N4R (N4L) are sufficiently low, the transistors M6L (M6R) and M7L (M7R) are turned on and the charges of the nodes N3L (N3R) and N4L (N4R) are VSS. Flow into. As a result, finally the node N
The potentials of 3L (N3R) and N4L (N4R) are V
Become SS.
【００４０】次に、ＯＳＣまたはＯＳＣＢが“Ｈ”→
“Ｌ”になると、トランジスタＣＧ３Ｌ（ＣＧ３Ｒ），
ＣＧ４Ｌ（ＣＧ４Ｒ）がともにコンデンサの働きをして
ノードＮ３Ｌ（Ｎ３Ｒ），Ｎ４Ｌ（Ｎ４Ｒ）の電位を下
げる。その時、トランジスタＭ５Ｌ（Ｍ５Ｒ）がオンし
てＶＢＢの電荷がノードＮ３Ｌ（Ｎ３Ｒ）に流れ込み、
ノードＮ３Ｌ（Ｎ３Ｒ）の電位は上がる。Next, OSC or OSCB is "H" →
When it goes to "L", the transistor CG3L (CG3R),
Both CG4L (CG4R) act as capacitors to lower the potentials of the nodes N3L (N3R) and N4L (N4R). At that time, the transistor M5L (M5R) is turned on, and the electric charge of VBB flows into the node N3L (N3R),
The potential of the node N3L (N3R) rises.
【００４１】そして、ノードＮ３Ｌ（Ｎ３Ｒ）の電位が
ノードＮ４Ｌ（Ｎ４Ｒ）の電位よりＶＴＰ高くなると、
トランジスタＭ８Ｌ（Ｍ８Ｒ）はオンしてノードＮ３Ｌ
（Ｎ３Ｒ）の電荷がノードＮ４Ｌ（Ｎ４Ｒ）に流れ込
む。その間中ずっとトランジスタＭ５Ｌ（Ｍ５Ｒ）はオ
ンしており、ＶＢＢの電荷が十分ノードＮ３Ｌ（Ｎ３
Ｒ）に流れ込み、ノードＮ３Ｌ（Ｎ３Ｒ）とＶＢＢは同
電位になる。When the potential of the node N3L (N3R) becomes higher than the potential of the node N4L (N4R) by VTP,
The transistor M8L (M8R) is turned on and the node N3L is turned on.
The charge of (N3R) flows into the node N4L (N4R). During that time, the transistor M5L (M5R) is on, and the electric charge of VBB is sufficient for the node N3L (N3
R) and the nodes N3L (N3R) and VBB have the same potential.
【００４２】このように、図５に示した実施例によれ
ば、右側の回路動作と左側の回路動作が正反対になるの
で交互にＶＢＢの電位を下げることができ、図１や図３
に示した実施例の２倍以上の効果を得ることができる。
すなわち、同実施例では図１に示した回路にもう１つ同
じ回路を付加することで、トランジスタＭ５Ｌ，Ｍ６
Ｌ，Ｍ５Ｒ，Ｍ６Ｒを別信号で制御することにより、図
１と図３の効果を兼ね備えたＶＢＢ発生ポンピング回路
を得ることが可能となる。As described above, according to the embodiment shown in FIG. 5, the circuit operation on the right side and the circuit operation on the left side are opposite to each other, so that the potential of VBB can be lowered alternately.
It is possible to obtain an effect more than double that of the embodiment shown in FIG.
That is, in the present embodiment, by adding another same circuit to the circuit shown in FIG. 1, the transistors M5L and M6 are added.
By controlling L, M5R, and M6R by different signals, it becomes possible to obtain a VBB generation pumping circuit having the effects of FIG. 1 and FIG.
【００４３】なお、図５ではＶＢＢ発生ポンピング回路
２０Ｌ，２０ＲはそれぞれＰＭＯＳトランジスタにより
構成されているが、勿論、ＶＢＢ発生ポンピング回路３
０を同様に組み合わせることも可能である。また、ＶＢ
Ｂ発生ポンピング回路２０とＶＢＢ発生ポンピング回路
３０を組み合わせても同様の効果を得ることができる。In FIG. 5, the VBB generation pumping circuits 20L and 20R are composed of PMOS transistors, but of course, the VBB generation pumping circuit 3 is used.
It is also possible to combine 0 in the same manner. Also, VB
The same effect can be obtained by combining the B generation pumping circuit 20 and the VBB generation pumping circuit 30.
【００４４】[0044]
【発明の効果】このように本発明の半導体装置によれ
ば、ＶＢＢ発生ポンピング回路におけるＶＴＰまたはＶ
ＴＮ損失を無くすことができるため、効率の良いポンピ
ングが可能となる。したがって、従来と同じ発振回路を
用いても、消費電力を余り増やすこと無く所望のＶＢＢ
電位を短時間で得ることが可能となり、半導体装置の高
速化を期待できる。As described above, according to the semiconductor device of the present invention, VTP or V in the VBB generation pumping circuit is obtained.
Since TN loss can be eliminated, efficient pumping is possible. Therefore, even if the same oscillator circuit as the conventional one is used, the desired VBB can be obtained without increasing the power consumption.
The potential can be obtained in a short time, and the speedup of the semiconductor device can be expected.
【図１】本発明による半導体装置におけるＶＢＢ発生ポ
ンピング回路の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a VBB generating pumping circuit in a semiconductor device according to the present invention.
【図２】図１に示した実施例の動作波形図である。2 is an operation waveform diagram of the embodiment shown in FIG.
【図３】本発明による半導体装置におけるＶＢＢ発生ポ
ンピング回路の他の実施例を示す回路図である。FIG. 3 is a circuit diagram showing another embodiment of a VBB generating pumping circuit in a semiconductor device according to the present invention.
【図４】図３に示した実施例の動作波形図である。4 is an operation waveform diagram of the embodiment shown in FIG.
【図５】図１に示したＶＢＢ発生ポンピング回路を２つ
組み合わせた場合の実施例を示す回路図である。5 is a circuit diagram showing an embodiment in which two VBB generation pumping circuits shown in FIG. 1 are combined.
【図６】図５に示した実施例の動作波形図である。6 is an operation waveform diagram of the embodiment shown in FIG.
【図７】従来技術におけるＶＢＢ発生ポンピング回路で
ある。FIG. 7 is a VBB generation pumping circuit in the prior art.
【図８】図７に示した従来技術の動作波形図である。8 is an operation waveform diagram of the conventional technique shown in FIG.
【図９】従来技術におけるＶＢＢ発生ポンピング回路で
ある。FIG. 9 is a VBB generation pumping circuit in the prior art.
【図１０】図９に示した従来技術の動作波形図である。10 is an operation waveform diagram of the conventional technique shown in FIG.
１０ 発振回路 ２０，３０ ＶＢＢ発生ポンピング回路 ＣＧ３〜ＣＧ６ キャパシタ Ｍ５〜Ｍ８ ＰＭＯＳトランジスタ Ｍ９〜Ｍ１２ ＮＭＯＳトランジスタ 10 oscillator circuit 20,30 VBB generation pumping circuit CG3 to CG6 capacitors M5-M8 PMOS transistor M9-M12 NMOS transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０２Ｍ 3/07 (56)参考文献 特開 平６−195971（ＪＰ，Ａ) 特開 平４−251494（ＪＰ，Ａ) 特開 昭62−120122（ＪＰ，Ａ) 特開 平６−36561（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/094 G11C 11/407 - 11/413 H01L 21/822 H01L 27/04 H02M 3/07 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI H02M 3/07 (56) References JP-A-6-195971 (JP, A) JP-A-4-251494 (JP, A) Kai 621-220122 (JP, A) JP-A-6-36561 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H03K 19/094 G11C 11 / 407-11 / 413 H01L 21/822 H01L 27/04 H02M 3/07
Claims (7)
作を行うことでＶＢＢ電位を出力するＶＢＢ電位発生ポ
ンピング回路を備えた半導体装置において、 前記ＶＢＢ電位発生ポンピング回路は、 一方がＶＢＢ電位の出力側に他方が第１の端子に接続さ
れたトランジスタと、 前記発振回路に接続され、この発振回路から出力される
信号のレベルが“Ｈ”から“Ｌ”に変化したとき、この
“Ｌ”レベルよりも低い電位を前記第１の端子に与える
低電位手段と、 前記発振回路に接続され、この発振回路から出力される
信号のレベルが“Ｈ”から“Ｌ”に変化すると、前記ト
ランジスタをオン状態に制御して第１の端子の電位をＶ
ＢＢ電位と等しくする制御手段とを有することを特徴と
する半導体装置。1. A semiconductor device comprising a VBB potential generation pumping circuit for outputting a VBB potential by performing a pumping operation by an output from an oscillation circuit, wherein one of the VBB potential generation pumping circuits is on the output side of the VBB potential. The other is connected to the first terminal and the transistor connected to the oscillation circuit. When the level of the signal output from the oscillation circuit changes from "H" to "L", the level is higher than the "L" level. A low potential means for applying a low potential to the first terminal, and a transistor connected to the oscillation circuit and turning on the transistor when the level of the signal output from the oscillation circuit changes from "H" to "L". Control the potential of the first terminal to V
A semiconductor device comprising: a control unit that makes the BB potential equal.
前記制御手段は前記トランジスタの閾値よりも低い電位
を前記トランジスタに与えることにより前記トランジス
タをオン状態に制御することを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein
The semiconductor device, wherein the control unit controls the transistor to be in an ON state by applying a potential lower than a threshold value of the transistor to the transistor.
作を行うことでＶＢＢ電位を出力するＶＢＢ電位発生ポ
ンピング回路を備えた半導体装置において、 ソースがＶＢＢに、ドレインが第１の端子に、バルクが
前記発振回路の出力側に接続されている第１のＰＭＯＳ
トランジスタと、 ソースが前記第１の端子に、ドレインとゲートがＶＳＳ
に、バルクが前記発振回路の出力側に接続されている第
２のＰＭＯＳトランジスタと、 一方が前記発振回路の出力側に、他方が前記第１の端子
に接続されている第１のキャパシタと、 ソースが第２の端子に、ドレインとゲートがＶＳＳに、
バルクが前記発振回路の出力側に接続された第３のＰＭ
ＯＳトランジスタと、 ソースが前記第１の端子に、ドレインとゲートが前記第
２の端子に、バルクが前記発振回路の出力側に接続され
ている第４のＰＭＯＳトランジスタと、 一方が前記発振回路の出力側に、他方が前記第２の端子
に接続されている第２のキャパシタとを有し、 前記第１のＰＭＯＳトランジスタのゲートは前記第２の
端子に接続され、前記第３のＰＭＯＳトランジスタ、第
４のＰＭＯＳトランジスタ、第２のキャパシタにより、
前記第２の端子を介して前記第１のＰＭＯＳトランジス
タのゲート入力を制御することを特徴とする半導体装
置。3. A semiconductor device comprising a VBB potential generation pumping circuit which outputs a VBB potential by performing a pumping operation by an output from an oscillation circuit, wherein a source is VBB, a drain is a first terminal, and a bulk is said A first PMOS connected to the output side of the oscillator circuit
The transistor, the source is the first terminal, the drain and gate are VSS
A second PMOS transistor having a bulk connected to the output side of the oscillation circuit, and a first capacitor having one connected to the output side of the oscillation circuit and the other connected to the first terminal, Source to the second terminal, drain and gate to VSS,
A third PM whose bulk is connected to the output side of the oscillation circuit
An OS transistor, a fourth PMOS transistor having a source connected to the first terminal, a drain and a gate connected to the second terminal, and a bulk connected to the output side of the oscillator circuit, one of which is the oscillator circuit. A second capacitor having the other connected to the second terminal on the output side, the gate of the first PMOS transistor connected to the second terminal, the third PMOS transistor, With the fourth PMOS transistor and the second capacitor,
A semiconductor device characterized in that the gate input of the first PMOS transistor is controlled via the second terminal.
記ＶＢＢ発生ポンピング回路を２つ対に配設し、第１の
ＶＢＢ発生ポンピング回路は前記発振回路からの出力
を、第２のＶＢＢ発生ポンピング回路はインバータを介
して前記発振回路からの出力をそれぞれ入力し、 第１のＶＢＢ発生ポンピング回路と第２のＶＢＢ発生ポ
ンピング回路が、前記第１のＰＭＯＳトランジスタと第
２のＰＭＯＳトランジスタとのゲート入力をそれぞれ制
御することを特徴とする半導体装置。4. The semiconductor device according to claim 2, wherein the two VBB generation pumping circuits are arranged in pairs, and the first VBB generation pumping circuit outputs the output from the oscillation circuit to the second VBB generation pumping. The circuit inputs the output from the oscillation circuit via an inverter, respectively, and the first VBB generation pumping circuit and the second VBB generation pumping circuit input the gates of the first PMOS transistor and the second PMOS transistor. A semiconductor device characterized in that each of them is controlled.
作を行うことでＶＢＢ電位を出力するＶＢＢ電位発生ポ
ンピング回路を備えた半導体装置において、 前記ＶＢＢ電位発生ポンピング回路は、 一方がＶＳＳに他方が第３の端子に接続されたトランジ
スタと、 前記発振回路に接続され、この発振回路から出力される
信号のレベルが“Ｈ”から“Ｌ”に変化したとき、前記
第３の端子にＶＳＳよりも低い電位を発生させるととも
にこの第３の端子とＶＢＢ出力端子とを接続するＶＢＢ
電位発生手段と、 前記発振回路に接続され、この発振回路から出力される
信号のレベルが“Ｌ”から“Ｈ”に変化すると、前記ト
ランジスタをオン状態に制御して前記第３の端子をＶＳ
Ｓと等しくする制御手段とを有することを特徴とする半
導体装置。5. A semiconductor device comprising a VBB potential generation pumping circuit for outputting a VBB potential by performing a pumping operation by an output from an oscillation circuit, wherein one of the VBB potential generation pumping circuits is VSS and the other is third. And a transistor connected to the terminal of the oscillator and the level of the signal output from the oscillator changes from “H” to “L”, the third terminal has a potential lower than VSS. VBB for connecting the third terminal and the VBB output terminal
When the level of a signal output from the oscillation circuit connected to the potential generating means and the oscillation circuit changes from "L" to "H", the transistor is controlled to be in the ON state and the third terminal is set to VS.
A semiconductor device comprising: a control unit that makes S equal to S.
作を行うことでＶＢＢ電位を出力するＶＢＢ電位発生ポ
ンピング回路を備えた半導体装置において、 ソースおよびゲートがＶＢＢに、ドレインが第３の端子
に接続されている第１のＮＭＯＳトランジスタと、 ソースが前記第３の端子に、ドレインがＶＳＳに接続さ
れている第２のＮＭＯＳトランジスタと、 一方が前記発振回路の出力側に、他方が前記第３の端子
に接続されている第３のキャパシタと、 ソースが第４の端子に、ドレインとゲートがＶＢＢに接
続されている第３のＮＭＯＳトランジスタと、 ソースが前記第３の端子に、ドレインとゲートが前記第
４の端子に接続されている第４のＮＭＯＳトランジスタ
と、 一方が前記発振回路の出力側に、他方が前記第４の端子
に接続されている第４のキャパシタとを有し、 前記第２のＮＭＯＳトランジスタのゲートは前記第４の
端子に接続され、前記第３のＮＭＯＳトランジスタ、第
４のＮＭＯＳトランジスタ、第４のキャパシタにより、
前記第４の端子を介して前記第２のＮＭＯＳトランジス
タのゲート入力を制御することを特徴とする半導体装
置。6. A semiconductor device comprising a VBB potential generation pumping circuit which outputs a VBB potential by performing a pumping operation by an output from an oscillation circuit, wherein a source and a gate are connected to VBB and a drain is connected to a third terminal. A first NMOS transistor, a second NMOS transistor having a source connected to the third terminal and a drain connected to VSS, one on the output side of the oscillator circuit, and the other on the third terminal A third capacitor connected to the third terminal, a source connected to the fourth terminal, a drain and a gate connected to VBB, a third NMOS transistor, a source connected to the third terminal, and a drain connected to the gate. A fourth NMOS transistor connected to the fourth terminal, one connected to the output side of the oscillator circuit and the other connected to the fourth terminal. A fourth capacitor is provided, the gate of the second NMOS transistor is connected to the fourth terminal, and the third NMOS transistor, the fourth NMOS transistor, and the fourth capacitor,
A semiconductor device, wherein a gate input of the second NMOS transistor is controlled via the fourth terminal.
記ＶＢＢ発生ポンピング回路を２つ対に配設し、第３の
ＶＢＢ発生ポンピング回路は前記発振回路からの出力
を、第４のＶＢＢ発生ポンピング回路はインバータを介
して前記発振回路からの出力をそれぞれ入力し、 第３のＶＢＢ発生ポンピング回路と第４のＶＢＢ発生ポ
ンピング回路が、前記第２のＮＭＯＳトランジスタと第
１のＮＭＯＳトランジスタとのゲート入力をそれぞれ制
御することを特徴とする半導体装置。7. The semiconductor device according to claim 5, wherein the two VBB generation pumping circuits are arranged in pairs, and the third VBB generation pumping circuit outputs the output from the oscillation circuit to the fourth VBB generation pumping. The circuit inputs the output from the oscillation circuit via an inverter, and the third VBB generation pumping circuit and the fourth VBB generation pumping circuit input the gates of the second NMOS transistor and the first NMOS transistor. A semiconductor device characterized in that each of them is controlled.
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| JP01158595A Expired - Lifetime JP3432318B2 (en) | 1995-01-27 | 1995-01-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3432318B2 (en) |
-
1995
- 1995-01-27 JP JP01158595A patent/JP3432318B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204540A (en) | 1996-08-09 |
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