JP3426420B2 - Semiconductor storage device and method of manufacturing the same - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと記す。）のキャパシタ容量（以下、容量
と記す。）を改善し得る構造及びその製造方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a structure capable of improving a capacitor capacity (hereinafter referred to as "capacitance") of a dynamic random access memory (hereinafter referred to as DRAM) and a manufacturing method thereof. Is.
【０００２】[0002]
【従来の技術】ＤＲＡＭに代表される半導体記憶装置に
おいては、誘電体膜にペロブスカイト誘電体膜薄膜から
なる高誘電率膜を用いて、キャパシタの厚みを薄くする
とともに低いリーク電流を持つメモリセル構造を採用し
て高集積化を図っている。2. Description of the Related Art In a semiconductor memory device represented by a DRAM, a high dielectric constant film made of a perovskite dielectric thin film is used as a dielectric film to reduce a thickness of a capacitor and a memory cell structure having a low leakage current. Has been adopted to achieve high integration.
【０００３】図１２は、誘電体膜にペロブスカイト誘電
体膜薄膜を用いたキャパシタを備えた従来の半導体記憶
装置の断面構造図である。図において、１は半導体基
板、２はシリコン酸化膜（以下、酸化膜と記す。）から
なる素子分離絶縁膜（以下、分離絶縁膜と記す。）、３
は導電層、４は絶縁膜、５は導電層３とその周囲を覆っ
ている絶縁膜４とで形成されるゲート電極、６は絶縁層
であるＣＶＤ法により形成された層間絶縁膜、７は層間
絶縁膜６に形成され半導体基板１に達するコンタクトホ
ール、８は導電膜であるドープドポリシリコン膜（以
下、プラグと記す。）、９はバリア層である窒化チタン
膜、１０は電極層である白金膜（以下、Ｐｔ膜と記
す。）、１１はパターニングされたバリア層９と電極層
１０とで形成される電極パターン、１２はＣＶＤ法によ
り形成された酸化膜からなる絶縁膜のサイドウォール、
１３は誘電体膜であるペロブスカイト誘電体膜薄膜、１
４は上部電極であるＰｔ膜、Ｓ１は電極層１０と誘電体
膜１３との接触面積を示す。なお、不純物拡散領域は図
示が省略されている。FIG. 12 is a sectional structural view of a conventional semiconductor memory device provided with a capacitor using a perovskite dielectric thin film as a dielectric film. In the figure, 1 is a semiconductor substrate, 2 is an element isolation insulating film (hereinafter referred to as an isolation insulating film) made of a silicon oxide film (hereinafter referred to as an oxide film), 3
Is a conductive layer, 4 is an insulating film, 5 is a gate electrode formed of the conductive layer 3 and the insulating film 4 covering the periphery thereof, 6 is an insulating film which is an interlayer insulating film formed by the CVD method, and 7 is Contact holes formed in the interlayer insulating film 6 and reaching the semiconductor substrate 1, 8 are doped polysilicon films (hereinafter referred to as plugs) that are conductive films, 9 is a titanium nitride film that is a barrier layer, and 10 is an electrode layer. A platinum film (hereinafter referred to as a Pt film), 11 is an electrode pattern formed by the patterned barrier layer 9 and the electrode layer 10, and 12 is a sidewall of an insulating film made of an oxide film formed by a CVD method. ,
13 is a perovskite dielectric film thin film which is a dielectric film, 1
4 is a Pt film which is an upper electrode, and S1 is a contact area between the electrode layer 10 and the dielectric film 13. The illustration of the impurity diffusion region is omitted.
【０００４】図１０，１１，１２は、ベロブスカイト誘
電体膜薄膜を用いたキャパシタを備えた従来の半導体記
憶装置の製造方法を、工程を追って順次示した断面図で
ある。図を参照して説明する。10, 11, and 12 are cross-sectional views sequentially showing a method of manufacturing a conventional semiconductor memory device provided with a capacitor using a perovskite dielectric film thin film. It will be described with reference to the drawings.
【０００５】図１０に示すように、半導体基板１上に分
離絶縁膜２と、導電層３とその周囲を覆っている絶縁膜
４とからなるゲート電極５とを形成した後、全面にＣＶ
Ｄ法により層間絶縁膜６を積層する。次に公知の方法に
よりコンタクトホール７を開口した後ドープドポリシリ
コン膜を埋め込み、プラグ８を形成する。プラグ８は後
工程で層間絶縁膜６上に形成されるバリア層９と半導体
基板１とを接続する。次に、全面にスパッタ法によりバ
リア層９である窒化チタン膜（膜厚５０〜１００ｎｍ）
と電極層１０であるＰｔ膜（膜厚５０〜１００ｎｍ）と
を形成した後、写真製版処理（露光→現像）により形成
したフォトレジストパターン（図示せず）をマスクとし
て異方性エッチングを行い下部電極となる電極パターン
１１を形成する。なお、バリア層９である窒化チタン膜
は、電極層１０であるＰｔ膜がドープドポリシリコン膜
からなるプラグ８と反応してシリサイド化し、その結果
キャパシタ特性が低下するのを防止するために形成す
る。なお酸化チタン膜または窒化タンタル膜または酸化
タンタル膜でも同様の効果を得る。As shown in FIG. 10, after an isolation insulating film 2 and a gate electrode 5 consisting of a conductive layer 3 and an insulating film 4 covering the periphery thereof are formed on a semiconductor substrate 1, a CV is formed on the entire surface.
The interlayer insulating film 6 is laminated by the D method. Next, after forming the contact hole 7 by a known method, a doped polysilicon film is buried and a plug 8 is formed. The plug 8 connects the barrier layer 9 formed on the interlayer insulating film 6 to the semiconductor substrate 1 in a later step. Next, a titanium nitride film (film thickness 50 to 100 nm) which is the barrier layer 9 is formed on the entire surface by the sputtering method.
And a Pt film (film thickness 50 to 100 nm) which is the electrode layer 10 are formed, and anisotropic etching is performed using a photoresist pattern (not shown) formed by photoengraving (exposure → development) as a mask. An electrode pattern 11 to be an electrode is formed. The titanium nitride film as the barrier layer 9 is formed in order to prevent the Pt film as the electrode layer 10 from reacting with the plug 8 made of the doped polysilicon film to be silicidized, resulting in deterioration of the capacitor characteristics. To do. Similar effects can be obtained with a titanium oxide film, a tantalum nitride film, or a tantalum oxide film.
【０００６】次に図１１に示すように、、全面にＣＶＤ
法によりシリコン酸化膜（図示せず）を形成後エッチバ
ックを行い、電極パターン１１の側壁に酸化膜のサイド
ウォール１２を形成する。このため、容量に比例する誘
電体膜１３との接触面積は、電極層１０の上面のＳ１の
みになる。なお、酸化膜のサイドウォール１２は、誘電
体膜１３の段差被膜性が十分でないために、電極パター
ン１１への被覆性の向上特にパターンエッジ部での誘電
体膜１３の信頼性確保のために形成する。Next, as shown in FIG. 11, CVD is performed on the entire surface.
After forming a silicon oxide film (not shown) by the method, etch back is performed to form a sidewall 12 of an oxide film on the side wall of the electrode pattern 11. Therefore, the contact area with the dielectric film 13 proportional to the capacitance is only S1 on the upper surface of the electrode layer 10. Since the side wall 12 of the oxide film does not have sufficient step coverage of the dielectric film 13, in order to improve the coverage of the electrode pattern 11 and in particular to ensure the reliability of the dielectric film 13 at the pattern edge portion. Form.
【０００７】次に図１２に示すように、電極層１０と酸
化膜のサイドウォール１２との表面にスパッタ法あるい
はＣＶＤ法により誘電体膜１３であるペロブスカイト誘
電体膜薄膜（膜厚３０〜６０ｎｍ）と、スパッタ法によ
り上部電極１４であるＰｔ膜（膜厚５０〜１００ｎｍ）
とを形成してキャパシタを形成する。なお、ペロブスカ
イト誘電体膜薄膜としては、チタン酸バリウムストロン
チウム（（ＢａxＳｒ1ーx）ＴｉＯ3膜）（ＢＳＴ膜）や
チタン酸ジルコン酸鉛（Ｐｂ（ＺｒxＴｉ1ーx）Ｏ3膜）
（ＰＺＴ膜）等が用いられている。Next, as shown in FIG. 12, a perovskite dielectric film thin film (thickness 30 to 60 nm), which is a dielectric film 13, is formed on the surface of the electrode layer 10 and the side wall 12 of the oxide film by the sputtering method or the CVD method. And a Pt film which is the upper electrode 14 (film thickness 50 to 100 nm) by the sputtering method.
And are formed to form a capacitor. As the perovskite dielectric film thin film, barium strontium titanate ((Ba x Sr 1-x ) TiO 3 film) (BST film) or lead zirconate titanate (Pb (Zr x Ti 1-x ) O 3 film is used. )
(PZT film) or the like is used.
【０００８】また、ペロブスカイト誘電体膜薄膜（以
下、ＢＳＴ膜と記す。）は比較的不安定な酸化物である
ので、従来電極材料として使用してきたポリシリコン膜
を用いることができない。すなわち、還元性が非常に強
いポリシリコン膜とペロブスカイト誘電体膜薄膜との接
触系では、成膜中あるいは後工程中に界面で酸化還元反
応が生じやすく、ポリシリコン膜によるペロブスカイト
誘電体膜薄膜の還元の結果形成される界面近傍の酸素欠
損層（あるいはそれによって発生する界面トラップ順
位）はリーク電流激増を引き起こし、また相補的に形成
される界面のシリコン酸化膜はキャパシタ特性の著しい
低下をもたらすからである。そのため電極層１０と上部
電極１４との電極材料として、酸化されにくくまた酸化
しても導電性を示し、かつペロブスカイト誘電体膜薄膜
との界面において誘電率の低い絶縁物を形成しない金属
材料を用いている。たとえば高融点金属（白金，ルテニ
ウム，イリジウム，パラジウム）もしくはその酸化物も
しくはその窒化物である。Further, since the perovskite dielectric film thin film (hereinafter referred to as BST film) is a relatively unstable oxide, it is not possible to use the polysilicon film which has been conventionally used as an electrode material. That is, in a contact system of a polysilicon film having a very strong reducing property and a perovskite dielectric film thin film, a redox reaction is likely to occur at the interface during film formation or a post-process, and the perovskite dielectric film thin film formed by the polysilicon film is The oxygen-deficient layer near the interface formed as a result of the reduction (or the interface trap order generated thereby) causes a drastic increase in the leakage current, and the complementary silicon oxide film at the interface causes a significant deterioration in the capacitor characteristics. Is. Therefore, as the electrode material of the electrode layer 10 and the upper electrode 14, a metal material that is hard to be oxidized and shows conductivity even if oxidized and does not form an insulator having a low dielectric constant at the interface with the thin film of the perovskite dielectric film is used. ing. For example, a refractory metal (platinum, ruthenium, iridium, palladium) or its oxide or its nitride.
【０００９】[0009]
【発明が解決しようとする課題】ところが、さらにＤＲ
ＡＭの大容量化が押し進められると、より小さな専有面
積においてより大きな容量を有するキャパシタが求めら
れてきた。上述した構造のキャパシタでは、容量は下部
電極と誘電体膜との接触面積に比例し、誘電体膜の厚み
に反比例する。誘電体膜の薄膜化には物理的な限界があ
るため、容量を大きくするためには下部電極と誘電体膜
との接触面積を大きくすることが望ましい。[Problems to be Solved by the Invention] However, further DR
As the capacity of AM has been promoted, a capacitor having a larger capacity in a smaller occupied area has been demanded. In the capacitor having the above structure, the capacitance is proportional to the contact area between the lower electrode and the dielectric film and inversely proportional to the thickness of the dielectric film. Since there is a physical limit to thinning the dielectric film, it is desirable to increase the contact area between the lower electrode and the dielectric film in order to increase the capacitance.
【００１０】しかしながら上記した従来例のキャパシタ
では、誘電体膜１３の被覆性の向上のために電極パター
ン１１の側壁に酸化膜のサイドウォール１２を形成して
いるので、容量に比例する下部電極と誘電体膜との接触
面積が、電極層１０の上部のみに限定され小さくなって
いた。However, in the above-mentioned conventional capacitor, since the side wall 12 of the oxide film is formed on the side wall of the electrode pattern 11 in order to improve the covering property of the dielectric film 13, the lower electrode proportional to the capacitance is formed. The contact area with the dielectric film was limited to the upper part of the electrode layer 10 and was small.
【００１１】この発明は上記のような問題点を解決する
ためになされたもので、従来と同じ占有面積でありなが
ら、より大きな容量を有するキャパシタを備えた半導体
記憶装置の構造及びその製造方法を提供する事を目的と
する。The present invention has been made in order to solve the above problems, and provides a structure of a semiconductor memory device having a capacitor having a larger capacitance while having the same occupied area as a conventional one, and a method of manufacturing the same. The purpose is to provide.
【００１２】[0012]
【００１３】[0013]
【００１４】[0014]
【００１５】[0015]
【００１６】[0016]
【課題を解決するための手段】
この発明の請求項１に係
わる半導体記憶装置は、半導体基板の主表面上を覆い一
部に突出した凸状部を形成した絶縁層と、前記絶縁層に
形成され前記凸状部の表面から前記半導体基板の主表面
に達するコンタクトホール内に埋め込まれた導電膜と、
前記凸状部の上部に形成され前記導電膜と接続されたバ
リア層と、前記バリア層の上部に形成された電極層と、
前記凸状部と前記バリア層と前記電極層との側壁に形成
された第１のサイドウォールと、前記電極層と前記第１
のサイドウォールとの表面上を覆うペロブスカイト誘電
体膜薄膜からなる誘電体膜と、前記誘電体膜の表面上を
覆う上部電極とを備えた半導体記憶装置であって、前記
第１のサイドウォールが金属材料から構成されており、
かつ前記電極層と前記第１のサイドウォールとで下部電
極が構成されている。 According to a first aspect of the present invention, there is provided a semiconductor memory device comprising: an insulating layer which covers the main surface of a semiconductor substrate and which has a protruding convex portion; And a conductive film embedded in the contact hole reaching the main surface of the semiconductor substrate from the surface of the convex portion,
A barrier layer formed on the convex portion and connected to the conductive film; and an electrode layer formed on the barrier layer,
First sidewalls formed on sidewalls of the convex portion, the barrier layer, and the electrode layer, the electrode layer, and the first sidewall
A semiconductor film having a dielectric film made of a perovskite dielectric film thin film covering the surface of the dielectric film and an upper electrode covering the surface of the dielectric film, wherein the first sidewall is It is made of metal material,
Further, the electrode layer and the first sidewall form a lower electrode.
【００１７】この発明の請求項２に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを所定の形状にパターニングする
と同時に前記絶縁層を所定深さオーバーエッチングして
凸状部を形成する工程と、前記絶縁層の凸状部と前記バ
リア層と前記電極層との表面を含む全面に金属材料の膜
を形成する工程と、エッチバックを行い前記絶縁層の凸
状部と前記バリア層と前記電極層との側壁に前記金属材
料からなる第１のサイドウォールを形成する工程と、前
記電極層と前記第１のサイドウォールとで構成した下部
電極の表面上にペロブスカイト誘電体膜薄膜からなる誘
電体膜を形成する工程と、前記誘電体膜の表面上に上部
電極を形成する工程とを備えている。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, including a step of forming an insulating layer on a main surface of a semiconductor substrate, and forming a contact hole in the insulating layer to reach the main surface of the semiconductor substrate. A step of filling a conductive film in the contact hole, a step of sequentially forming a barrier layer and an electrode layer on the surface of the insulating layer, and a step of patterning the barrier layer and the electrode layer into a predetermined shape. At the same time, a step of over-etching the insulating layer to a predetermined depth to form a convex portion, and forming a film of a metal material on the entire surface including the surface of the convex portion of the insulating layer, the barrier layer and the electrode layer. And a step of performing etch back to form a first sidewall made of the metal material on sidewalls of the convex portion of the insulating layer, the barrier layer, and the electrode layer, and the electrode layer and the first sidewall. Comprises of forming a dielectric film containing the perovskite dielectric thin membranes on the surface of the lower electrode composed of a sidewall, and forming an upper electrode on the surface of the dielectric film.
【００１８】この発明の請求項３に係わる半導体記憶装
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁層の上部
で前記半導体基板の主面に対し鉛直方向に延在した前記
導電膜の延在部分と、前記導電膜の延在部分の上部に形
成されたバリア層と、前記バリア層の上部に形成された
電極層と、前記導電膜の延在部分と前記バリア層と前記
電極層との側壁に形成された第３のサイドウォールと、
前記電極層と前記第３のサイドウォールとの表面上を覆
うペロブスカイト誘電体膜薄膜からなる誘電体膜と、前
記誘電体膜の表面上を覆う上部電極とを備えた半導体記
憶装置であって、第３のサイドウォールが前記導電膜の
延在部分の側壁に形成された絶縁膜からなる第２のサイ
ドウォールと前記第２のサイドウォールの表面を覆う金
属材料の膜とで構成されており、かつ前記電極層と前記
金属材料の膜とで下部電極が構成されている。According to a third aspect of the present invention, in a semiconductor memory device, an insulating layer covering a main surface of a semiconductor substrate and a conductive layer embedded in a contact hole formed in the insulating layer and reaching the main surface of the semiconductor substrate. A film, an extended portion of the conductive film extending in the direction perpendicular to the main surface of the semiconductor substrate above the insulating layer, a barrier layer formed on the extended portion of the conductive film, An electrode layer formed on the barrier layer, a third sidewall formed on a side wall of the barrier layer and the electrode layer, and an extended portion of the conductive film,
A semiconductor memory device comprising: a dielectric film made of a perovskite dielectric film thin film covering the surfaces of the electrode layer and the third sidewall; and an upper electrode covering the surface of the dielectric film. The third sidewall is composed of a second sidewall made of an insulating film formed on the sidewall of the extending portion of the conductive film and a film of a metal material covering the surface of the second sidewall, In addition, the electrode layer and the film of the metal material form a lower electrode.
【００１９】この発明の請求項４に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを前記導電膜の上部にパターニン
グすると同時に前記導電膜の延在部分を形成する工程
と、前記導電膜の延在部分と前記バリア層と前記電極層
との表面を含む全面に絶縁膜を形成した後エッチバック
を行い前記導電膜の延在部分の側壁に前記絶縁膜からな
る第２のサイドウォールを形成する工程と、前記第２の
サイドウォールと前記電極層との表面を含む全面に金属
材料の膜を形成した後エッチバックを行い前記第２のサ
イドウォールの表面に前記金属材料の膜を形成して、前
記第２のサイドウォールと前記金属材料の膜とで第３の
サイドウォールを形成する工程と、前記電極層と前記金
属材料の膜とで構成した下部電極の表面上にペロブスカ
イト誘電体膜薄膜からなる誘電体膜を形成する工程と、
前記誘電体膜の表面上に上部電極を形成する工程とを備
えている。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, including a step of forming an insulating layer on a main surface of a semiconductor substrate, and forming a contact hole in the insulating layer to reach the main surface of the semiconductor substrate. A step of filling a conductive film in the contact hole, a step of sequentially forming a barrier layer and an electrode layer on the surface of the insulating layer, and a step of forming the barrier layer and the electrode layer on the conductive film. A step of forming an extended portion of the conductive film at the same time as patterning, and an insulating film is formed on the entire surface including the extended portion of the conductive film, the surfaces of the barrier layer and the electrode layer, and then etch back is performed. Forming a second sidewall made of the insulating film on the side wall of the extended portion of the film; and forming a film of a metal material on the entire surface including the surfaces of the second sidewall and the electrode layer. Etching back to form a film of the metal material on the surface of the second sidewall, and forming a third sidewall with the second sidewall and the film of the metal material; and the electrode. Forming a dielectric film composed of a perovskite dielectric film thin film on the surface of the lower electrode composed of a layer and a film of the metal material,
Forming an upper electrode on the surface of the dielectric film.
【００２０】この発明の請求項５に係わる半導体記憶装
置の製造方法は、請求項２または４において金属材料の
膜が電極層と同質の物質で形成されている。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor memory device according to the second or fourth aspect , the metal material film is formed of the same substance as the electrode layer.
【００２１】[0021]
実施の形態１．以下、本発明の実施の形態１について、
図面を参照して説明する。図１は、実施の形態１に係わ
る半導体記憶装置の断面図を示す。図において、従来例
と同一符号は同一部分を示し、１５は第１のサイドウォ
ールであるＰｔ膜のサイドウォール、Ｓ２はＰｔ膜のサ
イドウォール１５と誘電体膜１３との接触面積を示す。Embodiment 1. Hereinafter, regarding the first embodiment of the present invention,
A description will be given with reference to the drawings. FIG. 1 is a sectional view of the semiconductor memory device according to the first embodiment. In the figure, the same reference numerals as those in the conventional example indicate the same portions, 15 indicates the side wall of the Pt film that is the first side wall, and S2 indicates the contact area between the side wall 15 of the Pt film and the dielectric film 13.
【００２２】また図２は、製造方法の一工程における半
導体記憶装置の断面図である。従来例と同様にして、分
離絶縁膜２とゲート電極５とを形成した半導体基板１の
上面に層間絶縁膜６を形成する。次に層間絶縁膜６に半
導体基板１の表面に達するコンタクトホール７を形成し
た後、ドープドポリシリコン膜を埋め込みプラグ８を形
成する。次にプラグ８の表面を含む層間絶縁膜６の上面
にバリア層９と電極層１０との電極パターン１１を形成
する（図１０参照）。FIG. 2 is a sectional view of the semiconductor memory device in one step of the manufacturing method. Similar to the conventional example, the interlayer insulating film 6 is formed on the upper surface of the semiconductor substrate 1 on which the isolation insulating film 2 and the gate electrode 5 are formed. Next, after forming a contact hole 7 reaching the surface of the semiconductor substrate 1 in the interlayer insulating film 6, a doped polysilicon film burying plug 8 is formed. Next, the electrode pattern 11 of the barrier layer 9 and the electrode layer 10 is formed on the upper surface of the interlayer insulating film 6 including the surface of the plug 8 (see FIG. 10).
【００２３】次に図２に示すように、全面にスパッタ法
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１の
側壁にＰｔ膜のサイドウォール１５を形成し、電極層１
０とＰｔ膜のサイドウォール１５とで下部電極を形成す
る。Next, as shown in FIG. 2, a Pt film (thickness: 300 to 400 nm) (not shown) is formed on the entire surface by sputtering.
Then, etch back is performed to form the sidewall 15 of the Pt film on the sidewall of the electrode pattern 11 and the electrode layer 1
0 and the sidewall 15 of the Pt film form a lower electrode.
【００２４】次に図１に示すように、電極層１０とＰｔ
膜のサイドウォール１５との表面に、従来例と同様にし
て誘電体膜１３となるＢＳＴ膜と上部電極１４となるＰ
ｔ膜とを形成しキャパシタを形成する。またこのとき、
電極層１０と第１のサイドウォール１５とを同質の物質
で形成しているので、エッチバック工程におけるエッチ
ング条件の設定が容易になり、誘電体膜の成膜工程にお
ける薄膜結晶組織の均一性が向上する。Next, as shown in FIG. 1, the electrode layer 10 and Pt are formed.
On the surface of the side wall 15 of the film, the BST film to be the dielectric film 13 and the P to be the upper electrode 14 are formed in the same manner as in the conventional example.
A t-film is formed to form a capacitor. Also at this time,
Since the electrode layer 10 and the first sidewall 15 are formed of the same material, it is easy to set the etching conditions in the etchback process and the uniformity of the thin film crystal structure in the dielectric film forming process is improved. improves.
【００２５】以上のように、電極パターン１１の側壁に
Ｐｔ膜のサイドウォール１５を形成して、下部電極を電
極層１０とＰｔ膜のサイドウォール１５とで構成したの
で、従来例ではＳ１のみであった下部電極と誘電体膜と
の接触面積が、本発明では（Ｓ１＋Ｓ２）となりＳ２分
増加する。従って、キャパシタの平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を大き
くすることができ、容量を大きくすることができる。ま
た電極パターン１１の側壁にＰｔ膜のサイドウォール１
５を形成したので、誘電体膜１３の被覆性を損なうこと
がない。As described above, since the side wall 15 of the Pt film is formed on the side wall of the electrode pattern 11 and the lower electrode is composed of the electrode layer 10 and the side wall 15 of the Pt film, only S1 is used in the conventional example. The contact area between the existing lower electrode and the dielectric film becomes (S1 + S2) in the present invention, which increases by S2. Therefore, it is possible to increase the contact area between the lower electrode and the dielectric film and increase the capacitance without increasing the planar occupied area of the capacitor. The side wall 1 of the Pt film is formed on the side wall of the electrode pattern 11.
Since No. 5 is formed, the covering property of the dielectric film 13 is not impaired.
【００２６】実施の形態２．以下、本発明の実施の形態
２について、図面を参照して説明する。図５は、実施の
形態２に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態１と同一符号は同一部分を示し、
１６は層間絶縁膜６の凸状部、Ｓ３はＰｔ膜のサイドウ
ォール１５と誘電体膜１３との接触面積を示す。Embodiment 2. Embodiment 2 of the present invention will be described below with reference to the drawings. FIG. 5 is a sectional view of the semiconductor memory device according to the second embodiment. In addition,
In the figure, the same reference numerals as those in the first embodiment indicate the same parts,
Reference numeral 16 indicates a convex portion of the interlayer insulating film 6, and S3 indicates a contact area between the sidewall 15 of the Pt film and the dielectric film 13.
【００２７】実施の形態２に係わる半導体記憶装置は、
実施の形態１に係わる半導体記憶装置において、電極パ
ターン１１と同一形状に層間絶縁膜６の凸状部１６を形
成し、凸状部１６の側壁にもＰｔ膜のサイドウォール１
５を形成している。なおＳ３はＳ２に比べ、凸状部１６
の側壁の高さ分増加している。The semiconductor memory device according to the second embodiment is
In the semiconductor memory device according to the first embodiment, the convex portion 16 of the interlayer insulating film 6 is formed in the same shape as the electrode pattern 11, and the side wall of the Pt film is also formed on the side wall of the convex portion 16.
5 is formed. It should be noted that S3 is different from S2 in the convex portion 16
The height of the side wall is increased.
【００２８】また図３，４，５は、製造方法を、工程を
追って順次示した半導体記憶装置の断面図である。従来
例と同様にして、分離絶縁膜２とゲート電極５とを形成
した半導体基板１の上面に層間絶縁膜６を形成する。次
に層間絶縁膜６に半導体基板１の表面に達するコンタク
トホール７を形成した後、ドープドポリシリコン膜を埋
め込みプラグ８を形成する。次にプラグ８の表面を含む
層間絶縁膜６の上面にバリア層９と電極層１０との電極
パターン１１を形成する（図１０参照）。3, 4, and 5 are cross-sectional views of the semiconductor memory device showing the manufacturing method in order, step by step. Similar to the conventional example, the interlayer insulating film 6 is formed on the upper surface of the semiconductor substrate 1 on which the isolation insulating film 2 and the gate electrode 5 are formed. Next, after forming a contact hole 7 reaching the surface of the semiconductor substrate 1 in the interlayer insulating film 6, a doped polysilicon film burying plug 8 is formed. Next, the electrode pattern 11 of the barrier layer 9 and the electrode layer 10 is formed on the upper surface of the interlayer insulating film 6 including the surface of the plug 8 (see FIG. 10).
【００２９】次に図３に示すように、さらにエッチング
を進めて層間絶縁膜６のオーバーエッチングを行い、凸
状部１６を形成する。Next, as shown in FIG. 3, the etching is further advanced to overetch the interlayer insulating film 6 to form the convex portion 16.
【００３０】次に図４に示すように、全面にスパッタ法
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１と
凸状部１６との側壁にＰｔ膜のサイドウォール１５を形
成し、電極層１０とＰｔ膜のサイドウォール１５とで下
部電極を形成する。Next, as shown in FIG. 4, a Pt film (thickness: 300 to 400 nm) is formed on the entire surface by a sputtering method (not shown).
After forming, the Pt film side wall 15 is formed on the side wall of the electrode pattern 11 and the convex portion 16, and the lower electrode is formed by the electrode layer 10 and the Pt film side wall 15.
【００３１】次に図５に示すように、電極層１０とＰｔ
膜のサイドウォール１５との表面に、従来例と同様にし
て誘電体膜１３となるＢＳＴ膜と上部電極１４となるＰ
ｔ膜とを形成しキャパシタを形成する。Next, as shown in FIG. 5, the electrode layer 10 and Pt are
On the surface of the side wall 15 of the film, the BST film to be the dielectric film 13 and the P to be the upper electrode 14 are formed in the same manner as in the conventional example.
A t-film is formed to form a capacitor.
【００３２】以上のように、実施の形態２に係わる半導
体記憶装置は、凸状部１６と電極パターン１１との側壁
にＰｔ膜のサイドウォール１５を形成して、下部電極を
電極層１０とＰｔ膜のサイドウォール１５とで構成した
ので、従来例ではＳ１のみであった下部電極と誘電体膜
１３との接触面積が、本発明では（Ｓ１＋Ｓ３）となり
Ｓ３分増加する。また実施の形態１に係わる半導体記憶
装置と比較してもＰｔ膜のサイドウォール１５の表面積
が凸状部１６の側壁分増加している。従って、キャパシ
タの平面占有面積を増加させることなく、下部電極と誘
電体膜１３との接触面積をさらに増加することができ、
容量を増加することができる。また電極パターン１１お
よび凸状部１６の側壁にサイドウォール１５を形成した
ので、誘電体膜１３の被覆性を損なうことがない。As described above, in the semiconductor memory device according to the second embodiment, the side wall 15 of the Pt film is formed on the side wall of the convex portion 16 and the electrode pattern 11, and the lower electrode is connected to the electrode layer 10 and Pt. Since it is composed of the film side wall 15, the contact area between the lower electrode and the dielectric film 13 which is only S1 in the conventional example becomes (S1 + S3) in the present invention, which is increased by S3. Further, compared with the semiconductor memory device according to the first embodiment, the surface area of the side wall 15 of the Pt film is increased by the side wall of the convex portion 16. Therefore, the contact area between the lower electrode and the dielectric film 13 can be further increased without increasing the plane occupying area of the capacitor.
Capacity can be increased. Further, since the sidewalls 15 are formed on the sidewalls of the electrode pattern 11 and the convex portions 16, the coverage of the dielectric film 13 is not impaired.
【００３３】実施の形態３．以下、本発明の実施の形態
３について、図面を参照して説明する。図９は、実施の
形態３に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態１と同一符号は同一部分を示し、
１７はドープドポリシリコンからなるプラグ８の延在部
分、１８は絶縁膜からなる第２のサイドウォールである
酸化膜のサイドウォール、１９は金属材料の膜であるＰ
ｔ膜、２０は酸化膜のサイドウォール１８とＰｔ膜１９
とで形成される第３のサイドウォールを示す。Embodiment 3. Hereinafter, a third embodiment of the present invention will be described with reference to the drawings. FIG. 9 is a sectional view of the semiconductor memory device according to the third embodiment. In addition,
In the figure, the same reference numerals as those in the first embodiment indicate the same parts,
Reference numeral 17 is an extended portion of the plug 8 made of doped polysilicon, 18 is a side wall of an oxide film which is a second side wall made of an insulating film, and 19 is a film of a metal material P.
t film, 20 are oxide film sidewalls 18 and Pt film 19
The 3rd side wall formed by and is shown.
【００３４】実施の形態３に係わる半導体記憶装置は、
電極パターン１１をプラグ８と同一形状にパターニング
した後、少なくともプラグ８の延在部分１７の側壁に酸
化膜のサイドウォール１８を形成し、さらに酸化膜のサ
イドウォール１８の表面と電極パターン１１の側壁とに
Ｐｔ膜１９を形成して第３のサイドウォール２０を形成
している。そして電極層１０とＰｔ膜１９とで下部電極
を構成している。The semiconductor memory device according to the third embodiment is
After patterning the electrode pattern 11 in the same shape as the plug 8, an oxide film sidewall 18 is formed on at least the sidewall of the extended portion 17 of the plug 8, and the surface of the oxide film sidewall 18 and the sidewall of the electrode pattern 11 are formed. Then, a Pt film 19 is formed and a third sidewall 20 is formed. The electrode layer 10 and the Pt film 19 form a lower electrode.
【００３５】また図６，７，８，９は、製造方法を、工
程を追って順次示した半導体記憶装置の断面図である。
従来例と同様にして、分離絶縁膜２とゲート電極５とを
形成した半導体基板１の上面の層間絶縁膜６内に半導体
基板１に達するコンタクトホール７を形成する。FIGS. 6, 7, 8 and 9 are cross-sectional views of the semiconductor memory device showing the manufacturing method sequentially in the order of steps.
Similar to the conventional example, a contact hole 7 reaching the semiconductor substrate 1 is formed in the interlayer insulating film 6 on the upper surface of the semiconductor substrate 1 on which the isolation insulating film 2 and the gate electrode 5 are formed.
【００３６】次に図６に示すように、層間絶縁膜６上に
ドープドポリシリコン膜を厚く形成し、コンタクトホー
ル７を埋め込むと同時に層間絶縁膜６上にドープドポリ
シリコン膜の層（図示せず）を形成した後、その上部に
バリア層９と電極層１０とを順次形成する。次に、写真
製版処理（露光→現像）により形成したレジストパター
ン（図示せず）をマスクとして、電極層１０とバリア層
９とドープドポリシリコン膜とのパターニングを行い、
プラグ８の延在部分１７とその上部に同一形状のバリア
層９と電極層１０とからなる電極パターン１１とを形成
する。Next, as shown in FIG. 6, a doped polysilicon film is thickly formed on the interlayer insulating film 6 to fill the contact hole 7, and at the same time a layer of the doped polysilicon film is formed on the interlayer insulating film 6 (see FIG. After forming (not shown), the barrier layer 9 and the electrode layer 10 are sequentially formed thereon. Next, using the resist pattern (not shown) formed by photolithography (exposure → development) as a mask, the electrode layer 10, the barrier layer 9 and the doped polysilicon film are patterned.
An electrode pattern 11 including the barrier layer 9 and the electrode layer 10 having the same shape is formed on the extending portion 17 of the plug 8 and the upper portion thereof.
【００３７】次に図７に示すように、全面に酸化膜（膜
厚５０〜１００ｎｍ）（図示せず）を形成後エッチバッ
クを行い、少なくともプラグ８の延在部分１７の側壁に
酸化膜のサイドウォール１８を形成する。なお、酸化膜
のサイドウォール１８は前述したように、Ｐｔ膜１９が
ドープドポリシリコン膜からなるプラグ８の延在部分１
７と反応してシリサイド化するのを防止するためであ
る。Next, as shown in FIG. 7, an oxide film (film thickness of 50 to 100 nm) (not shown) is formed on the entire surface and etch back is performed, so that the oxide film is formed on at least the sidewall of the extended portion 17 of the plug 8. The sidewall 18 is formed. As described above, the side wall 18 of the oxide film is the extension portion 1 of the plug 8 in which the Pt film 19 is made of the doped polysilicon film.
This is to prevent the reaction with 7 and silicidation.
【００３８】次に図８に示すように、全面にスパッタ法
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１の
側壁と酸化膜のサイドウォール１８の表面とにＰｔ膜１
９を形成し、電極層１０とＰｔ膜１９とで下部電極を形
成する。Next, as shown in FIG. 8, a Pt film (thickness: 300 to 400 nm) (not shown) is formed on the entire surface by sputtering.
After forming the Pt film, the Pt film 1 is formed on the sidewall of the electrode pattern 11 and the surface of the sidewall 18 of the oxide film by etching back.
9 is formed, and the electrode layer 10 and the Pt film 19 form a lower electrode.
【００３９】次に図９に示すように、電極層１０とＰｔ
膜１９との表面に、従来例と同様にして誘電体膜１３と
なるＢＳＴ膜と上部電極１４となるＰｔ膜とを形成しキ
ャパシタを形成する。Next, as shown in FIG. 9, the electrode layer 10 and Pt
A BST film to be the dielectric film 13 and a Pt film to be the upper electrode 14 are formed on the surface of the film 19 in the same manner as in the conventional example to form a capacitor.
【００４０】以上のように、実施の形態３に係わる半導
体記憶装置は、少なくとも延在部分１７の側壁に酸化膜
のサイドウォール１８を形成した後、酸化膜のサイドウ
ォール１８と電極パターン１１との表面にＰｔ膜１９を
形成して第３のサイドウォール２０を形成したので、延
在部分１７のポリシリコン膜と反応してシリサイドを形
成することなくＰｔ膜１９を形成でき、また電極パター
ン１１の側壁に第３のサイドウォール２０を形成したの
で誘電体膜１３との被覆性を損なうこともない。また電
極パターン１１をプラグ８と同一形状にパターニングし
たので上述した実施の形態に比べ平面占有面積が小さく
なる。また下部電極を電極層１０とＰｔ膜１９とで構成
したので、下部電極と誘電体膜１３との接触面積が実施
の形態１に係わる半導体記憶装置に比べ延在部分１７の
側壁分さらに増加し、容量をいっそう増加できる。As described above, in the semiconductor memory device according to the third embodiment, after the side wall 18 of the oxide film is formed on at least the side wall of the extending portion 17, the side wall 18 of the oxide film and the electrode pattern 11 are formed. Since the Pt film 19 is formed on the surface and the third sidewall 20 is formed, the Pt film 19 can be formed without reacting with the polysilicon film of the extending portion 17 to form silicide, and the Pt film 19 of the electrode pattern 11 can be formed. Since the third sidewall 20 is formed on the side wall, the coverage with the dielectric film 13 is not impaired. Further, since the electrode pattern 11 is patterned in the same shape as the plug 8, the plane occupying area is smaller than that in the above-described embodiment. Further, since the lower electrode is composed of the electrode layer 10 and the Pt film 19, the contact area between the lower electrode and the dielectric film 13 is further increased by the side wall of the extended portion 17 as compared with the semiconductor memory device according to the first embodiment. , The capacity can be increased further.
【００４１】なお、前述した電極材料と同様の理由によ
り金属材料の膜としてＰｔ膜を用いているが、高融点金
属（白金，ルテニウム，イリジウム，パラジウム）もし
くはその酸化物もしくはその窒化物を用いても同様の効
果を得る。Although the Pt film is used as the film of the metal material for the same reason as the electrode material described above, a refractory metal (platinum, ruthenium, iridium, palladium) or its oxide or its nitride is used. Also has the same effect.
【００４２】[0042]
【００４３】[0043]
【００４４】[0044]
【００４５】[0045]
【００４６】[0046]
【発明の効果】
この発明の請求項１に係わる半導体記憶
装置においては、バリア層と電極層との側壁だけでなく
絶縁層の一部に形成した凸状部の側壁にも金属材料の第
１のサイドウォールを形成したので、第１のサイドウォ
ールの表面をより大きくできる。また絶縁層上に形成し
てペロブスカイト誘電体膜薄膜からなる誘電体膜と直接
接触するキャパシタの下部電極を、電極層と金属材料の
第１のサイドウォールとで構成しているので、被覆性を
損なうことなくかつ平面占有面積を増加させることな
く、下部電極と誘電体膜との接触面積を増加でき、キャ
パシタ容量を大きくできる。 In the semiconductor memory device according to the first aspect of the present invention, not only the side wall of the barrier layer and the electrode layer but also the side wall of the convex portion formed in a part of the insulating layer is made of the metal material. Since the side wall is formed, the surface of the first side wall can be made larger. Further, since the lower electrode of the capacitor formed on the insulating layer and in direct contact with the dielectric film made of the perovskite dielectric film thin film is composed of the electrode layer and the first sidewall of the metal material, the covering property is improved. The contact area between the lower electrode and the dielectric film can be increased without increasing the loss of the plane area and the capacitance of the capacitor can be increased.
【００４７】この発明の請求項２に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを所定の形状にパターニングすると同時に絶縁層を
所定深さオーバーエッチングして凸状部を形成する工程
と、絶縁層の凸状部とバリア層と電極層との表面を含む
全面に金属材料の膜を形成する工程と、エッチバックを
行い絶縁層の凸状部とバリア層と電極層との側壁に金属
材料からなる第１のサイドウォールを形成する工程と、
電極層と第１のサイドウォールとで構成した下部電極の
表面上にペロブスカイト誘電体膜薄膜からなる誘電体膜
を形成する工程と、誘電体膜の表面上に上部電極を形成
する工程とを備えたので、絶縁層の凸状部の側壁にも第
１のサイドウォールを形成でき、被覆性を損なうことな
くかつ平面占有面積を増加させることなく、下部電極と
誘電体膜との接触面積を増加でき、キャパシタ容量を大
きくできる半導体記憶装置を確実に得ることができる。In the method of manufacturing a semiconductor memory device according to the second aspect of the present invention, the step of forming an insulating layer on the main surface of the semiconductor substrate and the step of forming a contact hole reaching the main surface of the semiconductor substrate in the insulating layer. A step of filling the contact hole with a conductive film, a step of sequentially forming a barrier layer and an electrode layer on the surface of the insulating layer, and patterning the barrier layer and the electrode layer into a predetermined shape, and at the same time forming the insulating layer into a predetermined shape. Depth over-etching to form a convex portion, a step of forming a film of a metal material on the entire surface including the convex portion of the insulating layer, the surface of the barrier layer and the electrode layer, and the insulating layer Forming a first sidewall made of a metal material on the sidewalls of the convex portion, the barrier layer, and the electrode layer,
A step of forming a dielectric film made of a perovskite dielectric thin film on the surface of the lower electrode composed of the electrode layer and the first sidewall; and a step of forming an upper electrode on the surface of the dielectric film. Therefore, the first sidewall can be formed also on the sidewall of the convex portion of the insulating layer, and the contact area between the lower electrode and the dielectric film can be increased without impairing the covering property and increasing the plane occupying area. Therefore, it is possible to surely obtain the semiconductor memory device capable of increasing the capacitance of the capacitor.
【００４８】この発明の請求項３に係わる半導体記憶装
置においては、バリア層と電極層とを導電膜の延在部分
と同一形状にパターニングしたので、平面占有面積が減
少できる。またバリア層と電極層との側壁だけでなく導
電膜の延在部分の側壁にも絶縁膜のサイドウォールと金
属材料の膜とからなる第３のサイドウォールを形成した
ので、金属材料の膜が導電膜の延在部分と直接接触して
反応しシリサイド化するのを防止するとともに第３のサ
イドウォールの表面を大きくできる。また絶縁層上に形
成してペロブスカイト誘電体膜薄膜からなる誘電体膜と
直接接触するキャパシタの下部電極を、電極層と第３の
サイドウォールの一部である金属材料の膜とで構成した
ので、被覆性を損なうことなくかつ下部電極と誘電体膜
との接触面積をさらに増加でき、キャパシタ容量を大き
くできる。In the semiconductor memory device according to the third aspect of the present invention, since the barrier layer and the electrode layer are patterned in the same shape as the extending portion of the conductive film, the plane occupying area can be reduced. Further, since the third side wall including the side wall of the insulating film and the film of the metal material is formed not only on the side wall of the barrier layer and the electrode layer but also on the side wall of the extended portion of the conductive film, the film of the metal material is formed. It is possible to prevent the surface of the third sidewall from being enlarged while preventing the silicide from being formed by reacting with the extended portion of the conductive film in direct contact. Further, since the lower electrode of the capacitor formed on the insulating layer and in direct contact with the dielectric film made of the perovskite dielectric film thin film is composed of the electrode layer and the film of the metal material which is a part of the third sidewall, The contact area between the lower electrode and the dielectric film can be further increased without impairing the covering property, and the capacitance of the capacitor can be increased.
【００４９】この発明の請求項４に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを導電膜の上部にパターニングすると同時に導電膜
の延在部分を形成する工程と、導電膜の延在部分とバリ
ア層と電極層との表面を含む全面に絶縁膜を形成した後
エッチバックを行い導電膜の延在部分の側壁に絶縁膜か
らなる第２のサイドウォールを形成する工程と、第２の
サイドウォールと電極層との表面を含む全面に金属材料
の膜を形成した後エッチバックを行い第２のサイドウォ
ールの表面に金属材料の膜を形成して、第２のサイドウ
ォールと金属材料の膜とで第３のサイドウォールを形成
する工程と、電極層と金属材料の膜とで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、平面占有面積を減少さ
せ、また被覆性を損なうことなくかつ金属材料の膜が導
電膜の延在部分と直接接触して反応しシリサイド化する
のを防止できかつ下部電極と誘電体膜との接触面積を増
加でき、キャパシタ容量を大きくできる半導体記憶装置
を確実に得ることができる。In the method of manufacturing a semiconductor memory device according to claim 4 of the present invention, a step of forming an insulating layer on the main surface of the semiconductor substrate and a contact hole reaching the main surface of the semiconductor substrate are formed in the insulating layer. A step of embedding a conductive film in the contact hole, a step of sequentially forming a barrier layer and an electrode layer on the surface of the insulating layer, patterning the barrier layer and the electrode layer on the conductive film, and at the same time forming the conductive film of the conductive film. The step of forming the extended portion, and after forming the insulating film on the entire surface including the extended portion of the conductive film, the surface of the barrier layer and the electrode layer, etch back is performed to form the insulating film on the side wall of the extended portion of the conductive film. And a step of forming a second side wall, and after forming a film of a metal material on the entire surface including the surfaces of the second side wall and the electrode layer, etch back is performed to form a metal on the surface of the second side wall. A step of forming a material film and forming a third side wall with the second side wall and the metal material film, and a perovskite dielectric on the surface of the lower electrode composed of the electrode layer and the metal material film. Since the method includes the step of forming a dielectric film composed of a thin body film and the step of forming an upper electrode on the surface of the dielectric film, the area occupied by the plane is reduced, and the covering property is not impaired and the metal material is used. It is possible to surely obtain a semiconductor memory device capable of preventing the above film from directly contacting the extended portion of the conductive film to react and silicidize, increase the contact area between the lower electrode and the dielectric film, and increase the capacitor capacitance. be able to.
【００５０】この発明の請求項５に係わる半導体記憶装
置の製造方法においては、金属材料が電極層と同質の物
質であるので、エッチバック工程におけるエッチング条
件が容易になり、誘電体膜の成膜工程における薄膜結晶
組織の均一性が向上する。In the method of manufacturing a semiconductor memory device according to the fifth aspect of the present invention, since the metal material is a substance of the same quality as the electrode layer, the etching conditions in the etch back process are facilitated and the dielectric film is formed. The uniformity of the thin film crystal structure in the process is improved.
【図１】 この発明の実施の形態１に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 1 is a process chart for explaining the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention.
【図２】 この発明の実施の形態１に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 2 is a process chart for explaining the manufacturing method for the semiconductor memory device according to the first embodiment of the present invention.
【図３】 この発明の実施の形態２に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 3 is a process chart for explaining the manufacturing method for the semiconductor memory device according to the second embodiment of the present invention.
【図４】 この発明の実施の形態２に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 4 is a process chart for explaining the manufacturing method for the semiconductor memory device according to the second embodiment of the present invention.
【図５】 この発明の実施の形態２に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 5 is a process chart for explaining the manufacturing method for the semiconductor memory device according to the second embodiment of the present invention.
【図６】 この発明の実施の形態３に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 6 is a process chart for explaining the manufacturing method for the semiconductor memory device according to the third embodiment of the present invention.
【図７】 この発明の実施の形態３に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 7 is a process chart for explaining the manufacturing method for the semiconductor memory device according to the third embodiment of the present invention.
【図８】 この発明の実施の形態３に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 8 is a process chart for explaining the manufacturing method for the semiconductor memory device according to the third embodiment of the present invention.
【図９】 この発明の実施の形態３に係わる半導体記憶
装置の製造方法を説明するための工程図である。FIG. 9 is a process chart for explaining the manufacturing method for the semiconductor memory device according to the third embodiment of the present invention.
【図１０】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。FIG. 10 is a process drawing for explaining the manufacturing method of the semiconductor memory device according to the conventional example.
【図１１】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。FIG. 11 is a process drawing for explaining the manufacturing method of the semiconductor memory device according to the conventional example.
【図１２】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。FIG. 12 is a process chart for explaining the manufacturing method of the semiconductor memory device according to the conventional example.
１ 半導体基板、５ ゲート電極、６ 層間絶縁膜（絶
縁層）、７ コンタクトホール、８ プラグ（導電
膜）、９ バリア層、１０ 電極層、１３ 誘電体膜、
１４ 上部電極、１５ Ｐｔ膜のサイドウォール（第１
のサイドウォール）、１６ 凸状部、１７ プラグの延
在部分（延在部分）、１８ 酸化膜のサイドウォール
（第２のサイドウォール）、１９ Ｐｔ膜（金属材料の
膜）、２０ 第３のサイドウォール。1 semiconductor substrate, 5 gate electrode, 6 interlayer insulating film (insulating layer), 7 contact hole, 8 plug (conductive film), 9 barrier layer, 10 electrode layer, 13 dielectric film,
14 upper electrode, 15 Pt film sidewall (first
Side wall), 16 convex portion, 17 extended part of plug (extended part), 18 side wall of oxide film (second side wall), 19 Pt film (film of metal material), 20 third Sidewall.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 誠 兵庫県伊丹市瑞原四丁目１番地 菱電セ ミコンダクタシステムエンジニアリング 株式会社内 (56)参考文献 特開 平８−116032（ＪＰ，Ａ) 特開 平８−321592（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 27/105 H01L 21/8242 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Makoto Matsushita Makoto Matsushita, 4-chome, Mizuhara, Itami City, Hyogo Prefecture Ryoden Semiconductor System Engineering Co., Ltd. (56) Reference JP-A-8-116032 (JP, A) Kaihei 8-321592 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 27/108 H01L 27/105 H01L 21/8242
Claims (5)
した凸状部を形成した絶縁層と、前記絶縁層に形成され
前記凸状部の表面から前記半導体基板の主表面に達する
コンタクトホール内に埋め込まれた導電膜と、前記凸状
部の上部に形成され前記導電膜と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記凸
状部と前記バリア層と前記電極層との側壁に形成された
第１のサイドウォールと、前記電極層と前記第１のサイ
ドウォールとの表面上を覆うペロブスカイト誘電体膜薄
膜からなる誘電体膜と、前記誘電体膜の表面上を覆う上
部電極とを備えた半導体記憶装置において、前記第１の
サイドウォールが金属材料から構成されており、かつ前
記電極層と前記第１のサイドウォールとで下部電極が構
成されている事を特徴とする半導体記憶装置。1. An insulating layer which covers a main surface of a semiconductor substrate and has a convex portion protruding in part, and a contact which is formed on the insulating layer and reaches the main surface of the semiconductor substrate from the surface of the convex portion. A conductive film embedded in the hole, a barrier layer formed on the convex portion and connected to the conductive film, an electrode layer formed on the barrier layer, the convex portion and the barrier. A first sidewall formed on the sidewalls of the layer and the electrode layer, a dielectric film formed of a perovskite dielectric thin film covering the surfaces of the electrode layer and the first sidewall, and the dielectric In a semiconductor memory device having an upper electrode covering a surface of a film, the first sidewall is made of a metal material, and the electrode layer and the first sidewall form a lower electrode. Characterized by And semiconductor memory device.
る工程と、前記絶縁層に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールに導電膜を埋め込む工程と、前記絶縁層の表面に
バリア層と電極層とを順次を形成する工程と、前記バリ
ア層と前記電極層とを所定の形状にパターニングすると
同時に前記絶縁層を所定深さオーバーエッチングして凸
状部を形成する工程と、前記絶縁層の凸状部と前記バリ
ア層と前記電極層との表面を含む全面に金属材料の膜を
形成する工程と、エッチバックを行い前記絶縁層の凸状
部と前記バリア層と前記電極層との側壁に前記金属材料
からなる第１のサイドウォールを形成する工程と、前記
電極層と前記第１のサイドウォールとで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、前記誘電体膜の表面上に上部電
極を形成する工程とを備えた半導体記憶装置の製造方
法。2. A step of forming an insulating layer on a main surface of a semiconductor substrate, a step of forming a contact hole reaching the main surface of the semiconductor substrate in the insulating layer, and a step of burying a conductive film in the contact hole. A step of sequentially forming a barrier layer and an electrode layer on the surface of the insulating layer, and patterning the barrier layer and the electrode layer into a predetermined shape, and at the same time overetching the insulating layer to a predetermined depth to form a convex shape. A step of forming a portion, a step of forming a film of a metal material on the entire surface including the convex portion of the insulating layer, the surfaces of the barrier layer and the electrode layer, and etching back to form the convex portion of the insulating layer. And a step of forming a first sidewall made of the metal material on sidewalls of the barrier layer and the electrode layer, and a perovt on the surface of the lower electrode constituted by the electrode layer and the first sidewall. A method of manufacturing a semiconductor memory device, comprising: a step of forming a dielectric film made of a thin film of a skytite dielectric film; and a step of forming an upper electrode on the surface of the dielectric film.
前記絶縁層に形成され前記半導体基板の主表面に達する
コンタクトホール内に埋め込まれた導電膜と、前記絶縁
層の上部で前記半導体基板の主面に対し鉛直方向に延在
した前記導電膜の延在部分と、前記導電膜の延在部分の
上部に形成されたバリア層と、前記バリア層の上部に形
成された電極層と、前記導電膜の延在部分と前記バリア
層と前記電極層との側壁に形成された第３のサイドウォ
ールと、前記電極層と前記第３のサイドウォールとの表
面上を覆うペロブスカイト誘電体膜薄膜からなる誘電体
膜と、前記誘電体膜の表面上を覆う上部電極とを備えた
半導体記憶装置において、第３のサイドウォールが前記
導電膜の延在部分の側壁に形成された絶縁膜からなる第
２のサイドウォールと前記第２のサイドウォールの表面
を覆う金属材料の膜とで構成されており、かつ前記電極
層と前記金属材料の膜とで下部電極が構成されている事
を特徴とする半導体記憶装置。3. An insulating layer covering the main surface of the semiconductor substrate,
A conductive film formed in the insulating layer and embedded in a contact hole reaching the main surface of the semiconductor substrate, and an extension of the conductive film extending above the insulating layer in a direction perpendicular to the main surface of the semiconductor substrate. Existing portion, a barrier layer formed on the extended portion of the conductive film, an electrode layer formed on the barrier layer, the extended portion of the conductive film, the barrier layer, and the electrode layer. A third sidewall formed on the side wall of the electrode, a dielectric film made of a perovskite dielectric thin film that covers the surfaces of the electrode layer and the third sidewall, and a surface of the dielectric film. In a semiconductor memory device including an upper electrode, a third sidewall covers a surface of the second sidewall formed of an insulating film formed on the sidewall of the extending portion of the conductive film and the surface of the second sidewall. Of metal material The semiconductor memory device, characterized in that the lower electrode is composed of is composed, and between the electrode layer and the film of the metallic material between.
る工程と、前記絶縁層に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールに導電膜を埋め込む工程と、前記絶縁層の表面に
バリア層と電極層とを順次を形成する工程と、前記バリ
ア層と前記電極層とを前記導電膜の上部にパターニング
すると同時に前記導電膜の延在部分を形成する工程と、
前記導電膜の延在部分と前記バリア層と前記電極層との
表面を含む全面に絶縁膜を形成した後エッチバックを行
い前記導電膜の延在部分の側壁に前記絶縁膜からなる第
２のサイドウォールを形成する工程と、前記第２のサイ
ドウォールと前記電極層との表面を含む全面に金属材料
の膜を形成した後エッチバックを行い前記第２のサイド
ウォールの表面に前記金属材料の膜を形成して、前記第
２のサイドウォールと前記金属材料の膜とで第３のサイ
ドウォールを形成する工程と、前記電極層と前記金属材
料の膜とで構成した下部電極の表面上にペロブスカイト
誘電体膜薄膜からなる誘電体膜を形成する工程と、前記
誘電体膜の表面上に上部電極を形成する工程とを備えた
半導体記憶装置の製造方法。4. A step of forming an insulating layer on a main surface of a semiconductor substrate, a step of forming a contact hole reaching the main surface of the semiconductor substrate in the insulating layer, and a step of embedding a conductive film in the contact hole. A step of sequentially forming a barrier layer and an electrode layer on the surface of the insulating layer, and a step of patterning the barrier layer and the electrode layer on the conductive film and simultaneously forming an extended portion of the conductive film. When,
After forming an insulating film on the entire surface including the extended portion of the conductive film and the surfaces of the barrier layer and the electrode layer, etch back is performed to form a second insulating film on the sidewall of the extended portion of the conductive film. A step of forming a side wall, and after forming a film of a metal material on the entire surface including the surfaces of the second side wall and the electrode layer, etch back is performed to form a film of the metal material on the surface of the second side wall. Forming a film to form a third sidewall with the second sidewall and the film of the metal material; and forming a third sidewall on the surface of the lower electrode composed of the electrode layer and the film of the metal material. A method of manufacturing a semiconductor memory device, comprising: a step of forming a dielectric film made of a perovskite dielectric film thin film; and a step of forming an upper electrode on the surface of the dielectric film.
成されることを特徴とする請求項２または４に記載の半
導体記憶装置の製造方法。5. The method of manufacturing a semiconductor memory device according to claim 2, wherein the film of the metal material is formed of the same material as the electrode layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21163795A JP3426420B2 (en) | 1995-08-21 | 1995-08-21 | Semiconductor storage device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21163795A JP3426420B2 (en) | 1995-08-21 | 1995-08-21 | Semiconductor storage device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964298A JPH0964298A (en) | 1997-03-07 |
| JP3426420B2 true JP3426420B2 (en) | 2003-07-14 |
Family
ID=16609082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21163795A Expired - Fee Related JP3426420B2 (en) | 1995-08-21 | 1995-08-21 | Semiconductor storage device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3426420B2 (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3060995B2 (en) * | 1997-05-29 | 2000-07-10 | 日本電気株式会社 | Semiconductor capacitive element structure and manufacturing method |
| KR100532383B1 (en) * | 1998-05-26 | 2006-01-27 | 삼성전자주식회사 | Manufacturing method of capacitor using high dielectric layer for semiconductor device |
| JP4956355B2 (en) * | 1998-08-07 | 2012-06-20 | 株式会社東芝 | Manufacturing method of semiconductor device |
| KR100300059B1 (en) * | 1998-12-08 | 2001-09-22 | 김영환 | Fabrication method of capacitor |
| JP2000208734A (en) | 1999-01-08 | 2000-07-28 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| KR100328599B1 (en) * | 1999-10-22 | 2002-03-15 | 윤종용 | capacitor of semiconductor memory device and method for manufacturing the same |
| JP2003031692A (en) | 2001-07-19 | 2003-01-31 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
| US6849891B1 (en) * | 2003-12-08 | 2005-02-01 | Sharp Laboratories Of America, Inc. | RRAM memory cell electrodes |
| JP2007273554A (en) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | Structure and manufacturing method of semiconductor capacitive element |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| KR100199346B1 (en) * | 1995-04-04 | 1999-06-15 | 김영환 | Electrode of capacitor fabrication method |
-
1995
- 1995-08-21 JP JP21163795A patent/JP3426420B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0964298A (en) | 1997-03-07 |
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