JP3419371B2 - 符号長計算装置、及び符号化装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの符号長計
算装置、及び符号化装置に関し、特に複数のデータを組
み合わせて変換して生成したインデックスをハフマン符
号化するときの符号長を求める符号長計算装置、及び複
数のハフマンコードブックの中から最適なハフマンコー
ドブックを選択して、ハフマン符号化する符号化装置に
関する。

【０００２】

【従来の技術】現在のＡＶシステムは、信号をディジタ
ル信号として扱うことが多い。ディジタル信号は、アナ
ログ信号に比べて周囲の雑音に強く、記録媒体に記憶さ
せたり、信号を伝送させた場合でも、コンパクトディス
ク（ＣＤ：Ｃｏｍｐａｃｔ Ｄｉｓｃ）やＤＶＤのよう
に極めて良好に信号を再生することができる。

【０００３】また、ディジタルデータを記録媒体に記憶
させる場合や信号伝送する場合に、多くのデータを記録
または伝送可能とするため、ディジタルデータの圧縮が
行われる。このような圧縮技術の標準化団体として設立
されたのがＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ
Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）であり、その中で動画像
の圧縮方法として規格化されたものがＭＰＥＧ−１，Ｍ
ＰＥＧ−２であり、音声の圧縮方法として規格化された
ものがＭＰＥＧ−ＡｕｄｉｏやＭＰＥＧ−２ＡＡＣ（Ａ
ｄｖａｎｃｅｄ Ａｕｄｉｏ Ｃｏｄｉｎｇ）規格（以
下、ＡＡＣと略す）である。これらの音声圧縮方式では
基本的に、まず人間の聴覚のモデルに基づいて非可逆圧
縮が行われ、その後エントロピー符号による可逆圧縮が
行われる。ＭＰＥＧ−ＡｕｄｉｏやＡＡＣでは、ハフマ
ン符号がエントロピー符号として使われる。

【０００４】図３６は、ＡＡＣにおける符号化の処理の
概要を説明するためのフローチャートである（ＩＳＯ／
ＩＥＣ １３８１８−７参照）。まず、ステップＳ２０
１において、符号化される音声データは、ＭＤＣＴによ
り周波数分析されて、時系列のデータから周波数系列の
データに変換される。次に、ステップＳ２０２では、人
間の耳には聞こえないノイズの量を計算することにより
聴覚モデルが作成される。そして、ステップＳ２０３で
は、周波数系列のデータを係数とスケールファクタとに
分割し、ステップＳ２０２で作成された聴覚モデルに基
づいてデータ量を削減する。さらに、求めた係数の絶対
値を３／４乗するなどをして量子化を行う。ステップＳ
２０４では、量子化したデータを、１１個あるハフマン
コードブックの中から最適なものを使ってハフマン符号
化したときの符号長を求める。ステップＳ２０５では、
ステップＳ２０４で求めたハフマン符号化した後の符号
長が要求されるビット長以下であり、かつ、量子化した
ノイズが許容した範囲であるか否かを判断し、条件を満
たさない場合はステップＳ２０３へ戻って量子化からや
り直す。条件を満たす場合は、ステップＳ２０６に進
み、量子化した係数とスケールファクタとに対しハフマ
ン符号化を行う。ステップＳ２０７では、ビットストリ
ームを生成して、蓄積メディアやインターネットなどの
通信路に送り出す。

【０００５】次に、ＡＡＣによるハフマン符号化の方法
をより詳しく説明する。まず、４個の量子化したスペク
トルデータを４個まとめるか、２個ずつに分けたものを
まとめるかしてインデックスを生成する。次に、１１個
の規定されたハフマンコードブックの中から最も短く符
号化できるコードブックを選んでインデックスを符号化
する。その符号化において、使用することのできるハフ
マンコードブックは、量子化したスペクトルデータの絶
対値の最大値により決まる。

【０００６】図３７は、各ハフマンコードブックの番号
に対応して、それぞれのハフマンコードブックを用いた
符号化のときの、データの絶対値の最大値、インデック
ス生成時にまとめるデータの個数、インデックスの生成
式、及びデータに符号が含まれるか否かを示す図であ
る。コードブック３，４，７，８，９，１０，１１で
は、データの絶対値のみがハフマン符号化され、非ゼロ
のスペクトルデータのときのみ正負の符号を表すビット
が付け加わる。１１個のコードブックの内、１１番目の
コードブックで符号化する場合だけが特殊である。コー
ドブック１１で符号化する場合のみ、絶対値が１６以上
の量子化された係数をハフマン符号化することができ
る。もし、係数の一つまたは両方の絶対値が１６以上で
あるならば、エスケープコードを使った方法で符号化す
る。

【０００７】次に、各コードブック毎の符号化について
説明する。図３８は、コードブック１，２（図３８
（ａ））、及びコードブック３，４（図３８（ｂ））に
よるハフマン符号化後のデータ構造を示す図である。ま
ず、コードブック１，２で符号化する場合について説明
する。量子化した４個のスペクトルデータＷ，Ｘ，Ｙ，
Ｚから図３７のｉｎｄｅｘの生成式を使ってｉｎｄｅｘ
を生成する。そして、ｉｎｄｅｘに対応する符号（ｃｏ
ｄｅｗｏｒｄ）を使用するコードブックにより求める。
この求まった符号がコードブック１，２で符号化した場
合の符号である。また、求まった符号の長さがコードブ
ック１，２で符号化した場合の符号長である。

【０００８】次に、コードブック３，４で符号化する場
合について説明する。量子化した４個のスペクトルデー
タＷ，Ｘ，Ｙ，Ｚの絶対値から図３７のｉｎｄｅｘの生
成式を使ってｉｎｄｅｘを生成する。そして、ｉｎｄｅ
ｘに対応する符号（ｃｏｄｅｗｏｒｄ）を使用するコー
ドブックにより求める。この求まった符号（ｃｏｄｅｗ
ｏｒｄ）に、量子化したスペクトルデータＷ，Ｘ，Ｙ，
Ｚの中で、ゼロでないスペクトルデータのサイン情報を
表すｓｉｇｎＷ，ｓｉｇｎＸ，ｓｉｇｎＹ，ｓｉｇｎＺ
のビットが付く。なお、量子化したスペクトルデータ
Ｗ，Ｘ，Ｙ，Ｚの内でゼロであるものにはサイン情報を
表すビットは付かない。コードブックによる符号（ｃｏ
ｄｅｗｏｒｄ）にサイン情報を表すビットが付いたもの
が、コードブック３，４で符号化した場合の符号であ
る。また、コードブックによる符号（ｃｏｄｅｗｏｒ
ｄ）の長さに、サイン情報を表すビットの長さを足した
ものがコードブック３，４で符号化した場合の符号長で
ある。

【０００９】図３９は、コードブック５，６（図３９
（ａ））、コードブック７，８，９，１０（図３９
（ｂ））、及びコードブック１１（図３９（ｃ））によ
るハフマン符号化後のデータ構造を示す図である。ま
ず、コードブック５，６で符号化する場合について説明
する。量子化した４個のスペクトルデータを２個ずつに
分け、両組みとも同じように符号化する。２個に分けた
量子化後のスペクトルデータＹ，Ｚのデータから図３７
のｉｎｄｅｘの生成式を使ってｉｎｄｅｘを生成する。
そして、ｉｎｄｅｘに対応する符号（ｃｏｄｅｗｏｒ
ｄ）を使用するハフマンコードブックにより求める。求
まった符号がコードブック５，６で符号化した場合の符
号である。また、求まった符号の長さがコードブック
５，６で符号化した場合の符号長である。

【００１０】次に、コードブック７，８，９，１０で符
号化する場合について説明する。量子化した４個のスペ
クトルデータを２個ずつに分け、両組みとも同じように
符号化する。２個に分けた量子化後のスペクトルデータ
Ｙ，Ｚの絶対値から図３７のｉｎｄｅｘの生成式を使っ
てｉｎｄｅｘを生成する。そして、ｉｎｄｅｘに対応す
る符号（ｃｏｄｅｗｏｒｄ）を使用するコードブックに
より求める。この求まった符号（ｃｏｄｅｗｏｒｄ）
に、量子化したスペクトルデータＹ，Ｚの中で、ゼロで
ないスペクトルデータのサイン情報を表すｓｉｇｎＹ，
ｓｉｇｎＺのビットが付く。なお、量子化したスペクト
ルデータＹ，Ｚの内でゼロであるものにはサイン情報を
表すビットは付かない。コードブックによる符号（ｃｏ
ｄｅｗｏｒｄ）にサイン情報を表すビットが付いたもの
が、コードブック７，８，９，１０で符号化した場合の
符号である。また、コードブックによる符号（ｃｏｄｅ
ｗｏｒｄ）の長さに、サイン情報を表すビットの長さを
足したものがコードブック７，８，９，１０で符号化し
た場合の符号長である。

【００１１】さらに、コードブック１１で符号化する場
合について説明する。量子化した４個のスペクトルデー
タを２個ずつに分け、両組みとも同じように符号化す
る。２個に分けた量子化後のスペクトルデータＹ，Ｚの
絶対値が１６未満の場合は、コードブック７，８，９，
１０で符号化する場合と同じである。量子化後のスペク
トルデータＹ，Ｚの絶対値が１６以上の場合は値を１６
に置き換えて、図３７のｉｎｄｅｘの生成式を使ってｉ
ｎｄｅｘを生成する。その後、ｉｎｄｅｘに対応する符
号（ｃｏｄｅｗｏｒｄ）を使用するハフマンコードブッ
クにより求める。サイン情報を表すビットが付くのは、
コードブック７，８，９，１０の場合と同じである。量
子化後のスペクトルデータＹ，Ｚの絶対値が１６以上の
場合は、絶対値が１６以上の各々の値を符号化したエス
ケープコードが、サイン情報を表すビットの後ろに付
く。コードブックによる符号（ｃｏｄｅｗｏｒｄ）に、
サイン情報を表すビット、エスケープコードを付けたも
のが、コードブック１１で符号化した場合の符号であ
る。また、コードブックによる符号（ｃｏｄｅｗｏｒ
ｄ）の長さに、サイン情報を表すビットの長さとエスケ
ープコードの長さを足したものがコードブック１１で符
号化した場合の符号長である。

【００１２】以上で示した方法により、各コードブック
によるハフマン符号化を実行することができる。ハフマ
ン符号化においては、基本的に最も少ないビット数で符
号化できるコードブックを選択する。また、同じコード
ブックを続けて使用することにより、コードブックを識
別する情報を削減でき、より少ないビットで符号化する
ことができる。さらに詳しい方法は、「アイエスオー／
アイイーシー １３８１８−７ノイズレス コーディン
グ付録Ｂ ２．８」（ＩＳＯ／ＩＥＣ １３８１８−７
ＡＮＮＥＸ Ｂ ２．８ Ｎｏｉｓｅｌｅｓｓ Ｃｏ
ｄｉｎｇ）に述べられている。

【００１３】ところで、図３６に示されるようにＡＡＣ
ではハフマン符号の符号長を調べる処理は繰り返し行わ
れる。しかも、処理自体も複雑な処理である。そこで処
理量が膨大になり、通常の方法では実現が困難であっ
た。そのため、本出願人からもＭＰＥＧ−２ ＡＡＣ規
格のハフマンコードブック１から１０までの場合の符号
長計算装置が従来から提案されている。

【００１４】以下、従来の符号長計算装置を使ったＡＡ
Ｃの符号化装置について図面を参照しながら説明する。
図４０は、従来の符号長計算装置を用いたＡＡＣの符号
化装置を示すブロック図である。なお、数の表記とし
て、２進数で表すときは数の前に「０ｂ」、１６進数で
表すときは数の前に「０ｘ」を付けるものとする。何も
ついていない数表記は１０進数であるとする。例えば、
１０進数での「１０」は、５ビットの２進数表記では
「０ｂ０１０１０」であり、１６進数表記では「０ｘ０
ａ」である。また、１０進数での「−１」は、５ビット
の２進数表記では「０ｂ１１１１１」である。また、判
別しやすいように数の間に「＿」を入れることができる
ものとする。つまり、「０ｘ７４」は、「０ｂ０１１１
０１００」、あるいは「０ｂ０１１１＿０１００」と書
くことができるとする。

【００１５】また、ビット演算をするときの演算子とし
て、「＆」をビット毎の論理積、「｜」をビット毎の論
理和、「＜＜」を左シフトと定義する。従来の符号化装
置は、４８ビットのデータバスを備えるプロセッサ５１
と、データを保持するメモリ３と、ハフマン符号化後の
符号長の値を計算する従来の符号長計算装置５２とを備
える。プロセッサ５１は、コードブック１から１０まで
を用いて符号化した場合の符号長を求める処理以外の処
理を、コードブック１１で符号化した場合の符号長を求
める処理をも含めて行う。メモリ３は、量子化前後のス
ペクトルデータや符号化後のストリームデータや量子化
のためのテーブルを保持する。符号長計算装置５２は、
コードブック１から１０により符号化した場合の符号長
を求める処理を行う。

【００１６】図４１は、符号長計算装置５２の構成を示
すブロック図である。符号長計算装置５２は、４個の入
力レジスタ５３，５４，５５，５６と、第１のビット連
結部５７と、第２のビット連結部５８と、第３のビット
連結部５９と、第１のＲＯＭ６０と、第２のＲＯＭ６１
と、第３のＲＯＭ６２と、３個の出力レジスタ６３，６
４，６５とを備える。４個の入力レジスタ５３，５４，
５５，５６は、プロセッサ５１から送られてくるデータ
の下位５ビットを取り込む。出力レジスタ６３は、３２
ビットのレジスタであり、プロセッサ５１にデータを送
るときは上位１６ビットに「０」をセットする。出力レ
ジスタ６４，６５は、４８ビットのレジスタである。

【００１７】第１のビット連結部５７は、入力レジスタ
５３，５４，５５，５６の下位２ビットを連結した値を
第１のＲＯＭ６０のアドレスとして出力する。入力レジ
スタ５３，５４，５５，５６の値をＡ，Ｂ，Ｃ，Ｄとす
ると、アドレスａｄｄｒｅｓｓは、 ａｄｄｒｅｓｓ＝（Ａ＆０ｘ３）＜＜６｜（Ｂ＆０ｘ
３）＜＜４｜（Ｃ＆０ｘ３） ＜＜２｜（Ｄ＆０ｘ３） となる。第２のビット連結部５８は、入力レジスタ５
３，５４の５ビットを連結した値を第２のＲＯＭ６１の
アドレスとして出力する。入力レジスタ５３，５４の値
をＡ，Ｂとすると、アドレスａｄｄｒｅｓｓは、 ａｄｄｒｅｓｓ＝（Ａ＆０ｘ１ｆ）＜＜５｜（Ｂ＆０ｘ
１ｆ） となる。第３のビット連結部５９は、入力レジスタ５
５，５６の５ビットを連結した値を第３のＲＯＭ６２の
アドレスとして出力する。入力レジスタ５５，５６の値
をＣ，Ｄとすると、アドレスａｄｄｒｅｓｓは、 ａｄｄｒｅｓｓ＝（Ｃ＆０ｘ１ｆ）＜＜５｜（Ｄ＆０ｘ
１ｆ） となる。

【００１８】図４２は、第１のＲＯＭ６０に保持されて
いるデータの一部を示す図である。なお、第１のＲＯＭ
６０に保持されているデータは全部で２５６ワードであ
る。図４２において、左の列のａｄｄｒｅｓｓは、第１
のビット連結部５７から出力されるアドレスであり、右
の列のｄａｔａはハフマンコードブック１，２，３，４
による符号化後の符号長を表す３２ビットのデータであ
る。図４３は、第１のＲＯＭ６０に格納されたデータの
構成を示す図である。

【００１９】図４３において、最上位の８ビットである
ＨＣＢ１は、入力レジスタ５３，５４，５５，５６の値
をハフマンコードブック１でハフマンエンコードした後
の符号長を表している。

【００２０】同様に、以下８ビット毎に、ＨＣＢ２，Ｈ
ＣＢ３，ＨＣＢ４は、それぞれハフマンコードブック
２，３，４でハフマンエンコードした後の符号長を表し
ている。ハフマンコードブック３，４に対応する符号長
にはサイン情報を表すビットの符号長も含まれている。

【００２１】図４４は、第２のＲＯＭ６１に保持されて
いるデータの一部を示す図である。なお、第２のＲＯＭ
６１に保持されているデータは全部で１０２４ワードで
ある。図４４において、左の列のａｄｄｒｅｓｓは、第
２のビット連結部５８から出力されるアドレスであり、
右の列のｄａｔａはハフマンコードブック５，６，７，
８，９，１０による符号化後の符号長を表す４８ビット
のデータである。図４５は、第２のＲＯＭ６１に格納さ
れたデータの構成を示す図である。

【００２２】図４５において、最上位の８ビットである
ＨＣＢ５は、入力レジスタ５３，５４の値をハフマンコ
ードブック５でハフマンエンコードした後の符号長を表
している。

【００２３】同様に、以下８ビット毎に、ＨＣＢ６，Ｈ
ＣＢ７，ＨＣＢ８，ＨＣＢ９，ＨＣＢ１０は、それぞれ
ハフマンコードブック６，７，８，９，１０でハフマン
エンコードした後の符号長を表している。ハフマンコー
ドブック７，８，９，１０に対応する符号長にはサイン
情報を表すビットの符号長も含まれている。第３のＲＯ
Ｍ６２に保持されているデータは、第２のＲＯＭ６１に
保持されているデータと同じものである。

【００２４】次に、従来のＡＡＣの符号化装置の動作に
ついて説明する。図４６は、従来のＡＡＣの符号化装置
の動作を示すフローチャートである。なお、特に記述さ
れている場合以外は、処理はプロセッサ５１により行わ
れる。まず、ステップＳ３０１で、入力されたオーディ
オ信号は、メモリ３に貯えられＭＤＣＴにより周波数分
析されて、時系列のデータから周波数系列のデータに変
換される。次に、ステップＳ３０２で、人間の耳には聞
こえないノイズの量を計算することにより、聴覚モデル
を作成する。そして、ステップＳ３０３で、データを係
数とスケールファクタとに分割し、ステップＳ３０２で
作成した聴覚モデルに基づいてデータ量を削減する。さ
らに、求めたスペクトルデータに対し３／４乗するなど
の処理により量子化を行う。ここでは、スペクトルデー
タの絶対値を求め、その絶対値によりメモリ３内のテー
ブルを引いて、３／４乗した値の絶対値を量子化した値
を求める。

【００２５】データを３／４乗する方法としては、近似
式を用いる方法と、テーブル引きを用いる方法とがあ
る。近似式を用いる方法は、多くの処理を必要とし、通
常の符号化装置では用いられない。テーブル引きを用い
る方法は、予め計算した値を保持しているテーブルを参
照する方法である。この方法では、予め値を計算してい
るので、高速に値を求めることができる。

【００２６】ステップＳ３０４では、サイン符号無しの
量子化後のスペクトルデータから量子化前の符号付きの
スペクトルデータのサイン情報により、サイン符号付き
の量子化後のスペクトルデータを生成する。ステップＳ
３０５では、４個のサイン符号付きの量子化後のスペク
トルデータを符号長計算装置５２の入力レジスタ５３，
５４，５５，５６に入力する。そして、符号長計算装置
５２により、ハフマンコードブック１から４で符号化し
た場合の符号長をまとめた値を出力レジスタ６３に、入
力レジスタ５３，５４に書き込んだ値をハフマンコード
ブック５から１０で符号化した場合の符号長をまとめた
値を出力レジスタ６４に、入力レジスタ５５，５６に書
き込んだ値をハフマンコードブック５から１０で符号化
した場合の符号長をまとめた値を出力レジスタ６５に得
る。

【００２７】ステップＳ３０６では、出力レジスタ６
４，６５の値を合計し、前記４個のサイン符号付きの量
子化後のスペクトルデータを、ハフマンコードブック５
から１０で符号化した場合の符号長を計算する。ステッ
プＳ３０７では、得た値を８ビット毎に分解することに
より、個々の１から１０までのハフマンコードブックで
符号化した符号長を得る。ステップＳ３０８では、ハフ
マンコードブック１１でハフマン符号化した場合の符号
長を求める。ステップＳ３０９では、必要であれば、プ
ロセッサ５１によりエスケープコード分の符号長を求め
る。ステップＳ３１０では、前記４個のスペクトルデー
タの絶対値の最大値を求め、使うことのできるハフマン
コードブックを調べる。

【００２８】ステップＳ３１１では、使うことのできる
ハフマンコードブックの中で、もっとも符号化後の符号
長が短いハフマンコードブックと、そのハフマンコード
ブックで符号化した場合の符号長とを求める。ステップ
Ｓ３１２では、ハフマン符号化した後の符号長が要求さ
れるビット長以下であり、かつ、量子化したノイズが許
容した範囲であるか否かを判断し、条件を満たさない場
合はステップＳ３０３へ戻って量子化からやり直す。条
件を満たす場合はステップＳ３１３に進む。ステップＳ
３１３では、量子化した係数とスケールファクタとに対
しハフマン符号化を行う。ステップＳ３１４では、ビッ
トストリームを生成して、蓄積メディアやインターネッ
トなどの通信路に送り出す。

【００２９】次に、ステップＳ３０５ないしＳ３１０に
おける、符号長計算装置５２、及びプロセッサ５１の動
作について、具体例を用いて説明する。まず、４個のサ
イン符号付きの量子化後スペクトルデータとして、 「１（０ｘ０００００００００００１）」 「−１（０ｘｆｆｆｆｆｆｆｆｆｆｆｆ）」 「１（０ｘ０００００００００００１）」 「０（０ｘ００００００００００００）」 が、符号長計算装置５２に入力される場合について説明
する。

【００３０】図４７は、上記の量子化後のスペクトルデ
ータが符号長計算装置５２に入力された場合の、各レジ
スタや、連結部、あるいはＲＯＭの出力を示した図であ
る。

【００３１】プロセッサ５１は、サイン符号付きの量子
化後スペクトルデータを入力レジスタ５３，５４，５
５，５６に順次書き込む。入力レジスタ５３，５４，５
５，５６には下位５ビットが取り込まれるので、入力レ
ジスタ５３，５４，５５，５６のそれぞれの値は、「０
ｂ００００１」、「０ｂ１１１１１」、「０ｂ００００
１」、「０ｂ０００００」となる。

【００３２】第１のビット連結部５７は、入力レジスタ
５３の下位２ビット「０ｂ０１」と、入力レジスタ５４
の下位２ビット「０ｂ１１」と、入力レジスタ５５の下
位２ビット「０ｂ０１」と、入力レジスタ５６の下位２
ビット「０ｂ００」とを連結した値、「０ｘ７４（０ｂ
０１＿１１＿０１＿００）」を出力する。図４２のテー
ブルより、該当するアドレスに対応するデータは、「０
ｘ０９０７０９０７」であるので、第１のＲＯＭ６０
は、「０ｘ０９０７０９０７」を出力する。よって、出
力レジスタ６３には、「０ｘ０９０７０９０７」が取り
込まれる。

【００３３】第２のビット連結部５８は、入力レジスタ
５３の５ビット「０ｂ００００１」と、入力レジスタ５
４の５ビット「０ｂ１１１１１」とを連結した値、「０
ｘ０３ｆ（０ｂ００００１＿１１１１１）」を出力す
る。図４４のテーブルより、該当するアドレスに対応す
るデータは、「０ｘ０５０４０６０５０６０６」である
ので、第２のＲＯＭ６１は、「０ｘ０５０４０６０５０
６０６」を出力する。よって、出力レジスタ６４には、
「０ｘ０５０４０６０５０６０６」が取り込まれる。

【００３４】第３のビット連結部５９は、入力レジスタ
５５の５ビット「０ｂ００００１」と、入力レジスタ５
６の５ビット「０ｂ０００００」とを連結した値、「０
ｘ０２０（０ｂ００００１＿０００００）」を出力す
る。図４４のテーブルより、該当するアドレスに対応す
るデータは、「０ｘ０４０４０４０５０４０６」である
ので、第３のＲＯＭ６２は、「０ｘ０４０４０４０５０
４０６」を出力する。よって、出力レジスタ６５には、
「０ｘ０４０４０４０５０４０６」が取り込まれる。

【００３５】次に、ステップＳ３０６において、プロセ
ッサ５１は、出力レジスタ６４と出力レジスタ６５との
値を合計し、「０ｘ０９０８０ａ０ａ０ａ０ｃ」を得
る。そして、ステップＳ３０７において、プロセッサ５
１で出力レジスタ６３の値、及び出力レジスタ６４と、
出力レジスタ６５との値の合計を、８ビット毎に分解す
ることにより、ハフマンコードブック１から１０により
符号化した符号長としてそれぞれ「９」、「７」、
「９」、「７」、「９」、「８」、「１０」、「１
０」、「１０」、「１２」を得る。なお、４つの量子化
後スペクトルデータの絶対値の最大値は１であるので、
図３７よりステップＳ３１１では、ハフマンコードブッ
ク１〜１１の中からいずれかを選択できる。

【００３６】次に、４個のサイン符号付きの量子化後ス
ペクトルデータとして、 「４（０ｘ０００００００００００４）」 「−２（０ｘｆｆｆｆｆｆｆｆｆｆｆｅ）」 「０（０ｘ００００００００００００）」 「３（０ｘ０００００００００００３）」 が、符号長計算装置５２に入力される場合について説明
する。

【００３７】図４８は、上記の量子化後のスペクトルデ
ータが符号長計算装置５２に入力された場合の、各レジ
スタや、連結部、あるいはＲＯＭの出力を示した図であ
る。

【００３８】プロセッサ５１は、サイン符号付きの量子
化後スペクトルデータを入力レジスタ５３，５４，５
５，５６に順次書き込む。入力レジスタ５３，５４，５
５，５６には下位５ビットが取り込まれるので、入力レ
ジスタ５３，５４，５５，５６のそれぞれの値は、「０
ｂ００１００」、「０ｂ１１１１０」、「０ｂ００００
０」、「０ｂ０００１１」となる。

【００３９】第１のビット連結部５７は、入力レジスタ
５３の下位２ビット「０ｂ００」と、入力レジスタ５４
の下位２ビット「０ｂ１０」と、入力レジスタ５５の下
位２ビット「０ｂ００」と、入力レジスタ５６の下位２
ビット「０ｂ１１」とを連結した値、「０ｘ２３（０ｂ
００＿１０＿００＿１１）」を出力する。図４２のテー
ブルより、該当するアドレスに対応するデータは、「０
ｘ０００００ｃ０ａ」であるので、第１のＲＯＭ６０
は、「０ｘ０００００ｃ０ａ」を出力する。よって、出
力レジスタ６３には、「０ｘ０００００ｃ０ａ」が取り
込まれる。

【００４０】第２のビット連結部５８は、入力レジスタ
５３の５ビット「０ｂ００１００」と、入力レジスタ５
４の５ビット「０ｂ１１１１０」とを連結した値、「０
ｘ０９ｅ（０ｂ００１００＿１１１１０）」を出力す
る。図４４のテーブルより、該当するアドレスに対応す
るデータは、「０ｘ０ｃ０９０ｂ０８０ｂ０８」である
ので、第２のＲＯＭ６１は、「０ｘ０ｃ０９０ｂ０８０
ｂ０８」を出力する。よって、出力レジスタ６４には、
「０ｘ０ｃ０９０ｂ０８０ｂ０８」が取り込まれる。

【００４１】第３のビット連結部５９は、入力レジスタ
５５の５ビット「０ｂ０００００」と、入力レジスタ５
６の５ビット「０ｂ０００１１」とを連結した値、「０
ｘ００３（０ｂ０００００＿０００１１）」を出力す
る。図４４のテーブルより、該当するアドレスに対応す
るデータは、「０ｘ０８０７０８０７０９０７」である
ので、第３のＲＯＭ６２は、「０ｘ０８０７０８０７０
９０７」を出力する。よって、出力レジスタ６５には、
「０ｘ０８０７０８０７０９０７」が取り込まれる。

【００４２】次に、ステップＳ３０６において、プロセ
ッサ５１は、出力レジスタ６４と出力レジスタ６５との
値を合計し、「０ｘ１４１０１３０ｆ１４０ｆ」を得
る。そして、ステップＳ３０７において、プロセッサ５
１で出力レジスタ６３の値、及び出力レジスタ６４と，
出力レジスタ６５との値の合計を８ビット毎に分解する
ことにより、ハフマンコードブック１から１０により符
号化した符号長としてそれぞれ「０」、「０」、「１
２」、「１０」、「２０」、「１６」、「１９」、「１
５」、「２０」、「１５」を得る。なお、４つの量子化
後スペクトルデータの絶対値の最大値は４であるので、
図３７よりステップＳ３１１では、ハフマンコードブッ
ク５〜１１の中からいずれかを選択できる。

【００４３】

【発明が解決しようとする課題】従来の符号長計算装置
は、入力データとして符号付きの値を必要とする。しか
し、通常の量子化では符号無しの絶対値の値を出力する
ので、符号付きの量子化後の値をプロセッサで計算する
必要があり、また、コードブック１１で符号化する場合
の符号長も、プロセッサで求める必要があるため、プロ
セッサの処理負担が増大するという問題点があった。ま
た、ＲＯＭの容量も合計で、１０６，４９６ビットと多
大な量を必要とする問題点があった。さらに、データ幅
として４８ビットを扱う必要があり、通常使われない４
８ビットプロセッサを使用する必要があった。本発明
は、上記問題点を解決するためになされたものであり、
プロセッサにおける処理負担を軽減することができ、ま
た、ＲＯＭの容量を減少することができ、さらに、汎用
されているプロセッサによって演算可能な符号長計算装
置、及び符号化装置を提供することを目的とする。

【００４４】

【課題を解決するための手段】上記目的を達成するた
め、本発明による符号長計算装置は、Ａ個のデータ（Ａ
は２以上の整数）を組み合わせてインデックスを生成
し、前記インデックスをＬ個のコードブック（Ｌは、１
以上の整数）によりハフマン符号化した符号化後の符号
長を計算する符号長計算装置であって、前記Ａ個のデー
タの絶対値と、前記Ａ個のデータのサイン情報とを含む
データが入力されると、該データに対応したアドレスを
生成するアドレス生成手段と、前記Ｌ個のコードブック
の内、Ｈ個のコードブック（Ｈは、Ｌ以下の整数）によ
り前記Ａ個のデータをハフマン符号化した符号化後の符
号長を、前記アドレス生成手段が生成するアドレスに対
応した領域に保持するテーブル記憶手段とを備えたこと
を特徴とするものである。

【００４５】また、本発明による符号長計算装置は、請
求項１に記載の符号長計算装置において、前記テーブル
記憶手段は、前記Ｈ個のコードブックが前記Ａ個のデー
タの絶対値情報のみを符号化するアンサインドコードブ
ックの場合は、前記Ａ個のデータを前記ハフマン符号化
した符号化後の符号長にサイン情報のために必要なビッ
ト数を予め加算した値を、前記アドレス生成手段が生成
するアドレスに対応した領域に保持し、前記Ｈ個のコー
ドブックが前記Ａ個のデータの符号を含めた情報を符号
化するサインドコードブックの場合は、前記Ａ個のデー
タを前記ハフマン符号化した符号化後の符号長を、前記
アドレス生成手段が生成するアドレスに対応した領域に
保持するものであることを特徴とするものである。

【００４６】また、本発明による符号長計算装置は、請
求項１または２に記載の符号長計算装置において、前記
アドレス生成手段と、前記テーブル記憶手段とを複数備
えたことを特徴とするものである。

【００４７】また、本発明による符号長計算装置は、請
求項１ないし３のいずれか一つに記載の符号長計算装置
において、前記アドレス生成手段を経由せず、前記テー
ブル記憶手段にアドレスを入力する経路を備えたことを
特徴とするものである。

【００４８】また、本発明による符号長計算装置は、請
求項１ないし４のいずれか一つに記載の符号長計算装置
において、前記Ｌ個のコードブックは、ＭＰＥＧ２−Ａ
ＡＣ規格で定義されているスペクトルデータをハフマン
符号化するための１１個のハフマンコードブックである
ことを特徴とするものである。

【００４９】また、本発明による符号長計算装置は、請
求項５に記載の符号長計算装置において、関数ａｂｓ
（ｘ）を、ｘの絶対値を返す関数とし、関数ｎｏｎｚ
（ｗ，ｘ，ｙ，ｚ）を、ｗ，ｘ，ｙ，ｚの中で値が０で
ないものの個数を返す関数とし、関数Ｆ１（ｗ，ｘ，
ｙ，ｚ）を、Ｆ１（ｗ，ｘ，ｙ，ｚ）＝２７＊（ｗ＋
１）＋９＊（ｘ＋１）＋３＊（ｙ＋１）＋（ｚ＋１）と
し、式中ｗ，ｘ，ｙ，ｚの絶対値変域は１以下であり、
関数Ｆ２（ｗ，ｘ，ｙ，ｚ）を、Ｆ２（ｗ，ｘ，ｙ，
ｚ）＝２７＊ａｂｓ（ｗ）＋９＊ａｂｓ（ｘ）＋３＊ａ
ｂｓ（ｙ）＋ａｂｓ（ｚ）とし、式中ｗ，ｘ，ｙ，ｚの
絶対値変域は２以下であり、関数Ｔ１（ｉｎｄｅｘ）
を、ＭＰＥＧ２−ＡＡＣ規格のハフマンコードブック１
におけるｉｎｄｅｘに対する符号長を返す関数とし、関
数Ｔ２（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格のハ
フマンコードブック２におけるｉｎｄｅｘに対する符号
長を返す関数とし、関数Ｔ３（ｉｎｄｅｘ）を、ＭＰＥ
Ｇ２−ＡＡＣ規格のハフマンコードブック３におけるｉ
ｎｄｅｘに対する符号長を返す関数とし、関数Ｔ４（ｉ
ｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格のハフマンコー
ドブック４におけるｉｎｄｅｘに対する符号長を返す関
数とし、ａを整数とし、前記ａの絶対値の下位２ビット
をａｂｓ＿ａとし、前記ａのサイン情報を表すビットを
ｓｉｇ＿ａとし、ｓｉｇ＿ａが正のサイン情報を表すと
きはｓｉｇ＿ａ＝ＰＬＵＳとし、負のサイン情報を表す
ときはｓｉｇ＿ａ＝ＭＩＮＵＳとし、α、β、γ、δを
それぞれ値が異なる２ビットの値とし、関数Ｇ（ａｂｓ
＿ａ，ｓｉｇ＿ａ）を、ａｂｓ＿ａが２のときαを返
し、ａｂｓ＿ａが１かつｓｉｇ＿ａがＰＬＵＳのときβ
を返し、ａｂｓ＿ａが０のときγを返し、ａｂｓ＿ａが
１かつｓｉｇ＿ａがＭＩＮＵＳのときδを返し、それ以
外の場合は任意の２ビットの値を返す関数としたとき、
前記符号長計算装置の有する１つのアドレス生成手段
は、４個のデータａ，ｂ，ｃ，ｄの下位２ビットの絶対
値ａｂｓ＿ａ，ａｂｓ＿ｂ，ａｂｓ＿ｃ，ａｂｓ＿ｄ
と、前記４個のデータのサイン情報を表す値ｓｉｇ＿
ａ，ｓｉｇ＿ｂ，ｓｉｇ＿ｃ，ｓｉｇ＿ｄとが入力され
たときに、Ｇ（ａｂｓ＿ａ，ｓｉｇ＿ａ）と、Ｇ（ａｂ
ｓ＿ｂ，ｓｉｇ＿ｂ）と、Ｇ（ａｂｓ＿ｃ，ｓｉｇ＿
ｃ）と、Ｇ（ａｂｓ＿ｄ，ｓｉｇ＿ｄ）とがそれぞれ返
す値をビット連結した値Ｉをアドレスとして出力するも
のであり、前記符号長計算装置の有する１つのテーブル
記憶手段は、前記値Ｉが指し示す領域に、Ｔ１（Ｆ１
（ａ，ｂ，ｃ，ｄ））の値Ｎ１と、Ｔ２（Ｆ１（ａ，
ｂ，ｃ，ｄ））の値Ｎ２と、Ｔ３（Ｆ２（ａ，ｂ，ｃ，
ｄ））＋ｎｏｎｚ（ａ，ｂ，ｃ，ｄ）の値Ｎ３と、Ｔ４
（Ｆ２（ａ，ｂ，ｃ，ｄ））＋ｎｏｎｚ（ａ，ｂ，ｃ，
ｄ）の値Ｎ４とを保持するものであることを特徴とする
ものである。

【００５０】また、本発明による符号長計算装置は、請
求項６に記載の符号長計算装置において、前記関数Ｇ
（ａｂｓ＿ａ，ｓｉｇ＿ａ）は、ａｂｓ＿ａが２のとき
０を返し、ａｂｓ＿ａが１かつｓｉｇ＿ａがＰＬＵＳの
とき３を返し、ａｂｓ＿ａが０のとき２を返し、ａｂｓ
＿ａが１かつｓｉｇ＿ａがＭＩＮＵＳのとき１を返し、
ａｂｓ＿ａが３のとき１を返すものであることを特徴と
するものである。

【００５１】また、本発明による符号長計算装置は、請
求項６または７に記載の符号長計算装置において、前記
テーブル記憶手段は、１アドレス当たり１７ビット以上
のデータを記憶するものであり、さらに、前記テーブル
記憶手段から出力された値を、前記Ｎ１と、前記Ｎ２
と、前記Ｎ３と、前記Ｎ４とに分割するビット分割手段
を備えたことを特徴とするものである。

【００５２】また、本発明による符号長計算装置は、請
求項８に記載の符号長計算装置において、前記ビット分
割手段は、前記Ｎ１と前記Ｎ２との間に１ビット以上の
０を挿入し、前記Ｎ３と前記Ｎ４との間に１ビット以上
の０を挿入し、前記Ｎ１と前記Ｎ２とを一組として出力
し、前記Ｎ３と前記Ｎ４とを一組として出力するもので
あることを特徴とするものである。

【００５３】また、本発明による符号長計算装置は、請
求項５ないし９のいずれか一つに記載の符号長計算装置
において、関数Ｆ３（ｙ，ｚ）を、Ｆ３（ｙ，ｚ）＝９
＊（ｙ＋４）＋（ｚ＋４）とし、式中ｙ，ｚの絶対値変
域は４以下であり、関数Ｔ５（ｉｎｄｅｘ）を、ＭＰＥ
Ｇ２−ＡＡＣ規格のハフマンコードブック５におけるｉ
ｎｄｅｘに対する符号長を返す関数とし、関数Ｔ６（ｉ
ｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格のハフマンコー
ドブック６におけるｉｎｄｅｘに対する符号長を返す関
数したとき、前記符号長計算装置の有する少なくとも１
つのアドレス生成手段は、２個のデータａ，ｂの絶対値
ａｂｓ＿ａ，ａｂｓ＿ｂと、前記２個のデータのサイン
情報を表す値ｓｉｇ＿ａ，ｓｉｇ＿ｂとが入力されたと
き、前記ｓｉｇ＿ａ、ａｂｓ＿ａ、ｓｉｇ＿ｂ、ａｂｓ
＿ｂから生成した値Ｊをアドレスとして出力するもので
あり、前記符号長計算装置の有する少なくとも１つのテ
ーブル記憶手段は、前記値Ｊが指し示す領域に、Ｔ５
（Ｆ３（ａ，ｂ））の値Ｎ５と、Ｔ６（Ｆ３（ａ，
ｂ））の値Ｎ６とを保持するものであることを特徴とす
るものである。

【００５４】また、本発明による符号長計算装置は、請
求項１０に記載の符号長計算装置において、前記テーブ
ル記憶手段は、１アドレス当たり８ビット以上のデータ
を記憶するものであり、さらに、前記テーブル記憶手段
から出力された値を、前記Ｎ５と、前記Ｎ６とに分割
し、前記Ｎ５と、前記Ｎ６との間に１ビット以上の０を
挿入するビット分割手段を備えたことを特徴とするもの
である。

【００５５】また、本発明による符号長計算装置は、請
求項５ないし１１のいずれか一つに記載の符号長計算装
置において、関数ａｂｓ（ｘ）を、ｘの絶対値を返す関
数とし、関数ｎｏｎｚ（ｙ、ｚ）をｙ、ｚの中で値が０
でないものの個数を返す関数とし、関数Ｆ４（ｙ、ｚ）
を、Ｆ４（ｙ、ｚ）＝８＊ａｂｓ（ｙ）＋ａｂｓ（ｚ）
とし、式中ｙ，ｚの絶対値変域は７以下であり、関数Ｆ
５（ｙ、ｚ）を、Ｆ５（ｙ、ｚ）＝１３＊ａｂｓ（ｙ）
＋ａｂｓ（ｚ）とし、式中ｙ，ｚの絶対値変域は１２以
下であり、関数Ｆ６（ｙ、ｚ）を、Ｆ６（ｙ、ｚ）＝１
７＊ａｂｓ（ｙ）＋ａｂｓ（ｚ）とし、式中ｙ，ｚの絶
対値変域は１６以下であり、関数Ｔ７（ｉｎｄｅｘ）
を、ＭＰＥＧ２−ＡＡＣ規格のハフマンコードブック７
におけるｉｎｄｅｘに対する符号長を返す関数とし、関
数Ｔ８（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格のハ
フマンコードブック８におけるｉｎｄｅｘに対する符号
長を返す関数とし、関数Ｔ９（ｉｎｄｅｘ）を、ＭＰＥ
Ｇ２−ＡＡＣ規格のハフマンコードブック９におけるｉ
ｎｄｅｘに対する符号長を返す関数とし、関数Ｔ１０
（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格のハフマン
コードブック１０におけるｉｎｄｅｘに対する符号長を
返す関数とし、関数Ｔ１１（ｉｎｄｅｘ）を、ＭＰＥＧ
２−ＡＡＣ規格のハフマンコードブック１１におけるｉ
ｎｄｅｘに対する符号長を返す関数としたとき、前記符
号長計算装置の有する少なくとも１つのアドレス生成手
段は、２個のデータａ，ｂの絶対値ａｂｓ＿ａ，ａｂｓ
＿ｂが入力されたとき、前記ａｂｓ＿ａ，ａｂｓ＿ｂか
ら生成した値Ｋをアドレスとして出力するものであり、
前記符号長計算装置の有する少なくとも１つのテーブル
記憶手段は、前記値Ｋが指し示す領域に、Ｔ７（Ｆ４
（ａ，ｂ））＋ｎｏｎｚ（ａ，ｂ）の値Ｎ７と、Ｔ８
（Ｆ４（ａ，ｂ））＋ｎｏｎｚ（ａ，ｂ）の値Ｎ８と、
Ｔ９（Ｆ５（ａ，ｂ））＋ｎｏｎｚ（ａ，ｂ）の値Ｎ９
と、Ｔ１０（Ｆ５（ａ，ｂ））＋ｎｏｎｚ（ａ，ｂ）の
値Ｎ１０と、Ｔ１１（Ｆ６（ａ，ｂ））＋ｎｏｎｚ
（ａ，ｂ）の値Ｎ１１とを保持するものであることを特
徴とするものである。

【００５６】また、本発明による符号長計算装置は、請
求項１２に記載の符号長計算装置において、前記テーブ
ル記憶手段は、１アドレス当たり２１ビット以上のデー
タを記憶するものであり、さらに、前記テーブル記憶手
段から出力された値を、前記Ｎ７と、前記Ｎ８と、前記
Ｎ９と、前記Ｎ１０と、前記Ｎ１１とに分割するビット
分割手段を備えたことを特徴とするものである。

【００５７】また、本発明による符号長計算装置は、請
求項１３に記載の符号長計算装置において、前記ビット
分割手段は、前記Ｎ７と前記Ｎ８との間に１ビット以上
の０を挿入し、前記Ｎ９と前記Ｎ１０との間に１ビット
以上の０を挿入し、前記Ｎ７と前記Ｎ８とを一組として
出力し、前記Ｎ９と前記Ｎ１０とを一組として出力し、
前記Ｎ１１を一組として出力するものであることを特徴
とするものである。

【００５８】また、本発明による符号長計算装置は、請
求項１０ないし１４のいずれか一つに記載の符号長計算
装置において、４個のデータａ，ｂ，ｃ，ｄの絶対値ａ
ｂｓ＿ａ，ａｂｓ＿ｂ、ａｂｓ＿ｃ，ａｂｓ＿ｄと、前
記４個のデータのサイン情報を表す値ｓｉｇ＿ａ，ｓｉ
ｇ＿ｂ，ｓｉｇ＿ｃ，ｓｉｇ＿ｄとが前記符号長計算装
置に入力されたとき、前記ａｂｓ＿ａ，ａｂｓ＿ｂ，ｓ
ｉｇ＿ａ，ｓｉｇ＿ｂを前記アドレス生成手段に入力し
た後に、前記ａｂｓ＿ｃ，ａｂｓ＿ｄ，ｓｉｇ＿ｃ，ｓ
ｉｇ＿ｄを前記アドレス生成手段に入力する制御信号を
生成する制御手段を備えたことを特徴とするものであ
る。

【００５９】また、本発明による符号長計算装置は、４
個のデータを４個組み合わせて、あるいは２個ずつ組み
合わせてインデックスを生成し、前記インデックスを１
１個のハフマンコードブックによりハフマン符号化した
符号化後の符号長を計算する符号長計算装置であって、
前記４個のデータの絶対値と、前記４個のデータのサイ
ン情報とを含むデータが入力されると、該データに対応
したアドレスを生成する第１のアドレス生成手段と、前
記４個のデータを前記ハフマンコードブック１ないし４
によりハフマン符号化した符号化後の符号長を、前記第
１のアドレス生成手段が生成するアドレスに対応した領
域に保持する第１のテーブル記憶手段と、前記４個のデ
ータのうち、２個のデータの絶対値と、該２個のデータ
のサイン情報とを含むデータが入力されると、該データ
に対応したアドレスを生成する第２のアドレス生成手段
と、前記第２のアドレス生成手段に入力された前記２個
のデータを前記ハフマンコードブック５、及び６により
ハフマン符号化した符号化後の符号長を、前記第２のア
ドレス生成手段が生成するアドレスに対応した領域に保
持する第２のテーブル記憶手段と、前記４個のデータの
うち、２個のデータの絶対値が入力されると、該データ
に対応したアドレスを生成する第３のアドレス生成手段
と、前記第３のアドレス生成手段に入力された前記２個
のデータを前記ハフマンコードブック７ないし１１によ
りハフマン符号化した符号化後の符号長を、前記第３の
アドレス生成手段が生成するアドレスに対応した領域に
保持する第３のテーブル記憶手段と、前記４個のデータ
のうち、前記第２のアドレス生成手段に入力されなかっ
た２個のデータの絶対値と、該２個のデータのサイン情
報とを含むデータが入力されると、該データに対応した
アドレスを生成する第４のアドレス生成手段と、前記第
４のアドレス生成手段に入力された前記２個のデータを
前記ハフマンコードブック５、及び６によりハフマン符
号化した符号化後の符号長を、前記第４のアドレス生成
手段が生成するアドレスに対応した領域に保持する第４
のテーブル記憶手段と、前記４個のデータのうち、前記
第３のアドレス生成手段に入力されなかった２個のデー
タの絶対値が入力されると、該データに対応したアドレ
スを生成する第５のアドレス生成手段と、前記第５のア
ドレス生成手段に入力された前記２個のデータを前記ハ
フマンコードブック７ないし１１によりハフマン符号化
した符号化後の符号長を、前記第５のアドレス生成手段
が生成するアドレスに対応した領域に保持する第５のテ
ーブル記憶手段とを備えたことを特徴とするものであ
る。

【００６０】また、本発明による符号長計算装置は、４
個のデータを４個組み合わせて、あるいは２個ずつ組み
合わせてインデックスを生成し、前記インデックスを１
１個のハフマンコードブックによりハフマン符号化した
符号化後の符号長を計算する符号長計算装置であって、
前記４個のデータの絶対値と、前記４個のデータのサイ
ン情報とを含むデータが入力されると、該データに対応
したアドレスを生成する第１のアドレス生成手段と、前
記４個のデータを前記ハフマンコードブック１ないし４
によりハフマン符号化した符号化後の符号長を、前記第
１のアドレス生成手段が生成するアドレスに対応した領
域に保持する第１のテーブル記憶手段と、前記４個のデ
ータのうち、２個のデータの絶対値と、該２個のデータ
のサイン情報とを含むデータが入力されると、該データ
に対応したアドレスを生成する第２のアドレス生成手段
と、前記第２のアドレス生成手段に入力された前記２個
のデータを前記ハフマンコードブック５、及び６により
ハフマン符号化した符号化後の符号長を、前記第２のア
ドレス生成手段が生成するアドレスに対応した領域に保
持する第２のテーブル記憶手段と、前記４個のデータの
うち、２個のデータの絶対値が入力されると、該データ
に対応したアドレスを生成する第３のアドレス生成手段
と、前記第３のアドレス生成手段に入力された前記２個
のデータを前記ハフマンコードブック７ないし１１によ
りハフマン符号化した符号化後の符号長を、前記第３の
アドレス生成手段が生成するアドレスに対応した領域に
保持する第３のテーブル記憶手段と、前記４個のデータ
のうち、２個のデータの絶対値及び該２個のデータのサ
イン情報を含んだデータと、他の２個のデータの絶対値
及び該２個のデータのサイン情報を含んだデータとを切
り替えて前記第２のアドレス生成手段へ出力するセレク
タと、前記４個のデータのうち、２個のデータの絶対値
と、他の２個のデータの絶対値とを切り替えて前記第３
のアドレス生成手段へ出力するセレクタと、上記セレク
タを制御する制御部とを備えたことを特徴とするもので
ある。

【００６１】また、本発明による符号長計算装置は、請
求項１７に記載の符号長計算装置において、前記第１の
テーブル記憶手段は、１７ビット以上のデータを保持す
るものであり、前記第２のテーブル記憶手段は、８ビッ
ト以上のデータを保持するものであり、前記第３のテー
ブル記憶手段は、２１ビット以上のデータを保持するも
のであり、さらに、前記第１のテーブル記憶手段の出力
を、前記ハフマンコードブック１ないし４における符号
化の符号長ごとに分割するビット分割部と、前記第２の
テーブル記憶手段の出力を、前記ハフマンコードブック
５、及び６における符号化の符号長ごとに分割するビッ
ト分割部と、前記第３のテーブル記憶手段の出力を、前
記ハフマンコードブック７ないし１１における符号化の
符号長ごとに分割するビット分割部とを備えたことを特
徴とするものである。

【００６２】また、本発明による符号長計算装置は、請
求項１６ないし１８のいずれか一つに記載の符号長計算
装置において、前記アドレス生成手段を経由せず、前記
テーブル記憶手段にアドレスを入力できる経路を備えた
ことを特徴とするものである。

【００６３】また、本発明による符号化装置は、請求項
１ないし１９のいずれか一つに記載の符号長計算装置を
備えたことを特徴とするものである。

【００６４】

【発明の実施の形態】以下、本発明の好ましい実施の形
態について図面を参照しながら説明する。なお、数の表
記として、２進数で表すときは数の前に「０ｂ」、１６
進数で表すときは数の前に「０ｘ」を付けるものとす
る。何も付いていない数表記は１０進数であるとする。
例えば、１０進数での「１０」は、５ビットの２進数表
記では「０ｂ０１０１０」であり、１６進数表記では
「０ｘ０ａ」である。また、１０進数での「−１」は、
５ビットの２進数表記では「０ｂ１１１１１」である。
また、判別しやすいように数の間に「＿」を入れること
ができるものとする。つまり、「０ｘ７４」は、「０ｂ
０１１１０１００」、あるいは「０ｂ０１１１＿０１０
０」と書くことができるとする。また、ビット演算をす
るときの演算子として、「＆」をビット毎の論理積、
「｜」をビット毎の論理和、「＜＜」を左シフトと定義
する。

【００６５】（実施の形態１）図１は、本発明の実施の
形態１による符号長計算装置を備えたＡＡＣの符号化装
置の構成を示すブロック図である。本実施の形態１の符
号化装置は、４０ビットのデータバスを備えるプロセッ
サ１と、ハフマン符号化後の符号長の値を計算する符号
長計算装置２ａと、データを保持するメモリ３とを備え
る。プロセッサ１は、ハフマンコードブック１から１１
までを用いて符号化した場合の符号長を求める処理以外
の処理を行う。絶対値が１６以上の場合のエスケープコ
ード分の符号長の計算もプロセッサ１で行う。符号長計
算装置２ａは、コードブック１から１１により符号化し
た場合の符号長を求める処理を行う。メモリ３は、量子
化前後のスペクトルデータや符号化後のストリームデー
タや量子化のためのテーブルを保持する。

【００６６】次に、本実施の形態１による符号長計算装
置２ａについて図２を用いて説明する。図２は、本実施
の形態１による符号長計算装置２ａの構成を示すブロッ
ク図である。符号長計算装置２ａは、４個の絶対値入力
レジスタ４，５，６，７と、４個のサイン符号入力レジ
スタ８，９，１０，１１と、５個の出力レジスタ１２，
１３，１４，１５，１６と、第１から第５までのアドレ
ス生成部１７，１８，１９，２０，２１と、第１から第
５までのＲＯＭ２２，２３，２４，２５，２６とを備え
る。

【００６７】４個の絶対値入力レジスタ４，５，６，７
と４個のサイン符号入力レジスタ８，９，１０，１１と
は、それぞれ、絶対値入力レジスタ４とサイン符号入力
レジスタ８、絶対値入力レジスタ５とサイン符号入力レ
ジスタ９、絶対値入力レジスタ６とサイン符号入力レジ
スタ１０、絶対値入力レジスタ７とサイン符号入力レジ
スタ１１が組みになっている。

【００６８】４個の絶対値入力レジスタ４，５，６，７
は、５ビットのレジスタであり、プロセッサから送られ
てくるデータの下位５ビットを取り込む。サイン符号入
力レジスタ８，９，１０，１１は、プロセッサ１から送
られてくるデータのサイン符号のビットである最上位ビ
ットを取り込む。

【００６９】出力レジスタ１２は、３２ビットのレジス
タである。出力レジスタ１３，１５は、１６ビットのレ
ジスタである。出力レジスタ１４，１６は、４０ビット
のレジスタである。なお、プロセッサ１は、出力レジス
タ１２，１３，１４，１５，１６の値を読むことができ
る。

【００７０】第１のアドレス生成部１７は、絶対値入力
レジスタ４，５，６，７のそれぞれの下位２ビットと、
サイン符号入力レジスタ８，９，１０，１１の値とを取
り込み、第１のＲＯＭ２２のアドレスを生成する。

【００７１】図３は、第１のアドレス生成部１７の構成
を示すブロック図である。第１のアドレス生成部１７
は、４個のビット変換部２７，２８，２９，３０と、ビ
ット連結部３１とから構成される。ビット変換部２７，
２８，２９，３０は、それぞれ組みになっている絶対値
入力レジスタの値とサイン符号入力レジスタの値とを取
り込み、変換した２ビットの値をビット連結部３１に出
力する。

【００７２】図４は、ビット変換部２７の構成を示す図
である。なお、他のビット変換部２８，２９，３０も同
様の構成である。ビット変換部２７は、ＮＡＮＤゲート
素子２０１と、ＸＮＯＲゲート素子２０２とから構成さ
れる。

【００７３】図５は、ビット変換部２７，２８，２９，
３０の真理値表を示す図である。ビット変換部２７，２
８，２９，３０に入力される絶対値入力レジスタの下位
２ビットのうち下位ビットを第０ビット目（絶対値入力
レジスタ［０］）、上位ビットを第１ビット目（絶対値
入力レジスタ［１］）、同様に出力されるアドレスのう
ち下位ビットを第０ビット目（アドレス［０］）、上位
ビットを第１ビット目（アドレス［１］）としたときの
ビット変換部２７，２８，２９，３０の入力と出力とを
示したものが、図５の真理値表である。ビット変換部２
７，２８，２９，３０の出力値をそれぞれ、Ｗ，Ｘ，
Ｙ，Ｚとすると、ビット連結部３１が出力する第１のＲ
ＯＭ２２のアドレスａｄｄｒｅｓｓは、 ａｄｄｒｅｓｓ＝Ｗ＜＜６｜Ｘ＜＜４｜Ｙ＜＜２｜Ｚ で与えられる。

【００７４】第１のＲＯＭ２２に保持されているデータ
は、従来の符号長計算装置の第１のＲＯＭ６０に保持さ
れている図４２のデータと同じものであるので、ここで
は説明を省略する。第２のアドレス生成部１８は、絶対
値入力レジスタ４，５のそれぞれの下位３ビットと、サ
イン符号入力レジスタ８，９の値とを連結して、第２の
ＲＯＭ２３のアドレスを生成する。絶対値入力レジスタ
４，５のそれぞれの下位３ビットの値をＡ，Ｂとし、サ
イン符号入力レジスタ８，９のそれぞれの値をＥ，Ｆと
すると、第２のアドレス生成部１８が出力する第２のＲ
ＯＭ２３のアドレスａｄｄｒｅｓｓは、 ａｄｄｒｅｓｓ＝Ｅ＜＜７｜（Ａ＜＜４）｜（Ｆ＜＜
３）｜Ｂ で与えられる。

【００７５】図６は、第２のＲＯＭ２３に保持されてい
るデータの一部を示す図である。なお、第２のＲＯＭ２
３に保持されているデータは全部で２５６ワードであ
る。図６において、左の列のａｄｄｒｅｓｓは、第２の
アドレス生成部１８から出力されるアドレスであり、右
の列のｄａｔａはハフマンコードブック５，６による符
号化後の符号長を表す１６ビットのデータである。

【００７６】図７は、第２のＲＯＭ２３に格納されたデ
ータの構成を示す図である。図７において、上位の８ビ
ットであるＨＣＢ５は、Ｅ＝０のときＡ，あるいはＥ＝
１のとき−Ａである値と、Ｆ＝０のときＢ，あるいはＦ
＝１のとき−Ｂである値とをハフマンコードブック５で
ハフマンエンコードした後の符号長である。なお、量子
化前はゼロでない負の値であったが、量子化により値が
ゼロになる場合がある。そこで、Ｅ＝１，Ａ＝０に対応
するアドレスにはＥ＝０，Ａ＝０である値をハフマンエ
ンコードした後の符号長をセットする。また、同様にＦ
＝１，Ｂ＝０に対応するアドレスにはＦ＝０，Ｂ＝０で
ある値をハフマンエンコードした後の符号長をセットす
る。

【００７７】下位８ビットであるＨＣＢ６は、ＨＣＢ５
の場合と同様にハフマンコードブック６でハフマンエン
コードした後の符号長である。第３のアドレス生成部１
９は、絶対値入力レジスタ４，５のそれぞれの下位５ビ
ットを取り込み、特定の計算を行って、第３のＲＯＭ２
４のアドレスを生成する。絶対値入力レジスタ４，５の
それぞれの値をＡ，Ｂとすると、第３のアドレス生成部
１９が出力する第３のＲＯＭ２４のアドレスａｄｄｒｅ
ｓｓは、ａｄｄｒｅｓｓ＝Ａ＊１７＋Ｂで与えられる。

【００７８】図８は、第３のＲＯＭ２４に保持されてい
るデータの一部を示す図である。なお、第３のＲＯＭ２
４に保持されているデータは全部で３８４ワードであ
る。図８において、左の列のａｄｄｒｅｓｓは、第３の
アドレス生成部１９から出力されるアドレスであり、右
の列のｄａｔａはハフマンコードブック７，８，９，１
０，１１による符号化後の符号長を表す４０ビットのデ
ータである。

【００７９】図９は、第３のＲＯＭ２４に格納されたデ
ータの構成を示す図である。図９において、最上位の８
ビットであるＨＣＢ７は、絶対値入力レジスタ４，５の
値をハフマンコードブック７でハフマンエンコードした
後の符号長を表している。同様に、以下８ビット毎に、
ＨＣＢ８，ＨＣＢ９，ＨＣＢ１０，ＨＣＢ１１は、それ
ぞれハフマンコードブック８，９，１０，１１でハフマ
ンエンコードした後の符号長を表している。この符号長
は、サイン情報を示すビットも含めた長さになってい
る。

【００８０】第４のアドレス生成部２０は、第２のアド
レス生成部１８と入力されるレジスタが違うだけで機能
的に同じものである。絶対値入力レジスタ４，５を、そ
れぞれ絶対値入力レジスタ６，７に、サイン符号入力レ
ジスタ８，９を、それぞれサイン符号入力レジスタ１
０，１１に変えたものである。第４のＲＯＭ２５に格納
されているデータは、第２のＲＯＭ２３に格納されてい
るデータと同じものである。

【００８１】第５のアドレス生成部２１は、第３のアド
レス生成部１９と入力されるレジスタが違うだけで機能
的に同じものである。絶対値入力レジスタ４，５を、そ
れぞれ絶対値入力レジスタ６，７に変えたものである。
第５のＲＯＭ２６に格納されているデータは、第３のＲ
ＯＭ２４に格納されているデータと同じものである。

【００８２】次に、本実施の形態１によるＡＡＣの符号
化装置の動作について説明する。図１０は、本実施の形
態１によるＡＡＣの符号化装置の動作を示すフローチャ
ートである。なお、特に記述されている場合以外は、処
理はプロセッサ１により行われる。

【００８３】まず、ステップＳ１０１において、入力さ
れたオーディオ信号は、メモリ３に貯えられ、ＭＤＣＴ
により周波数分析されて、時系列のデータから周波数系
列のデータに変換される。次に、ステップＳ１０２にお
いて、人間の耳に聞こえないノイズの量を計算すること
により、聴覚モデルを作成する。そして、ステップＳ１
０３において、データを係数とスケールファクタとに分
割し、ステップＳ１０２で作成した聴覚モデルに基づい
てデータ量を削減する。さらに、求めたスペクトルデー
タに対し３／４乗するなどの処理により量子化を行う。
ここでは、スペクトルデータの絶対値を求め、その絶対
値によりメモリ３内のテーブルを引いて、３／４乗した
値の絶対値を量子化した値を求める。

【００８４】ステップＳ１０４では、４個の量子化後の
スペクトルデータの絶対値を符号長計算装置２ａの絶対
値入力レジスタ４，５，６，７に入力する。入力する絶
対値が１６以上の場合は１６を入力する。また、入力す
るスペクトルデータの絶対値に対応する量子化前のスペ
クトルデータの値を符号長計算装置２ａのサイン符号入
力レジスタ８，９，１０，１１に入力する。サイン符号
入力レジスタ８，９，１０，１１は入力されたデータの
サイン符号である最上位ビットのみを取り込むので、サ
イン符号入力レジスタ８，９，１０，１１には、量子化
前のスペクトルデータのサイン符号が取り込まれる。そ
して、符号長計算装置２ａにより、ハフマンコードブッ
ク１〜４で符号化した場合の符号長をまとめた値を出力
レジスタ１２に、絶対値入力レジスタ４，５に書き込ん
だ値をハフマンコードブック５、６で符号化した場合の
符号長をまとめた値を出力レジスタ１３に、絶対値入力
レジスタ６，７に書き込んだ値をハフマンコードブック
５，６で符号化した場合の符号長をまとめた値を出力レ
ジスタ１５に、絶対値入力レジスタ４，５に書き込んだ
値をハフマンコードブック７〜１１で符号化した場合の
符号長をまとめた値を出力レジスタ１４に、絶対値入力
レジスタ６，７に書き込んだ値をハフマンコードブック
７〜１１で符号化した場合の符号長をまとめた値を出力
レジスタ１６に得る。

【００８５】ステップＳ１０５では、出力レジスタ１３
と、１５との値を合計し、前記４個の量子化後のスペク
トルデータを、ハフマンコードブック５，６で符号化し
た場合の符号長を計算する。また、出力レジスタ１４
と、１６との値を合計し、前記４個の量子化後のスペク
トルデータを、ハフマンコードブック７〜１１で符号化
した場合の符号長を計算する。

【００８６】ステップＳ１０６では、ステップＳ１０５
において得た値を８ビット毎に分解することにより、ハ
フマンコードブック１から１１で符号化したそれぞれの
符号長を得る。ステップＳ１０７では、必要であれば、
プロセッサ１によりエスケープコード分の符号長を求め
る。ステップＳ１０８では、前記４個のスペクトルデー
タの絶対値の最大値を求め、使うことのできるハフマン
コードブックを調べる。ステップＳ１０９では、使うこ
とのできるハフマンコードブックの中で、もっとも符号
化後の符号長が短いハフマンコードブックと、そのハフ
マンコードブックで符号化した場合の符号長とを求め
る。

【００８７】ステップＳ１１０では、ハフマン符号化し
た後の符号長が要求されるビット長以下であり、かつ、
量子化したノイズが許容した範囲であるか否かを判断
し、条件を満たさない場合はステップＳ１０３へ戻って
量子化からやり直す。条件を満たす場合はステップＳ１
１１に進む。ステップＳ１１１では、量子化した係数と
スケールファクタとに対し、ステップＳ１０９で選択し
たハフマンコードブックを用いてハフマン符号化を行
う。

【００８８】このハフマンコードブックを用いた符号化
においては、まず、４個の量子化したスペクトルデータ
を４個まとめるか、２個ずつに分けたものをまとめるか
してインデックスを生成する。次に、ステップＳ１０９
において選択したハフマンコードブックにより、生成さ
れたインデックスを符号化する。

【００８９】Ｗ，Ｘ，Ｙ，Ｚを４個の量子化したスペク
トルデータとすると、ハフマンコードブック１，２で符
号化する場合のインデックスの生成式は、 ２７＊（Ｗ＋１）＋９＊（Ｘ＋１）＋３＊（Ｙ＋１）＋
（Ｚ＋１） である。また、ハフマンコードブック３，４で符号化す
る場合のインデックスの生成式は、 ２７＊Ｗ＋９＊Ｘ＋３＊Ｙ＋Ｚ である。

【００９０】また、Ｙ，Ｚを２個の量子化したスペクト
ルデータとすると、ハフマンコードブック５，６で符号
化する場合のインデックスの生成式は、 ９＊（Ｙ＋４）＋（Ｚ＋４） である。ハフマンコードブック７，８で符号化する場合
のインデックスの生成式は、 ８＊Ｙ＋Ｚ である。また、ハフマンコードブック９，１０で符号化
する場合のインデックスの生成式は、 １３＊Ｙ＋Ｚ である。また、ハフマンコードブック１１で符号化する
場合のインデックスの生成式は、 １７＊Ｙ＋Ｚ である。ただし、ハフマンコードブック１１で符号化す
る場合、スペクトルデータの絶対値が１６以上であると
きには、インデックスの生成式に代入するデータとして
は、１６を用いる。なお、インデックスの生成式におい
て、ハフマンコードブック３，４，７，８，９，１０，
１１での符号化の場合では、データの絶対値のみがイン
デックスの生成に用いられる。このように、絶対値のみ
を符号化するコードブックをアンサインドコードブック
と呼び、サイン符号をも含めて符号化するコードブック
をサインドコードブックと呼ぶ。その他、各ハフマンコ
ードブックにより符号化できる絶対値の最大値等は、図
３７に記載されている。

【００９１】そして、生成されたインデックスと、ハフ
マンコードブックとを用いてハフマン符号化を行う。た
だし、ハフマンコードブック１１で符号化する場合、ス
ペクトルデータの絶対値が１６以上であるときには、絶
対値が１６以上の各々の値を符号化したエスケープコー
ドを別途求める。ステップＳ１１２では、ビットストリ
ームを生成して、蓄積メディアやインターネットなどの
通信路に送り出す。

【００９２】次に、ステップＳ１０４ないしＳ１０９に
おける、符号長計算装置２ａ、及びプロセッサ１の動作
について、具体例を用いて説明する。まず、４個の量子
化前スペクトルデータとして、 「１（０ｘ０００００００００１）」 「−１（０ｘｆｆｆｆｆｆｆｆｆｆ）」 「１（０ｘ０００００００００１）」 「０（０ｘ００００００００００）」 が、ステップＳ１０３で量子化されて、量子化後スペク
トルデータの絶対値として、 「１（０ｘ０００００００００１）」 「１（０ｘ０００００００００１）」 「１（０ｘ０００００００００１）」 「０（０ｘ００００００００００）」 が求まったとする。もし、量子化後のスペクトルデータ
のサイン符号付きの値を求めたとすると、「１」、「−
１」、「１」、「０」となる。

【００９３】図１１は、量子化後のスペクトルデータ、
及び量子化前の符号が符号長計算装置２ａに入力された
場合の、各レジスタや、アドレス生成部、あるいはＲＯ
Ｍの出力を示した図である。プロセッサ１は、量子化前
のスペクトルデータをサイン符号入力レジスタ８，９，
１０，１１に順次書き込む。サイン符号入力レジスタ
８，９，１０，１１には最上位ビットが取り込まれるの
で、サイン符号入力レジスタ８，９，１０，１１のそれ
ぞれの値は、「０ｂ０」、「０ｂ１」、「０ｂ０」、
「０ｂ０」となる。次に、プロセッサ１は、量子化後ス
ペクトルデータの絶対値を絶対値入力レジスタ４，５，
６，７に順次書き込む。絶対値入力レジスタ４，５，
６，７には下位５ビットが取り込まれるので、絶対値入
力レジスタ４，５，６，７のそれぞれの値は、「０ｂ０
０００１」、「０ｂ００００１」、「０ｂ００００
１」、「０ｂ０００００」となる。

【００９４】第１のアドレス生成部１７内のビット変換
部２７には、絶対値入力レジスタ４の下位２ビットの値
「０ｂ０１」と、サイン符号入力レジスタ８の値「０ｂ
０」とが入力される。図５の真理値表より、ビット変換
部２７の出力は「０ｂ０１」となる。第１のアドレス生
成部１７内のビット変換部２８には、絶対値入力レジス
タ５の下位２ビットの値「０ｂ０１」と、サイン符号入
力レジスタ９の値「０ｂ１」とが入力される。図５の真
理値表より、ビット変換部２８の出力は「０ｂ１１」と
なる。第１のアドレス生成部１７内のビット変換部２９
には、絶対値入力レジスタ６の下位２ビットの値「０ｂ
０１」と、サイン符号入力レジスタ１０の値「０ｂ０」
とが入力される。図５の真理値表より、ビット変換部２
９の出力は「０ｂ０１」となる。第１のアドレス生成部
１７内のビット変換部３０には、絶対値入力レジスタ７
の下位２ビットの値「０ｂ００」と、サイン符号入力レ
ジスタ１１の値「０ｂ０」とが入力される。図５の真理
値表より、ビット変換部３０の出力は「０ｂ００」とな
る。

【００９５】そして、ビット連結部３１により、ビット
変換部２７，２８，２９，３０の出力が連結されて、第
１のＲＯＭ２２のアドレスとして「０ｘ７４（０ｂ０１
＿１１＿０１＿００）」が出力される。図４２より該当
するアドレスのデータは、「０ｘ０９０７０９０７」で
あるので、第１のＲＯＭ２２は、「０ｘ０９０７０９０
７」を出力する。よって、出力レジスタ１２には、「０
ｘ０９０７０９０７」が取り込まれる。

【００９６】第２のアドレス生成部１８は、絶対値入力
レジスタ４，５の下位３ビットの値「０ｂ００１」、
「０ｂ００１」と、サイン符号入力レジスタ８，９の値
「０ｂ０」、「０ｂ１」とを連結する。連結したアドレ
スは、 ａｄｄｒｅｓｓ＝０ｂ０＜＜７｜（０ｂ００１＜＜４）
｜（０ｂ１＜＜３）｜０ｂ００１

【００９７】で与えられるので、第２のＲＯＭ２３のア
ドレスとして「０ｘ１９（０ｂ０＿００１＿１＿００
１）」が出力される。

【００９８】図６より該当するアドレスのデータは、
「０ｘ０５０４」であるので、第２のＲＯＭ２３は、
「０ｘ０５０４」を出力する。よって、出力レジスタ１
３には、「０ｘ０５０４」が取り込まれる。第３のアド
レス生成部１９は、絶対値入力レジスタ４，５の値「０
ｂ００００１（１）」、「０ｂ００００１（１）」から
計算してアドレスを生成する。計算したアドレスは、 ａｄｄｒｅｓｓ＝１＊１７＋１ で与えられるので、第３のＲＯＭ２４のアドレスとして
「１８（０ｘ１２）」が出力される。

【００９９】図８より該当するアドレスのデータは、
「０ｘ０６０５０６０６０６」であるので、第３のＲＯ
Ｍ２４は、「０ｘ０６０５０６０６０６」を出力する。
よって、出力レジスタ１４には、「０ｘ０６０５０６０
６０６」が取り込まれる。第４のアドレス生成部２０
は、絶対値入力レジスタ６，７の下位３ビットの値「０
ｂ００１」、「０ｂ０００」と、サイン符号入力レジス
タ１０，１１の値「０ｂ０」、「０ｂ０」とを連結す
る。連結したアドレスは、 ａｄｄｒｅｓｓ＝０ｂ０＜＜７｜（０ｂ００１＜＜４）
｜（０ｂ０＜＜３）｜０ｂ０００ で与えられるので、第４のＲＯＭ２５のアドレスとして
「０ｘ１０（０ｂ０＿００１＿０＿０００）」が出力さ
れる。

【０１００】図６より該当するアドレスのデータは、
「０ｘ０４０４」であるので、第４のＲＯＭ２５は、
「０ｘ０４０４」を出力する。よって、出力レジスタ１
５には、「０ｘ０４０４」が取り込まれる。第５のアド
レス生成部２１は、絶対値入力レジスタ６，７の値「０
ｂ００００１（１）」、「０ｂ０００００（０）」から
計算してアドレスを生成する。計算したアドレスは、 ａｄｄｒｅｓｓ＝１＊１７＋０ で与えられるので、第５のＲＯＭ２６のアドレスとして
「１７（０ｘ１１）」が出力される。図８より該当する
アドレスのデータは、「０ｘ０４０５０４０６０６」で
あるので、第５のＲＯＭ２６は、「０ｘ０４０５０４０
６０６」を出力する。よって、出力レジスタ１６には、
「０ｘ０４０５０４０６０６」が取り込まれる。

【０１０１】次に、ステップＳ１０５において、プロセ
ッサ１は、出力レジスタ１３と１５との値を合計し「０
ｘ０９０８」を得る。また、出力レジスタ１４と１６と
の値を合計し「０ｘ０ａ０ａ０ａ０ｃ０ｃ」を得る。そ
して、ステップＳ１０６において、出力レジスタ１２の
値、出力レジスタ１３と１５との値の合計、及び出力レ
ジスタ１４と１６との値の合計を、プロセッサ１で８ビ
ット毎に分解することにより、ハフマンコードブック１
から１１により符号化した符号長としてそれぞれ
「９」、「７」、「９」、「７」、「９」、「８」、
「１０」、「１０」、「１０」、「１２」、「１２」を
得る。なお、４つの量子化後スペクトルデータの絶対値
の最大値は１であるので、図３７よりステップＳ１０９
でハフマンコードブック１〜１１の中からいずれかを選
択できる。そこで、ステップＳ１０９では、ハフマンコ
ードブック１〜１１の中で一番小さい符号長に符号化で
きるコードブック２、あるいは４を選択する。

【０１０２】次に、ステップＳ１０４ないしＳ１０９に
おける、符号長計算装置２ａ、及びプロセッサ１の動作
について、他の具体例を用いて説明する。４個の量子化
前スペクトルデータとして、 「７（０ｘ０００００００００７）」 「−３（０ｘｆｆｆｆｆｆｆｆｆｄ）」 「０（０ｘ００００００００００）」 「５（０ｘ０００００００００５）」 が、ステップＳ１０３で量子化されて、量子化後スペク
トルデータの絶対値として、 「４（０ｘ０００００００００４）」 「２（０ｘ０００００００００２）」 「０（０ｘ００００００００００）」 「３（０ｘ０００００００００３）」 が求まったとする。もし、量子化後のスペクトルデータ
のサイン符号付きの値を求めたとすると、「４」、「−
２」、「０」、「３」となる。

【０１０３】図１２は、量子化後のスペクトルデータ、
及び量子化前の符号が符号長計算装置２ａに入力された
場合の、各レジスタや、アドレス生成部、あるいはＲＯ
Ｍの出力を示した図である。プロセッサ１は、量子化前
のスペクトルデータをサイン符号入力レジスタ８，９，
１０，１１に順次書き込む。サイン符号入力レジスタ
８，９，１０，１１には最上位ビットが取り込まれるの
で、サイン符号入力レジスタ８，９，１０，１１のそれ
ぞれの値は、「０ｂ０」、「０ｂ１」、「０ｂ０」、
「０ｂ０」となる。次に、プロセッサ１は、量子化後ス
ペクトルデータの絶対値を絶対値入力レジスタ４，５，
６，７に順次書き込む。絶対値入力レジスタ４，５，
６，７には下位５ビットが取り込まれるので、絶対値入
力レジスタ４，５，６，７のそれぞれの値は、「０ｂ０
０１００」、「０ｂ０００１０」、「０ｂ００００
０」、「０ｂ０００１１」となる。

【０１０４】第１のアドレス生成部１７内のビット変換
部２７には、絶対値入力レジスタ４の下位２ビットの値
「０ｂ００」と、サイン符号入力レジスタ８の値「０ｂ
０」とが入力される。図５の真理値表より、ビット変換
部２７の出力は「０ｂ００」となる。第１のアドレス生
成部１７内のビット変換部２８には、絶対値入力レジス
タ５の下位２ビットの値「０ｂ１０」と、サイン符号入
力レジスタ９の値「０ｂ１」とが入力される。図５の真
理値表より、ビット変換部２８の出力は「０ｂ１０」と
なる。第１のアドレス生成部１７内のビット変換部２９
には、絶対値入力レジスタ６の下位２ビットの値「０ｂ
００」と、サイン符号入力レジスタ１０の値「０ｂ０」
とが入力される。図５の真理値表より、ビット変換部２
９の出力は「０ｂ００」となる。第１のアドレス生成部
１７内のビット変換部３０には、絶対値入力レジスタ７
の下位２ビットの値「０ｂ１１」と、サイン符号入力レ
ジスタ１１の値「０ｂ０」とが入力される。図５の真理
値表より、ビット変換部３０の出力は「０ｂ１１」とな
る。そして、ビット連結部３１により、ビット変換部２
７，２８，２９，３０の出力が連結されて、第１のＲＯ
Ｍ２２のアドレスとして「０ｘ２３（０ｂ００＿１０＿
００＿１１）」が出力される。

【０１０５】図４２より該当するアドレスのデータは、
「０ｘ０００００ｃ０ａ」であるので、第１のＲＯＭ２
２の出力１０６は「０ｘ０００００ｃ０ａ」である。よ
って、出力レジスタ１２には、「０ｘ０００００ｃ０
ａ」が取り込まれる。

【０１０６】第２のアドレス生成部１８は、絶対値入力
レジスタ４，５の下位３ビットの値「０ｂ１００」、
「０ｂ０１０」と、サイン符号入力レジスタ８，９の値
「０ｂ０」、「０ｂ１」とを連結する。連結したアドレ
スは、 ａｄｄｒｅｓｓ＝０ｂ０＜＜７｜（０ｂ１００＜＜４）
｜（０ｂ１＜＜３）｜０ｂ０１０ で与えられるので、第２のＲＯＭ２３のアドレスとして
「０ｘ４ａ（０ｂ０＿１００＿１＿０１０）」が出力さ
れる。

【０１０７】図６より該当するアドレスのデータは、
「０ｘ０ｃ０９」であるので、第２のＲＯＭ２３の出力
１０７は「０ｘ０ｃ０９」である。よって、出力レジス
タ１３には、「０ｘ０ｃ０９」が取り込まれる。第３の
アドレス生成部１９は、絶対値入力レジスタ４，５の値
「０ｂ００１００（４）」、「０ｂ０００１０（２）」
から計算してアドレスを生成する。計算したアドレス
は、 ａｄｄｒｅｓｓ＝４＊１７＋２ で与えられるので、第３のＲＯＭ２４のアドレスとして
「７０（０ｘ０４６）」が出力される。

【０１０８】図８より該当するアドレスのデータは、
「０ｘ０ｂ０８０ｂ０８０９」であるので、第３のＲＯ
Ｍ２４の出力１０８は「０ｘ０ｂ０８０ｂ０８０９」で
ある。よって、出力レジスタ１４には、「０ｘ０ｂ０８
０ｂ０８０９」が取り込まれる。第４のアドレス生成部
２０は、絶対値入力レジスタ６，７の下位３ビットの値
「０ｂ０００」、「０ｂ０１１」と、サイン符号入力レ
ジスタ１０，１１の値「０ｂ０」、「０ｂ０」とを連結
する。連結したアドレスは、 ａｄｄｒｅｓｓ＝０ｂ０＜＜７｜（０ｂ０００＜＜４）
｜（０ｂ０＜＜３）｜０ｂ０１１ で与えられるので、第４のＲＯＭ２５のアドレスとして
「０ｘ０３（０ｂ０＿０００＿０＿０１１）」が出力さ
れる。

【０１０９】図６より該当するアドレスのデータは、
「０ｘ０８０７」であるので、第４のＲＯＭ２５の出力
１０９は「０ｘ０８０７」である。よって、出力レジス
タ１５には、「０ｘ０８０７」が取り込まれる。第５の
アドレス生成部２１は、絶対値入力レジスタ６，７の値
「０ｂ０００００（０）」、「０ｂ０００１１（３）」
から計算してアドレスを生成する。計算したアドレス
は、 ａｄｄｒｅｓｓ＝０＊１７＋３ で与えられるので、第５のＲＯＭ２６のアドレスとして
「３（０ｘ００３）」が出力される。図８より該当する
アドレスのデータは、「０ｘ０８０７０９０７０８」で
あるので、第５のＲＯＭ２６の出力１１０は「０ｘ０８
０７０９０７０８」である。よって、出力レジスタ１６
には、「０ｘ０８０７０９０７０８」が取り込まれる。

【０１１０】次に、ステップＳ１０５において、プロセ
ッサ１は、出力レジスタ１３と１５との値を合計し「０
ｘ１４１０」を得る。また、出力レジスタ１４と１６と
の値を合計し「０ｘ１３０ｆ１４０ｆ１１」を得る。そ
して、ステップＳ１０６において、出力レジスタ１２の
値、出力レジスタ１３と１５との値の合計、及び出力レ
ジスタ１４と１６との値の合計を、プロセッサ１で８ビ
ット毎に分解することにより、ハフマンコードブック１
から１１により符号化した符号長としてそれぞれ
「０」、「０」、「１２」、「１０」、「２０」、「１
６」、「１９」、「１５」、「２０」、「１５」、「１
７」を得る。

【０１１１】なお、４つの量子化後スペクトルデータの
絶対値の最大値は４であるので、図３７よりステップＳ
１０９でハフマンコードブック５〜１１の中からいずれ
かを選択できる。そこで、ステップＳ１０９では、ハフ
マンコードブック５〜１１の中で一番小さい符号長に符
号化できるコードブック８、あるいは１０を選択する。

【０１１２】このように、本実施の形態１による符号長
計算装置２ａ、及び符号化装置によれば、プロセッサ１
においてサイン符号付きの量子化後のスペクトルデータ
を計算する必要がなく、また、符号長計算装置２ａにお
いてコードブック１から１１で符号化する場合の符号長
を求めることができ、プロセッサ１にコードブック１１
で符号化する場合の符号長を求めさせる必要がないた
め、プロセッサ１における処理負担を大幅に軽減するこ
とができる。また、ＲＯＭの容量も合計で、４７，１０
４ビットとなり、従来の符号長計算装置に比べてＲＯＭ
の容量を半分以下にすることが可能である。さらに、デ
ータ幅として４０ビットを扱えれば充分なので、４８ビ
ットプロセッサではなく、より規模の小さい４０ビット
プロセッサを使用することができる。

【０１１３】（実施の形態２）本発明の実施の形態２の
符号化装置は、実施の形態１の符号長計算装置２ａ内の
第１のアドレス生成部１７におけるビット変換部を図１
５に示すビット変換部に変更し、第１のＲＯＭ２２に保
持されているデータを図１８に示すものに変えたもので
ある。図１３は、本実施の形態２による符号長計算装置
２ｂの構成を示すブロック図である。符号長計算装置２
ｂは、４個の絶対値入力レジスタ４，５，６，７と、４
個のサイン符号入力レジスタ８，９，１０，１１と、５
個の出力レジスタ１２，１３，１４，１５，１６と、第
１から第５までのアドレス生成部１７ｂ，１８，１９，
２０，２１と、第１から第５までのＲＯＭ２２ｂ，２
３，２４，２５，２６とを備える。なお、第１のアドレ
ス生成部１７ｂ、及び第１のＲＯＭ２２ｂに関わる部分
以外の構成、及び動作は、実施の形態１の符号長計算装
置２ａと同じであり、説明を省略する。

【０１１４】図１４は、第１のアドレス生成部１７ｂの
構成を示すブロック図である。第１のアドレス生成部１
７ｂは、４個のビット変換部２７ｂ，２８ｂ，２９ｂ，
３０ｂと、ビット連結部３１とから構成される。なお、
ビット連結部３１は、実施の形態１と同様のものであ
り、説明を省略する。ビット変換部２７ｂ，２８ｂ，２
９ｂ，３０ｂは、それぞれ組みになっている絶対値入力
レジスタの値とサイン符号入力レジスタの値とを取り込
み、変換した２ビットの値をビット連結部３１に出力す
る。

【０１１５】図１５は、本実施の形態２によるビット変
換部２７ｂの構成を示す図である。なお、他のビット変
換部２８ｂ，２９ｂ，３０ｂも同様の構成である。図１
５に示されたビット変換部２７ｂは、実施の形態１の図
４のビット変換部２７より、さらに構成を簡単にしたも
のである。図１６は、ビット変換部２７ｂの構成を示す
回路図である。ビット変換部２７ｂは、３個のＰ−ＭＯ
Ｓトランジスタ２０３，２０４，２０５と、３個のＮ−
ＭＯＳトランジスタ２０６，２０７，２０８とから構成
される。一般的にＣＭＯＳ論理回路では、ＸＮＯＲゲー
ト素子は８個のトランジスタで構成され、また、ＮＡＮ
Ｄゲート素子は４個のトランジスタで構成される。した
がって、図４のビット変換部２７をＣＭＯＳ論理回路で
構成しようとすると１２個のトランジスタが必要であ
る。しかし、図１５のビット変換部２７ｂは、図１６に
示すように６個のトランジスタで構成することができ
る。

【０１１６】図１７は、ビット変換部２７ｂ，２８ｂ，
２９ｂ，３０ｂの真理値表を示す図である。ビット変換
部２７ｂ，２８ｂ，２９ｂ，３０ｂに入力される絶対値
入力レジスタの下位２ビットのうち下位ビットを第０ビ
ット目（絶対値入力レジスタ［０］）、上位ビットを第
１ビット目（絶対値入力レジスタ［１］）、同様に出力
されるアドレスのうち下位ビットを第０ビット目（アド
レス［０］）、上位ビットを第１ビット目（アドレス
［１］）としたときのビット変換部２７ｂ，２８ｂ，２
９ｂ，３０ｂの入力と出力とを示したものが、図１７の
真理値表である。

【０１１７】図１８は、第１のＲＯＭ２２ｂに保持され
ているデータの一部を示す図である。なお、第１のＲＯ
Ｍ２２ｂに保持されているデータは全部で２５６ワード
である。図１８において、左の列のａｄｄｒｅｓｓは、
第１のアドレス生成部１７から出力されるアドレスであ
り、右の列のｄａｔａはハフマンコードブック１，２，
３，４による符号化後の符号長を表す３２ビットのデー
タである。

【０１１８】第１のＲＯＭ２２ｂに格納されたデータの
構成は、従来の符号長計算装置の第１のＲＯＭ６０のも
のと同じ構成であり、図４３で示される。最上位の８ビ
ットであるＨＣＢ１は、絶対値入力レジスタ４，５，
６，７、及びサイン符号入力レジスタ８，９，１０，１
１の値をサイン符号付きの量子化後のサンプルデータに
したときに、その値をハフマンコードブック１でハフマ
ンエンコードした後の符号長を表している。同様に、以
下８ビット毎に、ＨＣＢ２，ＨＣＢ３，ＨＣＢ４は、そ
れぞれハフマンコードブック２、３、４でハフマンエン
コードした後の符号長を表している。ハフマンコードブ
ック３，４に対応する符号長にはサイン情報を表すビッ
トの符号長も含まれている。

【０１１９】次に、図１０のステップＳ１０４におけ
る、符号長計算装置の動作について、具体例を用いて説
明する。まず、４個の量子化前スペクトルデータとし
て、 「１（０ｘ０００００００００１）」 「−１（０ｘｆｆｆｆｆｆｆｆｆｆ）」 「１（０ｘ０００００００００１）」 「０（０ｘ００００００００００）」 が、図１０のステップＳ１０３で量子化されて、量子化
後スペクトルデータの絶対値として、 「１（０ｘ０００００００００１）」 「１（０ｘ０００００００００１）」 「１（０ｘ０００００００００１）」 「０（０ｘ００００００００００）」 が求まったとする。もし、量子化後のスペクトルデータ
のサイン符号付きの値を求めたとすると、「１」、「−
１」、「１」、「０」となる。

【０１２０】図１９は、量子化後のスペクトルデータ、
及び量子化前の符号が符号長計算装置２ｂに入力された
場合の、各レジスタや、アドレス生成部、あるいはＲＯ
Ｍの出力を示した図である。プロセッサ１は、量子化前
のスペクトルデータをサイン符号入力レジスタ８，９，
１０，１１に順次書き込む。サイン符号入力レジスタ
８，９，１０，１１には最上位ビットが取り込まれるの
で、サイン符号入力レジスタ８，９，１０，１１のそれ
ぞれの値は、「０ｂ０」、「０ｂ１」、「０ｂ０」、
「０ｂ０」となる。次に、プロセッサ１は、量子化後ス
ペクトルデータの絶対値を絶対値入力レジスタ４，５，
６，７に順次書き込む。絶対値入力レジスタ４，５，
６，７には下位５ビットが取り込まれるので、絶対値入
力レジスタ４，５，６，７のそれぞれの値は、「０ｂ０
０００１」、「０ｂ００００１」、「０ｂ００００
１」、「０ｂ０００００」となる。

【０１２１】第１のアドレス生成部１７ｂ内のビット変
換部２７ｂには、絶対値入力レジスタ４の下位２ビット
の値「０ｂ０１」と、サイン符号入力レジスタ８の値
「０ｂ０」とが入力される。図１７の真理値表より、ビ
ット変換部２７ｂの出力は「０ｂ１１」となる。第１の
アドレス生成部１７ｂ内のビット変換部２８ｂには、絶
対値入力レジスタ５の下位２ビットの値「０ｂ０１」
と、サイン符号入力レジスタ９の値「０ｂ１」とが入力
される。図１７の真理値表より、ビット変換部２８ｂの
出力は「０ｂ０１」となる。第１のアドレス生成部１７
ｂ内のビット変換部２９ｂには、絶対値入力レジスタ６
の下位２ビットの値「０ｂ０１」と、サイン符号入力レ
ジスタ１０の値「０ｂ０」とが入力される。図１７の真
理値表より、ビット変換部２９ｂの出力は「０ｂ１１」
となる。第１のアドレス生成部１７ｂ内のビット変換部
３０ｂには、絶対値入力レジスタ７の下位２ビットの値
「０ｂ００」と、サイン符号入力レジスタ１１の値「０
ｂ０」とが入力される。図１７の真理値表より、ビット
変換部３０ｂの出力は「０ｂ１０」となる。そして、ビ
ット連結部３１により、ビット変換部２７ｂ，２８ｂ，
２９ｂ，３０ｂの出力が連結されて、第１のＲＯＭ２２
ｂのアドレスとして「０ｘｄｅ（０ｂ１１＿０１＿１１
＿１０）」が出力される。

【０１２２】図１８より該当するアドレスのデータは、
「０ｘ０９０７０９０７」であるので、第１のＲＯＭ２
２ｂは、「０ｘ０９０７０９０７」を出力する。よっ
て、出力レジスタ１２には、「０ｘ０９０７０９０７」
が取り込まれる。以上の動作以外は実施の形態１の具体
例の場合と同様であるので説明を省略する。

【０１２３】次に、図１０のステップＳ１０４におけ
る、符号長計算装置の動作について、他の具体例を用い
て説明する。４個の量子化前スペクトルデータとして、 「７（０ｘ０００００００００７）」 「−３（０ｘｆｆｆｆｆｆｆｆｆｄ）」 「０（０ｘ００００００００００）」 「５（０ｘ０００００００００５）」 が、図１０のステップＳ１０３で量子化されて、量子化
後スペクトルデータの絶対値として、 「４（０ｘ０００００００００４）」 「２（０ｘ０００００００００２）」 「０（０ｘ００００００００００）」 「３（０ｘ０００００００００３）」 が求まったとする。もし、量子化後のスペクトルデータ
のサイン符号付きの値を求めたとすると、「４」、「−
２」、「０」、「３」となる。

【０１２４】図２０は、量子化後のスペクトルデータ、
及び量子化前の符号が符号長計算装置２ｂに入力された
場合の、各レジスタや、アドレス生成部、あるいはＲＯ
Ｍの出力を示した図である。プロセッサ１は、量子化前
のスペクトルデータをサイン符号入力レジスタ８，９，
１０，１１に順次書き込む。サイン符号入力レジスタ
８，９，１０，１１には最上位ビットが取り込まれるの
で、サイン符号入力レジスタ８，９，１０，１１のそれ
ぞれの値は、「０ｂ０」、「０ｂ１」、「０ｂ０」、
「０ｂ０」となる。次に、プロセッサ１は、量子化後ス
ペクトルデータの絶対値を絶対値入力レジスタ４，５，
６，７に順次書き込む。絶対値入力レジスタ４，５，
６，７には下位５ビットが取り込まれるので、絶対値入
力レジスタ４，５，６，７のそれぞれの値は、「０ｂ０
０１００」、「０ｂ０００１０」、「０ｂ００００
０」、「０ｂ０００１１」となる。

【０１２５】第１のアドレス生成部１７ｂ内のビット変
換部２７ｂには、絶対値入力レジスタ４の下位２ビット
の値「０ｂ００」と、サイン符号入力レジスタ８の値
「０ｂ０」とが入力される。図１７の真理値表より、ビ
ット変換部２７ｂの出力は「０ｂ１０」となる。第１の
アドレス生成部１７ｂ内のビット変換部２８ｂには、絶
対値入力レジスタ５の下位２ビットの値「０ｂ１０」
と、サイン符号入力レジスタ９の値「０ｂ１」とが入力
される。図１７の真理値表より、ビット変換部２８ｂの
出力は「０ｂ００」となる。第１のアドレス生成部１７
ｂ内のビット変換部２９ｂには、絶対値入力レジスタ６
の下位２ビットの値「０ｂ００」と、サイン符号入力レ
ジスタ１０の値「０ｂ０」とが入力される。図１７の真
理値表より、ビット変換部２９ｂの出力は「０ｂ１０」
となる。第１のアドレス生成部１７ｂ内のビット変換部
３０ｂには、絶対値入力レジスタ７の下位２ビットの値
「０ｂ１１」と、サイン符号入力レジスタ１１の値「０
ｂ０」とが入力される。図１７の真理値表より、ビット
変換部３０ｂの出力は「０ｂ０１」となる。そして、ビ
ット連結部３１により、ビット変換部２７ｂ，２８ｂ，
２９ｂ，３０ｂの出力が連結されて、第１のＲＯＭ２２
ｂのアドレスとして「０ｘ８９（０ｂ１０＿００＿１０
＿０１）」が出力される。図１８より該当するアドレス
のデータは、「０ｘ０００００ｃ０ａ」であるので、第
１のＲＯＭ２２ｂは、「０ｘ０００００ｃ０ａ」を出力
する。よって、出力レジスタ１２には、「０ｘ００００
０ｃ０ａ」が取り込まれる。以上の動作以外は実施の形
態１の具体例の場合と同様であるので説明を省略する。

【０１２６】このように、本実施の形態２による符号長
計算装置２ｂ、及び符号化装置によれば、実施の形態１
と同様の効果に加え、第１のアドレス生成部１７ｂ内の
ビット変換部２７ｂ，２８ｂ，２９ｂ，３０ｂをより少
ないトランジスタで構成することができ、第１のアドレ
ス生成部１７ｂをより簡単な構成とすることのできる効
果が得られる。

【０１２７】なお、実施の形態１及び２で示したビット
変換部２７〜３０，２７ｂ〜３０ｂ内のいずれかのアド
レスの上位ビットと下位ビットとを入れ替えても、それ
に対応するように第１のＲＯＭ２２，２２ｂに保持する
データのアドレスを変更すれば同様に実施することがで
き、本発明と同様の効果が得られる。

【０１２８】また、実施の形態１及び２では、第２のＲ
ＯＭ２３、及び第４のＲＯＭ２５が、２５６ワードの場
合を示した。しかし、第２のアドレス生成部１８、及び
第４のアドレス生成部２０が「０ｘｃｄ」以上のアドレ
スを生成するときは、第２のアドレス生成部１８、及び
第４のアドレス生成部２０に入力される絶対値入力レジ
スタの値が「５」以上の場合だけである。よって、図３
７に示す絶対値の最大値の制限により、第２のＲＯＭ２
３、及び第４のＲＯＭ２５に符号長が保持されているコ
ードブック５，６が、図１０のステップＳ１０９で選択
されることはない。そこで、第２のＲＯＭ２３、及び第
４のＲＯＭ２５を、２０５ワード以上のＲＯＭで構成す
ることもできる。

【０１２９】また、実施の形態１及び２では、第３のＲ
ＯＭ２４、及び第５のＲＯＭ２６が、３８４ワードの場
合を示した。しかし、第３のアドレス生成部１９、及び
第５のアドレス生成部２１に入力される絶対値は１６以
下であるので、第３のアドレス生成部１９、及び第５の
アドレス生成部２１が「０ｘ１２１」以上のアドレスを
生成することはない。そこで、第３のＲＯＭ２４、及び
第５のＲＯＭ２６を、２８９ワード以上のＲＯＭで構成
することもできる。

【０１３０】また、実施の形態１及び２では、第２のア
ドレス生成部１８、及び第４のアドレス生成部２０を簡
単に構成するために、入力される絶対値入力レジスタ、
サイン符号入力レジスタの値をビット連結してアドレス
を生成している。しかし、第２のアドレス生成部１８、
及び第４のアドレス生成部２０が、より複雑な構成にな
ってもよければ、以下のように構成することにより第２
のＲＯＭ２３、及び第４のＲＯＭ２５を８１ワードで構
成することもできる。

【０１３１】第２のアドレス生成部１８、及び第４のア
ドレス生成部２０に入力される絶対値入力レジスタの値
をそれぞれＡ，Ｂとし、サイン符号入力レジスタの値を
それぞれＥ，Ｆとする。そして、Ｅが「０」のときＧ＝
Ａとし、Ｅが「１」のときＧ＝−Ａとする。また、Ｆが
「０」のときＨ＝Ｂとし、Ｆが「１」のときＨ＝−Ｂと
する。このとき、第２のアドレス生成部１８、及び第４
のアドレス生成部２０が出力するアドレスを、

【０１３２】 「ａｄｄｒｅｓｓ＝９＊（Ｇ＋４）＋Ｈ＋４」 となるように、第２のアドレス生成部１８、及び第４の
アドレス生成部２０を構成する。そして、第２のＲＯＭ
２３、及び第４のＲＯＭ２５に保持する値を、第２のア
ドレス生成部１８、及び第４のアドレス生成部２０が出
力するアドレスに対応するアドレスの領域に保持する。
このように構成することにより、第２のＲＯＭ２３、及
び第４のＲＯＭ２５を８１ワードで構成することがで
き、本発明と同様の効果が得られる。

【０１３３】なお、上述の第２のアドレス生成部１８、
及び第４のアドレス生成部２０の例では 「ａｄｄｒｅｓｓ＝９＊（Ｇ＋４）＋Ｈ＋４」 の演算式を用いたが、 「ａｄｄｒｅｓｓ＝１０＊（Ｇ＋４）＋Ｈ＋４」 であっても、第２のＲＯＭ２３、及び第４のＲＯＭ２５
は８９ワードあれば構成することができ、さらに、上述
のａｄｄｒｅｓｓの（Ｇ＋４）の係数が９以上の同様の
係数であっても、本発明と同様の効果が得られる。

【０１３４】また、実施の形態１及び２での第３のアド
レス生成部１９、及び第５のアドレス生成部２１では、 「ａｄｄｒｅｓｓ＝１７＊Ａ＋Ｂ」 の演算式を用いたが、 「ａｄｄｒｅｓｓ＝１８＊Ａ＋Ｂ」 であっても、第３のＲＯＭ２４、及び第５のＲＯＭ２６
は５％程度しか容量が増えないので、上述のａｄｄｒｅ
ｓｓのＡの係数が１７以上の同様の係数であっても、本
発明と同様の効果が得られる。

【０１３５】また、実施の形態１及び２の具体例では、
量子化前のスペクトルデータをサイン符号入力レジスタ
８，９，１０，１１に順次入力した後、量子化後スペク
トルデータの絶対値を絶対値入力レジスタ４，５，６，
７に順次書き込んでいるが、入力する順番を変えても同
様に実施することができる。

【０１３６】（実施の形態３）本発明の実施の形態３に
よる符号化装置は、実施の形態１の符号化装置の符号長
計算装置２ａを図２１の符号長計算装置２ｃに置き換え
たものである。なお、符号長計算装置２ｃ以外の構成、
及び符号長計算装置２ｃを用いる部分以外の動作は実施
の形態１と同じであり、説明を省略する。

【０１３７】図２１は、本実施の形態３による符号長計
算装置２ｃの構成を示すブロック図である。符号長計算
装置２ｃは、４個の絶対値入力レジスタ４，５，６，７
と、４個のサイン符号入力レジスタ８，９，１０，１１
と、５個の出力レジスタ１２ｃ，１３ｃ，１４ｃ，１５
ｃ，１６ｃと、第１から第３までのアドレス生成部１
７，１８ｃ，１９ｃと、第１から第３までのＲＯＭ２
２，２３，２４と、セレクタ３２，３３，３４，３５，
３６，３７と、ポインタレジスタ（以下、ポインタと略
す）３８，３９，４０と、制御部４１とを備える。な
お、絶対値入力レジスタ４，５，６，７と、サイン符号
入力レジスタ８，９，１０，１１とは、実施の形態１と
同様のものであり、説明を省略する。

【０１３８】制御部４１は、セレクタ３２，３３，３
４，３５，３６，３７の制御信号１１１と、ポインタ３
８，３９，４０の書き込み信号１１２と、出力レジスタ
１２ｃの書き込み信号１１３と、出力レジスタ１３ｃ，
１４ｃの書き込み信号１１４と、出力レジスタ１５ｃ，
１６ｃの書き込み信号１１５とを出力する。セレクタ３
２は、制御信号１１１が「０」のとき、サイン符号入力
レジスタ８の値を選択し、「１」のとき、サイン符号入
力レジスタ１０の値を選択して、その選択した値を第２
のアドレス生成部１８ｃに出力する。

【０１３９】セレクタ３３は、制御信号１１１が「０」
のとき、絶対値入力レジスタ４の値を選択し、「１」の
とき、絶対値入力レジスタ６の値を選択して、その選択
した値を第２のアドレス生成部１８ｃに出力する。セレ
クタ３４は、制御信号１１１が「０」のとき、サイン符
号入力レジスタ９の値を選択し、「１」のとき、サイン
符号入力レジスタ１１の値を選択して、その選択した値
を第２のアドレス生成部１８ｃに出力する。セレクタ３
５は、制御信号１１１が「０」のとき、絶対値入力レジ
スタ５の値を選択し、「１」のとき、絶対値入力レジス
タ７の値を選択して、その選択した値を第２のアドレス
生成部１８ｃに出力する。

【０１４０】セレクタ３６は、制御信号１１１が「０」
のとき、絶対値入力レジスタ４の値を選択し、「１」の
とき、絶対値入力レジスタ６の値を選択して、その選択
した値を第３のアドレス生成部１９ｃに出力する。セレ
クタ３７は、制御信号１１１が「０」のとき、絶対値入
力レジスタ５の値を選択し、「１」のとき、絶対値入力
レジスタ７の値を選択して、その選択した値を第３のア
ドレス生成部１９ｃに出力する。

【０１４１】第１のアドレス生成部１７は、実施の形態
１の第１のアドレス生成部１７と同様のものであるので
説明を省略する。第２のアドレス生成部１８ｃは、実施
の形態１の第２のアドレス生成部１８と同様の機能を持
つものであり、絶対値入力レジスタ４，５からの入力
を、それぞれセレクタ３３，３５からの入力に、サイン
符号入力レジスタ８，９からの入力をそれぞれセレクタ
３２，３４からの入力に変えたものである。第３のアド
レス生成部１９ｃは、実施の形態１の第３のアドレス生
成部１９と同様の機能を持つものであり、絶対値入力レ
ジスタ４，５からの入力を、それぞれセレクタ３６，３
７からの入力に変えたものである。ポインタ３８，３
９，４０は、それぞれ第１、第２、第３のアドレス生成
部１７，１８，１９から出力されたアドレスを、制御部
４１からの書き込み信号１１２が「１」のときに読み込
む。

【０１４２】第１のＲＯＭ２２は、ポインタ３８の値を
アドレスとして受け取り、アドレスに対応するデータの
値を出力レジスタ１２ｃに出力する。第１のＲＯＭ２２
に格納されているデータは、図４２で示される実施の形
態１の第１のＲＯＭ２２に格納されているデータと同じ
ものである。第２のＲＯＭ２３は、ポインタ３９の値を
アドレスとして受け取り、アドレスに対応するデータの
値を出力レジスタ１３ｃまたは１５ｃに出力する。第２
のＲＯＭ２３に格納されているデータは、図６で示され
る実施の形態１の第２のＲＯＭ２３に格納されているデ
ータと同じものである。第３のＲＯＭ２４は、ポインタ
４０の値をアドレスとして受け取り、アドレスに対応す
るデータの値を出力レジスタ１４ｃまたは１６ｃに出力
する。第３のＲＯＭ２４に格納されているデータは、図
８で示される実施の形態１の第３のＲＯＭ２４に格納さ
れているデータと同じものである。

【０１４３】出力レジスタ１２ｃは、３２ビットのレジ
スタであり、制御部４１からの書き込み信号１１３が
「１」のとき、第１のＲＯＭ２２からのデータを読み込
む。出力レジスタ１２ｃには、ハフマンコードブック１
から４で符号化した場合の符号長がセットされる。出力
レジスタ１３ｃ，１５ｃは、１６ビットのレジスタであ
り、それぞれ制御部４１からの書き込み信号１１４，１
１５が「１」のとき、第２のＲＯＭ２３からのデータを
読み込む。出力レジスタ１３ｃ，１５ｃにはハフマンコ
ードブック５、及び６で符号化した場合の符号長がセッ
トされる。出力レジスタ１４ｃ，１６ｃは、４０ビット
のレジスタであり、それぞれ制御部４１からの書き込み
信号１１４，１１５が「１」のとき、第３のＲＯＭ２４
からのデータを読み込む。出力レジスタ１４ｃ，１６ｃ
にはハフマンコードブック７から１１で符号化した場合
の符号長がセットされる。プロセッサ１は出力レジスタ
１２ｃ，１３ｃ，１４ｃ，１５ｃ，１６ｃの値を読むこ
とができる。

【０１４４】セレクタ３２，３３，３４，３５，３６，
３７への制御信号１１１が「１」になるのは、絶対値入
力レジスタ６または７への書き込み命令が実行された次
のクロック期間である。それ以外の場合は「０」であ
る。ポインタ３８，３９，４０への書き込み信号１１２
が「１」になるのは、絶対値入力レジスタ４、５、６、
あるいは７への書き込み命令が実行された次のクロック
期間である。それ以外の場合は「０」である。

【０１４５】出力レジスタ１２ｃへの書き込み信号１１
３が「１」になるのは、絶対値入力レジスタ４、５、
６、あるいは７への書き込み命令が実行された次の次の
クロック期間である。それ以外の場合は「０」である。
出力レジスタ１３ｃ，１４ｃへの書き込み信号１１４が
「１」になるのは、絶対値入力レジスタ４または５への
書き込み命令が実行された次の次のクロック期間であ
る。それ以外の場合は「０」である。出力レジスタ１５
ｃ，１６ｃへの書き込み信号１１５が「１」になるの
は、絶対値入力レジスタ６または７への書き込み命令が
実行された次の次のクロック期間である。それ以外の場
合は「０」である。

【０１４６】本実施の形態３によるＡＡＣの符号化装置
の動作は、図１０のステップＳ１０４を除いて実施の形
態１の符号化装置の動作と同じである。ステップＳ１０
４ないしＳ１０９における、本実施の形態３による符号
長計算装置２ｃ、及びプロセッサ１の動作について、具
体例を用いて説明する。

【０１４７】４個の量子化前スペクトルデータとして、 「１（０ｘ０００００００００１）」 「−１（０ｘｆｆｆｆｆｆｆｆｆｆ）」 「１（０ｘ０００００００００１）」 「０（０ｘ００００００００００）」 が、図１０のステップＳ１０３で量子化されて、量子化
後スペクトルデータの絶対値として、 「１（０ｘ０００００００００１）」 「１（０ｘ０００００００００１）」 「１（０ｘ０００００００００１）」 「０（０ｘ００００００００００）」 が求まったとする。もし、量子化後のスペクトルデータ
のサイン符号付きの値を求めたとすると、「１」、「−
１」、「１」、「０」となる。

【０１４８】図２２は、上記の各値の符号長計算装置２
ｃへの入力、並びにポインタ３８〜４０、出力レジスタ
１２ｃ〜１６ｃ、及び制御部４１の動作を示すタイミン
グチャートである。プロセッサ１、及び符号長計算装置
２ｃは、クロックの立ち上がりを基準にして動作するも
のとする。プロセッサ１で実行された命令は、次のクロ
ックの立ち上がりでその結果がレジスタ等に反映され
る。以下、特に記述される場合以外は、制御部４１から
出力される制御信号１１１、及び書き込み信号１１２，
１１３，１１４，１１５は、「０」であるとする。ま
ず、区間ｔ１０１では、プロセッサ１が量子化前のスペ
クトルデータ「１（０ｘ０００００００００１）」を、
サイン符号入力レジスタ８に書き込む命令を実行する。
次に、区間ｔ１０２では、区間ｔ１０１でサイン符号入
力レジスタ８に「１（０ｘ０００００００００１）」を
書き込む命令が実行されているので、サイン符号入力レ
ジスタ８に最上位ビットである「０ｂ０」が反映され
る。また、プロセッサ１は量子化前のスペクトルデータ
「−１（０ｘｆｆｆｆｆｆｆｆｆｆ）」を、サイン符号
入力レジスタ９に書き込む命令を実行する。

【０１４９】そして、区間ｔ１０３では、区間ｔ１０２
でサイン符号入力レジスタ９に「−１（０ｘｆｆｆｆｆ
ｆｆｆｆｆ）」を書き込む命令が実行されているので、
サイン符号入力レジスタ９に最上位ビットである「０ｂ
１」が反映される。また、プロセッサ１は量子化前のス
ペクトルデータ「１（０ｘ０００００００００１）」
を、サイン符号入力レジスタ１０に書き込む命令を実行
する。

【０１５０】区間ｔ１０４では、区間ｔ１０３でサイン
符号入力レジスタ１０に「１（０ｘ０００００００００
１）」を書き込む命令が実行されているので、サイン符
号入力レジスタ１０に最上位ビットである「０ｂ０」が
反映される。また、プロセッサ１は量子化前のスペクト
ルデータ「０（０ｘ００００００００００）」を、サイ
ン符号入力レジスタ１１に書き込む命令を実行する。

【０１５１】区間ｔ１０５では、区間ｔ１０４でサイン
符号入力レジスタ１１に「０（０ｘ０００００００００
０）」を書き込む命令が実行されているので、サイン符
号入力レジスタ１１に最上位ビットである「０ｂ０」が
反映される。また、プロセッサ１は量子化後のスペクト
ルデータの絶対値「１（０ｘ０００００００００１）」
を、絶対値入力レジスタ４に書き込む命令を実行する。

【０１５２】区間ｔ１０６では、区間ｔ１０５で絶対値
入力レジスタ４に「１（０ｘ０００００００００１）」
を書き込む命令が実行されているので、絶対値入力レジ
スタ４に下位５ビットである「０ｂ００００１」が反映
される。

【０１５３】制御部４１は、区間ｔ１０５で絶対値入力
レジスタ４への書き込み命令が実行されているので、ポ
インタ３８〜４０の書き込み信号１１２として「１」を
出力する。また、プロセッサ１は量子化後のスペクトル
データの絶対値「１（０ｘ０００００００００１）」
を、絶対値入力レジスタ５に書き込む命令を実行する。

【０１５４】次に、区間ｔ１０７では、区間ｔ１０６で
絶対値入力レジスタ５に「１（０ｘ０００００００００
１）」を書き込む命令が実行されているので、絶対値入
力レジスタ５に下位５ビットである「０ｂ００００１」
が反映される。

【０１５５】制御部４１は、区間ｔ１０６で絶対値入力
レジスタ５への書き込み命令が実行されているので、ポ
インタ３８〜４０の書き込み信号１１２として「１」を
出力する。また、区間ｔ１０５で絶対値入力レジスタ４
への書き込み命令が実行されているので、出力レジスタ
１２ｃの書き込み信号１１３として「１」を出力し、出
力レジスタ１３ｃ、１４ｃの書き込み信号１１４として
「１」を出力する。

【０１５６】区間ｔ１０６でポインタ３８〜４０の書き
込み信号１１２が「１」であるので、サイン符号入力レ
ジスタ８，９，１０，１１と、絶対値入力レジスタ４，
５，６，７との区間ｔ１０６での値を第１のアドレス生
成部１７に入力した値がポインタ３８に反映される。区
間ｔ１０６でポインタ３８〜４０の書き込み信号１１２
が「１」、セレクタ３２〜３７の制御信号１１１が
「０」であるので、サイン符号入力レジスタ８，９と、
絶対値入力レジスタ４，５との区間ｔ１０６での値を第
２のアドレス生成部１８ｃに入力した値がポインタ３９
に反映され、絶対値入力レジスタ４，５の区間ｔ１０６
での値を第３のアドレス生成部１９ｃに入力した値がポ
インタ４０に反映される。また、プロセッサ１は量子化
後のスペクトルデータの絶対値「１（０ｘ００００００
０００１）」を、絶対値入力レジスタ６に書き込む命令
を実行する。

【０１５７】次に、区間ｔ１０８では、区間ｔ１０７で
絶対値入力レジスタ６に「１（０ｘ０００００００００
１）」を書き込む命令が実行されているので、絶対値入
力レジスタ６に下位５ビットである「０ｂ００００１」
が反映される。制御部４１は、区間ｔ１０７で絶対値入
力レジスタ６への書き込み命令が実行されているので、
セレクタ３２〜３７の制御信号１１１として「１」を出
力し、ポインタ３８〜４０の書き込み信号１１２として
「１」を出力する。

【０１５８】また、区間ｔ１０６で絶対値入力レジスタ
５への書き込み命令が実行されているので、出力レジス
タ１２ｃの書き込み信号１１３として「１」を出力し、
出力レジスタ１３ｃ，１４ｃの書き込み信号１１４とし
て「１」を出力する。

【０１５９】区間ｔ１０７でポインタ３８〜４０の書き
込み信号１１２が「１」であるので、サイン符号入力レ
ジスタ８，９，１０，１１と、絶対値入力レジスタ４，
５，６，７との区間ｔ１０７での値を第１のアドレス生
成部１７に入力した値がポインタ３８に反映される。区
間ｔ１０７でポインタ３８〜４０の書き込み信号１１２
が「１」、セレクタ３２〜３７の制御信号１１１が
「０」であるので、サイン符号入力レジスタ８，９の区
間ｔ１０７での値（それぞれ０ｂ０，０ｂ１）と、絶対
値入力レジスタ４，５の区間ｔ１０７での下位３ビット
の値（それぞれ０ｂ００１，０ｂ００１）とを第２のア
ドレス生成部１８ｃに入力した値（０ｘ１９）がポイン
タ３９に反映される。区間ｔ１０７でポインタ３８〜４
０の書き込み信号１１２が「１」、セレクタ３２〜３７
の制御信号１１１が「０」であるので、絶対値入力レジ
スタ４，５の区間ｔ１０７での値（それぞれ０ｂ０００
０１，０ｂ００００１）を第３のアドレス生成部１９ｃ
に入力した値（０ｘ１２）がポインタ４０に反映され
る。

【０１６０】区間ｔ１０７で出力レジスタ１２ｃの書き
込み信号１１３の値が「１」であるので、区間ｔ１０７
でのポインタ３８の値をアドレスとする第１のＲＯＭ２
２の値が出力レジスタ１２ｃに反映される。区間ｔ１０
７で出力レジスタ１３ｃの書き込み信号１１４の値が
「１」であるので、区間ｔ１０７でのポインタ３９の値
をアドレスとする第２のＲＯＭ２３の値が出力レジスタ
１３ｃに反映される。区間ｔ１０７で出力レジスタ１４
ｃの書き込み信号１１４の値が「１」であるので、区間
ｔ１０７でのポインタ４０の値をアドレスとする第３の
ＲＯＭ２４の値が出力レジスタ１４ｃに反映される。ま
た、プロセッサ１は量子化後のスペクトルデータの絶対
値「０（０ｘ００００００００００）」を、絶対値入力
レジスタ７に書き込む命令を実行する。

【０１６１】次に、区間ｔ１０９では、区間ｔ１０８で
絶対値入力レジスタ７に「０（０ｘ０００００００００
０）」を書き込む命令が実行されているので、サイン符
号入力レジスタ７に下位５ビットである「０ｂ００００
０」が反映される。制御部４１は、区間ｔ１０８で絶対
値入力レジスタ７への書き込み命令が実行されているの
で、セレクタ３２〜３７の制御信号１１１として「１」
を、ポインタ３８〜４０の書き込み信号１１２として
「１」を出力する。

【０１６２】また、区間ｔ１０７で絶対値入力レジスタ
６への書き込み命令が実行されているので、出力レジス
タ１２ｃの書き込み信号１１３として「１」を、出力レ
ジスタ１５ｃ、１６ｃの書き込み信号１１５として
「１」を出力する。

【０１６３】区間ｔ１０８でポインタの書き込み信号１
１２が「１」であるので、サイン符号入力レジスタ８，
９，１０，１１と、絶対値入力レジスタ４，５，６，７
との区間ｔ１０８での値を第１のアドレス生成部１７に
入力した値がポインタ３８に反映される。区間ｔ１０８
でポインタの書き込み信号１１２が「１」、セレクタ３
２〜３７の制御信号１１１が「１」であるので、サイン
符号入力レジスタ１０，１１の区間ｔ１０８での値と、
絶対値入力レジスタ６，７の区間ｔ１０８での下位３ビ
ットの値とを第２のアドレス生成部１８ｃに入力した値
がポインタ３９に反映される。区間ｔ１０８でポインタ
の書き込み信号１１２が「１」、セレクタ３２〜３７の
制御信号１１１が「１」であるので、絶対値入力レジス
タ６，７の区間ｔ１０８での値を第３のアドレス生成部
１９ｃに入力した値がポインタ４０に反映される。区間
ｔ１０８で出力レジスタ１２ｃの書き込み信号１１３の
値が「１」であるので、区間ｔ１０８でのポインタ３８
の値をアドレスとする第１のＲＯＭ２２の値が出力レジ
スタ１２ｃに反映される。区間ｔ１０８で出力レジスタ
１３ｃの書き込み信号１１４の値が「１」であるので、
区間ｔ１０８でのポインタ３９の値（０ｘ１９）をアド
レスとする第２のＲＯＭ２３の値（０ｘ０５０４）が出
力レジスタ１３ｃに反映される。区間ｔ１０８で出力レ
ジスタ１４ｃの書き込み信号１１４の値が「１」である
ので、区間ｔ１０８でのポインタ４０の値（０ｘ１２）
をアドレスとする第３のＲＯＭ２４の値（０ｘ０６０５
０６０６０６）が出力レジスタ１４ｃに反映される。

【０１６４】次に、区間ｔ１１０において、制御部４１
は区間ｔ１０８で絶対値入力レジスタ７への書き込み命
令が実行されているので、出力レジスタ１２ｃの書き込
み信号１１３として「１」を、出力レジスタ１５ｃ，１
６ｃの書き込み信号１１５として「１」を出力する。

【０１６５】区間ｔ１０９でポインタ３８〜４０の書き
込み信号１１２が「１」であるので、サイン符号入力レ
ジスタ８，９，１０，１１の区間ｔ１０９での値（それ
ぞれ０ｂ０，０ｂ１，０ｂ０，０ｂ０）と、区間ｔ１０
９での絶対値入力レジスタ４，５，６，７の下位２ビッ
トの値（それぞれ０ｂ０１，０ｂ０１，０ｂ０１，０ｂ
００）とを第１のアドレス生成部１７に入力したときに
出力される値（０ｘ７４）がポインタ３８に反映され
る。区間ｔ１０９でポインタ３８〜４０の書き込み信号
１１２が「１」、セレクタ３２〜３７の制御信号１１１
が「１」であるので、サイン符号入力レジスタ１０，１
１の区間ｔ１０９での値（それぞれ０ｂ０，０ｂ０）
と、絶対値入力レジスタ６，７の区間ｔ１０９での下位
３ビットの値（０ｂ００１，０ｂ０００）とを第２のア
ドレス生成部１８ｃに入力したときに出力される値（０
ｘ１０）がポインタ３９に反映される。区間ｔ１０９で
ポインタ３８〜４０の書き込み信号１１２が「１」、セ
レクタ３２〜３７の制御信号１１１が「１」であるの
で、絶対値入力レジスタ６，７の区間ｔ１０９での値
（それぞれ０ｂ００００１，０ｂ０００００）を第３の
アドレス生成部１９ｃに入力したときに出力される値
（０ｘ１１）がポインタ４０に反映される。区間ｔ１０
９で出力レジスタ１２ｃの書き込み信号１１３の値が
「１」であるので、区間ｔ１０９でのポインタ３８の値
をアドレスとする第１のＲＯＭ２２の値が出力レジスタ
１２ｃに反映される。区間ｔ１０９で出力レジスタ１５
ｃの書き込み信号１１５の値が「１」であるので、区間
ｔ１０９でのポインタ３９の値をアドレスとする第２の
ＲＯＭ２３の値が出力レジスタ１５ｃに反映される。区
間ｔ１０９で出力レジスタ１６ｃの書き込み信号１１５
の値が「１」であるので、区間ｔ１０９でのポインタ４
０の値をアドレスとする第３のＲＯＭ２４の値が出力レ
ジスタ１６ｃに反映される。

【０１６６】次に、区間ｔ１１１において、区間ｔ１１
０で出力レジスタ１２ｃの書き込み信号１１３の値が
「１」であるので、区間ｔ１１０でのポインタ３８の値
（０ｘ７４）をアドレスとする第１のＲＯＭ２２の値
（０ｘ０９０７０９０７）が出力レジスタ１２ｃに反映
される。区間ｔ１１０で出力レジスタ１５ｃの書き込み
信号１１５の値が「１」であるので、区間ｔ１１０での
ポインタ３９の値（０ｘ１０）をアドレスとする第２の
ＲＯＭ２３の値（０ｘ０４０４）が出力レジスタ１５ｃ
に反映される。区間ｔ１１０で出力レジスタ１６ｃの書
き込み信号１１５の値が「１」であるので、区間ｔ１１
０でのポインタ４０の値（０ｘ１１）をアドレスとする
第３のＲＯＭ２４の値（０ｘ０４０５０４０６０６）が
出力レジスタ１６ｃに反映される。以上の動作の後、プ
ロセッサ１は、出力レジスタ１２ｃから値「０ｘ０９０
７０９０７」を読み出す。

【０１６７】次に、図１０のステップＳ１０５におい
て、プロセッサ１は、出力レジスタ１３ｃと１５ｃとか
ら読み出した値を合計し「０ｘ０９０８」を得る。さら
に、出力レジスタ１４ｃと１６ｃとから読み出した値を
合計し「０ｘ０ａ０ａ０ａ０ｃ０ｃ」を得る。そして、
ステップＳ１０６において、出力レジスタ１２ｃの値、
出力レジスタ１３ｃと１５ｃとの値の合計、及び出力レ
ジスタ１４ｃと１６ｃとの値の合計を、プロセッサ１で
８ビット毎に分解することにより、ハフマンコードブッ
ク１から１１により符号化した符号長としてそれぞれ
「９」、「７」、「９」、「７」、「９」、「８」、
「１０」、「１０」、「１０」、「１２」、「１２」を
得る。

【０１６８】なお、４つの量子化後スペクトルデータの
絶対値の最大値は１であるので、図３７より図１０のス
テップＳ１０９でハフマンコードブック１〜１１の中か
らいずれかを選択できる。そこで、ステップＳ１０９で
は、ハフマンコードブック１〜１１の中で一番小さい符
号長に符号化できるコードブック２、あるいは４を選択
する。

【０１６９】このように、本実施の形態３による符号長
計算装置２ｃ、及び符号化装置によれば、プロセッサ１
においてサイン符号付きの量子化後のスペクトルデータ
を計算する必要がなく、また、符号長計算装置２ｃにお
いてコードブック１から１１で符号化した場合の符号長
を求めることができ、プロセッサ１にコードブック１１
で符号化する場合の符号長を求めさせる必要がないた
め、プロセッサ１における処理負担を大幅に軽減するこ
とができる。また、ＲＯＭの容量も合計で、２７，６４
８ビットとなり、従来の符号長計算装置に比べてＲＯＭ
の容量を４分の１強にすることが可能である。さらに、
データ幅として４０ビットを扱えれば充分なので、４８
ビットプロセッサではなく、より規模の小さい４０ビッ
トプロセッサを使用することができる。

【０１７０】（実施の形態４）図２３は、本発明の実施
の形態４による符号化装置の構成を示すブロック図であ
る。本実施の形態４の符号化装置は、１６ビットのデー
タバスを備えるプロセッサ４２と、データを保持するメ
モリ３と、ハフマン符号化後の符号長の値を計算する符
号長計算装置２ｄとを備える。１６ビットのデータバス
を備えるプロセッサ４２は、実施の形態３で示したプロ
セッサ１と同様に図１０に示した処理のうち、コードブ
ック１から１１までのコードブックで符号化した場合の
符号長を求める処理以外の処理を行う。絶対値が１６以
上の場合のエスケープコード分の符号長の計算もプロセ
ッサ４２で行う。メモリ３は、実施の形態３で示したメ
モリ３と同様に量子化前後のスペクトルデータや符号化
後のストリームデータや量子化のためのテーブルを保持
する。符号長計算装置２ｄは、コードブック１から１１
により符号化した場合の符号長を求める処理を行う。実
施の形態３におけるプロセッサ１で行う処理は、プロセ
ッサ４２で行う。また、符号長計算装置２ｄを使う部分
以外の動作は実施の形態３と同じであり、説明を省略す
る。

【０１７１】図２４は、本実施の形態４による符号長計
算装置２ｄの構成を示すブロック図である。符号長計算
装置２ｄは、４個の絶対値入力レジスタ４，５，６，７
と、４個のサイン符号入力レジスタ８，９，１０，１１
と、５個の出力レジスタ１２ｄ，１３ｄ，１４ｄ，１５
ｄ，１６ｄと、第１から第３までのアドレス生成部１
７，１８ｃ，１９ｃと、第１から第３までのＲＯＭ２２
ｄ，２３ｄ，２４ｄと、セレクタ３２，３３，３４，３
５，３６，３７と、ポインタ３８，３９，４０と、制御
部４１と、第１から第５までのビット分割部４３，４
４，４５，４６，４７とを備える。

【０１７２】４個の絶対値入力レジスタ４，５，６，７
と、４個のサイン符号入力レジスタ８，９，１０，１１
と、第１から第３までのアドレス生成部１７，１８，１
９と、セレクタ３２，３３，３４，３５，３６，３７
と、ポインタ３８，３９，４０と、制御部４１とは、実
施の形態３と同様のものであるので説明を省略する。第
１のＲＯＭ２２ｄはワード幅１７ビット、ワード長２５
６ワードのＲＯＭである。

【０１７３】図２５は、第１のＲＯＭ２２ｄに保持され
ているデータの一部を示す図である。図２５において、
左の列のａｄｄｒｅｓｓは、第１のアドレス生成部１７
から出力されるアドレスであり、右の列のｄａｔａはハ
フマンコードブック１，２，３，４による符号化後の符
号長を表すデータである。図２６は、第１のＲＯＭ２２
ｄに格納されたデータの構成を示す図である。

【０１７４】ハフマンコードブック１で符号化された符
号で一番長いものは１１ビットであるので、４ビットあ
れば符号長を表すことができる。ハフマンコードブック
２で符号化された符号で一番長いものは９ビットである
ので、４ビットあれば符号長を表すことができる。ハフ
マンコードブック３で符号化された符号で一番長いもの
は１６ビットである。ハフマンコードブック３では、４
つのスペクトルデータの絶対値をハフマン符号化するの
で、サイン符号を表すビットは最大で４ビット付く。し
かし、１番長い１６ビットの符号に符号化される場合の
４つのスペクトルデータうち１つは「０」なので、１６
ビットに符号化される場合のサイン符号を表すビットは
３ビットしか付かない。よってサイン符号を表すビット
も加えた場合は最大で１９ビットであるので、５ビット
あれば符号長を表すことができる。

【０１７５】ハフマンコードブック４で符号化された符
号で一番長いものは１２ビットである。ハフマンコード
ブック４では、４つのスペクトルデータの絶対値をハフ
マン符号化するので、サイン符号を表すビットは最大で
４ビット付く。しかし、１番長い１２ビットの符号に符
号化される場合の４つのスペクトルデータうち１つは
「０」なので、１２ビットに符号化される場合のサイン
符号を表すビットは３ビットしか付かない。よってサイ
ン符号を表すビットも加えた場合は最大で１５ビットで
あるので、４ビットあれば符号長を表すことができる。
第２のＲＯＭ２３ｄはワード幅８ビット、ワード長２５
６ワードのＲＯＭである。

【０１７６】図２７は、第２のＲＯＭ２３ｄに保持され
ているデータの一部を示す図である。図２７において、
左の列のａｄｄｒｅｓｓは、第２のアドレス生成部１８
ｃから出力されるアドレスであり、右の列のｄａｔａは
ハフマンコードブック５，６による符号化後の符号長を
表すデータである。

【０１７７】図２８は、第２のＲＯＭ２３ｄの保持する
データの構成を示す図である。ハフマンコードブック５
で符号化された符号で一番長いものは１３ビットである
ので、４ビットあれば符号長を表すことができる。ハフ
マンコードブック６で符号化された符号で一番長いもの
は１１ビットであるので、４ビットあれば符号長を表す
ことができる。第３のＲＯＭ２４ｄはワード幅２１ビッ
ト、ワード長３８４ワードのＲＯＭである。

【０１７８】図２９は、第３のＲＯＭ２４ｄに保持され
ているデータの一部を示す図である。図２９において、
左の列のａｄｄｒｅｓｓは、第３のアドレス生成部１９
ｃから出力されるアドレスであり、右の列のｄａｔａは
ハフマンコードブック７，８，９，１０，１１による符
号化後の符号長を表すデータである。

【０１７９】図３０は、第３のＲＯＭ２４ｄに格納され
たデータの構成を示す図である。ハフマンコードブック
７で符号化された符号で一番長いものは１２ビットであ
り、サイン符号を表すビットも加えると合計での最大値
は１４ビットであるので、４ビットあれば符号長を表す
ことができる。ハフマンコードブック８で符号化された
符号で一番長いものは１０ビットであり、サイン符号を
表すビットも加えると合計での最大値は１２ビットであ
るので、４ビットあれば符号長を表すことができる。ハ
フマンコードブック９で符号化された符号で一番長いも
のは１５ビットであり、サイン符号を表すビットも加え
ると合計での最大値は１７ビットであるので、５ビット
あれば符号長を表すことができる。ハフマンコードブッ
ク１０で符号化された符号で一番長いものは１２ビット
であり、サイン符号を表すビットも加えると合計での最
大値は１４ビットであるので、４ビットあれば符号長を
表すことができる。ハフマンコードブック１１で符号化
された符号で一番長いものは１２ビットであり、サイン
符号を表すビットも加えると合計での最大値は１４ビッ
トであるので、４ビットあれば符号長を表すことができ
る。

【０１８０】出力レジスタ１２ｄは、１７ビットのレジ
スタであり、制御部４１からの書き込み信号１１３が
「１」のとき、第１のＲＯＭ２２ｄからのデータを読み
込む。出力レジスタ１２ｄには、ハフマンコードブック
１から４で符号化した場合の符号長がセットされる。出
力レジスタ１３ｄ，１５ｄは、８ビットのレジスタであ
り、それぞれ制御部４１からの書き込み信号１１４，１
１５が「１」のとき、第２のＲＯＭ２３ｄからのデータ
を読み込む。出力レジスタ１３ｄ，１５ｄにはハフマン
コードブック５、及び６で符号化した場合の符号長がセ
ットされる。出力レジスタ１４ｄ，１６ｄは、２１ビッ
トのレジスタであり、それぞれ制御部４１からの書き込
み信号１１４，１１５が「１」のとき、第３のＲＯＭ２
４ｄからのデータを読み込む。出力レジスタ１４ｄ，１
６ｄにはハフマンコードブック７から１１で符号化した
場合の符号長がセットされる。

【０１８１】図３１は、第１のビット分割部４３におけ
るデータの分割と、連結とを説明するための図である。
第１のビット分割部４３は、出力レジスタ１２ｄの値を
分割し、プロセッサ４２のアドレス０ｘ０への出力１２
０と、アドレス０ｘ１への出力１２１とを出力する。第
１のビット分割部４３は、「０ｘ０（０ｂ００００）」
と、出力レジスタ１２ｄのハフマンコードブック１で符
号化した符号長にあたる部分と、「０ｘ０（０ｂ０００
０）」と、出力レジスタ１２ｄのハフマンコードブック
２で符号化した符号長にあたる部分とを連結した値をプ
ロセッサ４２のアドレス０ｘ０に出力する。同様に、
「０ｘ０（０ｂ０００）」と、出力レジスタ１２ｄのハ
フマンコードブック３で符号化した符号長にあたる部分
と、「０ｘ０（０ｂ００００）」と、出力レジスタ１２
ｄのハフマンコードブック４で符号化した符号長にあた
る部分とを連結した値をプロセッサ４２のアドレス０ｘ
１に出力する。

【０１８２】図３２は、第２のビット分割部４４におけ
るデータの分割と、連結とを説明するための図である。
第２のビット分割部４４は、出力レジスタ１３ｄの値を
分割し、プロセッサ４２のアドレス０ｘ２への出力１２
２を出力する。第２のビット分割部４４は、「０ｘ０
（０ｂ００００）」と、出力レジスタ１３ｄのハフマン
コードブック５で符号化した符号長にあたる部分と、
「０ｘ０（０ｂ００００）」と、出力レジスタ１３ｄの
ハフマンコードブック６で符号化した符号長にあたる部
分とを連結した値をプロセッサ４２のアドレス０ｘ２に
出力する。

【０１８３】図３３は、第３のビット分割部４５におけ
るデータの分割と、連結とを説明するための図である。
第３のビット分割部４５は、出力レジスタ１４ｄの値を
分割し、プロセッサ４２のアドレス０ｘ０４への出力１
２４と、アドレス０ｘ６への出力１２６と、アドレス０
ｘ８への出力１２８とを出力する。第３のビット分割部
４５は、「０ｘ０（０ｂ００００）」と、出力レジスタ
１４ｄのハフマンコードブック７で符号化した符号長に
あたる部分と、「０ｘ０（０ｂ００００）」と、出力レ
ジスタ１４ｄのハフマンコードブック８で符号化した符
号長にあたる部分とを連結した値をプロセッサ４２のア
ドレス０ｘ４に出力する。

【０１８４】同様に、「０ｘ０（０ｂ０００）」と、出
力レジスタ１４ｄのハフマンコードブック９で符号化し
た符号長にあたる部分と、「０ｘ０（０ｂ００００）」
と、出力レジスタ１４ｄのハフマンコードブック１０で
符号化した符号長にあたる部分とを連結した値をプロセ
ッサ４２のアドレス０ｘ６に出力する。同様に、「０ｘ
０００（０ｂ００００００００００００）」と、出力レ
ジスタ１４ｄのハフマンコードブック１１で符号化した
符号長にあたる部分とを連結した値をプロセッサ４２の
アドレス０ｘ８に出力する。

【０１８５】第４のビット分割部４６は、出力レジスタ
１５ｄの値を分割し、プロセッサ４２のアドレス０ｘ３
への出力１２３を出力する。第４のビット分割部４６は
第２のビット分割部４４と同様の動作をする。第４のビ
ット分割部４６は、「０ｘ０（０ｂ００００）」と、出
力レジスタ１５ｄのハフマンコードブック５で符号化し
た符号長にあたる部分と、「０ｘ０（０ｂ００００）」
と、出力レジスタ１５ｄのハフマンコードブック６で符
号化した符号長にあたる部分とを連結した値をプロセッ
サ４２のアドレス０ｘ３に出力する。

【０１８６】第５のビット分割部４７は、出力レジスタ
１６ｄの値を分割し、プロセッサ４２のアドレス０ｘ０
５への出力１２５と、アドレス０ｘ７への出力１２７
と、アドレス０ｘ９への出力１２９とを出力する。第５
のビット分割部４７は第３のビット分割部４５と同様の
動作をする。

【０１８７】第５のビット分割部４７は、「０ｘ０（０
ｂ００００）」と、出力レジスタ１６ｄのハフマンコー
ドブック７で符号化した符号長にあたる部分と、「０ｘ
０（０ｂ００００）」と、出力レジスタ１６ｄのハフマ
ンコードブック８で符号化した符号長にあたる部分とを
連結した値をプロセッサ４２のアドレス０ｘ５に出力す
る。

【０１８８】同様に、「０ｘ０（０ｂ０００）」と、出
力レジスタ１６ｄのハフマンコードブック９で符号化し
た符号長にあたる部分と、「０ｘ０（０ｂ００００）」
と、出力レジスタ１６ｄのハフマンコードブック１０で
符号化した符号長にあたる部分とを連結した値をプロセ
ッサ４２のアドレス０ｘ７に出力する。同様に、「０ｘ
０００（０ｂ００００００００００００）」と、出力レ
ジスタ１６ｄのハフマンコードブック１１で符号化した
符号長にあたる部分とを連結した値をプロセッサ４２の
アドレス０ｘ９に出力する。本実施の形態４のＡＡＣの
符号化装置の動作は、図１０のステップＳ１０４を除い
て実施の形態３の符号化装置の動作と同じである。

【０１８９】次に、ステップＳ１０４ないしＳ１０９に
おける、本実施の形態４による符号長計算装置２ｄ、及
びプロセッサ４２の動作について、具体例を用いて説明
する。４個の量子化前スペクトルデータとして、 「１（０ｘ０００００００００１）」 「−１（０ｘｆｆｆｆｆｆｆｆｆｆ）」 「１（０ｘ０００００００００１）」 「０（０ｘ００００００００００）」 が、図１０のステップＳ１０３で量子化されて、量子化
後スペクトルデータの絶対値として、 「１（０ｘ０００００００００１）」 「１（０ｘ０００００００００１）」 「１（０ｘ０００００００００１）」 「０（０ｘ００００００００００）」 が求まったとする。もし、量子化後のスペクトルデータ
のサイン符号付きの値を求めたとすると、「１」、「−
１」、「１」、「０」となる。

【０１９０】図３４は、ポインタ３８〜４０、出力レジ
スタ１２ｄ〜１６ｄ、及びビット分割部４３〜４７の動
作を示すタイミングチャートである。なお、第１から第
３までのＲＯＭ２２ｄ，２３ｄ，２４ｄと、出力レジス
タ１２ｄ，１３ｄ，１４ｄ，１５ｄ，１６ｄと、第１か
ら第５までのビット分割部４３，４４，４５，４６，４
７以外の動作は実施の形態３の具体例の場合と同じであ
り、説明を省略する。また、特に記述される場合以外
は、制御部４１から出力される制御信号１１１、書き込
み信号１１２，１１３，１１４，１１５は、「０」であ
るとする。

【０１９１】区間ｔ２０１から区間ｔ２０６までは実施
の形態３における図１０のタイミングチャートの区間ｔ
１０１から区間ｔ１０６までと同様であるので説明を省
略する。区間ｔ２０７では、制御部４１は、区間ｔ２０
５で絶対値入力レジスタ４への書き込み命令が実行され
ているので、出力レジスタ１２ｄの書き込み信号１１３
として「１」を出力し、出力レジスタ１３ｄ，１４ｄの
書き込み信号１１４として「１」を出力する。それ以外
の動作は実施の形態３の具体例の区間ｔ２０７と同様で
あるので説明を省略する。

【０１９２】区間ｔ２０８では、制御部４１は、区間ｔ
２０６で絶対値入力レジスタ５への書き込み命令が実行
されているので、出力レジスタ１２ｄの書き込み信号１
１３として「１」を出力し、出力レジスタ１３ｄ，１４
ｄの書き込み信号１１４として「１」を出力する。

【０１９３】区間ｔ２０７で出力レジスタ１２ｄの書き
込み信号１１３の値が「１」であるので、区間ｔ２０７
でのポインタ３８の値をアドレスとする第１のＲＯＭ２
２ｄの値が出力レジスタ１２ｄに反映される。区間ｔ２
０７で出力レジスタ１３ｄの書き込み信号１１４の値が
「１」であるので、区間ｔ２０７でのポインタ３９の値
をアドレスとする第２のＲＯＭ２３ｄの値が出力レジス
タ１３ｄに反映される。区間ｔ２０７で出力レジスタ１
４ｄの書き込み信号１１４の値が「１」であるので、区
間ｔ２０７でのポインタ４０の値をアドレスとする第３
のＲＯＭ２４ｄの値が出力レジスタ１４ｄに反映され
る。

【０１９４】出力レジスタ１２ｄからの出力の値が第１
のビット分割部４３により分割されて、アドレス０ｘ０
への出力１２０、アドレス０ｘ１への出力１２１が出力
される。出力レジスタ１３ｄからの出力の値が第２のビ
ット分割部４４により分割されて、アドレス０ｘ２への
出力１２２が出力される。出力レジスタ１４ｄからの出
力の値が第３のビット分割部４５により分割されて、ア
ドレス０ｘ４への出力１２４、アドレス０ｘ６への出力
１２６、アドレス０ｘ８への出力１２８が出力される。
それ以外の動作は実施の形態３の具体例の区間ｔ１０８
と同様であるので説明を省略する。

【０１９５】区間ｔ２０９では、制御部４１は、区間ｔ
２０７で絶対値入力レジスタ６への書き込み命令が実行
されているので、出力レジスタ１２ｄの書き込み信号１
１３と、出力レジスタ１５ｄ，１６ｄの書き込み信号１
１５として「１」を出力する。区間ｔ２０８で出力レジ
スタ１２ｄの書き込み信号１１３の値が「１」であるの
で、区間ｔ２０８でのポインタ３８の値をアドレスとす
る第１のＲＯＭ２２ｄの値が出力レジスタ１２ｄに反映
される。区間ｔ２０８で出力レジスタ１３ｄの書き込み
信号１１４の値が「１」であるので、区間ｔ２０８での
ポインタ３９の値（０ｘ１９）をアドレスとする第２の
ＲＯＭ２３ｄの値は、図２７より「０ｘ５４」であるの
で出力レジスタ１３ｄには「０ｘ５４」が反映される。
区間ｔ２０８で出力レジスタ１４ｄの書き込み信号１１
４の値が「１」であるので、区間ｔ２０８でのポインタ
４０の値（０ｘ１２）をアドレスとする第３のＲＯＭ２
４ｄの値は、図２９より「０ｘ０ｃａ６６６」であるの
で出力レジスタ１４ｄには「０ｘ０ｃａ６６６」が反映
される。出力レジスタ１２ｄからの出力の値が第１のビ
ット分割部４３により分割されて、アドレス０ｘ０への
出力１２０と、アドレス０ｘ１への出力１２１とが出力
される。

【０１９６】出力レジスタ１３ｄからの出力の値（０ｘ
０５４）が第２のビット分割部４４により上位４ビット
と、下位４ビットとに分割され、それらの間に「０」を
挿入して、アドレス０ｘ２への出力１２２として「０ｘ
０５０４」が出力される。出力レジスタ１４ｄからの出
力の値（０ｘ０ｃａ６６６）が第３のビット分割部４５
により、下位から４ビット、４ビット、５ビット、４ビ
ット、４ビットに分割される。そして、それらの間に
「０」を挿入することにより、アドレス０ｘ４への出力
１２４として「０ｘ０６０５」、アドレス０ｘ６への出
力１２６として「０ｘ０６０６」、アドレス０ｘ８への
出力１２８として「０ｘ０００６」が出力される。それ
以外の動作は実施の形態３の具体例の区間ｔ１０９と同
様であるので説明を省略する。

【０１９７】区間ｔ２１０では、制御部４１は、区間ｔ
２０８で絶対値入力レジスタ７への書き込み命令が実行
されているので、出力レジスタ１２ｄの書き込み信号１
１３として「１」を出力し、出力レジスタ１５ｄ，１６
ｄの書き込み信号１１５として「１」を出力する。区間
ｔ２０９で出力レジスタ１２ｄの書き込み信号１１３の
値が「１」であるので、区間ｔ２０９でのポインタ３８
の値をアドレスとする第１のＲＯＭ２２ｄの値が出力レ
ジスタ１２ｄに反映される。区間ｔ２０９で出力レジス
タ１５ｄの書き込み信号１１５の値が「１」であるの
で、区間ｔ２０９でのポインタ３９の値をアドレスとす
る第２のＲＯＭ２３ｄの値が出力レジスタ１５ｄに反映
される。区間ｔ２０９で出力レジスタ１６ｄの書き込み
信号１１５の値が「１」であるので、区間ｔ２０９での
ポインタ４０の値をアドレスとする第３のＲＯＭ２４ｄ
の値が出力レジスタ１６ｄに反映される。

【０１９８】出力レジスタ１２ｄからの出力の値が第１
のビット分割部４３により分割されて、アドレス０ｘ０
への出力１２０と、アドレス０ｘ１への出力１２１とが
出力される。出力レジスタ１５ｄからの出力の値が第４
のビット分割部４６により分割されて、アドレス０ｘ３
への出力１２３が出力される。出力レジスタ１６ｄから
の出力した値が第５のビット分割部４７により分割され
て、アドレス０ｘ５への出力１２５と、アドレス０ｘ７
への出力１２７と、アドレス０ｘ９への出力１２９とが
出力される。それ以外の動作は実施の形態３の具体例の
区間ｔ１１０と同様であり、説明を省略する。

【０１９９】区間ｔ２１１では、区間ｔ２１０で出力レ
ジスタ１２ｄの書き込み信号１１３の値が「１」である
ので、区間ｔ２１０でのポインタ３８の値（０ｘ７４）
をアドレスとする第１のＲＯＭ２２ｄの値は、図２５よ
り「０ｘ１２ｅ９７」であるので出力レジスタ１２ｄに
は「０ｘ１２ｅ９７」が反映される。区間ｔ２１０で出
力レジスタ１５ｄの書き込み信号１１５の値が「１」で
あるので、区間ｔ２１０でのポインタ３９の値（０ｘ１
０）をアドレスとする第２のＲＯＭ２３ｄの値は、図２
７より「０ｘ４４」であるので出力レジスタ１５ｄには
「０ｘ４４」が反映される。区間ｔ２１０で出力レジス
タ１６ｄの書き込み信号１１５の値が「１」であるの
で、区間ｔ２１０でのポインタ４０の値（０ｘ１１）を
アドレスとする第３のＲＯＭ２４ｄの値は図２９より
「０ｘ０８ａ４６６」であるので出力レジスタ１６ｄに
は「０ｘ０８ａ４６６」が反映される。

【０２００】出力レジスタ１２ｄからの出力の値（０ｘ
１２ｅ９７）が第１のビット分割部４３により、下位か
ら４ビット、５ビット、４ビット、４ビットに分割され
る。そして、それらの間に「０」を挿入することによ
り、アドレス０ｘ０への出力１２０として「０ｘ０９０
７」、アドレス０ｘ１への出力１２１として「０ｘ０９
０７」が出力される。

【０２０１】出力レジスタ１５ｄからの出力の値（０ｘ
４４）が第４のビット分割部４６により上位４ビット
と、下位４ビットとに分割され、それらの間に「０」を
挿入して、アドレス０ｘ２への出力１２２として「０ｘ
０４０４」が出力される。

【０２０２】出力レジスタ１６ｄからの出力の値（０ｘ
０８ａ４６６）が第５のビット分割部４７により、下位
から４ビット、４ビット、５ビット、４ビット、４ビッ
トに分割される。そして、それらの間に「０」を挿入す
ることにより、アドレス０ｘ５への出力１２５として
「０ｘ０４０５」、アドレス０ｘ７への出力１２７とし
て「０ｘ０４０６」、アドレス０ｘ９への出力１２９と
して「０ｘ０００６」が出力される。

【０２０３】以上の動作の後、プロセッサ４２は、アド
レス０ｘ０から「０ｘ０９０７」、アドレス０ｘ１から
「０ｘ０９０７」を読み出す。次に、アドレス０ｘ２と
アドレス０ｘ３から読み出した値を合計し「０ｘ０９０
８」を得る。さらに、アドレス０ｘ０４とアドレス０ｘ
５からの値、アドレス０ｘ６とアドレス０ｘ７からの
値、アドレス０ｘ８とアドレス０ｘ９からの値を合計
し、それぞれ「０ｘ０ａ０ａ」「０ｘ０ａ０ｃ」、「０
ｘ０００ｃ」を得る。

【０２０４】これらの値をプロセッサ４２で８ビット毎
に分解することにより、ハフマンコードブック１から１
１までの符号長を符号化した値としてそれぞれ「９」、
「７」、「９」、「７」、「９」、「８」、「１０」、
「１０」、「１０」、「１２」、「１２」を得る。

【０２０５】なお、４つの量子化後スペクトルデータの
絶対値の最大値は１であるので、図３７より図１０のス
テップＳ１０９でハフマンコードブック１〜１１の中か
らいずれかを選択できる。そこで、ステップＳ１０９で
は、ハフマンコードブック１〜１１の中で一番小さい符
号長に符号化できるコードブック２、あるいは４を選択
する。

【０２０６】このように、本実施の形態４による符号長
計算装置２ｄ、及び符号化装置によれば、プロセッサ４
２においてサイン符号付きの量子化後のスペクトルデー
タを計算する必要がなく、また、符号長計算装置２ｄに
おいてコードブック１から１１で符号化する場合の符号
長を求めることができ、プロセッサ４２にコードブック
１１で符号化する場合の符号長を求めさせる必要がない
ため、プロセッサ４２における処理負担を大幅に軽減す
ることができる。また、ＲＯＭの容量も合計で、１４，
４６４ビットとなり、従来の符号長計算装置に比べてＲ
ＯＭの容量を１３％ほどにすることができる。また、デ
ータ幅として１６ビットを扱えれば充分なので、通常使
われない４８ビットプロセッサではなく、より規模が小
さく、通常使われる１６ビットプロセッサを使用するこ
とができる。さらに、ビット分割部で各ハフマンコード
ブックに対応する符号長を８ビット毎に区切っているの
で、プロセッサ１が符号長を加算するときに発生するか
もしれないオーバーフローに対しての対策が不要であ
る。

【０２０７】（実施の形態５）本発明の実施の形態５の
符号化装置は、実施の形態４の符号長計算装置２ｄを図
３５に示すものに変えたものである。なお、他の構成、
及び符号長計算装置２ｅに関わる部分以外の動作は、実
施の形態４の符号化装置と同じであり、説明を省略す
る。図３５は、本実施の形態５による符号長計算装置２
ｅの構成を示すブロック図である。符号長計算装置２ｅ
は、４個の絶対値入力レジスタ４，５，６，７と、４個
のサイン符号入力レジスタ８，９，１０，１１と、５個
の出力レジスタ１２ｄ，１３ｄ，１４ｄ，１５ｄ，１６
ｄと、第１から第３までのアドレス生成部１７，１８
ｃ，１９ｃと、第１から第３までのＲＯＭ２２ｄ，２３
ｄ，２４ｄと、セレクタ３２，３３，３４，３５，３
６，３７と、ポインタ３８，３９，４０と、制御部４１
ｅと、ビット分割部４３，４４，４５，４６，４７と、
セレクタ４８，４９，５０とを備える。

【０２０８】制御部４１ｅ、及びセレクタ４８，４９，
５０以外の構成は、実施の形態４と同様のものであり、
説明を省略する。セレクタ４８は、制御部４１ｅからの
制御信号１１６が「１」のとき、プロセッサ４２からの
データを選択し、「１」以外のときは第１のアドレス生
成部１７からの出力を選択して、ポインタ３８に出力す
る。セレクタ４９は、制御部４１ｅからの制御信号１１
７が「１」のとき、プロセッサ４２からのデータを選択
し、「１」以外のときは第２のアドレス生成部１８ｃか
らの出力を選択して、ポインタ３９に出力する。セレク
タ５０は、制御部４１ｅからの制御信号１１８が「１」
のとき、プロセッサ４２からのデータを選択し、「１」
以外のときは第３のアドレス生成部１９ｃからの出力を
選択して、ポインタ４０に出力する。

【０２０９】制御部４１ｅは、実施の形態４の制御部４
１の動作に加えて、以下の動作を行う。プロセッサ４２
がポインタ３８に対応するアドレスにデータを書き込ん
だとき、制御部４１ｅは、ポインタ３８への書き込み信
号１１２として「１」を出力し、セレクタ４８への制御
信号１１６として「１」を出力する。また、プロセッサ
４２がポインタ３８にデータを書き込んだ次のクロック
期間に、制御部４１ｅは、出力レジスタ１２ｄへの書き
込み信号１１３として「１」を出力する。プロセッサ４
２がポインタ３９に対応するアドレスにデータを書き込
んだとき、制御部４１ｅは、ポインタ３９への書き込み
信号１１２として「１」を出力し、セレクタ４９への制
御信号１１７として「１」を出力する。また、プロセッ
サ４２がポインタ３９にデータを書き込んだ次のクロッ
ク期間に、制御部４１ｅは、出力レジスタ１３ｄへの書
き込み信号１１４として「１」を出力する。

【０２１０】プロセッサ４２がポインタ４０に対応する
アドレスにデータを書き込んだとき、制御部４１ｅは、
ポインタ４０への書き込み信号１１２として「１」を出
力し、セレクタ５０への制御信号１１８として「１」を
出力する。また、プロセッサ４２がポインタ４０にデー
タを書き込んだ次のクロック期間に、制御部４１ｅは、
出力レジスタ１４ｄへの書き込み信号１１４として
「１」を出力する。

【０２１１】また、プロセッサ４２は、第１から第３の
ビット分割部４３，４４，４５を通さずに出力レジスタ
１２ｄ，１３ｄ，１４ｄの値を読むことができる。出力
レジスタ１２ｄの値は、上位１ビットと下位１６ビット
とに分けてプロセッサ４２が読むことができるものとす
る。また、出力レジスタ１４ｄの値は、上位５ビットと
下位１６ビットとに分けてプロセッサ４２が読むことが
できるものとする。絶対値入力レジスタ４，５，６，７
と、サイン符号入力レジスタ８，９，１０，１１とを通
してデータを入力する場合は、実施の形態４と同様であ
り、説明を省略する。

【０２１２】次に、プロセッサ４２が第１から第３のア
ドレス生成部１７，１８ｃ，１９ｃを通さずに第１から
第３のＲＯＭ２２ｄ，２３ｄ，２４ｄのデータを読み出
す動作について説明する。まず、プロセッサ４２が、ポ
インタ３８に対応するアドレスに「０ｘ７４」を書き込
んだ場合について説明する。プロセッサ４２が、ポイン
タ３８に対応するアドレスに「０ｘ７４」を書き込むの
で、制御部４１ｅは、セレクタ４８の制御信号として
「１」を出力し、ポインタ３８の書き込み信号１１２と
して「１」を出力する。セレクタ４８の制御信号が
「１」であるので、セレクタ４８はプロセッサ４２から
の値を選択し、ポインタ３８に「０ｘ７４」を出力す
る。ポインタ３８の書き込み信号１１２が「１」である
ので、ポインタ３８には「０ｘ７４」が書き込まれる。
次のクロックで出力レジスタ１２ｄの書き込み信号１１
３が「１」であるので、ポインタ３８の値「０ｘ７４」
をアドレスとする第１のＲＯＭ２２ｄの値「０ｘ１２ｅ
９７」が、出力レジスタ１２ｄに書き込まれる。プロセ
ッサ４２は、出力レジスタ１２ｄの値「０ｘ１２ｅ９
７」を、上位１ビット「０ｘ１」と、下位１６ビット
「０ｘ２ｅ９７」とに分けて読み込む。

【０２１３】同様に、プロセッサ４２が、ポインタ３９
に対応するアドレスに「０ｘ１９」を書き込んだ場合
は、出力レジスタ１３ｄから「０ｘ５４」を読み出すこ
とができる。また、プロセッサ４２が、ポインタ４０に
対応するアドレスに「０ｘ１１」を書き込んだ場合は、
出力レジスタ１４ｄの値「０ｘ０８ａ４６６」の上位５
ビット「０ｘ０８］と、下位１６ビット「０ｘａ４６
６」とを読み出すことができる。

【０２１４】このように、本実施の形態５による符号長
計算装置２ｅ、及び符号化装置によれば、実施の形態４
と同様の効果に加え、第１から第３のアドレス生成部１
７，１８ｃ，１９ｃを通さずに第１から第３のＲＯＭ２
２ｄ，２３ｄ，２４ｄへアドレスを与え、ＲＯＭの内容
を読み出すことができることより、ＲＯＭへ正しくデー
タが書き込まれているか否かを容易にテストすることが
できる効果が得られる。また、ＡＡＣのハフマンエンコ
ードを行わない場合に、ＲＯＭに別のデータを記憶して
おくことができるので、ＲＯＭの領域を有効に使うこと
ができる。

【０２１５】なお、実施の形態５では、第１から第３の
アドレス生成部１７，１８ｃ，１９ｃを通さずに第１か
ら第３のＲＯＭ２２ｄ，２３ｄ，２４ｄへアドレスを与
え、ＲＯＭの内容を読み出すことができる機構を備えた
ものとしたが、同様の機構を実施の形態１から３の符号
長計算装置において設けてもよい。また、実施の形態３
ないし５では、第２のＲＯＭ２３，２３ｄが、２５６ワ
ードの場合を示した。しかし、第２のアドレス生成部１
８ｃが「０ｘｃｄ」以上のアドレスを生成するときは、
第２のアドレス生成部１８ｃに入力される絶対値入力レ
ジスタの値が「５」以上の場合だけである。よって、図
３７に示す絶対値の最大値の制限により、第２のＲＯＭ
２３，２３ｄに符号長が保持されているコードブック
５，６が、図１０のステップＳ１０９で選択されること
はない。そこで、第２のＲＯＭ２３，２３ｄを２０５ワ
ード以上のＲＯＭで構成することもできる。

【０２１６】また、実施の形態３ないし５では、第３の
ＲＯＭ２４，２４ｄが３８４ワードの場合を示した。し
かし、第３のアドレス生成部１９ｃに入力される絶対値
は１６以下であるので、第３のアドレス生成部１９ｃが
「０ｘ１２１」以上のアドレスを生成することはない。
そこで、第３のＲＯＭ２４，２４ｄを２８９ワード以上
のＲＯＭで構成することもできる。また、実施の形態３
ないし５では、第２のアドレス生成部１８ｃを簡単に構
成するために、入力される絶対値入力レジスタ、サイン
符号入力レジスタの値をビット連結してアドレスを生成
している。しかし、第２のアドレス生成部１８ｃが、よ
り複雑な構成になってもよければ、以下のように構成す
ることにより第２のＲＯＭ２３，２３ｄを８１ワードで
構成することもできる。

【０２１７】第２のアドレス生成部１８ｃに入力される
絶対値入力レジスタの値をＡ，Ｂとし、サイン符号入力
レジスタの値をＥ，Ｆとする。そして、Ｅが「０」のと
きＧ＝Ａとし、Ｅが「１」のときＧ＝−Ａとする。ま
た、Ｆが「０」のときＨ＝Ｂとし、Ｆが「１」のときＨ
＝−Ｂとする。このとき、第２のアドレス生成部１８ｃ
が出力するアドレスを、 「ａｄｄｒｅｓｓ＝９＊（Ｇ＋４）＋Ｈ＋４」 となるように、第２のアドレス生成部１８ｃを構成す
る。 そして、第２のＲＯＭ２３，２３ｄに保持する値
を、第２のアドレス生成部１８ｃが出力するアドレスに
対応するアドレスの領域に保持する。このように構成す
ることにより、第２のＲＯＭ２３，２３ｄを８１ワード
で構成することができ、本発明と同様の効果が得られ
る。

【０２１８】なお、上記の第２のアドレス生成部１８ｃ
の例では、 「ａｄｄｒｅｓｓ＝９＊（Ｇ＋４）＋Ｈ＋４」 の演算式を用いたが、 「ａｄｄｒｅｓｓ＝１０＊（Ｇ＋４）＋Ｈ＋４」 であっても、第２のＲＯＭ２３，２３ｄは８９ワードあ
れば構成することができるので、（Ｇ＋４）の係数が９
以上の同様の係数であっても、本発明と同様の効果が得
られる。

【０２１９】また、実施の形態３ないし５での第３のア
ドレス生成部１９ｃでは、 「ａｄｄｒｅｓｓ＝１７＊Ａ＋Ｂ」 の演算式を用いたが、 「ａｄｄｒｅｓｓ＝１８＊Ａ＋Ｂ」 であっても、第３のＲＯＭ２４，２４ｄは５％程度しか
容量が増えないので、Ａの係数が１７以上の同様の係数
であっても、本発明と同様の効果が得られる。

【０２２０】また、実施の形態３ないし５の具体例で
は、量子化前のスペクトルデータをサイン符号入力レジ
スタ８，９，１０，１１に順次入力しているが、入力す
る順番を変えても同様に実施することができる。また、
量子化後スペクトルデータの絶対値を絶対値入力レジス
タ４，５，６，７に順次書き込んでいるが、入力する順
番を変えても同様に実施することができる。

【０２２１】また、実施の形態３ないし５では、ポイン
タ３８，３９，４０、出力レジスタ１２〜１６，１２ｄ
〜１６ｄは、制御部４１，４１ｅからの書き込み信号が
「１」のとき、値を読み込む場合を示したが、制御部か
らの書き込み信号が「０」のときに読み込むようにして
も、制御部４１，４１ｅからの書き込み信号を反転させ
るさせることにより、実施の形態３ないし５で示した例
と同じ効果を示すように構成することができる。

【０２２２】また、実施の形態１ないし５では、テーブ
ル記憶手段としてＲＯＭで構成した場合を示したが、デ
ータを書き込む手段を用意することによりＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成しても
よい。また、実施の形態１ないし５では、ＡＡＣの符号
化装置を示した。しかし、アドレス生成部及び符号長を
記憶するＲＯＭの構成をＭＰＥＧ−Ａｕｄｉｏ Ｌａｙ
ｅｒ−３のハフマン符号に対応できるように変更するこ
とにより、実施の形態１ないし５で示したＡＡＣの符号
長計算装置と同様の量子化前のスペクトルデータと量子
化後スペクトルデータの絶対値を入力するとハフマン符
号化後の符号長を得ることができる符号長計算装置を構
成することができる。

【０２２３】そして、前記符号長計算装置を備えたＭＰ
ＥＧ−Ａｕｄｉｏ Ｌａｙｅｒ−３の符号化装置を構成
することができる。また、この符号化装置ではプロセッ
サでサイン符号付きの量子化後のスペクトルデータを計
算する必要がないので本発明と同様の効果を得ることが
できる。

【０２２４】また、実施の形態１ないし５では、符号化
において用いるコードブックとして、ＡＡＣ規格の１１
個のハフマンコードブックを用いた場合について説明し
たが、使用するコードブックとして、１１個のハフマン
コードブックの中から任意の個数のコードブックを選択
してもよく、また、ＡＡＣ規格のハフマンコードブック
でないコードブックを選択してもよい。

【０２２５】

【発明の効果】請求項１〜３，５〜７，１０，１２，並
びに１５〜１７の符号化装置によれば、Ａ個のデータ
（Ａは２以上の整数）を組み合わせてインデックスを生
成し、前記インデックスをＬ個のコードブック（Ｌは、
１以上の整数）によりハフマン符号化した符号化後の符
号長を計算する符号長計算装置であって、前記Ａ個のデ
ータの絶対値と、前記Ａ個のデータのサイン情報とを含
むデータが入力されると、該データに対応したアドレス
を生成するアドレス生成手段と、前記Ｌ個のコードブッ
クの内、Ｈ個のコードブック（Ｈは、Ｌ以下の整数）に
より前記Ａ個のデータをハフマン符号化した符号化後の
符号長を、前記アドレス生成手段が生成するアドレスに
対応した領域に保持するテーブル記憶手段とを備えたこ
とで、プロセッサにおいてサイン符号付きの量子化後の
スペクトルデータを計算する必要がなく、また、符号長
計算装置においてコードブック１から１１で符号化する
場合の符号長を求めることができ、プロセッサにコード
ブック１１で符号化する場合の符号長を求めさせる必要
がないため、プロセッサにおける処理負担を大幅に軽減
することができる。また、ＲＯＭの容量も従来の符号長
計算装置に比べて大幅に削減することが可能である。さ
らに、データ幅として４０ビット、あるいは１６ビット
を扱えれば充分なので、４８ビットプロセッサではな
く、より規模の小さい４０ビット、あるいは１６ビット
プロセッサを使用することができる。

【０２２６】また、請求項８，９，１１，１３，１４，
及び１８の符号長計算装置によれば、ビット分割手段を
さらに備えたとこで、上述の効果に加え、ビット分割手
段で各ハフマンコードブックに対応する符号長を８ビッ
ト毎に区切っているので、プロセッサが符号長を加算す
るときに発生するかもしれないオーバーフローに対して
の対策が不要であるという効果が得られる。

【０２２７】また、請求項４、及び１９の符号長計算装
置によれば、アドレス生成手段を経由せず、テーブル記
憶手段にアドレスを入力する経路を備えたことで、上述
の効果に加え、テーブル記憶手段に正しくデータが書き
込まれているか否かを容易に確認することができ、ま
た、ハフマン符号化を行わない場合には、テーブル記憶
手段に別のデータを記憶しておくことができ、テーブル
記憶手段の領域を有効に利用できる効果がある。

【０２２８】また、請求項２０の符号化装置によれば、
請求項１ないし１９のいずれか一つに記載の符号長計算
装置を備えたことで、プロセッサにおいてサイン符号付
きの量子化後のスペクトルデータを計算する必要がな
く、また、符号長計算装置においてコードブック１から
１１で符号化する場合の符号長を求めることができ、プ
ロセッサにコードブック１１で符号化する場合の符号長
を求めさせる必要がないため、プロセッサにおける処理
負担を大幅に軽減することができる効果が得られる。さ
らに、データ幅として４０ビット、あるいは１６ビット
を扱えれば充分なので、４８ビットプロセッサではな
く、より規模の小さい４０ビット、あるいは１６ビット
プロセッサを使用できる効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による符号化装置の構成
を示すブロック図である。

【図２】本発明の実施の形態１による符号長計算装置の
構成を示すブロック図である。

【図３】本発明の実施の形態1による第１のアドレス生
成部の構成を示すブロック図である。

【図４】本発明の実施の形態１によるビット変換部の構
成を示す図である。

【図５】本発明の実施の形態１によるビット変換部の真
理値表を示す図である。

【図６】本発明の実施の形態１による第２のＲＯＭ、及
び第４のＲＯＭに保持されているデータの一部を示す図
である。

【図７】本発明の実施の形態１による第２のＲＯＭ、及
び第４のＲＯＭに保持されているデータの構造を示す図
である。

【図８】本発明の実施の形態１による第３のＲＯＭ、及
び第５のＲＯＭに保持されているデータの一部を示す図
である。

【図９】本発明の実施の形態１による第３のＲＯＭ、及
び第５のＲＯＭに保持されているデータの構造を示す図
である。

【図１０】本発明の実施の形態１による符号化装置の動
作を示すフローチャートである。

【図１１】本発明の実施の形態１による具体例での各構
成部分の出力を示す図である。

【図１２】本発明の実施の形態１による具体例での各構
成部分の出力を示す図である。

【図１３】本発明の実施の形態２による符号長計算装置
の構成を示すブロック図である。

【図１４】本発明の実施の形態２による第１のアドレス
生成部の構成を示すブロック図である。

【図１５】本発明の実施の形態２によるビット変換部の
構成を示す図である。

【図１６】本発明の実施の形態２によるビット変換部の
トランジスタの構成を示す図である。

【図１７】本発明の実施の形態２によるビット変換部の
真理値表を示す図である。

【図１８】本発明の実施の形態２における第１のＲＯＭ
に保持されているデータの一部を示す図である。

【図１９】本発明の実施の形態２による具体例での各構
成部分の出力を示す図である。

【図２０】本発明の実施の形態２による具体例での各構
成部分の出力を示す図である。

【図２１】本発明の実施の形態３による符号長計算装置
の構成を示すブロック図である。

【図２２】本発明の実施の形態３による各構成部分の動
作を示すタイミングチャートである。

【図２３】本発明の実施の形態４による符号化装置の構
成を示すブロック図である。

【図２４】本発明の実施の形態４による符号長計算装置
の構成を示すブロック図である。

【図２５】本発明の実施の形態４による第１のＲＯＭに
保持されているデータの一部を示す図である。

【図２６】本発明の実施の形態４による第１のＲＯＭに
保持されているデータの構造を示す図である。

【図２７】本発明の実施の形態４による第２のＲＯＭに
保持されているデータの一部を示す図である。

【図２８】本発明の実施の形態４による第２のＲＯＭに
保持されているデータの構造を示す図である。

【図２９】本発明の実施の形態４による第３のＲＯＭに
保持されているデータの一部を示す図である。

【図３０】本発明の実施の形態４による第３のＲＯＭに
保持されているデータの構造を示す図である。

【図３１】本発明の実施の形態４による第１のビット分
割部を説明するための図である。

【図３２】本発明の実施の形態４による第２と第４のビ
ット分割部を説明するための図である。

【図３３】本発明の実施の形態４による第３と第５のビ
ット分割部を説明するための図である。

【図３４】本発明の実施の形態４による各構成部分の動
作を示すタイミングチャートである。

【図３５】本発明の実施の形態５による符号長計算装置
の構成を示すブロック図である。

【図３６】従来のＡＡＣの符号化処理の概要を示すフロ
ーチャートである。

【図３７】ＡＡＣのハフマンコードブックのパラメータ
を示す図である。

【図３８】コードブック１〜４による符号化後の符号の
構成を示す図である。

【図３９】コードブック５〜１１による符号化後の符号
の構成を示す図である。

【図４０】従来のＡＡＣの符号化装置の構成を示すブロ
ック図である。

【図４１】従来のＡＡＣの符号長計算装置の構成を示す
ブロック図である。

【図４２】従来の符号長計算装置の第１のＲＯＭに保持
されているデータの一部を示す図である。

【図４３】従来の符号長計算装置の第１のＲＯＭに保持
されているデータの構造を示す図である。

【図４４】従来の符号長計算装置の第２のＲＯＭ、及び
第３のＲＯＭに保持されているデータの一部を示す図で
ある。

【図４５】従来の符号長計算装置の第２のＲＯＭ、及び
第３のＲＯＭに保持されているデータの構造を示す図で
ある。

【図４６】従来の符号化装置の動作を示すフローチャー
トである。

【図４７】従来の符号長計算装置の各構成部分の出力を
示す図である。

【図４８】従来の符号長計算装置の各構成部分の出力を
示す図である。

【符号の説明】

１ ４０ビットプロセッサ ２ａ，２ｂ，２ｃ，２ｄ，２ｅ 符号長計算装置 ３ メモリ ４，５，６，７ 絶対値入力レジスタ ８，９，１０，１１ サイン符号入力レジスタ １２，１３，１４，１５，１６，１２ｃ，１３ｃ，１４
ｃ，１５ｃ，１６ｃ，１２ｄ，１３ｄ，１４ｄ，１５
ｄ，１６ｄ 出力レジスタ １７，１７ｂ 第１のアドレス生成部 １８，１８ｃ 第２のアドレス生成部 １９，１９ｃ 第３のアドレス生成部 ２０ 第４のアドレス生成部 ２１ 第５のアドレス生成部 ２２，２２ｂ，２２ｄ 第１のＲＯＭ ２３，２３ｄ 第２のＲＯＭ ２４，２４ｄ 第３のＲＯＭ ２５ 第４のＲＯＭ ２６ 第５のＲＯＭ ２７，２８，２９，３０，２７ｂ，２８ｂ，２９ｂ，３
０ｂ ビット変換部 ３１ ビット連結部 ３２，３３，３４，３５，３６，３７ セレクタ ３８，３９，４０ ポインタレジスタ ４１，４１ｅ 制御部 ４２ １６ビットプロセッサ ４３ 第１のビット分割部 ４４ 第２のビット分割部 ４５ 第３のビット分割部 ４６ 第４のビット分割部 ４７ 第５のビット分割部 ４８，４９，５０ セレクタ １１１ セレクタ３２，３３，３４，３５，３６，３７
の制御信号 １１２ ポインタ３８，３９，４０の書き込み信号 １１３ 出力レジスタ１２の書き込み信号 １１４ 出力レジスタ１３，１４の書き込み信号 １１５ 出力レジスタ１５，１６の書き込み信号 １２０ アドレス０ｘ０への出力 １２１ アドレス０ｘ１への出力 １２２ アドレス０ｘ２への出力 １２３ アドレス０ｘ３への出力 １２４ アドレス０ｘ４への出力 １２５ アドレス０ｘ５への出力 １２６ アドレス０ｘ６への出力 １２７ アドレス０ｘ７への出力 １２８ アドレス０ｘ８への出力 １２９ アドレス０ｘ９への出力 ２０１ ＮＡＮＤゲート素子 ２０２ ＸＮＯＲゲート素子 ２０３，２０４，２０５ Ｐ−ＭＯＳトランジスタ ２０６，２０７，２０８ Ｎ−ＭＯＳトランジスタ

フロントページの続き (56)参考文献 特開 平10−209879（ＪＰ，Ａ) 特開 平10−22835（ＪＰ，Ａ) 特開 平８−79091（ＪＰ，Ａ) 特開 平11−98506（ＪＰ，Ａ) 特開 平９−154133（ＪＰ，Ａ) 特開 平７−147678（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/42 G10L 19/00

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 Ａ個のデータ（Ａは２以上の整数）を組
   み合わせてインデックスを生成し、前記インデックスを
   Ｌ個のコードブック（Ｌは、１以上の整数）によりハフ
   マン符号化した符号化後の符号長を計算する符号長計算
   装置であって、 前記Ａ個のデータの絶対値と、前記Ａ個のデータのサイ
   ン情報とを含むデータが入力されると、該データに対応
   したアドレスを生成するアドレス生成手段と、 前記Ｌ個のコードブックの内、Ｈ個のコードブック（Ｈ
   は、Ｌ以下の整数）により前記Ａ個のデータをハフマン
   符号化した符号化後の符号長を、前記アドレス生成手段
   が生成するアドレスに対応した領域に保持するテーブル
   記憶手段と、 を備えたことを特徴とする符号長計算装置。
2. 【請求項２】 請求項１に記載の符号長計算装置におい
   て、 前記テーブル記憶手段は、 前記Ｈ個のコードブックが前記Ａ個のデータの絶対値情
   報のみを符号化するアンサインドコードブックの場合
   は、前記Ａ個のデータを前記ハフマン符号化した符号化
   後の符号長にサイン情報のために必要なビット数を予め
   加算した値を、前記アドレス生成手段が生成するアドレ
   スに対応した領域に保持し、 前記Ｈ個のコードブックが前記Ａ個のデータの符号を含
   めた情報を符号化するサインドコードブックの場合は、
   前記Ａ個のデータを前記ハフマン符号化した符号化後の
   符号長を、前記アドレス生成手段が生成するアドレスに
   対応した領域に保持するものであることを特徴とする符
   号長計算装置。
3. 【請求項３】 請求項１または２に記載の符号長計算装
   置において、 前記アドレス生成手段と、前記テーブル記憶手段とを複
   数備えたことを特徴とする符号長計算装置。
4. 【請求項４】 請求項１ないし３のいずれか一つに記載
   の符号長計算装置において、 前記アドレス生成手段を経由せず、前記テーブル記憶手
   段にアドレスを入力する経路を備えたことを特徴とする
   符号長計算装置。
5. 【請求項５】 請求項１ないし４のいずれか一つに記載
   の符号長計算装置において、 前記Ｌ個のコードブックは、ＭＰＥＧ２−ＡＡＣ規格で
   定義されているスペクトルデータをハフマン符号化する
   ための１１個のハフマンコードブックであることを特徴
   とする符号長計算装置。
6. 【請求項６】 請求項５に記載の符号長計算装置におい
   て、 関数ａｂｓ（ｘ）を、ｘの絶対値を返す関数とし、 関数ｎｏｎｚ（ｗ，ｘ，ｙ，ｚ）を、ｗ，ｘ，ｙ，ｚの
   中で値が０でないものの個数を返す関数とし、 関数Ｆ１（ｗ，ｘ，ｙ，ｚ）を、Ｆ１（ｗ，ｘ，ｙ，
   ｚ）＝２７＊（ｗ＋１）＋９＊（ｘ＋１）＋３＊（ｙ＋
   １）＋（ｚ＋１）とし、式中ｗ，ｘ，ｙ，ｚの絶対値変
   域は１以下であり、 関数Ｆ２（ｗ，ｘ，ｙ，ｚ）を、Ｆ２（ｗ，ｘ，ｙ，
   ｚ）＝２７＊ａｂｓ（ｗ）＋９＊ａｂｓ（ｘ）＋３＊ａ
   ｂｓ（ｙ）＋ａｂｓ（ｚ）とし、式中ｗ，ｘ，ｙ，ｚの
   絶対値変域は２以下であり、 関数Ｔ１（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
   ハフマンコードブック１におけるｉｎｄｅｘに対する符
   号長を返す関数とし、 関数Ｔ２（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
   ハフマンコードブック２におけるｉｎｄｅｘに対する符
   号長を返す関数とし、 関数Ｔ３（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
   ハフマンコードブック３におけるｉｎｄｅｘに対する符
   号長を返す関数とし、 関数Ｔ４（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
   ハフマンコードブック４におけるｉｎｄｅｘに対する符
   号長を返す関数とし、 ａを整数とし、前記ａの絶対値の下位２ビットをａｂｓ
   ＿ａとし、前記ａのサイン情報を表すビットをｓｉｇ＿
   ａとし、ｓｉｇ＿ａが正のサイン情報を表すときはｓｉ
   ｇ＿ａ＝ＰＬＵＳとし、負のサイン情報を表すときはｓ
   ｉｇ＿ａ＝ＭＩＮＵＳとし、α、β、γ、δをそれぞれ
   値が異なる２ビットの値とし、 関数Ｇ（ａｂｓ＿ａ，ｓｉｇ＿ａ）を、ａｂｓ＿ａが２
   のときαを返し、ａｂｓ＿ａが１かつｓｉｇ＿ａがＰＬ
   ＵＳのときβを返し、ａｂｓ＿ａが０のときγを返し、
   ａｂｓ＿ａが１かつｓｉｇ＿ａがＭＩＮＵＳのときδを
   返し、それ以外の場合は任意の２ビットの値を返す関数
   としたとき、 前記符号長計算装置の有する１つのアドレス生成手段
   は、 ４個のデータａ，ｂ，ｃ，ｄの下位２ビットの絶対値ａ
   ｂｓ＿ａ，ａｂｓ＿ｂ，ａｂｓ＿ｃ，ａｂｓ＿ｄと、前
   記４個のデータのサイン情報を表す値ｓｉｇ＿ａ，ｓｉ
   ｇ＿ｂ，ｓｉｇ＿ｃ，ｓｉｇ＿ｄとが入力されたとき
   に、Ｇ（ａｂｓ＿ａ，ｓｉｇ＿ａ）と、Ｇ（ａｂｓ＿
   ｂ，ｓｉｇ＿ｂ）と、Ｇ（ａｂｓ＿ｃ，ｓｉｇ＿ｃ）
   と、Ｇ（ａｂｓ＿ｄ，ｓｉｇ＿ｄ）とがそれぞれ返す値
   をビット連結した値Ｉをアドレスとして出力するもので
   あり、 前記符号長計算装置の有する１つのテーブル記憶手段
   は、 前記値Ｉが指し示す領域に、Ｔ１（Ｆ１（ａ，ｂ，ｃ，
   ｄ））の値Ｎ１と、Ｔ２（Ｆ１（ａ，ｂ，ｃ，ｄ））の
   値Ｎ２と、Ｔ３（Ｆ２（ａ，ｂ，ｃ，ｄ））＋ｎｏｎｚ
   （ａ，ｂ，ｃ，ｄ）の値Ｎ３と、Ｔ４（Ｆ２（ａ，ｂ，
   ｃ，ｄ））＋ｎｏｎｚ（ａ，ｂ，ｃ，ｄ）の値Ｎ４とを
   保持するものであることを特徴とする符号長計算装置。
7. 【請求項７】 請求項６に記載の符号長計算装置におい
   て、 前記関数Ｇ（ａｂｓ＿ａ，ｓｉｇ＿ａ）は、ａｂｓ＿ａ
   が２のとき０を返し、ａｂｓ＿ａが１かつｓｉｇ＿ａが
   ＰＬＵＳのとき３を返し、ａｂｓ＿ａが０のとき２を返
   し、ａｂｓ＿ａが１かつｓｉｇ＿ａがＭＩＮＵＳのとき
   １を返し、ａｂｓ＿ａが３のとき１を返すものであるこ
   とを特徴とする符号長計算装置。
8. 【請求項８】 請求項６または７に記載の符号長計算装
   置において、 前記テーブル記憶手段は、１アドレス当たり１７ビット
   以上のデータを記憶するものであり、 さらに、前記テーブル記憶手段から出力された値を、前
   記Ｎ１と、前記Ｎ２と、前記Ｎ３と、前記Ｎ４とに分割
   するビット分割手段を備えたことを特徴とする符号長計
   算装置。
9. 【請求項９】 請求項８に記載の符号長計算装置におい
   て、 前記ビット分割手段は、 前記Ｎ１と前記Ｎ２との間に１ビット以上の０を挿入
   し、前記Ｎ３と前記Ｎ４との間に１ビット以上の０を挿
   入し、前記Ｎ１と前記Ｎ２とを一組として出力し、前記
   Ｎ３と前記Ｎ４とを一組として出力するものであること
   を特徴とする符号長計算装置。
10. 【請求項１０】 請求項５ないし９のいずれか一つに記
    載の符号長計算装置において、 関数Ｆ３（ｙ，ｚ）を、Ｆ３（ｙ，ｚ）＝９＊（ｙ＋
    ４）＋（ｚ＋４）とし、式中ｙ，ｚの絶対値変域は４以
    下であり、 関数Ｔ５（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
    ハフマンコードブック５におけるｉｎｄｅｘに対する符
    号長を返す関数とし、 関数Ｔ６（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
    ハフマンコードブック６におけるｉｎｄｅｘに対する符
    号長を返す関数したとき、 前記符号長計算装置の有する少なくとも１つのアドレス
    生成手段は、 ２個のデータａ，ｂの絶対値ａｂｓ＿ａ，ａｂｓ＿ｂ
    と、前記２個のデータのサイン情報を表す値ｓｉｇ＿
    ａ，ｓｉｇ＿ｂとが入力されたとき、前記ｓｉｇ＿ａ、
    ａｂｓ＿ａ、ｓｉｇ＿ｂ、ａｂｓ＿ｂから生成した値Ｊ
    をアドレスとして出力するものであり、 前記符号長計算装置の有する少なくとも１つのテーブル
    記憶手段は、 前記値Ｊが指し示す領域に、Ｔ５（Ｆ３（ａ，ｂ））の
    値Ｎ５と、Ｔ６（Ｆ３（ａ，ｂ））の値Ｎ６とを保持す
    るものであることを特徴とする符号長計算装置。
11. 【請求項１１】 請求項１０に記載の符号長計算装置に
    おいて、 前記テーブル記憶手段は、 １アドレス当たり８ビット以上のデータを記憶するもの
    であり、 さらに、前記テーブル記憶手段から出力された値を、前
    記Ｎ５と、前記Ｎ６とに分割し、前記Ｎ５と、前記Ｎ６
    との間に１ビット以上の０を挿入するビット分割手段を
    備えたことを特徴とする符号長計算装置。
12. 【請求項１２】 請求項５ないし１１のいずれか一つに
    記載の符号長計算装置において、 関数ａｂｓ（ｘ）を、ｘの絶対値を返す関数とし、 関数ｎｏｎｚ（ｙ、ｚ）をｙ、ｚの中で値が０でないも
    のの個数を返す関数とし、 関数Ｆ４（ｙ、ｚ）を、Ｆ４（ｙ、ｚ）＝８＊ａｂｓ
    （ｙ）＋ａｂｓ（ｚ）とし、式中ｙ，ｚの絶対値変域は
    ７以下であり、 関数Ｆ５（ｙ、ｚ）を、Ｆ５（ｙ、ｚ）＝１３＊ａｂｓ
    （ｙ）＋ａｂｓ（ｚ）とし、式中ｙ，ｚの絶対値変域は
    １２以下であり、 関数Ｆ６（ｙ、ｚ）を、Ｆ６（ｙ、ｚ）＝１７＊ａｂｓ
    （ｙ）＋ａｂｓ（ｚ）とし、式中ｙ，ｚの絶対値変域は
    １６以下であり、 関数Ｔ７（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
    ハフマンコードブック７におけるｉｎｄｅｘに対する符
    号長を返す関数とし、 関数Ｔ８（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
    ハフマンコードブック８におけるｉｎｄｅｘに対する符
    号長を返す関数とし、 関数Ｔ９（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格の
    ハフマンコードブック９におけるｉｎｄｅｘに対する符
    号長を返す関数とし、 関数Ｔ１０（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格
    のハフマンコードブック１０におけるｉｎｄｅｘに対す
    る符号長を返す関数とし、 関数Ｔ１１（ｉｎｄｅｘ）を、ＭＰＥＧ２−ＡＡＣ規格
    のハフマンコードブック１１におけるｉｎｄｅｘに対す
    る符号長を返す関数としたとき、 前記符号長計算装置の有する少なくとも１つのアドレス
    生成手段は、 ２個のデータａ，ｂの絶対値ａｂｓ＿ａ，ａｂｓ＿ｂが
    入力されたとき、前記ａｂｓ＿ａ，ａｂｓ＿ｂから生成
    した値Ｋをアドレスとして出力するものであり、 前記符号長計算装置の有する少なくとも１つのテーブル
    記憶手段は、 前記値Ｋが指し示す領域に、Ｔ７（Ｆ４（ａ，ｂ））＋
    ｎｏｎｚ（ａ，ｂ）の値Ｎ７と、Ｔ８（Ｆ４（ａ，
    ｂ））＋ｎｏｎｚ（ａ，ｂ）の値Ｎ８と、Ｔ９（Ｆ５
    （ａ，ｂ））＋ｎｏｎｚ（ａ，ｂ）の値Ｎ９と、Ｔ１０
    （Ｆ５（ａ，ｂ））＋ｎｏｎｚ（ａ，ｂ）の値Ｎ１０
    と、Ｔ１１（Ｆ６（ａ，ｂ））＋ｎｏｎｚ（ａ，ｂ）の
    値Ｎ１１とを保持するものであることを特徴とする符号
    長計算装置。
13. 【請求項１３】 請求項１２に記載の符号長計算装置に
    おいて、 前記テーブル記憶手段は、 １アドレス当たり２１ビット以上のデータを記憶するも
    のであり、 さらに、前記テーブル記憶手段から出力された値を、前
    記Ｎ７と、前記Ｎ８と、前記Ｎ９と、前記Ｎ１０と、前
    記Ｎ１１とに分割するビット分割手段を備えたことを特
    徴とする符号長計算装置。
14. 【請求項１４】 請求項１３に記載の符号長計算装置に
    おいて、 前記ビット分割手段は、 前記Ｎ７と前記Ｎ８との間に１ビット以上の０を挿入
    し、前記Ｎ９と前記Ｎ１０との間に１ビット以上の０を
    挿入し、前記Ｎ７と前記Ｎ８とを一組として出力し、前
    記Ｎ９と前記Ｎ１０とを一組として出力し、前記Ｎ１１
    を一組として出力するものであることを特徴とする符号
    長計算装置。
15. 【請求項１５】 請求項１０ないし１４のいずれか一つ
    に記載の符号長計算装置において、 ４個のデータａ，ｂ，ｃ，ｄの絶対値ａｂｓ＿ａ，ａｂ
    ｓ＿ｂ、ａｂｓ＿ｃ，ａｂｓ＿ｄと、前記４個のデータ
    のサイン情報を表す値ｓｉｇ＿ａ，ｓｉｇ＿ｂ，ｓｉｇ
    ＿ｃ，ｓｉｇ＿ｄとが前記符号長計算装置に入力された
    とき、前記ａｂｓ＿ａ，ａｂｓ＿ｂ，ｓｉｇ＿ａ，ｓｉ
    ｇ＿ｂを前記アドレス生成手段に入力した後に、前記ａ
    ｂｓ＿ｃ，ａｂｓ＿ｄ，ｓｉｇ＿ｃ，ｓｉｇ＿ｄを前記
    アドレス生成手段に入力する制御信号を生成する制御手
    段を備えたことを特徴とする符号長計算装置。
16. 【請求項１６】 ４個のデータを４個組み合わせて、あ
    るいは２個ずつ組み合わせてインデックスを生成し、前
    記インデックスを１１個のハフマンコードブックにより
    ハフマン符号化した符号化後の符号長を計算する符号長
    計算装置であって、 前記４個のデータの絶対値と、前記４個のデータのサイ
    ン情報とを含むデータが入力されると、該データに対応
    したアドレスを生成する第１のアドレス生成手段と、 前記４個のデータを前記ハフマンコードブック１ないし
    ４によりハフマン符号化した符号化後の符号長を、前記
    第１のアドレス生成手段が生成するアドレスに対応した
    領域に保持する第１のテーブル記憶手段と、 前記４個のデータのうち、２個のデータの絶対値と、該
    ２個のデータのサイン情報とを含むデータが入力される
    と、該データに対応したアドレスを生成する第２のアド
    レス生成手段と、 前記第２のアドレス生成手段に入力された前記２個のデ
    ータを前記ハフマンコードブック５、及び６によりハフ
    マン符号化した符号化後の符号長を、前記第２のアドレ
    ス生成手段が生成するアドレスに対応した領域に保持す
    る第２のテーブル記憶手段と、 前記４個のデータのうち、２個のデータの絶対値が入力
    されると、該データに対応したアドレスを生成する第３
    のアドレス生成手段と、 前記第３のアドレス生成手段に入力された前記２個のデ
    ータを前記ハフマンコードブック７ないし１１によりハ
    フマン符号化した符号化後の符号長を、前記第３のアド
    レス生成手段が生成するアドレスに対応した領域に保持
    する第３のテーブル記憶手段と、 前記４個のデータのうち、前記第２のアドレス生成手段
    に入力されなかった２個のデータの絶対値と、該２個の
    データのサイン情報とを含むデータが入力されると、該
    データに対応したアドレスを生成する第４のアドレス生
    成手段と、 前記第４のアドレス生成手段に入力された前記２個のデ
    ータを前記ハフマンコードブック５、及び６によりハフ
    マン符号化した符号化後の符号長を、前記第４のアドレ
    ス生成手段が生成するアドレスに対応した領域に保持す
    る第４のテーブル記憶手段と、 前記４個のデータのうち、前記第３のアドレス生成手段
    に入力されなかった２個のデータの絶対値が入力される
    と、該データに対応したアドレスを生成する第５のアド
    レス生成手段と、 前記第５のアドレス生成手段に入力された前記２個のデ
    ータを前記ハフマンコードブック７ないし１１によりハ
    フマン符号化した符号化後の符号長を、前記第５のアド
    レス生成手段が生成するアドレスに対応した領域に保持
    する第５のテーブル記憶手段と、 を備えたことを特徴とする符号長計算装置。
17. 【請求項１７】 ４個のデータを４個組み合わせて、あ
    るいは２個ずつ組み合わせてインデックスを生成し、前
    記インデックスを１１個のハフマンコードブックにより
    ハフマン符号化した符号化後の符号長を計算する符号長
    計算装置であって、 前記４個のデータの絶対値と、前記４個のデータのサイ
    ン情報とを含むデータが入力されると、該データに対応
    したアドレスを生成する第１のアドレス生成手段と、 前記４個のデータを前記ハフマンコードブック１ないし
    ４によりハフマン符号化した符号化後の符号長を、前記
    第１のアドレス生成手段が生成するアドレスに対応した
    領域に保持する第１のテーブル記憶手段と、 前記４個のデータのうち、２個のデータの絶対値と、該
    ２個のデータのサイン情報とを含むデータが入力される
    と、該データに対応したアドレスを生成する第２のアド
    レス生成手段と、 前記第２のアドレス生成手段に入力された前記２個のデ
    ータを前記ハフマンコードブック５、及び６によりハフ
    マン符号化した符号化後の符号長を、前記第２のアドレ
    ス生成手段が生成するアドレスに対応した領域に保持す
    る第２のテーブル記憶手段と、 前記４個のデータのうち、２個のデータの絶対値が入力
    されると、該データに対応したアドレスを生成する第３
    のアドレス生成手段と、 前記第３のアドレス生成手段に入力された前記２個のデ
    ータを前記ハフマンコードブック７ないし１１によりハ
    フマン符号化した符号化後の符号長を、前記第３のアド
    レス生成手段が生成するアドレスに対応した領域に保持
    する第３のテーブル記憶手段と、 前記４個のデータのうち、２個のデータの絶対値及び該
    ２個のデータのサイン情報を含んだデータと、他の２個
    のデータの絶対値及び該２個のデータのサイン情報を含
    んだデータとを切り替えて前記第２のアドレス生成手段
    へ出力するセレクタと、 前記４個のデータのうち、２個のデータの絶対値と、他
    の２個のデータの絶対値とを切り替えて前記第３のアド
    レス生成手段へ出力するセレクタと、 上記セレクタを制御する制御部と、 を備えたことを特徴とする符号長計算装置。
18. 【請求項１８】 請求項１７に記載の符号長計算装置に
    おいて、 前記第１のテーブル記憶手段は、１７ビット以上のデー
    タを保持するものであり、 前記第２のテーブル記憶手段は、８ビット以上のデータ
    を保持するものであり、 前記第３のテーブル記憶手段は、２１ビット以上のデー
    タを保持するものであり、 さらに、前記第１のテーブル記憶手段の出力を、前記ハ
    フマンコードブック１ないし４における符号化の符号長
    ごとに分割するビット分割部と、 前記第２のテーブル記憶手段の出力を、前記ハフマンコ
    ードブック５、及び６における符号化の符号長ごとに分
    割するビット分割部と、 前記第３のテーブル記憶手段の出力を、前記ハフマンコ
    ードブック７ないし１１における符号化の符号長ごとに
    分割するビット分割部と、 を備えたことを特徴とする符号長計算装置。
19. 【請求項１９】 請求項１６ないし１８のいずれか一つ
    に記載の符号長計算装置において、 前記アドレス生成手段を経由せず、前記テーブル記憶手
    段にアドレスを入力できる経路を備えたことを特徴とす
    る符号長計算装置。
20. 【請求項２０】 請求項１ないし１９のいずれか一つに
    記載の符号長計算装置を備えたことを特徴とする符号化
    装置。