JP3417438B2 - 擬似ラウンドロビン仲裁システム - Google Patents

擬似ラウンドロビン仲裁システム

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JP3417438B2
JP3417438B2 JP13830595A JP13830595A JP3417438B2 JP 3417438 B2 JP3417438 B2 JP 3417438B2 JP 13830595 A JP13830595 A JP 13830595A JP 13830595 A JP13830595 A JP 13830595A JP 3417438 B2 JP3417438 B2 JP 3417438B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にコンピュータ・
システムの仲裁（共用資源に対するアクセス優先順位の
調整）に関する。特に本発明は、擬似ラウンドロビン・
フォーマットの共用資源に対するアクセスを仲裁し、公
正さと高率のスループットを与えるシステムと方法に関
する。
【０００２】
【従来の技術】アービタとその機能の実行は現代のコン
ピュータ・システムでは一般に行われている。これは、
プロセッサ、メモリ・システム及び入出力（Ｉ／Ｏ）装
置間におけるデータ・トラフィックの制御が全体的なコ
ンピュータ・システム設計において重要である、多重プ
ロセッサ・アーキテクチャのコンテクストにおいて特に
当てはまる。アービタはシステムのデータ経路が共用バ
ス或いはクロスバー交換機を介する経路であっても、ど
の素子がデータ経路にアクセスするかを決める重要な役
割を持つ。目標はプロトコルによって定義された公正さ
の標準を満たす一方で、仲裁による遅延を最小にするこ
とである。
【０００３】固定優先のアービタは設計が簡単である
が、公正さを保証しない。高優先権を持つリクエスタは
サービスを要求し続けることにより共用資源を独占で
き、仲裁において低優先権を持つリクエスタに対して常
に優位にある。
【０００４】
【発明が解決しようとする課題】ラウンドロビン型のア
ービタは良好なスループットを与える一方で共用資源に
対するアクセスの公正さを保証する。良く設計されたラ
ウンドロビン・アービタは何れの保留要求を、もしあれ
ば直ちに受付ける。共用資源に対する最大スループット
はアクセスが可能である場合、同じクロック・サイクル
で決められるアクセスの許可を要する。これはアクセス
要求を実行するタイム・スロットの割当て型と対照的で
ある。
【０００５】残念なことに、既知の同じサイクルにおけ
る応答型のラウンドロビン・アービタ・アーキテクチャ
は、電子計算装置、半導体占有域或いは半導体動作速度
の観点から効率的な回路動作をしない。更に、従来のラ
ウンドロビンの効率の悪さは潜在的要求のアクセス単位
に比例して線形的に増大する。
【０００６】
【課題を解決するための手段】本発明は、全てのリクエ
スタに公平であり、最大のスループットで共用資源への
アクセスを制御する擬似ラウンドロビン・アービタを提
供する。ある形式において本発明は複数のアクセス・リ
クエスタと複数の共用資源を持つコンピュータに関す
る。但し、前記コンピュータは、アービタ装置が様々な
アービタ・セルを有し、グループ化された要求信号を選
択されたアービタ・セルに割当てる手段と、レベルによ
ってアービタ・セルを階層的に接続する手段とを有し、
高位レベルにおけるアービタ・セルは低位レベルのアー
ビタ・セルからの出力を選択的に制御する。他の形式で
は、本発明はアービタ装置によって実行される機能を達
成する処理を行う。
【０００７】好適な実施例によると、アービタ装置はツ
リーの各ノードが２つの入力／２つの出力のラウンドロ
ビン・アービタ・セルで構成するバイナリ・ツリー・ア
ーキテクチャ構造である。各親ノード・アービタ・セル
の許可出力は、接続されている子ノード・ラウンドロビ
ン・アービタ・セルに対するイネーブル制御として働
く。これは最終レベルまで続き、ラウンドロビン・アー
ビタ・セルの対の入力と出力は、システム内の要求信号
と許可信号を有する。
【０００８】ラウンドロビン・アービタ・セルは、また
対応するトークン線から入力を受けて許可信号の制御を
開始する。トークン線のグループ化は要求線のグループ
化とマッチする。ラウンドロビン・アービタ・セルは、
対応するグループによって要求信号のＯＲ組合わせとト
ークン信号のＯＲ組合わせから成る入力を受ける。
【０００９】バイナリ・ツリー・アーキテクチャと各ラ
ウンドロビン・アービタ・セルの関連論理回路はシステ
ムを限定し、時間遅延はリクエスタの数に対数的に増す
仲裁要求に起因する。対照的に従来の仲裁アーキテクチ
ャにおける時間遅延は、入力リクエスタの数と問題解決
及び許可出力の生成に必要な時間との間で線形的増加を
示す。バイナリ・アーキテクチャの擬似ラウンドロビン
装置は、また効率的で同じく対数的増であり、統合化さ
れた回路レイアウトを行う。
【００１０】
【実施例】図１は本発明を実施する好適な環境を示す概
略ブロック図である。図１は、クロスバー交換機１３を
介する１対の入出力装置１、２、プロセッサ３、４、
６、７、及びメモリ・システム、８、９、１１、１２の
相互接続を示す。クロスバー交換機は、ばらばらの対の
素子を最大に同時に接続できるので、プロセッサ、メモ
リ・システム及び入出力装置を接続するのに理想的なデ
バイスである。これはクロスバー交換機１３の代りにバ
スを使用するアーキテクチャと対照的である。バスはあ
るインターバル時間中に通信する１対のユニットだけを
接続する。本発明は、接続されている素子の何れからの
共用資源へのアクセスを制御するアービタ・システムに
関する。アクセスは公正且つ最大スループットで行われ
る。
【００１１】図２は、アービタ１４と様々なリクエスタ
との間での機能的な関係を説明する。例えば入出力装置
のＩＯ０内の入出力デバイスがメモリＭ０にアクセスを
要求する場合、信号は要求線１７で接続されているアー
ビタ１４に与えられる。メモリＭ０が次のアクセスの受
入れ可能となる場合、許可信号が許可線１８によって接
続されているＩＯ０に返され、ＩＯ０は仲裁を得る。入
出力装置のＩＯ０（参照番号１）とメモリＭ０（参照番
号８）間のデータの伝送は、データ線１９及びクロスバ
ー交換機を介して行われ、アービタ１４はＭ０へのアク
セスを制御する。
【００１２】図３で示すように各アービタ１４は入力線
Ｒ０乃至ＲＮ−１を介して１つ以上の要求信号を入力と
して受信する。要求信号は、図１で示されるプロセッ
サ、入出力装置、或いはメモリ・システムなどの様々な
素子から発せられる。アービタの出力は、同じ素子に対
応して接続された複数の許可線Ｇ０乃至ＧＮ−１の１つ
への単一の許可アサーションである。決められた許可信
号は、素子に対して共用資源へのアクセスを得るために
選択されたことを通知する。
【００１３】従来技術では様々なアービタ・プロトコル
及び関連する回路が存在する。アクセス優先権を有する
ものは、優先概念、ラウンドロビン概念、或いは優先概
念によって修正されたラウンドロビン概念でもって共用
資源の使用を仲裁する。これらの設計は、アービタの出
力がアービタ論理回路の連続した段階を通過する要求信
号の処理だけ遅れる結果となる、要求信号の並行評価に
欠ける。
【００１４】本発明の擬似ラウンドロビン・アービタは
遅延を最小にし、演算計算は公正且つ最大スループット
を保証するように構築され、動作される。擬似ラウンド
ロビン・アービタは、並行的に複数の要求の小さい集合
に対してラウンドロビン仲裁を行い、遅延を短くする。
要求は等しい或いはおよそ等しい大きさの複数のグルー
プに編成される。各グループ内の要求はグループ要求に
まとめられる。次にグループ要求はグループ間の仲裁に
使用される。同時に仲裁が各グループ内で行われる。最
終的な許可はグループ間で仲裁を得たグループからの許
可である。１レベル以上のグループ化の存在が予想され
る。
【００１５】ラウンドロビン・アービタの好適なアーキ
テクチャは、図４で示されるバイナリ・ツリー構造であ
る。ツリーの各レベルでの各セルは２つの要求間の仲裁
を行い、ツリー内の最大の２つの子セルに許可を与え
る。
【００１６】８つの素子によってアクセス要求を解決す
る資源を有する、好適なバイナリ・ツリー形態の擬似ラ
ウンドロビン・アービタが図５で機能的に論理セル回路
によって示されている。各ラウンドロビン・アービタ・
セル２１及び２５内の論理回路は従来技術から導き出さ
れるか、或いは図７の好適な実施例を使用する。ラウン
ドロビン・アービタ・セル２５はイネーブル入力を持た
ないことで、他のセル２１とは異なる。各ラウンドロビ
ン・アービタ・セル２１及び２５は小さく、要求用の２
つの入力線、許可用の２つの出力線を有する。最低位レ
ベルより上のレベルにおける要求信号Ｒ０乃至Ｒ７は、
セルへの入力のために論理ＯＲによってバイナリ・フォ
ーマットにグループ化されることに注目する。
【００１７】最高位レベルのラウンドロビン・アービタ
・セル２５は、第１の入力として要求Ｒ０乃至Ｒ３のＯ
Ｒ組合わせを、及び第２の入力として要求Ｒ４乃至Ｒ７
のＯＲ組合わせを受信する。このアービタ・セルからの
出力は、階層の第２の次の連続するレベルにおいてラウ
ンドロビン・アービタ・セルを制御するイネーブル信号
である。第２レベルで、ラウンドロビン・アービタ・セ
ル２１は、第１の入力としてＲ０とＲ１のＯＲ組合わせ
を、及び第２の入力としてＲ２とＲ３のＯＲ組合わせを
受信する。同時に、階層の第２のレベルにおける他のラ
ウンドロビン・アービタ・セルは、第１の入力としてＲ
４とＲ５のＯＲ組合わせを、第２の入力として要求Ｒ６
とＲ７のＯＲ組合わせを受信する。第２のレベルにおけ
る２つのラウンドロビン・アービタ・セルのそれぞれの
出力は、バイナリ進行のラウンドロビン・アービタ・セ
ルの低位である次の連続するレベルに対してイネーブル
信号を与える。図５において許可信号Ｇ０乃至Ｇ７は、
ラウンドロビン・アービタ・セルのツリーの最低位レベ
ルから導き出されることに注目する。連続するラウンド
ロビン・アービタ・セルへのトークン入力は、使用され
るＯＲゲートと関連する演算の観点から両方とも要求入
力に相似している。これは図９の例から明白である。
【００１８】セルのレイアウトを理解するのに重要なこ
とは、要求Ｒ０乃至Ｒ７の仲裁は並行に実行され、イネ
ーブル信号はツリーの下で順に進行する唯一の信号であ
る。利点は回路動作の速さにもある。
【００１９】図５に示される擬似ラウンドロビン・アー
ビタは、トークン生成、或いはバイナリ・ツリーのセル
への入力を含まない。図６は選択された何れの擬似ラウ
ンドロビン・アーキテクチャに適用できるトークン生成
の概念を示す。図６のトークン・レジスタは現在どのリ
クエスタが最優先権を持つかを示す。トークンは次のア
クティブ要求、或いは単に次の位置に対しての各許可の
後に変化する。多数のトークン方式が可能であるので、
図６は、図５のバイナリ・ツリー・フォーマットの擬似
ラウンドロビン・アービタに関連して使用される多くの
種類の１つを単に例示する。
【００２０】図７は、図５のバイナリ・ツリー・アーキ
テクチャに適用できるラウンドロビン・アービタ・セル
２１の好適な論理回路を示す。セルは許可信号Ｇ０とＧ
１をそれぞれ生成する１対のＡＮＤゲート２２と２３を
有する。ＡＮＤゲート段階におけるイネーブル信号の採
用は、セル内の仲裁を他の仲裁と並行して生じさせる。
従って、階層の各レベルは、唯一１つの付加のＡＮＤゲ
ートによる遅延のコスト負担を招くだけである。
【００２１】図７に示されるバイナリ・ツリー・セル論
理回路の好適な実施例は、ＡＮＤゲート２２及び２３に
加えて１対のＯＲゲート３０及び３５を有する。要求、
トークン及びそれぞれの部品は、トークンが同一レベル
で他のセルに存在しても適切且つ迅速な許可応答を保証
するために選択、配置される。機能的に対応するオペレ
ーションは、古典的ブールの操作によって異なる形式の
論理ゲートによって実行されることは明白である。
【００２２】図８は、本発明の擬似ラウンドロビン・ア
ービタを実施するための他のアーキテクチャを示す。包
括的描写は図９で示される様々なセル、要求入力、許可
出力及びトークン入力を含む。トークン方式は図６及び
他のトークン生成技術で説明されたシフト・レジスタの
使用を含む。
【００２３】図９の各セルのラウンドロビン・ポリシ
は、トークン位置にもとづいて要求の仲裁を行い、最大
許可出力を与える。アービタは図６で説明された形式の
１２ビットのシフト・レジスタを使用する。レベル１に
おいてラウンドロビン・アービタ・セル２４はグループ
１乃至３の間で仲裁をする。セル２４への入力は、各グ
ループの要求とトークンのＯＲ論理組合わせである。レ
ベル２でのセル２６、２７及び２８は、レベル１のセル
２４からの３つの許可出力によって選択的に割込み可能
である。従って、本発明の擬似ラウンドロビン・アービ
タはバイナリ・セルを有するバイナリ・ツリー・アーキ
テクチャで適当に実行されるが、図９はグループ化と並
行評価の基礎概念が要求とセルの多様な構成に適用でき
ることを示している。
【００２４】図１０の表は、同じトークン状態である２
つの要求のシナリオにおける、従来技術のラウンドロビ
ン（ＲＲ）・アービタと、本発明の擬似ラウンドロビン
（ＰＲＲ）・アービタの出力の比較を示す。リクエスタ
１、４及び５が肯定の信号を有し、ＲＲシステム及びＰ
ＲＲシステムは同じ出力を作り出すセクション（ａ）の
要求のシーケンスに注目する。対照的に同じトークン状
態における表のセクション（ｂ）のシーケンスは、リク
エスタ１及び５だけがアクティブである場合の従来のラ
ウンドロビン・アービタと、本発明の擬似ラウンドロビ
ン・アービタとの間の異なる結果を示す。擬似ラウンド
ロビン・アービタは、ラウンドロビン・アービタを特徴
づける公正さと最大スループットを持ち、要求とトーク
ン評価がツリーの全レベルでほとんど同時に得られるツ
リー型の並行アーキテクチャを与える。
【００２５】図１１は、擬似ラウンドロビン・アービタ
のアーキテクチャと方法の概略実施形態を示す。図示さ
れているように本発明は、要求とトークンがツリーの連
続するレベルでグループ化された多重レベル・ツリー・
アーキテクチャを含む。ツリーの最高位レベルのセルは
何れのイネーブル入力を有しない。好適な形態のバイナ
リ・ツリーが、図７で示された関連する適当なセル論理
回路と共に図４に示されている。
【００２６】図６で示される例のトークン方式におい
て、擬似ラウンドロビン・アービタは、該当するセルに
おいてアクティブなトークンがない場合、要求を実現す
るために各セル資源と結合しなければならない。この解
決策はグループがトークンを持たなくともセルが要求を
許可できるように固定された優先権を単に取り込む。例
えば、唯一１つだけの要求は有るが、トークンが現在異
なるグループに存在する場合、前記要求は最低位レベル
のセルによって許可される。このことは操作上、少なく
とも１つの要求が存在する場合、許可が保証されること
になる。この改良は、図７で示されたセル論理回路を使
用する場合、図４のバイナリ・ツリー・アーキテクチャ
に統合化されている。
【００２７】擬似ラウンドロビン・アービタ設計は、仲
裁を解決する際に生じる遅延を短くし、集積回路デバイ
スで履行される場合、狭い領域の使用ですむ。図１２
は、従来のラウンドロビン・アービタと比較した擬似ラ
ウンドロビン・アービタ関連の遅延の相対量を示す。破
線プロット２９は、従来のラウンドロビン・アービタで
の遅延を表す。アービタによって処理される入力要求数
に対して遅延が線形的に増加していることに注目する。
対照的に本発明の擬似ラウンドロビン・アービタは、要
求数の増大に伴う遅延は対数関数的増加であることを示
す。線３１を参照すると、この遅延増大の減少率はツリ
ー構造の並行とセル論理回路の最終段階へのイネーブル
信号の導入に起因する。前記改良の利点は、高い演算能
力を必要とするマルチプロセッサ・システムへの傾向が
ある、現代及び将来のコンピュータ・アーキテクチャに
対して特に重要である。
【００２８】同様な利点は、集積回路に擬似ラウンドロ
ビン・アービタを構築する際に占有されるシリコン領域
に関しても生まれる。これは図４の好適なバイナリ・ツ
リー・アーキテクチャ、及び図７の関連する論理セル回
路を使用した場合に当てはまる。バイナリ・ツリー回路
における対称的な本質は効率的なレイアウトを生む。適
切な擬似ラウンドロビン・アービタは、またゲート数が
少ない。図１３は、図７の実線３２で示される、セルを
使用したバイナリ・ツリーの擬似ラウンドロビン・アー
ビタの関連領域と、破線３３によって表された、従来の
ラウンドロビン・アービタで必要とされる領域との比較
である。従来のラウンドロビンでの実施における増大は
リクエスタの数に対して線形的であるのに対して対照的
に擬似ラウンドロビン・アービタでは比較的に対数関数
的増加である。
【００２９】本発明の擬似ラウンドロビン・アービタ
は、ラウンドロビン・アービタの公正さを持ち、共用資
源への最大スループット与え、要求数が増しても比較的
に小さい時間遅延ですみ、半導体領域において比較的に
狭い占有域ですむ。
【００３０】本発明は特定の実施例において図示、説明
されたが本発明によって包含されたシステムと方法は付
随する請求項の範囲内にある。
【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３２】（１）複数のアクセス・リクエスタ及び共
用資源を有するコンピュータ・システムのアービタ装置
であって、複数のアービタ・セルと、グループ要求信号
を選択されたアービタ・セルに割当てる手段と、高位レ
ベルにおけるアービタ・セルが低位レベルにおけるアー
ビタ・セルからの出力を選択的に制御する、レベルによ
ってアービタ・セルを階層的に接続する手段とを有す
る、アービタ装置。 （２）前記要求信号は同時並行の評価のためにアービタ
・セルに割当てられる、上記（１）記載のアービタ装
置。 （３）前記アービタ・セルは、トークン位置補償を有す
るラウンドロビン・アービタである、上記（２）記載の
アービタ装置。 （４）前記選択的制御はアービタ・セル出力の無力化を
含む、上記（３）記載のアービタ装置。 （５）前記アービタ・セルはトークン位置補償付きのラ
ウンドロビン・アービタである、上記（１）記載のアー
ビタ装置。 （６）前記アービタ・セルの階層はバイナリ・ツリー・
アーキテクチャの形態である、上記（３）記載のアービ
タ装置。 （７）前記アービタ・セルの階層はバイナリ・ツリー・
アーキテクチャの形態である、上記（５）記載のアービ
タ装置。 （８）第１及び第２のアクセス要求信号を受信するセル
入力部と、トークン・ステータス信号を受信するセル入
力部と、出力を生成する第１の許可ゲートにおいて、ト
ークン・ステータス信号を有する第２のアクセス要求信
号と、第１のアクセス要求信号と、及びイネーブル状態
信号とを組合わせる手段と、出力を生成する第２の許可
ゲートにおいて、トークン・ステータス信号を有する第
１のアクセス要求信号と、第２のアクセス要求信号と、
及びイネーブル状態信号とを、組合わせる手段とを有す
る、アービタ・セル。 （９）前記第１及び第２の許可ゲートはＡＮＤ型論理回
路である、上記（８）記載のアービタ・セル。 （１０）トークン・ステータス信号を有するアクセス要
求信号の前記組合わせは、ＯＲ型論理回路で実行され
る、上記（９）記載のアービタ・セル。 （１１）１つ以上のプロセッサと、１つ以上のメモリ
と、１つ以上の入出力装置と、プロセッサ、メモリ及び
入出力装置を相互接続するクロスバー交換機と、アービ
タ・セルに同時に与えられるグループ化された要求信号
を有するツリー階層で接続されたアービタ・セルの複数
のレベルを持ち、クロスバー交換機を制御する、擬似ラ
ウンドロビン仲裁手段とを有する、コンピュータ・シス
テム。 （１２）高位レベルのアービタ・セルは、階層において
低位レベルのアービタ・セルを選択的に制御する、上記
（１１）記載のコンピュータ・システム。 （１３）共用資源に関連する複数のアクセス要求の仲裁
方法であって、選択されたアクセス要求信号をグループ
に論理的に組合わせるステップと、選択された要求信号
のグループをアービタ・セルの階層の複数のレベルの選
択されたアービタ・セルに同時に割当てるステップと、
低位レベルにおけるアービタ・セルの許可出力を高位レ
ベルにおけるアービタ・セルの出力を使用して制御する
ステップとを有する、仲裁方法。 （１４）前記アービタ・セルは、トークン位置補償を有
するラウンドロビン・アービタである、上記（１３）記
載の仲裁方法。 （１５）前記アービタ・セルの複数のレベル階層は、バ
イナリ・ツリー・アーキテクチャである、上記（１４）
記載の仲裁方法。 （１６）共用資源に対する要求の仲裁方法であって、選
択された要求のグループ内及び選択された要求のグルー
プ間で要求の仲裁をするステップと、前記選択された要
求のグループ内及び選択された要求のグループ間での前
記仲裁の結果を使用して許可を決めるステップとを有す
る、仲裁方法。
【００３３】
【発明の効果】コンピュータ・システムの共用資源に対
するアクセスの仲裁をするシステムと方法であって、シ
ステムと方法は公正さ、高スループット、適時の応答及
び使用領域の効率的実現を提供できる。
【図面の簡単な説明】
【図１】複数のプロセッサの共用資源を有するコンピュ
ータ・システムの概略ブロック図である。
【図２】アービタの概略図である。
【図３】関連するアービタの入力要求及び出力許可を示
す図である。
【図４】機能的にバイナリ・ツリー・アーキテクチャを
説明するブロック図である。
【図５】バイナリ・ツリー擬似ラウンドロビン・アーキ
テクチャの要求線と許可線の概略説明図である。
【図６】トークン・ジェネレータの配列の概略説明図で
ある。
【図７】図４で示されたバイナリ・ツリー擬似ラウンド
ロビン・アービタ・アーキテクチャでの使用のために最
適化されたアービタ・セルの論理回路を示す図である。
【図８】バイナリ・ツリー以外のアーキテクチャにおけ
る擬似ラウンドロビン・アービタのツリーを機能的に説
明するブロック図である。
【図９】トークン状態入力を含む、図８で示されたツリ
ー・アーキテクチャを使用する擬似ラウンドロビン・ア
ービタ装置のブロック図である。
【図１０】図９の擬似ラウンドロビン・アービタ装置の
オペレーションを従来のラウンドロビン・アービタ装置
と比較するサンプル状態を説明する表である。
【図１１】総称ツリー表現によって擬似ラウンドロビン
・アーキテクチャを説明する概要図である。
【図１２】バイナリ・ツリー擬似ラウンドロビン・アー
ビタ装置とラウンドロビン・アービタ装置との性能を比
較するプロットを与える図である。
【図１３】バイナリ・ツリー擬似ラウンドロビン・アー
ビタ装置と、ラウンドロビン・アービタ装置との半導体
占有域を比較するプロットを与える図である。
【符号の説明】
１、４、５ リクエスタ １ 入出力装置 ３、４、６、７ プロセッサ ８、９、１１、１２ メモリ・システム １３ クロスバー交換機 １４ アービタ １７ 要求線 １８ 許可線 １９ データ線 ２１、２４、２５ ラウンドロビン・アービタ・セル ２２、２３ ＡＮＤゲート ２６、２７、２８ セル ２９ 破線プロット ３０、３５ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−257874（ＪＰ，Ａ) 特開 平４−195242（ＪＰ，Ａ) 特開 平４−205640（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) C06F 13/362 510 ＷＰＩ（ＤＩＡＬＯＧ) ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ)

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のアクセス・リクエスタ及び共用資源
    を有するコンピュータ・システムのアービタ装置であっ
    て、複数のレベルを有する階層構造に接続された 複数のアー
    ビタ・セルと、前記階層構造の複数のレベルに配置されたアービタ・セ
    ルにおいて、同一のアクセス要求信号を直接受信し、仲
    裁する手段と、 前記階層構造における 高位のレベルのアービタ・セルか
    らの出力によって、順次に低位のレベルのアービタ・セ
    ルの出力を直接制御する手段と、を有する、アービタ装
    置。
  2. 【請求項２】前記アクセス要求信号は、同時並行の評価
    のためにアービタ・セルに同時に割当てられる、ことを
    特徴とする請求項１記載のアービタ装置。
  3. 【請求項３】前記アービタ・セルは、複数のアクセス要
    求信号が同時に受信されたときに、トークンに応じるラ
    ウンドロビン・アービタである、ことを特徴とする請求
    項１または２記載のアービタ装置。
  4. 【請求項４】前記アービタ・セルの出力の直接制御は、
    アービタ・セルの出力の無力化を含む、ことを特徴とす
    る請求項１〜３の何れか１つに記載のアービタ装置。
  5. 【請求項５】前記アービタ・セルはトークン位置補償付
    きのラウンドロビン・アービタである、ことを特徴とす
    る請求項１記載のアービタ装置。
  6. 【請求項６】前記アービタ・セルの階層構造は、バイナ
    リ・ツリー・アーキテクチャの形態である、ことを特徴
    とする請求項１〜５の何れか１つに記載のアービタ装
    置。
  7. 【請求項７】第１及び第２のアクセス要求信号とトーク
    ン・ステータス信号とイネーブル信号を受信するセル入
    力部と、第２のアクセス要求信号と，トークン・ステータス信号
    と，第１のアクセス要求信号と，アービタ・セルからの
    出力の要否を制御するイネーブル信号とに応じて、第１
    の出力を生成する第１の回路と、 第１のアクセス要求信号と，トークン・ステータス信号
    と，第２のアクセス要求信号と，前記アービタ・セルか
    らの出力の要否を制御するネーブル信号とに応じて、第
    ２の出力を生成する第２の回路と、 を有する、前記アー
    ビタ・セル。
  8. 【請求項８】前記第１及び第２の回路は、ＡＮＤ論理素
    子を含む、ことを特徴とする請求項７記載のアービタ・
    セル。
  9. 【請求項９】トークン・ステータス信号とアクセス要求
    信号の組合わせは、ＯＲ論理素子を有する回路で実行さ
    れる、ことを特徴とする請求項７または８に記載のアー
    ビタ・セル。
  10. 【請求項１０】少なくとも１つのプロセッサと、少なく
    とも１つのメモリと、少なくとも１つの入出力装置と、
    少なくとも１つのプロセッサ，少なくとも１つのメモリ
    及び少なくとも１つの入出力装置を相互接続するクロス
    バー交換機と、前記クロスバー交換機を制御する擬似ラ
    ウンドロビン仲裁手段と、を有するコンピュータ・シス
    テムであって、 前記擬似ラウンドロビン仲裁手段は、 複数のレベルに階層構造に結合されたアービタ・セルを
    有し、 前記階層構造の複数のレベルに配置されたアービタ・セ
    ルにおいて、同一のアクセス要求信号を直接受信して、
    仲裁し、 前記階層構造における高位のレベルのアービタ・セルに
    よって、順次に低位のレベルのアービタ・セルの出力を
    直接制御する、ことを特徴とする コンピュータ・システ
    ム。
  11. 【請求項１１】前記アービタ・セルの直接制御は、アー
    ビタ・セルの出力の無力化を含む、こ とを特徴とする、
    請求項１０記載のコンピュータ・システム。
  12. 【請求項１２】 複数のレベルを有する階層構造に配設さ
    れた複数のアービタ・セルを用いることにより、共用資
    源に関する複数のアクセス要求を仲裁する方法であっ
    て、 （ａ）前記階層構造の第１レベルのアービタ・セルにお
    いて複数のアクセス要求信号を仲裁するステップと、 （ｂ）前記（ａ）のステップと同時に、前記階層構造の
    第１レベルよりも低い第２レベルのアービタ・セルにお
    いて複数のアクセス要求信号を仲裁するステップと、 （ｃ）第１レベルのアービタ・セルの出力に応じて、第
    ２レベルのアービタ・セルの出力を直接制御するステッ
    プと、を有する、仲裁方法。
  13. 【請求項１３】共用資源に関連する複数のアクセス要求
    の仲裁方法であって、 選択されたアクセス要求信号をグループに論理的に組合
    わせるステップと、 選択された要求信号のグループをアービタ・セルの階層
    の複数のレベルの選択されたアービタ・セルに同時に割
    当てるステップと、 低位レベルにおけるアービタ・セルの許可出力を高位レ
    ベルにおけるアービタ・セルの出力を使用して制御する
    ステップとを有する、仲裁方法。
  14. 【請求項１４】前記アービタ・セルは、複数のアクセス
    要求信号が同時に受信されたときに、トークンに応じる
    ラウンドロビン・アービタである、ことを特徴とする請
    求項１２または１３に記載の仲裁方法。
  15. 【請求項１５】複数のレベルを有する前記アービタ・セ
    ルの階層構造は、バイナリ・ツリー・アーキテクチャで
    ある、ことを特徴とする請求項１２記載の仲裁方法。
  16. 【請求項１６】前記アービタ・セルは、トークン位置補
    償を有するラウンドロビン・アービタである、ことを特
    徴とする請求項項１２または１３に記載の仲裁方法。
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