JP3406286B2 - 並列処理装置および並列処理方法 - Google Patents
並列処理装置および並列処理方法Info
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- JP3406286B2 JP3406286B2 JP2000276198A JP2000276198A JP3406286B2 JP 3406286 B2 JP3406286 B2 JP 3406286B2 JP 2000276198 A JP2000276198 A JP 2000276198A JP 2000276198 A JP2000276198 A JP 2000276198A JP 3406286 B2 JP3406286 B2 JP 3406286B2
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Description
【０００１】
【発明の属する技術分野】本発明は、並列処理装置の処
理結果を集計する並列処理装置にかかわり、特に、高速
で低電力に処理結果を集計する並列処理装置および並列
処理方法に関する。
理結果を集計する並列処理装置にかかわり、特に、高速
で低電力に処理結果を集計する並列処理装置および並列
処理方法に関する。
【０００２】
【従来の技術】近年、計算機の分野においてより高速な
処理を目指すために、並列に計算などの処理を行う並列
処理装置が数多く研究・開発されている。並列処理装置
の構成の１つに、単体で処理を行うことが可能なセル
（プロセッシング・エレメントとも言う）を複数マトリ
クス状に配置したせるアレイとし、このセルアレイ内の
各セルが並列に動作することにより、計算処理を行うも
のがある。セルアレイで構成された並列処理装置では、
画像処理など多くのデータに対して共通の演算を並列に
行うＳＩＭＤ（single instruction, multiple data）
処理を、高速・低電力に行うことが可能である。
処理を目指すために、並列に計算などの処理を行う並列
処理装置が数多く研究・開発されている。並列処理装置
の構成の１つに、単体で処理を行うことが可能なセル
（プロセッシング・エレメントとも言う）を複数マトリ
クス状に配置したせるアレイとし、このセルアレイ内の
各セルが並列に動作することにより、計算処理を行うも
のがある。セルアレイで構成された並列処理装置では、
画像処理など多くのデータに対して共通の演算を並列に
行うＳＩＭＤ（single instruction, multiple data）
処理を、高速・低電力に行うことが可能である。
【０００３】上記並列処理を行う装置の例として、各セ
ル内に指紋センサと指紋認証回路を持ち、全セルの並列
動作により指紋センサで採取した指紋が登録されている
指紋と同一であるかを処理する処理回路（重松ら、米国
特許出願番号091472.392）や、各セルが画像処理回路を
持ち、全セルの並列動作で、光学センサ等により取得し
た画像に対する各種画像処理を行う装置（J.C.Gealow
ら、"System Design forPixel-Parallel Image Process
ing",IEEE Transaction on very large scale integrat
ion systems, vol. 4, no. 1, 1996）などがある。
ル内に指紋センサと指紋認証回路を持ち、全セルの並列
動作により指紋センサで採取した指紋が登録されている
指紋と同一であるかを処理する処理回路（重松ら、米国
特許出願番号091472.392）や、各セルが画像処理回路を
持ち、全セルの並列動作で、光学センサ等により取得し
た画像に対する各種画像処理を行う装置（J.C.Gealow
ら、"System Design forPixel-Parallel Image Process
ing",IEEE Transaction on very large scale integrat
ion systems, vol. 4, no. 1, 1996）などがある。
【０００４】上記のセルアレイで構成された並列処理装
置に関して簡単に説明する。この並列処理装置は、図１
７に示すように、処理回路を備えたセル１７０１が、マ
トリクス状の複数配置され、各セル１７０１は、制御回
路１７０２から与えられたデータと命令を元に並列に処
理を行う。各セル１７０１の並列処理が終了すると、制
御回路１７０２は各セル１７０１の処理回路が出力した
処理結果を集計し、全体の処理結果を生成して出力す
る。
置に関して簡単に説明する。この並列処理装置は、図１
７に示すように、処理回路を備えたセル１７０１が、マ
トリクス状の複数配置され、各セル１７０１は、制御回
路１７０２から与えられたデータと命令を元に並列に処
理を行う。各セル１７０１の並列処理が終了すると、制
御回路１７０２は各セル１７０１の処理回路が出力した
処理結果を集計し、全体の処理結果を生成して出力す
る。
【０００５】セルを大量に備えている場合、各セル内の
処理回路は簡略化され、各セル内の処理回路の処理結果
は、真・偽や数桁の数程度となる。上記のセルアレイ構
成の並列処理装置がよく用いられる応用として、画像処
理があるが、画像処理の場合は、各セルが処理対象の画
像を構成している数ドットに対して所定の処理を行う。
例えばパタンマッチングなどの画像処理を行う場合、各
セルは、各セルに割り当てられた画像内のドットに対し
て画像処理を行い、照合結果として真・偽などを出力す
る。各処理の並列処理終了後、制御回路は、いくつのセ
ルの処理回路が真を出力しているかを集計し、集計した
真の数により画像の一致率などを計算し、パタンマッチ
ング処理結果として生成する。
処理回路は簡略化され、各セル内の処理回路の処理結果
は、真・偽や数桁の数程度となる。上記のセルアレイ構
成の並列処理装置がよく用いられる応用として、画像処
理があるが、画像処理の場合は、各セルが処理対象の画
像を構成している数ドットに対して所定の処理を行う。
例えばパタンマッチングなどの画像処理を行う場合、各
セルは、各セルに割り当てられた画像内のドットに対し
て画像処理を行い、照合結果として真・偽などを出力す
る。各処理の並列処理終了後、制御回路は、いくつのセ
ルの処理回路が真を出力しているかを集計し、集計した
真の数により画像の一致率などを計算し、パタンマッチ
ング処理結果として生成する。
【０００６】上記の並列処理装置のように、大量の処理
回路が独立・分散している場合、各処理回路が処理した
データを一カ所に収集する必要があり、収集する処理が
高速でないと、並列処理による演算高速化の効果が失わ
れてしまう。処理したデータを一カ所に収集する並列処
理装置の集計処理には、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）などと同様にしてセルアレイから処
理結果を読み出して集計する方法や、各セルが処理結果
をバケツリレー的に転送して集計する方法などが用いら
れている。
回路が独立・分散している場合、各処理回路が処理した
データを一カ所に収集する必要があり、収集する処理が
高速でないと、並列処理による演算高速化の効果が失わ
れてしまう。処理したデータを一カ所に収集する並列処
理装置の集計処理には、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）などと同様にしてセルアレイから処
理結果を読み出して集計する方法や、各セルが処理結果
をバケツリレー的に転送して集計する方法などが用いら
れている。
【０００７】ＤＲＡＭなどと同様にしてセルアレイから
処理結果を読み出して集計する第１の方法では、次に示
すようにして各セルから処理結果を読み出す。この第１
の方法では、図１８に示すように、まず、各セル１８０
１内の処理回路１８０２が、制御線１８２１を介して送
られてくるセレクト信号により制御されるスイッチ素子
１８０３を介してデータバス１８２２に接続されてい
る。セレクト信号は、制御回路１８１１からの信号によ
りセレクト信号発生回路１８１２から発生され、セルア
レイの同じ行にあるセル１８０１には同じセレクト信号
が入力される。
処理結果を読み出して集計する第１の方法では、次に示
すようにして各セルから処理結果を読み出す。この第１
の方法では、図１８に示すように、まず、各セル１８０
１内の処理回路１８０２が、制御線１８２１を介して送
られてくるセレクト信号により制御されるスイッチ素子
１８０３を介してデータバス１８２２に接続されてい
る。セレクト信号は、制御回路１８１１からの信号によ
りセレクト信号発生回路１８１２から発生され、セルア
レイの同じ行にあるセル１８０１には同じセレクト信号
が入力される。
【０００８】スイッチ素子１８０３を介して接続するデ
ータバス１８２２は、セルアレイの各列ごとに共通に接
続され、セレクタ１８１３に接続されている。データバ
ス１８２２が接続されるセレクタ１８１３は、制御回路
１８１１からの信号により、順に１つのデータバス１８
２２を選択し、選択したデータバス１８２２を制御回路
１８１１内のカウンタ１８１１ａに接続する。
ータバス１８２２は、セルアレイの各列ごとに共通に接
続され、セレクタ１８１３に接続されている。データバ
ス１８２２が接続されるセレクタ１８１３は、制御回路
１８１１からの信号により、順に１つのデータバス１８
２２を選択し、選択したデータバス１８２２を制御回路
１８１１内のカウンタ１８１１ａに接続する。
【０００９】上記のように各セル１８０１と制御線１８
２１，データバス１８２２が接続された図１８の並列処
理回路では、すべてのセル１８０１の処理が終了する
と、まず、制御回路１８１１は、セレクト信号発生回路
１８１２を制御して１行ずつ制御線１８２１を有効と
し、有効とした制御線１８２１に接続しているセル１８
０１のスイッチ素子１８０３をオン状態とする。スイッ
チ素子１８０３がＯＮ状態となったセル１８０１は、処
理回路１８０２の処理結果をスイッチ素子１８０３を介
してデータバス１８２２に出力する。
２１，データバス１８２２が接続された図１８の並列処
理回路では、すべてのセル１８０１の処理が終了する
と、まず、制御回路１８１１は、セレクト信号発生回路
１８１２を制御して１行ずつ制御線１８２１を有効と
し、有効とした制御線１８２１に接続しているセル１８
０１のスイッチ素子１８０３をオン状態とする。スイッ
チ素子１８０３がＯＮ状態となったセル１８０１は、処
理回路１８０２の処理結果をスイッチ素子１８０３を介
してデータバス１８２２に出力する。
【００１０】データバス１８２２に出力された処理結果
は、セレクタ１８１３に入力される。セレクタ１８１３
では、各列のデータバス１８２２に出力された処理結果
を、１列ごとに順に選択してカウンタ１８１１ａに送出
する。そして、カウンタ１８１１ａは、１列ごとに順に
送られてきた処理結果をカウントすることで、全セル１
８０１の処理結果を集計する。このカウンタ１８１１ａ
カウントにより、すべてのセル１８０１の処理結果が集
計される。しかしながら、上記の第１の方法では、制御
線を選択するセレクト信号発生回路やデータバスを選択
するセレクタが必要となり、並列処理回路の面積が増大
する。また、各セルの処理回路は、処理結果を出力する
ためにデータバスを駆動する必要があり、速度の低下や
消費電力の増加を招く。
は、セレクタ１８１３に入力される。セレクタ１８１３
では、各列のデータバス１８２２に出力された処理結果
を、１列ごとに順に選択してカウンタ１８１１ａに送出
する。そして、カウンタ１８１１ａは、１列ごとに順に
送られてきた処理結果をカウントすることで、全セル１
８０１の処理結果を集計する。このカウンタ１８１１ａ
カウントにより、すべてのセル１８０１の処理結果が集
計される。しかしながら、上記の第１の方法では、制御
線を選択するセレクト信号発生回路やデータバスを選択
するセレクタが必要となり、並列処理回路の面積が増大
する。また、各セルの処理回路は、処理結果を出力する
ためにデータバスを駆動する必要があり、速度の低下や
消費電力の増加を招く。
【００１１】各セルが処理結果をバケツリレー的に転送
して集計する第２の方法では、次のようにして各セルか
ら処理結果を読み出す。この第２の方法では、図１９に
示すように、各セル１９０１は処理回路１９０２の他に
レジスタ１９０３とセレクタ１９０４を持ち、セレクタ
１９０４が入力信号線１９２１で入力される隣のセル１
９０１からのデータと処理回路１９０２からの処理結果
とを選択し、レジスタ１９０３に入力する。レジスタ１
９０３は、書き込み信号線１９２２を介した制御回路１
９１１からの書き込み信号によりセレクタ１９０４から
の信号を保持し、この保持した信号を隣のセル１９０１
に出力する。全てのセル１９０１は一列につながり、最
後のセル１９０１の出力が制御回路１９１１内のカウン
タ１９１１ａに入力される。
して集計する第２の方法では、次のようにして各セルか
ら処理結果を読み出す。この第２の方法では、図１９に
示すように、各セル１９０１は処理回路１９０２の他に
レジスタ１９０３とセレクタ１９０４を持ち、セレクタ
１９０４が入力信号線１９２１で入力される隣のセル１
９０１からのデータと処理回路１９０２からの処理結果
とを選択し、レジスタ１９０３に入力する。レジスタ１
９０３は、書き込み信号線１９２２を介した制御回路１
９１１からの書き込み信号によりセレクタ１９０４から
の信号を保持し、この保持した信号を隣のセル１９０１
に出力する。全てのセル１９０１は一列につながり、最
後のセル１９０１の出力が制御回路１９１１内のカウン
タ１９１１ａに入力される。
【００１２】第２の方法では、上記の構成の並列処理装
置において、まず、全てのセル１９０１の処理が終了す
ると、セレクタ１９０４が処理回路１９０２の処理結果
を選択することで、処理結果がレジスタ１９０３に保持
される。次に、セレクタ１９０４は、隣のセル１９０１
からの信号を選択し、すべてのセル１９０１内のレジス
タ１９０３に対して書き込み信号を送ることで、レジス
タ１９０３に保持していた処理結果を隣のセル１９０１
に転送する。この処理結果の転送を全セル１９０１の個
数回繰り返すことで、全セル１９０１の処理結果をカウ
ンタ１９１１ａに送信することができ、カウンタ１９１
１ａは送られてきた処理結果をカウントすることで、処
理結果の集計が可能となる。
置において、まず、全てのセル１９０１の処理が終了す
ると、セレクタ１９０４が処理回路１９０２の処理結果
を選択することで、処理結果がレジスタ１９０３に保持
される。次に、セレクタ１９０４は、隣のセル１９０１
からの信号を選択し、すべてのセル１９０１内のレジス
タ１９０３に対して書き込み信号を送ることで、レジス
タ１９０３に保持していた処理結果を隣のセル１９０１
に転送する。この処理結果の転送を全セル１９０１の個
数回繰り返すことで、全セル１９０１の処理結果をカウ
ンタ１９１１ａに送信することができ、カウンタ１９１
１ａは送られてきた処理結果をカウントすることで、処
理結果の集計が可能となる。
【００１３】しかし、上記の第２の方法では、全てのセ
ル１９０１に対して、レジスタ１９０３の書き込み信号
をセル１９０１の個数回送信する必要があり、セル１９
０１の数が多い場合は、多くの電力を消費してしまう。
また、書き込み信号の送信時に、遅延等によるスキュー
が信号に発生した場合、レジスタ１９０３が書き込みを
失敗してしまう可能性がある。レジスタ１９０３の書き
込み失敗を防ぐためには、書き込み信号を多相にした
り、書き込み信号線に遅延回路等を挿入する必要があ
り、集計速度の低下を招いてしまう。
ル１９０１に対して、レジスタ１９０３の書き込み信号
をセル１９０１の個数回送信する必要があり、セル１９
０１の数が多い場合は、多くの電力を消費してしまう。
また、書き込み信号の送信時に、遅延等によるスキュー
が信号に発生した場合、レジスタ１９０３が書き込みを
失敗してしまう可能性がある。レジスタ１９０３の書き
込み失敗を防ぐためには、書き込み信号を多相にした
り、書き込み信号線に遅延回路等を挿入する必要があ
り、集計速度の低下を招いてしまう。
【００１４】
【発明が解決しようとする課題】以上説明したように、
従来の並列処理では、まず、ＤＲＡＭなどと同様にして
セルアレイから処理結果を読み出して集計する場合、制
御線を選択するセレクト信号発生回路やデータバスを選
択するセレクタが必要となり、並列処理回路の面積が増
大するという問題があった。また、この方式の場合、各
セルの処理回路は、処理結果を出力するためにデータバ
スを駆動する必要があり、速度の低下や消費電力の増加
を招くという問題があった。一方、各セルが処理結果を
バケツリレー的に転送して集計する方式では、全てのセ
ルに対して、レジスタの書き込み信号をセルの個数回送
信する必要があり、セルの数が多い場合は、多くの電力
を消費するという問題があった。また、書き込み信号の
送信時に、遅延等によるスキューが信号に発生した場
合、レジスタが書き込みを失敗してしまう可能性がある
が、この書き込み失敗を防ぐためには、書き込み信号を
多層にしたり、書き込み信号線に遅延回路等を挿入する
必要があり、集計速度の低下を招くという問題があっ
た。
従来の並列処理では、まず、ＤＲＡＭなどと同様にして
セルアレイから処理結果を読み出して集計する場合、制
御線を選択するセレクト信号発生回路やデータバスを選
択するセレクタが必要となり、並列処理回路の面積が増
大するという問題があった。また、この方式の場合、各
セルの処理回路は、処理結果を出力するためにデータバ
スを駆動する必要があり、速度の低下や消費電力の増加
を招くという問題があった。一方、各セルが処理結果を
バケツリレー的に転送して集計する方式では、全てのセ
ルに対して、レジスタの書き込み信号をセルの個数回送
信する必要があり、セルの数が多い場合は、多くの電力
を消費するという問題があった。また、書き込み信号の
送信時に、遅延等によるスキューが信号に発生した場
合、レジスタが書き込みを失敗してしまう可能性がある
が、この書き込み失敗を防ぐためには、書き込み信号を
多層にしたり、書き込み信号線に遅延回路等を挿入する
必要があり、集計速度の低下を招くという問題があっ
た。
【００１５】本発明は、以上のような問題点を解消する
ためになされたものであり、処理を行う複数のセルから
構成された並列処理装置において、全セルの処理結果を
高速・低電力に集計できるようにすることを目的とす
る。
ためになされたものであり、処理を行う複数のセルから
構成された並列処理装置において、全セルの処理結果を
高速・低電力に集計できるようにすることを目的とす
る。
【００１６】
【課題を解決するための手段】本発明の並列処理装置
は、任意の処理を行う処理回路を備えた複数のセルと、
このセル内に各々備えられ、同一のセル内の処理回路の
処理結果に応じて信号の伝搬遅延が変化し、複数のセル
にわたってすべてが直列に接続された可変遅延回路と、
この可変遅延回路すべてが直列に接続された可変遅延回
路列の最初の可変遅延回路に対して測定入力信号を出力
する信号出力手段と、この信号出力手段から出力された
測定入力信号と、この測定入力信号が可変遅延回路列の
最初の可変遅延回路に入力されたことにより可変遅延回
路列の最後の可変遅延回路より出力される測定出力信号
とを入力し、測定入力信号と測定出力信号とにより可変
遅延回路列の信号伝搬遅延時間を求める遅延カウンタ
と、この遅延カウンタが求めた可変遅延回路列の信号伝
搬遅延時間により複数のセル内の処理回路の処理結果を
集計する集計手段とを備えたものである。この発明によ
れば、各セルに処理回路の処理結果に応じて信号の伝搬
遅延が変化して複数のセルにわたってすべてが直列に接
続された可変遅延回路を設けたので、複数のセルにおけ
る処理回路の処理結果の集計が、可変遅延回路列におけ
る測定入力信号の伝搬遅延に反映する。
は、任意の処理を行う処理回路を備えた複数のセルと、
このセル内に各々備えられ、同一のセル内の処理回路の
処理結果に応じて信号の伝搬遅延が変化し、複数のセル
にわたってすべてが直列に接続された可変遅延回路と、
この可変遅延回路すべてが直列に接続された可変遅延回
路列の最初の可変遅延回路に対して測定入力信号を出力
する信号出力手段と、この信号出力手段から出力された
測定入力信号と、この測定入力信号が可変遅延回路列の
最初の可変遅延回路に入力されたことにより可変遅延回
路列の最後の可変遅延回路より出力される測定出力信号
とを入力し、測定入力信号と測定出力信号とにより可変
遅延回路列の信号伝搬遅延時間を求める遅延カウンタ
と、この遅延カウンタが求めた可変遅延回路列の信号伝
搬遅延時間により複数のセル内の処理回路の処理結果を
集計する集計手段とを備えたものである。この発明によ
れば、各セルに処理回路の処理結果に応じて信号の伝搬
遅延が変化して複数のセルにわたってすべてが直列に接
続された可変遅延回路を設けたので、複数のセルにおけ
る処理回路の処理結果の集計が、可変遅延回路列におけ
る測定入力信号の伝搬遅延に反映する。
【００１７】上記発明において、処理回路は、第１の処
理結果と第２の処理結果とを出力し、可変遅延回路は、
第１の処理結果を受けるとこの可変遅延回路を伝搬する
信号を第１の時間遅延させ、第２の処理結果を受けると
この可変遅延回路を伝搬する信号を第２の時間遅延させ
るようにしてもよい。また、複数のセルを備えた複数の
ブロックが設けられ、信号出力手段から出力された測定
入力信号は、各々のブロック内の最初の可変遅延回路各
々に入力され、遅延カウンタは、ブロック内の最後の可
変遅延回路の出力端に接続されてブロック毎に設けられ
ているようにしてもよい。また、上記発明において、複
数のセルに設けられた各々処理回路は、全て同一であ
る。
理結果と第２の処理結果とを出力し、可変遅延回路は、
第１の処理結果を受けるとこの可変遅延回路を伝搬する
信号を第１の時間遅延させ、第２の処理結果を受けると
この可変遅延回路を伝搬する信号を第２の時間遅延させ
るようにしてもよい。また、複数のセルを備えた複数の
ブロックが設けられ、信号出力手段から出力された測定
入力信号は、各々のブロック内の最初の可変遅延回路各
々に入力され、遅延カウンタは、ブロック内の最後の可
変遅延回路の出力端に接続されてブロック毎に設けられ
ているようにしてもよい。また、上記発明において、複
数のセルに設けられた各々処理回路は、全て同一であ
る。
【００１８】上記発明において、複数のセルを備えた複
数のブロックと、各々のブロック内の最後の可変遅延回
路の出力端が接続され、複数のブロックいずれかを選択
して選択したブロックの最後の可変遅延回路から出力さ
れた測定出力信号を出力するセレクタとを備え、信号出
力手段から出力された測定入力信号は、各々のブロック
内の最初の可変遅延回路各々に入力され、遅延カウンタ
は、セレクタから出力された測定出力信号と測定入力信
号とにより信号伝搬遅延時間を求めるようにしてもよ
い。
数のブロックと、各々のブロック内の最後の可変遅延回
路の出力端が接続され、複数のブロックいずれかを選択
して選択したブロックの最後の可変遅延回路から出力さ
れた測定出力信号を出力するセレクタとを備え、信号出
力手段から出力された測定入力信号は、各々のブロック
内の最初の可変遅延回路各々に入力され、遅延カウンタ
は、セレクタから出力された測定出力信号と測定入力信
号とにより信号伝搬遅延時間を求めるようにしてもよ
い。
【００１９】本発明の他の形態における並列処理装置で
は、上記の遅延カウンタを、入力された測定入力信号と
測定出力信号の一方が第１のレベルで他方が第２のレベ
ルとのとき第２のレベルの信号を出力する遅延検出回路
と、この遅延検出回路より出力された信号が第２のレベ
ルのときだけ所定の周波数のパルス信号を発信するパル
ス発生回路と、このパルス発生回路が発信したパルス信
号のパルス数をカウントするパルスカウンタとから構成
した。この発明によれば、各セルに処理回路の処理結果
に応じて信号の伝搬遅延が変化して複数のセルにわたっ
てすべてが直列に接続された可変遅延回路を測定入力信
号が通過して測定出力信号として出力され、測定入力信
号が第１のレベルで測定出力信号が第２のレベルの間
は、遅延カウンタから第２のレベルの信号が出力され、
パルス発生回路から発信されたパルス信号がパルスカウ
ンタでカウントされる。
は、上記の遅延カウンタを、入力された測定入力信号と
測定出力信号の一方が第１のレベルで他方が第２のレベ
ルとのとき第２のレベルの信号を出力する遅延検出回路
と、この遅延検出回路より出力された信号が第２のレベ
ルのときだけ所定の周波数のパルス信号を発信するパル
ス発生回路と、このパルス発生回路が発信したパルス信
号のパルス数をカウントするパルスカウンタとから構成
した。この発明によれば、各セルに処理回路の処理結果
に応じて信号の伝搬遅延が変化して複数のセルにわたっ
てすべてが直列に接続された可変遅延回路を測定入力信
号が通過して測定出力信号として出力され、測定入力信
号が第１のレベルで測定出力信号が第２のレベルの間
は、遅延カウンタから第２のレベルの信号が出力され、
パルス発生回路から発信されたパルス信号がパルスカウ
ンタでカウントされる。
【００２０】本発明の他の形態における並列処理装置で
は、前記の遅延カウンタを、入力された測定入力信号を
入力するセット端子と入力された測定出力信号を入力す
るリセット端子とセット端子に入力する測定入力信号が
第１のレベルから第２のレベルに変化してからリセット
端子に入力する測定出力信号が第１のレベルから第２の
レベルに変化するまで第２のレベルの信号を出力する出
力端子とを持つセット・リセット−フリップ・フロップ
と、このセット・リセット−フリップ・フロップの出力
端子より出力された信号が第２のレベルのときだけ所定
の周波数のパルス信号を発信するパルス発生回路と、こ
のパルス発生回路が発信したパルス信号のパルス数をカ
ウントするパルスカウンタとから構成した。この発明に
よれば、各セルに処理回路の処理結果に応じて信号の伝
搬遅延が変化して複数のセルにわたってすべてが直列に
接続された可変遅延回路を測定入力信号が通過して測定
出力信号として出力され、この測定出力信号が第２のレ
ベルに変化するまで、セット・リセット−フリップ・フ
ロップの出力端子からの信号は第２のレベルとなり、パ
ルス発生回路から発信されたパルス信号がパルスカウン
タでカウントされる。
は、前記の遅延カウンタを、入力された測定入力信号を
入力するセット端子と入力された測定出力信号を入力す
るリセット端子とセット端子に入力する測定入力信号が
第１のレベルから第２のレベルに変化してからリセット
端子に入力する測定出力信号が第１のレベルから第２の
レベルに変化するまで第２のレベルの信号を出力する出
力端子とを持つセット・リセット−フリップ・フロップ
と、このセット・リセット−フリップ・フロップの出力
端子より出力された信号が第２のレベルのときだけ所定
の周波数のパルス信号を発信するパルス発生回路と、こ
のパルス発生回路が発信したパルス信号のパルス数をカ
ウントするパルスカウンタとから構成した。この発明に
よれば、各セルに処理回路の処理結果に応じて信号の伝
搬遅延が変化して複数のセルにわたってすべてが直列に
接続された可変遅延回路を測定入力信号が通過して測定
出力信号として出力され、この測定出力信号が第２のレ
ベルに変化するまで、セット・リセット−フリップ・フ
ロップの出力端子からの信号は第２のレベルとなり、パ
ルス発生回路から発信されたパルス信号がパルスカウン
タでカウントされる。
【００２１】本発明の他の形態における並列処理装置
は、前記の可変遅延回路を、第１のトランジスタからな
る高速信号パスと、第１のトランジスタより応答速度が
遅い第２のトランジスタからなり高速信号パスより伝搬
遅延が大きい低速信号パスと、処理回路の処理結果に応
じて高速信号パスと低速信号パスとのいずれかを選択す
るスイッチ素子とから構成し、信号出力手段から出力さ
れた測定入力信号を、高速信号パスと低速信号パスのう
ちスイッチ素子で選択された方を通過させるようにした
ものである。この発明によれば、セル内の処理回路の処
理結果に応じて可変遅延回路の高速信号パスと低速信号
パスとが切り替えられることで、信号の伝搬遅延が変化
する。
は、前記の可変遅延回路を、第１のトランジスタからな
る高速信号パスと、第１のトランジスタより応答速度が
遅い第２のトランジスタからなり高速信号パスより伝搬
遅延が大きい低速信号パスと、処理回路の処理結果に応
じて高速信号パスと低速信号パスとのいずれかを選択す
るスイッチ素子とから構成し、信号出力手段から出力さ
れた測定入力信号を、高速信号パスと低速信号パスのう
ちスイッチ素子で選択された方を通過させるようにした
ものである。この発明によれば、セル内の処理回路の処
理結果に応じて可変遅延回路の高速信号パスと低速信号
パスとが切り替えられることで、信号の伝搬遅延が変化
する。
【００２２】本発明の並列処理方法は、任意の処理を行
う処理回路を備えた複数のセルと、このセル内に各々備
えられ、同一のセル内の処理回路の処理結果に応じて信
号の伝搬遅延が変化し、複数のセルにわたってすべてが
直列に接続された可変遅延回路と、可変遅延回路すべて
が直列に接続された可変遅延回路列の最初の可変遅延回
路に対して測定入力信号を出力する信号出力手段と、こ
の信号出力手段から出力された測定入力信号と可変遅延
回路列の最後の可変遅延回路より出力される測定出力信
号とを入力する遅延カウンタとを備え、複数のセル内の
各々の処理回路が所定の処理を行う第１のステップと、
複数のセルにわたって処理回路が行った処理結果に基づ
いてこの処理回路のセル内の可変遅延回路の信号の伝搬
遅延を変更する第２のステップと、信号出力手段から出
力された測定入力信号を遅延カウンタと可変遅延回路列
の最初の可変遅延回路とに同時に入力する第３のステッ
プと、信号出力手段より出力された測定入力信号が可変
遅延回路列の最初の可変遅延回路に入力されたことによ
り可変遅延回路列の最後の可変遅延回路より出力された
測定出力信号を遅延カウンタに入力する第４のステップ
と、遅延カウンタに入力された測定入力信号と遅延カウ
ンタに入力された測定出力信号との時間的な差により可
変遅延回路列の信号伝搬遅延時間を求める第５のステッ
プと、可変遅延回路列の信号伝搬遅延時間により複数の
セル内の処理回路の処理結果を集計する第６のステップ
とを備えるようにしたものである。この発明によれば、
各セルに処理回路の処理結果に応じて信号の伝搬遅延が
変化して複数のセルにわたってすべてが直列に接続され
た可変遅延回路を設け、この可変遅延回路からなる可変
遅延回路列に測定入力信号を入力するので、複数のセル
における処理回路の処理結果の集計が、可変遅延回路列
より出力される測定出力信号の状態に反映して得られ
る。
う処理回路を備えた複数のセルと、このセル内に各々備
えられ、同一のセル内の処理回路の処理結果に応じて信
号の伝搬遅延が変化し、複数のセルにわたってすべてが
直列に接続された可変遅延回路と、可変遅延回路すべて
が直列に接続された可変遅延回路列の最初の可変遅延回
路に対して測定入力信号を出力する信号出力手段と、こ
の信号出力手段から出力された測定入力信号と可変遅延
回路列の最後の可変遅延回路より出力される測定出力信
号とを入力する遅延カウンタとを備え、複数のセル内の
各々の処理回路が所定の処理を行う第１のステップと、
複数のセルにわたって処理回路が行った処理結果に基づ
いてこの処理回路のセル内の可変遅延回路の信号の伝搬
遅延を変更する第２のステップと、信号出力手段から出
力された測定入力信号を遅延カウンタと可変遅延回路列
の最初の可変遅延回路とに同時に入力する第３のステッ
プと、信号出力手段より出力された測定入力信号が可変
遅延回路列の最初の可変遅延回路に入力されたことによ
り可変遅延回路列の最後の可変遅延回路より出力された
測定出力信号を遅延カウンタに入力する第４のステップ
と、遅延カウンタに入力された測定入力信号と遅延カウ
ンタに入力された測定出力信号との時間的な差により可
変遅延回路列の信号伝搬遅延時間を求める第５のステッ
プと、可変遅延回路列の信号伝搬遅延時間により複数の
セル内の処理回路の処理結果を集計する第６のステップ
とを備えるようにしたものである。この発明によれば、
各セルに処理回路の処理結果に応じて信号の伝搬遅延が
変化して複数のセルにわたってすべてが直列に接続され
た可変遅延回路を設け、この可変遅延回路からなる可変
遅延回路列に測定入力信号を入力するので、複数のセル
における処理回路の処理結果の集計が、可変遅延回路列
より出力される測定出力信号の状態に反映して得られ
る。
【００２３】本発明の他の形態における並列処理方法
は、前記の遅延カウンタを、入力された測定入力信号と
測定出力信号の一方が第１のレベルで他方が第２のレベ
ルとのとき第２のレベルの信号を出力する遅延検出回路
と、この遅延検出回路より出力された信号が第２のレベ
ルのときだけ所定の周波数のパルス信号を発信するパル
ス発生回路と、このパルス発生回路が発信したパルス信
号のパルス数をカウントするパルスカウンタと構成し、
前記第３のステップでは、信号出力手段は出力する測定
入力信号を所定の期間第２のレベルとした後第１のレベ
ルとし、前記第５のステップでは、遅延カウンタが入力
する測定入力信号が第１のレベルとなってから遅延検出
回路が入力する測定出力信号が第１のレベルとなるまで
の間、遅延検出回路が第２のレベルの信号を出力してパ
ルス発生回路より所定の周波数のパルス信号を発信さ
せ、このパルス発生回路より発信するパルス信号のパル
ス数をパルスカウンタでカウントすることで可変遅延回
路列の信号伝搬遅延時間を求めようとしたものである。
は、前記の遅延カウンタを、入力された測定入力信号と
測定出力信号の一方が第１のレベルで他方が第２のレベ
ルとのとき第２のレベルの信号を出力する遅延検出回路
と、この遅延検出回路より出力された信号が第２のレベ
ルのときだけ所定の周波数のパルス信号を発信するパル
ス発生回路と、このパルス発生回路が発信したパルス信
号のパルス数をカウントするパルスカウンタと構成し、
前記第３のステップでは、信号出力手段は出力する測定
入力信号を所定の期間第２のレベルとした後第１のレベ
ルとし、前記第５のステップでは、遅延カウンタが入力
する測定入力信号が第１のレベルとなってから遅延検出
回路が入力する測定出力信号が第１のレベルとなるまで
の間、遅延検出回路が第２のレベルの信号を出力してパ
ルス発生回路より所定の周波数のパルス信号を発信さ
せ、このパルス発生回路より発信するパルス信号のパル
ス数をパルスカウンタでカウントすることで可変遅延回
路列の信号伝搬遅延時間を求めようとしたものである。
【００２４】本発明の他の形態における並列処理方法
は、前記の遅延カウンタを、入力された測定入力信号を
入力するセット端子と入力された測定出力信号を入力す
るリセット端子とセット端子に入力する測定入力信号が
第１のレベルから第２のレベルに変化してからリセット
端子に入力する測定出力信号が第１のレベルから第２の
レベルに変化するまで第２のレベルの信号を出力する出
力端子とを持つセット・リセット−フリップ・フロップ
と、このセット・リセット−フリップ・フロップの出力
端子より第２のレベルの信号が出力されているときだけ
所定の周波数のパルス信号を発信するパルス発生回路
と、このパルス発生回路が発信したパルス信号のパルス
数をカウントするパルスカウンタとから構成し、前記第
３のステップでは、信号出力手段は出力する測定入力信
号を第１のレベルの状態より所定の期間第２のレベルと
し、第５のステップでは、遅延カウンタが入力する測定
入力信号が第１のレベルから第２のレベルに変化してか
ら遅延カウンタが入力する測定出力信号が第１のレベル
から第２のレベルに変化するまでの間、セット・リセッ
ト−フリップ・フロップが第２のレベルの信号を出力し
てパルス発生回路より所定の周波数のパルス信号を発信
させ、このパルス発生回路より発信するパルス信号のパ
ルス数をパルスカウンタでカウントすることで可変遅延
回路列の信号伝搬遅延時間を求めようとしたものであ
る。
は、前記の遅延カウンタを、入力された測定入力信号を
入力するセット端子と入力された測定出力信号を入力す
るリセット端子とセット端子に入力する測定入力信号が
第１のレベルから第２のレベルに変化してからリセット
端子に入力する測定出力信号が第１のレベルから第２の
レベルに変化するまで第２のレベルの信号を出力する出
力端子とを持つセット・リセット−フリップ・フロップ
と、このセット・リセット−フリップ・フロップの出力
端子より第２のレベルの信号が出力されているときだけ
所定の周波数のパルス信号を発信するパルス発生回路
と、このパルス発生回路が発信したパルス信号のパルス
数をカウントするパルスカウンタとから構成し、前記第
３のステップでは、信号出力手段は出力する測定入力信
号を第１のレベルの状態より所定の期間第２のレベルと
し、第５のステップでは、遅延カウンタが入力する測定
入力信号が第１のレベルから第２のレベルに変化してか
ら遅延カウンタが入力する測定出力信号が第１のレベル
から第２のレベルに変化するまでの間、セット・リセッ
ト−フリップ・フロップが第２のレベルの信号を出力し
てパルス発生回路より所定の周波数のパルス信号を発信
させ、このパルス発生回路より発信するパルス信号のパ
ルス数をパルスカウンタでカウントすることで可変遅延
回路列の信号伝搬遅延時間を求めようとしたものであ
る。
【００２５】本発明の他の形態における並列処理方法
は、前記の可変遅延回路を、第１のトランジスタからな
る高速信号パスと、第１のトランジスタより応答速度が
遅い第２のトランジスタからなる低速信号パスと、処理
回路の処理結果に応じて高速信号パスと低速信号パスと
のいずれかを選択するスイッチ素子とから構成し、第２
のステップでは、信号出力手段から出力される測定入力
信号の通過経路として、処理回路が行った処理結果に基
づいてスイッチ素子で高速信号パスもしくは低速信号パ
スのいずれかを選択することで可変遅延回路の信号の伝
搬遅延を変更しようとしたものである。
は、前記の可変遅延回路を、第１のトランジスタからな
る高速信号パスと、第１のトランジスタより応答速度が
遅い第２のトランジスタからなる低速信号パスと、処理
回路の処理結果に応じて高速信号パスと低速信号パスと
のいずれかを選択するスイッチ素子とから構成し、第２
のステップでは、信号出力手段から出力される測定入力
信号の通過経路として、処理回路が行った処理結果に基
づいてスイッチ素子で高速信号パスもしくは低速信号パ
スのいずれかを選択することで可変遅延回路の信号の伝
搬遅延を変更しようとしたものである。
【００２６】また、本発明の並列処理装置は、任意の処
理を行う処理回路を備えた複数のセルと、セル内に各々
備えられ、同一のセル内の処理回路の処理結果に応じて
第２のレベルから第１のレベルへ変化する信号の伝搬遅
延が変化し、複数のセルにわたってすべてが直列に接続
された可変遅延回路と、この可変遅延回路すべてが直列
に接続された可変遅延回路列の最初の可変遅延回路に対
して第１のレベルから第２のレベルに変化してから所定
の第１の時間の後で第１のレベルに戻る測定入力信号を
出力する信号出力手段と、この信号出力手段が出力した
測定入力信号が可変遅延回路列の最初の可変遅延回路に
入力されたことにより可変遅延回路列の最後の可変遅延
回路より出力される測定出力信号を入力し、測定出力信
号が第１のレベルから第２のレベルに変化してからまた
第１のレベルに戻るまでの第２の時間を測定することで
可変遅延回路列の信号伝搬遅延時間を求める遅延カウン
タと、この遅延カウンタが求めた可変遅延回路列の信号
伝搬遅延時間により複数のセル内の処理回路の処理結果
を集計する集計手段とを備えるようにしたものである。
この発明によれば、各セルに処理回路の処理結果に応じ
て信号の伝搬遅延が変化して複数のセルにわたってすべ
てが直列に接続された可変遅延回路を設けたので、複数
のセルにおける処理回路の処理結果の集計が、可変遅延
回路列における測定入力信号が第２のレベルから第１の
レベルに変化するときの伝搬遅延に反映する。
理を行う処理回路を備えた複数のセルと、セル内に各々
備えられ、同一のセル内の処理回路の処理結果に応じて
第２のレベルから第１のレベルへ変化する信号の伝搬遅
延が変化し、複数のセルにわたってすべてが直列に接続
された可変遅延回路と、この可変遅延回路すべてが直列
に接続された可変遅延回路列の最初の可変遅延回路に対
して第１のレベルから第２のレベルに変化してから所定
の第１の時間の後で第１のレベルに戻る測定入力信号を
出力する信号出力手段と、この信号出力手段が出力した
測定入力信号が可変遅延回路列の最初の可変遅延回路に
入力されたことにより可変遅延回路列の最後の可変遅延
回路より出力される測定出力信号を入力し、測定出力信
号が第１のレベルから第２のレベルに変化してからまた
第１のレベルに戻るまでの第２の時間を測定することで
可変遅延回路列の信号伝搬遅延時間を求める遅延カウン
タと、この遅延カウンタが求めた可変遅延回路列の信号
伝搬遅延時間により複数のセル内の処理回路の処理結果
を集計する集計手段とを備えるようにしたものである。
この発明によれば、各セルに処理回路の処理結果に応じ
て信号の伝搬遅延が変化して複数のセルにわたってすべ
てが直列に接続された可変遅延回路を設けたので、複数
のセルにおける処理回路の処理結果の集計が、可変遅延
回路列における測定入力信号が第２のレベルから第１の
レベルに変化するときの伝搬遅延に反映する。
【００２７】本発明の他の形態における並列処理装置
は、前記の遅延カウンタを、入力された信号が第２のレ
ベルのときだけ所定の周波数のパルス信号を発信するパ
ルス発生回路と、このパルス発生回路が発信したパルス
信号のパルス数をカウントするパルスカウンタとから構
成したものである。この発明によれば、各セルに処理回
路の処理結果に応じて信号の伝搬遅延が変化して複数の
セルにわたってすべてが直列に接続された可変遅延回路
を測定入力信号が通過して測定出力信号として出力さ
れ、この測定出力信号が第２のレベルの間は、パルス発
生回路からパルス信号が発信されてパルスカウンタでカ
ウントされる。
は、前記の遅延カウンタを、入力された信号が第２のレ
ベルのときだけ所定の周波数のパルス信号を発信するパ
ルス発生回路と、このパルス発生回路が発信したパルス
信号のパルス数をカウントするパルスカウンタとから構
成したものである。この発明によれば、各セルに処理回
路の処理結果に応じて信号の伝搬遅延が変化して複数の
セルにわたってすべてが直列に接続された可変遅延回路
を測定入力信号が通過して測定出力信号として出力さ
れ、この測定出力信号が第２のレベルの間は、パルス発
生回路からパルス信号が発信されてパルスカウンタでカ
ウントされる。
【００２８】本発明の他の形態における並列処理装置
は、前記の可変遅延回路を、第１のトランジスタからな
る高速信号パスと、この第１のトランジスタより応答速
度が遅い第２のトランジスタと第１のトランジスタから
なり、第２のレベルから第１のレベルへ変化する信号の
伝搬遅延が大きい低速信号パスと、処理回路の処理結果
に応じて高速信号パスと低速信号パスとのいずれかを選
択するスイッチ素子とから構成し、信号出力手段から出
力された測定入力信号は、高速信号パスと低速信号パス
のうちスイッチ素子で選択された方を通過させるように
したものである。
は、前記の可変遅延回路を、第１のトランジスタからな
る高速信号パスと、この第１のトランジスタより応答速
度が遅い第２のトランジスタと第１のトランジスタから
なり、第２のレベルから第１のレベルへ変化する信号の
伝搬遅延が大きい低速信号パスと、処理回路の処理結果
に応じて高速信号パスと低速信号パスとのいずれかを選
択するスイッチ素子とから構成し、信号出力手段から出
力された測定入力信号は、高速信号パスと低速信号パス
のうちスイッチ素子で選択された方を通過させるように
したものである。
【００２９】また、本発明の並列処理方法は、任意の処
理を行う処理回路を備えた複数のセルと、セル内に各々
備えられ、同一のセル内の処理回路の処理結果に応じて
第２のレベルから第１のレベルへ変化する信号の伝搬遅
延が変化し、複数のセルにわたってすべてが直列に接続
された可変遅延回路と、この可変遅延回路すべてが直列
に接続された可変遅延回路列の最初の可変遅延回路に対
して第１のレベルと第２のレベルとに変化する測定入力
信号を出力する信号出力手段と、可変遅延回路列の最後
の可変遅延回路より出力される測定出力信号を入力し、
測定出力信号が第１のレベルから第２のレベルに変化し
てからまた第１のレベルに戻るまでの時間を測定する遅
延カウンタとを備え、複数のセル内の各々の処理回路が
所定の処理を行う第１のステップと、複数のセルにわた
って、処理回路が行った処理結果に基づいてこの処理回
路のセル内の可変遅延回路における第２のレベルから第
１のレベルへ変化する信号の伝搬遅延を変更する第２の
ステップと、信号出力手段から可変遅延回路列の最初の
可変遅延回路に入力する測定入力信号を第１のレベルか
ら第２のレベルに変化させてから所定の第１の時間の後
で第１のレベルに戻す第３のステップと、信号出力手段
が出力した測定入力信号が可変遅延回路列の最初の可変
遅延回路に入力されたことにより可変遅延回路列の最後
の可変遅延回路より出力された測定出力信号を遅延カウ
ンタに入力する第４のステップと、遅延カウンタに入力
された測定出力信号が第１のレベルから第２のレベルに
変化してからまた第１のレベルに戻るまでの第２の時間
を測定することで可変遅延回路列の信号伝搬遅延時間を
求める第５のステップと、可変遅延回路列の信号伝搬遅
延時間により複数のセル内の処理回路の処理結果を集計
する第６のステップとを備えるようにしたものである。
この発明によれば、各セルに処理回路の処理結果に応じ
て信号の伝搬遅延が変化して複数のセルにわたってすべ
てが直列に接続された可変遅延回路を設け、この可変遅
延回路からなる可変遅延回路列に測定入力信号を入力す
るので、複数のセルにおける処理回路の処理結果の集計
が、可変遅延回路列における測定入力信号が第２のレベ
ルから第１のレベルに変化するときの伝搬遅延に反映し
て得られる。
理を行う処理回路を備えた複数のセルと、セル内に各々
備えられ、同一のセル内の処理回路の処理結果に応じて
第２のレベルから第１のレベルへ変化する信号の伝搬遅
延が変化し、複数のセルにわたってすべてが直列に接続
された可変遅延回路と、この可変遅延回路すべてが直列
に接続された可変遅延回路列の最初の可変遅延回路に対
して第１のレベルと第２のレベルとに変化する測定入力
信号を出力する信号出力手段と、可変遅延回路列の最後
の可変遅延回路より出力される測定出力信号を入力し、
測定出力信号が第１のレベルから第２のレベルに変化し
てからまた第１のレベルに戻るまでの時間を測定する遅
延カウンタとを備え、複数のセル内の各々の処理回路が
所定の処理を行う第１のステップと、複数のセルにわた
って、処理回路が行った処理結果に基づいてこの処理回
路のセル内の可変遅延回路における第２のレベルから第
１のレベルへ変化する信号の伝搬遅延を変更する第２の
ステップと、信号出力手段から可変遅延回路列の最初の
可変遅延回路に入力する測定入力信号を第１のレベルか
ら第２のレベルに変化させてから所定の第１の時間の後
で第１のレベルに戻す第３のステップと、信号出力手段
が出力した測定入力信号が可変遅延回路列の最初の可変
遅延回路に入力されたことにより可変遅延回路列の最後
の可変遅延回路より出力された測定出力信号を遅延カウ
ンタに入力する第４のステップと、遅延カウンタに入力
された測定出力信号が第１のレベルから第２のレベルに
変化してからまた第１のレベルに戻るまでの第２の時間
を測定することで可変遅延回路列の信号伝搬遅延時間を
求める第５のステップと、可変遅延回路列の信号伝搬遅
延時間により複数のセル内の処理回路の処理結果を集計
する第６のステップとを備えるようにしたものである。
この発明によれば、各セルに処理回路の処理結果に応じ
て信号の伝搬遅延が変化して複数のセルにわたってすべ
てが直列に接続された可変遅延回路を設け、この可変遅
延回路からなる可変遅延回路列に測定入力信号を入力す
るので、複数のセルにおける処理回路の処理結果の集計
が、可変遅延回路列における測定入力信号が第２のレベ
ルから第１のレベルに変化するときの伝搬遅延に反映し
て得られる。
【００３０】本発明の他の形態における並列処理方法
は、前記の遅延カウンタを、入力された信号が第２のレ
ベルのときだけ所定の周波数のパルス信号を発信するパ
ルス発生回路と、このパルス発生回路が発信したパルス
信号のパルス数をカウントするパルスカウンタとが構成
し、第５のステップでは、遅延カウンタに入力する測定
出力信号が第１のレベルより第２のレベルとなってから
また第１のレベルに戻るまでの間、パルス発生回路より
所定の周波数のパルス信号を発信させ、このパルス発生
回路より発信するパルス信号のパルス数をパルスカウン
タでカウントすることで可変遅延回路列の信号伝搬遅延
時間を求めようとするものである。
は、前記の遅延カウンタを、入力された信号が第２のレ
ベルのときだけ所定の周波数のパルス信号を発信するパ
ルス発生回路と、このパルス発生回路が発信したパルス
信号のパルス数をカウントするパルスカウンタとが構成
し、第５のステップでは、遅延カウンタに入力する測定
出力信号が第１のレベルより第２のレベルとなってから
また第１のレベルに戻るまでの間、パルス発生回路より
所定の周波数のパルス信号を発信させ、このパルス発生
回路より発信するパルス信号のパルス数をパルスカウン
タでカウントすることで可変遅延回路列の信号伝搬遅延
時間を求めようとするものである。
【００３１】本発明の他の形態における並列処理方法
は、前記の可変遅延回路を、第１のトランジスタからな
る高速信号パスと、この第１のトランジスタより応答速
度が遅い第２のトランジスタと第１のトランジスタから
なり、第２のレベルから第１のレベルへ変化する信号の
伝搬遅延が大きい低速信号パスと、処理回路の処理結果
に応じて高速信号パスと低速信号パスとのいずれかを選
択するスイッチ素子とから構成し、第２のステップで
は、信号出力手段から出力される測定入力信号の通過経
路として、処理回路が行った処理結果に基づいてスイッ
チ素子で高速信号パスもしくは低速信号パスのいずれか
を選択することで可変遅延回路における第２のレベルか
ら第１のレベルへ変化する信号の伝搬遅延を変更しよう
とするものである。
は、前記の可変遅延回路を、第１のトランジスタからな
る高速信号パスと、この第１のトランジスタより応答速
度が遅い第２のトランジスタと第１のトランジスタから
なり、第２のレベルから第１のレベルへ変化する信号の
伝搬遅延が大きい低速信号パスと、処理回路の処理結果
に応じて高速信号パスと低速信号パスとのいずれかを選
択するスイッチ素子とから構成し、第２のステップで
は、信号出力手段から出力される測定入力信号の通過経
路として、処理回路が行った処理結果に基づいてスイッ
チ素子で高速信号パスもしくは低速信号パスのいずれか
を選択することで可変遅延回路における第２のレベルか
ら第１のレベルへ変化する信号の伝搬遅延を変更しよう
とするものである。
【００３２】本発明の他の形態における並列処理装置
は、前記の可変遅延回路を、第１導電型のチャネルの第
１のＭＯＳトランジスタと第２導電型のチャネルの第２
のＭＯＳトランジスタからなる第１および第２のインバ
ータ回路からなる信号パスと、第１導電型のチャネルの
第３のＭＯＳトランジスタおよびこの第３のＭＯＳトラ
ンジスタと電源供給量が異なる第１導電型のチャネルの
第４のＭＯＳトランジスタが並列に接続された並列回路
とから構成し、第１のインバータ回路または第２のイン
バータ回路もしくは第１と第２のインバータ回路の第１
のＭＯＳトランジスタのソース端子に並列回路を介して
電源が接続され、処理回路の処理結果に応じた制御信号
は、第３のＭＯＳトランジスタのゲートにインバータ素
子を介して入力され、第４のＭＯＳトランジスタのゲー
トに直接入力されるようにしたものである。この発明に
よれば、第３および第４のＭＯＳトランジスタのゲート
に入力される制御信号に応じ、信号パスの信号伝搬遅延
が変化する。
は、前記の可変遅延回路を、第１導電型のチャネルの第
１のＭＯＳトランジスタと第２導電型のチャネルの第２
のＭＯＳトランジスタからなる第１および第２のインバ
ータ回路からなる信号パスと、第１導電型のチャネルの
第３のＭＯＳトランジスタおよびこの第３のＭＯＳトラ
ンジスタと電源供給量が異なる第１導電型のチャネルの
第４のＭＯＳトランジスタが並列に接続された並列回路
とから構成し、第１のインバータ回路または第２のイン
バータ回路もしくは第１と第２のインバータ回路の第１
のＭＯＳトランジスタのソース端子に並列回路を介して
電源が接続され、処理回路の処理結果に応じた制御信号
は、第３のＭＯＳトランジスタのゲートにインバータ素
子を介して入力され、第４のＭＯＳトランジスタのゲー
トに直接入力されるようにしたものである。この発明に
よれば、第３および第４のＭＯＳトランジスタのゲート
に入力される制御信号に応じ、信号パスの信号伝搬遅延
が変化する。
【００３３】本発明の他の形態における並列処理装置
は、前記の処理回路から処理結果に応じて２つ以上の制
御信号を出力させ、前記の可変遅延回路は、第１導電型
のチャネルの第１のＭＯＳトランジスタと第２導電型の
チャネルの第２のＭＯＳトランジスタからなる第１およ
び第２のインバータ回路からなる信号パスと、第１導電
型のチャネルの互いに電源供給量が異なる２つ以上の電
源供給ＭＯＳトランジスタと抵抗器とが並列に接続され
た並列回路とから構成し、第１のインバータ回路または
第２のインバータ回路もしくは第１と第２のインバータ
回路の第１のＭＯＳトランジスタのソース端子に並列回
路を介して電源が接続され、処理回路から出力される２
つ以上の制御信号がいずれかの電源供給ＭＯＳトランジ
スタのゲート電極に入力されるようにしたものである。
この発明によれば、電源供給ＭＯＳトランジスタのゲー
トに入力される制御信号に応じ、電源供給ＭＯＳトラン
ジスタの数に応じたビット数で信号パスの信号伝搬遅延
が他段階に変化する。
は、前記の処理回路から処理結果に応じて２つ以上の制
御信号を出力させ、前記の可変遅延回路は、第１導電型
のチャネルの第１のＭＯＳトランジスタと第２導電型の
チャネルの第２のＭＯＳトランジスタからなる第１およ
び第２のインバータ回路からなる信号パスと、第１導電
型のチャネルの互いに電源供給量が異なる２つ以上の電
源供給ＭＯＳトランジスタと抵抗器とが並列に接続され
た並列回路とから構成し、第１のインバータ回路または
第２のインバータ回路もしくは第１と第２のインバータ
回路の第１のＭＯＳトランジスタのソース端子に並列回
路を介して電源が接続され、処理回路から出力される２
つ以上の制御信号がいずれかの電源供給ＭＯＳトランジ
スタのゲート電極に入力されるようにしたものである。
この発明によれば、電源供給ＭＯＳトランジスタのゲー
トに入力される制御信号に応じ、電源供給ＭＯＳトラン
ジスタの数に応じたビット数で信号パスの信号伝搬遅延
が他段階に変化する。
【００３４】本発明の他の形態における並列処理方法
は、前記の可変遅延回路を、第１導電型のチャネルの第
１のＭＯＳトランジスタと第２導電型のチャネルの第２
のＭＯＳトランジスタからなる第１および第２のインバ
ータ回路からなる信号パスと、第１導電型のチャネルの
第３のＭＯＳトランジスタおよびこの第３のＭＯＳトラ
ンジスタと電源供給量が異なる第１導電型のチャネルの
第４のＭＯＳトランジスタが並列に接続された並列回路
とから構成し、第１のインバータ回路または第２のイン
バータ回路もしくは第１と第２のインバータ回路の第１
のＭＯＳトランジスタのソース端子に並列回路を介して
電源が接続された状態とし、第２のステップでは、処理
回路の制御信号が、第３のＭＯＳトランジスタのゲート
にインバータ素子を介して入力され、第４のＭＯＳトラ
ンジスタのゲートに直接入力された結果、処理回路の処
理結果に応じて第３もしくは第４のＭＯＳトランジスタ
のいずれかがオンになることで、信号パスにおける信号
の伝搬遅延を変更して可変遅延回路の信号伝搬遅延を変
更しようとするものである。
は、前記の可変遅延回路を、第１導電型のチャネルの第
１のＭＯＳトランジスタと第２導電型のチャネルの第２
のＭＯＳトランジスタからなる第１および第２のインバ
ータ回路からなる信号パスと、第１導電型のチャネルの
第３のＭＯＳトランジスタおよびこの第３のＭＯＳトラ
ンジスタと電源供給量が異なる第１導電型のチャネルの
第４のＭＯＳトランジスタが並列に接続された並列回路
とから構成し、第１のインバータ回路または第２のイン
バータ回路もしくは第１と第２のインバータ回路の第１
のＭＯＳトランジスタのソース端子に並列回路を介して
電源が接続された状態とし、第２のステップでは、処理
回路の制御信号が、第３のＭＯＳトランジスタのゲート
にインバータ素子を介して入力され、第４のＭＯＳトラ
ンジスタのゲートに直接入力された結果、処理回路の処
理結果に応じて第３もしくは第４のＭＯＳトランジスタ
のいずれかがオンになることで、信号パスにおける信号
の伝搬遅延を変更して可変遅延回路の信号伝搬遅延を変
更しようとするものである。
【００３５】本発明の他の形態における並列処理方法
は、前記の可変遅延回路を、第１導電型のチャネルの第
１のＭＯＳトランジスタと第２導電型のチャネルの第２
のＭＯＳトランジスタからなる第１および第２のインバ
ータ回路からなる信号パスと、第１導電型のチャネルの
第３のＭＯＳトランジスタおよびこの第３のＭＯＳトラ
ンジスタと電源供給量が異なる第１導電型のチャネルの
第４のＭＯＳトランジスタが並列に接続された並列回路
とから構成し、第１のインバータ回路または第２のイン
バータ回路もしくは第１と第２のインバータ回路の第１
のＭＯＳトランジスタのソース端子に並列回路を介して
電源が接続された状態とし、第２のステップでは、処理
回路の制御信号が、第３のＭＯＳトランジスタのゲート
にインバータ素子を介して入力され、第４のＭＯＳトラ
ンジスタのゲートに直接入力された結果、処理回路の処
理結果に応じて第３もしくは第４のＭＯＳトランジスタ
のいずれかがオンになることで、信号パスにおける信号
の伝搬遅延を変更して可変遅延回路における第２のレベ
ルから第１のレベルへ変化する信号の伝搬遅延を変更し
ようとするものである。
は、前記の可変遅延回路を、第１導電型のチャネルの第
１のＭＯＳトランジスタと第２導電型のチャネルの第２
のＭＯＳトランジスタからなる第１および第２のインバ
ータ回路からなる信号パスと、第１導電型のチャネルの
第３のＭＯＳトランジスタおよびこの第３のＭＯＳトラ
ンジスタと電源供給量が異なる第１導電型のチャネルの
第４のＭＯＳトランジスタが並列に接続された並列回路
とから構成し、第１のインバータ回路または第２のイン
バータ回路もしくは第１と第２のインバータ回路の第１
のＭＯＳトランジスタのソース端子に並列回路を介して
電源が接続された状態とし、第２のステップでは、処理
回路の制御信号が、第３のＭＯＳトランジスタのゲート
にインバータ素子を介して入力され、第４のＭＯＳトラ
ンジスタのゲートに直接入力された結果、処理回路の処
理結果に応じて第３もしくは第４のＭＯＳトランジスタ
のいずれかがオンになることで、信号パスにおける信号
の伝搬遅延を変更して可変遅延回路における第２のレベ
ルから第１のレベルへ変化する信号の伝搬遅延を変更し
ようとするものである。
【００３６】本発明の他の形態における並列処理方法
は、前記の処理回路から処理結果に応じて２つ以上の制
御信号を出力させ、前記の可変遅延回路を、第１導電型
のチャネルの第１のＭＯＳトランジスタと第２導電型の
チャネルの第２のＭＯＳトランジスタからなる第１およ
び第２のインバータ回路からなる信号パスと、第１導電
型のチャネルの互いに電源供給量が異なる２つ以上の電
源供給ＭＯＳトランジスタと抵抗器とが並列に接続され
た並列回路とから構成し、加えて、第１のインバータ回
路または第２のインバータ回路もしくは第１と第２のイ
ンバータ回路の第１のＭＯＳトランジスタのソース端子
に並列回路を介して電源が接続された状態とし、第２の
ステップでは、処理回路の２つ以上の制御信号が、いず
れかの電源供給ＭＯＳトランジスタのゲートに入力され
た結果、処理回路の処理結果に応じて電源供給ＭＯＳト
ランジスタのいずれかがオンになることで、このオンに
なった電源供給ＭＯＳトランジスタの電源供給量に対応
して信号パスにおける信号の伝搬遅延を変更して可変遅
延回路の信号伝搬遅延を変更しようとするものである。
は、前記の処理回路から処理結果に応じて２つ以上の制
御信号を出力させ、前記の可変遅延回路を、第１導電型
のチャネルの第１のＭＯＳトランジスタと第２導電型の
チャネルの第２のＭＯＳトランジスタからなる第１およ
び第２のインバータ回路からなる信号パスと、第１導電
型のチャネルの互いに電源供給量が異なる２つ以上の電
源供給ＭＯＳトランジスタと抵抗器とが並列に接続され
た並列回路とから構成し、加えて、第１のインバータ回
路または第２のインバータ回路もしくは第１と第２のイ
ンバータ回路の第１のＭＯＳトランジスタのソース端子
に並列回路を介して電源が接続された状態とし、第２の
ステップでは、処理回路の２つ以上の制御信号が、いず
れかの電源供給ＭＯＳトランジスタのゲートに入力され
た結果、処理回路の処理結果に応じて電源供給ＭＯＳト
ランジスタのいずれかがオンになることで、このオンに
なった電源供給ＭＯＳトランジスタの電源供給量に対応
して信号パスにおける信号の伝搬遅延を変更して可変遅
延回路の信号伝搬遅延を変更しようとするものである。
【００３７】本発明の他の形態における並列処理方法
は、前記の処理回路から処理結果に応じて２つ以上の制
御信号を出力させ、前記の可変遅延回路を、第１導電型
のチャネルの第１のＭＯＳトランジスタと第２導電型の
チャネルの第２のＭＯＳトランジスタからなる第１およ
び第２のインバータ回路からなる信号パスと、第１導電
型のチャネルの互いに電源供給量が異なる２つ以上の電
源供給ＭＯＳトランジスタと抵抗器とが並列に接続され
た並列回路とから構成し、加えて、第１のインバータ回
路または第２のインバータ回路もしくは第１と第２のイ
ンバータ回路の第１のＭＯＳトランジスタのソース端子
に並列回路を介して電源が接続された状態とし、第２の
ステップでは、処理回路の２つ以上の制御信号が、いず
れかの電源供給ＭＯＳトランジスタのゲートに入力され
た結果、処理回路の処理結果に応じて電源供給ＭＯＳト
ランジスタのいずれかがオンになることで、このオンに
なった電源供給ＭＯＳトランジスタの電源供給量に対応
して信号パスにおける信号の伝搬遅延を変更して可変遅
延回路における第２のレベルから第１のレベルへ変化す
る信号の伝搬遅延を変更しようとするものである。
は、前記の処理回路から処理結果に応じて２つ以上の制
御信号を出力させ、前記の可変遅延回路を、第１導電型
のチャネルの第１のＭＯＳトランジスタと第２導電型の
チャネルの第２のＭＯＳトランジスタからなる第１およ
び第２のインバータ回路からなる信号パスと、第１導電
型のチャネルの互いに電源供給量が異なる２つ以上の電
源供給ＭＯＳトランジスタと抵抗器とが並列に接続され
た並列回路とから構成し、加えて、第１のインバータ回
路または第２のインバータ回路もしくは第１と第２のイ
ンバータ回路の第１のＭＯＳトランジスタのソース端子
に並列回路を介して電源が接続された状態とし、第２の
ステップでは、処理回路の２つ以上の制御信号が、いず
れかの電源供給ＭＯＳトランジスタのゲートに入力され
た結果、処理回路の処理結果に応じて電源供給ＭＯＳト
ランジスタのいずれかがオンになることで、このオンに
なった電源供給ＭＯＳトランジスタの電源供給量に対応
して信号パスにおける信号の伝搬遅延を変更して可変遅
延回路における第２のレベルから第１のレベルへ変化す
る信号の伝搬遅延を変更しようとするものである。
【００３８】本発明の並列処理装置は、任意の処理を行
う処理回路を備えた複数のセルと、このセル内に各々備
えられ、同一のセル内の処理回路の処理結果に応じて信
号の伝搬遅延が変化し、複数のセルにわたってすべてが
直列に接続された可変遅延回路と、この可変遅延回路す
べてが直列に接続された可変遅延回路列の最初の可変遅
延回路に対して測定入力信号を出力する信号出力手段
と、この信号出力手段から出力された測定入力信号と、
この測定入力信号が可変遅延回路列の最初の可変遅延回
路に入力されたことにより可変遅延回路列の最後の可変
遅延回路より出力される測定出力信号とを入力し、測定
入力信号と測定出力信号とにより可変遅延回路列の信号
伝搬遅延時間を求め、複数のセル内の処理回路による処
理結果を求める遅延測定手段とを備えたものである。こ
の発明によれば、各セルに処理回路の処理結果に応じて
信号の伝搬遅延が変化して複数のセルにわたってすべて
が直列に接続された可変遅延回路を設けたので、複数の
セルにおける処理回路の処理結果が、可変遅延回路列に
おける測定入力信号の伝搬遅延に反映する。
う処理回路を備えた複数のセルと、このセル内に各々備
えられ、同一のセル内の処理回路の処理結果に応じて信
号の伝搬遅延が変化し、複数のセルにわたってすべてが
直列に接続された可変遅延回路と、この可変遅延回路す
べてが直列に接続された可変遅延回路列の最初の可変遅
延回路に対して測定入力信号を出力する信号出力手段
と、この信号出力手段から出力された測定入力信号と、
この測定入力信号が可変遅延回路列の最初の可変遅延回
路に入力されたことにより可変遅延回路列の最後の可変
遅延回路より出力される測定出力信号とを入力し、測定
入力信号と測定出力信号とにより可変遅延回路列の信号
伝搬遅延時間を求め、複数のセル内の処理回路による処
理結果を求める遅延測定手段とを備えたものである。こ
の発明によれば、各セルに処理回路の処理結果に応じて
信号の伝搬遅延が変化して複数のセルにわたってすべて
が直列に接続された可変遅延回路を設けたので、複数の
セルにおける処理回路の処理結果が、可変遅延回路列に
おける測定入力信号の伝搬遅延に反映する。
【００３９】上記発明において、処理回路は、第１の処
理結果と第２の処理結果とを出力し、可変遅延回路は、
第１の処理結果を受けるとこの可変遅延回路を伝搬する
信号を第１の時間遅延させ、第２の処理結果を受けると
この可変遅延回路を伝搬する信号を第２の時間遅延させ
るようにしてもよい。また、複数のセルを備えた複数の
ブロックが設けられ、信号出力手段から出力された測定
入力信号は、各々のブロック内の最初の可変遅延回路各
々に入力され、遅延測定手段は、ブロック内の最後の可
変遅延回路の出力端に接続されてブロック毎に設けられ
ているようにしてもよい。
理結果と第２の処理結果とを出力し、可変遅延回路は、
第１の処理結果を受けるとこの可変遅延回路を伝搬する
信号を第１の時間遅延させ、第２の処理結果を受けると
この可変遅延回路を伝搬する信号を第２の時間遅延させ
るようにしてもよい。また、複数のセルを備えた複数の
ブロックが設けられ、信号出力手段から出力された測定
入力信号は、各々のブロック内の最初の可変遅延回路各
々に入力され、遅延測定手段は、ブロック内の最後の可
変遅延回路の出力端に接続されてブロック毎に設けられ
ているようにしてもよい。
【００４０】上記発明において、複数のセルを備えた複
数のブロックと、各々のブロック内の最後の可変遅延回
路の出力端が接続され、複数のブロックいずれかを選択
して選択したブロックの最後の可変遅延回路から出力さ
れた測定出力信号を出力するセレクタとを設け、信号出
力手段から出力された測定入力信号は、各々のブロック
内の最初の可変遅延回路各々に入力される状態とし、遅
延測定手段は、セレクタから出力された測定出力信号と
測定入力信号とにより信号伝搬遅延時間を求めるように
してもよい。
数のブロックと、各々のブロック内の最後の可変遅延回
路の出力端が接続され、複数のブロックいずれかを選択
して選択したブロックの最後の可変遅延回路から出力さ
れた測定出力信号を出力するセレクタとを設け、信号出
力手段から出力された測定入力信号は、各々のブロック
内の最初の可変遅延回路各々に入力される状態とし、遅
延測定手段は、セレクタから出力された測定出力信号と
測定入力信号とにより信号伝搬遅延時間を求めるように
してもよい。
【００４１】また、本発明の並列処理装置は、任意の処
理を行う処理回路を備えた複数のセルと、このセル内に
各々備えられ、同一のセル内の処理回路の処理結果に応
じて第２のレベルから第１のレベルへ変化する信号の伝
搬遅延が変化し、複数のセルにわたってすべてが直列に
接続された可変遅延回路と、この可変遅延回路すべてが
直列に接続された可変遅延回路列の最初の可変遅延回路
に対して第１のレベルから第２のレベルに変化してから
所定の第１の時間の後で第１のレベルに戻る測定入力信
号を出力する信号出力手段と、この信号出力手段が出力
した測定入力信号が可変遅延回路列の最初の可変遅延回
路に入力されたことにより可変遅延回路列の最後の可変
遅延回路より出力される測定出力信号を入力し、測定出
力信号が第１のレベルから第２のレベルに変化してから
また第１のレベルに戻るまでの第２の時間を測定するこ
とで可変遅延回路列の信号伝搬遅延時間を求め、複数の
セル内の処理回路による処理結果を求める遅延測定手段
とを備えたものである。なお、第１の時間は、第２の時
間より長くする。この発明によれば、各セルに処理回路
の処理結果に応じて信号の伝搬遅延が変化して複数のセ
ルにわたってすべてが直列に接続された可変遅延回路を
測定入力信号が通過して測定出力信号として出力され、
この測定出力信号が第２のレベルの間は、パルス発生回
路からパルス信号が発信されてパルスカウンタでカウン
トされる。
理を行う処理回路を備えた複数のセルと、このセル内に
各々備えられ、同一のセル内の処理回路の処理結果に応
じて第２のレベルから第１のレベルへ変化する信号の伝
搬遅延が変化し、複数のセルにわたってすべてが直列に
接続された可変遅延回路と、この可変遅延回路すべてが
直列に接続された可変遅延回路列の最初の可変遅延回路
に対して第１のレベルから第２のレベルに変化してから
所定の第１の時間の後で第１のレベルに戻る測定入力信
号を出力する信号出力手段と、この信号出力手段が出力
した測定入力信号が可変遅延回路列の最初の可変遅延回
路に入力されたことにより可変遅延回路列の最後の可変
遅延回路より出力される測定出力信号を入力し、測定出
力信号が第１のレベルから第２のレベルに変化してから
また第１のレベルに戻るまでの第２の時間を測定するこ
とで可変遅延回路列の信号伝搬遅延時間を求め、複数の
セル内の処理回路による処理結果を求める遅延測定手段
とを備えたものである。なお、第１の時間は、第２の時
間より長くする。この発明によれば、各セルに処理回路
の処理結果に応じて信号の伝搬遅延が変化して複数のセ
ルにわたってすべてが直列に接続された可変遅延回路を
測定入力信号が通過して測定出力信号として出力され、
この測定出力信号が第２のレベルの間は、パルス発生回
路からパルス信号が発信されてパルスカウンタでカウン
トされる。
【００４２】
【発明の実施の形態】以下本発明の実施の形態を図を参
照して説明する。 ＜実施の形態１＞はじめに、本発明の第１の実施の形態
について説明する。この実施の形態１の並列処理装置
は、図１に示すように、複数のセル１０１を配置したセ
ルアレイと制御回路１１１とを備える。セルアレイを構
成する各セル１０１は、処理回路１０２と可変遅延回路
１０２からなり、処理回路１０２の処理結果が可変遅延
回路１０３に入力され、可変遅延回路１０３は、入力さ
れた処理結果に合わせて、可変遅延回路１０３を通過す
る信号の遅延時間を変化させる。
照して説明する。 ＜実施の形態１＞はじめに、本発明の第１の実施の形態
について説明する。この実施の形態１の並列処理装置
は、図１に示すように、複数のセル１０１を配置したセ
ルアレイと制御回路１１１とを備える。セルアレイを構
成する各セル１０１は、処理回路１０２と可変遅延回路
１０２からなり、処理回路１０２の処理結果が可変遅延
回路１０３に入力され、可変遅延回路１０３は、入力さ
れた処理結果に合わせて、可変遅延回路１０３を通過す
る信号の遅延時間を変化させる。
【００４３】可変遅延回路１０３の出力は隣のセル１０
１の可変遅延回路１０３に接続され、全てのセル１０１
の可変遅延回路１０３が一本の列になるように接続され
る。この可変遅延回路１０３列の最後の可変遅延回路１
０３の出力は、制御回路１１１内の遅延カウンタ（遅延
測定手段）１１２に入力される。可変遅延回路１０３列
の最初の可変遅延回路１０３の入力は、信号線１２１を
介して制御回路１１１に接続され、この信号線１２１は
遅延カウンタ１１２にも接続される。制御回路１１１
は、可変遅延回路１０３列の最初の可変遅延回路１０３
に測定入力信号を発信し、この測定入力信号は可変遅延
回路１０３列の中の全ての可変遅延回路１０３を伝搬
し、測定出力信号として信号線１２２を介して遅延カウ
ンタ１１２に入力される。
１の可変遅延回路１０３に接続され、全てのセル１０１
の可変遅延回路１０３が一本の列になるように接続され
る。この可変遅延回路１０３列の最後の可変遅延回路１
０３の出力は、制御回路１１１内の遅延カウンタ（遅延
測定手段）１１２に入力される。可変遅延回路１０３列
の最初の可変遅延回路１０３の入力は、信号線１２１を
介して制御回路１１１に接続され、この信号線１２１は
遅延カウンタ１１２にも接続される。制御回路１１１
は、可変遅延回路１０３列の最初の可変遅延回路１０３
に測定入力信号を発信し、この測定入力信号は可変遅延
回路１０３列の中の全ての可変遅延回路１０３を伝搬
し、測定出力信号として信号線１２２を介して遅延カウ
ンタ１１２に入力される。
【００４４】図２にセル１０１の構成を示す。各セル１
０１は、処理回路１０２と可変遅延回路１０３から構成
され、処理回路１０２の処理結果が可変遅延回路１０３
の制御端子に入力される。可変遅延回路１０３は、入
力、出力、制御の端子を持ち、制御端子に入力された信
号の状態にあわせて、入力端子に入力された信号を遅ら
せ出力端子に出力する。図３に、図２の可変遅延回路１
０３の入力端子に立ち下がり信号が入力された時の、出
力端子から出力される各出力信号の波形の例を示す。こ
の図３の例では、制御端子に入力される制御信号が偽の
場合は、入力端子から出力端子までの遅延は少なく、制
御信号が真の場合は、偽の場合に比べて出端子から信号
が遅れて出力される。なお、真と偽の関係は逆にするこ
とも可能であるが、本実施の形態では、真の時は偽の時
に比べ信号の伝搬が遅れると仮定する。
０１は、処理回路１０２と可変遅延回路１０３から構成
され、処理回路１０２の処理結果が可変遅延回路１０３
の制御端子に入力される。可変遅延回路１０３は、入
力、出力、制御の端子を持ち、制御端子に入力された信
号の状態にあわせて、入力端子に入力された信号を遅ら
せ出力端子に出力する。図３に、図２の可変遅延回路１
０３の入力端子に立ち下がり信号が入力された時の、出
力端子から出力される各出力信号の波形の例を示す。こ
の図３の例では、制御端子に入力される制御信号が偽の
場合は、入力端子から出力端子までの遅延は少なく、制
御信号が真の場合は、偽の場合に比べて出端子から信号
が遅れて出力される。なお、真と偽の関係は逆にするこ
とも可能であるが、本実施の形態では、真の時は偽の時
に比べ信号の伝搬が遅れると仮定する。
【００４５】また、図２０に、処理回路１０２の例を示
す。これは、光センサ２００１が読みとった画像が、登
録されている画像と同一であるかを調べる回路である。
図１に示すように、複数のセル１０１は、マトリクス状
に配列されており、光センサ２００１も、マトリクス状
に配列されることになる。したがって、これらで、２次
元イメージセンサとなる。なお、複数のセル１０１，す
なわち光センサ２００１は、マトリクス状の配置される
必要はなく、直線状に１列に配置するようにしてもよ
い。
す。これは、光センサ２００１が読みとった画像が、登
録されている画像と同一であるかを調べる回路である。
図１に示すように、複数のセル１０１は、マトリクス状
に配列されており、光センサ２００１も、マトリクス状
に配列されることになる。したがって、これらで、２次
元イメージセンサとなる。なお、複数のセル１０１，す
なわち光センサ２００１は、マトリクス状の配置される
必要はなく、直線状に１列に配置するようにしてもよ
い。
【００４６】処理回路１０２は、光の強弱を電気信号に
変える光センサ２００１と、光センサ２００１により光
電変換された信号をデジタルデータに変換するA/Dコン
バータ２００２と、登録画像の１画素分のデータを記憶
するフリップ・フロップ２００４と、A/D変換器２００
２の出力およびフリップ・フロップの出力を比較して同
一である場合「真」，異なる場合「偽」を出力する比較
回路２００３とから構成されている。光センサ２００１
が読みとった画像の部分と、フリップ・フロップ２００
４に記憶されている登録部分画像データとは、各セル毎
に並列に比較され、この比較結果が、処理結果となり可
変遅延回路１０３（図１，２）に入力される。この処理
結果を集計することで、画像全体の一致度を求めること
ができる。
変える光センサ２００１と、光センサ２００１により光
電変換された信号をデジタルデータに変換するA/Dコン
バータ２００２と、登録画像の１画素分のデータを記憶
するフリップ・フロップ２００４と、A/D変換器２００
２の出力およびフリップ・フロップの出力を比較して同
一である場合「真」，異なる場合「偽」を出力する比較
回路２００３とから構成されている。光センサ２００１
が読みとった画像の部分と、フリップ・フロップ２００
４に記憶されている登録部分画像データとは、各セル毎
に並列に比較され、この比較結果が、処理結果となり可
変遅延回路１０３（図１，２）に入力される。この処理
結果を集計することで、画像全体の一致度を求めること
ができる。
【００４７】図４に可変遅延回路１０３の回路構成をよ
り詳細に示す。可変遅延回路１０３は、通常のトランジ
スタからなるインバータ回路４０１を２つ接続した高速
パスと、通常のトランジスタに比べ動作が遅いトランジ
スタからなるインバータ回路４０２を２つ接続した低速
パスがある。制御端子４１１より入力される制御信号に
より切り替わるスイッチ素子４０３により、入力された
制御信号に合わせて、高速または低速パスのどちらか一
方が選択される。入力端子４１２に入力された信号は、
スイッチ素子４０３により選択されたパスを通過して出
力端子４１３に出力される。なお、動作の遅い低速トラ
ンジスタは、トランジスタのゲートの幅を広くしたり、
しきい値電圧を高くしたりすることで実現できる。
り詳細に示す。可変遅延回路１０３は、通常のトランジ
スタからなるインバータ回路４０１を２つ接続した高速
パスと、通常のトランジスタに比べ動作が遅いトランジ
スタからなるインバータ回路４０２を２つ接続した低速
パスがある。制御端子４１１より入力される制御信号に
より切り替わるスイッチ素子４０３により、入力された
制御信号に合わせて、高速または低速パスのどちらか一
方が選択される。入力端子４１２に入力された信号は、
スイッチ素子４０３により選択されたパスを通過して出
力端子４１３に出力される。なお、動作の遅い低速トラ
ンジスタは、トランジスタのゲートの幅を広くしたり、
しきい値電圧を高くしたりすることで実現できる。
【００４８】上記のセル１０１を用いた図１の回路にお
ける、動作信号の波形を図５に示す。制御回路１１１が
発信する測定入力信号は、各セル１０１の可変遅延回路
１０３の列を伝搬し、測定出力信号として出力される。
各可変遅延回路１０３の信号伝搬の遅延時間は、セル１
０１での処理結果により変化するため、すべての可変遅
延回路１０３を伝搬してきた測定出力信号の測定入力信
号に対する遅延時間を測定すれば、全てのセル１０１の
処理結果を集計することが可能となる。具体的には、セ
ルアレイのセル１０１の処理結果が全て偽の場合、遅延
時間は最短となり、処理結果が全て真の場合、遅延時間
は最長となる。この遅延時間は、制御回路１１１内の遅
延カウンタ１１２により測定され、遅延カウンタ１１２
の測定結果が、セルアレイ内のセル１０３すべての処理
結果の集計結果となる。
ける、動作信号の波形を図５に示す。制御回路１１１が
発信する測定入力信号は、各セル１０１の可変遅延回路
１０３の列を伝搬し、測定出力信号として出力される。
各可変遅延回路１０３の信号伝搬の遅延時間は、セル１
０１での処理結果により変化するため、すべての可変遅
延回路１０３を伝搬してきた測定出力信号の測定入力信
号に対する遅延時間を測定すれば、全てのセル１０１の
処理結果を集計することが可能となる。具体的には、セ
ルアレイのセル１０１の処理結果が全て偽の場合、遅延
時間は最短となり、処理結果が全て真の場合、遅延時間
は最長となる。この遅延時間は、制御回路１１１内の遅
延カウンタ１１２により測定され、遅延カウンタ１１２
の測定結果が、セルアレイ内のセル１０３すべての処理
結果の集計結果となる。
【００４９】図６に遅延カウンタ１１２を構成する回路
をより詳細に示す。図６に示す回路は、遅延時間の測定
に立ち下がり信号を用いる場合の回路例である。この回
路について説明すると、まず、可変遅延回路１０３の列
から送信される測定出力信号が、インバータ回路６０１
を介してＮＯＲ回路６０２に入力される。また、図６に
は示していない制御回路が発信する測定入力信号も、同
じＮＯＲ回路６０２に入力される。ＮＯＲ回路６０２の
出力を遅延信号と呼び、測定入力信号がＬレベルであ
り、かつ、測定出力信号がＨレベルの時だけ、この遅延
信号はＨレベルとなる。
をより詳細に示す。図６に示す回路は、遅延時間の測定
に立ち下がり信号を用いる場合の回路例である。この回
路について説明すると、まず、可変遅延回路１０３の列
から送信される測定出力信号が、インバータ回路６０１
を介してＮＯＲ回路６０２に入力される。また、図６に
は示していない制御回路が発信する測定入力信号も、同
じＮＯＲ回路６０２に入力される。ＮＯＲ回路６０２の
出力を遅延信号と呼び、測定入力信号がＬレベルであ
り、かつ、測定出力信号がＨレベルの時だけ、この遅延
信号はＨレベルとなる。
【００５０】ＮＯＲ回路６０２から出力される遅延信号
は、パルス発生回路６０３に入力され、パルス発生回路
６０３は、入力された遅延信号がＨレベルである期間、
一定の周波数のパルス信号を発生する。パルス発生回路
６０３の発生するパルス信号は、パルスカウンタ６０４
に接続され、パルスカウンタ６０４は、入力されたパル
スの数をカウントして出力する。
は、パルス発生回路６０３に入力され、パルス発生回路
６０３は、入力された遅延信号がＨレベルである期間、
一定の周波数のパルス信号を発生する。パルス発生回路
６０３の発生するパルス信号は、パルスカウンタ６０４
に接続され、パルスカウンタ６０４は、入力されたパル
スの数をカウントして出力する。
【００５１】ここで、図６に示した回路構成の遅延カウ
ンタ１１２の動作波形を図７に示す。まず、測定回路の
初期化のため、測定入力信号がＨレベルとなり、セルア
レイ内の全ての可変遅延回路の状態が、Ｈレベルに設定
される。全ての可変遅延回路の状態がＨレベルに初期化
されると、測定出力信号がＨレベルになる。この、測定
出力信号がＨレベルになることが、初期化の完了を示し
ている。次に、制御回路が測定入力信号をＬレベルに立
ち下げると、測定出力信号がＨレベルの状態を維持して
いるので、遅延信号がＨレベルとなる。
ンタ１１２の動作波形を図７に示す。まず、測定回路の
初期化のため、測定入力信号がＨレベルとなり、セルア
レイ内の全ての可変遅延回路の状態が、Ｈレベルに設定
される。全ての可変遅延回路の状態がＨレベルに初期化
されると、測定出力信号がＨレベルになる。この、測定
出力信号がＨレベルになることが、初期化の完了を示し
ている。次に、制御回路が測定入力信号をＬレベルに立
ち下げると、測定出力信号がＨレベルの状態を維持して
いるので、遅延信号がＨレベルとなる。
【００５２】遅延信号がＨレベルの間は、パルス発生回
路がパルスを発生し、パルスカウンタが発生したパルス
の数をカウントする。測定入力信号として各セルに入力
された立ち下がり信号は、可変遅延回路列を伝搬し、最
後に測定出力信号が立ち下がってＬレベルとなる。測定
出力信号がＬレベルとなると、パルスの発生が停止し、
遅延のカウントが終了する。また、測定出力がＬレベル
となることにより、測定の終了が判定できる。そして、
測定出力信号がＬレベルとなって測定が終了したとき、
パルスカウンタが示すカウント値が遅延時間を表す値と
なる。
路がパルスを発生し、パルスカウンタが発生したパルス
の数をカウントする。測定入力信号として各セルに入力
された立ち下がり信号は、可変遅延回路列を伝搬し、最
後に測定出力信号が立ち下がってＬレベルとなる。測定
出力信号がＬレベルとなると、パルスの発生が停止し、
遅延のカウントが終了する。また、測定出力がＬレベル
となることにより、測定の終了が判定できる。そして、
測定出力信号がＬレベルとなって測定が終了したとき、
パルスカウンタが示すカウント値が遅延時間を表す値と
なる。
【００５３】測定が終了したときのカウンタ値をＣと
し、全てのセルの処理結果が偽であるときのカウンタ値
をＣ0、全てのセルの処理結果が真であるときのカウン
タ値をＣ1、セルアレイ内のセルの総数をＮとすると、
処理結果が真であるセルの総数ｎは、以下の（１）式で
求めることができる。
し、全てのセルの処理結果が偽であるときのカウンタ値
をＣ0、全てのセルの処理結果が真であるときのカウン
タ値をＣ1、セルアレイ内のセルの総数をＮとすると、
処理結果が真であるセルの総数ｎは、以下の（１）式で
求めることができる。
【００５４】ｎ＝（Ｃ−Ｃ０）÷（Ｃ１−Ｃ０）×Ｎ
・・・（１）で求めることができる。
・・・（１）で求めることができる。
【００５５】上記の図６に示した回路構成の遅延カウン
タ１１２では、全てのセルの処理の結果発生した遅延時
間の測定（処理結果の集計）を、１つの立ち下がり信号
の伝搬だけで行うことができるため、大量のセルからな
るセルアレイの処理結果を、高速で低消費電力で集計処
理することができる。なお、処理結果の集計は、制御回
路１１１において、上記（１）式により算出されるよう
にしてもよく、遅延カウンタ１２２内で行うようにして
もよい。また、各セルの可変遅延回路の初期化は、可変
遅延回路に入力される処理結果の状態に依存しないた
め、処理回路の処理とは無関係に行うことができる。し
たがって、セル内の処理回路が処理を行っている間に初
期化をすることが可能となり、処理結果の集計開始以前
に可変遅延回路の初期化を完了することができるため、
集計のために初期化の時間を設定する必要がなく、すぐ
に測定などの処理を行うことが可能である。
タ１１２では、全てのセルの処理の結果発生した遅延時
間の測定（処理結果の集計）を、１つの立ち下がり信号
の伝搬だけで行うことができるため、大量のセルからな
るセルアレイの処理結果を、高速で低消費電力で集計処
理することができる。なお、処理結果の集計は、制御回
路１１１において、上記（１）式により算出されるよう
にしてもよく、遅延カウンタ１２２内で行うようにして
もよい。また、各セルの可変遅延回路の初期化は、可変
遅延回路に入力される処理結果の状態に依存しないた
め、処理回路の処理とは無関係に行うことができる。し
たがって、セル内の処理回路が処理を行っている間に初
期化をすることが可能となり、処理結果の集計開始以前
に可変遅延回路の初期化を完了することができるため、
集計のために初期化の時間を設定する必要がなく、すぐ
に測定などの処理を行うことが可能である。
【００５６】ところで、図４に示した可変遅延回路の構
成では、温度や電源電圧の変動によりパス時間が変化す
る場合がある。しかしながら、並列処理装置の起動時等
に、全てのセルの処理結果が真であるときの遅延時間を
表す値と偽であるときの遅延時間を表す値（Ｃ0，Ｃ1）
を測定しておくことで、温度や電源電圧等の回路周辺の
環境変動による測定に対する影響を削減し、常に正確な
測定を行うことができる。また、パルス発生回路の発生
するパルスの周波数を変えることで集計の精度を調節す
ることが可能である。例えば、パルスの周波数をより高
くすることで、集計の精度を向上させることができる。
また、この実施の形態１における並列処理方法では、測
定出力信号を観測することで、初期化中や測定中等の集
計動作の状態を容易に判定することが可能である。例え
ば、測定出力信号の観察結果がＨレベルなら測定集計中
であるので、次の測定は待機するなどの対処が可能とな
る。
成では、温度や電源電圧の変動によりパス時間が変化す
る場合がある。しかしながら、並列処理装置の起動時等
に、全てのセルの処理結果が真であるときの遅延時間を
表す値と偽であるときの遅延時間を表す値（Ｃ0，Ｃ1）
を測定しておくことで、温度や電源電圧等の回路周辺の
環境変動による測定に対する影響を削減し、常に正確な
測定を行うことができる。また、パルス発生回路の発生
するパルスの周波数を変えることで集計の精度を調節す
ることが可能である。例えば、パルスの周波数をより高
くすることで、集計の精度を向上させることができる。
また、この実施の形態１における並列処理方法では、測
定出力信号を観測することで、初期化中や測定中等の集
計動作の状態を容易に判定することが可能である。例え
ば、測定出力信号の観察結果がＨレベルなら測定集計中
であるので、次の測定は待機するなどの対処が可能とな
る。
【００５７】＜実施の形態２＞次に、本発明の第２の実
施の形態について説明する。この実施の形態１の並列処
理装置は、上記の実施の形態の並列処理装置における遅
延カウンタを、図８の回路にしたものである。本実施の
形態２の並列処理装置の遅延カウンタ１１２では、ま
ず、可変遅延回路１０３の列から送信される測定出力信
号が、セット・リセット−フリップ・フロップ８０１の
リセット端子Ｒに入力され、図示していない制御回路が
発信する測定入力信号が、セットリセット−フリップ・
フロップ８０１のセット端子Ｓに入力される。
施の形態について説明する。この実施の形態１の並列処
理装置は、上記の実施の形態の並列処理装置における遅
延カウンタを、図８の回路にしたものである。本実施の
形態２の並列処理装置の遅延カウンタ１１２では、ま
ず、可変遅延回路１０３の列から送信される測定出力信
号が、セット・リセット−フリップ・フロップ８０１の
リセット端子Ｒに入力され、図示していない制御回路が
発信する測定入力信号が、セットリセット−フリップ・
フロップ８０１のセット端子Ｓに入力される。
【００５８】そして、セット・リセット−フリップ・フ
ロップ８０１の出力端子Ｄから遅延信号が出力され、こ
の出力された遅延信号がパルス発生回路６０３に入力さ
れる。パルス発生回路６０３では、図６に示した回路と
同様に、入力された遅延信号がＨレベルである期間、一
定の周波数のパルス信号を発生する。そして、パルス発
生器６０３が発生するパルス信号は、パルスカウンタ６
０４に入力し、パルスカウンタ６０４に入力したパルス
信号は、パルスの数がカウントされる。セット・リセッ
ト−フリップ・フロップ８０１は、セット端子ＳにＨレ
ベル信号が入力されると、出力端子Ｄに出力される遅延
信号がＨレベルとなり、リセット端子ＲにＨレベル信号
が入力されると、出力端子Ｄに出力される遅延信号がＬ
レベルとなる回路である。
ロップ８０１の出力端子Ｄから遅延信号が出力され、こ
の出力された遅延信号がパルス発生回路６０３に入力さ
れる。パルス発生回路６０３では、図６に示した回路と
同様に、入力された遅延信号がＨレベルである期間、一
定の周波数のパルス信号を発生する。そして、パルス発
生器６０３が発生するパルス信号は、パルスカウンタ６
０４に入力し、パルスカウンタ６０４に入力したパルス
信号は、パルスの数がカウントされる。セット・リセッ
ト−フリップ・フロップ８０１は、セット端子ＳにＨレ
ベル信号が入力されると、出力端子Ｄに出力される遅延
信号がＨレベルとなり、リセット端子ＲにＨレベル信号
が入力されると、出力端子Ｄに出力される遅延信号がＬ
レベルとなる回路である。
【００５９】次に、上記の図８に示した回路構成の遅延
カウンタ１１２の動作波形を示す図９を用いて、この実
施の形態２の並列処理装置の集計動作に関して説明す
る。セルアレイの最初のセル１０１の可変遅延回路１０
３に入力される測定入力信号は通常時はＬレベルであ
り、測定開始時に、所定のパルス幅の１つのパルス信号
が入力される。このパルスの測定入力信号がセット端子
Ｓに入力されることにより、セット・リセット−フリッ
プ・フロップ８０１の出力がＨレベルとなり、パルス発
生回路６０３がパルスを発生し、遅延時間のカウントが
開始される。パルスの測定入力信号は、セルアレイ内の
可変遅延回路１０３の列を伝搬し、最後のセル１０１の
可変遅延回路１０３より測定出力信号として出力され
る。
カウンタ１１２の動作波形を示す図９を用いて、この実
施の形態２の並列処理装置の集計動作に関して説明す
る。セルアレイの最初のセル１０１の可変遅延回路１０
３に入力される測定入力信号は通常時はＬレベルであ
り、測定開始時に、所定のパルス幅の１つのパルス信号
が入力される。このパルスの測定入力信号がセット端子
Ｓに入力されることにより、セット・リセット−フリッ
プ・フロップ８０１の出力がＨレベルとなり、パルス発
生回路６０３がパルスを発生し、遅延時間のカウントが
開始される。パルスの測定入力信号は、セルアレイ内の
可変遅延回路１０３の列を伝搬し、最後のセル１０１の
可変遅延回路１０３より測定出力信号として出力され
る。
【００６０】セルアレイより出力されたパルスの測定出
力信号は、セット・リセット−フリップ・フロップ８０
１のリセット端子Ｒに入力する。そして、測定出力信号
のパルスがリセット端子Ｒに入力したセット・リセット
−フリップ・フロップ８０１は、出力端子Ｄからの出力
がＬレベルにリセットされる。このリセットの結果、パ
ルス発生回路６０３に入力される信号はＬレベルとな
り、パルス発生回路６０３からのパルスの発生が停止
し、パルスカウンタ６０４によるカウントが終了する。
この実施の形態２では、１つのパルスを測定入力信号と
して入力し、セルアレイの可変遅延回路１０３の列内を
通過してきたパルスの遅延を計測して集計結果とするの
で、予め可変遅延回路をＨレベルにしておくなどの初期
化の動作が必要ない。
力信号は、セット・リセット−フリップ・フロップ８０
１のリセット端子Ｒに入力する。そして、測定出力信号
のパルスがリセット端子Ｒに入力したセット・リセット
−フリップ・フロップ８０１は、出力端子Ｄからの出力
がＬレベルにリセットされる。このリセットの結果、パ
ルス発生回路６０３に入力される信号はＬレベルとな
り、パルス発生回路６０３からのパルスの発生が停止
し、パルスカウンタ６０４によるカウントが終了する。
この実施の形態２では、１つのパルスを測定入力信号と
して入力し、セルアレイの可変遅延回路１０３の列内を
通過してきたパルスの遅延を計測して集計結果とするの
で、予め可変遅延回路をＨレベルにしておくなどの初期
化の動作が必要ない。
【００６１】＜実施の形態３＞次に、本発明の第３の実
施の形態に関して説明する。この実施の形態３では、図
１０に示すように可変遅延回路１０３を構成した。他の
構成に関しては、図１，図２，図６に示した実施の形態
１と同様である。この実施の形態３の可変遅延回路１０
３は、通常のトランジスタからなるインバータ回路４０
１を２つ接続した高速パスと、前段のインバータ４０２
ａのｐＭＯＳトランジスタと、後段のインバータ４０２
ｂのｎＭＯＳトランジスタのみに低速トランジスタを用
いた低速パスがある。
施の形態に関して説明する。この実施の形態３では、図
１０に示すように可変遅延回路１０３を構成した。他の
構成に関しては、図１，図２，図６に示した実施の形態
１と同様である。この実施の形態３の可変遅延回路１０
３は、通常のトランジスタからなるインバータ回路４０
１を２つ接続した高速パスと、前段のインバータ４０２
ａのｐＭＯＳトランジスタと、後段のインバータ４０２
ｂのｎＭＯＳトランジスタのみに低速トランジスタを用
いた低速パスがある。
【００６２】この可変遅延回路１０３においても、制御
端子４１１より入力される制御信号により切り替わるス
イッチ素子４０３により、入力された制御信号に合わせ
て、高速または低速パスのどちらか一方が選択される。
入力端子４１２に入力された信号は、スイッチ素子４０
３により選択されたパスを通過して出力端子４１３に出
力される。なお、動作の遅い低速トランジスタは、トラ
ンジスタのゲートの幅を広くしたり、しきい値電圧を高
くしたりすることで実現できる。
端子４１１より入力される制御信号により切り替わるス
イッチ素子４０３により、入力された制御信号に合わせ
て、高速または低速パスのどちらか一方が選択される。
入力端子４１２に入力された信号は、スイッチ素子４０
３により選択されたパスを通過して出力端子４１３に出
力される。なお、動作の遅い低速トランジスタは、トラ
ンジスタのゲートの幅を広くしたり、しきい値電圧を高
くしたりすることで実現できる。
【００６３】次に、図１０の可変遅延回路１０３を用い
た場合の動作に関して説明する。セルアレイに入力され
る測定入力信号と、セルアレイより出力する測定出力信
号との動作波形は、図１１に示すようになる。まず、セ
ルアレイ内の可変遅延回路の列の初期化のために、測定
入力信号として立ち上がり信号が入力される。図１０の
可変遅延回路１０３では、低速・高速どちらのパスでも
立ち上がり信号を伝達するトランジスタは通常のトラン
ジスタであるため、可変遅延回路１０３内のパスを切り
替える制御信号である処理結果の状態に関係なく、立ち
上がり信号は可変遅延回路１０３の列を最短の時間で伝
搬する。したがって、各セル１０１の処理結果に関係な
く、測定出力信号として同じ時間で立ち上がり信号が到
達する。
た場合の動作に関して説明する。セルアレイに入力され
る測定入力信号と、セルアレイより出力する測定出力信
号との動作波形は、図１１に示すようになる。まず、セ
ルアレイ内の可変遅延回路の列の初期化のために、測定
入力信号として立ち上がり信号が入力される。図１０の
可変遅延回路１０３では、低速・高速どちらのパスでも
立ち上がり信号を伝達するトランジスタは通常のトラン
ジスタであるため、可変遅延回路１０３内のパスを切り
替える制御信号である処理結果の状態に関係なく、立ち
上がり信号は可変遅延回路１０３の列を最短の時間で伝
搬する。したがって、各セル１０１の処理結果に関係な
く、測定出力信号として同じ時間で立ち上がり信号が到
達する。
【００６４】立ち上がり信号による初期化が終了した
後、測定入力信号として立ち下がり信号を入力すること
で測定が開始される。図１０の可変遅延回路１０３で
は、立ち下がり信号に対しては、低速・高速パスで遅延
時間が異なるため、セルアレイ内の各セル１０１の処理
結果に応じて各可変遅延回路１０３の信号伝搬速度が異
なり、処理結果に応じて測定出力信号として遅延時間が
異なった立ち下がり信号が到達する。この立ち下がり信
号の到達時間を第１の実施の形態と同様に測定すること
で、各セル１０１の処理結果の集計を行うことが可能で
ある。
後、測定入力信号として立ち下がり信号を入力すること
で測定が開始される。図１０の可変遅延回路１０３で
は、立ち下がり信号に対しては、低速・高速パスで遅延
時間が異なるため、セルアレイ内の各セル１０１の処理
結果に応じて各可変遅延回路１０３の信号伝搬速度が異
なり、処理結果に応じて測定出力信号として遅延時間が
異なった立ち下がり信号が到達する。この立ち下がり信
号の到達時間を第１の実施の形態と同様に測定すること
で、各セル１０１の処理結果の集計を行うことが可能で
ある。
【００６５】この実施の形態３の方法では、可変遅延回
路１０３の列の初期化にかかる時間を、セルアレイ内の
セル１０１の処理結果に依存せず常に最短にすることが
可能である。また、本実施の形態は、立ち下がり信号を
測定信号としているが、図１０の可変遅延回路１０３の
低速パスを構成している前段のインバータ４０２ａのｎ
ＭＯＳトランジスタと、後段のインバータ４０２ｂのｐ
ＭＯＳトランジスタを低速トランジスタにすれば、立ち
上がり信号を測定信号とすることも可能である。この場
合は、立ち下がり信号を初期化のために用いる。
路１０３の列の初期化にかかる時間を、セルアレイ内の
セル１０１の処理結果に依存せず常に最短にすることが
可能である。また、本実施の形態は、立ち下がり信号を
測定信号としているが、図１０の可変遅延回路１０３の
低速パスを構成している前段のインバータ４０２ａのｎ
ＭＯＳトランジスタと、後段のインバータ４０２ｂのｐ
ＭＯＳトランジスタを低速トランジスタにすれば、立ち
上がり信号を測定信号とすることも可能である。この場
合は、立ち下がり信号を初期化のために用いる。
【００６６】＜実施の形態４＞次に、本発明の第４の実
施の形態について説明する。この実施の形態４では、上
記実施の形態３の遅延カウンタを、図１２に示すように
構成した。この実施の形態４の図１２に示す遅延カウン
タ１１２では、図１に示す各セル１０１内の可変遅延回
路１０３の列からの測定出力信号が、直接パルス発生回
路６０３に接続される。実施の形態１の図６に示したよ
うに、インバータ回路６０１およびＮＯＲ回路６０２は
用いない。他は、上記実施の形態３と同様である。
施の形態について説明する。この実施の形態４では、上
記実施の形態３の遅延カウンタを、図１２に示すように
構成した。この実施の形態４の図１２に示す遅延カウン
タ１１２では、図１に示す各セル１０１内の可変遅延回
路１０３の列からの測定出力信号が、直接パルス発生回
路６０３に接続される。実施の形態１の図６に示したよ
うに、インバータ回路６０１およびＮＯＲ回路６０２は
用いない。他は、上記実施の形態３と同様である。
【００６７】上記の遅延カウンタ１１２を用いた場合
の、この実施の形態４の並列処理装置の動作に関して、
図１３の動作波形を用いて説明する。セルアレイに入力
される測定入力信号は、通常時はＬレベルであり、測定
開始時に１つのパルス信号が入力される。図１０に示し
た可変遅延回路１０３では、立ち上がり信号に対しての
遅延時間は一定であり、立ち下がり信号に対してのみ制
御信号の状態に応じて遅延時間が変化する。このため、
可変遅延回路１０３列を伝搬して出力された測定出力信
号のパルスの幅は、セルアレイ内の各セル１０１の処理
結果に応じて変化する。
の、この実施の形態４の並列処理装置の動作に関して、
図１３の動作波形を用いて説明する。セルアレイに入力
される測定入力信号は、通常時はＬレベルであり、測定
開始時に１つのパルス信号が入力される。図１０に示し
た可変遅延回路１０３では、立ち上がり信号に対しての
遅延時間は一定であり、立ち下がり信号に対してのみ制
御信号の状態に応じて遅延時間が変化する。このため、
可変遅延回路１０３列を伝搬して出力された測定出力信
号のパルスの幅は、セルアレイ内の各セル１０１の処理
結果に応じて変化する。
【００６８】この各セル１０１の処理結果に応じてパル
ス幅が変化する測定出力信号を、パルス発生回路６０３
に入力すると、測定出力信号のパルス幅に応じてパルス
発生回路６０３からのパルスの出力時間が変化する。そ
して、パルス発生回路６０３から出力されるパルスをパ
ルスカウンタ６０４でカウントすれば、パルスカウンタ
６０４がカウントしたパルスの数は、パルス発生回路６
０３に入力される測定出力信号のパルス幅に対応してい
るので、パルスカウンタ６０４のカウント結果を用いる
ことで処理結果の集計が行える。
ス幅が変化する測定出力信号を、パルス発生回路６０３
に入力すると、測定出力信号のパルス幅に応じてパルス
発生回路６０３からのパルスの出力時間が変化する。そ
して、パルス発生回路６０３から出力されるパルスをパ
ルスカウンタ６０４でカウントすれば、パルスカウンタ
６０４がカウントしたパルスの数は、パルス発生回路６
０３に入力される測定出力信号のパルス幅に対応してい
るので、パルスカウンタ６０４のカウント結果を用いる
ことで処理結果の集計が行える。
【００６９】この実施の形態４の方法では、セルアレイ
内の各セル１０１の処理結果に応じて変化する測定出力
信号のパルス幅を測定することで集計を行うため、測定
入力信号としてセルアレイに入力する信号のパルス幅を
変えることで、カウントを行う測定期間を変えることが
可能である。つまり、測定信号のパルス幅を短くするこ
とで、より高遠・低消費電力である集計動作が実現でき
る。
内の各セル１０１の処理結果に応じて変化する測定出力
信号のパルス幅を測定することで集計を行うため、測定
入力信号としてセルアレイに入力する信号のパルス幅を
変えることで、カウントを行う測定期間を変えることが
可能である。つまり、測定信号のパルス幅を短くするこ
とで、より高遠・低消費電力である集計動作が実現でき
る。
【００７０】＜実施の形態５＞次に、本発明の第５の実
施の形態の並列処理装置について説明する。この実施の
形態５では、可変遅延回路を図１４に示す回路で構成し
た。可変遅延回路以外は上記実施の形態１〜４と同様で
ある。この実施の形態５では、図１４に示すように、入
力される測定出力信号が通過するパスは、２段のインバ
ータ回路１４０１，１４０２から構成した。パス全段の
インバータ回路１４０１のｐＭＯＳトランジスタ１４０
１ａのソース端子が、ｐＭＯＳトランジスタ１４０３と
ｐＭＯＳトランジスタ１４０４とを並列に介して電源に
接続される。この２つのｐＭＯＳトランジスタ１４０
３．１４０４は、異なる電源供給量のトランジスタであ
り、トランジスタ１４０３のゲートはインバータ素子１
４０５を介して制御信号に接続され、トランジスタ１４
０４のゲートは直接制御信号に接続される。
施の形態の並列処理装置について説明する。この実施の
形態５では、可変遅延回路を図１４に示す回路で構成し
た。可変遅延回路以外は上記実施の形態１〜４と同様で
ある。この実施の形態５では、図１４に示すように、入
力される測定出力信号が通過するパスは、２段のインバ
ータ回路１４０１，１４０２から構成した。パス全段の
インバータ回路１４０１のｐＭＯＳトランジスタ１４０
１ａのソース端子が、ｐＭＯＳトランジスタ１４０３と
ｐＭＯＳトランジスタ１４０４とを並列に介して電源に
接続される。この２つのｐＭＯＳトランジスタ１４０
３．１４０４は、異なる電源供給量のトランジスタであ
り、トランジスタ１４０３のゲートはインバータ素子１
４０５を介して制御信号に接続され、トランジスタ１４
０４のゲートは直接制御信号に接続される。
【００７１】この可変遅延回路１０３では、電源供給量
の異なる２つのｐＭＯＳトランジスタ１４０３，１４０
４が制御信号の状態により排他的にオン状態となり、前
段のインバータ回路１４０１のｐＭＯＳトランジスタ１
４０１ａに対する電源供給量が変化する。ここで、入力
信号として立ち下がり信号が入力された場合、ｐＭＯＳ
トランジスタ１４０１ａに対する電源供給量が変化して
いるので動作速度が変化し、入力した立ち上がり信号が
伝搬する遅延時間に変化が発生する。すなわち、可変遅
延回路１０３に入力する制御信号の状態により、入力し
た立ち下がり信号が伝搬する遅延時間に変化が発生す
る。
の異なる２つのｐＭＯＳトランジスタ１４０３，１４０
４が制御信号の状態により排他的にオン状態となり、前
段のインバータ回路１４０１のｐＭＯＳトランジスタ１
４０１ａに対する電源供給量が変化する。ここで、入力
信号として立ち下がり信号が入力された場合、ｐＭＯＳ
トランジスタ１４０１ａに対する電源供給量が変化して
いるので動作速度が変化し、入力した立ち上がり信号が
伝搬する遅延時間に変化が発生する。すなわち、可変遅
延回路１０３に入力する制御信号の状態により、入力し
た立ち下がり信号が伝搬する遅延時間に変化が発生す
る。
【００７２】図２に示したように、可変遅延回路１０３
の制御端子には処理回路１０２の処理結果が制御信号と
して入力されるが、図１４に示した回路構成では、処理
結果が偽（Ｌレベル）の時はｐＭＯＳトランジスタ１４
０４がオンになり、この場合は、ｐＭＯＳトランジスタ
１４０１ａに対する電源供給量を増加させるようにして
いるので、立ち下がり信号の遅延時間は短くなる。一
方、処理結果が真（Ｈレベル）のときはｐＭＯＳトラン
ジスタ１４０３がオンになり、この場合はｐＭＯＳトラ
ンジスタ１４０１ａに対する電源供給量が減少させるよ
うにしているので、立ち下がり信号の遅延時間が長くな
る。なお、立ち上がり信号に対しては、制御信号の状態
に関係なく、最短の遅延時間となる。
の制御端子には処理回路１０２の処理結果が制御信号と
して入力されるが、図１４に示した回路構成では、処理
結果が偽（Ｌレベル）の時はｐＭＯＳトランジスタ１４
０４がオンになり、この場合は、ｐＭＯＳトランジスタ
１４０１ａに対する電源供給量を増加させるようにして
いるので、立ち下がり信号の遅延時間は短くなる。一
方、処理結果が真（Ｈレベル）のときはｐＭＯＳトラン
ジスタ１４０３がオンになり、この場合はｐＭＯＳトラ
ンジスタ１４０１ａに対する電源供給量が減少させるよ
うにしているので、立ち下がり信号の遅延時間が長くな
る。なお、立ち上がり信号に対しては、制御信号の状態
に関係なく、最短の遅延時間となる。
【００７３】以上に説明した実施の形態５の方法では、
前述した実施の形態１〜４で用いた可変遅延回路に比較
して、トランジスタ数を削減することが可能であり、可
変遅延回路の面積を縮小させることができる。なお、本
実施の形態５では、立ち下がり信号を測定信号としてい
るが、図１４に示した前段のインバータ回路１４０１の
ｎＭＯＳトランジスタのソース端子を、電源供給量の異
なる２つのｎＭＯＳトランジスタを介して電源に接続す
る回路とすることで、立ち上がり信号を測定信号とする
ことも可能である。
前述した実施の形態１〜４で用いた可変遅延回路に比較
して、トランジスタ数を削減することが可能であり、可
変遅延回路の面積を縮小させることができる。なお、本
実施の形態５では、立ち下がり信号を測定信号としてい
るが、図１４に示した前段のインバータ回路１４０１の
ｎＭＯＳトランジスタのソース端子を、電源供給量の異
なる２つのｎＭＯＳトランジスタを介して電源に接続す
る回路とすることで、立ち上がり信号を測定信号とする
ことも可能である。
【００７４】＜実施の形態６＞次に、本発明の第６の実
施の形態について説明する。この実施の形態６の並列処
理装置では、可変遅延回路を図１５に示す回路とし、処
理回路の処理結果が多値データでも、セルアレイ全ての
処理結果の合計を集計できるようにした。この実施の形
態６の可変遅延回路について説明すると、図１５に示す
ように、まず、入力される測定入力信号が通過するパス
は１つであり、上記実施の形態５（１４）と同様に、２
段のインバータ回路１５０１，１５０２から構成され
る。この前段のインバータ回路１５０１のｐＭＯＳトラ
ンジスタ１５０１ａのソース端子が、２つ以上の、例え
ば、４つのｐＭＯＳトランジスタ１５０３ａ，１５０３
ｂ，１５０３ｃ，１５０３ｄと抵抗Ｒとを並列に介して
電源に接続される。
施の形態について説明する。この実施の形態６の並列処
理装置では、可変遅延回路を図１５に示す回路とし、処
理回路の処理結果が多値データでも、セルアレイ全ての
処理結果の合計を集計できるようにした。この実施の形
態６の可変遅延回路について説明すると、図１５に示す
ように、まず、入力される測定入力信号が通過するパス
は１つであり、上記実施の形態５（１４）と同様に、２
段のインバータ回路１５０１，１５０２から構成され
る。この前段のインバータ回路１５０１のｐＭＯＳトラ
ンジスタ１５０１ａのソース端子が、２つ以上の、例え
ば、４つのｐＭＯＳトランジスタ１５０３ａ，１５０３
ｂ，１５０３ｃ，１５０３ｄと抵抗Ｒとを並列に介して
電源に接続される。
【００７５】ｐＭＯＳトランジスタ１５０３ａ，１５０
３ｂ，１５０３ｃ，１５０３ｄは、各々ゲート長が異な
るなど電源供給量が異なり、例えば、電源供給量がトラ
ンジスタ１５０３ａ＜１５０３ｂ＜１５０３ｃ＜１５０
３ｄとなっている。そして、トランジスタ１５０３ａ
は、制御信号Ｃ０がゲートに入力するとＯＮ状態とな
り、トランジスタ１５０３ｂは、制御信号Ｃ１がゲート
に入力するとＯＮ状態となり、トランジスタ１５０３ｃ
は、制御信号Ｃ２がゲートに入力するとＯＮ状態とな
り、トランジスタ１５０３ｄは、制御信号Ｃ３がゲート
に入力するとＯＮ状態となる。この場合、処理回路１０
１からは、各々１ビットの４つの制御信号Ｃ１，Ｃ２，
Ｃ３，Ｃ４が出力される。
３ｂ，１５０３ｃ，１５０３ｄは、各々ゲート長が異な
るなど電源供給量が異なり、例えば、電源供給量がトラ
ンジスタ１５０３ａ＜１５０３ｂ＜１５０３ｃ＜１５０
３ｄとなっている。そして、トランジスタ１５０３ａ
は、制御信号Ｃ０がゲートに入力するとＯＮ状態とな
り、トランジスタ１５０３ｂは、制御信号Ｃ１がゲート
に入力するとＯＮ状態となり、トランジスタ１５０３ｃ
は、制御信号Ｃ２がゲートに入力するとＯＮ状態とな
り、トランジスタ１５０３ｄは、制御信号Ｃ３がゲート
に入力するとＯＮ状態となる。この場合、処理回路１０
１からは、各々１ビットの４つの制御信号Ｃ１，Ｃ２，
Ｃ３，Ｃ４が出力される。
【００７６】図１５の可変遅延回路１０３では、前段の
インバータ回路１５０１のｐＭＯＳトランジスタ１５０
１ａに対する電源供給量が、ｐＭＯＳトランジスタ１５
０３ａ，１５０３ｂ，１５０３ｃ，１５０３ｄのＯＮ状
態により変化する。この電源供給量の変化により、入力
信号として立ち下がり信号が入力された場合、前段ｐＭ
ＯＳトランジスタの動作速度が制御信号の状態により変
化するため、信号の伝搬する遅延時間が図１６に示すよ
うに変化する。電源供給用のトランジスタ１５０３ａ，
１５０３ｂ，１５０３ｃ，１５０３ｄは、例えばゲート
長などのサイズが異なるなど電源供給量が異なるため、
ゲートに入力される制御信号に重み付けすることがで
き、ｎ本の制御信号に対してｎビット２進数を割り当て
ることで、多値の処理結果の集計にも対応する可変遅延
回路が実現される。
インバータ回路１５０１のｐＭＯＳトランジスタ１５０
１ａに対する電源供給量が、ｐＭＯＳトランジスタ１５
０３ａ，１５０３ｂ，１５０３ｃ，１５０３ｄのＯＮ状
態により変化する。この電源供給量の変化により、入力
信号として立ち下がり信号が入力された場合、前段ｐＭ
ＯＳトランジスタの動作速度が制御信号の状態により変
化するため、信号の伝搬する遅延時間が図１６に示すよ
うに変化する。電源供給用のトランジスタ１５０３ａ，
１５０３ｂ，１５０３ｃ，１５０３ｄは、例えばゲート
長などのサイズが異なるなど電源供給量が異なるため、
ゲートに入力される制御信号に重み付けすることがで
き、ｎ本の制御信号に対してｎビット２進数を割り当て
ることで、多値の処理結果の集計にも対応する可変遅延
回路が実現される。
【００７７】処理回路１０１からの各制御信号Ｃ１，Ｃ
２，Ｃ３，Ｃ４に対する、図１５の可変遅延回路１０３
における測定入力信号の伝搬波形は、図１６に示すよう
になり、制御信号に割り当てた４ビットの値が大きくな
るほど測定入力信号の伝搬遅延が大きくなる。この実施
の形態６の方法を用いることで、各セルの処理結果が多
値データとなる回路に対しても、高速・低消費電力に全
ての処理結果の合計を集計できる。なお、この実施の形
態６では、立ち下がり信号を測定入力信号としている
が、前段のインバータ回路１５０１のｎＭＯＳトランジ
スタのソース端子を、電源供給量の異なる２つ以上のｎ
ＭＯＳトランジスタを介して電源に接続し、立ち上がり
信号を測定入力信号としてもよい。
２，Ｃ３，Ｃ４に対する、図１５の可変遅延回路１０３
における測定入力信号の伝搬波形は、図１６に示すよう
になり、制御信号に割り当てた４ビットの値が大きくな
るほど測定入力信号の伝搬遅延が大きくなる。この実施
の形態６の方法を用いることで、各セルの処理結果が多
値データとなる回路に対しても、高速・低消費電力に全
ての処理結果の合計を集計できる。なお、この実施の形
態６では、立ち下がり信号を測定入力信号としている
が、前段のインバータ回路１５０１のｎＭＯＳトランジ
スタのソース端子を、電源供給量の異なる２つ以上のｎ
ＭＯＳトランジスタを介して電源に接続し、立ち上がり
信号を測定入力信号としてもよい。
【００７８】＜実施の形態７＞次に、本発明の第７の実
施の形態を説明する。この実施の形態は、実施の形態１
のセル１０１を図２１に示す構成にしたものである。可
変遅延回路１０３ａは、処理回路１０２ａからの２つの
処理結果１，２を入力する。可変遅延回路１０３ａは、
処理結果１，２の状態に対し、図２２に示すように、出
力信号の信号遅延を変化させる。具体的には、処理結果
１がＨの時は、遅延が少なく、処理結果２がＨの時は、
遅延が大きい。これは、逆でもかまわない。以上説明し
たように、２系統の処理を行う処理回路１０２ａの処理
結果を、可変遅延回路１０３ａに入力して集計すること
が可能となる。
施の形態を説明する。この実施の形態は、実施の形態１
のセル１０１を図２１に示す構成にしたものである。可
変遅延回路１０３ａは、処理回路１０２ａからの２つの
処理結果１，２を入力する。可変遅延回路１０３ａは、
処理結果１，２の状態に対し、図２２に示すように、出
力信号の信号遅延を変化させる。具体的には、処理結果
１がＨの時は、遅延が少なく、処理結果２がＨの時は、
遅延が大きい。これは、逆でもかまわない。以上説明し
たように、２系統の処理を行う処理回路１０２ａの処理
結果を、可変遅延回路１０３ａに入力して集計すること
が可能となる。
【００７９】図２３は、上記可変遅延回路１０３ａの構
成例を示す回路図である。通常のトランジスタからなる
インバータ回路２３０１を２つ接続した高速パスと、通
常のトランジスタに比べ動作が遅いトランジスタからな
るインバータ回路２３０２を２つ接続した低速パスがあ
る。２つの制御端子２３１１，２３１２より入力される
制御信号１，２により切り替わるスイッチ素子２３０３
により、入力された制御信号１，２に合わせて、高速ま
たは低速パスのどちらか一方が選択される。入力端子２
３１２に入力された信号は、スイッチ素子２３０３によ
り選択されたパスを通過して出力端子２３１３に出力さ
れる。この可変遅延回路１０３ａは、測定信号が伝搬さ
れる高速パスと低速パスの切り替えを行うスイッチ素子
２３０１が、制御信号１，２により独立に制御される。
これにより、２系統の処理結果を遅延時間の変化に変換
する回路が、実現できる。
成例を示す回路図である。通常のトランジスタからなる
インバータ回路２３０１を２つ接続した高速パスと、通
常のトランジスタに比べ動作が遅いトランジスタからな
るインバータ回路２３０２を２つ接続した低速パスがあ
る。２つの制御端子２３１１，２３１２より入力される
制御信号１，２により切り替わるスイッチ素子２３０３
により、入力された制御信号１，２に合わせて、高速ま
たは低速パスのどちらか一方が選択される。入力端子２
３１２に入力された信号は、スイッチ素子２３０３によ
り選択されたパスを通過して出力端子２３１３に出力さ
れる。この可変遅延回路１０３ａは、測定信号が伝搬さ
れる高速パスと低速パスの切り替えを行うスイッチ素子
２３０１が、制御信号１，２により独立に制御される。
これにより、２系統の処理結果を遅延時間の変化に変換
する回路が、実現できる。
【００８０】＜実施の形態８＞次に、本発明の第８の実
施の形態を説明する。この実施の形態は、図１の並列処
理装置の構成を、図２４に示すように変形したものであ
る。この構成では、まず、直列に接続された複数の可変
遅延回路１０３を、各々備える複数のセル１０１からな
る集計ブロック２４０１を備えるようにした。また、集
計ブロック２４０１を複数備え、各々の集計ブロック２
４０１に対し、直列に接続された各々の可変遅延回路１
０３いよる列を通過した測定信号の遅延時間を測定する
遅延カウンタ１１２が、制御回路１１１ａに各々備わっ
ている。
施の形態を説明する。この実施の形態は、図１の並列処
理装置の構成を、図２４に示すように変形したものであ
る。この構成では、まず、直列に接続された複数の可変
遅延回路１０３を、各々備える複数のセル１０１からな
る集計ブロック２４０１を備えるようにした。また、集
計ブロック２４０１を複数備え、各々の集計ブロック２
４０１に対し、直列に接続された各々の可変遅延回路１
０３いよる列を通過した測定信号の遅延時間を測定する
遅延カウンタ１１２が、制御回路１１１ａに各々備わっ
ている。
【００８１】各集計ブロック２４０１の可変遅延回路１
０３の列に入力される測定入力信号１２１には、制御回
路１１１ａより生成された共通の信号が用いられる。ま
た、集計ブロック２４０１の可変遅延回路１０３の列か
ら出力される測定出力信号１２２が、各集計ブロック２
４０１毎に独立して遅延カウンタ１１２に入力される。
これら遅延カウンタ１１２は、接続された各集計ブロッ
ク２４０１の処理結果の集計を行う。この構成では、セ
ルアレイが複数の集計ブロック２４０１に分割され、各
々の集計ブロック２４０１で独立して並列に処理結果の
集計を行うことができる。これにより、セルアレイ内の
処理結果の集計をより高速に行うことが可能であり、さ
らには、任意の集計ブロック２４０１の結果集計が可能
となる。
０３の列に入力される測定入力信号１２１には、制御回
路１１１ａより生成された共通の信号が用いられる。ま
た、集計ブロック２４０１の可変遅延回路１０３の列か
ら出力される測定出力信号１２２が、各集計ブロック２
４０１毎に独立して遅延カウンタ１１２に入力される。
これら遅延カウンタ１１２は、接続された各集計ブロッ
ク２４０１の処理結果の集計を行う。この構成では、セ
ルアレイが複数の集計ブロック２４０１に分割され、各
々の集計ブロック２４０１で独立して並列に処理結果の
集計を行うことができる。これにより、セルアレイ内の
処理結果の集計をより高速に行うことが可能であり、さ
らには、任意の集計ブロック２４０１の結果集計が可能
となる。
【００８２】＜実施の形態９＞次に、本発明の第９に実
施の形態を説明する。この実施の形態は、図２４の並列
処理装置の構成を、図２５に示すように変形したもので
ある。この構成では、複数ある集計ブロック２５０１の
測定出力信号１２２が、制御回路１１１ｂ内のセレクタ
２５０２を介し、一つの遅延カウンタ１１２に入力する
ようにした。各集計ブロック２５０１内の結果集計は、
セレクタ２５０２が任意の集計ブロック２５０１からの
測定出力信号を選択し、遅延カウンタ１１２が、測定出
力信号１２２における遅延を測定することで実現され
る。この構成では、一つの遅延カウンタ１１２で、任意
の集計ブロック２５０１の結果集計が可能となる。な
お、他の符号で示す部分は、図２４と同様である。
施の形態を説明する。この実施の形態は、図２４の並列
処理装置の構成を、図２５に示すように変形したもので
ある。この構成では、複数ある集計ブロック２５０１の
測定出力信号１２２が、制御回路１１１ｂ内のセレクタ
２５０２を介し、一つの遅延カウンタ１１２に入力する
ようにした。各集計ブロック２５０１内の結果集計は、
セレクタ２５０２が任意の集計ブロック２５０１からの
測定出力信号を選択し、遅延カウンタ１１２が、測定出
力信号１２２における遅延を測定することで実現され
る。この構成では、一つの遅延カウンタ１１２で、任意
の集計ブロック２５０１の結果集計が可能となる。な
お、他の符号で示す部分は、図２４と同様である。
【００８３】なお、上述では、処理回路は、全てのセル
について同一の場合について説明したが、これに限るも
のではなく、セル毎の処理回路が異なっていてもよく、
可変遅延回路列からの出力（測定出力信号）から、遅延
カウンタ（遅延測定手段）で複数のセル内の処理回路に
よる処理結果が求められる状態となっていればよい。例
えば、処理回路の処理結果が異なっていても、可変遅延
回路の遅延が全てのセルで同一であればよい。
について同一の場合について説明したが、これに限るも
のではなく、セル毎の処理回路が異なっていてもよく、
可変遅延回路列からの出力（測定出力信号）から、遅延
カウンタ（遅延測定手段）で複数のセル内の処理回路に
よる処理結果が求められる状態となっていればよい。例
えば、処理回路の処理結果が異なっていても、可変遅延
回路の遅延が全てのセルで同一であればよい。
【００８４】
【発明の効果】以上説明したように、本発明によれば、
可変遅延回路列における測定入力信号の伝搬遅延に反映
するので、１つの測定入力信号を用いれば各セルの処理
結果が集計でき、全セルの処理結果を高速・低電力に集
計できるようになるという優れた効果が得られる。
可変遅延回路列における測定入力信号の伝搬遅延に反映
するので、１つの測定入力信号を用いれば各セルの処理
結果が集計でき、全セルの処理結果を高速・低電力に集
計できるようになるという優れた効果が得られる。
【図１】 本発明の第１の実施の形態における並列処理
装置の構成を示す構成図である。
装置の構成を示す構成図である。
【図２】 図１のセルの構成を示す構成図である。
【図３】 図１，２の可変遅延回路１０３の入力端子に
立ち下がり信号が入力された時の、出力端子から出力さ
れる各出力信号の波形をしめす波形図である。
立ち下がり信号が入力された時の、出力端子から出力さ
れる各出力信号の波形をしめす波形図である。
【図４】 図１，２の可変遅延回路１０３の構成を示す
回路図である。
回路図である。
【図５】 図１の並列処理装置における動作信号の波形
を示す波形図である。
を示す波形図である。
【図６】 図１の遅延カウンタ１１２の構成を示す構成
図である。
図である。
【図７】 図６に示した回路構成の遅延カウンタ１１２
の動作波形を示す波形図である。
の動作波形を示す波形図である。
【図８】 図１の遅延カウンタ１１２の他の構成を示す
構成図である。
構成図である。
【図９】 図８に示した回路構成の遅延カウンタ１１２
の動作波形を示す波形図である。
の動作波形を示す波形図である。
【図１０】 図１，２の可変遅延回路１０３の他の構成
を示す回路図である。
を示す回路図である。
【図１１】 図１０の可変遅延回路を用いた並列処理装
置における動作信号の波形を示す波形図である。
置における動作信号の波形を示す波形図である。
【図１２】 図１の遅延カウンタ１１２の他の構成を示
す構成図である。
す構成図である。
【図１３】 図１２に示した回路構成の遅延カウンタ１
１２の動作波形を示す波形図である。
１２の動作波形を示す波形図である。
【図１４】 図１，２の可変遅延回路１０３の他の構成
を示す回路図である。
を示す回路図である。
【図１５】 図１，２の可変遅延回路１０３の他の構成
を示す回路図である。
を示す回路図である。
【図１６】 図１５の回路構成の可変遅延回路における
動作信号の波形を示す波形図である。
動作信号の波形を示す波形図である。
【図１７】 従来の並列処理装置の構成を示す構成図で
ある。
ある。
【図１８】 従来の並列処理装置の他の構成を示す構成
図である。
図である。
【図１９】 従来の並列処理装置の他の構成を示す構成
図である。
図である。
【図２０】 本発明の実施の形態における処理回路の一
例を示す回路図である。
例を示す回路図である。
【図２１】 本発明の他の形態におけるセルの構成を示
す構成図である。
す構成図である。
【図２２】 図２１のセル構成における出力端子から出
力される各出力信号の波形をしめす波形図である。
力される各出力信号の波形をしめす波形図である。
【図２３】 図２１の可変遅延回路１０３ａの構成を示
す回路図である。
す回路図である。
【図２４】 本発明の他の形態における並列処理装置の
構成を示す構成図である。
構成を示す構成図である。
【図２５】 本発明の他の形態における並列処理装置の
構成を示す構成図である。
構成を示す構成図である。
１０１…セル、１０２…処理回路、１０３…可変遅延回
路、１１１…制御回路、１１２…遅延カウンタ、１２
１，１２２…信号線。
路、１１１…制御回路、１１２…遅延カウンタ、１２
１，１２２…信号線。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開2000−242630（ＪＰ，Ａ)
特開 平９−222989（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
H03K 5/14
Claims (30)
- 【請求項１】 任意の処理を行う処理回路を備えた複数
のセルと、 このセル内に各々備えられ、同一のセル内の処理回路の
処理結果に応じて信号の伝搬遅延が変化し、前記複数の
セルにわたってすべてが直列に接続された可変遅延回路
と、 この可変遅延回路すべてが直列に接続された可変遅延回
路列の最初の可変遅延回路に対して測定入力信号を出力
する信号出力手段と、 この信号出力手段から出力された測定入力信号と、この
測定入力信号が前記可変遅延回路列の最初の可変遅延回
路に入力されたことにより前記可変遅延回路列の最後の
可変遅延回路より出力される測定出力信号とを入力し、
前記測定入力信号と前記測定出力信号とにより前記可変
遅延回路列の信号伝搬遅延時間を求める遅延カウンタ
と、 この遅延カウンタが求めた前記可変遅延回路列の信号伝
搬遅延時間により前記複数のセル内の処理回路の処理結
果を集計する集計手段とを備えたことを特徴とする並列
処理装置。 - 【請求項２】 請求項１に記載の並列処理装置におい
て、 前記遅延カウンタは、 入力された測定入力信号と測定出力信号の一方が第１の
レベルで他方が第２のレベルとのとき第２のレベルの信
号を出力する遅延検出回路と、 この遅延検出回路より出力された信号が第２のレベルの
ときだけ所定の周波数のパルス信号を発信するパルス発
生回路と、 このパルス発生回路が発信したパルス信号のパルス数を
カウントするパルスカウンタとから構成されたことを特
徴とする並列処理装置。 - 【請求項３】 請求項１に記載の並列処理装置におい
て、 前記遅延カウンタは、 入力された測定入力信号を入力するセット端子と入力さ
れた測定出力信号を入力するリセット端子と前記セット
端子に入力する前記測定入力信号が第１のレベルから第
２のレベルに変化してから前記リセット端子に入力する
前記測定出力信号が第１のレベルから第２のレベルに変
化するまで第２のレベルの信号を出力する出力端子とを
持つセット・リセット−フリップ・フロップと、 このセット・リセット−フリップ・フロップの出力端子
より出力された信号が第２のレベルのときだけ所定の周
波数のパルス信号を発信するパルス発生回路と、 このパルス発生回路が発信したパルス信号のパルス数を
カウントするパルスカウンタとから構成されたことを特
徴とする並列処理装置。 - 【請求項４】 請求項１〜３いずれか１項に記載の並列
処理装置において、 前記可変遅延回路は、 第１のトランジスタからなる高速信号パスと、 前記第１のトランジスタより応答速度が遅い第２のトラ
ンジスタからなり前記高速信号パスより伝搬遅延が大き
い低速信号パスと、 前記処理回路の処理結果に応じて前記高速信号パスと前
記低速信号パスとのいずれかを選択するスイッチ素子と
からなり、 前記信号出力手段から出力された測定入力信号は、前記
高速信号パスと前記低速信号パスのうち前記スイッチ素
子で選択された方を通過することを特徴とする並列処理
装置。 - 【請求項５】 任意の処理を行う処理回路を備えた複数
のセルと、 このセル内に各々備えられ、同一のセル内の処理回路の
処理結果に応じて信号の伝搬遅延が変化し、前記複数の
セルにわたってすべてが直列に接続された可変遅延回路
と、 この可変遅延回路すべてが直列に接続された可変遅延回
路列の最初の可変遅延回路に対して測定入力信号を出力
する信号出力手段と、 この信号出力手段から出力された測定入力信号と前記可
変遅延回路列の最後の可変遅延回路より出力される測定
出力信号とを入力する遅延カウンタとを備え、 前記複数のセル内の各々の処理回路が所定の処理を行う
第１のステップと、 前記複数のセルにわたって、前記処理回路が行った処理
結果に基づいてこの処理回路のセル内の可変遅延回路の
信号の伝搬遅延を変更する第２のステップと、 前記信号出力手段から出力された測定入力信号を前記遅
延カウンタと前記可変遅延回路列の最初の可変遅延回路
とに同時に入力する第３のステップと、 前記信号出力手段より出力された測定入力信号が前記可
変遅延回路列の最初の可変遅延回路に入力されたことに
より前記可変遅延回路列の最後の可変遅延回路より出力
された測定出力信号を前記遅延カウンタに入力する第４
のステップと、 前記遅延カウンタに入力された測定入力信号と前記遅延
カウンタに入力された測定出力信号との時間的な差によ
り前記可変遅延回路列の信号伝搬遅延時間を求める第５
のステップと、 前記可変遅延回路列の信号伝搬遅延時間により前記複数
のセル内の処理回路の処理結果を集計する第６のステッ
プとを備えたことを特徴とする並列処理方法。 - 【請求項６】 請求項５記載の並列処理方法において、 前記遅延カウンタは、入力された測定入力信号と測定出
力信号の一方が第１のレベルで他方が第２のレベルとの
とき第２のレベルの信号を出力する遅延検出回路と、こ
の遅延検出回路より出力された信号が第２のレベルのと
きだけ所定の周波数のパルス信号を発信するパルス発生
回路と、このパルス発生回路が発信したパルス信号のパ
ルス数をカウントするパルスカウンタとからなり、 前記第３のステップでは、 前記信号出力手段は出力する測定入力信号を所定の期間
第２のレベルとした後第１のレベルとし、 前記第５のステップでは、 前記遅延カウンタが入力する測定入力信号が第１のレベ
ルとなってから前記遅延検出回路が入力する測定出力信
号が第１のレベルとなるまでの間、前記遅延検出回路が
第２のレベルの信号を出力して前記パルス発生回路より
所定の周波数のパルス信号を発信させ、このパルス発生
回路より発信するパルス信号のパルス数を前記パルスカ
ウンタでカウントすることで前記可変遅延回路列の信号
伝搬遅延時間を求めることを特徴とする並列処理方法。 - 【請求項７】 請求項５記載の並列処理方法において、 前記遅延カウンタは、入力された測定入力信号を入力す
るセット端子と入力された測定出力信号を入力するリセ
ット端子と前記セット端子に入力する前記測定入力信号
が第１のレベルから第２のレベルに変化してから前記リ
セット端子に入力する前記測定出力信号が第１のレベル
から第２のレベルに変化するまで第２のレベルの信号を
出力する出力端子とを持つセット・リセット−フリップ
・フロップと、このセット・リセット−フリップ・フロ
ップの出力端子より第２のレベルの信号が出力されてい
るときだけ所定の周波数のパルス信号を発信するパルス
発生回路と、このパルス発生回路が発信したパルス信号
のパルス数をカウントするパルスカウンタとからなり、 前記第３のステップでは、 前記信号出力手段は出力する測定入力信号を第１のレベ
ルの状態より所定の期間第２のレベルとし、 前記第５のステップでは、 前記遅延カウンタが入力する測定入力信号が第１のレベ
ルから第２のレベルに変化してから前記遅延カウンタが
入力する測定出力信号が第１のレベルから第２のレベル
に変化するまでの間、前記セット・リセット−フリップ
・フロップが第２のレベルの信号を出力して前記パルス
発生回路より所定の周波数のパルス信号を発信させ、こ
のパルス発生回路より発信するパルス信号のパルス数を
前記パルスカウンタでカウントすることで前記可変遅延
回路列の信号伝搬遅延時間を求めることを特徴とする並
列処理方法。 - 【請求項８】 請求項５〜７いずれか１項に記載の並列
処理方法において、 前記可変遅延回路は、第１のトランジスタからなる高速
信号パスと、前記第１のトランジスタより応答速度が遅
い第２のトランジスタからなる低速信号パスと、前記処
理回路の処理結果に応じて前記高速信号パスと前記低速
信号パスとのいずれかを選択するスイッチ素子とからな
り、 前記第２のステップでは、前記信号出力手段から出力さ
れる測定入力信号の通過経路として、前記処理回路が行
った処理結果に基づいて前記スイッチ素子で前記高速信
号パスもしくは前記低速信号パスのいずれかを選択する
ことで前記可変遅延回路の信号の伝搬遅延を変更するこ
とを特徴とする並列処理方法。 - 【請求項９】 任意の処理を行う処理回路を備えた複数
のセルと、 このセル内に各々備えられ、同一のセル内の処理回路の
処理結果に応じて第２のレベルから第１のレベルへ変化
する信号の伝搬遅延が変化し、前記複数のセルにわたっ
てすべてが直列に接続された可変遅延回路と、 この可変遅延回路すべてが直列に接続された可変遅延回
路列の最初の可変遅延回路に対して第１のレベルから第
２のレベルに変化してから所定の第１の時間の後で第１
のレベルに戻る測定入力信号を出力する信号出力手段
と、 この信号出力手段が出力した測定入力信号が前記可変遅
延回路列の最初の可変遅延回路に入力されたことにより
前記可変遅延回路列の最後の可変遅延回路より出力され
る測定出力信号を入力し、前記測定出力信号が第１のレ
ベルから第２のレベルに変化してからまた第１のレベル
に戻るまでの第２の時間を測定することで前記可変遅延
回路列の信号伝搬遅延時間を求める遅延カウンタと、 この遅延カウンタが求めた前記可変遅延回路列の信号伝
搬遅延時間により前記複数のセル内の処理回路の処理結
果を集計する集計手段とを備えたことを特徴とする並列
処理装置。 - 【請求項１０】 請求項９記載の並列処理装置におい
て、 前記遅延カウンタは、 入力された信号が第２のレベルのときだけ所定の周波数
のパルス信号を発信するパルス発生回路と、 このパルス発生回路が発信したパルス信号のパルス数を
カウントするパルスカウンタとを備えることを特徴とす
る並列処理装置。 - 【請求項１１】 請求項１または９または１０記載の並
列処理装置において、 前記可変遅延回路は、 第１のトランジスタからなる高速信号パスと、 この第１のトランジスタより応答速度が遅い第２のトラ
ンジスタと前記第１のトランジスタからなり、第２のレ
ベルから第１のレベルへ変化する信号の伝搬遅延が大き
い低速信号パスと、 前記処理回路の処理結果に応じて前記高速信号パスと前
記低速信号パスとのいずれかを選択するスイッチ素子と
からなり、 前記信号出力手段から出力された測定入力信号は、前記
高速信号パスと前記低速信号パスのうち前記スイッチ素
子で選択された方を通過することを特徴とする並列処理
装置。 - 【請求項１２】 任意の処理を行う処理回路を備えた複
数のセルと、 このセル内に各々備えられ、同一のセル内の処理回路の
処理結果に応じて第２のレベルから第１のレベルへ変化
する信号の伝搬遅延が変化し、前記複数のセルにわたっ
てすべてが直列に接続された可変遅延回路と、 この可変遅延回路すべてが直列に接続された可変遅延回
路列の最初の可変遅延回路に対して第１のレベルと第２
のレベルとに変化する測定入力信号を出力する信号出力
手段と、 前記可変遅延回路列の最後の可変遅延回路より出力され
る測定出力信号を入力し、前記測定出力信号が第１のレ
ベルから第２のレベルに変化してからまた第１のレベル
に戻るまでの時間を測定する遅延カウンタとを備え、 前記複数のセル内の各々の処理回路が所定の処理を行う
第１のステップと、 前記複数のセルにわたって、前記処理回路が行った処理
結果に基づいてこの処理回路のセル内の可変遅延回路に
おける第２のレベルから第１のレベルへ変化する信号の
伝搬遅延を変更する第２のステップと、 前記信号出力手段から前記可変遅延回路列の最初の可変
遅延回路に入力する測定入力信号を第１のレベルから第
２のレベルに変化させてから所定の第１の時間の後で第
１のレベルに戻す第３のステップと、 前記信号出力手段が出力した測定入力信号が前記可変遅
延回路列の最初の可変遅延回路に入力されたことにより
前記可変遅延回路列の最後の可変遅延回路より出力され
た測定出力信号を前記遅延カウンタに入力する第４のス
テップと、 前記遅延カウンタに入力された測定出力信号が第１のレ
ベルから第２のレベルに変化してからまた第１のレベル
に戻るまでの第２の時間を測定することで前記可変遅延
回路列の信号伝搬遅延時間を求める第５のステップと、 前記可変遅延回路列の信号伝搬遅延時間により前記複数
のセル内の処理回路の処理結果を集計する第６のステッ
プとを備えたことを特徴とする並列処理方法。 - 【請求項１３】 請求項１２記載の並列処理方法におい
て、 前記遅延カウンタは、入力された信号が第２のレベルの
ときだけ所定の周波数のパルス信号を発信するパルス発
生回路と、このパルス発生回路が発信したパルス信号の
パルス数をカウントするパルスカウンタとを備え、 前記第５のステップでは、 前記遅延カウンタに入力する測定出力信号が第１のレベ
ルより第２のレベルとなってからまた第１のレベルに戻
るまでの間、前記パルス発生回路より所定の周波数のパ
ルス信号を発信させ、このパルス発生回路より発信する
パルス信号のパルス数を前記パルスカウンタでカウント
することで前記可変遅延回路列の信号伝搬遅延時間を求
めることを特徴とする並列処理方法。 - 【請求項１４】 請求項１２または１３記載の並列処理
方法において、 前記可変遅延回路は、第１のトランジスタからなる高速
信号パスと、この第１のトランジスタより応答速度が遅
い第２のトランジスタと前記第１のトランジスタからな
り、第２のレベルから第１のレベルへ変化する信号の伝
搬遅延が大きい低速信号パスと、前記処理回路の処理結
果に応じて前記高速信号パスと前記低速信号パスとのい
ずれかを選択するスイッチ素子とからなり、 前記第２のステップでは、前記信号出力手段から出力さ
れる測定入力信号の通過経路として、前記処理回路が行
った処理結果に基づいて前記スイッチ素子で前記高速信
号パスもしくは低速信号パスのいずれかを選択すること
で前記可変遅延回路における第２のレベルから第１のレ
ベルへ変化する信号の伝搬遅延を変更することを特徴と
する並列処理方法 - 【請求項１５】 請求項１，２，３，９，１０のいずれ
か１項に記載の並列処理装置において、 前記可変遅延回路は、 第１導電型のチャネルの第１のＭＯＳトランジスタと第
２導電型のチャネルの第２のＭＯＳトランジスタからな
る第１および第２のインバータ回路からなる信号パス
と、 第１導電型のチャネルの第３のＭＯＳトランジスタおよ
びこの第３のＭＯＳトランジスタと電源供給量が異なる
第１導電型のチャネルの第４のＭＯＳトランジスタが並
列に接続された並列回路とを備え、 前記第１のインバータ回路または第２のインバータ回路
もしくは第１と第２のインバータ回路の第１のＭＯＳト
ランジスタのソース端子に前記並列回路を介して電源が
接続され、 前記処理回路の処理結果に応じた制御信号は、前記第３
のＭＯＳトランジスタのゲートにインバータ素子を介し
て入力され、前記第４のＭＯＳトランジスタのゲートに
直接入力されることを特徴とする並列処理装置。 - 【請求項１６】 請求項１，２，３，９，１０のいずれ
か１項に記載の並列処理装置において、 前記処理回路は処理結果に応じて２つ以上の制御信号を
出力し、 前記可変遅延回路は、 第１導電型のチャネルの第１のＭＯＳトランジスタと第
２導電型のチャネルの第２のＭＯＳトランジスタからな
る第１および第２のインバータ回路からなる信号パス
と、 第１導電型のチャネルの互いに電源供給量が異なる２つ
以上の電源供給ＭＯＳトランジスタと抵抗器とが並列に
接続された並列回路とを備え、 前記第１のインバータ回路または第２のインバータ回路
もしくは第１と第２のインバータ回路の第１のＭＯＳト
ランジスタのソース端子に前記並列回路を介して電源が
接続され、 前記処理回路から出力される２つ以上の制御信号がいず
れかの前記電源供給ＭＯＳトランジスタのゲート電極に
入力されることを特徴とする並列処理装置。 - 【請求項１７】 請求項５，６，７のいずれか１項に記
載の並列処理方法において、 前記可変遅延回路は、 第１導電型のチャネルの第１のＭＯＳトランジスタと第
２導電型のチャネルの第２のＭＯＳトランジスタからな
る第１および第２のインバータ回路からなる信号パス
と、 第１導電型のチャネルの第３のＭＯＳトランジスタおよ
びこの第３のＭＯＳトランジスタと電源供給量が異なる
第１導電型のチャネルの第４のＭＯＳトランジスタが並
列に接続された並列回路とからなり、 前記第１のインバータ回路または第２のインバータ回路
もしくは第１と第２のインバータ回路の第１のＭＯＳト
ランジスタのソース端子に前記並列回路を介して電源が
接続され、 前記第２のステップでは、 前記処理回路の制御信号が、前記第３のＭＯＳトランジ
スタのゲートにインバータ素子を介して入力され、前記
第４のＭＯＳトランジスタのゲートに直接入力された結
果、前記処理回路の処理結果に応じて前記第３もしくは
第４のＭＯＳトランジスタのいずれかがオンになること
で、前記信号パスにおける信号の伝搬遅延を変更して前
記可変遅延回路の信号伝搬遅延を変更することを特徴と
する並列処理方法。 - 【請求項１８】 請求項１２または１３に記載の並列処
理方法において、 前記可変遅延回路は、 第１導電型のチャネルの第１のＭＯＳトランジスタと第
２導電型のチャネルの第２のＭＯＳトランジスタからな
る第１および第２のインバータ回路からなる信号パス
と、 第１導電型のチャネルの第３のＭＯＳトランジスタおよ
びこの第３のＭＯＳトランジスタと電源供給量が異なる
第１導電型のチャネルの第４のＭＯＳトランジスタが並
列に接続された並列回路とからなり、 前記第１のインバータ回路または第２のインバータ回路
もしくは第１と第２のインバータ回路の第１のＭＯＳト
ランジスタのソース端子に前記並列回路を介して電源が
接続され、 前記第２のステップでは、 前記処理回路の制御信号が、前記第３のＭＯＳトランジ
スタのゲートにインバータ素子を介して入力され、前記
第４のＭＯＳトランジスタのゲートに直接入力された結
果、前記処理回路の処理結果に応じて前記第３もしくは
第４のＭＯＳトランジスタのいずれかがオンになること
で、前記信号パスにおける信号の伝搬遅延を変更して前
記可変遅延回路における第２のレベルから第１のレベル
へ変化する信号の伝搬遅延を変更することを特徴とする
並列処理方法。 - 【請求項１９】 請求項５，６，７のいずれか１項に記
載の並列処理方法において、 前記処理回路は処理結果に応じて２つ以上の制御信号を
出力し、 前記可変遅延回路は、 第１導電型のチャネルの第１のＭＯＳトランジスタと第
２導電型のチャネルの第２のＭＯＳトランジスタからな
る第１および第２のインバータ回路からなる信号パス
と、 第１導電型のチャネルの互いに電源供給量が異なる２つ
以上の電源供給ＭＯＳトランジスタと抵抗器とが並列に
接続された並列回路とからなり、 前記第１のインバータ回路または第２のインバータ回路
もしくは第１と第２のインバータ回路の第１のＭＯＳト
ランジスタのソース端子に前記並列回路を介して電源が
接続され、 前記第２のステップでは、 前記処理回路の２つ以上の制御信号が、いずれかの前記
電源供給ＭＯＳトランジスタのゲートに入力された結
果、前記処理回路の処理結果に応じて前記電源供給ＭＯ
Ｓトランジスタのいずれかがオンになることで、このオ
ンになった電源供給ＭＯＳトランジスタの電源供給量に
対応して前記信号パスにおける信号の伝搬遅延を変更し
て前記可変遅延回路の信号伝搬遅延を変更することを特
徴とする並列処理方法。 - 【請求項２０】 請求項１２または１３記載の並列処理
方法において、 前記処理回路は処理結果に応じて２つ以上の制御信号を
出力し、 前記可変遅延回路は、 第１導電型のチャネルの第１のＭＯＳトランジスタと第
２導電型のチャネルの第２のＭＯＳトランジスタからな
る第１および第２のインバータ回路からなる信号パス
と、 第１導電型のチャネルの互いに電源供給量が異なる２つ
以上の電源供給ＭＯＳトランジスタと抵抗器とが並列に
接続された並列回路とからなり、 前記第１のインバータ回路または第２のインバータ回路
もしくは第１と第２のインバータ回路の第１のＭＯＳト
ランジスタのソース端子に前記並列回路を介して電源が
接続され、 前記第２のステップでは、 前記処理回路の２つ以上の制御信号が、いずれかの前記
電源供給ＭＯＳトランジスタのゲートに入力された結
果、前記処理回路の処理結果に応じて前記電源供給ＭＯ
Ｓトランジスタのいずれかがオンになることで、このオ
ンになった電源供給ＭＯＳトランジスタの電源供給量に
対応して前記信号パスにおける信号の伝搬遅延を変更し
て前記可変遅延回路における第２のレベルから第１のレ
ベルへ変化する信号の伝搬遅延を変更することを特徴と
する並列処理方法。 - 【請求項２１】 任意の処理を行う処理回路を備えた複
数のセルと、 このセル内に各々備えられ、同一のセル内の処理回路の
処理結果に応じて信号の伝搬遅延が変化し、前記複数の
セルにわたってすべてが直列に接続された可変遅延回路
と、 この可変遅延回路すべてが直列に接続された可変遅延回
路列の最初の可変遅延回路に対して測定入力信号を出力
する信号出力手段と、 この信号出力手段から出力された測定入力信号と、この
測定入力信号が前記可変遅延回路列の最初の可変遅延回
路に入力されたことにより前記可変遅延回路列の最後の
可変遅延回路より出力される測定出力信号とを入力し、
前記測定入力信号と前記測定出力信号とにより前記可変
遅延回路列の信号伝搬遅延時間を求め、前記複数のセル
内の処理回路による処理結果を求める遅延測定手段とを
備えたことを特徴とする並列処理装置。 - 【請求項２２】 任意の処理を行う処理回路を備えた複
数のセルと、 このセル内に各々備えられ、同一のセル内の処理回路の
処理結果に応じて第２のレベルから第１のレベルへ変化
する信号の伝搬遅延が変化し、前記複数のセルにわたっ
てすべてが直列に接続された可変遅延回路と、 この可変遅延回路すべてが直列に接続された可変遅延回
路列の最初の可変遅延回路に対して第１のレベルから第
２のレベルに変化してから所定の第１の時間の後で第１
のレベルに戻る測定入力信号を出力する信号出力手段
と、 この信号出力手段が出力した測定入力信号が前記可変遅
延回路列の最初の可変遅延回路に入力されたことにより
前記可変遅延回路列の最後の可変遅延回路より出力され
る測定出力信号を入力し、前記測定出力信号が第１のレ
ベルから第２のレベルに変化してからまた第１のレベル
に戻るまでの第２の時間を測定することで前記可変遅延
回路列の信号伝搬遅延時間を求め、前記複数のセル内の
処理回路による処理結果を求める遅延測定手段とを備え
たことを特徴とする並列処理装置。 - 【請求項２３】 請求項１記載の並列処理装置におい
て、 前記処理回路は、第１の処理結果と第２の処理結果とを
出力し、 前記可変遅延回路は、前記第１の処理結果を受けるとこ
の可変遅延回路を伝搬する信号を第１の時間遅延させ、
前記第２の処理結果を受けるとこの可変遅延回路を伝搬
する信号を第２の時間遅延させることを特徴とする並列
処理装置。 - 【請求項２４】 請求項２３記載の並列処理装置におい
て、 前記第１の時間は、前記第２の時間より長いことを特徴
とする並列処理装置。 - 【請求項２５】 請求項２１記載の並列処理装置におい
て、 前記処理回路は、第１の処理結果と第２の処理結果とを
出力し、 前記可変遅延回路は、前記第１の処理結果を受けるとこ
の可変遅延回路を伝搬する信号を第１の時間遅延させ、
前記第２の処理結果を受けるとこの可変遅延回路を伝搬
する信号を第２の時間遅延させることを特徴とする並列
処理装置。 - 【請求項２６】 請求項１記載の並列処理装置におい
て、 前記複数のセルを備えた複数のブロックが設けられ、 前記信号出力手段から出力された測定入力信号は、前記
各々のブロック内の最初の可変遅延回路各々に入力さ
れ、 前記遅延カウンタは、前記ブロック内の最後の可変遅延
回路の出力端に接続されて前記ブロック毎に設けられた
ことを特徴とする並列処理装置。 - 【請求項２７】 請求項２１記載の並列処理装置におい
て、 前記複数のセルを備えた複数のブロックが設けられ、 前記信号出力手段から出力された測定入力信号は、前記
各々のブロック内の最初の可変遅延回路各々に入力さ
れ、 前記遅延測定手段は、前記ブロック内の最後の可変遅延
回路の出力端に接続されて前記ブロック毎に設けられた
ことを特徴とする並列処理装置。 - 【請求項２８】 請求項１記載の並列処理装置におい
て、 前記複数のセルを備えた複数のブロックと、 前記各々のブロック内の最後の可変遅延回路の出力端が
接続され、前記複数のブロックいずれかを選択して選択
したブロックの最後の可変遅延回路から出力された測定
出力信号を出力するセレクタとが設けられ、 前記信号出力手段から出力された測定入力信号は、前記
各々のブロック内の最初の可変遅延回路各々に入力さ
れ、 前記遅延カウンタは、前記セレクタから出力された測定
出力信号と前記測定入力信号とにより前記信号伝搬遅延
時間を求めることを特徴とする並列処理装置。 - 【請求項２９】 請求項２１記載の並列処理装置におい
て、 前記複数のセルを備えた複数のブロックと、 前記各々のブロック内の最後の可変遅延回路の出力端が
接続され、前記複数のブロックいずれかを選択して選択
したブロックの最後の可変遅延回路から出力された測定
出力信号を出力するセレクタとが設けられ、 前記信号出力手段から出力された測定入力信号は、前記
各々のブロック内の最初の可変遅延回路各々に入力さ
れ、 前記遅延測定手段は、前記セレクタから出力された測定
出力信号と前記測定入力信号とにより前記信号伝搬遅延
時間を求めることを特徴とする並列処理装置。 - 【請求項３０】 請求項１記載の並列処理装置におい
て、 前記複数のセルに設けられた各々処理回路は、全て同一
であることを特徴とする並列処理装置。
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