JP3406202B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＩＣカード等に搭
載された半導体装置およびその製造方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device mounted on an IC card or the like and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来より、半導体集積回路への電源電圧
の供給や外部との信号のやりとりは、パッド電極を経由
して行われる。このパッド電極は、通常、論理回路にし
ろ、記憶回路にしろ、トランジスタとそれらを相互に接
続する金属配線層が設けられた領域の外側に配置されて
いる。2. Description of the Related Art Conventionally, supply of a power supply voltage to a semiconductor integrated circuit and exchange of signals with the outside are performed via pad electrodes. This pad electrode, whether it is a logic circuit or a memory circuit, is usually arranged outside the region where the transistor and the metal wiring layer interconnecting them are provided.
【０００３】図８は、ＩＣカードに搭載された半導体集
積回路におけるパッド電極の従来の配置を示す平面図で
ある。同図に示すように、チップ３０の上には、不揮発
性メモリであるＥＥＰＲＯＭ(Electrically Erasable P
rogramable Read Only Momory)３１、読み出し専用メモ
リであるＲＯＭ３２、演算や制御を行う中央処理ユニッ
トであるＣＰＵ３３、一時蓄えのメモリとしてのランダ
ム・アクセス・メモリであるＲＡＭ３４が配置されてい
る。そして、これらの素子の周辺には、合計８個のパッ
ド電極３５が配置されている。FIG. 8 is a plan view showing a conventional arrangement of pad electrodes in a semiconductor integrated circuit mounted on an IC card. As shown in the figure, on the chip 30, an EEPROM (Electrically Erasable P
A ROM 32, which is a read-only memory, a CPU 33, which is a central processing unit for performing calculations and controls, and a RAM 34, which is a random access memory as a temporary storage memory, are arranged. A total of eight pad electrodes 35 are arranged around these elements.
【０００４】ところで、上記のようなＩＣカードに搭載
されたＥＥＰＲＯＭ３１やＲＯＭ３２には、通信の際に
必要なプロトコル、認証用の番号コード、使用金額、残
り度数等の種々の重要なデータが格納されている。その
ため、これらのコードやデータ類はＩＣカードの偽造を
防止する観点から、第三者によって読み出されることを
阻止する必要がある。By the way, various important data such as a protocol required for communication, an authentication number code, a used amount of money, and a remaining frequency are stored in the EEPROM 31 and the ROM 32 mounted on the IC card as described above. ing. Therefore, it is necessary to prevent these codes and data from being read by a third party from the viewpoint of preventing forgery of the IC card.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図７に
示すような従来の半導体装置においては、上部からの観
察によってＥＥＰＲＯＭ３１やＲＯＭ３２の配置を見る
ことができ、その上、電子ビームを用いた測定によって
メモリ素子の内容を容易に読みとることが可能であっ
た。本発明は、このような課題を解決するためのもので
あり、メモリ素子に記憶保持されている内容を容易に読
みとられてしまうことを防止する半導体装置およびその
製造方法を提供することを目的とする。However, in the conventional semiconductor device as shown in FIG. 7, the arrangement of the EEPROM 31 and the ROM 32 can be seen by observing from above, and further, the measurement using the electron beam can be performed. The contents of the memory element could be easily read. The present invention is intended to solve such a problem, and an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that prevent contents stored in a memory element from being easily read. And
【０００６】[0006]
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体装置の製造方法は、半導
体基板上にメモリ素子を形成する工程と、メモリ素子の
上に層間絶縁膜を形成する工程と、層間絶縁膜にコンタ
クトホールを開口する工程と、このコンタクトホールを
介してメモリ素子と電気的に接続されたパッド電極を、
層間絶縁膜の上に形成する工程と、パッド電極の上にボ
ンディングによって配線を設ける工程と、１７５℃以上
かつパッド電極が溶融しない程度の温度で、２２０ｎｍ
以上の波長の紫外線をパッド電極の上から照射する工程
とを有するものである。このように構成することにより
本発明は、メモリ素子の上部から観察しても、その内容
を容易に読みとることのできない半導体装置を製造する
ことができる。In order to achieve such an object, a method of manufacturing a semiconductor device according to the present invention comprises a step of forming a memory element on a semiconductor substrate, and an interlayer insulating film on the memory element. A step of forming a contact hole in the interlayer insulating film, and a pad electrode electrically connected to the memory element through the contact hole,
220 nm at a temperature of 175 ° C. or higher and at a temperature at which the pad electrode does not melt, a step of forming the wiring on the interlayer insulating film, a step of providing wiring on the pad electrode by bonding
And a step of irradiating ultraviolet rays having the above wavelength from above the pad electrode. With such a configuration, the present invention can manufacture a semiconductor device whose contents cannot be easily read even when observed from above the memory element.
【０００７】[0007]
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図１は、本発明の一つの
実施の形態を示す平面図である。同図において、図８と
同一符号のものは同一または同等の部品を示し、パッド
電極３５をＥＥＰＲＯＭ３１上に配置している点が、図
８と比較して大きく異なる。BEST MODE FOR CARRYING OUT THE INVENTION Next, one embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view showing an embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 8 indicate the same or equivalent parts, and the point that the pad electrode 35 is arranged on the EEPROM 31 is greatly different from that in FIG.
【０００８】通常、パッド電極３５の面積は、１個あた
り約０．０１ｍｍ2 （一辺の長さは０．１ｍｍの正方
形）なので、８個のパッド電極３５の総面積は、約０．
０８ｍｍ2 となる。よって、ＥＥＰＲＯＭ３１の形成さ
れた領域の総面積を、仮に４ｍｍ2 （一辺の長さが２ｍ
ｍの正方形）とすると、パッド電極３５はＥＥＰＲＯＭ
３１全体の約２％を遮蔽することになる。Normally, the area of each pad electrode 35 is about 0.01 mm 2 (a square whose side length is 0.1 mm), so the total area of the eight pad electrodes 35 is about 0.
It will be 08 mm 2 . Therefore, the total area of the area where the EEPROM 31 is formed is temporarily set to 4 mm 2 (the length of one side is 2 m).
m square), the pad electrode 35 is an EEPROM.
Approximately 2% of the whole 31 will be shielded.
【０００９】そこで、ＥＥＰＲＯＭ３１に収納されてい
るデータの中でも機密性の高いものから順に、その上に
パッド電極３５を配置すれば機密保持が可能となる。ま
た、２％程度の遮蔽では少なすぎるというのであれば、
パッド電極３５の面積を大きくすればよい。また、パッ
ド電極３５を、ＥＥＰＲＯＭ３１の上だけでなく、ＲＯ
Ｍ３２やＲＡＭ３４等のメモリ素子の上に配置してもよ
い。Therefore, if the pad electrodes 35 are arranged on the data stored in the EEPROM 31 in order from the one with the highest confidentiality, the confidentiality can be maintained. Also, if it is said that the shielding of about 2% is too small,
The area of the pad electrode 35 may be increased. In addition, the pad electrode 35 is provided not only on the EEPROM 31 but also on the RO
You may arrange | position on memory elements, such as M32 and RAM34.
【００１０】図２は、本発明のその他の実施の形態を示
す平面図である。同図において、図１と同一符号のもの
は同一または同等の部品を示し、本実施の形態は、８個
のパッド電極３５はＥＥＰＲＯＭ３１の形成された領域
をほぼ全域に亘って覆っている点に特徴がある。FIG. 2 is a plan view showing another embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 1 indicate the same or equivalent parts, and in the present embodiment, the eight pad electrodes 35 cover the area where the EEPROM 31 is formed almost all over. There are features.
【００１１】すなわち、ＥＥＰＲＯＭ３１の総面積が図
１と同様に４ｍｍ2 （一辺の長さが２ｍｍの正方形）で
あれば、ＥＥＰＲＯＭ３１を完全に遮蔽するためにパッ
ド電極１個あたりの面積を、０．５ｍｍ2 （一辺の長さ
が０．５ｍｍと１ｍｍの長方形）となるようにしてい
る。このようにすれば、ＥＥＰＲＯＭ３１の内容が読み
とられることを、完全に阻止することができる。That is, if the total area of the EEPROM 31 is 4 mm 2 (square having a side length of 2 mm) as in FIG. 1, the area per pad electrode is 0. The length is set to 5 mm 2 (rectangle of 0.5 mm and 1 mm on each side). This makes it possible to completely prevent the contents of the EEPROM 31 from being read.
【００１２】ところで、ＥＥＰＲＯＭ３１は、ゲート電
極がゲート間絶縁膜を挟んだ浮遊ゲートと制御ゲートと
によって構成されており、制御ゲートに高電圧を印加す
ることによって浮遊ゲートに電子を注入したり、引き抜
いたりすることができる。また、この浮遊ゲート中の電
子の有無はソース・ドレイン間の導電率から容易に知る
ことができ、さらには通常の動作電圧（例えば−５〜＋
５Ｖ）ではこの電子の量は変化せず、電源が切れてもメ
モリ内容が保持されように構成されている。このように
構成されることにより、ＥＥＰＲＯＭ３１を不揮発性の
記憶装置として使用することができる。By the way, the EEPROM 31 has a gate electrode composed of a floating gate and a control gate sandwiching an inter-gate insulating film, and by applying a high voltage to the control gate, electrons are injected into or extracted from the floating gate. You can Further, the presence or absence of electrons in the floating gate can be easily known from the conductivity between the source and drain, and further, the normal operating voltage (for example, -5 to +).
At 5V), the amount of electrons does not change, and the memory contents are retained even when the power is turned off. With this configuration, the EEPROM 31 can be used as a nonvolatile storage device.
【００１３】ところが、図１，２に示したように、パッ
ド電極上にボンディング用の配線を超音波あるいは熱圧
着を用いて形成したり、バンプを用いて配線を形成した
りすると、パッド電極の下部に配置されている浮遊ゲー
トトランジスタやＳｉ−ＳｉＯ2 界面に劣化が生じ易い
という問題がある。However, as shown in FIGS. 1 and 2, when the wiring for bonding is formed on the pad electrode by using ultrasonic waves or thermocompression bonding, or the wiring is formed by using bumps, the pad electrode there is degradation in the floating gate transistors and Si-SiO 2 interface is located in the lower part is liable to occur.
【００１４】この問題を詳細に調べた結果、静電気によ
る損傷と汚染混入との２つの要因に分類できることが判
明した。すなわち、静電気による損傷の結果としては、
酸化膜とシリコン基板との界面に正孔（ホール、正電荷
として作用）が生じ、これが浮遊ゲートトランジスタの
特性変動やリーク電流増大を引き起こす要因となってい
る。一方、汚染の混入の結果としては、酸化膜中にカリ
ウムやナトリウムの可動イオン（正電荷として作用す
る）が浮遊ゲートトランジスタの特性変動やリーク電流
の増大を引き起こす要因となっている。As a result of detailed investigation of this problem, it has been found that it can be classified into two factors: damage due to static electricity and contamination. That is, as a result of damage due to static electricity,
Holes (acting as holes and positive charges) are generated at the interface between the oxide film and the silicon substrate, and this is a factor that causes fluctuations in characteristics of the floating gate transistor and increases in leak current. On the other hand, as a result of the contamination, mobile ions of potassium and sodium (acting as positive charges) in the oxide film cause the fluctuation of the characteristics of the floating gate transistor and the increase of the leak current.
【００１５】そこで、このような２つの要因を解消する
ために、ボンディングの材料および方法、あるいはバン
プ形成法についての種々の検討を試みたが、これらの改
善だけで上記問題を根絶することは困難であることがわ
かった。しかしながら、パッド電極形成後における何ら
かの処理で解消出来ないか検討した結果、１９０℃の温
度で波長２２０〜３６０ｎｍの紫外線を１００Ｊ／ｃｍ
2 程度照射すると、上記２つの要因をほぼ解消できるこ
とがわかった。Therefore, in order to eliminate these two factors, various studies have been made on the bonding material and method or the bump forming method, but it is difficult to eliminate the above problems only by improving them. I found out. However, as a result of studying whether it can be eliminated by some treatment after forming the pad electrode, 100 J / cm of ultraviolet rays having a wavelength of 220 to 360 nm at a temperature of 190 ° C.
When about 2 irradiation was found to be substantially overcome the above two factors.
【００１６】図３は、ボンディングによる損傷によって
生じた電荷量と紫外線照射との関係を示したグラフであ
る。同図に示す結果は、パッド電極をアルミニウムで作
製し、その面積を１ｍｍ2とするとともにその厚さを５
００ｎｍとし、また浮遊ゲートトランジスタとパッド電
極との間に膜厚が４００ｎｍの層間絶縁膜を形成した場
合のものを示す。FIG. 3 is a graph showing the relationship between the amount of electric charges generated by the damage caused by bonding and the irradiation of ultraviolet rays. The result shown in the figure is that the pad electrode is made of aluminum, its area is 1 mm 2, and its thickness is 5 mm.
00 nm and an interlayer insulating film having a film thickness of 400 nm is formed between the floating gate transistor and the pad electrode.
【００１７】さて、同図に示すように、実験的に静電気
による損傷を与えた結果、１×１０12／ｃｍ2 程度の正
孔が生じたが、１９０℃での紫外線照射によってその１
／５以下まで激減させることができた。また、汚染混入
によって１×１０12／ｃｍ2程度の可動イオンを生じさ
せたが、１９０℃での紫外線照射によってその１／１０
以下まで激減させることができた。この紫外線照射によ
る効果は、１９０℃程度の温度で最も大きいが、１００
℃以下（室温を含む）ではほとんど効果が見られなかっ
た。As shown in the figure, as a result of experimentally damaging by static electricity, about 1 × 10 12 / cm 2 holes were generated.
We were able to drastically reduce it to less than / 5. Moreover, mobile ions of about 1 × 10 12 / cm 2 were generated by contamination, but 1/10 of that was generated by ultraviolet irradiation at 190 ° C.
I was able to drastically reduce to the following. The effect of this ultraviolet irradiation is greatest at a temperature of about 190 ° C,
Almost no effect was observed below ℃ (including room temperature).
【００１８】なお、この紫外線が１ｍｍ2 という大面積
のアルミニウムパッドの下部の酸化膜すべてに効果があ
るということは予想外のことであったが、紫外線が５０
０ｎｍ厚のアルミニウムを通過できないことを考慮する
と、パッド電極端部から多重反射でアルミニウムパッド
全域に広がったものと推測される。It was unexpected that the ultraviolet rays had an effect on the entire oxide film under the aluminum pad having a large area of 1 mm 2.
Considering that 0 nm-thickness aluminum cannot be passed through, it is presumed that it spreads over the entire area of the aluminum pad by multiple reflection from the end of the pad electrode.
【００１９】また、１９０℃という温度が有効である理
由は明確ではないが、ある種の拡散現象が関与したもの
と推測される。照射量も１０Ｊ／ｃｍ2 から、紫外線照
射の効果が見えはじめ、１０００Ｊ／ｃｍ2 まで照射し
ても、特性は良くなる一方であり、特に副作用等の問題
は生じなかった。なお、１９０℃以外の温度でも実験的
に１７５℃以上であれば有効であることがわかった。Although the reason why the temperature of 190 ° C. is effective is not clear, it is presumed that a certain diffusion phenomenon is involved. From the irradiation amount of 10 J / cm 2 , the effect of ultraviolet irradiation began to be seen, and even when irradiation was performed up to 1000 J / cm 2 , the characteristics were only improved, and side effects and the like did not occur. It has been experimentally found that a temperature of 175 ° C. or higher is effective even at a temperature other than 190 ° C.
【００２０】図４は、紫外線照射時の温度とフラットバ
ンド電圧との関係を示すグラフである。同図に示す結果
は、パッド電極をアルミニウムで作製し、その面積を１
ｍｍ2 とするとともにその厚さを５００ｎｍとし、また
浮遊ゲートトランジスタとパッド電極との間に膜厚が４
００ｎｍの層間絶縁膜を形成した場合のものを示す。さ
らに、ボンディングに用いた配線材料としては金を用
い、圧着の力は５０ｇ、温度は２００℃、紫外線照射量
は２００Ｗ・ｓｅｃ／ｃｍ2 とした。FIG. 4 is a graph showing the relationship between the temperature and the flat band voltage during ultraviolet irradiation. The result shown in the figure is that the pad electrode is made of aluminum and its area is 1
mm 2 and the thickness is 500 nm, and the film thickness between the floating gate transistor and the pad electrode is 4
The case where an interlayer insulating film of 00 nm is formed is shown. Furthermore, gold was used as the wiring material used for bonding, the pressure of the pressure was 50 g, the temperature was 200 ° C., and the ultraviolet irradiation amount was 200 W · sec / cm 2 .
【００２１】さて、ボンディング後の酸化膜の特性の変
化は、フラットバンド電圧から知ることができることが
わかっている。同図に示すように、本来のフラットバン
ド電圧の値（設計値）は、−６Ｖ程度の値を示すはずで
あるが、ボンディングによって−１２Ｖ程度まで下がっ
てしまった。そこで、紫外線照射とともに加熱処理を行
ったところ、１００℃以下では全く回復しなかったもの
が、１００℃を越えると徐々に効果が出始め、少なくと
も１７５℃以上であればその回復度は十分であることが
わかった。It is known that the change in the characteristics of the oxide film after bonding can be known from the flat band voltage. As shown in the figure, the original value of the flat band voltage (design value) should show a value of about -6V, but it decreased to about -12V due to bonding. Therefore, when heat treatment was performed together with irradiation of ultraviolet rays, what was not recovered at 100 ° C. or lower was gradually exhibited when the temperature exceeded 100 ° C., and the recovery was sufficient at least 175 ° C. or higher. I understood it.
【００２２】なお、紫外線の波長を短くし、２００ｎｍ
以下の紫外線を照射した場合には、酸化膜の変質（酸素
原子とシリコン原子との間の結合の切断、結合角の変化
等）を引き起こすため、酸化膜の絶縁耐圧が低下した
り、長期信頼性が低下するといった不都合が生じた。し
たがって、２００ｎｍ以下の波長の紫外線は不適であ
り、１７５℃以上で波長２２０〜３６０ｎｍの紫外線を
照射することで優れた効果が得られるものと考える。た
だし、パッド電極や配線の材料であるアルミニウムが溶
融するほど高温にしてはいけないことは当然であり、ま
た３６０ｎｍ以上の長波長の紫外線であればいくら照射
しても何ら問題はない。The wavelength of ultraviolet rays is shortened to 200 nm.
When the following ultraviolet rays are irradiated, the oxide film may be altered (bonds between oxygen atoms and silicon atoms are broken, the bond angle may be changed, etc.), resulting in a decrease in the dielectric strength of the oxide film or long-term reliability. The inconvenience that the property deteriorates occurred. Therefore, it is considered that ultraviolet rays having a wavelength of 200 nm or less are unsuitable, and excellent effects can be obtained by irradiating the ultraviolet rays having a wavelength of 220 to 360 nm at 175 ° C. or higher. However, it is natural that the temperature should not be so high that aluminum, which is a material of the pad electrode and the wiring, is melted, and there is no problem even if the ultraviolet rays having a long wavelength of 360 nm or more are irradiated.
【００２３】また、図示してはいないが、パッド面積を
大きくして６．２５ｍｍ2 （一辺が２．５ｍｍの正方
形）にした試料について同様の実験を行っても、同様の
よい結果を得られた。例えば、８個のパッド電極の面積
をそれぞれ６．２５ｍｍ2 とすれば、総面積は５０ｍｍ
2 （＝８×６．２５ｍｍ2 ）になり、ＥＥＰＲＯＭの面
積が５０ｍｍ2 （一辺が約７ｍｍの正方形）までは、上
記のパッド電極８個でほぼ完全に遮蔽することができる
ことになる。今後、ＩＣカードに搭載されるＥＥＰＲＯ
Ｍの規模は、ますます増大する傾向にあり、それに伴っ
てＥＥＰＲＯＭの面積も増加すると予想されるが、ＥＥ
ＰＲＯＭの面積が５０ｍｍ2 という数字は、ＩＣカード
搭載用の集積回路という観点からすると十分実用的な値
であるといえる。Although not shown in the drawing, the same good result can be obtained even if the same experiment is performed on the sample having the pad area increased to 6.25 mm 2 (square with 2.5 mm on each side). It was For example, if the area of each of the eight pad electrodes is 6.25 mm 2 , the total area is 50 mm.
2 (= 8 × 6.25 mm 2 ), and the area of the EEPROM up to 50 mm 2 (square with one side of about 7 mm) can be almost completely shielded by the above eight pad electrodes. EEPRO to be mounted on IC cards in the future
The scale of M tends to increase more and more, and the area of EEPROM is expected to increase accordingly.
The PROM area of 50 mm 2 is a sufficiently practical value from the viewpoint of an integrated circuit for mounting an IC card.
【００２４】次に、以上の実験結果を踏まえて、図２に
係る半導体装置の製造工程について詳細に説明する。な
お、以下の製造工程は、図１に係る半導体装置の製造に
おいても同様に適用できることは明らかである。図５，
６，７は、図２に係る半導体装置の製造工程を示す断面
図である。同図に示すように、製造工程順にステップ
（ａ）から（ｆ）までの断面図を記載している。Next, the manufacturing process of the semiconductor device according to FIG. 2 will be described in detail based on the above experimental results. It is obvious that the following manufacturing process can be similarly applied to the manufacturing of the semiconductor device according to FIG. Figure 5,
6 and 7 are cross-sectional views showing the manufacturing process of the semiconductor device according to FIG. As shown in the figure, cross-sectional views from steps (a) to (f) are shown in the order of manufacturing steps.
【００２５】ステップ（ａ）において、ｐ型のシリコン
基板１の表面領域には、ゲート酸化膜２を介して多結晶
シリコンからなる浮遊ゲート３とゲート間酸化膜４と多
結晶シリコンの制御ゲート５が区域的に設けられてい
る。そして、制御ゲート５をマスクとしてドーパント
（不純物）であるリンが、シリコン基板１中に導入され
てｎ+ 拡散層であるソース領域６およびドレイン領域７
が形成され、その結果複数のトランジスタが形成されて
いる。また、シリコン基板１中の各トランジスタ間に
は、素子分離のための酸化シリコン層８が埋め込まれて
いる。In step (a), in the surface region of the p-type silicon substrate 1, a floating gate 3 made of polycrystalline silicon, an inter-gate oxide film 4 and a control gate 5 made of polycrystalline silicon are formed via a gate oxide film 2. Are provided area by area. Then, phosphorus, which is a dopant (impurity), is introduced into the silicon substrate 1 by using the control gate 5 as a mask, and the source region 6 and the drain region 7 that are n + diffusion layers are formed.
Are formed, and as a result, a plurality of transistors are formed. Further, a silicon oxide layer 8 for element isolation is embedded between each transistor in the silicon substrate 1.
【００２６】ステップ（ｂ）において、上記のトランジ
スタを含む基板全体は、層間絶縁膜９となる酸化シリコ
ンがＣＶＤ法によって堆積される。そして、ソース領域
６およびドレイン領域７の上の層間絶縁膜には、コンタ
クトホールが形成された後に、配線層１０が形成されて
いる。ステップ（ｃ）において、配線層１０の上には、
さらに層間絶縁膜１２が形成され、この層間絶縁膜１２
にはスルーホールが開口された後に、配線層１１が形成
され、その上にはさらに層間絶縁膜１３が形成される。In step (b), silicon oxide to be the interlayer insulating film 9 is deposited by the CVD method on the entire substrate including the above transistors. Then, in the interlayer insulating film above the source region 6 and the drain region 7, the wiring layer 10 is formed after the contact hole is formed. In step (c), on the wiring layer 10,
Further, the interlayer insulating film 12 is formed, and the interlayer insulating film 12 is formed.
A wiring layer 11 is formed after a through hole is formed in the substrate, and an interlayer insulating film 13 is further formed thereon.
【００２７】ステップ（ｄ）において、層間絶縁膜１３
にスルーホールを開口した後、その上にパッド電極１４
を形成し、配線層１１と電気的に接続する。ステップ
（ｅ）において、パッド電極１４の上に金によって形成
されたボンディング用の配線１５を、圧着や超音波を用
いて接続する。なお、通常のボンディングによって配線
１５を接続する代わりに、バンプボンディングによって
配線を接続してもよい。In step (d), the interlayer insulating film 13
After opening a through hole in the
Are formed and electrically connected to the wiring layer 11. In step (e), the bonding wiring 15 formed of gold on the pad electrode 14 is connected by pressure bonding or ultrasonic waves. Note that the wiring may be connected by bump bonding instead of connecting the wiring 15 by normal bonding.
【００２８】ステップ（ｆ）において、基板全体をヒー
タ２０ａを内蔵したステージ２０に載置し、１９０℃の
状態で、シリコン基板１の上方に設けられている紫外線
ランプ２２によって波長が２２０〜３６０ｎｍの紫外線
をシリコン基板１全体に照射する。その結果、ゲート絶
縁膜等の中の静電気による損傷および可動イオンによる
汚染は解消される。In step (f), the entire substrate is placed on the stage 20 having the heater 20a built therein, and at a temperature of 190 ° C., the wavelength of 220 to 360 nm is set by the ultraviolet lamp 22 provided above the silicon substrate 1. Ultraviolet rays are applied to the entire silicon substrate 1. As a result, damage due to static electricity and contamination with mobile ions in the gate insulating film and the like are eliminated.
【００２９】[0029]
【発明の効果】以上説明したように、本発明に係る半導
体装置は、パッド電極をメモリ素子の上部に設けること
により、メモリ素子の配置やそのメモリ情報が第三者に
よって読みとられることを防止している。そのため、機
密保持が可能となり、メモリ情報の改ざん等の悪用を防
ぐことができる。また、本発明に係る半導体装置の製造
方法は、１７５℃以上かつパッド電極が溶融しない程度
の温度で、２２０ｎｍ以上の波長の紫外線をパッド電極
の上から照射することにより、ゲート絶縁膜等に生じた
静電気による損傷および可動イオンによる汚染を解消す
ることができる。そのため、上記のような本発明に係る
半導体装置を、容易に作ることができる。As described above, in the semiconductor device according to the present invention, by providing the pad electrode on the upper part of the memory element, the arrangement of the memory element and its memory information can be prevented from being read by a third party. is doing. Therefore, confidentiality can be maintained, and misuse such as falsification of memory information can be prevented. Further, the method for manufacturing a semiconductor device according to the present invention produces a gate insulating film or the like by irradiating the pad electrode with ultraviolet rays having a wavelength of 220 nm or more at a temperature of 175 ° C. or higher and at a temperature at which the pad electrode does not melt. It is possible to eliminate damage due to static electricity and contamination due to mobile ions. Therefore, the semiconductor device according to the present invention as described above can be easily manufactured.
【図１】 本発明の一つの実施の形態を示す平面図であ
る。FIG. 1 is a plan view showing an embodiment of the present invention.
【図２】 本発明その他の実施の形態を示す平面図であ
る。FIG. 2 is a plan view showing another embodiment of the present invention.
【図３】 ボンディング等による損傷によって生じた電
荷量と紫外線照射との関係を示したグラフである。FIG. 3 is a graph showing the relationship between the amount of charge generated by damage due to bonding and the like and ultraviolet irradiation.
【図４】 紫外線照射時の温度とフラットバンド電圧と
の関係を示したグラフである。FIG. 4 is a graph showing the relationship between the temperature at the time of ultraviolet irradiation and the flat band voltage.
【図５】 図２に係る半導体装置の製造工程を示す断面
図である。FIG. 5 is a cross-sectional view showing the manufacturing process of the semiconductor device according to FIG.
【図６】 図２に係る半導体装置の製造工程を示す断面
図である。FIG. 6 is a cross-sectional view showing the manufacturing process of the semiconductor device according to FIG.
【図７】 図２に係る半導体装置の製造工程を示す断面
図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the semiconductor device according to FIG.
【図８】 従来例を示す断面図である。FIG. 8 is a sectional view showing a conventional example.
３１…ＥＥＰＲＯＭ、３２…ＲＯＭ、３３…ＣＰＵ、３
４…ＲＡＭ、３５…パッド電極。31 ... EEPROM, 32 ... ROM, 33 ... CPU, 3
4 ... RAM, 35 ... Pad electrodes.
フロントページの続き (72)発明者 海野 秀之 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (72)発明者 久良木 億 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (56)参考文献 特開 平７−86535（ＪＰ，Ａ) 特開 平５−29456（ＪＰ，Ａ) 特開 平８−153861（ＪＰ，Ａ) 特開 平６−243682（ＪＰ，Ａ) 特開 平３−280441（ＪＰ，Ａ) 特開 平６−275794（ＪＰ，Ａ) 特開 平９−232437（ＪＰ，Ａ) 特開 平５−218042（ＪＰ，Ａ) 特開 平10−233507（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/822 H01L 27/04 H01L 27/115 H01L 21/82 Front page continuation (72) Hideyuki Unno Inventor Hideyuki Unno 3-19-3 Nishishinjuku, Shinjuku-ku, Tokyo Inside Nippon Telegraph and Telephone Corp. (72) Inventor Tsuru Kuraki 3-19-3 Nishishinjuku, Shinjuku-ku, Tokyo Nihon Telegraph and Telephone Corporation (56) Reference JP-A-7-86535 (JP, A) JP-A-5-29456 (JP, A) JP-A-8-153861 (JP, A) JP-A-6- 243682 (JP, A) JP-A-3-280441 (JP, A) JP-A-6-275794 (JP, A) JP-A-9-232437 (JP, A) JP-A-5-218042 (JP, A) JP-A-10-233507 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 27/10 H01L 21/822 H01L 27/04 H01L 27/115 H01L 21/82
Claims (5)
このメモリ素子と電気的に接続されたパッド電極を備え
た半導体装置の製造方法において、 半導体基板上にメモリ素子を形成する工程と、 前記メモリ素子の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜にコンタクトホールを開口する工程と、 このコンタクトホールを介して前記メモリ素子と電気的
に接続されたパッド電極を、前記層間絶縁膜の上に形成
する工程と、 前記パッド電極の上にボンディングによって配線を設け
る工程と、 １７５℃以上かつ前記パッド電極が溶融しない程度の温
度で、２２０ｎｍ以上の波長の紫外線を前記パッド電極
の上から照射する工程とを有することを特徴とする半導
体装置の製造方法。 1. A memory device is formed on a semiconductor substrate,
Equipped with a pad electrode electrically connected to this memory element
And in the method of manufacturing a semiconductor device, comprising the steps of forming a memory device on a semiconductor substrate, forming an interlayer insulating film on the memory device, a step of forming a contact hole in the interlayer insulating film, the contact Electrically connected to the memory device through a hole
Pad electrodes connected to the above are formed on the interlayer insulating film.
And the wiring is provided on the pad electrode by bonding.
And a temperature of 175 ° C. or higher and at a temperature at which the pad electrode does not melt.
The ultraviolet rays having a wavelength of 220 nm or more are applied to the pad electrode
And a step of irradiating from above
Body device manufacturing method.
って配線を設けることを特徴とする半導体装置の製造方
法。 2. The bump bonding according to claim 1, instead of the bonding.
A method of manufacturing a semiconductor device characterized by providing wiring
Law.
有することを特徴とする半導体装置の製造方法。 3. The pad electrode according to claim 1, wherein the pad electrode has an area covering the entire area of the memory element.
A method of manufacturing a semiconductor device, comprising:
の少なくとも何れか一つであることを特徴とする半導体
装置の製造方法。 4. The memory device according to claim 1, wherein the memory element is an EEPROM, a RAM or a ROM.
A semiconductor characterized by being at least one of
Device manufacturing method.
であることを特徴とする半導体装置の製造方法。 5. The memory device according to claim 1, wherein the memory device is used in an IC card.
A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27104497A JP3406202B2 (en) | 1997-10-03 | 1997-10-03 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
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| JPH11111939A JPH11111939A (en) | 1999-04-23 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1997
- 1997-10-03 JP JP27104497A patent/JP3406202B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11111939A (en) | 1999-04-23 |
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