JP3384365B2 - Vertical MOS field effect transistor and method of manufacturing the same - Google Patents
Vertical MOS field effect transistor and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は縦型ＭＯＳ電界効果
トランジスタとその製造方法とに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical MOS field effect transistor and its manufacturing method.
【０００２】[0002]
【従来の技術】当初のプレーナ型の縦型ＭＯＳ電界効果
トランジスタに比べて、Ｕ字型の溝を利用することによ
って、本出願人が先に出願した特開平１０−２２３８９
１号公報に開示したように、縦型ＭＯＳ電界効果トラン
ジスタの高密度化等が一段と進展した。2. Description of the Related Art Compared with the original planar type vertical MOS field effect transistor, by utilizing a U-shaped groove, the present applicant previously filed Japanese Patent Application Laid-Open No. 10-22389.
As disclosed in Japanese Patent Publication No. 1, the density of vertical MOS field effect transistors has been further improved.
【０００３】縦型ＭＯＳ電界効果トランジスタの製造工
程の断面模式図である図８，図９を参照すると、上記公
開公報に開示した縦型ＭＯＳ電界効果トランジスタの製
造方法は、以下のとおりになっている。Referring to FIGS. 8 and 9 which are schematic cross-sectional views of the manufacturing process of the vertical MOS field effect transistor, the method of manufacturing the vertical MOS field effect transistor disclosed in the above publication is as follows. There is.
【０００４】まず、例えば２×１０19ｃｍ-3の砒素（Ａ
ｓ）がドープされたＮ+ 型シリコン基板３０１の表面上
に、例えば２×１０16ｃｍ-3の燐（Ｐ）がドープされて
例えば５μｍ程度の膜厚のＮ- 型シリコン・エピタキシ
ャル層３０２が形成される。Ｎ- 型シリコン・エピタキ
シャル層３０２の表面には熱酸化によりパッド酸化膜３
４１が形成され、パッド酸化膜３４１の表面上にはＣＶ
Ｄによりシリコン窒化膜３４３が形成される。パッド酸
化膜３４１の膜厚は、２０ｎｍ〜１００ｎｍの範囲であ
り、好ましくは５０ｎｍである。シリコン窒化膜３４３
の膜厚は例えば１５０ｎｍ程度である。次に、シリコン
窒化膜３４３の表面上に形成したフォトレジスト膜３５
１をマスクにして、シリコン窒化膜３４３，パッド酸化
膜３４１およびＮ- 型シリコン・エピタキシャル層３０
２が順次異方性エッチングされ、例えば１．３μｍ深さ
と例えば１．０μｍの開口幅と有した（第１の）溝３０
４がＮ- 型シリコン・エピタキシャル層３０２に形成さ
れる〔図８（ａ）〕。First, for example, 2 × 10 19 cm -3 arsenic (A
For example, 2 × 10 16 cm −3 of phosphorus (P) is doped on the surface of the N + -type silicon substrate 301 doped with s) to form an N − -type silicon epitaxial layer 302 having a film thickness of, for example, about 5 μm. It is formed. A pad oxide film 3 is formed on the surface of the N − type silicon epitaxial layer 302 by thermal oxidation.
41 is formed, and CV is formed on the surface of the pad oxide film 341.
A silicon nitride film 343 is formed by D. The film thickness of the pad oxide film 341 is in the range of 20 nm to 100 nm, preferably 50 nm. Silicon nitride film 343
Has a film thickness of, for example, about 150 nm. Next, the photoresist film 35 formed on the surface of the silicon nitride film 343.
1 as a mask, the silicon nitride film 343, the pad oxide film 341 and the N − type silicon epitaxial layer 30.
2 are successively anisotropically etched, eg a (first) groove 30 having a depth of 1.3 μm and an opening width of eg 1.0 μm.
4 is formed on the N − type silicon epitaxial layer 302 [FIG. 8 (a)].
【０００５】フォトレジスト膜３５１が除去された後、
シリコン窒化膜３４３をマスクにした選択酸化が行なわ
れて、溝３０４の表面には例えば約７００ｎｍの膜厚の
ＬＯＣＯＳ酸化膜３０５が形成される。このとき、ＬＯ
ＣＯＳ酸化膜３０５の最低位（溝３０４と底部に形成さ
れたＬＯＣＯＳ酸化膜３０５の底面）は、Ｎ- 型シリコ
ン・エピタキシャル層３０２の主表面から例えば１．４
５μｍ程度の深さである。この選択酸化が行なわれる温
度は、１１００℃〜１２００℃の範囲であり、好ましく
は１１４０℃である〔図８（ｂ）〕。After the photoresist film 351 is removed,
Selective oxidation is performed using the silicon nitride film 343 as a mask, and a LOCOS oxide film 305 having a film thickness of, for example, about 700 nm is formed on the surface of the groove 304. At this time, LO
The lowest level of the COS oxide film 305 (the bottom surface of the groove 304 and the LOCOS oxide film 305 formed at the bottom) is, for example, 1.4 from the main surface of the N − type silicon epitaxial layer 302.
The depth is about 5 μm. The temperature at which this selective oxidation is carried out is in the range of 1100 ° C to 1200 ° C, preferably 1140 ° C [Fig. 8 (b)].
【０００６】次に、ＬＯＣＯＳ酸化膜３０５をマスクに
したイオン注入と図示されないフォトレジスト膜をマス
クにしたイオン注入とが行なわれ、このフォトレジスト
膜が除去されて、Ｐ型ベース領域３０７とＰ+ 型ベース
・コンタクト領域３０９とが形成される。Ｐ型ベース領
域３０７は、ＬＯＣＯＳ酸化膜３０５に自己整合的に形
成されて、例えば１．３μｍ程度の接合の深さを有して
いる。Ｐ+ 型ベース・コンタクト領域３０９は、ＬＯＣ
ＯＳ酸化膜３０５から所要の間隔を有して、Ｐ型ベース
領域３０７の主表面に形成されている〔図８（ｃ）〕。Next, ion implantation using the LOCOS oxide film 305 as a mask and ion implantation using a photoresist film (not shown) as a mask are performed, the photoresist film is removed, and the P-type base region 307 and P + are formed. A mold base contact region 309 is formed. The P-type base region 307 is formed in self-alignment with the LOCOS oxide film 305 and has a junction depth of, for example, about 1.3 μm. The P + type base contact region 309 is LOC
It is formed on the main surface of the P-type base region 307 with a required distance from the OS oxide film 305 [FIG. 8 (c)].
【０００７】続いて、図示されない別のフォトレジスト
膜とＬＯＣＯＳ酸化膜３０５とをマスクにしたイオン注
入が行なわれ，この別のフォトレジスト膜が除去され
て、Ｎ + 型ソース領域３１１が形成される。Ｎ+ 型ソー
ス領域３１１は、例えば０．４μｍ程度の接合の深さを
有して，ＬＯＣＯＳ酸化膜３０５に自己整合的にＰ型ベ
ース領域３０７の主表面に形成されており、その一部が
Ｐ+ 型ベース・コンタクト領域３０９の主表面に形成さ
れている〔図９（ａ）〕。Subsequently, another photoresist (not shown)
Ion implantation using the film and the LOCOS oxide film 305 as a mask
And the other photoresist film is removed.
, N + A mold source region 311 is formed. N+ Type saw
The region 311 has a junction depth of, for example, about 0.4 μm.
In addition, a P-type base is self-aligned with the LOCOS oxide film 305.
Is formed on the main surface of the base region 307, and a part of it is formed.
P+ Formed on the main surface of the mold base contact region 309.
(FIG. 9 (a)).
【０００８】シリコン窒化膜３４３が等方性エッチング
により除去した後、例えばバッファード弗酸によるウェ
ット・エッチングによりパッド酸化膜３４１およびＬＯ
ＣＯＳ酸化膜３０５が除去されて、（第２の）溝３１４
が形成される。溝３１４は、例えば１．７５μｍ程度の
深さと、例えば１．７μｍ程度の開口幅とを有してい
る。熱酸化により、溝３１４の（側面並びに底面からな
る）表面と、Ｎ+ 型ソース領域３１１並びにＰ+ 型ベー
ス・コンタクト領域３０９の主表面とにゲート酸化膜３
２１が形成される。チャネル領域（Ｐ型ベース領域３０
７の底面とＮ+ 型ソース領域３１１の底面とに挟まれた
溝３１４）の表面では、ゲート酸化膜３２１は例えば５
０ｎｍ程度の膜厚を有している。全面に例えば５００ｎ
ｍの膜厚のＮ+ 型多結晶シリコン膜が形成され、これが
異方性エッチングによりパターニングされてゲート電極
３２３が形成される〔図９（ｂ）〕。After the silicon nitride film 343 is removed by isotropic etching, pad oxide films 341 and LO are formed by wet etching with, for example, buffered hydrofluoric acid.
The COS oxide film 305 is removed and the (second) trench 314 is removed.
Is formed. The groove 314 has a depth of, for example, about 1.75 μm and an opening width of, for example, about 1.7 μm. By the thermal oxidation, the gate oxide film 3 is formed on the surface of the groove 314 (which is formed of the side surface and the bottom surface) and the main surfaces of the N + type source region 311 and the P + type base contact region 309.
21 is formed. Channel region (P-type base region 30
On the surface of the groove 314) sandwiched by the bottom surface of the N + type source region 311 and the bottom surface of the N 7
It has a film thickness of about 0 nm. 500n on the whole surface
An N + type polycrystalline silicon film having a film thickness of m is formed and patterned by anisotropic etching to form a gate electrode 323 [FIG. 9 (b)].
【０００９】次に、全面に層間絶縁膜３２５が形成され
た後、この層間絶縁膜３２５（とゲート酸化膜３２１
と）が異方性エッチングされて、Ｐ+ 型ベース・コンタ
クト領域３０９（並びにＮ+ 型ソース領域３１１の一
部）に達するソース・コンタクト孔が形成される。この
後、ソース・コンタクト孔を介してＰ+ 型ベース・コン
タクト領域３０９並びにＮ+ 型ソース領域３１１に接続
されるソース電極３２７が形成され、さらに、Ｎ+ 型シ
リコン基板３０１の裏面にはドレイン電極３２９が形成
される〔図９（ｃ）〕。Next, after an interlayer insulating film 325 is formed on the entire surface, this interlayer insulating film 325 (and the gate oxide film 321) is formed.
Is anisotropically etched to form a source contact hole reaching the P + type base contact region 309 (and part of the N + type source region 311). Thereafter, a source electrode 327 connected to the P + type base contact region 309 and the N + type source region 311 via the source contact hole is formed, and further, a drain electrode is formed on the back surface of the N + type silicon substrate 301. 329 is formed [FIG.9 (c)].
【００１０】[0010]
【発明が解決しようとする課題】上記特開平１０−２２
３８９１号公報に開示された縦型ＭＯＳ電界効果トラン
ジスタはソース領域がゲート電極に対して自己整合的に
形成されないで、ゲート電極とソース領域との間には膜
厚の薄いゲート酸化膜が設けられている。このため、上
記公開方法によるトランジスタでは、ゲート電極とソー
ス領域との間の寄生容量の低減が困難であり、高速動作
に支障を来たすことになる。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In the vertical MOS field effect transistor disclosed in Japanese Patent No. 3891, the source region is not formed in self-alignment with the gate electrode, and a thin gate oxide film is provided between the gate electrode and the source region. ing. Therefore, in the transistor according to the above-mentioned disclosure method, it is difficult to reduce the parasitic capacitance between the gate electrode and the source region, which hinders high-speed operation.
【００１１】したがって本発明の目的は、ゲート電極と
ソース領域との間の寄生容量の低減が容易な構造の縦型
ＭＯＳ電界効果トランジスタとその製造方法とを提供す
ることにある。さらに本発明の目的は、ゲート電極がソ
ース領域に対して自己整合的に形成されない縦型ＭＯＳ
電界効果トランジスタにおいて、ゲート電極とソース領
域との間に設けられたシリコン酸化膜の少なくとも一部
がゲート酸化膜より厚くなる構造とその製造方法とを提
供することにある。Therefore, an object of the present invention is to provide a vertical MOS field effect transistor having a structure in which a parasitic capacitance between a gate electrode and a source region can be easily reduced, and a manufacturing method thereof. Another object of the present invention is to provide a vertical MOS in which the gate electrode is not formed in self-alignment with the source region.
A field effect transistor is to provide a structure in which at least a part of a silicon oxide film provided between a gate electrode and a source region is thicker than a gate oxide film, and a manufacturing method thereof.
【００１２】[0012]
【課題を解決するための手段】本発明の縦型ＭＯＳ電界
効果トランジスタの特徴は、高濃度一導電型のシリコン
基板の表面に低濃度一導電型のシリコン・エピタキシャ
ル層が設けられ、上記シリコン・エピタキシャル層に形
成された第１の溝の表面に選択的に形成されたＬＯＣＯ
Ｓ酸化膜をマスクにして、このシリコン・エピタキシャ
ル層の主表面には逆導電型のベース領域が設けられ，こ
れらのベース領域の主表面には高濃度一導電型のソース
領域が設けられ、上記ＬＯＣＯＳ酸化膜が除去されて形
成された第２の溝の表面に、ゲート酸化膜を介して設け
られたゲート電極の端部が上記ソース領域の主表面上に
延在する縦型ＭＯＳ電界効果トランジスタであって、上
記ソース領域の主表面上に延在した部分の上記ゲート電
極の少なくとも端部において、これらのゲート電極と上
記ソース領域の主表面とに挟まれたシリコン酸化膜の膜
厚が、上記第２の溝の側面表面に露出したこれらのソー
ス領域の表面のうちの上記縦型ＭＯＳ電界効果トランジ
スタのチャネル領域近傍の部分に形成された上記ゲート
酸化膜の膜厚より、より厚い縦型ＭＯＳ電界効果トラン
ジスタにおいて、前記ゲート電極の端部と前記ソース領
域の主表面とに挟まれた前記シリコン酸化膜が、前記ゲ
ート酸化膜と、前記第２の溝の形成直後に該第２の溝の
表面，該ソース領域の主表面並びに前記ベース領域の主
表面に熱酸化により形成された犠牲酸化膜との積層膜か
らなる縦型ＭＯＳ電界効果トランジスタにある。 本発明
の縦型ＭＯＳ電界効果トランジスタの他の特徴は、高濃
度一導電型のシリコン基板の表面に低濃度一導電型のシ
リコン・エピタキシャル層が設けられ、上記シリコン・
エピタキシャル層に形成された第１の溝の表面に選択的
に形成されたＬＯＣＯＳ酸化膜をマスクにして、このシ
リコン・エピタキシャル層の主表面には逆導電型のベー
ス領域が設けられ，これらのベース領域の主表面には高
濃度一導電型のソース領域が設けられ、上記ＬＯＣＯＳ
酸化膜が除去されて形成された第２の溝の表面に、ゲー
ト酸化膜を介して設けられたゲート電極の端部が上記ソ
ース領域の主表面上に延在する縦型ＭＯＳ電界効果トラ
ンジスタであって、上記ソース領域の主表面上に延在し
た部分の上記ゲート電極の少なくとも端部において、こ
れらのゲート電極と上記ソース領域の主表面とに挟まれ
たシリコン酸 化膜の膜厚が、上記第２の溝の側面表面に
露出したこれらのソース領域の表面のうちの上記縦型Ｍ
ＯＳ電界効果トランジスタのチャネル領域近傍の部分に
形成された上記ゲート酸化膜の膜厚より、より厚い縦型
ＭＯＳ電界効果トランジスタにおいて、前記ゲート電極
の端部と前記ソース領域の主表面とに挟まれた前記シリ
コン酸化膜が、前記第２の溝の表面を除いて該ソース領
域の主表面並びに前記ベース領域の主表面に選択的に形
成された第２のＬＯＣＯＳ酸化膜からなる縦型ＭＯＳ電
界効果トランジスタにある。 A feature of the vertical MOS field effect transistor of the present invention is that a low concentration one conductivity type silicon epitaxial layer is provided on the surface of a high concentration one conductivity type silicon substrate. LOCO selectively formed on the surface of the first groove formed in the epitaxial layer
Using the S oxide film as a mask, a reverse conductivity type base region is provided on the main surface of this silicon epitaxial layer, and a high-concentration one conductivity type source region is provided on the main surface of these base regions. A vertical MOS field effect transistor in which an end of a gate electrode provided via a gate oxide film on the surface of a second groove formed by removing the LOCOS oxide film extends on the main surface of the source region. a is at least an end portion of the gate electrode portion extending on the major surface of the source region, the thickness of the silicon oxide film sandwiched between these gate electrodes and the main surface of the source region, From the film thickness of the gate oxide film formed in the portion of the surface of the source region exposed on the side surface of the second groove in the vicinity of the channel region of the vertical MOS field effect transistor, Thicker vertical MOS field-effect Trang
In the transistor, the end of the gate electrode and the source region are
The silicon oxide film sandwiched between the main surface of the region and
Of the oxide film and the second groove immediately after the formation of the second groove.
Surface, main surface of the source region and main of the base region
Is it a laminated film with a sacrificial oxide film formed by thermal oxidation on the surface?
In a vertical MOS field effect transistor. The present invention
Another feature of the vertical MOS field-effect transistor of
The low-concentration single-conductivity type surface
A silicon epitaxial layer is provided,
Selective for the surface of the first groove formed in the epitaxial layer
The LOCOS oxide film formed on the
A reverse conductivity type ba is formed on the main surface of the recon epitaxial layer.
Areas are provided, and the main surface of these base areas is
A source region of one conductivity type is provided, and the LOCOS
A gate is formed on the surface of the second groove formed by removing the oxide film.
The end of the gate electrode provided through the oxide film is
Vertical MOS field effect transistor extending on the main surface of the source region
A transistor extending over the main surface of the source region.
At least at the end of the gate electrode
Sandwiched between these gate electrodes and the main surface of the source region
Thickness of the silicon oxidation film is, the side surface of the second groove
The vertical M of the exposed surfaces of these source regions
In the vicinity of the channel region of the OS field effect transistor
Vertical type thicker than the formed gate oxide film
In the MOS field effect transistor, the gate electrode
Sandwiched between the end of the and the main surface of the source region
The conoxide film is formed on the source region except the surface of the second groove.
Is selectively formed on the main surface of the zone and the main surface of the base area.
Vertical MOS electrode composed of the formed second LOCOS oxide film
It is in the field effect transistor.
【００１３】[0013]
【００１４】本発明の縦型ＭＯＳ電界効果トランジスタ
の製造方法の態様は、高濃度一導電型のシリコン基板の
表面上に低濃度一導電型のシリコン・エピタキシャル層
を形成し、このシリコン・エピタキシャル層の主表面に
パッド酸化膜を形成し、このパッド酸化膜の表面上にシ
リコン窒化膜を形成し、第１のフォトレジスト膜をマス
クにしてこのシリコン窒化膜，パッド酸化膜およびシリ
コン・エピタキシャル層を順次異方性エッチングして、
このシリコン・エピタキシャル層に第１に溝を形成する
工程と、上記第１のフォトレジスト膜を除去し、上記シ
リコン窒化膜をマスクにした選択酸化により、上記第１
の溝の表面にＬＯＣＯＳ酸化膜を形成する工程と、上記
シリコン窒化膜を除去した後、上記ＬＯＣＯＳ酸化膜を
マスクにした第１のイオン注入により、これらのＬＯＣ
ＯＳ酸化膜の最低位より高い位置に底面を有した逆導電
型のベース領域を上記シリコン・エピタキシャル層の主
表面に形成し、さらに、上記ＬＯＣＯＳ酸化膜をマスク
にした第２のイオン注入により、これらのベース領域の
底面より高い位置に底面を有した高濃度一導電型のソー
ス領域をこれらのベース領域の主表面に形成する工程
と、等方性エッチングにより上記パッド酸化膜およびＬ
ＯＣＯＳ酸化膜を除去して第２の溝を形成し、熱酸化に
より全面に犠牲酸化膜を形成する工程と、上記ソース層
領域並びにベース領域の主表面に形成された上記犠牲酸
化膜を覆う第２のフォトレジスト膜をマスクにして、上
記第２の溝の表面に形成されたこの犠牲酸化膜を除去す
る工程と、上記第２のフォトレジスト膜を除去し、熱酸
化によりゲート酸化膜を形成する工程と、上記ソース領
域の主表面上に端部を有するゲート電極を形成する工程
とを有することを特徴とする。According to an aspect of the method for manufacturing a vertical MOS field effect transistor of the present invention, a low concentration one conductivity type silicon epitaxial layer is formed on a surface of a high concentration one conductivity type silicon substrate, and the silicon epitaxial layer is formed. Forming a pad oxide film on the main surface of the silicon oxide film, forming a silicon nitride film on the surface of the pad oxide film, and using the first photoresist film as a mask to remove the silicon nitride film, the pad oxide film and the silicon epitaxial layer. Anisotropic anisotropic etching,
The first step of forming a groove in the silicon epitaxial layer, the first photoresist film is removed, and the first oxidation is performed by selective oxidation using the silicon nitride film as a mask.
Forming a LOCOS oxide film on the surface of the groove, and by removing the silicon nitride film and then performing a first ion implantation using the LOCOS oxide film as a mask, these LOCOS oxide films are formed.
By forming a reverse conductivity type base region having a bottom surface at a position higher than the lowest position of the OS oxide film on the main surface of the silicon epitaxial layer, and further by performing second ion implantation using the LOCOS oxide film as a mask, a source region of high concentration first conductivity type having a bottom surface to a position higher than the bottom surface of the base region and forming the main surfaces of the base region, the pad oxide film and L by isotropic etching
A step of removing the OCOS oxide film to form a second groove and forming a sacrificial oxide film on the entire surface by thermal oxidation; and a step of covering the sacrificial oxide film formed on the main surfaces of the source layer region and the base region. A step of removing the sacrificial oxide film formed on the surface of the second groove by using the second photoresist film as a mask; and removing the second photoresist film and forming a gate oxide film by thermal oxidation. And a step of forming a gate electrode having an end portion on the main surface of the source region.
【００１５】本発明の縦型ＭＯＳ電界効果トランジスタ
の製造方法の他の態様は、高濃度一導電型のシリコン基
板の表面上に低濃度一導電型のシリコン・エピタキシャ
ル層を形成し、このシリコン・エピタキシャル層の主表
面に第１のパッド酸化膜を形成し、この第１のパッド酸
化膜の表面上に第１のシリコン窒化膜を形成し、第１の
フォトレジスト膜をマスクにしてこの第１のシリコン窒
化膜，第１のパッド酸化膜およびシリコン・エピタキシ
ャル層を順次異方性エッチングして、このシリコン・エ
ピタキシャル層に第１に溝を形成する工程と、上記第１
のフォトレジスト膜を除去し、上記第１のシリコン窒化
膜をマスクにした選択酸化により、上記第１の溝の表面
に第１のＬＯＣＯＳ酸化膜を形成する工程と、等方性エ
ッチングにより、上記第１のパッド酸化膜および第１の
ＬＯＣＯＳ酸化膜を除去して第２の溝を形成する工程
と、上記第２の溝の表面，ソース領域の主表面およびベ
ース領域の主表面に第２のパッド酸化膜を形成し、この
第２のパッド酸化膜を表面上に第２のシリコン窒化膜を
形成する工程と、上記第２の溝に設けられた第２のフォ
トレジスト膜をマスクにして、上記第２のシリコン窒化
膜を等方性エッチングする工程と、上記第２のフォトレ
ジスト膜を除去した後、上記第２のシリコン窒化膜をマ
スクにした選択酸化により、上記ソース領域の主表面お
よびベース領域の主表面に第２のＬＯＣＯＳ酸化膜を形
成する工程と、上記第２のシリコン窒化膜および第２の
パッド酸化膜を除去し、熱酸化により上記第２の溝の表
面にゲート酸化膜を形成する工程と、上記ソース領域の
主表面上に端部を有するゲート電極を形成する工程とを
有することを特徴とする。 Another aspect of the method of manufacturing a vertical MOS field effect transistor of the present invention is to form a low concentration one conductivity type silicon epitaxial layer on the surface of a high concentration one conductivity type silicon substrate, A first pad oxide film is formed on the main surface of the epitaxial layer, a first silicon nitride film is formed on the surface of the first pad oxide film, and the first photoresist film is used as a mask to form the first pad oxide film. Anisotropically etching the silicon nitride film, the first pad oxide film, and the silicon epitaxial layer to sequentially form a groove in the silicon epitaxial layer;
Removing the photoresist film, and forming a first LOCOS oxide film on the surface of the first groove by selective oxidation using the first silicon nitride film as a mask; A step of removing the first pad oxide film and the first LOCOS oxide film to form a second groove; and a step of forming a second groove on the surface of the second groove, the main surface of the source region and the main surface of the base region. Forming a pad oxide film and forming a second silicon nitride film on the surface of the second pad oxide film; and using the second photoresist film provided in the second groove as a mask, A step of isotropically etching the second silicon nitride film, and a step of removing the second photoresist film and then selectively oxidizing the second silicon nitride film with the second silicon nitride film as a mask. Lord of the base area Forming a second LOCOS oxide film on the surface, the step of forming the second silicon nitride film and the second pad oxide film is removed, a gate oxide film on the surface of the second groove by thermal oxidation And a step of forming a gate electrode having an end portion on the main surface of the source region.
【００１６】本発明の縦型ＭＯＳ電界効果トランジスタ
の製造方法の別の態様は、高濃度一導電型のシリコン基
板の表面上に低濃度一導電型のシリコン・エピタキシャ
ル層を形成し、このシリコン・エピタキシャル層の主表
面に第１のパッド酸化膜を形成し、この第１のパッド酸
化膜の表面上に第１のシリコン窒化膜を形成し、第１の
フォトレジスト膜をマスクにしてこの第１のシリコン窒
化膜，第１のパッド酸化膜およびシリコン・エピタキシ
ャル層を順次異方性エッチングして、このシリコン・エ
ピタキシャル層に第１に溝を形成する工程と、上記第１
のフォトレジスト膜を除去し、上記第１のシリコン窒化
膜をマスクにした選択酸化により、上記第１の溝の表面
に第１のＬＯＣＯＳ酸化膜を形成する工程と、等方性エ
ッチングにより、上記第１のパッド酸化膜および第１の
ＬＯＣＯＳ酸化膜を除去して第２の溝を形成する工程
と、上記第２の溝の表面，ソース領域の主表面およびベ
ース領域の主表面に第２のパッド酸化膜を形成し、この
第２のパッド酸化膜を表面上に第２のシリコン窒化膜を
形成する工程と、上記第２の溝の底部に設けられた上記
第２のシリコン窒化膜を覆う第２のフォトレジスト膜を
形成し、上記ソース領域の主表面上並びにベース領域の
主表面上のこの第２のシリコン窒化膜が除去されるまで
この第２のシリコン窒化膜を異方性エッチングする工程
と、上記第２のフォトレジスト膜を除去した後、上記第
２のシリコン窒化膜をマスクにした選択酸化により、上
記ソース領域の主表面およびベース領域の主表面に第２
のＬＯＣＯＳ酸化膜を形成する工程と、上記第２のシリ
コン窒化膜および第２のパッド酸化膜を除去し、熱酸化
により上記第２の溝の表面にゲート酸化膜を形成する工
程と、上記ソース領域の主表面上に端部を有するゲート
電極を形成する工程とを有することを特徴とする。 Another aspect of the method of manufacturing a vertical MOS field effect transistor of the present invention is to form a low concentration one conductivity type silicon epitaxial layer on the surface of a high concentration one conductivity type silicon substrate, A first pad oxide film is formed on the main surface of the epitaxial layer, a first silicon nitride film is formed on the surface of the first pad oxide film, and the first photoresist film is used as a mask to form the first pad oxide film. Anisotropically etching the silicon nitride film, the first pad oxide film, and the silicon epitaxial layer to sequentially form a groove in the silicon epitaxial layer;
Removing the photoresist film, and forming a first LOCOS oxide film on the surface of the first groove by selective oxidation using the first silicon nitride film as a mask; A step of removing the first pad oxide film and the first LOCOS oxide film to form a second groove; and a step of forming a second groove on the surface of the second groove, the main surface of the source region and the main surface of the base region. Forming a pad oxide film and forming a second silicon nitride film on the surface of the second pad oxide film; and covering the second silicon nitride film provided at the bottom of the second groove. A second photoresist film is formed and anisotropically etched on the main surface of the source region and on the main surface of the base region until the second silicon nitride film is removed. Process and the second fo After removing the resist film by selective oxidation by the second silicon nitride film as a mask, the main surface of the main surface and the base region of the source region second
Forming a LOCOS oxide film, removing the second silicon nitride film and the second pad oxide film, and forming a gate oxide film on the surface of the second groove by thermal oxidation; And a step of forming a gate electrode having an end portion on the main surface of the region.
【００１７】[0017]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１８】本発明の第１の実施の形態による縦型ＭＯ
Ｓ電界効果トランジスタも、チャネル領域は上記特開平
１０−２２３８９１号公報と同様に第１の溝の表面に形
成したＬＯＣＯＳ酸化膜を除去してなる第２の溝の表面
に設けられている。しかしながら、本発明の第１の実施
の形態による縦型ＭＯＳ電界効果トランジスタでは、ソ
ース領域の主表面上に延在したゲート電極の端部近傍に
おいて、ゲート電極とソース領域との間に設けられたシ
リコン酸化膜が、ゲート酸化膜と、（第１の溝の形成に
供せられた）パッド酸化膜あるいは（第２の溝の形成と
ゲート酸化膜の形成との間に形成された）犠牲酸化膜と
の積層膜からなる。Vertical MO according to the first embodiment of the present invention
In the S field effect transistor as well, the channel region is provided on the surface of the second groove formed by removing the LOCOS oxide film formed on the surface of the first groove, as in the above-mentioned Japanese Patent Laid-Open No. 10-223891. However, in the vertical MOS field effect transistor according to the first embodiment of the present invention, the vertical MOS field effect transistor is provided between the gate electrode and the source region in the vicinity of the end portion of the gate electrode extending on the main surface of the source region. The silicon oxide film is a gate oxide film and a pad oxide film (provided for forming the first trench) or a sacrificial oxidation film (formed between formation of the second trench and the gate oxide film). It consists of a laminated film with a film.
【００１９】縦型ＭＯＳ電界効果トランジスタの製造工
程の断面模式図である図１および図２を参照すると、本
発明の第１の実施の形態の第１の実施例による縦型ＭＯ
Ｓ電界効果トランジスタは、以下のとおりに形成され
る。Referring to FIGS. 1 and 2 which are schematic cross-sectional views of a manufacturing process of a vertical MOS field effect transistor, a vertical MO according to a first example of the first embodiment of the present invention.
The S field effect transistor is formed as follows.
【００２０】まず、例えば２×１０19ｃｍ-3の砒素（Ａ
ｓ）がドープされたＮ+ 型シリコン基板１０１の表面上
に、例えば２×１０16ｃｍ-3の燐（Ｐ）がドープされ
て、例えば５μｍ程度の膜厚のＮ- 型シリコン・エピタ
キシャル層１０２が形成される。Ｎ- 型シリコン・エピ
タキシャル層１０２の表面には熱酸化によりパッド酸化
膜１４１が形成され、パッド酸化膜１４１の表面上には
ＣＶＤによりシリコン窒化膜１４３が形成される。パッ
ド酸化膜１４１の膜厚は、２０ｎｍ〜１００ｎｍの範囲
であり、好ましくは５０ｎｍである。シリコン窒化膜１
４３の膜厚は例えば１５０ｎｍ程度である。次に、シリ
コン窒化膜１４３の表面上に形成した（第１の）フォト
レジスト膜１５１をマスクにして、シリコン窒化膜１４
３，パッド酸化膜１４１およびＮ- 型シリコン・エピタ
キシャル層１０２が順次異方性エッチングされ、例えば
１．３μｍ深さと例えば１．０μｍの開口幅とを有した
（第１の）溝１０４がＮ- 型シリコン・エピタキシャル
層１０２に形成される〔図１（ａ）〕。First, for example, 2 × 10 19 cm -3 arsenic (A
For example, 2 × 10 16 cm −3 of phosphorus (P) is doped on the surface of the N + -type silicon substrate 101 doped with s), and the N − -type silicon epitaxial layer 102 having a film thickness of, for example, about 5 μm is formed. Is formed. A pad oxide film 141 is formed on the surface of the N − type silicon epitaxial layer 102 by thermal oxidation, and a silicon nitride film 143 is formed on the surface of the pad oxide film 141 by CVD. The film thickness of the pad oxide film 141 is in the range of 20 nm to 100 nm, preferably 50 nm. Silicon nitride film 1
The film thickness of 43 is, for example, about 150 nm. Next, using the (first) photoresist film 151 formed on the surface of the silicon nitride film 143 as a mask, the silicon nitride film 14 is formed.
3, the pad oxide film 141 and the N − -type silicon epitaxial layer 102 are sequentially anisotropically etched, and the (first) trench 104 having a depth of 1.3 μm and an opening width of, for example, 1.0 μm is N −. It is formed on the silicon-type epitaxial layer 102 (FIG. 1A).
【００２１】フォトレジスト膜１５１が除去された後、
シリコン窒化膜１４３をマスクにした選択酸化が行なわ
れて、溝１０４の表面には例えば約７００ｎｍの膜厚の
ＬＯＣＯＳ酸化膜１０５が形成される。このとき、ＬＯ
ＣＯＳ酸化膜１０５の最低位（溝１０４の底部に形成さ
れたＬＯＣＯＳ酸化膜１０５の底面）は、Ｎ- 型シリコ
ン・エピタキシャル層１０２の主表面から例えば１．４
５μｍ程度の深さである。この選択酸化が行なわれる温
度は、１１００℃〜１２００℃の範囲であり、好ましく
は１１４０℃である〔図１（ｂ）〕。After the photoresist film 151 is removed,
Selective oxidation is performed using the silicon nitride film 143 as a mask, and a LOCOS oxide film 105 having a film thickness of, for example, about 700 nm is formed on the surface of the groove 104. At this time, LO
The lowest level of the COS oxide film 105 (bottom surface of the LOCOS oxide film 105 formed at the bottom of the groove 104) is, for example, 1.4 from the main surface of the N − type silicon epitaxial layer 102.
The depth is about 5 μm. The temperature at which this selective oxidation is carried out is in the range of 1100 ° C to 1200 ° C, preferably 1140 ° C [Fig. 1 (b)].
【００２２】次に、ＬＯＣＯＳ酸化膜１０５をマスクに
したイオン注入と図示されないフォトレジスト膜をマス
クにしたイオン注入とが行なわれ、このフォトレジスト
膜が除去され、Ｐ型ベース領域１０７とＰ+ 型ベース・
コンタクト領域１０９とが形成される。Ｐ型ベース領域
１０７は、ＬＯＣＯＳ酸化膜１０５に自己整合的に形成
され、例えば１．３μｍ程度の接合の深さを有して、Ｎ
−型シリコン・エピタシシャル層１０２の主表面に形成
されている。Ｐ+ 型ベース・コンタクト領域１０９は、
ＬＯＣＯＳ酸化膜１０５から所要の間隔を有して、Ｐ型
ベース領域１０７の主表面に形成されている。Next, ion implantation using the LOCOS oxide film 105 as a mask and ion implantation using a photoresist film (not shown) as a mask are performed, the photoresist film is removed, and the P type base region 107 and the P + type region are formed. base·
A contact region 109 is formed. The P-type base region 107 is formed in self-alignment with the LOCOS oxide film 105, has a junction depth of, for example, about 1.3 μm, and
Formed on the main surface of − type silicon epitaxial layer 102. The P + type base contact region 109 is
It is formed on the main surface of P-type base region 107 with a required distance from LOCOS oxide film 105.
【００２３】続いて、図示されない別のフォトレジスト
膜とＬＯＣＯＳ酸化膜１０５とをマスクにしたイオン注
入が行なわれ，この別のフォトレジスト膜が除去され
て、Ｎ + 型ソース領域１１１が形成される。Ｎ+ 型ソー
ス領域１１１は、例えば０．４μｍ程度の接合の深さを
有して，ＬＯＣＯＳ酸化膜１０５に自己整合的にＰ型ベ
ース領域１０７の主表面に形成されており、その一部が
Ｐ+ 型ベース・コンタクト領域１０９の主表面に形成さ
れている。Subsequently, another photoresist (not shown)
Ion implantation using the film and the LOCOS oxide film 105 as a mask
And the other photoresist film is removed.
, N + The mold source region 111 is formed. N+ Type saw
The region 111 has a junction depth of, for example, about 0.4 μm.
In addition, a P-type base is self-aligned with the LOCOS oxide film 105.
Is formed on the main surface of the base region 107, and a part of it is formed.
P+ Formed on the main surface of the mold base contact region 109
Has been.
【００２４】次に、シリコン窒化膜１４３が等方性エッ
チングにより選択的に除去される。ここまでの製造方法
は、上記特開平１０−２２３８９１号公報に記載した製
造方法と同じである。Next, the silicon nitride film 143 is selectively removed by isotropic etching. The manufacturing method up to this point is the same as the manufacturing method described in JP-A-10-223891.
【００２５】次に、上記溝１０４の形成用にシリコン窒
化膜１４３が存在した領域を覆う（第２の）フォトレジ
スト膜１５２をマスクにして、ＬＯＣＯＳ酸化膜１０５
が等方性エッチングにより除去されて（第２の）溝１１
４ａが形成される。この等方性エッチングは、例えばバ
ッファード弗酸によるウェット・エッチングである。こ
のエッチングに際して、パッド酸化膜１４１も多少アン
ダー・エッチされてパッド酸化膜１４１ａが残置する。
溝１１４ａは、例えば１．７５μｍ程度の深さと、例え
ば１．７μｍ程度の開口幅とを有している〔図１
（ｃ）〕。Next, using the (second) photoresist film 152 covering the region where the silicon nitride film 143 was present for forming the groove 104 as a mask, the LOCOS oxide film 105 is formed.
Are removed by isotropic etching and the (second) groove 11 is removed.
4a is formed. This isotropic etching is, for example, wet etching with buffered hydrofluoric acid. During this etching, the pad oxide film 141 is also underetched to some extent to leave the pad oxide film 141a.
The groove 114a has a depth of, for example, about 1.75 μm and an opening width of, for example, about 1.7 μm [FIG.
(C)].
【００２６】次に、上記フォトレジスト膜１５２が除去
される。その後、熱酸化により、溝１１４ａの（側面並
びに底面からなる）表面にゲート酸化膜１２１ａが形成
される。このゲート酸化膜１２１ａは、パッド酸化膜１
４１ａの膜厚が比較的に薄いことから、Ｎ+ 型ソース領
域１１１並びにＰ+ 型ベース・コンタクト領域１０９の
主表面とパッド酸化膜１４１ａとの界面に形成される。
チャネル領域（Ｐ型ベース領域１０７の底面とＮ+ 型ソ
ース領域１１１の底面とに挟まれた溝１１４ａ）の表面
では、ゲート酸化膜１２１ａは例えば５０ｎｍ程度の膜
厚を有している〔図１（ｄ）〕。Next, the photoresist film 152 is removed. Then, thermal oxidation forms a gate oxide film 121a on the surface (consisting of the side surface and the bottom surface) of the groove 114a. The gate oxide film 121a is the pad oxide film 1
Since 41a is relatively thin, it is formed at the interface between the main surface of N + type source region 111 and P + type base contact region 109 and pad oxide film 141a.
On the surface of the channel region (the groove 114a sandwiched between the bottom surface of the P type base region 107 and the bottom surface of the N + type source region 111), the gate oxide film 121a has a film thickness of, for example, about 50 nm [FIG. (D)].
【００２７】次に、全面に例えば５００ｎｍの膜厚のＮ
+ 型多結晶シリコン膜（図に明示せず）が形成され、こ
れが異方性エッチングによりパターニングされてゲート
電極１２３ａが形成される。このＮ+ 型多結晶シリコン
膜は、まずＬＰＣＶＤでノンドープの多結晶シリコン膜
を形成し、これへの燐の熱拡散あるいは入射角度を複数
回変化させた燐の回転イオン注入により形成される。あ
るいは、ホスフィン（ＰＨ3 ）等をドーピング・ガスに
用いたＬＰＣＶＤにより、ｉｎ−ｓｉｔｕでＮ + 型の多
結晶シリコン膜を形成する方法もある。Next, N having a film thickness of, for example, 500 nm is formed on the entire surface.
+ Type polycrystalline silicon film (not shown in the figure) is formed.
This is patterned by anisotropic etching and the gate
The electrode 123a is formed. This N+ Type polycrystalline silicon
First, the film is a non-doped polycrystalline silicon film formed by LPCVD.
To form a plurality of thermal diffusions or incident angles of phosphorus.
It is formed by rotating ion implantation of phosphorus that has been changed once. Ah
Ruiha, phosphine (PH3 ) Etc. as doping gas
In-situ N by LPCVD used + Type of poly
There is also a method of forming a crystalline silicon film.
【００２８】しかしながら本第１の実施例をＰチャネル
の縦型ＭＯＳ電界効果トランジスタに応用した場合、ゲ
ート電極がＰ+ 型多結晶シリコン膜を構成材料として含
んで形成されることが好ましいことから、ボロンの熱拡
散は好ましくない。この場合には、ｉｎ−ｓｉｔｕでＰ
+ 型の多結晶シリコン膜を用いるか、ノンドープの多結
晶シリコン膜への入射角度を複数回変化させたボロン等
の回転イオン注入が好ましい。However, when the first embodiment is applied to the P-channel vertical MOS field effect transistor, it is preferable that the gate electrode is formed by including the P + -type polycrystalline silicon film as a constituent material. Thermal diffusion of boron is not preferred. In this case, P in-situ
It is preferable to use a + type polycrystalline silicon film or to perform rotary ion implantation of boron or the like in which the incident angle to the non-doped polycrystalline silicon film is changed a plurality of times.
【００２９】次に、全面に層間絶縁膜１２５が形成され
た後、この層間絶縁膜１２５（とゲート酸化膜１２１ａ
と）が異方性エッチングされて、Ｐ+ 型ベース・コンタ
クト領域１０９（並びにＮ+ 型ソース領域１１１の一
部）に達するソース・コンタクト孔が形成される。この
後、ソース・コンタクト孔を介してＰ+ 型ベース・コン
タクト孔領域１０９並びにＮ+ 型ソース領域１１１に接
続されるソース電極１２７が形成され、さらに、Ｎ+ 型
シリコン基板１０１の裏面にはドレイン電極１２９が形
成される〔図２〕。Next, after the interlayer insulating film 125 is formed on the entire surface, this interlayer insulating film 125 (and the gate oxide film 121a) is formed.
Is anisotropically etched to form a source contact hole reaching the P + type base contact region 109 (and part of the N + type source region 111). Thereafter, a source electrode 127 connected to the P + type base contact hole region 109 and the N + type source region 111 via the source contact hole is formed, and a drain is formed on the back surface of the N + type silicon substrate 101. The electrode 129 is formed [FIG. 2].
【００３０】本第１の実施例によると、Ｎ+ 型ソース領
域１１１の主表面とゲート電極１２３ａとの間の一部
が、ゲート酸化膜１２１ａとパッド酸化膜１４１ａとの
積層膜からなる。このため、本第１の実施例による縦型
ＭＯＳ電界効果トランジスタは、上記公開公報記載の縦
型ＭＯＳ電界効果トランジスタに比べて、ゲート電極と
ソース領域との間の寄生容量が低減される。According to the first embodiment, a part of the main surface of the N + type source region 111 and the gate electrode 123a is formed of a laminated film of the gate oxide film 121a and the pad oxide film 141a. Therefore, in the vertical MOS field effect transistor according to the first embodiment, the parasitic capacitance between the gate electrode and the source region is reduced as compared with the vertical MOS field effect transistor described in the above publication.
【００３１】なお、本第１の実施例は上述の各種数値に
限定されるものではない。また、本第１の実施例におい
て、ゲート電極をＮ+ 型多結晶シリコン膜とタングステ
ン・シリサイド（ＷＳｉ2 ）膜との積層膜からなるタン
グステン・ポリサイド膜で構成することも可能である。
このとき、タングステン・シリサイド膜の成膜は、６弗
化タングステン（ＷＦ6 ）とジ・クロル・シラン（Ｓｉ
Ｈ2 Ｃｌ2 ）とを原料ガスに用いたＬＰＣＶＤによるこ
とが好ましい。この場合、成膜温度（ＷＦ6 ＋ＳｉＨ4
の場合は４００℃程度）は５００℃程度であるが、段差
被覆性はＷＦ6＋ＳｉＨ4 の場合の場合より優れてい
る。The first embodiment is not limited to the above-mentioned various numerical values. In addition, in the first embodiment, the gate electrode may be composed of a tungsten polycide film which is a laminated film of an N + type polycrystalline silicon film and a tungsten silicide (WSi 2 ) film.
At this time, the tungsten silicide film is formed by using tungsten hexafluoride (WF 6 ) and dichlorosilane (Si).
H 2 Cl 2 ) is preferably used as the source gas by LPCVD. In this case, the film formation temperature (WF 6 + SiH 4
Is about 500 ° C., but the step coverage is superior to that of WF 6 + SiH 4 .
【００３２】また、本第１の実施例をＰチャネル型の縦
型ＭＯＳ電界効果トランジスタに応用することは容易で
ある。このとき、ゲート電極はＰ+ 型多結晶シリコン膜
あるいはＰ+ 型多結晶シリコン膜を含んだポリサイド膜
であることが好ましい。Further, it is easy to apply the first embodiment to a P channel type vertical MOS field effect transistor. At this time, the gate electrode is preferably a P + -type polycrystalline silicon film or a polycide film including the P + -type polycrystalline silicon film.
【００３３】本第１の実施の形態は、上記第１の実施例
に限定されるものではない。The first embodiment is not limited to the above first embodiment.
【００３４】縦型ＭＯＳ電界効果トランジスタの製造工
程の断面模式図である図３および図４を参照すると、本
第１の実施の形態の第２の実施例による縦型ＭＯＳ電界
効果トランジスタは、以下のとおりに形成される。Referring to FIGS. 3 and 4 which are schematic cross-sectional views of the manufacturing process of the vertical MOS field effect transistor, the vertical MOS field effect transistor according to the second example of the first embodiment will be described below. Is formed as follows.
【００３５】まず、ＬＯＣＯＳ酸化膜１０５が形成され
てシリコン窒化膜が除去されるまでは、上記第１の実施
例と同様に形成される〔図３（ａ）〕。First, the LOCOS oxide film 105 is formed in the same manner as in the first embodiment until the silicon nitride film is removed (FIG. 3A).
【００３６】次に、上記公開公報の製造方法と同様に、
パッド酸化膜１４１およびＬＯＣＯＳ酸化膜１０５が等
方性エッチングにより除去されて、（第２の）溝１１４
ｂが形成される。続いて、熱酸化により、全面に犠牲酸
化膜１２０が形成される。（Ｎ+ 型ソース領域１１１の
露出部を除いた）溝１１４ｂの表面では、犠牲酸化膜１
２０の膜厚は例えば５０ｎｍ程度である〔図３
（ｂ）〕。Next, similar to the manufacturing method of the above-mentioned publication,
The pad oxide film 141 and the LOCOS oxide film 105 are removed by isotropic etching, so that the (second) trench 114 is formed.
b is formed. Then, the sacrificial oxide film 120 is formed on the entire surface by thermal oxidation. On the surface of the trench 114b (excluding the exposed portion of the N + type source region 111), the sacrificial oxide film 1 is formed.
The film thickness of 20 is, for example, about 50 nm [FIG.
(B)].
【００３７】次に、Ｎ+ 型ソース領域１１１並びにＰ+
型ベース・コンタクト領域１０９の主表面に形成された
犠牲酸化膜１２０を選択的に覆う（第２の）フォトレジ
スト膜１５３が形成される。フォトレジスト膜１５３を
マスクにした等方性エッチングにより、溝１１４ｂの表
面に形成された犠牲酸化膜１２０が除去されて、Ｎ+型
ソース領域１１１並びにＰ+ 型ベース・コンタクト領域
１０９の主表面に形成された犠牲酸化膜１２０ａが残置
される。この等方性エッチングは、上記第１の実施例と
同様にバッファード弗酸を用いたウェット・エッチング
でもよいが、犠牲酸化膜１２０の膜厚がＬＯＣＯＳ酸化
膜１０５の膜厚より充分に薄いことから、フルオロカー
ボン系のエッチング・ガスを用いたドライ・エッツング
でもよい〔図３（ｃ）〕。Next, the N + type source region 111 and P +
A (second) photoresist film 153 that selectively covers the sacrificial oxide film 120 formed on the main surface of the mold base contact region 109 is formed. The sacrificial oxide film 120 formed on the surface of the groove 114b is removed by isotropic etching using the photoresist film 153 as a mask, and the main surfaces of the N + type source region 111 and the P + type base contact region 109 are formed. The formed sacrificial oxide film 120a remains. This isotropic etching may be wet etching using buffered hydrofluoric acid as in the first embodiment, but the thickness of the sacrificial oxide film 120 is sufficiently smaller than that of the LOCOS oxide film 105. Therefore, dry etching using a fluorocarbon-based etching gas may be used [FIG. 3 (c)].
【００３８】上記フォトレジスト膜１５３が除去された
後、熱酸化により、溝１１４ｂの表面とＮ+ 型ソース領
域１１１並びにＰ+ 型ベース・コンタクト領域１０９の
主表面とには、ゲート酸化膜１２１ｂが形成される。Ｎ
+ 型ソース領域１１１並びにＰ+ 型ベース・コンタクト
領域１０９の主表面においては、ゲート酸化膜１２１ｂ
は、Ｎ+ 型ソース領域１１１あるいはＰ+ 型ベース・コ
ンタクト領域１０９と犠牲酸化膜１２０ｂとの界面に形
成される。チャネル領域の表面では、ゲート酸化膜１２
１ｂは例えば５０ｎｍ程度の膜厚を有している〔図３
（ｄ）〕。After the photoresist film 153 is removed, a gate oxide film 121b is formed on the surface of the trench 114b and the main surfaces of the N + type source region 111 and the P + type base contact region 109 by thermal oxidation. It is formed. N
On the main surfaces of the + type source region 111 and the P + type base contact region 109, the gate oxide film 121b is formed.
Is formed at the interface between the N + type source region 111 or the P + type base contact region 109 and the sacrificial oxide film 120b. At the surface of the channel region, the gate oxide film 12
1b has a film thickness of, for example, about 50 nm [FIG.
(D)].
【００３９】次に、上記第１の実施例と同様に、全面に
例えば５００ｎｍの膜厚のＮ+ 型多結晶シリコン膜が形
成され、これが異方性エッチングによりパターニングさ
れてゲート電極１２３ｂが形成される。次に、全面に層
間絶縁膜１２５が形成された後、この層間絶縁膜１２５
（と犠牲酸化膜１２０ｂおよびゲート酸化膜１２１ｂ
と）が異方性エッチングされて、ソース・コンタクト孔
が形成される。この後、ソース・コンタクト孔を介して
Ｐ+ 型ベース・コンタクト領域１０９並びにＮ+型ソー
ス領域１１１に接続されるソース電極１２７が形成さ
れ、さらに、Ｎ+ 型シリコン基板１０１の裏面にはドレ
イン電極１２９が形成される〔図４〕。Next, as in the first embodiment, an N + type polycrystalline silicon film having a film thickness of, for example, 500 nm is formed on the entire surface, and this is patterned by anisotropic etching to form the gate electrode 123b. It Next, after the interlayer insulating film 125 is formed on the entire surface, the interlayer insulating film 125 is formed.
(And sacrificial oxide film 120b and gate oxide film 121b
And) are anisotropically etched to form source contact holes. Thereafter, a source electrode 127 connected to the P + type base contact region 109 and the N + type source region 111 via the source contact hole is formed, and further, a drain electrode is formed on the back surface of the N + type silicon substrate 101. 129 is formed [FIG. 4].
【００４０】本第２の実施例は、上記第１の実施例の有
した効果を有している。さらに、本第２の実施例では、
犠牲酸化膜１２０の膜厚がＬＯＣＯＳ酸化膜１０５より
充分に薄いため、犠牲酸化膜１２０ｂを残置するための
等方性エッチングにおけるアンダー・カット量が上記第
１の実施例におけるパッド酸化膜のアンダー・カット量
より少なくなり，制御性も増大することになる。このた
め、本第２の実施例の方が、上記第１の実施例より、ゲ
ート電極とソース領域との間の寄生容量の低減を精度よ
く，かつ，低減量を大きくすることが容易になる。The second embodiment has the effects of the first embodiment. Further, in the second embodiment,
Since the thickness of the sacrificial oxide film 120 is sufficiently smaller than that of the LOCOS oxide film 105, the amount of undercut in the isotropic etching for leaving the sacrificial oxide film 120b is less than that of the pad oxide film in the first embodiment. It will be less than the cut amount and controllability will increase. Therefore, in the second embodiment, it is easier to reduce the parasitic capacitance between the gate electrode and the source region with higher accuracy and to increase the reduction amount more easily than in the first embodiment. .
【００４１】なお、本第２の実施例も、上記第１の実施
例と同様に、例えば犠牲酸化膜，ゲート酸化膜の膜厚の
値が上述したものに限定されるものでなく，ゲート電極
がポリサド膜でもよい。また、本第２の実施例をＰチャ
ネル型の縦型ＭＯＳ電界効果トランジスタに応用するこ
とも容易である。In the second embodiment, like the first embodiment, the film thickness values of the sacrificial oxide film and the gate oxide film are not limited to those described above, and the gate electrode Alternatively, a polysad film may be used. It is also easy to apply the second embodiment to a P-channel vertical MOS field effect transistor.
【００４２】本発明は上記第１の実施の形態に限定され
るものではない。本発明の第２の実施の形態は、第２の
溝の表面上に設けた第２のシリコン窒化膜をマスクにし
てソース領域並びにベース・コンタクト領域の主表面に
第２のＬＯＣＯＳ酸化膜を設けることにより、ゲート電
極，ソース領域間の寄生抵抗を低減している。The present invention is not limited to the above-mentioned first embodiment. According to the second embodiment of the present invention, the second LOCOS oxide film is provided on the main surfaces of the source region and the base contact region using the second silicon nitride film provided on the surface of the second groove as a mask. This reduces the parasitic resistance between the gate electrode and the source region.
【００４３】縦型ＭＯＳ電界効果トランジスタの製造工
程の断面模式図である図５および図６を参照すると、本
発明の第２の実施の形態の第１の実施例による縦型ＭＯ
Ｓ電界効果トランジスタは、以下のとおりに形成され
る。Referring to FIGS. 5 and 6 which are schematic cross-sectional views of the manufacturing process of the vertical MOS field effect transistor, the vertical MO according to the first example of the second embodiment of the present invention.
The S field effect transistor is formed as follows.
【００４４】まず、例えば２×１０19ｃｍ-3の砒素（Ａ
ｓ）がドープされたＮ+ 型シリコン基板２０１の表面上
に、例えば２×１０16ｃｍ-3の燐（Ｐ）がドープされて
例えば５μｍ程度の膜厚のＮ- 型シリコン・エピタキシ
ャル層２０２が形成される。Ｎ- 型シリコン・エピタキ
シャル層２０２の表面には熱酸化により（第１の）パッ
ド酸化膜２４１が形成され、パッド酸化膜２４１の表面
上にはＣＶＤにより（第１の）シリコン窒化膜２４３が
形成される。パッド酸化膜２４１の膜厚は、２０ｎｍ〜
１００ｎｍの範囲であり、好ましくは５０ｎｍである。
シリコン窒化膜２４３の膜厚は例えば１５０ｎｍ程度で
ある。次に、シリコン窒化膜２４３の表面上に形成され
た（第１の）フォトレジスト膜２５１をマスクにして、
シリコン窒化膜２４３，パッド酸化膜２４１およびＮ-
型シリコン・エピタキシャル層２０２が順次異方性エッ
チングされ、例えば１．４５μｍ深さと例えば１．０μ
ｍの開口幅と有した（第１の）溝２０４がＮ- 型シリコ
ン・エピタキシャル層２０２に形成される〔図５
（ａ）〕。First, for example, 2 × 10 19 cm -3 arsenic (A
For example, 2 × 10 16 cm −3 of phosphorus (P) is doped on the surface of the N + -type silicon substrate 201 doped with s) to form an N − -type silicon epitaxial layer 202 having a film thickness of, for example, about 5 μm. It is formed. A (first) pad oxide film 241 is formed on the surface of the N − type silicon epitaxial layer 202 by thermal oxidation, and a (first) silicon nitride film 243 is formed on the surface of the pad oxide film 241 by CVD. To be done. The pad oxide film 241 has a thickness of 20 nm to
It is in the range of 100 nm, preferably 50 nm.
The film thickness of the silicon nitride film 243 is, for example, about 150 nm. Next, using the (first) photoresist film 251 formed on the surface of the silicon nitride film 243 as a mask,
Silicon nitride film 243, pad oxide film 241 and N −
Type silicon epitaxial layer 202 is sequentially anisotropically etched to a depth of, for example, 1.45 μm and a depth of, for example, 1.0 μm.
A (first) groove 204 having an opening width of m is formed in the N − type silicon epitaxial layer 202 [FIG.
(A)].
【００４５】フォトレジスト膜２５１が除去された後、
シリコン窒化膜２４３をマスクにした選択酸化が行なわ
れて、溝２０４の表面には例えば約７００ｎｍの膜厚の
（第１の）ＬＯＣＯＳ酸化膜２０５が形成される。この
とき、ＬＯＣＯＳ酸化膜２０５の最低位（溝２０４の底
部に形成されたＬＯＣＯＳ酸化膜２０５の底面）は、Ｎ
- 型シリコン・エピタキシャル層２０２の主表面から例
えば１．６μｍ程度の深さである。この選択酸化が行な
われる温度は、１１００℃〜１２００℃の範囲であり、
好ましくは１１４０℃である。After the photoresist film 251 is removed,
Selective oxidation is performed using the silicon nitride film 243 as a mask, and a (first) LOCOS oxide film 205 having a film thickness of, for example, about 700 nm is formed on the surface of the groove 204. At this time, the lowest position of the LOCOS oxide film 205 (bottom surface of the LOCOS oxide film 205 formed at the bottom of the groove 204) is N
The depth is, for example, about 1.6 μm from the main surface of the − type silicon epitaxial layer 202. The temperature at which this selective oxidation is performed is in the range of 1100 ° C to 1200 ° C,
It is preferably 1140 ° C.
【００４６】次に、ＬＯＣＯＳ酸化膜２０５をマスクに
したイオン注入と図示されないフォトレジスト膜をマス
クにしたイオン注入とが行なわれ、このフォトレジスト
膜が除去されて、Ｐ型ベース領域２０７とＰ+ 型ベース
・コンタクト領域２０９とが形成される。Ｐ型ベース領
域２０７は、ＬＯＣＯＳ酸化膜２０５に自己整合的に形
成されて、例えば１．４５μｍ程度の接合の深さを有し
ている。Ｐ+ 型ベース・コンタクト領域２０９は、ＬＯ
ＣＯＳ酸化膜２０５から所要の間隔を有して、Ｐ型ベー
ス領域２０７の主表面に形成されている。Next, ion implantation using the LOCOS oxide film 205 as a mask and ion implantation using a photoresist film (not shown) as a mask are performed, the photoresist film is removed, and the P-type base region 207 and P +. A mold base contact region 209 is formed. The P-type base region 207 is formed in a self-aligned manner with the LOCOS oxide film 205 and has a junction depth of, for example, about 1.45 μm. The P + type base contact region 209 is LO
It is formed on the main surface of P-type base region 207 with a required distance from COS oxide film 205.
【００４７】続いて、図示されない別のフォトレジスト
膜とＬＯＣＯＳ酸化膜２０５とをマスクにしたイオン注
入が行なわれ，この別のフォトレジスト膜が除去され
て、Ｎ + 型ソース領域２１１が形成される。Ｎ+ 型ソー
ス領域２１１は、例えば０．５５μｍ程度の接合の深さ
を有して，ＬＯＣＯＳ酸化膜２０５に自己整合的にＰ型
ベース領域２０７の主表面に形成されており、その一部
がＰ+ 型ベース・コンタクト領域２０９の主表面に形成
されている。次に、等方性エッチングにより、シリコン
窒化膜２４３が選択的に除去される〔図５（ｂ）〕。Subsequently, another photoresist (not shown)
Ion implantation using the film and the LOCOS oxide film 205 as a mask
And the other photoresist film is removed.
, N + A mold source region 211 is formed. N+ Type saw
The region 211 has a junction depth of, for example, about 0.55 μm.
Of P-type in a self-aligned manner with the LOCOS oxide film 205.
It is formed on the main surface of the base region 207, and part of it
Is P+ Formed on the main surface of the mold base contact region 209
Has been done. Then, by isotropic etching, silicon
The nitride film 243 is selectively removed [FIG. 5 (b)].
【００４８】次に、（第１の）パッド酸化膜２４３およ
び（第１の）ＬＯＣＯＳ酸化膜２０５が等方性エッチン
グにより除去されて（第２の）溝２１４が形成される。
この等方性エッチングは、例えばバッファード弗酸によ
るウェット・エッチングである。溝２１４は、例えば
１．７５μｍ程度の深さと、例えば１．７μｍ程度の開
口幅とを有している。熱酸化により全面に（第２の）パ
ッド酸化膜２４２が形成され、ＬＰＣＶＤにより全面に
（第２の）シリコン窒化膜２４４が形成される。シリコ
ン窒化膜２４４の成膜は６５０℃程度の温度で行なわ
れ、ジ・クロル・シラン（ＳｉＨ2 Ｃｌ2 ）とアンモニ
ア（ＮＨ3 ）とが原料ガスとして用いられる。このＬＰ
ＣＶＤの方が、ＳｉＨ4 ＋ＮＨ3 を原料ガスとしたＬＰ
ＣＶＤより（成膜温度は高いが）段差被覆性に優れてい
る〔図５（ｃ）〕。Next, the (first) pad oxide film 243 and the (first) LOCOS oxide film 205 are removed by isotropic etching to form a (second) groove 214.
This isotropic etching is, for example, wet etching with buffered hydrofluoric acid. The groove 214 has a depth of, for example, about 1.75 μm and an opening width of, for example, about 1.7 μm. A (second) pad oxide film 242 is formed on the entire surface by thermal oxidation, and a (second) silicon nitride film 244 is formed on the entire surface by LPCVD. The silicon nitride film 244 is formed at a temperature of about 650 ° C., and dichlorosilane (SiH 2 Cl 2 ) and ammonia (NH 3 ) are used as source gases. This LP
CVD is LP with SiH 4 + NH 3 as source gas
The step coverage is superior to that of CVD (although the film forming temperature is high) [FIG. 5 (c)].
【００４９】次に、全面に第２のフォトレジスト膜（図
に明示せず）が形成される。この第２のフォトレジスト
膜がエッチ・バックされて、溝２１４を充填する姿態を
有したフォトレジスト膜２５４が残置される〔図５
（ｄ）〕。Next, a second photoresist film (not shown in the drawing) is formed on the entire surface. This second photoresist film is etched back to leave the photoresist film 254 in a state of filling the groove 214 [FIG. 5].
(D)].
【００５０】次に、フォトレジスト膜２５４をマスクに
したシリコン窒化膜２４４の選択的な等方性エッチング
により、溝２１４の表面を覆う姿態を有したシリコン窒
化膜２４４ａが残置される。この等方性エッチングは、
例えば３弗化窒素（ＮＦ3 ）と塩素（Ｃｌ2 ）との混合
ガスをエッチング・ガスに用いたドライ・エッチングで
ある〔図６（ａ）〕。Next, by selective isotropic etching of the silicon nitride film 244 using the photoresist film 254 as a mask, the silicon nitride film 244a having a state of covering the surface of the groove 214 is left. This isotropic etching
For example, dry etching using a mixed gas of nitrogen trifluoride (NF 3 ) and chlorine (Cl 2 ) as an etching gas [FIG. 6 (a)].
【００５１】なお、本第１の実施例において、第２のシ
リコン窒化膜２４４の表面に例えば熱酸化によりマスク
酸化膜を形成しておくならば、次のような製造工程を採
用することもできる。第２の溝を充填する姿態を有して
残置された第２のフォトレジスト膜によりマスク酸化膜
をパターニングする。この第２のフォトレジスト膜を除
去した後、マスク酸化膜をマスクにして熱燐酸（Ｈ3 Ｐ
Ｏ4 ）によるウェット・エッチングにより第２のシリコ
ン窒化膜をパターニングする。In the first embodiment, if a mask oxide film is formed on the surface of the second silicon nitride film 244 by, for example, thermal oxidation, the following manufacturing process can be adopted. . The mask oxide film is patterned by the second photoresist film left so as to fill the second trench. After removing the second photoresist film, hot phosphoric acid (H 3 P) is used with the mask oxide film as a mask.
The second silicon nitride film is patterned by wet etching with O 4 ).
【００５２】上記フォトレジスト膜２５４が除去され
る。その後、選択熱酸化により、Ｎ+型ソース領域２１
１並びにＰ+ 型ベース・コンタクト領域２０９の主表面
（と溝２１４の上端近傍の溝２１４の側面表面と）に、
（第２の）ＬＯＣＯＳ酸化膜２１５ａが形成される。Ｌ
ＯＣＯＳ酸化膜２１５ａの膜厚は例えば３００ｎｍ程度
である〔図６（ｂ）〕。The photoresist film 254 is removed. Then, by selective thermal oxidation, the N + type source region 21 is formed.
1 and the main surface of the P + type base contact region 209 (and the side surface of the groove 214 near the upper end of the groove 214),
A (second) LOCOS oxide film 215a is formed. L
The film thickness of the OCOS oxide film 215a is, for example, about 300 nm [FIG. 6 (b)].
【００５３】次に、シリコン窒化膜２４４ａおよびパッ
ド酸化膜２４２が順次等方性エッチングのより除去され
る。シリコン窒化膜２４４ａの等方性エッチングは、上
述のＮＦ3 ＋Ｃｌ2 によるドライ・エッチング、もしく
は熱燐酸によるウェット・エッチングである。パッド酸
化膜２４２の等方性エッチングの際にＬＯＣＯＳ酸化膜
２１５ａの膜厚も薄くなり、ＬＯＣＯＳ酸化膜２５１ａ
ａになる。続いて、熱酸化が行なわれて、溝２１４の
（側面並びに底面からなる）表面（と溝２１４の上端近
傍のＮ+ 型ソース領域２１１の主表面と）に、ゲート酸
化膜２２１ａが形成される。チャネル領域（Ｐ型ベース
領域２０７の底面とＮ+ 型ソース領域２１１の底面とに
挟まれた溝２１４）の表面では、ゲート酸化膜２２１ａ
は例えば５０ｎｍ程度の膜厚を有している。Next, the silicon nitride film 244a and the pad oxide film 242 are sequentially removed by isotropic etching. The isotropic etching of the silicon nitride film 244a is dry etching with NF 3 + Cl 2 or wet etching with hot phosphoric acid. When the pad oxide film 242 is isotropically etched, the film thickness of the LOCOS oxide film 215a is also reduced, and the LOCOS oxide film 251a is reduced.
It becomes a. Then, thermal oxidation is performed to form a gate oxide film 221a on the surface (including the side surface and the bottom surface) of trench 214 (and the main surface of N + type source region 211 near the upper end of trench 214). . On the surface of the channel region (the groove 214 sandwiched between the bottom surface of the P-type base region 207 and the bottom surface of the N + -type source region 211), the gate oxide film 221a is formed.
Has a film thickness of, for example, about 50 nm.
【００５４】次に、全面に例えば５００ｎｍの膜厚のＮ
+ 型多結晶シリコン膜（図に明示せず）が形成され、こ
れが異方性エッチングによりパターニングされてゲート
電極２２３が形成される。このＮ+ 型多結晶シリコン膜
は、（上記第１の実施の形態の上記第１の実施例と同様
に）まずＬＰＣＶＤでノンドープの多結晶シリコン膜を
形成し、これへの燐の熱拡散あるいは入射角度を複数回
変化させた燐の回転イオン注入により形成される。ある
いは、ホスフィン（ＰＨ3 ）等をドーピング・ガスに用
いたＬＰＣＶＤにより、ｉｎ−ｓｉｔｕでＮ+ 型の多結
晶シリコン膜を形成する方法もある〔図６（ｃ）〕。Next, N having a film thickness of, for example, 500 nm is formed on the entire surface.
A + type polycrystalline silicon film (not shown in the drawing) is formed, and this is patterned by anisotropic etching to form a gate electrode 223. The N + -type polycrystalline silicon film is formed by LPCVD to form a non-doped polycrystalline silicon film (similarly to the first example of the first embodiment), and phosphorus is thermally diffused or It is formed by rotary ion implantation of phosphorus with the incident angle being changed a plurality of times. Alternatively, there is also a method of forming an N + -type polycrystalline silicon film in-situ by LPCVD using phosphine (PH 3 ) or the like as a doping gas [FIG. 6 (c)].
【００５５】しかしながら本第２の実施の形態の本第１
の実施例をＰチャネルの縦型ＭＯＳ電界効果トランジス
タに応用した場合、ゲート電極がＰ+ 型多結晶シリコン
膜を構成材料として含んで形成されることが好ましいこ
とから、ボロンの熱拡散は好ましくない。この場合に
は、ｉｎ−ｓｉｔｕでＰ+ 型の多結晶シリコン膜を用い
るか、ノンドープの多結晶シリコン膜への入射角度を複
数回変化させたボロン等の回転イオン注入が好ましい。However, the first book of the second embodiment
When the above embodiment is applied to a P-channel vertical MOS field effect transistor, it is preferable that the gate electrode is formed by including a P + -type polycrystalline silicon film as a constituent material, and therefore thermal diffusion of boron is not preferable. . In this case, it is preferable to use an in-situ P + -type polycrystalline silicon film or perform rotary ion implantation of boron or the like in which the incident angle to the non-doped polycrystalline silicon film is changed a plurality of times.
【００５６】次に、全面に層間絶縁膜２２５が形成され
た後、この層間絶縁膜２２５（とＬＯＣＯＳ酸化膜２１
５ａａと）が異方性エッチングされて、Ｐ+ 型ベース・
コンタクト領域２０９（並びにＮ+ 型ソース領域２１１
の一部）に達するソース・コンタクト孔が形成される。
この後、ソース・コンタクト孔を介してＰ+ 型ベース・
コンタクト領域２０９並びにＮ+ 型ソース領域２１１に
接続されるソース電極２２７が形成され、さらに、Ｎ+
型シリコン基板２０１の裏面にはドレイン電極２２９が
形成される〔図６（ｄ）〕。Next, after the interlayer insulating film 225 is formed on the entire surface, this interlayer insulating film 225 (and the LOCOS oxide film 21) is formed.
5aa and) are anisotropically etched to form a P + type base.
Contact region 209 (and N + type source region 211
Source contact hole is formed.
After this, through the source contact hole, the P + type base
A source electrode 227 connected to the contact region 209 and the N + type source region 211 is formed, and further, N +
A drain electrode 229 is formed on the back surface of the mold silicon substrate 201 [FIG. 6 (d)].
【００５７】本第２の実施の形態の本第１の実施例によ
ると、Ｎ+ 型ソース領域２１１の主表面とゲート電極２
２３ａと間のに、（第２の）ＬＯＣＯＳ酸化膜２１５ａ
ａが介在することになる。このため、本第２の実施の形
態の本第１の実施例による縦型ＭＯＳ電界効果トランジ
スタは、（上記第１の実施の形態と同様に）上記公開公
報記載の縦型ＭＯＳ電界効果トランジスタに比べて、ゲ
ート電極とソース領域との間の寄生容量が低減される。According to the first example of the second embodiment, the main surface of the N + type source region 211 and the gate electrode 2 are formed.
23a and a (second) LOCOS oxide film 215a.
a will intervene. Therefore, the vertical MOS field effect transistor according to the first example of the second embodiment is similar to the vertical MOS field effect transistor described in the above-mentioned publication (similar to the first embodiment). In comparison, the parasitic capacitance between the gate electrode and the source region is reduced.
【００５８】さらに、本第２の実施の形態の本第１の実
施例では、Ｎ+ 型ソース領域２１１の主表面とゲート電
極２２３ａと間の（一部ではなく）全てにおいて（第２
の）ＬＯＣＯＳ酸化膜２１５ａａが存在することから、
上記第１の実施の形態よりさらにゲート電極とソース領
域との間の寄生容量が低減される。Further, in the first example of the second embodiment, the entire surface (not a part) between the main surface of the N + type source region 211 and the gate electrode 223a (second area) is formed.
Since the LOCOS oxide film 215aa exists,
The parasitic capacitance between the gate electrode and the source region is further reduced as compared with the first embodiment.
【００５９】なお、本第２の実施の形態の本第１の実施
例も上述の各種数値に限定されるものではない。また、
本第２の実施の形態の本第１の実施例において、ゲート
電極を例えばタングステン・ポリサイド膜で構成するこ
とも可能である。The first example of the second embodiment is not limited to the above-mentioned various numerical values. Also,
In the first example of the second embodiment, the gate electrode may be made of, for example, a tungsten polycide film.
【００６０】また、本第２の実施の形態の本第１の実施
例をＰチャネル型の縦型ＭＯＳ電界効果トランジスタに
応用することは容易である。このとき、ゲート電極はＰ
+ 型多結晶シリコン膜あるいはＰ+ 型多結晶シリコン膜
を含んだポリサイド膜であることが好ましい。Also, it is easy to apply the first example of the second embodiment to a P-channel vertical MOS field effect transistor. At this time, the gate electrode is P
A polycide film including a + type polycrystalline silicon film or a P + type polycrystalline silicon film is preferable.
【００６１】本第２の実施の形態は、上記第１の実施例
に限定されるものではない。The second embodiment is not limited to the above-mentioned first embodiment.
【００６２】縦型ＭＯＳ電界効果トランジスタの主要製
造工程の断面模式図である図７を参照すると、本発明の
第２の実施の形態の第２の実施例による縦型ＭＯＳ電界
効果トランジスタは、第２の溝に残置される第２のシリ
コン窒化膜の形成方法が本第２の実施の形態の上記第１
の実施例と相違しており、以下のとおりの製造方法によ
り形成される。Referring to FIG. 7 which is a schematic cross-sectional view of the main manufacturing process of the vertical MOS field effect transistor, the vertical MOS field effect transistor according to the second example of the second embodiment of the present invention is The method of forming the second silicon nitride film left in the second groove is the same as the first method of the second embodiment.
Different from the embodiment described above, it is formed by the following manufacturing method.
【００６３】まず、本第２の実施の形態の上記第１の実
施例と同様の製造方法により、Ｎ+型シリコン基板２０
１の表面上にＮ- 型シリコン・エピタキシャル層２０２
が形成され、Ｎ- 型シリコン・エピタキシャル層２０２
の表面に第１の溝が形成される。第１の溝は例えば１．
４５μｍ深さと例えば１．０μｍの開口幅と有してい
る。溝２０４の表面に例えば約７００ｎｍの膜厚の第１
のＬＯＣＯＳ酸化膜が形成され、Ｐ型ベース領域２０
７，Ｐ+ 型ベース・コンタクト領域２０９およびＮ + 型
ソース領域２１１が形成される。Ｐ型ベース領域２０７
は例えば１．４５μｍ程度の接合の深さを有し、Ｎ+ 型
ソース領域２１１は例えば０．５５μｍ程度の接合の深
さを有している。等方性エッチングにより第１のシリコ
ン窒化膜が選択的に除去され、第１のパッド酸化膜２４
３および第１のＬＯＣＯＳ酸化膜が等方性エッチングに
より除去されて（第２の）溝２１４が形成される。溝２
１４は例えば１．７５μｍ程度の深さと、例えば１．７
μｍ程度の開口幅とを有している。First, the first embodiment of the second embodiment will be described.
By the same manufacturing method as in the embodiment, N+Type silicon substrate 20
N on the surface of 1- Type silicon epitaxial layer 202
Is formed, N- Type silicon epitaxial layer 202
A first groove is formed on the surface of the. The first groove is, for example, 1.
It has a depth of 45 μm and an opening width of, for example, 1.0 μm.
It For example, a first film having a film thickness of about 700 nm is formed on the surface of the groove 204.
LOCOS oxide film is formed on the P-type base region 20.
7, P+ Mold base contact region 209 and N + Type
The source region 211 is formed. P-type base region 207
Has a junction depth of about 1.45 μm, and N+ Type
The source region 211 has a junction depth of, for example, about 0.55 μm.
Have The first silicon by isotropic etching
The nitride film is selectively removed, and the first pad oxide film 24 is removed.
3 and 1st LOCOS oxide film for isotropic etching
By further removing, the (second) groove 214 is formed. Groove 2
14 is a depth of about 1.75 μm, for example, 1.7
It has an opening width of about μm.
【００６４】次に、本第２の実施の形態の上記第１の実
施例と同様の製造方法により、熱酸化により全面に（第
２の）パッド酸化膜２４２が形成され、ＬＰＣＶＤによ
り全面に第２のシリコン窒化膜（図に明示せず）が形成
される。次に、全面に第２のフォトレジスト膜（図に明
示せず）が形成される。溝２１４の上端が充分に露出す
るまでこの第２のフォトレジスト膜がエッチ・バックさ
れて、溝２１４の底部に設けられた第２のシリコン窒化
膜の表面を覆う姿態を有した（第２の）フォトレジスト
膜２５５が残置される。Then, a (second) pad oxide film 242 is formed on the entire surface by thermal oxidation by the same manufacturing method as that of the first embodiment of the second embodiment, and a second surface is formed on the entire surface by LPCVD. 2 silicon nitride film (not shown in the figure) is formed. Next, a second photoresist film (not shown in the figure) is formed on the entire surface. The second photoresist film is etched back until the upper end of the groove 214 is sufficiently exposed, and the second photoresist film has a state of covering the surface of the second silicon nitride film provided at the bottom of the groove 214 (second ) The photoresist film 255 is left.
【００６５】次に、フォトレジスト膜２５５をマスクに
した上記第２のシリコン窒化膜の選択的な異方性エッチ
ングが行なわれて、溝２１４の表面を覆う姿態を有した
（第２の）シリコン窒化膜２４４ｂが残置される。この
異方性エッチングは、流量比が等しいテトラ・フルオロ
・メタン（ＣＦ4 ）とトリ・フルオロ・メタン（ＣＨＦ
3 ）との混合ガスをエッチング・ガスに用いたＲＩＥで
あり、例えば５Ｐａ〜８Ｐａの圧力，６００Ｗのパワー
のもとで行なわれる。このＲＩＥでは、シリコン酸化膜
に対してシリコン窒化膜のエッチング・レートが１０倍
以上になる〔図７（ａ）〕。Next, the second silicon nitride film is selectively anisotropically etched using the photoresist film 255 as a mask to cover the surface of the trench 214 (second) silicon. The nitride film 244b remains. This anisotropic etching is performed using tetra fluoro methane (CF 4 ) and tri fluoro methane (CHF) with the same flow rate ratio.
RIE using a mixed gas with 3 ) as an etching gas, which is performed under a pressure of 5 Pa to 8 Pa and a power of 600 W, for example. In this RIE, the etching rate of the silicon nitride film is 10 times or more that of the silicon oxide film [FIG. 7 (a)].
【００６６】フォトレジスト膜２５５が除去された後、
本第２の実施の形態の上記第１の実施例と同様に、選択
熱酸化により、Ｎ+ 型ソース領域２１１並びにＰ+ 型ベ
ース・コンタクト領域２０９の主表面（と溝２１４の上
端近傍の溝２１４の側面表面と）に、（第２の）ＬＯＣ
ＯＳ酸化膜２１５ｂが形成される。ＬＯＣＯＳ酸化膜２
１５ｂの膜厚は例えば３００ｎｍ程度である〔図７
（ｂ）〕。After the photoresist film 255 is removed,
Similar to the first example of the second embodiment, by selective thermal oxidation, the main surfaces of the N + type source region 211 and the P + type base contact region 209 (and the groove near the upper end of the groove 214 are formed). (On the side surface of 214), to the (second) LOC
The OS oxide film 215b is formed. LOCOS oxide film 2
The film thickness of 15b is, for example, about 300 nm [FIG.
(B)].
【００６７】次に、シリコン窒化膜２４４ｂおよびパッ
ド酸化膜２４２が順次等方性エッチングのより除去され
る。パッド酸化膜２４２の等方性エッチングの際にＬＯ
ＣＯＳ酸化膜２１５ｂの膜厚も薄くなり、ＬＯＣＯＳ酸
化膜２５１ｂａになる。続いて、熱酸化が行なわれて、
溝２１４の（側面並びに底面からなる）表面（と溝２１
４の上端近傍のＮ+ 型ソース領域２１１の主表面と）
に、ゲート酸化膜２２１ｂが形成される。チャネル領域
（Ｐ型ベース領域２０７の底面とＮ+ 型ソース領域２１
１の底面とに挟まれた溝２１４）の表面では、ゲート酸
化膜２２１ｂは例えば５０ｎｍ程度の膜厚を有してい
る。Next, the silicon nitride film 244b and the pad oxide film 242 are sequentially removed by isotropic etching. When the pad oxide film 242 is isotropically etched, LO
The film thickness of the COS oxide film 215b also becomes thin and becomes the LOCOS oxide film 251ba. Then, thermal oxidation is performed,
The surface of the groove 214 (consisting of the side surface and the bottom surface) (and the groove 21
4 and the main surface of the N + type source region 211 near the upper end of 4)
Then, a gate oxide film 221b is formed. Channel region (bottom of P-type base region 207 and N + -type source region 21
The gate oxide film 221b has a film thickness of, for example, about 50 nm on the surface of the groove 214) sandwiched between the bottom surface of the gate oxide film 221 and the bottom surface of the groove 1.
【００６８】次に、本第２の実施の形態の上記第１の実
施例と同様に、全面に例えば５００ｎｍの膜厚のＮ+ 型
多結晶シリコン膜（図に明示せず）が形成され、これが
異方性エッチングによりパターニングされてゲート電極
２２３が形成される。全面に層間絶縁膜２２５が形成さ
れた後、この層間絶縁膜２２５（とＬＯＣＯＳ酸化膜２
１５ｂａと）が異方性エッチングされて、Ｐ+ 型ベース
・コンタクト領域２０９（並びにＮ+ 型ソース領域２１
１の一部）に達するソース・コンタクト孔が形成され
る。この後、ソース・コンタクト孔を介してＰ+ 型ベー
ス・コンタクト領域２０９並びにＮ+ 型ソース領域２１
１に接続されるソース電極２２７が形成され、さらに、
Ｎ+ 型シリコン基板２０１の裏面にはドレイン電極２２
９が形成される〔図７（ｃ）〕。Next, as in the first embodiment of the second embodiment, an N + -type polycrystalline silicon film (not shown in the drawing) having a film thickness of, for example, 500 nm is formed on the entire surface. This is patterned by anisotropic etching to form the gate electrode 223. After the interlayer insulating film 225 is formed on the entire surface, the interlayer insulating film 225 (and the LOCOS oxide film 2
15ba) is anisotropically etched to form the P + type base contact region 209 (and the N + type source region 21).
Source contact hole is formed to reach 1 part). Then, the P + type base contact region 209 and the N + type source region 21 are formed through the source contact hole.
A source electrode 227 connected to 1 is formed, and further,
The drain electrode 22 is formed on the back surface of the N + type silicon substrate 201.
9 is formed [FIG. 7 (c)].
【００６９】本第２の実施の形態の本第２の実施例は、
本第２の実施の形態の上記第１の実施例の有した効果を
有している。さらに、本第２の実施の形態の本第２の実
施例では、第２の溝の表面上に残置させる第２のシリコ
ン窒化膜のエッチングが異方性エッチングであることか
ら、本第２の実施の形態の上記第１の実施例より精度よ
くこの第２のシリコン窒化膜を残置することが可能にな
り、電気特性精度の制御性が本第２の実施の形態の上記
第１の実施例より容易になる。The second example of the second embodiment is as follows:
It has the effect of the first example of the second embodiment. Furthermore, in the second example of the second embodiment, the etching of the second silicon nitride film left on the surface of the second groove is anisotropic etching. This second silicon nitride film can be left with higher accuracy than the first example of the embodiment, and the controllability of the electrical characteristic accuracy is the first example of the second embodiment. It will be easier.
【００７０】なお、本第２の実施の形態の本第２の実施
例も、本第２の実施の形態の上記第１の実施例と同様
に、各種数値が上述したものに限定されるものでなく，
ゲート電極がポリサド膜でもよい。また、本第２の実施
の形態の本第２の実施例をＰチャネル型の縦型ＭＯＳ電
界効果トランジスタに応用することも容易である。In the second example of the second embodiment, various numerical values are limited to those described above, as in the first example of the second embodiment. Not
The gate electrode may be a polysad film. It is also easy to apply the second embodiment of the second embodiment to a P-channel vertical MOS field effect transistor.
【００７１】[0071]
【発明の効果】以上説明したように本発明によれば、ソ
ース領域の主表面上に延在したゲート電極を有して，
（第２の）溝に形成された縦型ＭＯＳ電界効果トランジ
スタにおいて、ソース領域の主表面上に延在した部分の
ゲート電極の少なくとも端部では、ゲート電極とソース
領域の主表面とに挟まれて設けられたシリコン酸化膜の
膜厚が、第２の溝の側面表面に露出したソース領域の表
面のうちの縦型ＭＯＳ電界効果トランジスタのチャネル
領域近傍の部分に形成されたゲート酸化膜の膜厚より厚
くなっている。このため、ゲート電極とソース領域との
間の寄生容量の低減が容易になる。As described above, according to the present invention, the gate electrode extending on the main surface of the source region is provided,
In the vertical MOS field effect transistor formed in the (second) groove, at least an end portion of the gate electrode in a portion extending over the main surface of the source region is sandwiched between the gate electrode and the main surface of the source region. The film thickness of the silicon oxide film provided as a film is a film of the gate oxide film formed in the portion of the surface of the source region exposed on the side surface of the second groove in the vicinity of the channel region of the vertical MOS field effect transistor. It is thicker than the thickness. Therefore, it is easy to reduce the parasitic capacitance between the gate electrode and the source region.
【図１】本発明の第１の実施の形態の第１の実施例の製
造工程の断面模式図である。FIG. 1 is a schematic cross sectional view of a manufacturing process of a first example of the first exemplary embodiment of the present invention.
【図２】上記第１の実施の形態の上記第１の実施例の断
面模式図である。FIG. 2 is a schematic cross-sectional view of the first example of the first embodiment.
【図３】本発明の第１の実施の形態の第２の実施例の製
造工程の断面模式図である。FIG. 3 is a schematic cross-sectional view of the manufacturing process of the second example of the first exemplary embodiment of the present invention.
【図４】上記第１の実施の形態の上記第２の実施例の断
面模式図である。FIG. 4 is a schematic cross-sectional view of the second example of the first embodiment.
【図５】本発明の第２の実施の形態の第１の実施例の製
造工程の断面模式図である。FIG. 5 is a schematic cross-sectional view of the manufacturing process of the first example of the second exemplary embodiment of the present invention.
【図６】上記第２の実施の形態の上記第１の実施例の製
造工程の断面模式図である。FIG. 6 is a schematic cross-sectional view of the manufacturing process of the first example of the second embodiment.
【図７】本発明の第２の実施の形態の第２の実施例の主
要製造工程の断面模式図である。FIG. 7 is a schematic sectional view of a main manufacturing process of a second example of the second exemplary embodiment of the present invention.
【図８】従来の縦型ＭＯＳ電界効果トランジスタの製造
工程の断面模式図である。FIG. 8 is a schematic sectional view of a manufacturing process of a conventional vertical MOS field effect transistor.
【図９】上記従来の縦型ＭＯＳ電界効果トランジスタの
製造工程の断面模式図である。FIG. 9 is a schematic sectional view of a manufacturing process of the conventional vertical MOS field effect transistor.
１０１，２０１，３０１ Ｎ+ 型シリコン基板
１０２，２０２，３０２ Ｎ- 型シリコン・エピサキ
シャル層
１０４，１１４ａ，１１４ｂ，２０４，２１４，３０
４，３１４ 溝
１０５，２０５，２１５ａ，２１５ａａ，２１５ｂ，２
１５ｂａ，３０５ＬＯＣＯＳ酸化膜
１０７，２０７，３０７ Ｐ型ベース領域
１０９，２０９，３０９ Ｐ+ 型ベース・コンタクト
領域
１１１，２１１，３１１ Ｎ+ 型ソース領域
１２０，１２０ｂ 犠牲酸化膜
１２１ａ，１２１ｂ，２２１ａ，２２１ｂ，３２１
ゲート酸化膜
１２３ａ，１２３ｂ，２２３，３２３ ゲート電極
１２５，２２５，３２５ 層間絶縁膜
１２７，２２７，３２７ ソース電極
１２９，２２９，３２９ ドレイン電極
１４１，１４１ａ，２４１，２４２，３４１ パッド
酸化膜
１４３，２４３，２４４，２４４ａ，２４４ｂ，３４３
シリコン窒化膜
１５１，１５２，１５３，２５１，２５４，２５５
フォトレジスト膜101, 201, 301 N + type silicon substrate 102, 202, 302 N − type silicon epitaxial layer 104, 114a, 114b, 204, 214, 30
4,314 grooves 105, 205, 215a, 215aa, 215b, 2
15ba, 305 LOCOS oxide films 107, 207, 307 P type base regions 109, 209, 309 P + type base contact regions 111, 211, 311 N + type source regions 120, 120b Sacrificial oxide films 121a, 121b, 221a, 221b, 321
Gate oxide films 123a, 123b, 223, 323 Gate electrodes 125, 225, 325 Interlayer insulating films 127, 227, 327 Source electrodes 129, 229, 329 Drain electrodes 141, 141a, 241, 242, 341 Pad oxide films 143, 243, 243 244, 244a, 244b, 343
Silicon nitride films 151, 152, 153, 251, 254, 255
Photoresist film
Claims (5)
低濃度一導電型のシリコン・エピタキシャル層が設けら
れ、 前記シリコン・エピタキシャル層に形成された第１の溝
の表面に選択的に形成されたＬＯＣＯＳ酸化膜をマスク
にして、該シリコン・エピタキシャル層の主表面には逆
導電型のベース領域が設けられ，該ベース領域の主表面
には高濃度一導電型のソース領域が設けられ、 前記ＬＯＣＯＳ酸化膜が除去されて形成された第２の溝
の表面に、ゲート酸化膜を介して設けられたゲート電極
の端部が前記ソース領域の主表面上に延在する縦型ＭＯ
Ｓ電界効果トランジスタであって、 前記ソース領域の主表面上に延在した部分の前記ゲート
電極の少なくとも端部において、該ゲート電極と前記ソ
ース領域の主表面とに挟まれて設けられたシリコン酸化
膜の膜厚が、前記第２の溝の側面表面に露出した該ソー
ス領域の表面のうちの前記縦型ＭＯＳ電界効果トランジ
スタのチャネル領域近傍の部分に形成された前記ゲート
酸化膜の膜厚より、厚い縦型ＭＯＳ電界効果トランジス
タにおいて、 前記ゲート電極の端部と前記ソース領域の主表面とに挟
まれた前記シリコン酸化膜が、前記ゲート酸化膜と、前
記第２の溝の形成直後に該第２の溝の表面，該ソース領
域の主表面並びに前記ベース領域の主表面に熱酸化によ
り形成された犠牲酸化膜との積層膜からなることを特徴
とする縦型ＭＯＳ電界効果トランジスタ。 1. A surface of a high-concentration one-conductivity type silicon substrate
A low concentration one conductivity type silicon epitaxial layer is provided.
And a first groove formed in the silicon epitaxial layer.
LOCOS oxide film selectively formed on the surface of
The reverse of the main surface of the silicon epitaxial layer.
A conductive type base region is provided, and the main surface of the base region is provided.
Is provided with a high-concentration one-conductivity type source region , and the second trench is formed by removing the LOCOS oxide film.
Electrode provided on the surface of the gate via a gate oxide film
Of the vertical MO in which the ends of the MOS extend over the main surface of the source region.
An S field effect transistor, the portion of the gate extending over the main surface of the source region
At least at the ends of the electrode, the gate electrode and the source
Silicon oxide sandwiched between the main surface of the source region
The film thickness of the saw is exposed on the side surface of the second groove.
Of the vertical MOS field effect transistor on the surface of the
The gate formed near the channel region of the star
Vertical MOS field effect transistor thicker than oxide film thickness
The silicon oxide film sandwiched between the end portion of the gate electrode and the main surface of the source region, the gate oxide film and the surface of the second groove immediately after the formation of the second groove, It is characterized by comprising a laminated film with a sacrificial oxide film formed on the main surface of the source region and the main surface of the base region by thermal oxidation.
And a vertical MOS field effect transistor.
低濃度一導電型のシリコン・エピタキシャル層が設けら
れ、 前記シリコン・エピタキシャル層に形成された第１の溝
の表面に選択的に形成されたＬＯＣＯＳ酸化膜をマスク
にして、該シリコン・エピタキシャル層の主表面には逆
導電型のベース領域が設けられ，該ベース領域の主表面
には高濃度一導電型のソース領域が設けられ、 前記ＬＯＣＯＳ酸化膜が除去されて形成された第２の溝
の表面に、ゲート酸化膜を介して設けられたゲート電極
の端部が前記ソース領域の主表面上に延在する 縦型ＭＯ
Ｓ電界効果トランジスタであって、 前記ソース領域の主表面上に延在した部分の前記ゲート
電極の少なくとも端部において、該ゲート電極と前記ソ
ース領域の主表面とに挟まれて設けられたシリコン酸化
膜の膜厚が、前記第２の溝の側面表面に露出した該ソー
ス領域の表面のうちの前記縦型ＭＯＳ電界効果トランジ
スタのチャネル領域近傍の部分に形成された前記ゲート
酸化膜の膜厚より、厚い縦型ＭＯＳ電界効果トランジス
タにおいて、 前記ゲート電極の端部と前記ソース領域の主表面とに挟
まれた前記シリコン酸化膜が、前記第２の溝の表面を除
いて該ソース領域の主表面並びに前記ベース領域の主表
面に選択的に形成された第２のＬＯＣＯＳ酸化膜からな
ることを特徴とする縦型ＭＯＳ電界効果トランジスタ。 2. On the surface of a high-concentration one-conductivity type silicon substrate
A low concentration one conductivity type silicon epitaxial layer is provided.
And a first groove formed in the silicon epitaxial layer.
LOCOS oxide film selectively formed on the surface of
The reverse of the main surface of the silicon epitaxial layer.
A conductive type base region is provided, and the main surface of the base region is provided.
Is provided with a high-concentration one-conductivity type source region , and the second trench is formed by removing the LOCOS oxide film.
Electrode provided on the surface of the gate via a gate oxide film
Of the vertical MO in which the ends of the MOS extend over the main surface of the source region.
An S field effect transistor, the portion of the gate extending over the main surface of the source region
At least at the ends of the electrode, the gate electrode and the source
Silicon oxide sandwiched between the main surface of the source region
The film thickness of the saw is exposed on the side surface of the second groove.
Of the vertical MOS field effect transistor on the surface of the
The gate formed near the channel region of the star
Vertical MOS field effect transistor thicker than oxide film thickness
The silicon oxide film sandwiched between the end of the gate electrode and the main surface of the source region, the main surface of the source region and the main surface of the base region except for the surface of the second groove. A vertical MOS field-effect transistor characterized by comprising a second LOCOS oxide film selectively formed in.
上に低濃度一導電型のシリコン・エピタキシャル層を形
成し、該シリコン・エピタキシャル層の主表面にパッド
酸化膜を形成し、該パッド酸化膜の表面上にシリコン窒
化膜を形成し、第１のフォトレジスト膜をマスクにして
該シリコン窒化膜，パッド酸化膜およびシリコン・エピ
タキシャル層を順次異方性エッチングして、該シリコン
・エピタキシャル層に第１に溝を形成する工程と、 前記第１のフォトレジスト膜を除去し、前記シリコン窒
化膜をマスクにした選択酸化により、前記第１の溝の表
面にＬＯＣＯＳ酸化膜を形成する工程と、 前記シリコン窒化膜を除去した後、前記ＬＯＣＯＳ酸化
膜をマスクにした第１のイオン注入により、該ＬＯＣＯ
Ｓ酸化膜の最低位より高い位置に底面を有した逆導電型
のベース領域を前記シリコン・エピタキシャル層の主表
面に形成し、さらに、前記ＬＯＣＯＳ酸化膜をマスクに
した第２のイオン注入により、該ベース領域の底面より
高い位置に底面を有した高濃度一導電型のソース領域を
該ベース領域の主表面に形成する工程と、 等方性エッチングにより前記パッド酸化膜およびＬＯＣ
ＯＳ酸化膜を除去して第２の溝を形成し、熱酸化により
全面に犠牲酸化膜を形成する工程と、 前記ソース層領域並びにベース領域の主表面に形成され
た前記犠牲酸化膜を覆う第２のフォトレジスト膜をマス
クにして、前記第２の溝の表面に形成された該犠牲酸化
膜を除去する工程と、 前記第２のフォトレジスト膜を除去し、熱酸化によりゲ
ート酸化膜を形成する工程と、 前記ソース領域の主表面上に端部を有するゲート電極を
形成する工程とを有することを特徴とする縦型ＭＯＳ電
界効果トランジスタの製造方法。 3. A low concentration one conductivity type silicon epitaxial layer is formed on the surface of a high concentration one conductivity type silicon substrate, a pad oxide film is formed on the main surface of the silicon epitaxial layer, and the pad oxidation is performed. A silicon nitride film is formed on the surface of the film, and the silicon nitride film, the pad oxide film and the silicon epitaxial layer are sequentially anisotropically etched using the first photoresist film as a mask to form the silicon epitaxial layer. A first step of forming a groove; a step of removing the first photoresist film and forming a LOCOS oxide film on the surface of the first groove by selective oxidation using the silicon nitride film as a mask; After removing the silicon nitride film, a first ion implantation using the LOCOS oxide film as a mask is performed to remove the LOCOS film.
By forming a base region of the opposite conductivity type having a bottom surface at a position higher than the lowest position of the S oxide film on the main surface of the silicon epitaxial layer, and further by a second ion implantation using the LOCOS oxide film as a mask, Forming a high concentration one conductivity type source region having a bottom surface at a position higher than the bottom surface of the base region on the main surface of the base region; and the pad oxide film and the LOC by isotropic etching.
Removing the OS oxide film to form a second groove and forming a sacrificial oxide film on the entire surface by thermal oxidation; and a step of covering the sacrificial oxide film formed on the main surfaces of the source layer region and the base region. Removing the sacrificial oxide film formed on the surface of the second groove using the second photoresist film as a mask; and removing the second photoresist film and forming a gate oxide film by thermal oxidation. And a step of forming a gate electrode having an end portion on the main surface of the source region, the method of manufacturing a vertical MOS field effect transistor.
に低濃度一導電型のシリコン・エピタキシャル層を形成
し、該シリコン・エピタキシャル層の主表面に第１のパ
ッド酸化膜を形成し、該第１のパッド酸化膜の表面上に
第１のシリコン窒化膜を形成し、第１のフォトレジスト
膜をマスクにして該第１のシリコン窒化膜，第１のパッ
ド酸化膜およびシリコン・エピタキシャル層を順次異方
性エッチングして、該シリコン・エピタキシャル層に第
１に溝を形成する工程と、 前記第１のフォトレジスト膜を除去し、前記第１のシリ
コン窒化膜をマスクにした選択酸化により、前記第１の
溝の表面に第１のＬＯＣＯＳ酸化膜を形成する工程と、 等方性エッチングにより、前記第１のパッド酸化膜およ
び第１のＬＯＣＯＳ酸化膜を除去して第２の溝を形成す
る工程と、 前記第２の溝の表面，ソース領域の主表面およびベース
領域の主表面に第２のパッド酸化膜を形成し、該第２の
パッド酸化膜を表面上に第２のシリコン窒化膜を形成す
る工程と、 前記第２の溝に設けられた第２のフォトレジスト膜をマ
スクにして、前記第２のシリコン窒化膜を等方性エッチ
ングする工程と、 前記第２のフォトレジスト膜を除去した後、前記第２の
シリコン窒化膜をマスクにした選択酸化により、前記ソ
ース領域の主表面およびベース領域の主表面に第２のＬ
ＯＣＯＳ酸化膜を形成する工程と、前記第２のシリコン窒化膜 および第２のパッド酸化膜を
除去し、熱酸化により前記第２の溝の表面にゲート酸化
膜を形成する工程と、 前記ソース領域の主表面上に端部を有するゲート電極を
形成する工程とを有することを特徴とする縦型ＭＯＳ電
界効果トランジスタの製造方法。 4. A low concentration one conductivity type silicon epitaxial layer is formed on a surface of a high concentration one conductivity type silicon substrate, and a first pad oxide film is formed on a main surface of the silicon epitaxial layer, A first silicon nitride film is formed on the surface of the first pad oxide film, and the first photoresist film is used as a mask to form the first silicon nitride film, the first pad oxide film and the silicon epitaxial layer. By sequentially anisotropically etching to form a groove in the silicon epitaxial layer, and removing the first photoresist film by selective oxidation using the first silicon nitride film as a mask. A step of forming a first LOCOS oxide film on the surface of the first groove, and a step of removing the first pad oxide film and the first LOCOS oxide film by isotropic etching to remove the second groove And a second pad oxide film is formed on the surface of the second groove, the main surface of the source region and the main surface of the base region, and the second pad oxide film is formed on the surface of the second silicon. A step of forming a nitride film, a step of isotropically etching the second silicon nitride film using the second photoresist film provided in the second groove as a mask, and the second photoresist After removing the film, a second L is formed on the main surface of the source region and the main surface of the base region by selective oxidation using the second silicon nitride film as a mask.
Forming an OCOS oxide film, removing the second silicon nitride film and the second pad oxide film, and forming a gate oxide film on the surface of the second groove by thermal oxidation; And a step of forming a gate electrode having an end portion on the main surface of the vertical type MOS field effect transistor.
に低濃度一導電型のシリコン・エピタキシャル層を形成
し、該シリコン・エピタキシャル層の主表面に第１のパ
ッド酸化膜を形成し、該第１のパッド酸化膜の表面上に
第１のシリコン窒化膜を形成し、第１のフォトレジスト
膜をマスクにして該第１のシリコン窒化膜，第１のパッ
ド酸化膜およびシリコン・エピタキシャル層を順次異方
性エッチングして、該シリコン・エピタキシャル層に第
１に溝を形成する工程と、 前記第１のフォトレジスト膜を除去し、前記第１のシリ
コン窒化膜をマスクにした選択酸化により、前記第１の
溝の表面に第１のＬＯＣＯＳ酸化膜を形成する工程と、 等方性エッチングにより、前記第１のパッド酸化膜およ
び第１のＬＯＣＯＳ酸化膜を除去して第２の溝を形成す
る工程と、 前記第２の溝の表面，ソース領域の主表面およびベース
領域の主表面に第２のパッド酸化膜を形成し、該第２の
パッド酸化膜を表面上に第２のシリコン窒化膜を形成す
る工程と、 前記第２の溝の底部に設けられた前記第２のシリコン窒
化膜を覆う第２のフォトレジスト膜を形成し、前記ソー
ス領域の主表面上並びにベース領域の主表面上の該第２
のシリコン窒化膜が除去されるまで該第２のシリコン窒
化膜を異方性エッチングする工程と、 前記第２のフォトレジスト膜を除去した後、前記第２の
シリコン窒化膜をマスクにした選択酸化により、前記ソ
ース領域の主表面およびベース領域の主表面に第２のＬ
ＯＣＯＳ酸化膜を形成する工程と、 前記第２のシリコン窒化膜および第２のパッド酸化膜を
除去し、熱酸化により前記第２の溝の表面にゲート酸化
膜を形成する工程と、 前記ソース領域の主表面上に端部を有するゲート電極を
形成する工程とを有することを特徴とする縦型ＭＯＳ電
界効果トランジスタの製造方法。 5. A low concentration one conductivity type silicon epitaxial layer is formed on a surface of a high concentration one conductivity type silicon substrate, and a first pad oxide film is formed on a main surface of the silicon epitaxial layer, A first silicon nitride film is formed on the surface of the first pad oxide film, and the first photoresist film is used as a mask to form the first silicon nitride film, the first pad oxide film and the silicon epitaxial layer. By sequentially anisotropically etching to form a groove in the silicon epitaxial layer, and removing the first photoresist film by selective oxidation using the first silicon nitride film as a mask. A step of forming a first LOCOS oxide film on the surface of the first groove, and a step of removing the first pad oxide film and the first LOCOS oxide film by isotropic etching to remove the second groove And a second pad oxide film is formed on the surface of the second groove, the main surface of the source region and the main surface of the base region, and the second pad oxide film is formed on the surface of the second silicon. Forming a nitride film, and forming a second photoresist film covering the second silicon nitride film provided at the bottom of the second groove, and forming a second photoresist film on the main surface of the source region and the main surface of the base region. The second on the surface
Anisotropic etching of the second silicon nitride film until the second silicon nitride film is removed, and selective oxidation using the second silicon nitride film as a mask after removing the second photoresist film. A second L on the main surface of the source region and the main surface of the base region.
Forming an OCOS oxide film, removing the second silicon nitride film and the second pad oxide film, and forming a gate oxide film on the surface of the second groove by thermal oxidation, and the source region And a step of forming a gate electrode having an end portion on the main surface of the vertical type MOS field effect transistor.
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