JP3363679B2 - Pattern formation method - Google Patents

Pattern formation method

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  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明は、半導体集積回路
上に微細なパターンを形成する方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a fine pattern on a semiconductor integrated circuit.

【0002】[0002]

【従来の技術】半導体集積回路の製造方法においてパタ
ーンを形成するにあたって、露光光源に対して感光性を
有するレジスト材料をリソグラフィ(lithogra
phy)によりパターニングする方法が用いられてい
る。近年、半導体集積回路の高集積化に伴い、リソグラ
フィを行う基板が高段差化する一方で、配線や層間コン
タクト等のパターンが微細化し、表面の凹凸によって配
線が断線しやすくなって、良好なパターンを形成するこ
とが困難になりつつある。
2. Description of the Related Art In forming a pattern in a method for manufacturing a semiconductor integrated circuit, a resist material having photosensitivity to an exposure light source is subjected to lithography.
PHY) is used for patterning. In recent years, as the level of integration of semiconductor integrated circuits has increased, the level of steps on the substrate for lithography has increased, while the patterns such as wiring and interlayer contacts have become finer, making it easier for the wiring to break due to surface irregularities. Is becoming difficult to form.

【0003】この問題を解決するため、1986年SP
IEVol.631,pp.34−39,”DESIR
E:a novel dry developed r
esist system”において、図2のようなD
ESIRE法と呼ばれるプロセスが提案されている。図
2はDESIRE法と呼称されている従来の半導体集積
回路のパターン形成方法の断面工程図である。
In order to solve this problem, 1986 SP
IE Vol. 631, pp. 34-39, "DESIR
E: a novel dry developed r
2 as shown in FIG.
A process called the ESIRE method has been proposed. FIG. 2 is a cross-sectional process diagram of a conventional method for forming a pattern of a semiconductor integrated circuit, which is called a DESIRE method.

【0004】まず、図2aのように高集積化によって表
面に0.5μm程度の凹凸の有る半導体集積回路の基板
1上に、基板の凹凸を解消する十分な1.5μm程度の
ネガ型の反応レジスト2を積層し、続いて、ダークフィ
ールドと開口とを平面内の所定位置に有するマスク3の
開口を通じて、紫外線等の光4により反応レジスト2を
所定位置にて露光する。
First, as shown in FIG. 2a, a negative reaction of about 1.5 μm, which is sufficient to eliminate the unevenness of the substrate, is formed on the substrate 1 of the semiconductor integrated circuit having the unevenness of about 0.5 μm on the surface due to high integration. The resist 2 is laminated, and then the reaction resist 2 is exposed at a predetermined position by light 4 such as ultraviolet rays through an opening of a mask 3 having a dark field and an opening at a predetermined position in a plane.

【0005】すると、図2bに示す如く、1.5μmの
厚い反応レジスト2の表面近くだけが露光されて、厚さ
0.5μmの露光パターンに沿った表面潜像となる露光
部5が断面形状で矩形に形成される。露光部5の形状は
第1にマスクの開口半径と露光に用いる光の波長とに、
また、第2に反応レジストの光学的性質とに依存する
が、マスクの開口半径が0.3μmでかつ光が紫外領域
であれば露光部を矩形と近似してよい。
As a result, as shown in FIG. 2b, only the surface of the 1.5 μm thick reaction resist 2 is exposed, and the exposed portion 5 becomes a surface latent image along the exposure pattern of 0.5 μm in thickness. To form a rectangle. First, the shape of the exposure unit 5 depends on the opening radius of the mask and the wavelength of light used for exposure.
Secondly, depending on the optical properties of the reaction resist, the exposed portion may be approximated to a rectangle if the opening radius of the mask is 0.3 μm and the light is in the ultraviolet region.

【0006】次に、図2cに図示されるようにDESI
RE法の特徴であるシリル化を反応レジストの表面から
進行させる。即ち、基板を覆っている反応レジスト全面
に対してシリコーンの一種であるHMDS(ヘキサメチ
ルジシラザン)の蒸気6を気相で接触させ、化学反応さ
せると、露光部近傍のみが選択的にシリル化されて半円
状の変成部7となる。
Next, as shown in FIG. 2c, the DESI
Silylation, which is a feature of the RE method, proceeds from the surface of the reaction resist. That is, when the vapor 6 of HMDS (hexamethyldisilazane), which is a kind of silicone, is brought into contact with the entire surface of the reaction resist covering the substrate in a vapor phase to cause a chemical reaction, only the exposed portion is selectively silylated. Then, the semi-circular metamorphic portion 7 is formed.

【0007】一般に、シリル化反応は、被反応物の水酸
基に対してシリコン含有基が化学結合する反応として知
られている。ここで、シリル化された変成部7はSi含
有基を有しているので、引き続いておこなわれるO2
方性エッチングに対して耐性を持つ層となる。そのた
め、図2dに示すように酸素を用いる異方性エッチング
を行うと、変成部7の下に、露光部と類似している線幅
の反応レジスト2を形成されることになる。
Generally, the silylation reaction is known as a reaction in which a silicon-containing group chemically bonds to a hydroxyl group of a reactant. Here, since the silylated metamorphic part 7 has a Si-containing group, it becomes a layer resistant to the subsequent O 2 anisotropic etching. Therefore, when anisotropic etching using oxygen is performed as shown in FIG. 2D, the reaction resist 2 having a line width similar to that of the exposed portion is formed under the metamorphic portion 7.

【0008】上の記述はシリル化反応にHMDSの気相
反応を用いたネガレジストプロセスであるが、近年はそ
れ以外の様々なシリル化剤の検討がなされており、材料
に応じてウェハをシリル化剤液中に浸すいわゆる、液相
シリル化法が用いられることもある。あるいは、最終的
に得られるレジストパターンのポジまたはネガ像も、各
プロセスにより異なってくる。
The above description is a negative resist process using a gas phase reaction of HMDS for the silylation reaction, but in recent years, various other silylating agents have been investigated, and a wafer is silylated depending on the material. A so-called liquid-phase silylation method of immersing in an agent solution may be used. Alternatively, the positive or negative image of the resist pattern finally obtained also differs depending on each process.

【0009】これらのシリル化反応を用いた表層露光&
ドライ現像プロセスは現在TSI(Top Surfa
ce Imaging)法と総称され、特にレジストの
光吸収や基板反射の増大が懸念される短波長光を用いた
リソグラフィに期待が持たれている。
Surface exposure using these silylation reactions
The dry development process is currently TSI (Top Surfa).
(Ce Imaging) method, and there are particular expectations for lithography that uses short-wavelength light in which there is a concern that resist light absorption or substrate reflection may increase.

【0010】[0010]

【発明が解決しようとする課題】ところが、TSI法は
形成される線幅が10μm程度であれば非常に有効な形
成方法であるが、線幅が1μm以下になるといくつかの
問題を生じる欠点があった。図3に、形成されるパター
ンの線幅が狭いときの問題点を表す機構図を示す。
However, the TSI method is a very effective forming method when the line width to be formed is about 10 μm, but has a drawback that some problems occur when the line width becomes 1 μm or less. there were. FIG. 3 is a mechanism diagram showing a problem when the line width of the formed pattern is narrow.

【0011】第1の問題点はシリル化の選択性の限界に
よりシリル化される変成部の線幅と露光部の線幅が少な
くとも0.2μm異なってしまうことである。また、第
2の問題点はシリル化が拡散によって生じるため、シリ
ル化の後工程での熱処理によりシリル化される断面積が
変化しやすいことである。図3において、凹凸の有る基
板1上にシリル化されやすい反応レジスト2が形成さ
れ、その反応レジストの頂部に露光部5と変成部7とが
位置している。
The first problem is that the line width of the metamorphic portion to be silylated and the line width of the exposed portion are different from each other by at least 0.2 μm due to the limit of silylation selectivity. The second problem is that since the silylation is caused by diffusion, the cross-sectional area of the silylation is likely to change due to the heat treatment in the subsequent step of the silylation. In FIG. 3, a reaction resist 2 that is easily silylated is formed on a substrate 1 having irregularities, and an exposed portion 5 and a metamorphic portion 7 are located on top of the reaction resist.

【0012】図3の構成を参照すれば、露光部の線幅と
変成部の線幅が異なることで変成部の線幅で下層の反応
レジストがエッチングされているという第1の問題点が
発生していることが分かる。同様に図3の矢印を参照す
れば、厚さ方向のシリル化は問題に成らないが、横幅方
向のシリル化の進行により線幅が変化しやすいという第
2の問題点が発生していることが分かる。
Referring to the configuration of FIG. 3, the first problem is that the reaction resist of the lower layer is etched by the line width of the metamorphic portion because the line width of the exposed portion is different from the line width of the metamorphic portion. You can see that Similarly, referring to the arrow in FIG. 3, the silylation in the thickness direction does not pose a problem, but the second problem that the line width tends to change due to the progress of the silylation in the width direction occurs. I understand.

【0013】このようにTSIプロセスは単層レジスト
の表層露光領域を用いたパターニング方法であるため、
微細な線幅の制御が極めて困難である。本発明は、高集
積半導体回路上の微細パターンを安定かつ忠実に形成す
ることを目的とする。
As described above, since the TSI process is a patterning method using the surface exposure region of the single layer resist,
It is extremely difficult to control a fine line width. An object of the present invention is to stably and faithfully form a fine pattern on a highly integrated semiconductor circuit.

【0014】[0014]

【課題を解決するための手段】請求項1のパターン形成
方法は、基板上にシリル化反応に対して不活性な非反応
レジストを形成する第1の工程と、前記非反応レジスト
の上に、シリル化反応に対して活性な反応レジストから
なるパターンを形成する第2の工程と、前記反応レジス
トパターンと露出した非反応レジストの表面とをシリル
化反応処理環境に晒し、前記反応レジストパターン
リル化させる第3の工程と、シリル化した前記反応レジ
ストパターンをマスクとして前記非反応レジストをエッ
チングする第4の工程と、を含み、前記第2の工程と第
3の工程との間に、前記反応レジストパターンを露光し
て、前記反応レジストパターンがシリル化されやすい状
態にする工程を行うことをその要旨とする。
According to a first aspect of the present invention, there is provided a pattern forming method, comprising: a first step of forming a non-reactive resist inert to a silylation reaction on a substrate; The second step of forming a pattern composed of a reactive resist active against the silylation reaction, and exposing the reactive resist pattern and the exposed surface of the non-reactive resist to a silylation reaction treatment environment to expose the reactive resist pattern . a third step of <br/> Lil reduction, seen including a fourth step of etching the non-reactive resist the reaction resist pattern silylated as a mask, a second step and the
The reaction resist pattern is exposed between the step 3 and
The reaction resist pattern is easily silylated.
It is the gist to carry out the process of putting into a state .

【0015】請求項2のパターン形成方法は、請求項1
に記載の発明において、前記エッチングは、前記基板を
冷却した状態で行うことををその要旨とする。
A pattern forming method according to a second aspect is the first aspect.
In the invention described in (1), the gist is that the etching is performed in a state where the substrate is cooled.

【0016】[0016]

【発明の実施の形態】本発明の実施形態を図を参照しつ
つ説明する。 (第1実施形態)図1は本発明のパターン形成方法の第
1の実施形態の断面工程図である。図1は、先の従来技
術の図2のパターン形成方法と比べて見ると、厚い非反
応レジスト上に薄い反応レジストが位置しているのが特
徴である。
DETAILED DESCRIPTION OF THE INVENTION An embodiment of the present invention will be described with reference to the drawings. (First Embodiment) FIG. 1 is a sectional process drawing of a first embodiment of a pattern forming method of the present invention. FIG. 1 is characterized in that a thin reactive resist is located on a thick non-reactive resist, as compared with the prior art pattern forming method of FIG.

【0017】まず、基板1上にOFPR−800(東京
応化製g線レジスト)からなる厚さ1100nmの非反
応レジスト8を塗布し、ホットプレート上で250℃、
90sのハードベークをおこないシリル化反応に対して
不活性とする。そして、不活性化された非反応レジスト
8上にZIR−ST11(日本ゼオン製i線レジスト)
からなるシリル化反応に対して活性な反応レジスト2を
厚さ490nmで成膜し、90℃、60sのプリベーク
をおこなう。
First, a non-reactive resist 8 of 1100 nm thickness made of OFPR-800 (Tokyo Ohka g-line resist) is applied on the substrate 1, and it is placed on a hot plate at 250 ° C.
Hard baking is performed for 90 s to make it inert to the silylation reaction. Then, ZIR-ST11 (i-line resist manufactured by Zeon Corporation) is applied on the inactivated non-reactive resist 8.
A reactive resist 2 which is active against the silylation reaction is formed into a film with a thickness of 490 nm and prebaked at 90 ° C. for 60 s.

【0018】続いて、図1aに示すように、基板1、非
反応レジスト8、反応レジスト2の順序で積層された基
板の反応レジスト側からマスク3とi線の光4とを用い
て光強度130mJcm-2の露光をおこなう。次に、こ
の基板を、ZIR−ST11の標準的な現像条件で現像
し、図1bのように、反応レジストから成る露光部5だ
けを非反応レジスト8上に残す。
Subsequently, as shown in FIG. 1a, a light intensity is obtained by using a mask 3 and an i-line light 4 from the reaction resist side of the substrate in which the substrate 1, the non-reactive resist 8 and the reactive resist 2 are laminated in this order. An exposure of 130 mJcm -2 is performed. Next, this substrate is developed under standard developing conditions of ZIR-ST11, and only the exposed portion 5 made of the reactive resist is left on the non-reactive resist 8 as shown in FIG. 1b.

【0019】さらに、非反応レジスト8上に点在する露
光部5にi線光を用いて、150mJcm-2の全面露光
を施し、反応レジスト製の露光部がシリル化されやすい
状態にする。次いで、図1cのように基板上の、界面に
水酸基を持つレジストに対して、アルキルシリル基を有
するトリメチルクロルシラン、ジメチルクロルシラン、
HMDS等の蒸気6を200℃で接触させ、化学反応を
進行させて、露光部をシリル化して変成部7を形成す
る。
Further, the exposed area 5 scattered on the non-reactive resist 8 is subjected to the entire surface exposure of 150 mJcm −2 by using the i-ray light so that the exposed area made of the reactive resist is easily silylated. Then, as shown in FIG. 1c, for a resist having a hydroxyl group on the interface on the substrate, trimethylchlorosilane having an alkylsilyl group, dimethylchlorosilane,
Vapor 6 such as HMDS is brought into contact at 200 ° C. to allow a chemical reaction to proceed, and the exposed portion is silylated to form a metamorphic portion 7.

【0020】この場合、シリル化反応時に既にパターン
が反応レジスト製の露光部により形成されており、当該
露光部は先の条件により全てシリル化反応に対して活性
である。一方、露光部の下層に位置する非反応レジスト
は上層のシリル化反応時もSi含有基が導入されること
がない。
In this case, the pattern is already formed by the exposed portion of the reaction resist during the silylation reaction, and the exposed portion is all active for the silylation reaction under the above conditions. On the other hand, in the unreacted resist located in the lower layer of the exposed portion, the Si-containing group is not introduced even during the silylation reaction of the upper layer.

【0021】このことは、シリル化反応終了後には、S
i基の導入されていない非反応レジスト上にO2、C
2、NH3の何れか一種類以上のガスのプラズマに耐性
のあるSi基が導入された反応レジストが、密着型のパ
ターンマスクとして形成されていることになり、異方性
プラズマエッチングを用いたドライ現像が可能となる。
最後に、ECRエッチング装置を用いて、5mTorr
のガス圧でO2プラズマエッチングをおこない、図1d
に示すような基板1上に上層の変成部7をマスクに下層
の非反応レジスト8の転写パターンを形成する。このと
き、酸素または窒素中の異方性ドライエッチングを利用
することにより、変成部に忠実に下層のレジストをエッ
チングすることができる。
This means that after completion of the silylation reaction, S
O 2 , C on the non-reactive resist without introduction of i group
The reaction resist introduced with Si group resistant to plasma of at least one gas of O 2 and NH 3 is formed as a contact type pattern mask, and anisotropic plasma etching is used. Dry development is possible.
Finally, using the ECR etching device, 5 mTorr
O 2 plasma etching was performed at the gas pressure of
A transfer pattern of the lower non-reactive resist 8 is formed on the substrate 1 as shown in FIG. This and
, Anisotropic dry etching in oxygen or nitrogen is used
By doing so, the resist in the lower layer is accurately etched in the metamorphic area.
You can hunt.

【0022】このとき、さらにサイドエッチングの少な
い良好なエッチングをおこなうには、基板の試料台下に
液体窒素を循環させて基板冷却をおこなう。また、非反
応レジストが除かれた部分にイオン注入することによっ
て凹凸の有る基板に導電層を形成した後、最初に100
nmのTi、次に900nmのAlを堆積させて非反応
レジストを溶解させれば、高集積半導体回路上に微細な
金属配線を安定かつ忠実に形成することができる。
At this time, in order to perform good etching with less side etching, liquid nitrogen is circulated under the sample stage of the substrate to cool the substrate. After forming a conductive layer on a substrate having irregularities by implanting ions into a portion where the non-reactive resist is removed, first 100
By depositing 1 nm of Ti and then 900 nm of Al to dissolve the non-reactive resist, fine metal wiring can be stably and faithfully formed on the highly integrated semiconductor circuit.

【0023】上記の実施形態においては、非反応性レジ
ストを1層としたが、基板の凹凸の影響を無くすという
点では複数層であっても構わない。また、変成部として
シリル化部、エッチング条件としてプラズマエッチング
を提起したが、変成部は下層の非反応性レジストに比べ
てエッチング速度/厚さが小さければ良く、種類は反応
性イオンエッチングでも可能であり、エッチングの異方
性は非反応性レジストに形成される溝の縦横比より大き
ければよい。
In the above embodiment, the non-reactive resist is one layer, but a plurality of layers may be used in order to eliminate the influence of the unevenness of the substrate. In addition, we proposed a silylated part as a metamorphic part and plasma etching as an etching condition. The metamorphic part should have a smaller etching rate / thickness than the lower non-reactive resist, and reactive ion etching can be used. The etching anisotropy may be larger than the aspect ratio of the groove formed in the non-reactive resist.

【0024】[0024]

【発明の効果】本発明のパターン形成方法にあっては、
シリル化する領域の形状があらかじめ反応レジストのパ
ターニング形状により規定されているため、従来のTS
Iプロセスのような単層レジスト内でのシリル化の横方
向拡散による線幅変動がなく、結果として得られるレジ
ストパターンの線幅制御性が向上する。
According to the pattern forming method of the present invention,
Since the shape of the region to be silylated is defined in advance by the patterning shape of the reaction resist, the conventional TS
There is no line width variation due to lateral diffusion of silylation in a single layer resist as in the I process, and the line width controllability of the resulting resist pattern is improved.

【0025】あるいは、安定した特性の高集積半導体回
路を再現性良く提供することが可能になる。また、個別
の効果として、本発明のパターン形成方法は、シリル化
反応を利用するので露光部を確実に反応させ、エッチン
グマスクとして利用することができる。
Alternatively, it becomes possible to provide a highly integrated semiconductor circuit having stable characteristics with good reproducibility. Further, as an individual effect, since the pattern forming method of the present invention utilizes the silylation reaction, the exposed portion can be reacted reliably and can be used as an etching mask.

【0026】[0026]

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の反応レジスト/非反応レジスト構成の
パターン形成工程図である。
FIG. 1 is a pattern forming process diagram of a reactive resist / non-reactive resist structure of the present invention.

【図2】従来の反応レジスト構成のパターン形成工程図
である。
FIG. 2 is a pattern forming process diagram of a conventional reactive resist structure.

【図3】従来のパターン形成方法の問題点を示す断面図
である。
FIG. 3 is a cross-sectional view showing a problem of a conventional pattern forming method.

【符号の説明】[Explanation of symbols]

1 基板 2 反応レジスト 3 マスク 4 光 5 露光部 6 蒸気 7 変成部 8 非反応レジスト 1 substrate 2 Reaction resist 3 masks 4 light 5 Exposure section 6 steam 7 metamorphosis department 8 Non-reactive resist

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/027 G03F 7/38 G03F 7/40 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/027 G03F 7/38 G03F 7/40

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 基板上にシリル化反応に対して不活性な
非反応レジストを形成する第1の工程と、 前記非反応レジストの上に、シリル化反応に対して活性
な反応レジストからなるパターンを形成する第2の工程
と、 前記反応レジストパターンと露出した非反応レジストの
表面とをシリル化反応処理環境に晒し、前記反応レジス
トパターンシリル化させる第3の工程と、 シリル化した前記反応レジストパターンをマスクとして
前記非反応レジストをエッチングする第4の工程と、 を含み、前記第2の工程と第3の工程との間に、前記反
応レジストパターンを露光して、前記反応レジストパタ
ーンがシリル化されやすい状態にする工程を行うことを
特徴としたパターン形成方法。
1. A first step of forming a non-reactive resist inert to a silylation reaction on a substrate, and a pattern made of a reactive resist active to the silylation reaction on the non-reactive resist. And a third step of exposing the reaction resist pattern and the exposed surface of the non-reactive resist to a silylation reaction treatment environment to silylate the reaction resist pattern , and the silylated reaction. It viewed including a fourth step of etching the non-reactive resist the resist pattern as a mask, a, between the second step and the third step, the reaction
The resist pattern is exposed to the reaction resist pattern.
A method for forming a pattern, which comprises performing a step of making a silane easily silylated .
【請求項2】 前記エッチングは、前記基板を冷却した
状態で行うことを特徴とした請求項1に記載のパターン
形成方法。
2. The pattern forming method according to claim 1 , wherein the etching is performed while the substrate is cooled.
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