JP3337876B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、電極配線を半導体基板
上に備えた半導体装置の製造方法に係り、さらに詳しく
は、信頼性の高い電極配線を備えたSi半導体装置もしく
は化合物半導体装置に適する半導体装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having an electrode wiring on a semiconductor substrate, and more particularly to a method for manufacturing a semiconductor device or a compound semiconductor device having a highly reliable electrode wiring. The present invention relates to a method for manufacturing a semiconductor device.
【0002】[0002]
【従来の技術】近年、半導体装置、たとえば論理デバイ
スに代表されるような集積回路装置(集積回路素子)に
おいては、高集積度化が著しく進み、またこの高集積度
化に伴って、各能動素子間を電気的に結合する配線の微
細化も必然的に要求されている。そして、この微細配線
については、高い電流密度および動作温度も要求される
ため、エレクトロマイグレーション耐性の高い材料で配
線を形成することなどにより、半導体装置の信頼性を向
上することが図られている。2. Description of the Related Art In recent years, in a semiconductor device, for example, an integrated circuit device (integrated circuit element) typified by a logic device, the degree of integration has been remarkably increased. It is inevitably required to miniaturize wiring for electrically connecting elements. Since high current density and high operating temperature are required for the fine wiring, the reliability of the semiconductor device is improved by forming the wiring with a material having high electromigration resistance.
【0003】また、この種の半導体装置においては、動
作速度の高速化も要求されており、この動作速度の高速
化では、RC遅延が大きな問題となっている。このRC遅延
問題の解決策としては、パッシベーション膜の低誘電率
化、および配線材料の低抵抗化が必須となる。このよう
な要求に対応する配線材料としては、AlもしくはAl合
金、さらにはAlより電気抵抗が低く、かつ拡散の活性化
エネルギーがAl以上のCu,Agなどが知られている。[0003] Further, in this type of semiconductor device, it is also required to increase the operating speed, and RC delay is a serious problem in increasing the operating speed. As a solution to the RC delay problem, it is necessary to lower the dielectric constant of the passivation film and lower the resistance of the wiring material. As a wiring material corresponding to such a demand, Al or an Al alloy, and furthermore, Cu, Ag, and the like, whose electric resistance is lower than that of Al and whose activation energy of diffusion is Al or more, are known.
【0004】一方、前記電極配線の微細化には、その加
工手段として、一般的に RIE(Reactive Ion Etching)法
やイオンミリング法などが知られている。しかしなが
ら、たとえばAl配線においては、加工プロセスでのリソ
グラフィにおける光の反射による滲みの発生問題、 RIE
における析出物や粒界の存在に起因する加工の不均一性
などの問題がある。そして、これらの問題によって、配
線形状が悪化して配線信頼性の劣化を招来するという不
都合に直面している。On the other hand, in order to miniaturize the electrode wiring, RIE (Reactive Ion Etching) method, ion milling method and the like are generally known as processing means. However, for example, in the case of Al wiring, a problem of bleeding due to light reflection in lithography in a processing process,
However, there is a problem such as non-uniformity in processing caused by the presence of precipitates and grain boundaries. These problems face the inconvenience that the wiring shape is deteriorated and the wiring reliability is deteriorated.
【0005】また、Cu配線の場合においては、たとえば
RIE法で加工しようとしても、Cuの塩化物やフッ化物は
蒸気圧が低いため実施困難である。つまり、被加工体で
ある半導体基板の温度を高温化し、塩化物,フッ化物な
どの蒸気圧を上げようとすると、塩化反応,フッ化反応
も促進され、その塩化反応やフッ化反応が配線内部まで
進む。しかし、これらの反応に対応し得るレジスト材も
存在しないので、結果的に電極配線の微細加工が達成で
きない状況にある。In the case of Cu wiring, for example,
Even if it is attempted to process by RIE method, it is difficult to implement Cu chloride and fluoride due to low vapor pressure. In other words, if the temperature of the semiconductor substrate to be processed is raised to increase the vapor pressure of chlorides, fluorides, etc., the chloride reaction and the fluorination reaction are also promoted, and the chloride reaction and the fluorination reaction are carried out inside the wiring. Continue to. However, there is no resist material that can cope with these reactions, and as a result, the fine processing of the electrode wiring cannot be achieved.
【0006】さらに、イオンミリングによる物理的加工
方法の場合は、イオンダメージにより、加工後のマスク
材の剥離・除去が困難であること、ミリングされた原子
の再付着によって電極配線間の短絡を生じ易いなどの問
題がある。Further, in the case of a physical processing method by ion milling, it is difficult to peel and remove a mask material after processing due to ion damage, and a short circuit between electrode wirings occurs due to reattachment of milled atoms. There is a problem such as easy.
【0007】前記半導体装置の製造工程での配線加工方
法に対し、近年、埋め込み配線方式が注目され、主流化
しつつある。すなわち、CMP(Chemical Mechanical Poli
shing)技術の発達により、埋め込み配線という形で、所
要の電極配線を形成することが可能となって、AlやCuを
素材とした電極配線の形成が行われている。この方法で
は、配線用金属の成膜に先立って、能動領域などを設け
た半導体基板、たとえばSi基板の能動領域形成面上に絶
縁膜(層間膜)を設け、この絶縁膜の電極配線を形成す
べき領域に予め溝を加工(形設)する。In recent years, attention has been paid to an embedded wiring method for the wiring processing method in the manufacturing process of the semiconductor device, and the method is becoming mainstream. That is, CMP (Chemical Mechanical Poli
With the development of shing) technology, required electrode wiring can be formed in the form of buried wiring, and electrode wiring using Al or Cu as a material has been formed. In this method, an insulating film (interlayer film) is provided on a semiconductor substrate provided with an active region or the like, for example, an Si substrate, before forming a wiring metal, and an electrode wiring of the insulating film is formed. A groove is previously formed (formed) in a region to be formed.
【0008】次いで、前記溝付けなどの加工を施した面
に、配線用金属を通常のスパッタ,コリメーションスパ
ッタ(異方性スパッタ)、もしくは CVDなどの方法によ
り成膜する。その後、加熱処理を加えることによって、
前記堆積(成膜)した金属をリフローさせ、溝などを埋
め込んでから、 CMPによって不要な金属膜を取り除き、
所要の電極配線を形成する。Next, a wiring metal is formed on the surface having been subjected to the processing such as the groove formation by a method such as ordinary sputtering, collimation sputtering (anisotropic sputtering), or CVD. Then, by adding heat treatment,
The deposited metal is reflowed to fill grooves and the like, and then unnecessary metal films are removed by CMP.
The required electrode wiring is formed.
【0009】このとき、能動部あるいは下層電極との接
続についても、絶縁膜に形設されたコンタクトホールに
予めもしくは配線形成時に、金属を埋め込むことによっ
て行われており、また、一般的に電極配線用金属膜形成
前には、バリアメタルが形成される。At this time, the connection with the active portion or the lower layer electrode is also made by embedding a metal in a contact hole formed in the insulating film in advance or at the time of forming the wiring. Before forming the metal film for use, a barrier metal is formed.
【0010】なお、配線用金属をリフローさせ、溝内を
充填せしめるための加熱処理は、(1)金属膜成膜後、高
真空に保ったまま行うか、(2)特にCuやAgの成膜後、一
度大気圧に解放した場合は、酸化物の平衡解離圧以下の
真空、もしくは高真空に熱処理チャンバーを排気した
後、水素気流中で加熱処理を行うか、もしくは(3)大気
圧熱処理の場合、高純度のフォーミングガス( N2 およ
び H2 の混合ガスで、通常 H2 濃度は10〜20%)中で行
う。[0010] The heat treatment for reflowing the wiring metal and filling the inside of the groove is carried out by (1) keeping a high vacuum after forming the metal film, or (2) forming Cu or Ag. If the film is once released to atmospheric pressure after film deposition, the heat treatment chamber is evacuated to a vacuum below the equilibrium dissociation pressure of the oxide or high vacuum, and then heat-treated in a hydrogen stream, or (3) atmospheric pressure heat treatment. In the case of ( 1) , the reaction is performed in a high-purity forming gas (a mixed gas of N 2 and H 2 , usually having a H 2 concentration of 10 to 20%).
【0011】つまり、いずれの場合も、酸化性ガスを極
力排除した雰囲気中か、還元性ガス雰囲気中で加熱処理
が行われている。That is, in each case, the heat treatment is performed in an atmosphere in which the oxidizing gas is removed as much as possible or in a reducing gas atmosphere.
【0012】ここで、前記リフロー熱処理に当たって、
2つの問題点がある。Here, in the reflow heat treatment,
There are two problems.
【0013】第1には、図25(A)に模式的に示すよう
に、たとえば溝1内の初期堆積量を増やすため、通常金
属膜は、溝1の深さ× 1.5〜 2.0倍の堆積量に成膜され
る。このため、リフロー熱処理過程で、溝1間スペース
2a上の対向する堆積膜(金属膜)3b面が接触してブリッ
ジ3aが発生し、図25(B)に模式的に示すように、前記
溝1内に空孔4が形成・残存してリフローを阻害する。
なお、図において、2,5は SiO2 膜, SiN膜などの絶
縁膜である。First, as schematically shown in FIG. 25A, for example, in order to increase the initial deposition amount in the groove 1, the metal film is usually deposited 1.5 times to 2.0 times the depth of the groove 1. The film is formed in an amount. For this reason, during the reflow heat treatment process, the space between the grooves 1 is increased.
The opposite deposited film (metal film) 3b on 2a comes into contact to form a bridge 3a, and as shown schematically in FIG. Inhibits reflow.
In the figure, reference numerals 2 and 5 denote insulating films such as a SiO 2 film and a SiN film.
【0014】この点さらに言及すると、前記配線用金属
をスパッタもしくは真空蒸着などの物理的蒸着で堆積す
る場合、飛来粒子の入射方向がコサイン分布を採るた
め、その斜め入射成分により溝1間スペース2a上の堆積
が溝1方向へ成長して、オーバーハングした部分3bが発
生し、溝1内への堆積を阻害する。このようにオーバー
ハングした部分3bが成長した状態で熱処理を行うと、熱
膨張などによって隣同士が接触して、この接触部分の成
長(ネッキング)が進み、ブリッジ3aと称するスペース
2a間の連結が進行する。このスペース2a間の連結進行に
伴って、いわゆるブリッジ領域下には初期空間が残留
し、この空洞は通常の熱処理では埋没できないので、そ
の後の CMPで配線加工したとき、配線内に空洞が残留し
た形態を採ることになる。In this respect, when the wiring metal is deposited by physical vapor deposition such as sputtering or vacuum vapor deposition, the incident direction of the flying particles has a cosine distribution. The upper deposit grows in the direction of the groove 1 to generate an overhanging portion 3b, which inhibits the deposit in the groove 1. When the heat treatment is performed in a state where the overhanging portion 3b grows as described above, the adjacent portions come into contact with each other due to thermal expansion or the like, and the growth (necking) of the contact portion proceeds, and a space called a bridge 3a is formed.
The connection between 2a proceeds. With the progress of the connection between the spaces 2a, an initial space remains under the so-called bridge region, and this cavity cannot be buried by ordinary heat treatment. Therefore, when the wiring is processed by the subsequent CMP, the cavity remains in the wiring. Will take the form.
【0015】第2には、図26(A)に模式的に示すよう
に、前記のようなブリッジ3aを発生しなくても、リフロ
ー熱処理過程で、図26Bに模式的に示すように、溝1内
の堆積物が溝1間スペース2a上に吸い上げられ、溝1内
に空孔4が生じて、配線の信頼性低下もしくは断線が発
生するという問題がある。すなわち、この場合、熱処理
を行うことによって、図26(A)に模式的に示すよう
に、表面曲率半径差に起因する表面拡散で、一旦溝1内
へ堆積する金属の移動が進行する。しかしながら、この
段階では、エネルギー的に準安定な状態にあるので、表
面,界面エネルギー減少を駆動力とした堆積膜3の移動
がさらに進められる。そして、このときの堆積膜3の移
動方向はスペース2a上の堆積量と溝1内の堆積量の関係
で決まり、単純に球で仮定すると粒径の 4〜 3乗に逆比
例して反応が進行する。つまり、図26(B)に模式的に
示すように、堆積量の少ない方向から堆積量の多い方向
へ、金属膜の移動が起こる。さらに、配線用金属を通常
のスパッタで堆積させると、極端な場合リフロー熱処理
を行う前に、スペース2a間で堆積膜の連結が発生し、溝
1内に空孔4が生じることもある。Second, as schematically shown in FIG. 26A, even if the bridge 3a as described above is not generated, the groove is formed as shown in FIG. 26B during the reflow heat treatment process. There is a problem that the deposits in the groove 1 are sucked up onto the space 2a between the grooves 1 and the voids 4 are formed in the grooves 1 to cause a decrease in the reliability of the wiring or a disconnection. That is, in this case, by performing the heat treatment, the movement of the metal once deposited in the groove 1 progresses due to the surface diffusion caused by the difference in the surface curvature radius, as schematically shown in FIG. However, at this stage, since the energy is in a metastable state, the movement of the deposited film 3 is further promoted by reducing the surface and interface energy. The direction of movement of the deposited film 3 at this time is determined by the relationship between the amount of deposition in the space 2a and the amount of deposition in the groove 1, and assuming a simple sphere, the reaction is inversely proportional to the fourth or third power of the particle size. proceed. That is, as schematically shown in FIG. 26B, the metal film moves from the direction in which the deposition amount is small to the direction in which the deposition amount is large. Further, when the wiring metal is deposited by ordinary sputtering, in an extreme case, before the reflow heat treatment is performed, the connection of the deposited film occurs between the spaces 2a, and the holes 4 may be formed in the groove 1.
【0016】図27(A),27(B)および27(C)は従
来の加熱スパッタリング法において、溝1内に配線用金
属としてCuが埋め込まれる状態を模式的に示したもので
ある。一般的に配線用金属のスパッタは、金属の酸化に
よる抵抗値の増加を防ぐため、Arガスなどの不活性雰囲
気中で行われる。このとき、溝1を設けたSi基板面に対
するスパッタでは、平坦部に比べて溝内部の堆積速度が
遅くなる。すなわち、段差の付いている溝1底部では、
スパッタ粒子が入射し得る角度範囲(見込み角)が、平
坦部に比べて狭まっているからである。FIGS. 27 (A), 27 (B) and 27 (C) schematically show a state in which Cu as a metal for wiring is buried in trench 1 in a conventional heating sputtering method. Generally, sputtering of a metal for wiring is performed in an inert atmosphere such as Ar gas in order to prevent an increase in resistance value due to oxidation of the metal. At this time, in the sputtering on the surface of the Si substrate provided with the groove 1, the deposition rate inside the groove is lower than that in the flat portion. That is, at the bottom of the groove 1 with a step,
This is because the angle range in which the sputtered particles can enter (expected angle) is narrower than the flat part.
【0017】ここで、Si基板を加熱しながらスパッタリ
ング法によって成膜を行った場合、図27(A)に示すよ
うに、成膜初期には金属は表面エネルギーを低下させる
ように島状な凝集を起こす。特に、溝1の内壁は堆積速
度が遅いために、前記凝集が顕著に起こり易い。そし
て、溝1内での側壁部凝集が起こると、溝1の開口部に
おける島状金属によって見込み角が減少して、スパッタ
粒子の溝1内部への入射が妨げられ、図27(B)に示す
ように、開口部の島状金属のみが優先的に成長する。こ
の結果、対向する開口部の側壁から、それぞれ優先的に
成長した島状金属同士が接触,密着し、溝1内に空孔4
を残したままとなって、図27(C)に示すように溝1を
堆積膜3で埋め込むことができなくなってしまう。Here, when a film is formed by a sputtering method while heating a Si substrate, as shown in FIG. 27 (A), at the initial stage of the film formation, the metal forms an island-like aggregation so as to lower the surface energy. Cause In particular, since the inner wall of the groove 1 has a low deposition rate, the aggregation is easily caused. When the side wall agglomeration occurs in the groove 1, the prospective angle is reduced by the island-shaped metal in the opening of the groove 1, and the incidence of sputtered particles into the groove 1 is hindered. As shown, only the island-shaped metal in the opening grows preferentially. As a result, the island-like metals grown preferentially from the side walls of the opposing openings come into contact with and adhere to each other, and the holes 4 are formed in the grooves 1.
27, the groove 1 cannot be filled with the deposited film 3 as shown in FIG.
【0018】上記のように、通常の物理蒸着で成膜を行
った場合、スペース2a上で堆積物がオーバーハングした
部分3bの影響によって、溝1内の堆積膜厚に比べてスペ
ース2a上の堆積膜厚が大きいので、前記2つの問題を解
消し得ない。また、前記溝1内の堆積量を増やす方法と
して異方性成膜もあるが、これでは成膜効率が劣るう
え、溝側壁膜厚が薄いため、熱処理を加えたとき凝集に
よって段切れを生じ、スペース2a上から溝1内への堆積
金属の移動が阻害されるという問題がある。As described above, when the film is formed by the ordinary physical vapor deposition, due to the effect of the portion 3b where the deposit overhangs on the space 2a, the film thickness on the space 2a is larger than the film thickness in the groove 1. Since the deposited film thickness is large, the above two problems cannot be solved. As a method of increasing the amount of deposition in the groove 1, anisotropic film formation is also available. However, this method is inferior in film formation efficiency and has a small groove side wall thickness. There is a problem that the movement of the deposited metal from above 2a into the groove 1 is hindered.
【0019】さらに、前記 CMP技術を用いた埋め込み配
線の形成においては、配線状の溝を精度よく形設するこ
とが要求される。したがって、フォトエッチングプロセ
スの際、下層材料からの光の乱反射によって、レジスト
の露光が乱されることを防止する必要性があり、前記乱
反射を防止するために、反射率の低い TiN層が光反射防
止膜として、電極配線用金属膜に先だって形成される。
また、 TiN層は、Cuのように絶縁体に拡散し易い配線用
金属に対する拡散バリアとしても用いられている。とこ
ろで、前記 TiNは導電体であるため、たとえばCu配線を
形成した後には、不要部分の TiNを除去しなければなら
ない。しかし、配線用金属であるCuが耐酸性に乏しく、
酸性溶液によってエッチング除去を行うことが困難であ
るため、前記 CMP技術で一括的に除去することが望まれ
ている。Further, in the formation of the buried wiring using the CMP technique, it is required to form the wiring-like groove accurately. Therefore, during the photoetching process, it is necessary to prevent the resist exposure from being disturbed due to the irregular reflection of light from the underlying material, and in order to prevent the irregular reflection, the TiN layer having a low reflectance has a light reflection property. The prevention film is formed prior to the metal film for electrode wiring.
In addition, the TiN layer is also used as a diffusion barrier for a metal for wiring that easily diffuses into an insulator such as Cu. By the way, since the TiN is a conductor, for example, after forming a Cu wiring, an unnecessary portion of the TiN must be removed. However, Cu, which is a metal for wiring, has poor acid resistance,
Since it is difficult to remove by etching with an acidic solution, it is desired to remove them collectively by the CMP technique.
【0020】一方、前記埋め込み配線方式による配線の
形成では、 CMP工程で不要な金属膜をポリッシングして
除去するとき、下層材料を過度にポリッシングしないこ
とが望まれる。しかし、前記 TiN膜は硬いため、下層材
料を過度にポリッシングせずに除去するには、 TiN膜よ
りもポリッシング速度の遅い絶縁性の下層を設ける必要
があり、この材料の選択などに多くの困難を伴ったり、
工程数の増加など招来する。On the other hand, in the formation of the wiring by the buried wiring method, it is desired not to excessively polish a lower layer material when an unnecessary metal film is removed by polishing in a CMP process. However, since the TiN film is hard, in order to remove the lower layer material without excessive polishing, it is necessary to provide an insulating lower layer having a lower polishing rate than the TiN film, and there are many difficulties in selecting this material. With or
This leads to an increase in the number of steps.
【0021】このような問題に対して、 TiN膜よりも反
射率が低く、ポリッシング速度も遅い C(カーボン)膜
の使用が検討されている。すなわち、 C膜を反射防止膜
とすることによって、光の乱反射によるレジストパター
ンの精度低下を抑制するだけでなく、 TiN膜のポリッシ
ング停止膜としての機能があるからである。これによっ
て、前記下層材料の過度なポリッシングを回避しながら
TiN膜の除去は可能となるが、 C膜の除去を要する。そ
して、この C膜の除去は、たとえば酸素プラズマ中で除
去し得るが、酸素プラズマにさらされたCu配線などが基
板の温度上昇に伴って酸化され、配線の変形や抵抗値の
増大を招来する傾向がある。In order to solve such a problem, the use of a C (carbon) film having a lower reflectance than the TiN film and a lower polishing rate has been studied. That is, the use of the C film as the antireflection film not only suppresses a decrease in the accuracy of the resist pattern due to irregular reflection of light, but also functions as a polishing stop film for the TiN film. This avoids excessive polishing of the underlying material
Although removal of the TiN film is possible, removal of the C film is required. The removal of the C film can be performed, for example, in oxygen plasma. However, Cu wiring and the like exposed to oxygen plasma are oxidized with an increase in the temperature of the substrate, resulting in deformation of the wiring and an increase in resistance. Tend.
【0022】[0022]
【発明が解決しようとする課題】前記 CMP技術を利用す
る電極配線の形成方法は、半導体装置の製造において、
多くの関心を持たれているが、なお、実用上いくつかの
問題がある。たとえば、Cuを素材として電極配線を形成
する場合は、リフロー熱処理過程などで下地の絶縁膜な
どを通過して、たとえばSi基板にまで到達し、半導体特
性の劣化が起こるという問題が挙げられる。このような
問題に対して、バリヤーメタルもしくは層間膜を利用し
て、CuがSi基板に拡散するのを防ぐ方式も採られてい
る。しかし、現段階では十分なバリヤーが存在しないた
め、結果的にやはりリフロー温度に制約がかかり、十分
なリフロー温度を確保し得ない状況にある。特に、通常
のスパッタによって形成した金属膜をリフローさせるに
は、たとえば高真空中で 750℃、10分以上の熱処理が必
要となるので、前記電極配線金属の拡散による半導体特
性の劣化は由々しい問題といえる。The above-mentioned method of forming an electrode wiring utilizing the CMP technique is useful in manufacturing a semiconductor device.
Despite much interest, there are still some practical problems. For example, when an electrode wiring is formed using Cu as a material, there is a problem in that the semiconductor wiring deteriorates after passing through a base insulating film or the like in a reflow heat treatment process and reaching, for example, a Si substrate. In order to solve such a problem, a method of preventing Cu from diffusing into the Si substrate by using a barrier metal or an interlayer film has been adopted. However, at this stage, there is no sufficient barrier, so that the reflow temperature is constrained as a result, and a sufficient reflow temperature cannot be secured. In particular, in order to reflow a metal film formed by ordinary sputtering, for example, a heat treatment at 750 ° C. for 10 minutes or more in a high vacuum is required, so that deterioration of semiconductor characteristics due to diffusion of the electrode wiring metal is remarkable. That's a problem.
【0023】この対策の一つとして、スパッタ粒子の直
進成分を利用し、半導体基板に対する入射角度の高角度
成分を除去して、成膜段階での溝内埋め込みを高めるこ
とが可能なコリメーションスパッタも試みられている。
しかし、このコリメーションスパッタは、スパッタ粒子
の直進成分の利用であるため、成膜効率が通常のスパッ
タ成膜に比べ一桁近く低く、生産性もしくは量産性など
の点で問題がある。As one of the countermeasures, there is also provided a collimation spatter which can enhance the filling in a groove at a film forming stage by removing a high angle component of an incident angle with respect to a semiconductor substrate by utilizing a linear component of sputter particles. Attempted.
However, since the collimation sputtering uses a linear component of sputter particles, the efficiency of film formation is lower by almost one digit than that of ordinary sputter film formation, and there is a problem in productivity or mass productivity.
【0024】また、他の電極配線の形成方法として、選
択 CVD(Chemical Vapor Deposition)による溝埋め込み
手段の利用もあるが、いずれの場合も技術的にまだ未解
決な問題があるうえ、コストも高いなどの問題がある。As another method of forming the electrode wiring, there is a method of using a groove filling method by selective CVD (Chemical Vapor Deposition), but in each case, there is a technically unsolved problem and the cost is high. There is such a problem.
【0025】本発明は上記事情に対処してなされたもの
で、一般的な成膜方法で形成した導電膜を比較的低温度
でリフローさせることにより、電極配線形成領域を成す
溝,コンタクトホールに十分に埋め込み、結果として半
導体特性の劣化を招来することなく、電極配線を容易に
形成することができる半導体装置の製造方法を提供する
ことを目的とする。The present invention has been made in view of the above circumstances. By reflowing a conductive film formed by a general film forming method at a relatively low temperature, the conductive film formed in a groove or a contact hole forming an electrode wiring forming region is formed. An object of the present invention is to provide a method of manufacturing a semiconductor device in which an electrode wiring can be easily formed without being sufficiently buried and resulting in deterioration of semiconductor characteristics.
【0026】また、本発明は電極配線形成領域を成す
溝,コンタクトホールに、導電膜をリフローさせること
で埋め込み配線を形成するに当たって、緻密な信頼性の
高い埋め込み配線を形成できる半導体装置の製造方法を
提供することを目的とする。The present invention also relates to a method of manufacturing a semiconductor device capable of forming a dense and highly reliable buried wiring when forming a buried wiring by reflowing a conductive film in a groove or a contact hole forming an electrode wiring forming region. The purpose is to provide.
【0027】さらに、本発明は電極配線形成領域を成す
アスペクト比の高い溝,コンタクトホールに、緻密で信
頼性の高い埋め込み配線を形成することが可能な半導体
装置の製造方法を提供することを目的とする。A further object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a dense and highly reliable buried wiring in a groove and a contact hole having a high aspect ratio forming an electrode wiring forming region. And
【0028】[0028]
【課題を解決するための手段及び作用】本発明に係る第
1の半導体装置の製造方法は、半導体基板上に電極配線
を形成する半導体装置の製造方法において、電極配線形
成領域に予め溝およびコンタクトホールの少なくともい
ずれかを形設した半導体基板上に、Cuを主体とする導電
膜を成膜し、少なくとも酸化性ガスを供給しながら前記
導電膜がリフローして、導電膜のリフローによって前記
溝および/またはコンタクトホールに充填されるように
加熱処理を施した後、電極配線形成領域以外の導電膜を
研磨により除去して電極配線の形成を行うことを特徴と
する。According to a first method of manufacturing a semiconductor device according to the present invention, there is provided a method of manufacturing a semiconductor device in which an electrode wiring is formed on a semiconductor substrate. On a semiconductor substrate in which at least one of the holes is formed, a conductive film mainly containing Cu is formed, and the conductive film is reflowed while supplying at least an oxidizing gas. And / or performing a heat treatment so as to fill the contact hole, and then removing the conductive film in a region other than the electrode wiring formation region by polishing to form the electrode wiring.
【0029】また、本発明に係る第1の半導体装置の製
造方法では、加熱処理の工程において、前記酸化性ガス
および還元性ガスの両方を供給することにより導電膜を
リフローさせることも本発明の製造方法に係る特徴の一
つである。Further, in the first method for manufacturing a semiconductor device according to the present invention, in the heat treatment step, the conductive film is reflowed by supplying both the oxidizing gas and the reducing gas. This is one of the features of the manufacturing method.
【0030】さらにまた、本発明に係る第1の発明にお
いては、前記酸化性ガスの分圧が、導電膜の酸化の平衡
分圧より小さいことも一つの特徴である。さらに、前記
の酸化性ガスの分圧は、1×10−7から5×10−5
Torrの範囲内であることを特徴とする。 さらに、
本発明に係る第1の半導体装置の製造方法においては、
前記のCuを主体とする導電膜の下地として、酸化物が導
電性を有する第一の導電膜を形成し、その上に前記の導
電膜を形成することが有効である。Still another feature of the first aspect of the present invention is that a partial pressure of the oxidizing gas is smaller than an equilibrium partial pressure of oxidation of the conductive film. Further, the partial pressure of the oxidizing gas ranges from 1 × 10 −7 to 5 × 10 −5.
It is within the range of Torr. further,
In the first method for manufacturing a semiconductor device according to the present invention,
It is effective to form a first conductive film in which an oxide has conductivity as a base of the conductive film mainly containing Cu, and to form the conductive film thereon.
【0031】この際、好ましくは第一の導電膜は半導体
基板上に形成されたバリヤー層を介して形成される。前
記第一の導電膜を形成する物質は、前記酸化性ガスによ
る酸化反応におけるギブスの自由エネルギー変化量が負
で、また絶対値が前記バリヤー層の酸化反応におけるギ
ブスの自由エネルギー変化量の絶対値よりも大きい金属
が選ばれる。前記第一の導電膜を形成する金属として
は、Nd、Ti、Nb、La、Sm、Re、V 、Ru、Rh、Os、Ir、Pt
の群の中から選ばれた少なくとも1種が挙げられる。と
くに、Nd、La、Smは、酸化反応におけるギブスの自由エ
ネルギー変化量の絶対値が、バリヤーとして代表的に使
用されているTiN の酸化反応におけるギブスの自由エネ
ルギー変化量の絶対値より大きく、バリヤー層の酸化を
抑制する効果が大きいので、望ましい。At this time, the first conductive film is preferably formed via a barrier layer formed on the semiconductor substrate. The substance forming the first conductive film has a negative Gibbs free energy change in the oxidation reaction by the oxidizing gas, and has an absolute value of the absolute value of the Gibbs free energy change in the oxidation reaction of the barrier layer. A larger metal is chosen. As the metal forming the first conductive film, Nd, Ti, Nb, La, Sm, Re, V, Ru, Rh, Os, Ir, Pt
At least one selected from the group of In particular, for Nd, La, and Sm, the absolute value of the free energy change of Gibbs in the oxidation reaction is larger than the absolute value of the free energy change of Gibbs in the oxidation reaction of TiN, which is typically used as a barrier. This is desirable because the effect of suppressing the oxidation of the layer is large.
【0032】本発明に係る第2の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板上に導電膜を成膜し、導電膜を有する半導体基板面に
上方から一軸応力を付与し、前記導電膜がリフローして
前記溝および/またはコンタクトホールを充填するよう
に加熱処理を施した後、電極配線形成領域以外の導電膜
を研磨により除去して電極配線の形成を行うことを特徴
とする。According to a second method of manufacturing a semiconductor device according to the present invention, in the method of manufacturing a semiconductor device in which electrode wiring is formed on a semiconductor substrate, at least one of a groove and a contact hole is previously formed in an electrode wiring forming region. A conductive film is formed on the semiconductor substrate, and a uniaxial stress is applied to the surface of the semiconductor substrate having the conductive film from above, and heat treatment is performed so that the conductive film reflows and fills the groove and / or the contact hole. After the application, the conductive film in the region other than the electrode wiring formation region is removed by polishing to form the electrode wiring.
【0033】本発明に係る第3の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板上にCuを主体とする膜およびAgを主体とする膜を積層
成膜し、得られた導電膜に加熱処理を施し導電膜をリフ
ローさせ、導電膜のリフローによって前記溝および/ま
たはコンタクトホールに充填し、充填された電極配線形
成領域以外の導電膜を研磨により除去して電極配線の形
成を行うことを特徴とする。According to a third method of manufacturing a semiconductor device according to the present invention, in the method of manufacturing a semiconductor device in which an electrode wiring is formed on a semiconductor substrate, at least one of a groove and a contact hole is previously formed in an electrode wiring forming region. A film mainly composed of Cu and a film mainly composed of Ag are deposited and laminated on the semiconductor substrate, and the obtained conductive film is subjected to a heat treatment to reflow the conductive film. The method is characterized in that a contact hole is filled, and a conductive film other than the filled electrode wiring forming region is removed by polishing to form an electrode wiring.
【0034】本発明に係る第4の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板上に導電膜を成膜し、少なくとも前記溝および/また
はコンタクトホール上近傍に位置する導電膜の厚さが薄
くなるように一部を表面から除去し、酸化性ガスおよび
還元性ガスを供給することにより加熱処理を施し、残余
の導電膜をリフローさせて、前記溝および/またはコン
タクトホールに充填し、充填された電極配線形成領域以
外の導電膜を研磨により除去して電極配線の形成を行う
ことを特徴とする。According to a fourth method of manufacturing a semiconductor device according to the present invention, in the method of manufacturing a semiconductor device in which electrode wiring is formed on a semiconductor substrate, at least one of a groove and a contact hole is previously formed in an electrode wiring forming region. It was a conductive film formed on a semiconductor substrate, removing at least the groove and / or a portion such that the thickness is thinned surface of the conductive film located in the vicinity of the contact hole, an oxidizing gas and
Heat treatment is performed by supplying a reducing gas , and the remaining conductive film is reflowed to fill the groove and / or the contact hole, and the conductive film other than the filled electrode wiring formation region is removed by polishing. It is characterized in that electrode wiring is formed.
【0035】本発明に係る第5の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板を加熱するとともに、少なくとも酸化性ガスを供給し
ながらCuを、前記溝および/またはコンタクトホール内
に流動させてCuを主体とする導電膜を成膜した後、前記
溝および/またはコンタクトホールに充填された電極配
線形成領域以外の導電膜を研磨により除去して電極配線
の形成を行うことを特徴とする。According to a fifth method of manufacturing a semiconductor device according to the present invention, in the method of manufacturing a semiconductor device in which an electrode wiring is formed on a semiconductor substrate, at least one of a groove and a contact hole is previously formed in the electrode wiring forming region. Heating the formed semiconductor substrate and flowing Cu into the groove and / or the contact hole while supplying at least an oxidizing gas to form a conductive film mainly composed of Cu. The electrode wiring is formed by removing the conductive film other than the electrode wiring formation region filled in the hole by polishing.
【0036】さらに、本発明に係る第5の半導体装置の
製造方法は、加熱処理による成膜工程において、酸化性
ガスおよび還元性ガスを供給することにより特徴づけら
れる。Further, the fifth method of manufacturing a semiconductor device according to the present invention is characterized in that an oxidizing gas and a reducing gas are supplied in a film forming step by heat treatment.
【0037】また、本発明に係る第5の半導体装置の製
造方法は、前記の成膜工程において、電極配線用の導電
膜の成膜工程の前半は半導体基板表面で酸化性ガス分圧
が、酸化性ガス分圧と還元性ガス分圧との平衡分圧より
も大きくなるように、また成膜工程後半は半導体基板表
面で還元性ガス分圧が、酸化性ガス分圧と還元性ガス分
圧との平衡分圧よりも大きくなるように、還元性ガスお
よび酸化性ガスの供給量をそれぞれ制御することにより
特徴づけられる。Further, in the fifth method of manufacturing a semiconductor device according to the present invention, in the film forming step, in the first half of the film forming step of the conductive film for the electrode wiring, the partial pressure of the oxidizing gas on the surface of the semiconductor substrate is reduced. The partial pressure of the oxidizing gas and the partial pressure of the reducing gas should be higher than the equilibrium partial pressure of the oxidizing gas partial pressure and the reducing gas partial pressure. It is characterized by controlling the supply amounts of the reducing gas and the oxidizing gas so as to be larger than the equilibrium partial pressure with the pressure.
【0038】さらにまた、本発明に係る第5の半導体装
置の製造方法においては、前記酸化性ガスの分圧が、導
電膜の酸化の平衡分圧より小さいことも一つの特徴であ
る。さらに、前記の酸化性ガスの分圧は、1×10−7
から5×10−5Torrの範囲内であることを特徴と
する。 本発明に係る第5の半導体装置の製造方法にお
いては、前記のCuを主体とする導電膜の下地として、酸
化物が導電性を有する第一の導電膜を形成し、その上に
前記の導電膜を形成することが有効である。Further, in the fifth method of manufacturing a semiconductor device according to the present invention, it is one feature that the partial pressure of the oxidizing gas is smaller than the equilibrium partial pressure of oxidation of the conductive film. Further, the partial pressure of the oxidizing gas is 1 × 10 −7
To 5 × 10 −5 Torr. In the fifth method of manufacturing a semiconductor device according to the present invention, a first conductive film whose oxide is conductive is formed as a base of the conductive film mainly containing Cu, and the conductive film is formed thereon. It is effective to form a film.
【0039】この際、好ましくは第一の導電膜が、半導
体基板上に形成されたバリヤー層を介して形成されてお
り、第1の製造方法の場合と同様に、第一の導電膜を形
成する物質は、前記酸化性ガスによる酸化反応における
ギブスの自由エネルギー変化量が負で、また絶対値が前
記バリヤー層の酸化反応におけるギブスの自由エネルギ
ー変化量の絶対値よりも大きい金属が選ばれる。At this time, preferably, the first conductive film is formed via a barrier layer formed on the semiconductor substrate, and the first conductive film is formed as in the case of the first manufacturing method. As the substance to be converted, a metal having a negative Gibbs free energy change in the oxidation reaction by the oxidizing gas and a larger absolute value than the absolute value of the Gibbs free energy change in the oxidation reaction of the barrier layer is selected.
【0040】具体的に前記の第一の金属としては、Ti,
V,Cr,Ni,Nb,Mo,Ru,Rh,Pd,Sb,La,W,Re,Os,Ir,Pt,Tl,Pb,B
i,Nd,Sm,Er の群の中から選ばれた少なくとも1種が挙
げられ、特に、La,Nd およびSmの群から選ばれた少なく
とも一種が好ましい。Specifically, as the first metal, Ti,
V, Cr, Ni, Nb, Mo, Ru, Rh, Pd, Sb, La, W, Re, Os, Ir, Pt, Tl, Pb, B
At least one selected from the group consisting of i, Nd, Sm, and Er is preferable, and at least one selected from the group consisting of La, Nd, and Sm is particularly preferable.
【0041】本発明に係る第6の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板上に酸素を含有するCuを主体とする膜、あるいはCuの
酸化膜を形成してから、前記半導体基板を加熱するとと
もに、酸化性ガスおよび還元性ガスを供給することによ
りCuを前記溝および/またはコンタクトホール内に流動
させて、Cuを主体とする導電膜を成膜した後、前記溝お
よび/またはコンタクトホールに充填された電極形成領
域以外の導電膜を研磨により除去して電極配線の形成を
行うことを特徴とする。According to a sixth method of manufacturing a semiconductor device of the present invention, in the method of manufacturing a semiconductor device in which electrode wiring is formed on a semiconductor substrate, at least one of a groove and a contact hole is previously formed in an electrode wiring forming region. After forming a film mainly composed of Cu containing oxygen or an oxide film of Cu on the semiconductor substrate formed, heating the semiconductor substrate and supplying an oxidizing gas and a reducing gas.
After flowing Cu into the groove and / or the contact hole to form a conductive film mainly containing Cu, the conductive film other than the electrode forming region filled in the groove and / or the contact hole is polished. It is characterized by removing and forming an electrode wiring.
【0042】なお、ここでの酸素を含有する金属膜もし
くは酸化膜は、成膜時に既に酸素を含有している形態、
もしくは金属膜を酸化させた形態のいずれで形成されて
いてもよい。Note that the oxygen-containing metal film or oxide film here has a form already containing oxygen at the time of film formation.
Alternatively, it may be formed by oxidizing a metal film.
【0043】[0043]
【0044】[0044]
【0045】以下本発明をさらに説明する。Hereinafter, the present invention will be further described.
【0046】前記本発明は第1に、一般的なスパッタな
どで成膜した導電膜を 600℃以下程度の低温度でリフロ
ーさせて、Cuなどの配線用金属の半導体基板への拡散に
起因する半導体特性の劣化を抑えながら、高い効率で埋
め込み配線を形成する技術の確立を図ったものである。
つまり、実験および拡散シミュレーションにより、導電
膜のリフローが主に表面拡散により進行すること、さら
には、導電膜内の一軸応力が拡散を加速していることを
初めて見出し、この知見に基づいて、半導体基板内部へ
のCuなどの拡散を押さえ、もしくは回避しながら、容易
に導電膜をリフローさせて、信頼性の高い電極配線を形
成することを骨子としている。In the present invention, first, a conductive film formed by general sputtering or the like is reflowed at a low temperature of about 600 ° C. or less to cause diffusion of a wiring metal such as Cu into a semiconductor substrate. It aims to establish a technique for forming embedded wiring with high efficiency while suppressing deterioration of semiconductor characteristics.
In other words, through experiments and diffusion simulations, it was found for the first time that the reflow of the conductive film progressed mainly by surface diffusion, and that uniaxial stress in the conductive film accelerated the diffusion. The main point is to form a highly reliable electrode wiring by easily reflowing the conductive film while suppressing or avoiding diffusion of Cu or the like into the inside of the substrate.
【0047】すなわち、一般に拡散は熱活性化過程であ
り、温度が高くなるに従い指数関数的に進行する。そし
て、前記溝を形設した半導体基板面においても、成膜さ
れた導電膜で起こる物質輸送現象は、温度によって移動
速度が決まる。特に、リフロー現象においては、拡散の
うち表面拡散が支配的に進行し、また、この表面拡散は
表面曲率差(化学ポテンシャル差)に起因する。さら
に、表面拡散の移動方向は表面形状(曲率)に、移動速
度は温度に左右されるが、その他の要因として導電膜に
かかる一軸応力も大きく作用する。That is, diffusion is generally a thermal activation process, and proceeds exponentially as the temperature increases. In addition, even on the surface of the semiconductor substrate on which the groove is formed, the material transport phenomenon occurring in the formed conductive film has a moving speed determined by the temperature. In particular, in the reflow phenomenon, of the diffusion, surface diffusion predominates, and this surface diffusion is caused by a difference in surface curvature (difference in chemical potential). Further, the moving direction of the surface diffusion depends on the surface shape (curvature), and the moving speed depends on the temperature. However, as another factor, the uniaxial stress applied to the conductive film has a large effect.
【0048】第1の発明の場合は、Cu膜,Ag膜,Au膜の
表面拡散によるリフローに当たって、Cu膜,Ag膜,Au膜
の面を所要のリフロー温度に上昇させるものである。す
なわち、Cu膜の場合、Cuの酸化,還元反応熱を利用する
ものである。In the case of the first invention, the surface of the Cu film, the Ag film, and the Au film is raised to a required reflow temperature in the reflow due to the surface diffusion of the Cu film, the Ag film, and the Au film. That is, in the case of a Cu film, the heat of oxidation and reduction of Cu is used.
【0049】先ず還元反応の場合、還元反応に伴う発熱
式(1)に従ってCu膜を局部的に所要のリフロー温度に
上昇させ表面拡散を進行させる。First, in the case of the reduction reaction, the Cu film is locally raised to a required reflow temperature according to the exothermic equation (1) accompanying the reduction reaction to promote the surface diffusion.
【0050】 CuO + H 2→ Cu + H 2O - 20.8 kcal/mol (at 700K)… (1) ここで、Cu酸化物の還元反応には、たとえば H2 ,C
H4 ,COなどの還元性ガスが1種もしくは2種以上で使
用され、これらは一般的に不活性ガスとの混合系で使用
しても構わない。そして、前記Cu膜の表面が酸化された
場合に還元反応が起こると、酸化物を形成していたCu原
子は、解放されたCu表面で、Cuの結晶格子に再配列す
る。また、このときに、還元反応熱が表面原子に供給さ
れ、活性化された表面近傍の原子は、前記還元反応熱に
よって、実質的には数 100℃程度の温度を上乗せしたと
きと同程度の表面拡散が進行して、反応熱が奪われる
と、表面原子の拡散は半導体基板の温度(環境温度)で
の拡散に戻ることになる。CuO + H 2 → Cu + H 2 O−20.8 kcal / mol (at 700 K) (1) Here, the reduction reaction of Cu oxide includes, for example, H 2 , C
One or more reducing gases such as H 4 and CO are used, and these may be generally used in a mixed system with an inert gas. When a reduction reaction occurs when the surface of the Cu film is oxidized, the Cu atoms forming the oxide are rearranged into a Cu crystal lattice on the released Cu surface. At this time, the heat of the reduction reaction is supplied to the surface atoms, and the atoms in the vicinity of the activated surface become substantially the same as when a temperature of about several hundred degrees Celsius is added by the heat of the reduction reaction. When the surface diffusion progresses and the reaction heat is deprived, the diffusion of the surface atoms returns to the diffusion at the temperature of the semiconductor substrate (environmental temperature).
【0051】次ぎに、酸化反応の場合、前記Cu膜の表面
酸化を O2 によって行うときは、発熱反応は下記の
(2)式であり、Cu酸化物とCuとの界面での拡散は促進
されるが、 H2 O による酸化は吸熱反応であるため、半
導体基板側から熱が供給される。Next, in the case of the oxidation reaction, when the surface oxidation of the Cu film is performed by O 2 , the exothermic reaction is represented by the following equation (2), and the diffusion at the interface between the Cu oxide and Cu is promoted. However, since the oxidation by H 2 O is an endothermic reaction, heat is supplied from the semiconductor substrate side.
【0052】 Cu + 1/2 O2 → CuO - 37.9 kcal/mol (at 700K) …(2) このように、酸化反応および還元反応の組み合わせによ
って、半導体基板がたとえば 300℃程度のときでも、局
部的にCu表面近傍では十分リフロー温度を確保して、容
易かつ短時間に所要のリフローが進行する。したがっ
て、半導体基板へのCuの拡散を抑制,防止した形で、溝
をCu膜で容易に埋め込むことが可能となる。また、Ag膜
の場合は、表面酸化が O2 , H2 O のいずれで行なわれ
ても、酸化反応は発熱であるため、局部的にAg膜表面近
傍では十分なリフロー温度が確保される。Cu + 1/2 O 2 → CuO-37.9 kcal / mol (at 700 K) (2) As described above, even when the semiconductor substrate is at about 300 ° C., for example, even when the temperature of the semiconductor substrate is about 300 ° C. In the vicinity of the Cu surface, a sufficient reflow temperature is ensured, and the required reflow proceeds easily and in a short time. Therefore, the groove can be easily filled with the Cu film in a form in which diffusion of Cu into the semiconductor substrate is suppressed or prevented. In the case of an Ag film, a sufficient reflow temperature is locally ensured near the surface of the Ag film because the oxidation reaction is exothermic regardless of whether the surface oxidation is performed with O 2 or H 2 O.
【0053】また、酸化性ガスの単独導入でも、酸化性
ガス分圧が熱処理温度において、酸化の平衡分圧より低
く(具体的には、1 x 10-7から5 x 10-5 Torr 程度)設
定されると、Cuを酸化することなく、Cu表面での酸化性
ガスの化学吸着(chemi-sorption) および脱離(de-sor
ption)反応を進行させることが可能であり、この反応に
起因するエネルギーによって表面拡散が加速されリフロ
ーが進行する。Even when the oxidizing gas is introduced alone, the partial pressure of the oxidizing gas is lower than the equilibrium partial pressure of oxidation at the heat treatment temperature (specifically, about 1 × 10 −7 to 5 × 10 −5 Torr). When set, chemi-sorption and desorption of oxidizing gas on the Cu surface without oxidizing Cu
ption) reaction can proceed, and the energy resulting from this reaction accelerates surface diffusion and reflow proceeds.
【0054】これらの現象はCuに限らずAg,Au などの触
媒作用の強い材料であると特に強く同様の現象が進行す
る。このとき、酸化性ガスとして O2 、CO2 、 H2 O な
どが望ましく、またこれらの混合ガス中で加熱処理を行
ってもよい。なお、この反応は成膜中においても同様な
効果が得られる。また反応処理後、H 2 をはじめとした
還元性ガス雰囲気に晒すことが望ましい。These phenomena are not limited to Cu, and the same phenomena proceed particularly strongly with materials having a strong catalytic action such as Ag and Au. At this time, O 2 , CO 2 , H 2 O, or the like is desirable as the oxidizing gas, and the heat treatment may be performed in a mixed gas of these. Note that this reaction has the same effect even during film formation. After the reaction treatment, it is desirable to expose to a reducing gas atmosphere such as H 2 .
【0055】以上のように、酸化性ガス混入量を制御す
ることにより、リフロー温度の低温化が可能となる。As described above, the reflow temperature can be lowered by controlling the amount of the oxidizing gas mixed.
【0056】なお、このようなCu膜は、一般的には純Cu
から成るが、前記リフロー温度範囲で還元不可能な元素
が添加されていても、総含有量が10原子%以下、好まし
くは5原子%以下ならよい。つまり、前記リフロー温度
範囲で還元不可能な元素の総含有量が10原子%を超える
と、膜表面がこの元素の酸化膜で覆われてリフロー現象
が抑制される傾向が認められる。Incidentally, such a Cu film is generally made of pure Cu.
However, even if an element that cannot be reduced in the reflow temperature range is added, the total content may be 10 atom% or less, preferably 5 atom% or less. That is, when the total content of the non-reducible elements in the reflow temperature range exceeds 10 atomic%, the film surface is covered with an oxide film of this element, and the reflow phenomenon tends to be suppressed.
【0057】また、Cu膜の成膜方法は、通常のスパッタ
リング法,異方性スパッタリング法(コリメーションス
パッタリング法、ロングディスタンススパッタリング
法),ヘリコン波スパッタリング法、真空蒸着, ICB蒸
着もしくは CVD蒸着などのいずれでもよい。また、前記
成膜時のCu膜内の結晶粒径を小さくしておき、熱処理時
の結晶粒成長に伴って消失する粒界エネルギーを利用す
ると、Cu膜のリフローが促進される。つまり、成膜時に
半導体基板を液体窒素で冷却すること、あるいは成膜時
に半導体基板にバイアスを印加することにより、結晶粒
の微細なCu膜の成膜が可能となり、リフロー効果をさら
に上げ得る。ここで、半導体基板に印加するバイアス電
圧は−50 V以上が望ましい。また、前記Cu膜は、再結晶
促進元素を適宜添加・含有させることにより、その効果
がさらに促進される。さらに、前記半導体基板の加熱源
もしくは加熱方式としては、たとえば抵抗炉,基板ヒー
タ加熱,レーザー加熱,イメージ炉加熱などが挙げられ
るが、低温でも熱伝達の早い基板ヒーター加熱方式が望
ましい。The Cu film can be formed by any of ordinary sputtering, anisotropic sputtering (collimation sputtering, long distance sputtering), helicon wave sputtering, vacuum evaporation, ICB evaporation or CVD evaporation. May be. In addition, if the crystal grain size in the Cu film at the time of the film formation is made small and the grain boundary energy that disappears with the crystal grain growth during the heat treatment is used, the reflow of the Cu film is promoted. That is, by cooling the semiconductor substrate with liquid nitrogen at the time of film formation or by applying a bias to the semiconductor substrate at the time of film formation, a Cu film with fine crystal grains can be formed, and the reflow effect can be further improved. Here, the bias voltage applied to the semiconductor substrate is desirably −50 V or more. The effect of the Cu film is further promoted by appropriately adding and containing a recrystallization promoting element. Further, examples of the heating source or the heating method for the semiconductor substrate include a resistance furnace, substrate heater heating, laser heating, and image furnace heating.
【0058】さらに酸化性ガスおよび還元性ガスの両方
を供給する場合は、酸化反応および還元反応を可逆的に
行わせるため、酸化性ガスおよび還元性ガスを同時に、
あるいは交互に供給しながら熱処理が施される。したが
って、成膜されたCu膜を酸化性ガス雰囲気および還元性
ガス雰囲気に順次少なくとも1回曝すか、もしくは酸化
性ガス−還元性ガス混合雰囲気に少なくとも1回曝す。
そして、交互に酸化性ガスおよび還元性ガスの雰囲気に
曝す場合は、リフロー温度の低温化,リフローの処理時
間の短縮化という点から、切り替え間隔を短縮すること
が好ましい。なお、この場合、不活性ガスや真空排気時
の残留ガスが混在しても支障はない。When both the oxidizing gas and the reducing gas are supplied, the oxidizing gas and the reducing gas are simultaneously supplied in order to make the oxidation reaction and the reduction reaction reversible.
Alternatively, the heat treatment is performed while alternately supplying. Therefore, the formed Cu film is sequentially exposed at least once to an oxidizing gas atmosphere and a reducing gas atmosphere, or at least once to an oxidizing gas-reducing gas mixed atmosphere.
When alternately exposing to an atmosphere of an oxidizing gas and a reducing gas, it is preferable to shorten the switching interval in terms of lowering the reflow temperature and shortening the reflow processing time. In this case, there is no problem even if an inert gas or a residual gas at the time of evacuation are mixed.
【0059】一方、酸化性ガスおよび還元性ガスの混合
雰囲気に曝す場合は、酸化反応および還元反応の平衡分
圧近傍の領域の混合とする。すなわち、この場合は、酸
化性ガスおよび還元性ガスの揺らぎによって、Cu膜表面
の部分部分で酸化反応と還元反応とは同時に進行してい
るが、総合的には両反応が進行していることになる。ま
た、人工的に酸化,還元分圧を変えることが望ましい
が、この場合は、前記Cu膜の劣化、Cu膜の凝集および半
導体基板全体の温度上昇によるCuの拡散を避けるため、
酸化量がCu膜の20%以下となるように、ガス分圧の設定
が望まれる。さらに、前記酸化,還元反応によるリフロ
ー後においては、Cu酸化膜を除去するために、最終的に
純 H2 などの還元性雰囲気に曝すことが好ましい。On the other hand, in the case of exposure to a mixed atmosphere of an oxidizing gas and a reducing gas, a region near the equilibrium partial pressure of the oxidation reaction and the reduction reaction is mixed. In other words, in this case, the oxidation reaction and the reduction reaction are simultaneously proceeding in a part of the Cu film surface due to the fluctuation of the oxidizing gas and the reducing gas, but both reactions are proceeding comprehensively. become. It is also desirable to artificially change the oxidation and reduction partial pressures. In this case, in order to avoid the deterioration of the Cu film, the aggregation of the Cu film, and the diffusion of Cu due to the temperature rise of the entire semiconductor substrate,
It is desired to set the gas partial pressure so that the oxidation amount is 20% or less of the Cu film. Further, after the reflow by the oxidation and reduction reactions, it is preferable to finally expose the substrate to a reducing atmosphere such as pure H 2 in order to remove the Cu oxide film.
【0060】なお、前記酸化反応および還元反応の雰囲
気はプラズマ中でもよく、たとえば酸化性ガスプラズマ
および還元性ガスプラズマを個別もしくは同時にCu膜に
曝しても、前記条件設定に準じてリフローを行えば同様
の結果が得られる。ここで、プラズマとしては、rf,D
C, ECR,ヘリコン波プラズマなどが好ましい。また、
半導体基板にバイアスを印加すると反応が促進される
が、Cu膜のスパッタ現象を考慮すると、印加バイアスは
−50 V以下が望ましい。さらに、これらのことはAgやAu
の場合も同様である。The atmosphere of the oxidation reaction and the reduction reaction may be plasma. For example, even if the oxidizing gas plasma and the reducing gas plasma are individually or simultaneously exposed to the Cu film, the reflow is performed in accordance with the above condition setting. Is obtained. Here, as plasma, rf, D
C, ECR, helicon wave plasma, etc. are preferred. Also,
When a bias is applied to the semiconductor substrate, the reaction is accelerated. However, considering the sputtering phenomenon of the Cu film, the applied bias is desirably −50 V or less. In addition, these things are Ag and Au
The same applies to the case of.
【0061】また本発明に係る第1の半導体装置の製造
方法において、溝および/またはコンタクトホールが形
成された基板面に、酸化物が導電性を示す第一の導電膜
を下地として形成し、その上にCuまたはCu合金膜を形成
することにより、酸化還元反応を利用したリフロー技術
によりCu埋め込み配線を形成する際、酸化性ガスの存在
下における加熱処理において下地膜が酸化されても、接
触抵抗の上昇を回避し、高い信頼性を有する半導体装置
の提供が可能となる。Further, in the first method of manufacturing a semiconductor device according to the present invention, a first conductive film whose oxide is conductive is formed as a base on a substrate surface on which a groove and / or a contact hole is formed, By forming a Cu or Cu alloy film on it, when forming Cu embedded wiring by reflow technology using redox reaction, even if the underlying film is oxidized by heat treatment in the presence of oxidizing gas, It is possible to provide a highly reliable semiconductor device by avoiding an increase in resistance.
【0062】何となれば前述したように、CuまたはCu合
金埋め込み配線を、酸化還元反応を利用したリフロー技
術によって半導体特性を劣化させずに形成するには、酸
化によるバリヤー層あるいは基板表面の抵抗上昇を防ぐ
技術が必要である。ここで酸化物の中には、高い伝導性
をもつものが存在する。例えばReO 3 やNbO などは、10
μΩcmと抵抗が低い。酸化物が導電性を有する物質から
なる導電膜をCuまたはCu合金膜の下地膜として形成する
ことにより、酸化性ガスの存在下における加熱処理によ
り下地膜が酸化された場合においても、溝部またはコン
タクトホール部における接触抵抗の上昇を回避できる。As described above, in order to form a Cu or Cu alloy embedded wiring by a reflow technique utilizing an oxidation-reduction reaction without deteriorating semiconductor characteristics, it is necessary to increase the resistance of a barrier layer or a substrate surface due to oxidation. Technology is needed. Here, some oxides have high conductivity. For example, ReO 3 and NbO
Low resistance of μΩcm. By forming a conductive film made of an oxide having conductivity as a base film of a Cu or Cu alloy film, even if the base film is oxidized by heat treatment in the presence of an oxidizing gas, the groove or the contact is formed. An increase in contact resistance in the hole can be avoided.
【0063】すなわち、酸化還元反応を利用したリフロ
ーを行う場合には、加熱処理雰囲気の酸素分圧によって
は、酸化反応がCuの下層に存在するバリヤー層や基板表
面まで及ぶことがある。ここでは、Cuの下地膜として、
酸化された時に良導体酸化物となるような物質からなる
導電膜を形成すると、この下地膜が酸化された場合にも
酸化されなかった場合にも良好な導電性を保持すること
ができるので、接触抵抗の上昇を回避できる。このと
き、下地膜として用いた導電膜は、そのすべてが酸化さ
れて酸化物となっていても、その一部のみが酸化され導
電性酸化物として存在していても、同様な効果が得られ
る。なお、下地膜として用いた導電膜を酸化することに
よってできる導電性酸化物は、化学量論組成から外れて
も差支えない。また抵抗率としては、100 μΩcm以下で
あることが望ましい。That is, when performing reflow utilizing an oxidation-reduction reaction, depending on the oxygen partial pressure in the heat treatment atmosphere, the oxidation reaction may reach the barrier layer under Cu or the substrate surface. Here, as a Cu underlayer,
When a conductive film made of a substance that becomes a good conductor oxide when oxidized is formed, good conductivity can be maintained regardless of whether the underlying film is oxidized or not. A rise in resistance can be avoided. At this time, the same effect can be obtained even if the conductive film used as the base film is entirely oxidized to be an oxide or only a part thereof is oxidized to be present as a conductive oxide. . Note that the conductive oxide formed by oxidizing the conductive film used as the base film may be out of the stoichiometric composition. The resistivity is desirably 100 μΩcm or less.
【0064】なお前記導電膜が下地膜として単独で形成
されるときには、Cuのバリヤー層としての役割も果た
し、基板とCu配線との間に別のバリヤー層を介さない場
合でも、Cuの基板中への拡散やCu中に含まれる酸素の基
板への拡散を防ぐ。When the conductive film is solely formed as a base film, the conductive film also functions as a Cu barrier layer. Even when no other barrier layer is interposed between the substrate and the Cu wiring, the conductive film is formed on the Cu substrate. Diffusion to the substrate and diffusion of oxygen contained in Cu to the substrate are prevented.
【0065】さらにこのような化学変化や状態変化を熱
力学的に取り扱う場合には、系の状態変化に伴うギブス
の自由エネルギーの変化ΔG は、その変化が自発的に起
こり得るかどうかの指標となる。系の変化に伴うΔG の
値が0であれば、その変化は可逆変化であり、ΔG <0
であれば、その方向への変化が自発的に起こり、逆にΔ
G >0であれば、その方向の変化は起こり得ないことを
示している。Further, when such a chemical change or a state change is handled thermodynamically, a change ΔG in Gibbs free energy due to a change in the state of the system is an index indicating whether the change can occur spontaneously. Become. If the value of ΔG associated with a change in the system is 0, the change is a reversible change, and ΔG <0
, The change in that direction occurs spontaneously, and conversely, Δ
If G> 0, it indicates that no change in that direction can occur.
【0066】前記導電膜を形成する材料の酸化反応の変
化におけるΔG が、成膜あるいはリフローの際に基板が
晒される雰囲気の酸素分圧ならびに温度領域において、
負の値を持ち、その絶対値がCuのΔG より大きいときに
は、前記導電膜はCuを還元する作用を有する。この場合
には、前記導電膜がCu内に導入された酸素を吸収する役
割を果たすため、酸化還元反応を用いたリフローを行う
際に、より高いバリヤー性を示すと共に、還元性ガスを
供給せずにCu膜を成膜するときや、たとえばCu膜の酸化
量が20% を超えたような場合でも、前記導電膜の還元作
用によりCu配線の抵抗上昇および接触抵抗の上昇を防ぐ
ことができる。ΔG in the change in the oxidation reaction of the material forming the conductive film depends on the oxygen partial pressure of the atmosphere to which the substrate is exposed during film formation or reflow and the temperature range.
When it has a negative value and its absolute value is larger than ΔG of Cu, the conductive film has an action of reducing Cu. In this case, since the conductive film plays a role of absorbing oxygen introduced into Cu, when performing reflow using an oxidation-reduction reaction, it exhibits higher barrier properties and supplies a reducing gas. Even when a Cu film is formed without using the film, or when the oxidation amount of the Cu film exceeds 20%, the resistance of the Cu wiring and the contact resistance can be prevented from increasing due to the reducing action of the conductive film. .
【0067】また、前記導電膜とは別の物質からなるバ
リヤー層の上に前記導電膜を積層させた場合、バリヤー
層の酸化を防止することにより、バリヤー層の抵抗の上
昇を防ぐことが可能となる。特に、前記導電膜を形成す
る材料の酸化反応におけるΔG が、リフローの際に基板
が晒される雰囲気の酸素分圧ならびに温度領域におい
て、負の値を持ち、その絶対値がバリヤー層を構成して
いる材料のΔG の絶対値より大きいときには、バリヤー
層の酸化よりも導電膜の酸化が優先するため、バリヤー
層の酸化を抑制する効果がより顕著に現れる。When the conductive film is laminated on a barrier layer made of a material different from the conductive film, it is possible to prevent the barrier layer from being oxidized, thereby preventing an increase in the resistance of the barrier layer. Becomes In particular, ΔG in the oxidation reaction of the material forming the conductive film has a negative value in the oxygen partial pressure and temperature range of the atmosphere to which the substrate is exposed during reflow, and its absolute value constitutes the barrier layer. When the absolute value of ΔG of the material is larger than that of the barrier layer, the effect of suppressing the oxidation of the barrier layer appears more remarkably because the oxidation of the conductive film has priority over the oxidation of the barrier layer.
【0068】さらに、前記導電膜がこの条件を満たす場
合には、バリヤー層の表面に自然酸化膜が存在していて
も積層した導電膜がバリヤー層を還元する作用をもつた
め、バリヤー層と導電膜を成膜する際、バリヤー層を一
旦大気に晒しても、接触抵抗の上昇は起こらない。Further, when the conductive film satisfies this condition, the laminated conductive film has a function of reducing the barrier layer even if a natural oxide film exists on the surface of the barrier layer. In forming the film, the contact resistance does not increase even if the barrier layer is once exposed to the air.
【0069】前記導電膜の成膜方法としては、スパッタ
リング、真空蒸着法、CVD法のいずれでも良い。成膜
あるいはリフロー中にCu膜内に導入される酸素の量は、
その時の雰囲気の分圧により変化する。前記導電膜の膜
厚は、成膜あるいはリフローが行われる酸素分圧におい
てCu膜内部に導入された酸素をすべて還元できるだけの
膜厚以上であることが望ましい。The method for forming the conductive film may be any of sputtering, vacuum deposition, and CVD. The amount of oxygen introduced into the Cu film during film formation or reflow is
It changes depending on the partial pressure of the atmosphere at that time. The thickness of the conductive film is desirably not less than a thickness capable of reducing all the oxygen introduced into the Cu film at the oxygen partial pressure at which the film formation or the reflow is performed.
【0070】前記導電膜を構成する元素としては、Ti、
V 、Cr、Ni、Nb、Mo、Ru、Rh、Pd、Sb、La、W 、Re、O
s、Ir、Pt、Tl、Pb、Bi、Nd、Sm、Erのうち少なくとも
1種を含むことが望ましい。特に、Nd、La、Smは、酸化
反応におけるギブスの自由エネルギー変化量の絶対値
が、バリヤー層として汎用されているTiN の酸化反応に
おけるギブスの自由エネルギー変化量の絶対値よりも大
きく、バリヤー層の酸化を抑制する効果が大きいので、
好ましい。また、成膜されるCu膜は、CuまたはCu合金い
ずれも使用することができ、これらのことはAgやAuの場
合も同様である。Elements constituting the conductive film include Ti,
V, Cr, Ni, Nb, Mo, Ru, Rh, Pd, Sb, La, W, Re, O
It is desirable to include at least one of s, Ir, Pt, Tl, Pb, Bi, Nd, Sm, and Er. In particular, for Nd, La, and Sm, the absolute value of the free energy change of Gibbs in the oxidation reaction is larger than the absolute value of the free energy change of Gibbs in the oxidation reaction of TiN, which is widely used as a barrier layer. It has a great effect of suppressing oxidation of
preferable. Further, the Cu film to be formed can use either Cu or a Cu alloy, and the same applies to the case of Ag or Au.
【0071】以上の酸化物が導電性酸化物となる物質か
らなる導電膜をCu,Ag およびAuの下地膜として形成する
ことにより、酸化還元反応を利用したリフロー技術によ
りCu埋め込み配線を形成する際、酸化性ガスの存在下に
おける加熱処理において下地膜が酸化されても、接触抵
抗の上昇を回避し、高い信頼性を有する半導体装置の提
供が可能である。By forming a conductive film made of a substance in which the above-mentioned oxide becomes a conductive oxide as a base film of Cu, Ag and Au, a Cu embedded wiring is formed by a reflow technique utilizing an oxidation-reduction reaction. Even if the underlying film is oxidized in the heat treatment in the presence of the oxidizing gas, an increase in contact resistance can be avoided, and a highly reliable semiconductor device can be provided.
【0072】また、第2の発明の場合は、導電膜のリフ
ローに当たって、リフロー現象を支配する表面拡散以外
の要因、すなわち導電膜に加わる一軸応力を利用するも
のである。つまり、ある程度の高温状態では、前記導電
膜などに加わる応力に差が生じると、高応力側から低応
力側へ物質(金属原子)の移動が起こる高温クリープ現
象を生じる。したがって、ここでは前記半導体基板に形
成された溝によって、凹凸形状を成す導電膜の凸部に一
軸応力を付与すると、凸部における導電膜に高い応力、
凹部における導電膜に低い応力がかかり、導電膜内には
応力勾配が生じるので、導電膜の凸部から凹部への拡散
が確実に進行し、リフロー温度の低温化が実現されるこ
とになる。Further, in the case of the second invention, in reflowing the conductive film, a factor other than surface diffusion that governs the reflow phenomenon, that is, a uniaxial stress applied to the conductive film is used. That is, in a certain high temperature state, if a difference occurs in the stress applied to the conductive film or the like, a high temperature creep phenomenon occurs in which a substance (metal atom) moves from a high stress side to a low stress side. Therefore, here, when a uniaxial stress is applied to the convex portion of the conductive film having the uneven shape by the groove formed in the semiconductor substrate, a high stress is applied to the conductive film in the convex portion.
Since a low stress is applied to the conductive film in the concave portion and a stress gradient is generated in the conductive film, diffusion from the convex portion to the concave portion of the conductive film proceeds reliably, and a lower reflow temperature is realized.
【0073】このとき、付与する一軸応力(圧力)は、
高いほど加速効果が大きく、成膜(as depo )形状によ
って、拡散進行度は異なるが、実質的にはリフロー温度
を数 100℃程度低下させることができる。ここで付与す
る一軸応力(印加応力)は、 1kg/mm2 以上好ましくは
2kg/mm2 以上に設定される。また、降伏応力を超える
一軸応力は、導電膜の塑性変形を起こす。そして、この
塑性変形によって凹部の埋め込みが容易に成される一
方、導電膜内に加工過程で蓄積された組織変化などは熱
処理により緩和され、そのときのエネルギーによりリフ
ローが進行する。このときの加熱は、一軸応力付与と同
時でも一軸応力付与による塑性変形後でもよいが、同時
加熱の方がよりリフローの低温化を図ることができる。
ただし、ここでの一軸応力の上限は、半導体基板材料、
特にSi基板の降伏応力以下が望ましい。なお、一軸応力
ではなく、静水圧のような全体的な応力を付与したので
は、導電膜内に生じる応力勾配は小さく、リフロー温度
はさほど低温化されない。At this time, the applied uniaxial stress (pressure) is:
The higher the temperature is, the greater the acceleration effect is, and the degree of diffusion progress varies depending on the film formation (as depo) shape, but the reflow temperature can be substantially reduced by several hundred degrees centigrade. The uniaxial stress (applied stress) applied here is 1 kg / mm 2 or more, preferably
Set to 2 kg / mm 2 or more. Further, a uniaxial stress exceeding the yield stress causes a plastic deformation of the conductive film. The plastic deformation facilitates the filling of the concave portion, while the change in structure and the like accumulated in the conductive film during the processing is alleviated by the heat treatment, and the reflow proceeds by the energy at that time. The heating at this time may be performed at the same time as the application of the uniaxial stress or after the plastic deformation by the application of the uniaxial stress. However, the simultaneous heating can achieve a lower reflow temperature.
However, the upper limit of the uniaxial stress here is the semiconductor substrate material,
In particular, the yield stress is preferably equal to or less than the yield stress of the Si substrate. When a general stress such as a hydrostatic pressure is applied instead of a uniaxial stress, a stress gradient generated in the conductive film is small, and the reflow temperature is not lowered much.
【0074】第2の発明における導電膜としては、純A
l,Al合金,純Cu,Cu合金(たとえばCu−Ag合金),純A
gなどから成るものが挙げられる。そして、これらの導
電膜の成膜方法は、通常のスパッタリング法,異方性ス
パッタリング法(コリメーションスパッタリング法、ロ
ングディスタンススパッタリング法),ヘリコン波スパ
ッタリング法、真空蒸着, ICB蒸着もしくは CVD蒸着な
どのいずれでもよい。また、前記成膜時の導電膜内の結
晶粒径を小さくしておき、熱処理時の結晶粒成長に伴っ
て消失する粒界エネルギーを利用すると、導電膜のリフ
ローが促進される。つまり、成膜時に半導体基板を液体
窒素で冷却すること、あるいは成膜時に半導体基板にバ
イアスを印加することにより、結晶粒の微細な導電膜の
成膜が可能となり、リフロー効果をさらに上げ得る。こ
こで、半導体基板に印加するバイアス電圧は−50 V以上
が望ましい。また、前記導電膜は、再結晶促進元素を適
宜添加・含有させることにより、その効果が促進され
る。In the second invention, the conductive film is pure A
l, Al alloy, pure Cu, Cu alloy (for example, Cu-Ag alloy), pure A
g. These conductive films can be formed by any of ordinary sputtering, anisotropic sputtering (collimation sputtering, long distance sputtering), helicon wave sputtering, vacuum evaporation, ICB evaporation or CVD evaporation. Good. In addition, if the crystal grain size in the conductive film at the time of the film formation is made small and the grain boundary energy which disappears with the crystal grain growth at the time of heat treatment is used, the reflow of the conductive film is promoted. That is, by cooling the semiconductor substrate with liquid nitrogen at the time of film formation, or by applying a bias to the semiconductor substrate at the time of film formation, a conductive film having fine crystal grains can be formed, and the reflow effect can be further improved. Here, the bias voltage applied to the semiconductor substrate is desirably −50 V or more. The effect of the conductive film is promoted by appropriately adding and including a recrystallization promoting element.
【0075】また、熱処理時の雰囲気としては、導電膜
がAlの場合、表面が酸化されるとリフロー性が損なわれ
易いので、成膜後 1×10-8Torr以下の真空度を保ったま
ま加圧加熱することが好ましい。一方、金属膜がCu,Ag
もしくはAuの場合、表面酸化膜の還元が容易であるた
め、成膜後大気暴露することは構わず、Cu,Ag,Au膜が
酸化されても加圧加熱時に、還元雰囲気あるいは酸化物
解離圧以下の真空度にすればよい。なお、酸化性ガスお
よび還元性ガスを同時に、あるいは交互に供給しながら
熱処理を施してもよいことはいうまでもない。さらに、
前記導電膜がCu−Ag合金の場合、単純な共晶合金である
うえ、電気抵抗が高々 1.9μΩcm,共晶温度も 779℃で
融点がかなり低いので、リフロー温度も低下される。As the atmosphere during the heat treatment, when the conductive film is Al, the surface is oxidized, and the reflow property is likely to be impaired. Therefore, the film is kept at a vacuum of 1 × 10 −8 Torr or less after film formation. It is preferable to heat under pressure. On the other hand, Cu, Ag
Or, in the case of Au, the surface oxide film can be easily reduced, so it is not necessary to expose it to the atmosphere after film formation. Even if the Cu, Ag, or Au film is oxidized, it can be reduced in a reducing atmosphere or an oxide dissociation pressure during heating under pressure. The following degree of vacuum may be used. Needless to say, the heat treatment may be performed while supplying the oxidizing gas and the reducing gas simultaneously or alternately. further,
When the conductive film is a Cu-Ag alloy, it is a simple eutectic alloy, the electric resistance is at most 1.9 μΩcm, the eutectic temperature is 779 ° C., and the melting point is quite low, so that the reflow temperature is also lowered.
【0076】この第2の発明で加える一軸応力は、試料
全体に一軸応力を均等に加える必要性から、応力伝達治
具表面は極めて平坦な材料が選ばれる。具体的には、鏡
面仕上げされたSi,Si熱酸化膜などが望ましく、また導
電膜と反応を生じないものを選定する。たとえば導電膜
の素材がCuの場合、Siと反応しシリサイドを形成するた
め、 SiO2 を用いることが望ましい。さらに、前記リフ
ローに当たっての加熱方法は、抵抗炉,基板ヒーター加
熱,レーザー加熱,イメージ炉加熱などいずれでもよい
が、温度勾配による熱拡散の効果を持たせるため、一軸
応力印加治具,ガス,液体からの伝達が好ましい。As the uniaxial stress applied in the second invention, a material having an extremely flat surface for the stress transmitting jig is selected from the necessity of applying the uniaxial stress uniformly to the entire sample. Specifically, a mirror-finished Si, Si thermal oxide film or the like is desirable, and a film that does not react with the conductive film is selected. For example, when the material of the conductive film is Cu, it is preferable to use SiO 2 because it reacts with Si to form silicide. Further, the heating method for the reflow may be any of a resistance furnace, a substrate heater heating, a laser heating, an image furnace heating, etc. However, in order to have a thermal diffusion effect by a temperature gradient, a uniaxial stress applying jig, gas, liquid Is preferred.
【0077】第3の発明は、成膜時の導電膜をCu膜,Ag
膜の積層型としており、異種金属同士が形成する界面の
エネルギーが、それら金属の合金化時に放出されて、こ
の放出されたエネルギーがリフロー温度の低温化に寄与
することを利用したものである。ここでは、酸化性ガス
および還元性ガスを供給しながら、あるいは半導体基板
面上方の導電膜に一軸応力を付与しながら、積層膜に熱
処理を施してもよい。また、この第3の発明では、異種
金属間界面のエネルギーの利用だけでなく、導電膜表面
の自由エネルギー,膜内の粒界エネルギーなども適宜利
用される。たとえば成膜時に、成膜入射粒子の異方性を
利用して表面積を大きくし、もしくは結晶粒径を小さく
しておくことによって、前記粒界エネルギーなどが効果
的に利用され、リフローが促進される。According to a third aspect of the present invention, the conductive film at the time of film formation is made of a Cu film, an Ag film,
The film is of a stacked type and utilizes the fact that the energy of the interface formed by different metals is released during alloying of these metals, and that the released energy contributes to lowering the reflow temperature. Here, the heat treatment may be performed on the stacked film while supplying the oxidizing gas and the reducing gas, or while applying a uniaxial stress to the conductive film above the semiconductor substrate surface. In the third invention, not only energy at the interface between dissimilar metals, but also free energy on the surface of the conductive film, grain boundary energy in the film, and the like are appropriately used. For example, at the time of film formation, the surface area is increased by utilizing the anisotropy of the film-formed incident particles, or the crystal grain size is reduced, whereby the grain boundary energy and the like are effectively used, and reflow is promoted. You.
【0078】なお、このリフローにおいては、界面の消
滅を要するので、界面の移動をピンニングするような酸
化物を極力なくすことが前提となる。したがって、成膜
時の不純物混入,特に O2 の影響を避けるため、たとえ
ばスパッタ成膜の場合は、到達圧力の非常に低い環境
で、高純度Ar雰囲気,高純度ターゲットで成膜すること
が望ましい。In this reflow, since the interface needs to be eliminated, it is premised that oxides that pin the movement of the interface are eliminated as much as possible. Therefore, in order to avoid impurity contamination during film formation, particularly the influence of O 2 , for example, in the case of sputtering film formation, it is desirable to form a film in a high-purity Ar atmosphere and a high-purity target in an environment with a very low ultimate pressure. .
【0079】また、前記Cu−Ag膜は、再結晶促進元素を
適宜添加・含有していてもよい。一方、成膜時に半導体
基板を液体窒素で冷却すること、あるいは成膜時に半導
体基板にバイアスを印加することにより、結晶粒の微細
なCu−Ag膜の成膜が可能となり、リフロー効果をさらに
上げ得る。ここで、半導体基板に印加するバイアス電圧
は−50 V以上が望ましい。Further, the Cu-Ag film may appropriately contain and contain a recrystallization promoting element. On the other hand, by cooling the semiconductor substrate with liquid nitrogen during film formation or applying a bias to the semiconductor substrate during film formation, it is possible to form a Cu-Ag film with fine crystal grains, further improving the reflow effect. obtain. Here, the bias voltage applied to the semiconductor substrate is desirably −50 V or more.
【0080】本発明は第2に、リフロー熱処理時のブリ
ッジ発生を抑制,防止する一方、電極配線を形成する溝
やコンタクトホール内の堆積物のスペース面側への吸い
上げを抑えて、空洞の存在しない電極配線を形成するこ
とを骨子としている。Secondly, the present invention suppresses and prevents the occurrence of bridges during the reflow heat treatment, and at the same time, suppresses the deposition of the deposits in the grooves and the contact holes for forming the electrode wirings to the space surface side, thereby reducing the presence of cavities. The main point is to form electrode wiring that is not used.
【0081】すなわち、第4の発明の製造方法は、通常
の物理蒸着で導電膜を成膜後、リフロー熱処理に先だっ
てスペース上の堆積膜厚を予め低減させ、スペース上の
堆積膜厚および溝内などの堆積膜厚を適度にバランスさ
せ、それら堆積膜の移動を制御することによって、前記
ブリッジの発生および空孔の発生を抑制,回避するもの
である。That is, according to the manufacturing method of the fourth invention, after forming a conductive film by ordinary physical vapor deposition, the deposited film thickness on the space is reduced in advance prior to the reflow heat treatment, and the deposited film thickness on the space and the inside of the groove are reduced. By appropriately controlling the thickness of the deposited film and controlling the movement of the deposited film, the generation of the bridge and the generation of the vacancy are suppressed or avoided.
【0082】ここで、スペース上の堆積膜厚は、溝内な
どの堆積膜厚程度となるように研磨などされることが望
ましく、これらの膜厚比が余り小さくなると堆積物の溝
内への移動量が減少するため、たとえば図1の模式図に
おいて、溝6内の堆積膜厚をa、配線溝6間スペース上
の堆積膜厚をbとしたとき、次式,(2/3)a<b< (3/
2)aの範囲に膜厚比が設定されることが望ましい。な
お、図1において、7は SiO2 膜などの絶縁膜、8はCu
膜などの導電膜、10はたとえば SiO2 膜, SiN膜などの
絶縁膜である。Here, it is desirable that the deposited film on the space is polished or the like so as to be about the same as the deposited film thickness in the groove or the like. Since the amount of movement is reduced, for example, in the schematic diagram of FIG. 1, when the deposited film thickness in the groove 6 is a and the deposited film thickness in the space between the wiring grooves 6 is b, the following formula: (2/3) a <B <(3 /
2) It is desirable that the film thickness ratio is set in the range of a. In FIG. 1, 7 is an insulating film such as an SiO 2 film, and 8 is Cu
A conductive film such as a film, and 10 is an insulating film such as a SiO 2 film and a SiN film.
【0083】また、前記成膜後におけるスペース上の堆
積膜を一部除去して膜厚を低減するためには、MP (Mech
anical Polihing)、前記 CMP、あるいはイオンエッチン
グなどの手段で行う。In order to reduce the film thickness by partially removing the deposited film on the space after the film formation, the MP (Mech
anion polihing), CMP, or ion etching.
【0084】なお、Alを堆積し、前記MPおよび CMPによ
って膜厚を低減した場合は、熱処理時に表面酸化膜をイ
オンエッチングしないとリフローがスムースに起こらな
い。一方、Cuを堆積した場合は、水素もしくはCOを含ん
だガス中などのCu酸化物の還元性の環境下での熱処理を
行うか、熱処理時にイオンエッチングを行うか、あるい
は高真空環境下での熱処理を行えばよい。When Al is deposited and the film thickness is reduced by the MP and the CMP, reflow does not occur smoothly unless the surface oxide film is ion-etched during the heat treatment. On the other hand, when Cu is deposited, heat treatment is performed in a reducing environment of the Cu oxide, such as in a gas containing hydrogen or CO, or ion etching is performed during the heat treatment, or in a high vacuum environment. Heat treatment may be performed.
【0085】また、堆積膜がCu膜,Ag膜,Au膜のとき
は、酸化・還元混合系ガス雰囲気または酸化・還元を交
互に行う雰囲気を選択すると熱処理温度を低下させるこ
とができる。そして、このときの基板温度(環境温度)
としては、還元反応が急速に進行する 200℃以上が望ま
しく、このときの加熱手段は抵抗炉,基板ヒータ加熱,
レーザー加熱,イメージ炉加熱などが挙げられるが、低
温でも熱伝達の早い基板ヒータ加熱が好ましい。さら
に、前記熱処理における雰囲気については、膜の劣化お
よび半導体基板の温度上昇を避けるため、酸化量が膜厚
の20%以下となるようなガス分圧比および酸化・還元の
インターバルが望ましい。When the deposited film is a Cu film, an Ag film, or an Au film, the heat treatment temperature can be reduced by selecting an atmosphere of a mixed-oxidation-reduction gas atmosphere or an atmosphere in which the oxidation-reduction is alternately performed. And the substrate temperature at this time (environmental temperature)
Preferably, the temperature is 200 ° C. or higher, at which the reduction reaction proceeds rapidly, and the heating means at this time is resistance furnace, substrate heater heating,
Laser heating, image furnace heating, and the like can be mentioned, but substrate heater heating, which allows quick heat transfer even at a low temperature, is preferable. Further, as for the atmosphere in the heat treatment, in order to avoid the deterioration of the film and the temperature rise of the semiconductor substrate, a gas partial pressure ratio and an interval of oxidation / reduction are preferable so that the oxidation amount is 20% or less of the film thickness.
【0086】また、前記熱処理時の雰囲気はプラズマ中
でもよく、導電膜の堆積面を還元性ガスプラズマおよび
酸化性ガスプラズマに同時に、あるいは交互に曝しても
よい。ここで、同時に曝す場合は、酸化性ガスおよび還
元性ガスを同時に供給するときと同様であり、いずれの
場合も、他のガスとして不活性ガスが混入してもよい。
なお、前記プラズマとしては、rf,DC, ECR,ヘリコン
波プラズマなどが好ましく、基板バイアスを印加すると
反応が促進されるが、成膜する導電膜のスパッタを考慮
すると、バイアスは−50 V以下とすることが好ましい。The atmosphere during the heat treatment may be plasma, and the deposition surface of the conductive film may be exposed to reducing gas plasma and oxidizing gas plasma simultaneously or alternately. Here, simultaneous exposure is the same as simultaneous supply of an oxidizing gas and a reducing gas, and in any case, an inert gas may be mixed as another gas.
The plasma is preferably rf, DC, ECR, helicon wave plasma, etc., and the reaction is promoted when a substrate bias is applied. However, in consideration of sputtering of a conductive film to be formed, the bias is -50 V or less. Is preferred.
【0087】さらに導電膜としては、前記Al,Cu,Ag,
Auだけでなく、添加成分10 atm%以下、好ましくは 5 a
tm%以下のCu合金などから成るものでもよい。また、溝
内の堆積物の溝間スペース上への吸い上げを抑制するた
め、下地膜を設けて界面エネルギーを減少させることも
望ましい。この下地膜は、堆積する導電膜の電気抵抗の
上昇を避けるために、導電膜の素材と混合しない元素で
形成されていることが望ましく、たとえばAlに対しては
アモルファスTaAl,アモルファスNbAl、Cuに対してはN
b,アモルファスTaCu,アモルファス WCoなどが挙げら
れる。Further, as the conductive film, Al, Cu, Ag,
Not only Au but also 10 atm% or less, preferably 5 a
It may be made of a tm% or less Cu alloy or the like. It is also desirable to provide a base film to reduce the interfacial energy in order to suppress the deposits in the grooves from being sucked into the spaces between the grooves. This underlayer is preferably formed of an element that does not mix with the material of the conductive film in order to avoid an increase in the electrical resistance of the deposited conductive film. For example, for Al, amorphous TaAl, amorphous NbAl, and Cu are used. N for
b, amorphous TaCu, amorphous WCo, and the like.
【0088】本発明は第3に、少なくとも酸化性ガスの
供給を導電膜の成膜や CMP工程後のポリッシング停止膜
除去時に行い、緻密で信頼性の十分な埋め込み配線を高
いアスペクト比で形成することを骨子としている。Thirdly, in the present invention, at least supply of an oxidizing gas is performed at the time of forming a conductive film or removing a polishing stop film after a CMP process, thereby forming a dense and reliable embedded wiring with a high aspect ratio. The main point is that.
【0089】すなわち、第5の発明の場合は、半導体基
板を加熱するとともに少なくとも酸化性ガスを供給しな
がら、Cu膜,Ag膜,Au膜を成膜することで、前記半導体
基板に形成された溝やコンタクトホールに流動させて埋
め込んだ後、研磨して電極配線を形成するというもので
ある。例えばCu膜の場合、第1の半導体装置の製造方法
と同様にCuの酸化、還元反応を利用することで、Cu膜表
面の温度が局部的に上昇して表面拡散が促進され、ひい
ては基板温度が低温でもCu膜の溝内への流動が進行す
る。That is, in the case of the fifth invention, the Cu film, the Ag film, and the Au film are formed while heating the semiconductor substrate and supplying at least an oxidizing gas, thereby forming the semiconductor substrate. After flowing and embedding in a groove or a contact hole, it is polished to form an electrode wiring. For example, in the case of a Cu film, by utilizing the oxidation and reduction reactions of Cu as in the first semiconductor device manufacturing method, the temperature of the surface of the Cu film locally rises and the surface diffusion is promoted. However, even at low temperatures, the flow of the Cu film into the grooves proceeds.
【0090】ここでは、酸化性ガスの単独導入でも、酸
化性ガス分圧が加熱温度において、導電膜の酸化の平衡
分圧より低い、具体的には1 x 10-7から5 x 10-5 Torr
程度に設定されると、Cuを酸化することなく、Cu表面で
の酸化性ガスの化学吸着および脱離反応を進行させるこ
とが可能であり、この反応に起因するエネルギーによっ
て表面拡散が加速されCuの流動が進行する。一方、第5
の製造方法において、酸化性ガスおよび還元性ガスの両
ガスを供給すれば、第1の発明の製造方法と同様、酸化
性ガス単独での導入の場合よりも一段と効率は向上す
る。そしてさらに、第5の発明の製造方法において、前
記成膜時における酸化性ガスおよび還元性ガスの供給
を、成膜前半時には半導体基板表面で酸化性ガス分圧
が、酸化性ガスと還元性ガスとの平衡分圧よりも大きく
なるように、成膜後半時には逆に還元性ガス分圧が、酸
化性ガスと還元性ガスとの平衡分圧よりも大きくなるよ
うに、酸化性ガスおよび還元性ガスの供給量を制御する
ことによって、良好な成膜が助長される。また、前記成
膜時における半導体基板の温度を、成膜前半時に比べて
成膜後半時を高温に制御することによっても、同様の作
用効果が得られる。Here, even when the oxidizing gas is introduced alone, the partial pressure of the oxidizing gas is lower than the equilibrium partial pressure of oxidation of the conductive film at the heating temperature, specifically from 1 × 10 −7 to 5 × 10 −5. Torr
When it is set to about the same degree, it is possible to promote the chemical adsorption and desorption reactions of the oxidizing gas on the Cu surface without oxidizing Cu, and the energy resulting from this reaction accelerates the surface diffusion and increases the Cu diffusion. Flows. On the other hand, the fifth
In the production method of (1), if both the oxidizing gas and the reducing gas are supplied, the efficiency is further improved as compared with the case of introducing only the oxidizing gas, as in the production method of the first invention. Further, in the manufacturing method of the fifth invention, the supply of the oxidizing gas and the reducing gas during the film formation is performed, and the oxidizing gas partial pressure on the surface of the semiconductor substrate during the first half of the film formation is reduced by the oxidizing gas and the reducing gas Conversely, during the latter half of film formation, the oxidizing gas and the reducing agent are set so that the reducing gas partial pressure becomes higher than the equilibrium partial pressure of the oxidizing gas and the reducing gas. By controlling the gas supply amount, good film formation is promoted. Similar effects can be obtained by controlling the temperature of the semiconductor substrate during the film formation to be higher in the latter half of the film formation than in the first half of the film formation.
【0091】なお、この現象はCuに限らずAg、 Au など
の触媒作用の強い材料であると特に強く同様の現象が進
行する。このとき、酸化性ガスとして O2 、CO2 、 H2
O などが望ましく、またこれらの混合ガス中で成膜を行
ってもよい。また成膜後、 H2 をはじめとした還元性ガ
ス雰囲気に晒すことが望ましい。以上のように、第5の
発明においては酸化性ガス混入量を制御することによ
り、低温で高いアスペクト比の溝やコンタクトホールへ
導電膜を十分に埋め込むことが可能になる。Note that this phenomenon is not limited to Cu, and the same phenomenon is particularly strong when a material having a strong catalytic action such as Ag or Au is used. At this time, O 2 , CO 2 , H 2
O or the like is desirable, and the film may be formed in a mixed gas of these. Also, after film formation, it is desirable to expose to a reducing gas atmosphere such as H 2 . As described above, in the fifth aspect, by controlling the amount of the oxidizing gas mixed, the conductive film can be sufficiently buried in the groove or the contact hole having a high aspect ratio at a low temperature.
【0092】ここで、前記成膜方法としては、たとえば
通常のスパッタリング法、TS間距離(ターゲット−基板
間の距離)を広げて半導体基板に対するスパッタ粒子の
垂直入射成分を高めた長距離スパッタリング法、TS間に
垂直入射成分以外のスパッタ粒子を付着させるコリメー
タ板を挿入するコリメーションスパッタリング法などの
異方性スパッタリング法、半導体基板に直流電圧や高周
波電圧を印加するバイアススパッタリング法などが挙げ
られる。特に、溝のアスペクト比が高い場合は、異方性
スパッタリング法,バイアススパッタリング法を用いる
と溝内へのスパッタ粒子の付着効率が高まり、溝内面を
凝集しにくい O原子の混入したCu膜により被覆すること
が容易となって、より高いアスペクト比の溝を埋め込む
ことができる。Here, as the film forming method, for example, a normal sputtering method, a long-distance sputtering method in which the distance between TS (the distance between the target and the substrate) is increased to increase the perpendicular incidence component of sputtered particles on the semiconductor substrate, Examples include an anisotropic sputtering method such as a collimation sputtering method in which a collimator plate for attaching sputter particles other than a normal incidence component is attached between TSs, and a bias sputtering method in which a DC voltage or a high-frequency voltage is applied to a semiconductor substrate. In particular, when the aspect ratio of the groove is high, the anisotropic sputtering method or the bias sputtering method is used to increase the efficiency of sputter particle adhesion in the groove and coat the inner surface of the groove with a Cu film containing O atoms, which is difficult to aggregate. This makes it easier to bury a groove having a higher aspect ratio.
【0093】また、バイアススパッタリング法で凝集を
起こし難いCu膜を形成した後、成膜速度の速い通常のス
パッタリング法でコンタクトホール内を埋め込む方式を
採れば生産性の向上を図ることができる。前記バイアス
スパッタリング法では、電離したAr+ イオンを半導体基
板に垂直性よく引き込みながら成膜するため、前記Ar+
イオンが開口部に突出するCu膜(オーバーハング形状)
をスパッタエッチングし、Cu原子が入射するコンタクト
ホールの開口を狭めないとともに、前記スパッタエッチ
ングされたCuがコンタクトホール内壁面に再付着して被
覆性を上げる効果もある。なお、バイアススパッタリン
グは、Ar量をほとんど、もしくは全く供給しない、水
素,酸素雰囲気中で行っても、所望の効果が得られ、ま
た、前記Ar+ イオンの半導体基板への引き込みによる配
線の信頼性低下も、半導体基板が加熱されていることや
その後の通常のスパッタリング法でのCu膜の成膜によっ
て回避される。Further, productivity can be improved by adopting a method of forming a Cu film which does not easily cause agglomeration by the bias sputtering method and then filling the inside of the contact hole by a normal sputtering method having a high film forming rate. Since the In bias sputtering, is deposited while pulling good perpendicularity the ionized Ar + ions into the semiconductor substrate, wherein Ar +
Cu film with ions protruding into the opening (overhang shape)
Not only does not narrow the opening of the contact hole where Cu atoms are incident, but also has the effect of increasing the coverage by re-adhering the sputter-etched Cu to the inner wall surface of the contact hole. The desired effect can be obtained even when the bias sputtering is performed in a hydrogen or oxygen atmosphere in which little or no Ar amount is supplied, and the reliability of the wiring due to the drawing of the Ar + ions into the semiconductor substrate is improved. The decrease can be avoided by heating the semiconductor substrate or by forming a Cu film by a normal sputtering method thereafter.
【0094】さらに、基板に印加したバイアスのon/ o
ffやバイアスを次第に減少させることによって、同一チ
ャンバー内で1次Cu膜の成膜および2次Cu膜の成膜を連
続的に行うこともできるので、成膜時間が短縮できる。
さらにまた、凝集を起こしにくいCu膜を長距離スパッタ
リングで形成した後、連続的にTS間距離を狭めて成膜速
度の速いスパッタリングに移行してもよいし、あるいは
凝集を起こしにくいCu膜をコリメーションスパッタリン
グで形成した後、コリメーターをTS間から移動して成膜
速度の速いスパッタリングに移行してもよい。Further, the on / o of the bias applied to the substrate
By gradually decreasing the ff and the bias, the primary Cu film and the secondary Cu film can be continuously formed in the same chamber, so that the film formation time can be reduced.
Furthermore, after forming a Cu film that is unlikely to cause aggregation by long-distance sputtering, the distance between TSs may be continuously reduced to shift to sputtering with a high deposition rate, or a Cu film that is unlikely to cause aggregation may be collimated. After forming by sputtering, the collimator may be moved from between TSs to shift to sputtering with a high film forming rate.
【0095】また前記第5の半導体装置の製造方法にお
いても、溝および/またはコンタクトホールが形成され
た基板面に、酸化物が導電性を示す第一の導電膜を下地
層として形成し、その上にCuまたはCu合金膜を形成する
ことにより、酸化、還元反応熱を利用したCu埋め込み配
線の形成に当たって、酸化性ガスの存在下半導体基板を
加熱した際に下地膜が酸化されても、接触抵抗の上昇を
回避し、高い信頼性を有する半導体装置を提供すること
が可能となる。Also in the fifth method of manufacturing a semiconductor device, a first conductive film whose oxide is conductive is formed as a base layer on the substrate surface on which the groove and / or the contact hole is formed. By forming a Cu or Cu alloy film on the surface, in the formation of Cu embedded wiring using heat of oxidation and reduction reactions, even if the underlying film is oxidized when the semiconductor substrate is heated in the presence of an oxidizing gas, contact It is possible to provide a highly reliable semiconductor device that avoids an increase in resistance.
【0096】また、成膜されるCu膜は、CuまたはCu合金
いずれも使用される。Further, as the Cu film to be formed, either Cu or Cu alloy is used.
【0097】すなわち第1の半導体装置の製造方法と全
く同様に、酸化物が導電性酸化物となる物質からなる導
電膜をCu,Ag,Auの下地膜として形成することにより、酸
化、還元反応熱を利用したCu埋め込み配線の形成に当た
って、酸化性ガスの存在下半導体基板を加熱した際に下
地膜が酸化されたか否かにかかわらず良好な導電性が保
持され、ひいては接触抵抗の上昇を回避しながら、高い
信頼性を有する半導体装置の提供が可能となる。またこ
こで用いられる酸化物が導電性酸化物になる物質につい
ても、第1の半導体装置の製造方法における下地膜とし
て例示されたものが挙げられる。In other words, in the same manner as in the first method for manufacturing a semiconductor device, a conductive film made of a substance whose oxide is a conductive oxide is formed as a Cu, Ag, Au underlayer film, so that oxidation and reduction reactions can be performed. In forming Cu buried interconnects using heat, good conductivity is maintained regardless of whether the underlying film is oxidized when the semiconductor substrate is heated in the presence of an oxidizing gas, thereby avoiding an increase in contact resistance Meanwhile, a highly reliable semiconductor device can be provided. In addition, as a substance in which the oxide used here becomes a conductive oxide, those exemplified as a base film in the first method for manufacturing a semiconductor device can also be used.
【0098】第6の発明の製造方法は、本発明者らの重
なる研究における次ぎのような知見に基づくものであ
る。The production method of the sixth invention is based on the following findings in the overlapping studies of the present inventors.
【0099】すなわち、導電膜の成膜時に半導体基板を
加熱するとともに、酸化性ガスおよび還元性ガスの混合
雰囲気中に設定する。こうした条件下で、たとえば酸化
性ガスとして O2 を含むガスをスパッタ中に供給し、Cu
膜を成膜すると、成膜初期のCu膜中には多くの O原子が
混入する。そして、この混入した O原子は、基板の加熱
によるCu膜の凝集を抑制する方向に作用し、従来の加熱
スパッタ時に認められる成膜初期におけるCu膜の島状凝
集が回避される。That is, the semiconductor substrate is heated during the formation of the conductive film, and is set in a mixed atmosphere of an oxidizing gas and a reducing gas. Under these conditions, for example, a gas containing O 2 as an oxidizing gas is supplied during sputtering, and Cu
When a film is formed, many O atoms are mixed in the Cu film at the initial stage of film formation. Then, the mixed O atoms act in the direction of suppressing the aggregation of the Cu film due to the heating of the substrate, thereby avoiding the island-like aggregation of the Cu film in the initial stage of film formation, which is observed during the conventional heating sputtering.
【0100】さらに、還元性ガスとして H2 ガスをスパ
ッタ中に供給し、Cu膜を成膜すると、成膜もしくは堆積
中のCu膜表面が常に還元されるので、Cu膜表面は活性状
態を保持することになり、自由な表面拡散が抑制される
ことなく、容易に配線パターン状に形設された溝内へ移
動することができる。Further, when an H 2 gas is supplied as a reducing gas during sputtering to form a Cu film, the Cu film surface during film formation or deposition is constantly reduced, so that the Cu film surface maintains an active state. Therefore, it is possible to easily move into the groove formed in the wiring pattern without suppressing free surface diffusion.
【0101】また、酸化性ガスおよび還元性ガスの混合
雰囲気下での、スパッタなどによる導電膜の形成では、
たとえばCuの酸化反応および還元反応がいずれも発熱反
応であるため、酸化や還元の起こるCu膜表面は局所的に
高温化されることになる。すなわち、基板温度が低温で
も、表面拡散を活性化することができるので、CuやAg,
Auを低温で溝内へ埋め込むことが可能となる。In the formation of a conductive film by sputtering or the like in a mixed atmosphere of an oxidizing gas and a reducing gas,
For example, since both the oxidation reaction and the reduction reaction of Cu are exothermic reactions, the surface of the Cu film where oxidation and reduction occur is locally heated. That is, even if the substrate temperature is low, the surface diffusion can be activated, so that Cu, Ag,
Au can be embedded in the groove at a low temperature.
【0102】さらに、前記酸化性ガスおよび還元性ガス
の混合ガス雰囲気において、プラズマを発生させて、た
とえば O+ イオンあるいはラジカルや H+ イオンあるい
はラジカルを電離あるいは遊離させると、反応性を向上
させることができる。したがって、基板温度をさらに低
温化でき、たとえば 200℃程度でも、Cuなどを溝内に十
分埋め込むことができる。なお、Cu原子などの半導体基
板への拡散を考慮すると、基板温度は 200〜 600℃程度
が望ましい。Further, when a plasma is generated in a mixed gas atmosphere of the oxidizing gas and the reducing gas to ionize or release O + ions or radicals or H + ions or radicals, the reactivity is improved. Can be. Therefore, the substrate temperature can be further lowered, and for example, even at about 200 ° C., Cu or the like can be sufficiently embedded in the groove. Considering the diffusion of Cu atoms and the like into the semiconductor substrate, the substrate temperature is preferably about 200 to 600 ° C.
【0103】すなわち、第6の発明の製造方法は、半導
体基板上の溝やコンタクトホールが形成された絶縁膜面
に酸素を含む導電膜を堆積させ、引き続き半導体基板を
加熱しながら導電膜を成膜することにより、導電膜を前
記溝やコンタクトホールに埋め込んだ後、研磨して電極
配線を形成するというものである。そして、前記酸素を
含む導電膜の堆積(成膜)は、たとえば O原子を混入し
たCuやAg,Auのターゲットを用いることによって、ある
いは酸化性ガスの供給量の制御などによって行うことが
できる。ここで、酸素が含まれる状態は導電膜中全体に
分散していてもよいし、酸化膜としての形態であっても
よい。さらに、この発明では、酸化性ガスおよび還元性
ガスを供給しながら、導電膜の成膜を行うことによっ
て、より低温で溝やコンタクトホールを埋め込むことが
できる。That is, in the manufacturing method according to the sixth invention, a conductive film containing oxygen is deposited on the surface of the insulating film where the grooves and contact holes are formed on the semiconductor substrate, and the conductive film is formed while heating the semiconductor substrate. By forming a film, a conductive film is buried in the groove or the contact hole, and then polished to form an electrode wiring. The deposition (film formation) of the oxygen-containing conductive film can be performed, for example, by using a Cu, Ag, or Au target mixed with O atoms, or by controlling the supply amount of an oxidizing gas. Here, the state containing oxygen may be dispersed throughout the conductive film or may be in the form of an oxide film. Further, in the present invention, the grooves and the contact holes can be filled at a lower temperature by forming the conductive film while supplying the oxidizing gas and the reducing gas.
【0104】この第6の発明の製造方法においては、た
とえばCu膜に含まれている O(酸素)によって、Cu膜の
凝集が抑制される。さらに、Cu膜,Ag膜,Au膜などの凝
集は基板温度,成膜時の雰囲気,成膜速度に密接に関係
している。特にCuの成膜では、成膜速度との関係が密接
である。たとえばターゲットから飛来してきたCu原子
は、基板上に拡散した後に安定な核を形成し、後から飛
来してきたCu原子も基板上に拡散し安定核に吸収され
る。そして、基板温度が高いほど、前記表面拡散は活発
で、加熱スパッタリング法における島状成長(凝集)
は、前記の成膜過程に起因している。In the manufacturing method according to the sixth aspect of the present invention, aggregation of the Cu film is suppressed by, for example, O (oxygen) contained in the Cu film. Further, the aggregation of the Cu film, Ag film, Au film and the like is closely related to the substrate temperature, the atmosphere during film formation, and the film formation speed. In particular, in the case of Cu film formation, the relationship with the film formation speed is closely related. For example, Cu atoms coming from the target form stable nuclei after diffusing on the substrate, and Cu atoms coming later also diffuse on the substrate and are absorbed by the stable nuclei. The higher the substrate temperature, the more active the surface diffusion, and the island-like growth (aggregation) in the heating sputtering method.
Is caused by the film formation process described above.
【0105】ところで、成膜速度が大きいと、Cu原子は
既存する安定核に到達する以前に、次々と飛来してきた
Cu原子と結合して新たな核を形成するため、凝集が顕著
化しない。しかし、成膜速度が小さいと、Cu原子は表面
で拡散できる時間が長くなり、既存する安定核に吸収さ
れる確率が高くなり、凝集を起こし易くなる。こうした
傾向は、凝集を起こし難い O原子を含有したCu膜の場合
でも同様で、特に前記成膜速度は、電極配線形成領域で
ある溝やコンタクトホールのアスペクト比にも左右さ
れ、溝内と他の平坦面の成膜速度を同一に制御すること
が困難である。If the film formation rate is high, Cu atoms fly one after another before reaching the existing stable nuclei.
Aggregation does not become noticeable because it bonds with Cu atoms to form new nuclei. However, when the film formation rate is low, the time during which Cu atoms can diffuse on the surface becomes long, the probability of being absorbed by existing stable nuclei increases, and aggregation tends to occur. This tendency is the same even in the case of a Cu film containing O atoms which is unlikely to cause aggregation.In particular, the film formation speed is also affected by the aspect ratio of the groove or the contact hole, which is the electrode wiring formation region, and is different from that in the groove. It is difficult to control the film forming speed on the flat surface in the same manner.
【0106】また、このような成膜速度が溝内と平坦面
上とで不均一となる酸化性雰囲気や還元性雰囲気でのス
パッタリングでは、凝集を抑制する O原子の混入量を全
体的に一様に制御することも困難となり、Cu膜の凝集が
生じ易い。この点、 O原子を添加したCuターゲットを用
いた場合は、 O原子の含有量をほぼ一様に制御すること
が可能であるため、段切れなどのないCu膜を容易に成膜
できる。In the case of sputtering in an oxidizing atmosphere or a reducing atmosphere in which the film forming speed is not uniform in the groove and on the flat surface, the amount of O atoms that suppress aggregation is reduced by one. It is also difficult to control in a similar manner, and aggregation of the Cu film is likely to occur. In this regard, when a Cu target to which O atoms are added is used, the content of O atoms can be controlled almost uniformly, so that a Cu film without step disconnection can be easily formed.
【0107】なお、酸素を含む膜および導電膜の成膜方
法としては、たとえばターゲット−基板間(TS間)距離
を広げて半導体基板に対するスパッタ粒子の垂直入射成
分を高めた長距離スパッタリング法、TS間に垂直入射成
分以外のスパッタ粒子を付着させるコリメータを挿入す
るコリメーションスパッタリング法などの異方性スパッ
タリング法、半導体基板に直流電圧や高周波電圧を印加
するバイアススパッタリング法などが挙げられる。As a method for forming a film containing oxygen and a conductive film, for example, a long-distance sputtering method in which the distance between the target and the substrate (between the TS) is increased to increase the perpendicular incidence component of sputtered particles on the semiconductor substrate; Examples include an anisotropic sputtering method such as a collimation sputtering method in which a collimator for attaching a sputter particle other than the normal incidence component is interposed therebetween, and a bias sputtering method in which a DC voltage or a high-frequency voltage is applied to a semiconductor substrate.
【0108】特に、溝のアスペクト比が高い場合は、異
方性スパッタリング法,バイアススパッタリング法を用
いると溝内へのスパッタリング粒子の付着効率が高ま
り、溝内面を凝集しにくい O原子の混入したCu膜などで
被覆することが容易となって、より高いアスペクト比の
溝を埋め込むことができる。また、バイアススパッタリ
ング法で凝集を起こし難いCu膜,Ag膜,Au膜などを形成
した後、成膜速度の速い通常のスパッタリング法で溝内
を埋め込む方式を採れば生産性の向上を図ることができ
る。さらに、前記バイアススパッタリング法で、Arなど
の不活性ガスを供給すれば、電離したAr+ イオンを半導
体基板に垂直性よく引き込みながらCu膜などが成膜する
ため、前記Ar+ イオンが開口部に突出するオーバーハン
グした部分をスパッタエッチングし、Cu原子が入射し得
る開口の角度範囲が狭められないとともに、スパッタエ
ッチングされたCuが溝内壁面に再付着して被覆性を上げ
る効果もある。In particular, when the aspect ratio of the groove is high, the anisotropic sputtering method or the bias sputtering method increases the efficiency of sputtered particles adhering to the groove, and makes it difficult to coagulate the inner surface of the groove. It becomes easy to cover with a film or the like, and a groove having a higher aspect ratio can be embedded. In addition, after forming a Cu film, Ag film, Au film, etc., which are unlikely to cause aggregation by the bias sputtering method, the productivity can be improved by adopting a method of filling the trench with a normal sputtering method with a high film forming rate. it can. Further, in the bias sputtering method, be supplied with an inert gas such as Ar, for such Cu film is formed while pulling good perpendicularity the ionized Ar + ions into the semiconductor substrate, wherein Ar + ions into the opening The protruding overhanging portion is sputter-etched, so that the angle range of the opening through which Cu atoms can be incident is not narrowed, and the sputter-etched Cu re-adheres to the inner wall surface of the groove to improve coverage.
【0109】なお、この場合、バイアススパッタリング
法を、Arなどの不活性ガスをほとんど、もしくは全く供
給しない水素や酸素雰囲気中で行っても、同様の効果が
得られる。また、Ar+ イオンの半導体基板への引き込み
による電極配線の信頼性低下も、半導体基板が加熱され
ていることや、その後の通常のスパッタリング法での導
電膜の成膜によって十分回避し得る。In this case, the same effect can be obtained even if the bias sputtering method is performed in an atmosphere of hydrogen or oxygen to which little or no inert gas such as Ar is supplied. In addition, a decrease in the reliability of the electrode wiring due to the incorporation of Ar + ions into the semiconductor substrate can be sufficiently avoided by heating the semiconductor substrate or forming a conductive film by a normal sputtering method thereafter.
【0110】さらに、基板に印加するバイアスのon/ o
ff制御を行うか、バイアス電圧を次第に減少させること
によって、同一チャンバー内で酸素を含むCu膜の成膜お
よび導電膜の成膜を連続的に行うこともできるので、成
膜時間を短縮できる。また、凝集を起こしにくいCu膜を
長距離スパッタリングで形成した後、連続的にTS間距離
を狭めて成膜速度の速いスパッタリングに移行してもよ
いし、あるいは凝集を起こしにくい O原子の混入したCu
膜をコリメーションスパッタで形成した後、コリメータ
ー板をTS間から取り去って通常のスパッタに移行しても
よい。Further, the on / o of the bias applied to the substrate is
By performing ff control or gradually reducing the bias voltage, the formation of the Cu film containing oxygen and the formation of the conductive film can be performed continuously in the same chamber, so that the film formation time can be reduced. In addition, after forming a Cu film that is unlikely to cause aggregation by long-distance sputtering, the distance between TS may be continuously reduced to shift to sputtering with a high deposition rate, or O atoms that are unlikely to cause aggregation may be mixed. Cu
After the film is formed by collimation sputtering, the collimator plate may be removed from between the TSs and the process may shift to normal sputtering.
【0111】第7の発明の製造方法は、溝やコンタクト
ホールが形設される絶縁膜面上に、反射防止膜,ポリッ
シング停止膜として C(カーボン)膜を設け、精度の高
い溝部の形設を可能としながら、一方では過度のポリッ
シングを防止,回避し、容易に信頼性の高い電極配線を
形成するものである。According to a seventh aspect of the present invention, in the manufacturing method, a C (carbon) film is provided as an anti-reflection film and a polishing stopper film on the surface of the insulating film in which the grooves and the contact holes are formed, and the grooves with high precision are formed. On the other hand, excessive polishing is prevented or avoided on the other hand, and highly reliable electrode wiring is easily formed.
【0112】つまり、前記第1〜第6の発明でも共通し
得るが、いわゆるフォトエッチングによる溝部の形設に
当たって、光の乱反射に起因するパターニングの乱れを
防止低減するため反射防止膜、かつ導電膜を溝部に埋め
込んだ後、研磨,成形時における下層材料の過剰な研磨
除去を防止するポリッシング停止膜として C膜を用い
る。この場合には、前記 C膜は導電性を有しているの
で、その残存は形成する電極配線のみならず、製造する
半導体装置全体にも電気的に悪影響を与えることにな
る。したがって、前記反射防止およびポリッシング停止
の機能を果たした後は、基板などに悪影響を及ぼさずに
絶縁性を要求される領域の C膜を除去する必要がある
が、この C膜は、酸化性ガスおよび還元性ガスの混合雰
囲気のプラズマ中で、容易に、かつ確実に除去され、し
かもその時Cuなどから成る導電膜は酸化されることはな
い。In other words, although it is common to the first to sixth inventions, in forming the groove by so-called photoetching, an anti-reflection film and a conductive film are provided to prevent and reduce patterning disturbance due to irregular reflection of light. After embedding in the groove, a C film is used as a polishing stop film to prevent excessive polishing and removal of the lower layer material during polishing and molding. In this case, since the C film has conductivity, the remaining film electrically affects not only the electrode wiring to be formed but also the entire semiconductor device to be manufactured. Therefore, after performing the functions of anti-reflection and polishing stop, it is necessary to remove the C film in a region where insulation is required without adversely affecting a substrate or the like. In a plasma in a mixed atmosphere of reducing gas and a reducing gas, it is easily and reliably removed, and at this time, the conductive film made of Cu or the like is not oxidized.
【0113】さらに、本発明では、電極配線の下地膜と
して、たとえば TiN,Ta,Cr, TiW,Nb,アモルファス
TiSiN,アモルファスTi(O,N),アモルファス WCo,ア
モルファスNbCr,アモルファスCrTa,アモルファス Co
V,アモルファスCoMo,アモルファスCoNb,アモルファ
スCoTa,アモルファスTaCu,アモルファスWN,アモルフ
ァスWSiNなどの層が配置されても構わない。Further, according to the present invention, for example, TiN, Ta, Cr, TiW, Nb, amorphous
TiSiN, amorphous Ti (O, N), amorphous WCo, amorphous NbCr, amorphous CrTa, amorphous Co
Layers such as V, amorphous CoMo, amorphous CoNb, amorphous CoTa, amorphous TaCu, amorphous WN, and amorphous WSiN may be arranged.
【0114】前記各発明において、電極配線を形成する
半導体基板としては、所望により能動領域や絶縁膜など
が形成されたSi基板あるいは化合物半導体基板などが挙
げられる。また、この半導体基板面の電極配線形成領域
に形設される溝および/またはコンタクトホールの形状
も、特に限定されない。In each of the above inventions, examples of the semiconductor substrate on which the electrode wiring is formed include a Si substrate or a compound semiconductor substrate on which an active region or an insulating film is formed as desired. Further, the shape of the groove and / or the contact hole formed in the electrode wiring formation region on the semiconductor substrate surface is not particularly limited.
【0115】[0115]
【実施例】以下図を参照して、本発明の実施例を詳細に
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings.
【0116】実施例1 図2(A)、2(B)、2(C)および2(D),およ
び図3は、この実施例の実施態様を模式的に示したもの
で、先ず、図2(A)に断面的に示すように、所要の能
動領域を設けたSi基板 (100)9上に、下地として膜厚 1
00nmの p-SiN絶縁膜10を成膜する。さらに図2(B)に
断面的に示すごとく、 CVDにより SiO2膜7を 1μm 厚
に形成した後、 PEP, RIEにより、スペース幅 500nmと
して、図2(C)に断面的に示すごとく、前記 SiO2 膜
7に、幅 1μm 深さ 1μm の溝6を多数本形成した。次
いで、前記溝6を形成した SiO2 膜7面上に、図2
(D)に断面的に示すごとく、バリヤー層11として TiN
を膜厚30nm成膜後、スパッタリングにより膜厚 600nmの
Cu膜8を成膜した。なお、このときバリヤー層11および
Cu膜8の成膜前に、予め選択 CVD法でコンタクトホール
(ビアホール)を埋め込み、能動領域との接続を行っ
た。Example 1 FIGS. 2 (A), 2 (B), 2 (C) and 2 (D), and FIG. 3 schematically show an embodiment of this example. As shown in cross section in FIG. 2 (A), on a Si substrate (100) 9 provided with required active areas,
A p-SiN insulating film 10 of 00 nm is formed. Further, as shown in cross section in FIG. 2B, after forming a SiO 2 film 7 to a thickness of 1 μm by CVD, the space width is set to 500 nm by PEP and RIE, and as shown in cross section in FIG. Many grooves 6 having a width of 1 μm and a depth of 1 μm were formed in the SiO 2 film 7. Next, on the surface of the SiO 2 film 7 where the groove 6 was formed, FIG.
As shown in cross section in (D), TiN is used as the barrier layer 11.
After forming a film having a thickness of 30 nm,
A Cu film 8 was formed. At this time, the barrier layer 11 and
Before the formation of the Cu film 8, a contact hole (via hole) was buried in advance by a selective CVD method, and connection with the active region was performed.
【0117】次に、図3に概略構成を示すような減圧熱
処理装置を用いて、酸化・還元反応を伴う熱処理を行っ
た。すなわち、試料の載置が可能なヒーター付き載置台
(ホットプレート)12を内装した減圧熱処理本体部13,
この減圧熱処理本体部13にバルブ 14a, 14bを介して接
続した酸化性ガス供給源15および還元性ガス供給源16、
前記減圧熱処理本体部13にバルブ 14cおよびフィルター
17を介して接続し、減圧熱処理本体部13内の排気を行う
ロータリーポンプ18、減圧熱処理本体部13へのガス供給
側および排気側にそれぞれ設置された真空計 19a, 19b
を具備して成る減圧熱処理装置を用意した。なお、この
減圧熱処理装置はターボ分子ポンプの排気系で到達真空
度が10-7Torrであり、ガス供給(導入)ラインより各種
ガスを導入できる構造となっている。Next, a heat treatment involving an oxidation / reduction reaction was performed using a reduced pressure heat treatment apparatus as schematically shown in FIG. That is, a reduced-pressure heat treatment main body 13 equipped with a mounting table (hot plate) 12 with a heater capable of mounting a sample,
An oxidizing gas supply source 15 and a reducing gas supply source 16 connected to the reduced pressure heat treatment main body 13 via valves 14a and 14b,
A valve 14c and a filter are provided in the vacuum heat treatment main body 13.
The rotary pump 18 is connected through the vacuum pump 17 to exhaust the inside of the reduced pressure heat treatment main body 13, and the vacuum gauges 19 a and 19 b installed on the gas supply side and the exhaust side to the reduced pressure heat treatment main body 13 respectively.
Was prepared. This vacuum heat treatment apparatus has an exhaust system of a turbo-molecular pump, has an ultimate vacuum of 10 -7 Torr, and has a structure capable of introducing various gases from a gas supply (introduction) line.
【0118】そして、前記ホットプレート12に、前記Cu
膜8を成膜したSi基板9を設置し、その後ターボ分子ポ
ンプ5により10-7Torrに真空引きを行った。次に酸化性
ガス(O2 21% 、 N2 79%)を供給源15より供給し、チャン
バー内の圧力が 4 x 10 -6 Torr の状態で、600 ℃、10
分間加熱処理を行った結果、図4(A)に示すように、
溝内部への流動が確認された。The hot plate 12 is provided with the Cu
The Si substrate 9 on which the film 8 was formed was placed, and then the vacuum was pumped down to 10 −7 Torr by the turbo molecular pump 5. Next, an oxidizing gas (O 2 21%, N 2 79%) is supplied from the supply source 15 and the pressure in the chamber is 4 × 10 −6 Torr and the temperature is 600 ° C., 10 ° C.
As a result of performing the heat treatment for one minute, as shown in FIG.
Flow into the groove was confirmed.
【0119】比較例として、1 x 10-7Torrの真空中で、
650 ℃、10分間加熱処理を行った結果を図4(B)に示
す。As a comparative example, in a vacuum of 1 × 10 −7 Torr,
FIG. 4B shows the result of performing the heat treatment at 650 ° C. for 10 minutes.
【0120】以上のようなリフローの促進は、400 ℃以
上の熱処理温度にて、1 x 10-5Torr以下の酸素分圧下で
確認された。これを越える酸素分圧においては、表面の
酸化が進行し、リフローが抑制された。さらにCMP によ
り配線加工を行った物について比抵抗を測定したとこ
ろ、2.0 μΩcm であった。The promotion of reflow as described above was confirmed at a heat treatment temperature of 400 ° C. or more and an oxygen partial pressure of 1 × 10 −5 Torr or less. At an oxygen partial pressure exceeding this, oxidation of the surface proceeded and reflow was suppressed. Further, the specific resistance of the wiring-processed product measured by CMP was 2.0 μΩcm.
【0121】本実施例ではCu膜を形成後、酸化性ガスを
供給し、リフローが促進されたが、基板温度を350 ℃か
ら450 ℃の範囲での加熱成膜中に、酸素分圧5 x 10-5To
rr以下の範囲で混入した場合にも、リフローの促進効果
が確認された。In this embodiment, after the Cu film was formed, an oxidizing gas was supplied and reflow was promoted. However, during the heating film formation at a substrate temperature in the range of 350 ° C. to 450 ° C., the oxygen partial pressure was 5 ×. 10 -5 To
The effect of accelerating the reflow was also confirmed when mixed in the range of rr or less.
【0122】実施例2 実施例1の場合と同様に、図2(A)に断面的に示すご
とく、所要の能動領域を設けたSi基板 (100)9上に、下
地として膜厚 100nmの p-SiN絶縁膜10を成膜する。さら
に図2(B)に断面的に示すごとく、 CVDにより SiO2
膜7を 400nm厚に形成した後、 PEP, RIEにより、スペ
ース幅 800nmとして、図2(C)に断面的に示すごと
く、前記 SiO2 膜7に、幅 400nmの溝6を多数本形成し
た。次いで、前記溝6を形成した SiO2 膜7面上に、図
2Dに断面的に示すごとく、バリヤー層11として TiNを
膜厚30nm成膜後、スパッタリングにより膜厚 800nmのCu
膜8を成膜した。なお、このときバリヤー層11およびCu
膜8の成膜前に、予め選択 CVD法でコンタクトホール
(ビアホール)を埋め込み、能動領域との接続を行っ
た。Example 2 As in Example 1, as shown in cross section in FIG. 2A, a 100 nm-thick p-type film was formed on a Si substrate (100) 9 provided with a required active region. -The SiN insulating film 10 is formed. Further as shown in cross section in Figure 2 (B), SiO 2 by CVD
After forming the film 7 to a thickness of 400 nm, a large number of trenches 6 having a width of 400 nm were formed in the SiO 2 film 7 by PEP and RIE with a space width of 800 nm, as shown in cross section in FIG. Then, as shown in cross section in FIG. 2D, a 30 nm thick TiN film is formed as a barrier layer 11 on the SiO 2 film 7 having the groove 6 formed thereon, and then a 800 nm thick Cu film is formed by sputtering.
The film 8 was formed. At this time, the barrier layer 11 and Cu
Before the film 8 was formed, a contact hole (via hole) was buried in advance by a selective CVD method, and connection with the active region was performed.
【0123】次に、実施例1と同じく図3に示す減圧熱
処理装置を用いて、酸化・還元反応を伴う熱処理を行っ
た。Next, a heat treatment involving an oxidation / reduction reaction was performed using the reduced pressure heat treatment apparatus shown in FIG.
【0124】ホットプレート12に、前記Cu膜8を成膜し
たSi基板9を設置し、その後ロータリーポンプ18によっ
て真空排気した。このときの真空度は0.01torr程度であ
り、この真空排気後表1に示す条件の環境下、 450℃,
30 minの熱処理を施して、前記Cu膜8をリフローさせ
た。なお、表1においては、供給ガスとして H2 100
%, H2 10%− N2 90%の還元性ガスのみ表示している
が、いずれの場合も酸化性ガスとして、 O2 20%− N2
80%を0.1l/minの流量で、減圧熱処理装置本体部13上方
より、バルブ 14aを調整することで供給した。The Si substrate 9 on which the Cu film 8 was formed was placed on the hot plate 12 and then evacuated by the rotary pump 18. At this time, the degree of vacuum is about 0.01 torr.
The Cu film 8 was reflowed by performing a heat treatment for 30 min. In Table 1, H 2 100
%, H 2 10%-N 2 90% are shown, but in each case, O 2 20%-N 2
80% was supplied at a flow rate of 0.1 l / min from above the reduced pressure heat treatment apparatus main body 13 by adjusting a valve 14a.
【0125】[0125]
【表1】 前記熱処理を施し冷却後、各試料について SEMによりリ
フロー形状を、それぞれ観察した結果を表1に併せて表
示した。ここで、○印は溝の埋め込み量が溝深さの 110
%以上、△印は溝の埋め込み量が溝の深さの 100〜 110
%未満の場合であり、×印は還元反応が十分でなくリフ
ローによる埋め込み量が溝深さの 100%未満の場合であ
る。なお、前記熱処理における供給側(曲線A)および
排気側(曲線B)での還元性ガスの流量と熱処理装置内
圧との関係は図5に示すごとくであった。[Table 1] After the heat treatment and cooling, the results of observation of the reflow shape of each sample by SEM are shown in Table 1 together. Here, the mark ○ indicates that the embedding amount of the groove is 110 of the groove depth.
% Or more, the symbol △ indicates that the groove filling amount is 100 to 110 of the groove depth.
%, The cross mark indicates that the reduction reaction is not sufficient and the embedding amount by reflow is less than 100% of the groove depth. The relationship between the flow rate of the reducing gas on the supply side (curve A) and the exhaust gas side (curve B) in the heat treatment and the internal pressure of the heat treatment apparatus was as shown in FIG.
【0126】また、前記リフロー形状が○印のものにつ
いて、 CMPによる配線加工を行い、その配線形状を SEM
によって評価したところ、いずれも良好であり四端子法
によって電気抵抗を測定した結果 1.8μΩcmであった。
なお、還元性ガス( H2 10%− N2 90%)の流量が0.4l
/min以下の試料においては、酸化性ガス,還元性ガスの
分圧がCu膜に対し、酸化領域であるため表面にCu酸化膜
が形成されている。[0126] Wiring processing by CMP is performed for those having the reflow shape marked with a circle, and the wiring shape is changed to SEM.
As a result, the electric resistance was 1.8 μΩcm as a result of measuring the electric resistance by the four-terminal method.
Incidentally, a reducing gas (H 2 10% - N 2 90%) flow rate of 0.4l
In a sample of not more than / min, a Cu oxide film is formed on the surface because the partial pressure of the oxidizing gas and the reducing gas is in an oxidized region with respect to the Cu film.
【0127】実施例3 実施例2の場合において、酸化性ガスとして O2 , H2
O もしくは O2 − H2O 系、還元性ガスとして H2 もし
くは H2 80%−CO20%をそれぞれ用い、あるインターバ
ル (min)をおいて、表2に示すような条件で、酸化性ガ
スおよび還元性ガスを繰り返して供給した外は、同様の
条件で電極配線の形成を行った。Example 3 In the case of Example 2, O 2 and H 2 were used as oxidizing gases.
O or O 2 -H 2 O system, H 2 or H 2 80% -CO 20% was used as the reducing gas, respectively, and at certain intervals (min), under the conditions shown in Table 2, the oxidizing gas and The electrode wiring was formed under the same conditions except that the reducing gas was repeatedly supplied.
【0128】なお、酸化性ガスおよび還元性ガスを交互
に流すに当たって、10 secの真空引き時間を設定する一
方、ガスの流量を0.1l/minに統一して、熱処理条件は 4
50℃,30 minとし、酸化性ガスおよび還元性ガスの繰り
返し供給後の残り時間と、Cu膜の冷却の際は H2 100%
を0.1l/minで供給した。When alternately flowing the oxidizing gas and the reducing gas, the evacuation time of 10 sec was set, and the flow rate of the gas was unified to 0.1 l / min.
50 ° C, 30 min, remaining time after repeated supply of oxidizing gas and reducing gas, and 100% H 2 when cooling Cu film
Was supplied at 0.1 l / min.
【0129】[0129]
【表2】 前記熱処理を施し冷却後、各試料について SEMによりリ
フロー形状を、それぞれ観察した結果を表2に併せて表
示した。ここで、○印は溝の埋め込み量が溝深さの 110
%以上、△印は溝の埋め込み量が溝の深さの 100〜 110
%未満の場合である。[Table 2] After the heat treatment and cooling, the results of observation of the reflow shape of each sample by SEM are also shown in Table 2. Here, the mark ○ indicates that the embedding amount of the groove is 110 of the groove depth.
% Or more, the symbol △ indicates that the groove filling amount is 100 to 110 of the groove depth.
%.
【0130】また、前記リフロー形状が○印のものは,
いずれもCu膜の酸化量が膜厚の20%以下で、 CMPにより
配線加工を施して、その配線につき SEMにより配線形状
を評価したところ、いずれも良好であった。さらに、前
記リフロー後の各試料について、Si基板に対するCuの拡
散量をSIMSにて測定したが、検出限界以下であった。 実施例4 実施例2の場合において、還元性ガスとして H2 、酸化
性ガスとして O2 を表3,表4,表5,表6にそれぞれ
示すような分圧比( PH2/ PO2)、総ガス圧力、熱処理
温度,時間の条件で、リフロー処理を行って電極配線を
形成した。When the reflow shape is marked with a circle,
In each case, the amount of oxidation of the Cu film was less than 20% of the film thickness. Wiring was performed by CMP, and the wiring shape was evaluated by SEM. Further, for each sample after the reflow, the diffusion amount of Cu into the Si substrate was measured by SIMS, and was below the detection limit. Example 4 In the case of Example 2, H 2 was used as the reducing gas, and O 2 was used as the oxidizing gas. The partial pressure ratios (P H2 / P O2 ) shown in Tables 3, 4, 5 and 6 respectively, The electrode wiring was formed by performing a reflow treatment under the conditions of the total gas pressure, the heat treatment temperature, and the time.
【0131】[0131]
【表3】 [Table 3]
【表4】 [Table 4]
【表5】 [Table 5]
【表6】 前記熱処理を施してから、酸化の影響を避けるため、20
Torr圧力の純水素雰囲気中で冷却後、各試料について S
EMによりリフロー形状を、それぞれ観察した結果を表
3,表4,表5,表6にそれぞれ併せて表示した。ここ
で、○印は溝の埋め込み量が溝深さの 110%以上、△印
は溝の埋め込み量が溝の深さの 100〜 110%未満の場合
であり、×印は酸化・還元反応が十分でなくリフローに
よる埋め込み量が溝深さの 100%未満の場合である。[Table 6] After performing the heat treatment, to avoid the influence of oxidation, 20
After cooling in a pure hydrogen atmosphere at Torr pressure, S
Table 3, Table 4, Table 5, and Table 6 also show the results of observation of the reflow shape by EM. Here, the mark ○ indicates that the groove filling amount is 110% or more of the groove depth, the mark Δ indicates that the groove filling amount is 100 to less than 110% of the groove depth, and the mark × indicates that the oxidation / reduction reaction is not performed. This is the case where the filling amount due to reflow is less than 100% of the groove depth.
【0132】なお、前記20Torr圧力の純水素雰囲気中で
の冷却の代わりに、 N2 を80%含んだフォーミングガス
(H2 20% 、 N2 80%)を用いた場合も同様の結果であっ
た。また、バリヤー層として、 TiNの他にたとえばTa,
Cr, TiW,Nb,アモルファス TiSiN,アモルファス WC
o,アモルファスNbCr,アモルファスCrTa,アモルファ
スCoV ,アモルファスCoMo,アモルファスNbCo,アモル
ファスCoTa,アモルファスTaCu,アモルファスWN ,ア
モルファスWSiNなどを用いても同様の作用・効果が認め
られる。In place of cooling in a pure hydrogen atmosphere at a pressure of 20 Torr, a forming gas containing 80% of N 2 was used.
(H 2 20%, N 2 80%) gave similar results. As a barrier layer, for example, in addition to TiN, for example, Ta,
Cr, TiW, Nb, amorphous TiSiN, amorphous WC
The same action and effect can be obtained by using o, amorphous NbCr, amorphous CrTa, amorphous CoV, amorphous CoMo, amorphous NbCo, amorphous CoTa, amorphous TaCu, amorphous WN and amorphous WSiN.
【0133】実施例5 先ず、所要の能動領域を設けたSi基板 (100)上に、下地
として膜厚 100nmの p-SiN膜を成膜し、さらに CVDによ
り SiO2 膜を 400nm厚に形成した後、 PEP, RIEによ
り、スペース幅 800nmとして、前記 SiO2 膜に、幅 400
nmの溝を多数本形成した。Example 5 First, a 100 nm-thick p-SiN film was formed as a base on a Si substrate (100) provided with a required active region, and a SiO 2 film was formed to a thickness of 400 nm by CVD. Thereafter, the SiO 2 film is formed with a width of 400 nm by PEP and RIE to a space width of 800 nm.
Many grooves of nm were formed.
【0134】次いで、前記溝を形成した SiO2 膜面上
に、バリヤー層として TiNを膜厚30nmに成膜後、 CVDに
より膜厚 250nmのCu膜を成膜した。このとき、バリヤー
層およびCu膜の成膜前に、予め選択 CVD法でコンタクト
ホールを埋め込み、能動領域との接続を行った。Next, a TiN film having a thickness of 30 nm was formed as a barrier layer on the SiO 2 film surface on which the grooves were formed, and a Cu film having a thickness of 250 nm was formed by CVD. At this time, before the formation of the barrier layer and the Cu film, contact holes were buried in advance by a selective CVD method, and connection with the active region was performed.
【0135】なお、この前記 SiO2 膜およびCu膜の成膜
は、それぞれヘキサフルオロアセチルアセトン・ビニル
トリメチルシラン銅[(CF3 CO)2 CH]Cu(C5 H 12Si)
を原料として、熱 CVDによって行った。The SiO 2 film and the Cu film were formed by hexafluoroacetylacetone / vinyltrimethylsilane copper [(CF 3 CO) 2 CH] Cu (C 5 H 12 Si), respectively.
Was performed as a raw material by thermal CVD.
【0136】また、成膜・堆積温度 200℃,原料分圧0.
25Torr,原料ガスの流量速度 8sccm,成膜速度 4nm/sec
であった。 その後、実施例2の場合に準じ、 O2 20%
− N2 80%を0.1l/minの流量で熱処理装置上方より供給
する一方、 H2 10%− N2 90%の還元性ガスを0.5l/ m
inの流量で30 min同時に供給して、前記Cu膜を 300℃で
リフローさせた。Further, the film formation / deposition temperature is 200 ° C., and the raw material partial pressure is 0.
25 Torr, source gas flow rate 8 sccm, deposition rate 4 nm / sec
Met. Then, according to the case of Example 2, O 2 20%
- While supplied from the heat treatment apparatus above the N 2 80% at a flow rate of 0.1l / min, H 2 10% - the N 2 90% of the reducing gas 0.5 l / m
The Cu film was simultaneously supplied at a flow rate of in for 30 min to reflow the Cu film at 300 ° C.
【0137】冷却後、試料について SEMによりリフロー
形状を、それぞれ観察した結果は良好で、スパッタにて
Cu膜を形成した場合と同様に、溝の埋め込み量が溝深さ
の 127%であった。なお、冷却時には H2 100%を1l/m
inの流量で供給した。図6(A)および図6(B)に、
この実施例におけるCu膜リフロー前後の断面状態の顕微
鏡写真を示す。After cooling, the reflow profile of the sample was observed by SEM.
As in the case where the Cu film was formed, the filling amount of the groove was 127% of the groove depth. At the time of cooling, 100% H 2 was added at 1 l / m
It was supplied at a flow rate of in. 6 (A) and 6 (B),
3 shows micrographs of a cross-sectional state before and after reflow of a Cu film in this example.
【0138】また、 CMPによる配線加工を行い、その配
線形状を SEMによって評価したところ、いずれも良好で
あり四端子法によって電気抵抗を測定した結果 1.9μΩ
cmであった。The wiring was processed by CMP, and the wiring shape was evaluated by SEM. The results were all good. The electric resistance was measured by the four-terminal method.
cm.
【0139】実施例6 先ず、所要の能動領域を設けたSi基板 (100)上に、下地
として膜厚 100nmの p-SiN膜を形成し、さらに CVDによ
り SiO2 膜を 400nm厚に形成した後、 PEP, RIEによ
り、スペース幅 800nmとして、図2(C)に断面的に示
すごとく、前記 SiO2 膜に、幅 400nmの溝を多数本形成
した。Example 6 First, a 100 nm-thick p-SiN film was formed as a base on a Si substrate (100) provided with a required active region, and a SiO 2 film was formed to a thickness of 400 nm by CVD. As shown in FIG. 2C, a large number of grooves having a width of 400 nm were formed in the SiO 2 film by using PEP, RIE and a space width of 800 nm.
【0140】次いで、前記溝を形成した SiO2 膜面上
に、バリヤー層として TiNを膜厚30nmに成膜後、高真空
スパッタ装置を用い、スパッタリングにより膜厚 800nm
のCu膜を成膜した。このとき、バリヤー層およびCu膜の
成膜前に、予め選択 CVD法でコンタクトホールを埋め込
み、能動領域との接続を行った。なお、前記Cuのスパッ
タリング成膜に当っては、純度7NのCuをスパッタ源と
し、到達真空度 1×10-8Torr,高純度Arガス(露点−90
℃以下)雰囲気で圧力5mTorr,成膜速度15nm/secであっ
た。Next, a 30-nm-thick TiN film was formed as a barrier layer on the SiO 2 film surface on which the groove was formed, and then a 800-nm-thick film was formed by sputtering using a high vacuum sputtering apparatus.
Was formed. At this time, before the formation of the barrier layer and the Cu film, contact holes were buried in advance by a selective CVD method, and connection with the active region was performed. In the above-mentioned sputtering film formation of Cu, Cu having a purity of 7N was used as a sputtering source, the ultimate vacuum degree was 1 × 10 −8 Torr, and high-purity Ar gas (dew point −90
The temperature was 5 mTorr and the deposition rate was 15 nm / sec.
【0141】次に、図7に概略構成を示すような加圧熱
処理装置を用いて、一軸応力を付与しながら加圧熱処理
を行った。すなわち、試料の載置が可能なカーボン製載
置台20、前記カーボン製載置台20を上下方向に移動させ
る油圧機構21、前記油圧機構21によって上昇されるカー
ボン製載置台20の上面を押圧し、カーボン製載置台20側
を加熱するヒーター電源部22を有する加圧体23をそれぞ
れ内装した加圧熱処理本体部24、この加圧熱処理本体部
24にバルブ25を介して接続した還元性ガス供給源26、前
記加圧熱処理本体部24に接続し、加圧熱処理本体部24内
の排気を行うロータリーポンプ27および油拡散ポンプ28
を具備して成る加圧熱処理装置を用意した。Next, a pressure heat treatment was carried out while applying a uniaxial stress using a pressure heat treatment apparatus as schematically shown in FIG. That is, a carbon mounting table 20 on which a sample can be mounted, a hydraulic mechanism 21 for vertically moving the carbon mounting table 20, and pressing the upper surface of the carbon mounting table 20 raised by the hydraulic mechanism 21, A pressurized heat treatment main body 24 internally containing pressurized bodies 23 each having a heater power supply unit 22 for heating the carbon mounting table 20 side,
24, a reducing gas supply source 26 connected via a valve 25, a rotary pump 27 and an oil diffusion pump 28 connected to the pressurized heat treatment main body 24 for exhausting the pressurized heat treatment main body 24.
Was prepared.
【0142】なお、この加圧熱処理装置は到達真空度が
10-7Torrであり、ガス供給(導入)ラインより各種ガス
を導入できる構造となっており、さらに図8に示される
ように、加圧体23の先端部には SiO2 層 23aを設けたSi
片 23bが設置されている。[0142] This pressure heat treatment apparatus has the ultimate vacuum degree.
A 10 -7 Torr, has a structure capable of introducing various gases from the gas supply (introduction) lines, as further shown in FIG. 8, the distal end portion of the pressing body 23 provided with the SiO 2 layer 23a Si
Piece 23b is installed.
【0143】そして、前記カーボン製載置台20に、前記
Cu膜を成膜したSi基板を装着・設置し、その後ロータリ
ーポンプ27および油拡散ポンプ28によって真空排気し
た。このときの真空度は 1×10-7Torr程度であり、この
真空排気後 N2 90%− H2 10%の還元性ガス(フォーミ
ングガス)を大気圧で、流量0.1l/minに設定して流し、
加熱温度を 300℃,30 min、もしくは 450℃,30 minと
し、加圧体23によるCu膜への圧力値を変えて加圧熱処理
を行った。The carbon mounting table 20 is
A Si substrate on which a Cu film was formed was mounted and installed, and then evacuated by a rotary pump 27 and an oil diffusion pump. The degree of vacuum at this time is about 1 × 10 −7 Torr. After this evacuation, a reducing gas (forming gas) of N 2 90% −H 2 10% was set at atmospheric pressure at a flow rate of 0.1 l / min. Sink
The heating temperature was set to 300 ° C. for 30 min or 450 ° C. for 30 min, and the pressure heat treatment was performed by changing the pressure value on the Cu film by the pressing body 23.
【0144】結果を表7および表8にそれぞれ示した。
図8は、試料のCu膜に圧力(一軸応力)が付与される状
態を模式的に示したものである。The results are shown in Tables 7 and 8, respectively.
FIG. 8 schematically shows a state in which a pressure (uniaxial stress) is applied to the Cu film of the sample.
【0145】ここで、表7は加熱温度が 300℃の場合
を、表8は加熱温度が 450℃の場合をそれぞれ示し、リ
フローの度合い(配線形状)評価は、溝の深さ Dと溝内
の最低Cu膜厚 Dmin の比率( Dmin /D)で行った。Here, Table 7 shows the case where the heating temperature was 300 ° C., and Table 8 shows the case where the heating temperature was 450 ° C. The degree of reflow (wiring shape) was evaluated based on the depth D of the groove and the inside of the groove. At the minimum Cu film thickness D min ratio (D min / D).
【0146】[0146]
【表7】 [Table 7]
【表8】 なお、表7および表8において、○印は Dmin /D= 1.2
以上の場合を、×印はDmin /D= 1未満の場合を、−印
は測定不可能の場合をそれぞれ示す。参考までに、前記
加熱処理の過程で応力を付与しなかった場合は、リフロ
ーも不十分で電極配線の形成は不可能であった。[Table 8] In Tables 7 and 8, a circle indicates D min / D = 1.2.
In the above cases, the mark x indicates the case where D min / D is less than 1, and the mark − indicates the case where measurement is impossible. For reference, when no stress was applied in the course of the heat treatment, reflow was insufficient and electrode wiring could not be formed.
【0147】また、図9は、前記リフロー条件におけ
る、リフロー度合い( Dmin /D)と印加応力kgf/mm2 と
の関係を例示したもので、曲線Cは加熱温度が 300℃の
場合を、曲線Dは加熱温度が 450℃の場合をそれぞれ示
す。FIG. 9 illustrates the relationship between the degree of reflow (D min / D) and the applied stress kgf / mm 2 under the above reflow conditions. Curve C shows the case where the heating temperature is 300 ° C. Curve D shows the case where the heating temperature is 450 ° C., respectively.
【0148】図9からも分かるように、印加応力および
処理温度が高いほどリフローは進行し、印加応力16kgf/
mm2 では塑性変形が認められ、印加応力50kgf/mm2 では
Si基板に欠損が生じていた。As can be seen from FIG. 9, the higher the applied stress and the processing temperature, the more the reflow proceeds, and the applied stress is 16 kgf /
At 2 mm, plastic deformation was observed, and at an applied stress of 50 kgf / mm 2
The Si substrate had defects.
【0149】さらに、前記加熱温度 300℃,30 min,印
加応力 7kgf/mm2 でリフローさせた場合と、加熱温度 3
00℃,30 min(印加応力なし)でリフローさせた場合と
について、リフロー状態を顕微鏡写真で比較・観察した
結果を図10(A)および10(B)に示す。ここで、
図10(A)は印加応力を加えてリフローした場合であ
り、 CPMで余剰Cuを除去すると良好な電極配線が形成さ
れているのに対して、図10(B)の印加応力を加えず
にリフローした場合には、リフローが不十分で所望の電
極配線を形成し得なかった。Further, the reflow was performed at the heating temperature of 300 ° C. for 30 min and the applied stress of 7 kgf / mm 2.
FIGS. 10 (A) and 10 (B) show the results of comparing and observing the reflow state with a micrograph of the case where reflow was performed at 00 ° C. for 30 min (without applied stress). here,
FIG. 10 (A) shows a case where reflow was performed by applying an applied stress. When excess Cu was removed by CPM, a good electrode wiring was formed. On the other hand, without applying the applied stress of FIG. 10 (B). In the case of reflow, the reflow was insufficient and a desired electrode wiring could not be formed.
【0150】また、表7および表8には、前記加熱処理
でCu膜をリフローさせて電極配線を形成した試料につい
て、測定部分の配線長さ 1mmとし、四端子法によって電
気抵抗をそれぞれ測定した結果(測定対象50の平均値)
を合わせて示した。Tables 7 and 8 show that the electrical resistance was measured by the four-terminal method with respect to the sample in which the electrode film was formed by reflowing the Cu film by the above-mentioned heat treatment. Result (average value of 50 measurement objects)
Are also shown.
【0151】すなわち、ここではCu膜に 1kgf/mm2 以上
の印加応力を付与することで、Cu膜のリフロー温度を低
温化することができる。特に、印加応力 2kgf/mm2 以上
では、Cu膜のリフロー温度の著しい低温化が可能である
ことが分かった。That is, by applying an applied stress of 1 kgf / mm 2 or more to the Cu film, the reflow temperature of the Cu film can be lowered. In particular, it was found that when the applied stress was 2 kgf / mm 2 or more, the reflow temperature of the Cu film could be remarkably lowered.
【0152】なお、この実施例で、加圧・加熱処理に当
たって、Cu膜を形成したSi基板複数枚を積層した形で、
加圧・加熱してCu膜をリフローさせても同様の結果が得
られた。In this embodiment, in the pressurizing / heating treatment, a plurality of Si substrates on each of which a Cu film was formed were laminated.
Similar results were obtained when the Cu film was reflowed by pressurizing and heating.
【0153】比較例1 前記実施例6において、所要のCu膜を形成したSi基板
に、一軸加圧(一軸応力)を加える代わりに静水圧を加
え、前記Cu膜のリフローを行って形成した電極配線を評
価したところ、加熱温度を 450℃以上,処理時間30 min
以上の条件に設定した場合、始めて実用可能な配線を形
成し得たが、作業工程の煩雑化や量産性などの点で不利
であった。Comparative Example 1 An electrode formed by reflowing the Cu film in Example 6 by applying hydrostatic pressure instead of applying uniaxial pressure (uniaxial stress) to the Si substrate on which the required Cu film was formed. When the wiring was evaluated, the heating temperature was 450 ° C or higher, and the processing time was 30 min.
When the above conditions are set, a practically usable wiring can be formed for the first time, but it is disadvantageous in terms of complicated operation steps and mass productivity.
【0154】実施例7 先ず、所要の能動領域を設けたSi基板 (100)上に、下地
として膜厚 100nmの p-SiN膜を成膜し、さらに CVDによ
り SiO2 膜を 400nm厚に形成した後、 PEP, RIEによ
り、スペース幅 800nmとして、図2(C)に断面的に示
すごとく、前記 SiO2 膜に、幅 400nmの溝を多数本形成
した。Example 7 First, a 100 nm-thick p-SiN film was formed as a base on a Si substrate (100) provided with a required active region, and a SiO 2 film was formed to a thickness of 400 nm by CVD. Thereafter, as shown in a cross section in FIG. 2C, a large number of grooves having a width of 400 nm were formed in the SiO 2 film by PEP and RIE with a space width of 800 nm.
【0155】次いで、前記溝を形成した SiO2 膜面上
に、バリヤー層として TiNを膜厚30nm成膜後、高真空ス
パッタ装置を用い、スパッタリングにより膜厚 800nmの
Al膜を成膜した。このとき、バリヤー層およびAl膜の成
膜前に、予め選択 CVD法でコンタクトホールを埋め込
み、能動領域との接続を行った。Then, a 30 nm thick TiN film was formed as a barrier layer on the SiO 2 film surface on which the groove was formed, and then a 800 nm thick film was formed by sputtering using a high vacuum sputtering apparatus.
An Al film was formed. At this time, before the formation of the barrier layer and the Al film, a contact hole was buried in advance by a selective CVD method, and connection with the active region was performed.
【0156】なお、前記Al膜のスパッタリング成膜に当
っては、純度5NのAlをスパッタ源とし、到達真空度 1×
10-8Torr,高純度Arガス(露点−90℃以下)を用い5mTo
rr,成膜速度10nm/secであった。When the Al film was formed by sputtering, Al having a purity of 5N was used as a sputtering source and the ultimate vacuum degree was 1 ×.
5-8 mTorr using 10 -8 Torr, high purity Ar gas (dew point -90 ° C or less)
rr, the deposition rate was 10 nm / sec.
【0157】図11はここで用いたスパッタ・加圧熱処
理装置の概略構成を示すもので、スパッタ領域と、前記
成膜したAl膜に一軸応力を付与しながら加熱処理する領
域とが、同一の真空系に設置された構成を採っている。
図11において、 29a, 29bはロータリポンプ、 30a,
30bはターボ分子ポンプ、31は基板載置台 31aおよびAl
ターゲット 31b装着部が配置されたスパッタ領域、32は
油圧機構 32aによって上下方向に移動する一方、試料を
載置するロードセル 32bおよび前記ロードセル32bに対
向して配置されたヒータを内蔵する押圧体 32cが配設さ
れた加熱処理領域(ホットプレスチャンバー)、 32dは
前記押圧体 32cを加熱するヒータ電源部である。FIG. 11 shows a schematic configuration of the sputtering / pressurizing heat treatment apparatus used here. The sputtering region is the same as the region where the heat treatment is performed while applying uniaxial stress to the formed Al film. The system is installed in a vacuum system.
In FIG. 11, 29a and 29b are rotary pumps, 30a and
30b is a turbo molecular pump, 31 is a substrate mounting table 31a and Al
The sputtering area 32 in which the target 31b mounting portion is arranged is moved vertically by a hydraulic mechanism 32a, while a load cell 32b for mounting a sample and a pressing body 32c having a built-in heater arranged opposite to the load cell 32b are provided. The heat treatment area (hot press chamber) 32d is a heater power supply for heating the pressing body 32c.
【0158】次いで、前記スパッタ・加圧熱処理装置の
スパッタ領域31で、前記Al膜を成膜した後、加熱処理領
域32のロードセル 32b上に搬送し、油圧機構 32aの駆動
によって、押圧体 32cとの間で、 1kgf/mm2 の一軸応力
を加え 250℃, 350℃もしくは 450℃で、30 min加圧熱
処理を行い、前記Al膜をリフローさせて電極配線をそれ
ぞれ形成した。Next, after the Al film was formed in the sputtering region 31 of the sputtering / pressurizing heat treatment apparatus, the film was transferred onto the load cell 32b in the heat treatment region 32, and was pressed by the hydraulic mechanism 32a. During this period, a uniaxial stress of 1 kgf / mm 2 was applied, and pressure heat treatment was performed at 250 ° C., 350 ° C., or 450 ° C. for 30 minutes, and the Al film was reflowed to form electrode wirings.
【0159】これら、リフローによって溝に埋め込まれ
たAl膜の厚さDmin と溝の深さDの比で示すリフロー度
合いと、前記リフロー条件との関係を図12に曲線Eで
示す。なお、比較のため、前記リフロー処理で一軸応力
を付与しなかった場合を曲線Fで示す。The relationship between the reflow condition indicated by the ratio of the thickness Dmin of the Al film embedded in the groove by the reflow to the depth D of the groove and the reflow condition is shown by a curve E in FIG. For comparison, the curve F shows the case where no uniaxial stress was applied in the reflow treatment.
【0160】図12に図示されたように、ここではAl膜
に 1kgf/mm2 の一軸応力を付与することで、Al膜のリフ
ロー温度を十分に低温化することができた。また、前記
実施例の各試料について、 CMPで配線加工を行ってか
ら、四端子法によって抵抗測定したところ 2.8μΩcmで
あった。As shown in FIG. 12, by applying a uniaxial stress of 1 kgf / mm 2 to the Al film, the reflow temperature of the Al film could be sufficiently lowered. Further, for each sample of the above example, after wiring was processed by CMP, resistance was measured by a four-terminal method, and it was 2.8 μΩcm.
【0161】実施例8 実施例2の場合と同様の条件でバリヤ層(TiN)まで形成
し、次に多元スパッタ装置を用い、また、ターゲット源
として7NCuおよび6NAgを用意し、到達真空度 1×10-9To
rr、高純度Arガス(露点−90℃以下)雰囲気,圧力5mTo
rr,成膜速度 1〜10nm/secで,表9および表10に示すよ
うな単層膜や積層膜を成膜した。Example 8 A barrier layer (TiN) was formed under the same conditions as in Example 2, then a multi-source sputtering apparatus was used, and 7NCu and 6NAg were prepared as target sources. 10 -9 To
rr, high purity Ar gas (dew point -90 ° C or less) atmosphere, pressure 5mTo
rr, at a film formation rate of 1 to 10 nm / sec, a single-layer film or a laminated film as shown in Tables 9 and 10 was formed.
【0162】[0162]
【表9】 [Table 9]
【表10】 次に、前記単層膜あるいは積層膜をそれぞれ成膜した試
料に対して、 N2 90%− H2 10%の還元性ガスを1l/min
の流量で供給しながら、図3に示した減圧熱処理装置内
で、 450℃,30 min熱処理を行い、各金属膜をリフロー
させて電極配線をそれぞれ形成した。[Table 10] Next, a reducing gas of N 2 90% −H 2 10% was applied to the sample on which the single-layer film or the laminated film was formed at 1 l / min.
In the reduced pressure heat treatment apparatus shown in FIG. 3, heat treatment was performed at 450 ° C. for 30 minutes while the metal films were reflowed to form electrode wirings.
【0163】これら、リフローによって溝に埋め込まれ
た金属膜の厚さDmin と溝の深さDの比で示すリフロー
度合い、 CMPで配線加工を行ってから、四端子法によっ
て抵抗測定した結果を表9および表10にそれぞれ併せ
て示した。表10において、Cu膜,Ag膜の積層数が増え
るに応じてリフロー度合いが向上するのは、界面エネル
ギー減少効果,Cu,Agの混合エントロピー効果によるも
のと考えられる。 実施例9 実施例2の場合において、ターゲット材料として7NCuを
用い、成膜速度を10nm/secとし、また表11に示すごと
く、Si基板の温度を液体窒素温度もしくは室温(23
℃)、さらにSi基板にバイアス電圧を印加した外は、同
様の条件でCu膜を成膜した。The reflow degree indicated by the ratio of the thickness Dmin of the metal film buried in the groove by the reflow to the depth D of the groove and the result of resistance measurement by the four-terminal method after performing wiring processing by CMP are shown below. 9 and Table 10 together. In Table 10, it is considered that the reflow degree is improved as the number of layers of the Cu film and the Ag film is increased due to the interfacial energy reduction effect and the mixed entropy effect of Cu and Ag. Example 9 In the case of Example 2, 7NCu was used as the target material, the deposition rate was 10 nm / sec, and as shown in Table 11, the temperature of the Si substrate was set to liquid nitrogen temperature or room temperature (23
° C), and a Cu film was formed under the same conditions except that a bias voltage was applied to the Si substrate.
【0164】その後、得られた各試料に対して、 O2 20
%− N2 80%の酸化性ガスを流量0.1l/minで、 N2 90%
− H2 10%の還元性ガスを流量1l/minで同時に供給しな
がら、 300℃,30 min熱処理を施し、前記Cu膜をリフロ
ーさせて電極配線をそれぞれ形成した。Thereafter, O 2 20 was applied to each of the obtained samples.
% - N 2 80% of an oxidizing gas at a flow rate of 0.1l / min, N 2 90%
Heat treatment was performed at 300 ° C. for 30 min while simultaneously supplying a reducing gas of 10% H 2 at a flow rate of 1 l / min, and the Cu film was reflowed to form electrode wirings.
【0165】これら、リフローによって溝に埋め込まれ
たCu膜の厚さDmin と溝の深さDの比で示すリフロー度
合いを表11に併せて示した。また、前記リフロー処理
に先だって、Cu膜の結晶粒径を TEMにより、配線溝長手
方向に垂直な方向の膜応力値を応力X線により、それぞ
れ測定した結果も表11に示した。Table 11 also shows the degree of reflow indicated by the ratio of the thickness Dmin of the Cu film embedded in the groove by the reflow to the depth D of the groove. Prior to the reflow treatment, the crystal grain size of the Cu film was measured by TEM, and the film stress value in the direction perpendicular to the longitudinal direction of the wiring groove was measured by stress X-ray.
【0166】表11から分かるように、Si基板の温度が
低いほど、もしくはSi基板へのバイアス電圧が高いほど
結晶粒径が小さく、かつ膜内応力の絶対値が大きくリフ
ロー度合いも高い。As can be seen from Table 11, the lower the temperature of the Si substrate or the higher the bias voltage applied to the Si substrate, the smaller the crystal grain size, the larger the absolute value of the in-film stress, and the higher the reflow degree.
【0167】[0167]
【表11】 実施例10 先ず、所要の能動領域を設けた 6インチSi基板( 100)
上に、膜厚 100nmのp-SiN 膜を成膜し、さらに CVDによ
り SiO2 膜を 400nm厚に成膜した後、 PEP, RIEによっ
てスペース幅 800nmとして、前記 SiO2 膜に幅 400nmの
溝を多数本形成した。次いで、前記溝を形成した SiO2
膜面上にバリヤー層として TiN膜を30nm厚に成膜し、さ
らにCu膜を成膜した。[Table 11] Example 10 First, a 6-inch Si substrate provided with a required active area (100)
A p-SiN film having a thickness of 100 nm is formed thereon, and a SiO 2 film is formed to a thickness of 400 nm by CVD. A 400 nm groove is formed in the SiO 2 film by forming a space width of 800 nm by PEP and RIE. Many were formed. Next, the SiO 2 having the groove
A 30 nm thick TiN film was formed as a barrier layer on the film surface, and a Cu film was further formed.
【0168】前記Cu膜の成膜に当たり、スパッタ装置と
して、基板ターゲット間隔の変更が可能なマグネトロン
スパッタ装置を用い、純度7NのCuをスパッタ源とし、到
達真空度 1×10-8Torr,高純度Arガス(露点−90℃以
下),圧力5mTorrで成膜を行った。In forming the Cu film, a magnetron sputtering apparatus capable of changing the distance between substrate targets was used as a sputtering apparatus, Cu of 7N purity was used as a sputtering source, the ultimate vacuum degree was 1 × 10 -8 Torr, and high purity was used. Film formation was performed with Ar gas (dew point -90 ° C or less) and a pressure of 5 mTorr.
【0169】ここで用いたマグネトロンスパッタ装置の
特徴は、真空状態を低下(悪化)させずに、基板とター
ゲット間を変化し得ることから、図13(A)および図
14(A)にそれぞれ模式的に示すような入射粒子の最
大入射角度26.6°(LD:2.0)もしくは45°(LD:1.0)
で、成膜速度を 5〜10nm/secと設定して膜厚 500nmのCu
成膜を行った。The feature of the magnetron sputtering apparatus used here is that it is possible to change between the substrate and the target without lowering (deteriorating) the vacuum state. Therefore, FIGS. 13A and 14A are schematic diagrams respectively. Maximum incident angle of incident particle 26.6 ° (LD: 2.0) or 45 ° (LD: 1.0)
Then, set the deposition rate to 5 to 10 nm / sec and set the
A film was formed.
【0170】なお、図13(B)および図14(B)
は、成膜直後のCu膜について、その断面状態をそれぞれ
模式的に示したものである。FIGS. 13B and 14B
Fig. 3 schematically shows the cross-sectional state of the Cu film immediately after film formation.
【0171】その後、得られた各試料に対して、 O2 20
%− N2 80%の酸化性ガスを流量0.1l/minで、 N2 90%
− H2 10%の還元性ガスを流量1l/minで同時に供給しな
がら、表12に示したような処理条件で、30 min熱処理を
施し、前記Cu膜をリフローさせて電極配線をそれぞれ形
成した。さらに、 CMPで配線加工を行ってから、四端子
法によって抵抗測定した結果を表12に示した。Thereafter, O 2 20 was applied to each of the obtained samples.
% - N 2 80% of an oxidizing gas at a flow rate of 0.1l / min, N 2 90%
-While simultaneously supplying a reducing gas of 10% H 2 at a flow rate of 1 l / min, heat treatment was performed for 30 min under the processing conditions shown in Table 12, and the Cu film was reflowed to form electrode wirings. . Table 12 shows the results of resistance measurement by the four-terminal method after wiring processing by CMP.
【0172】表12から分かるように、ここでは 250℃
程度の低温で、Cu膜を十分リフローさせる得ることが分
かった。As can be seen from Table 12, here, 250 ° C.
It has been found that the Cu film can be sufficiently reflowed at a low temperature.
【0173】[0173]
【表12】 実施例11 先ず、所要の能動領域を設けた6インチSi基板 (100)上
に、膜厚 100nm p-SiN膜を成膜し、さらに CVDにより S
iO2 膜を 400nm厚に形成した後、 PEP, RIEにより、ス
ペース幅 800nmとして、前記 SiO2 膜に、幅 400nmの溝
を多数本形成した。[Table 12] Example 11 First, a 100-nm-thick p-SiN film was formed on a 6-inch Si substrate (100) provided with a required active region, and further formed by CVD.
After the iO 2 film was formed to a thickness of 400 nm, a large number of 400 nm wide grooves were formed in the SiO 2 film by PEP and RIE with a space width of 800 nm.
【0174】次いで、前記溝を形成した SiO2 膜面上
に、バリヤー層として TiNを膜厚30nm成膜後、高真空ス
パッタ装置を用い、スパッタリングにより膜厚 800nmの
Cuを成膜した。このとき、バリヤー層およびCu膜の成膜
前に、予め選択 CVD法でコンタクトホールを埋め込み、
能動領域との接続を行った。Then, a TiN film having a thickness of 30 nm was formed as a barrier layer on the SiO 2 film surface on which the groove was formed, and then a 800 nm-thick film was formed by sputtering using a high vacuum sputtering apparatus.
Cu was deposited. At this time, before forming the barrier layer and the Cu film, a contact hole is buried in advance by a selective CVD method,
Connection with the active area was made.
【0175】なお、前記Cu膜のスパッタリング成膜に当
っては、純度7NのCuをスパッタ源とし、到達真空度 1×
10-8Torr,高純度Arガス(露点−90℃以下)雰囲気で圧
力5mTorr,成膜速度15nm/secであった。[0175] When the Cu film was formed by sputtering, Cu having a purity of 7N was used as a sputtering source and the ultimate vacuum degree was 1 ×.
The pressure was 5 mTorr and the deposition rate was 15 nm / sec in an atmosphere of 10 -8 Torr, high-purity Ar gas (dew point -90 ° C or less).
【0176】次に、図15に概略構成を断面的に示す加
圧熱処理装置によってリフロー処理を行った。すなわ
ち、試料33を両面で挟着する形で一定方向に搬送する加
熱ローラ 34aおよび冷却ローラ 34bが対を成して装着さ
れた本体部34と、前記本体部34の一端側に設置され、処
理する試料33を装着したカートリッジ35が収納される準
備室36と、前記本体部34の他端側に設置され、処理され
た試料33を取り出す取り出し室37と、前記本体部34,準
備室36,取り出し室37をそれぞれ真空排気する真空排気
系 38a, 38b, 38cと、前記本体部34内にフォーミング
ガスを供給するガスライン39とを具備した構成の加圧熱
処理装置を用意した。Next, a reflow treatment was performed by a pressure heat treatment apparatus whose schematic structure is shown in cross section in FIG. That is, a heating roller 34a and a cooling roller 34b, which convey the sample 33 in a fixed direction while sandwiching the sample 33 on both sides, are mounted on a pair of the main body 34 and one end of the main body 34. A preparation chamber 36 in which a cartridge 35 having a sample 33 to be mounted is stored, a take-out chamber 37 installed at the other end of the main body 34 to take out the processed sample 33, and a main chamber 34, a preparation chamber 36, A pressurized heat treatment apparatus having a vacuum exhaust system 38a, 38b, 38c for evacuating the extraction chamber 37 and a gas line 39 for supplying a forming gas into the main body 34 was prepared.
【0177】ここでは先ず、前記Cu膜を成膜した試料33
をカートリッジ35に装着・装填し、準備室36に収納・セ
ットする一方、真空度 1×10-6Torrまで真空排気した
後、フォーミングガス(たとえば N2 90%− H2 10%の
混合ガス)で常圧とした。この状態で、予め真空排気し
た本体部34内に、フォーミングガス(たとえば N2 90%
− H2 10%の混合ガス)を供給するとともに、搬送ロー
ラ 34a, 34bを駆動させて、前記カートリッジ35に装着
・装填された試料33を、順次本体部34内を搬送させて、
加熱・加圧処理を施す。この搬送過程で、試料33のCu膜
は、加熱ローラ 34aによって加熱・押圧されてリフロー
される。ここで、加熱ローラ 34aは内蔵するヒータによ
り 400℃程度を保持し、冷却ローラ 34bは室温以下であ
り、また両者による押圧は 1kgf/mm2 、回転速度10cm/s
ecである。First, the sample 33 on which the Cu film was formed was used.
Is loaded and loaded into the cartridge 35, and stored and set in the preparation chamber 36, while evacuating to a vacuum degree of 1 × 10 −6 Torr, and then forming gas (for example, a mixed gas of N 2 90% −H 2 10%). At normal pressure. In this state, a forming gas (for example, N 2 90%
−H 2 10% mixed gas), and the transport rollers 34 a and 34 b are driven to sequentially transport the sample 33 mounted and loaded in the cartridge 35 through the main body 34.
Heat and pressurize. In this transport process, the Cu film of the sample 33 is heated and pressed by the heating roller 34a and reflowed. Here, the heating roller 34a is maintained at about 400 ° C. by a built-in heater, the cooling roller 34b is at or below room temperature, the pressure by both is 1 kgf / mm 2 , and the rotation speed is 10 cm / s.
ec.
【0178】上記によりCu膜をリフローによって溝に埋
め込んだCu膜の厚さDmin と溝の深さDの比で示すリフ
ロー度合いは、いずれも 1.2以上であり良好であった。
また、各試料について、 CMPで配線加工を行ってから、
四端子法によって抵抗測定したところ 1.9μΩcmであっ
た。As described above, the reflow degree indicated by the ratio of the thickness Dmin of the Cu film in which the Cu film was buried in the groove by the reflow to the depth D of the groove was 1.2 or more, which was good.
In addition, for each sample, after wiring processing by CMP,
When the resistance was measured by the four probe method, it was 1.9 μΩcm.
【0179】実施例12 実施例2の場合に準じて、所要の能動領域を設けたSi基
板 (100)上に、下地として膜厚 100nmの p-SiN膜を成膜
する。次いで、 CVDにより SiO2 膜を 400nm厚に形成し
た後、 PEP, RIEによって、スペース幅 800nmとして、
前記 SiO2 膜に、幅 400nmの溝を多数本形成した。Example 12 A 100 nm-thick p-SiN film is formed as a base on a Si substrate (100) provided with a required active region according to the case of Example 2. Next, after forming a SiO 2 film to a thickness of 400 nm by CVD, a space width of 800 nm is formed by PEP and RIE.
A large number of grooves each having a width of 400 nm were formed in the SiO 2 film.
【0180】その後、前記溝を形成した SiO2 膜面上
に、バリヤー層として TiNを膜厚30nmで成膜後、スパッ
タリングにより膜厚 800nmのCu膜を成膜した。なお、こ
のときバリヤー層およびCu膜の成膜前に、予め選択 CVD
法でコンタクトホールを埋め込み、能動領域との接続を
行った。Thereafter, a TiN film having a thickness of 30 nm was formed as a barrier layer on the surface of the SiO 2 film having the grooves formed thereon, and a Cu film having a thickness of 800 nm was formed by sputtering. At this time, before forming the barrier layer and the Cu film,
The contact hole was buried by the method and the connection with the active area was made.
【0181】次に、前記成膜したCu膜について、スペー
ス上のCu膜を CMPによって表13に示すような膜厚に削
った後、図3に図示した減圧熱処理装置を用いて熱処理
を行った。なお、前記Cu膜の厚さ方向への一部切除を、
イオンエッチングでも行った。この場合は、前記Cu膜を
成膜した後、100MHzの rf Arプラズマ中で、試料基板に
-100 Vのバイアス電圧を印加して、主にスペース上のCu
膜をイオンエッチングして所定の膜厚に削った後、図3
に図示した減圧熱処理装置を用いて熱処理を行った。Next, with respect to the formed Cu film, the Cu film on the space was cut to a film thickness as shown in Table 13 by CMP, and then subjected to a heat treatment using a reduced pressure heat treatment apparatus shown in FIG. . In addition, partial cutting in the thickness direction of the Cu film,
Ion etching was also performed. In this case, after the Cu film is formed, the sample substrate is placed in 100 MHz rf Ar plasma.
Apply a bias voltage of -100 V to mainly
After ion etching the film to a predetermined thickness, FIG.
The heat treatment was performed using the reduced pressure heat treatment apparatus shown in FIG.
【0182】[0182]
【表13】 この加熱処理は、次ぎのような条件で行った。すなわ
ち、ホットプレート12に、前記Cu膜を成膜したSi基板を
設置し、その後ロータリーポンプ18によって真空排気し
た。このときの真空度は0.01torr程度である。熱処理時
の雰囲気は、 H2と O2 の分圧比( PH2/ PO2)30、総
圧力20Torrの雰囲気中で 400℃,30分の熱処理、および
H2 10%− N2 90%のフォーミングガス中で 650℃,30
分の熱処理に設定した。[Table 13] This heat treatment was performed under the following conditions. That is, the Si substrate on which the Cu film was formed was placed on the hot plate 12, and then evacuated by the rotary pump 18. The degree of vacuum at this time is about 0.01 torr. The atmosphere during the heat treatment was a heat treatment at 400 ° C. for 30 minutes in an atmosphere with a partial pressure ratio of H 2 and O 2 (P H2 / P O2 ) of 30 and a total pressure of 20 Torr.
H 2 10%-N 2 90% in forming gas 650 ℃, 30
Minutes heat treatment.
【0183】前記熱処理を施し冷却後、各試料について
断面形状を SEMにより観察するとともに、スペース上の
Cu膜を CMPによって除去した後の電極配線の表面形状
(リフロー形状)を観察し、空孔の有無を確認した結果
を表13に併せて表示した。表13の「断面形状」の項
目で、○印は溝の埋め込み量が溝深さの 110%以上、×
印は溝の埋め込み量が溝の深さの 110%未満の場合ある
いは溝内にボイドが発生した場合である。また、表13
の「 CMP後の空孔の有無」の項目で、○印は空孔の個数
が総配線長 100mmの平均で、 1mm長当たり 1個以下であ
り、×印は 2個以上である。After the heat treatment and cooling, the cross-sectional shape of each sample was observed by SEM,
The surface shape (reflow shape) of the electrode wiring after the Cu film was removed by CMP was observed, and the result of confirming the presence or absence of voids was also shown in Table 13. In the item of “Cross-sectional shape” in Table 13, the mark “が” indicates that the embedded amount of the groove is 110% or more of the groove depth,
The marks indicate the case where the embedding amount of the groove is less than 110% of the depth of the groove or the case where a void is generated in the groove. Table 13
In the item “Presence / absence of holes after CMP”, the circle mark indicates that the number of holes is one or less per 1 mm length on average of the total wiring length of 100 mm, and the cross mark indicates two or more.
【0184】表13から明らかなように、スペース上の
Cu膜を 100nm程度に薄く削り落としておいた場合は、リ
フロー熱処理により凝集(膜の段切れ)が発生すること
によって、スペース部分からのCuの移動が不十分とな
り、溝内を十分に埋め込むことができなかった。また、
スペース上のCu膜厚が 600nm, 800nmの場合は、ブリッ
ジングおよび溝内からの吸い上げがそれぞれ発生し、多
量の空孔の発生が確認された。As is clear from Table 13, the space
If the Cu film is cut down to a thickness of about 100 nm, coagulation (step breakage of the film) occurs due to reflow heat treatment, so that the movement of Cu from the space becomes insufficient and the groove is sufficiently filled. Could not. Also,
When the Cu film thickness on the space was 600 nm or 800 nm, bridging and suction from inside the groove occurred, respectively, and generation of a large amount of vacancies was confirmed.
【0185】さらに、前記観察・評価で電極配線に空孔
の発生が認められなかった試料を選び出し、配線回路の
抵抗測定を行ったところ、いずれも比抵抗が 1.8μΩcm
であった。Further, a sample in which no void was observed in the electrode wiring in the above observation / evaluation was selected, and the resistance of the wiring circuit was measured. In each case, the specific resistance was 1.8 μΩcm.
Met.
【0186】実施例13 この実施例は、アスペクト比 1.5以下の埋め込み配線の
形成工程を含む半導体装置の製造方法例である。Embodiment 13 This embodiment is an example of a method of manufacturing a semiconductor device including a step of forming a buried wiring having an aspect ratio of 1.5 or less.
【0187】図16(A)、16(B)、16(C)、
16(D)、16(E),および図17(A)、17
(B)、17(C)は、この実施例の実施態様を模式的
に示したもので、先ず、図16(A)に断面的に示すご
とく、所要の能動領域あるいは下層配線領域が予め設け
られた直径 150mmのSi基板9上に、 CVDにより SiO2 膜
7を3500nm厚に形成した。FIGS. 16 (A), 16 (B), 16 (C),
16 (D), 16 (E) and FIGS. 17 (A), 17
(B) and (C) schematically show an embodiment of this embodiment. First, as shown in cross section in FIG. 16 (A), a required active region or lower wiring region is provided in advance. On the thus obtained Si substrate 9 having a diameter of 150 mm, a SiO 2 film 7 was formed to a thickness of 3500 nm by CVD.
【0188】その後、 PEP, RIEによって、図16
(B)に断面的に示すごとく、幅1500nm〜5000nm,深さ
2000nmの溝6を多数本形成した。次いで、前記能動領域
と溝6とを接続するコンタクトホールを PEP, RIEによ
って形成し、選択 CVD法によって、前記コンタクトホー
ル内部に WプラグもしくはCuプラグを充填した。After that, by PEP and RIE, FIG.
As shown in cross section in (B), width 1500nm-5000nm, depth
Many 2000 nm grooves 6 were formed. Next, a contact hole connecting the active region and the trench 6 was formed by PEP and RIE, and a W plug or a Cu plug was filled in the contact hole by a selective CVD method.
【0189】次に、前記溝6を形設した SiO2 膜7面
に、図16(C)に断面的に示すごとく、Cuの拡散を防
止するためのバリヤー層11として、たとえば厚さ30nmの
TiN膜を成膜した。Next, as shown in FIG. 16C, a barrier layer 11 for preventing Cu diffusion is formed on the surface of the SiO 2 film 7 in which the groove 6 is formed, for example, with a thickness of 30 nm.
A TiN film was formed.
【0190】その後、直流マグネトロンスパッタリング
法によって、投入電力10kWで膜厚3000nmのCu膜8を埋め
込みながら、図16(D)に断面的に示すごとく、バリ
ヤー層11形成面にCu膜を成膜した。Thereafter, a Cu film was formed on the barrier layer 11 forming surface by DC magnetron sputtering while embedding the 3000 nm-thick Cu film 8 at an input power of 10 kW as shown in cross section in FIG. .
【0191】なお、このときチャンバー内は、Ar/ H2
/ O2 混合比が11/20/ 2の混合雰囲気、全圧力を0.85
Paとした。また、スパッタターゲットとしては、直径 3
00mmの純度 99.9999%のCuを用い、かつ基板とターゲッ
ト間の距離を75mmに設定した。 さらに、基板は PID制
御した PBNヒーター上に静電チャックによって固定し、
基板の裏面側には熱伝導性を向上させるため、80Paの圧
力でArガスを導入して450℃に加熱した。At this time, the inside of the chamber was Ar / H 2
/ O 2 mixed atmosphere of 11/20/2, total pressure 0.85
Pa was set. The sputter target has a diameter of 3
Cu of 90.0999% purity of 00 mm was used, and the distance between the substrate and the target was set to 75 mm. Furthermore, the substrate is fixed on a PID-controlled PBN heater by an electrostatic chuck,
Ar gas was introduced at a pressure of 80 Pa and heated to 450 ° C. on the back side of the substrate to improve thermal conductivity.
【0192】前記スパッタリング終了後、前記Cu膜8が
酸化しないように、たとえばAr− H2 系の混合ガス雰囲
気で冷却してから、ケミカルメカニカルポリッシング
( CMP)法によって、前記溝外部のCu膜8および TiN膜
11を除去して、図16(E)に断面的に示すようなCu配
線8aを備えた半導体装置を得た。After the completion of the sputtering, the Cu film 8 is cooled in, for example, an Ar-H 2 -based mixed gas atmosphere so that the Cu film 8 is not oxidized, and then the Cu film 8 outside the groove is formed by a chemical mechanical polishing (CMP) method. And TiN film
11 was removed to obtain a semiconductor device provided with a Cu wiring 8a as shown in cross section in FIG.
【0193】上記試料について SEMによりリフロー形状
を観察したところ、溝の埋め込み量が溝深さの 110%以
上で、電極配線は設計どおりアスペクト比 1.5以下で均
一に埋め込まれていた。次いで、 CMPによる配線加工を
行い、その配線形状を SEMによって評価したところいず
れも良好であり、四端子法によって電気抵抗を測定した
結果 1.8μΩcm以下であった。When the reflow shape of the sample was observed by SEM, it was found that the embedding amount of the groove was 110% or more of the groove depth and the electrode wiring was uniformly embedded with an aspect ratio of 1.5 or less as designed. Next, the wiring was processed by CMP, and the wiring shape was evaluated by SEM. All were good, and the electrical resistance was measured by the four-terminal method. The result was 1.8 μΩcm or less.
【0194】さらに、加速試験の結果、形成したCu配線
8aは高いエレクトロマイグレーションおよびストレスマ
イグレーション耐性を有しており、高電流密度に対する
信頼性を保証できることが確認された。Further, as a result of the accelerated test, the formed Cu wiring
8a has high electromigration and stress migration resistance, and it has been confirmed that reliability for high current density can be guaranteed.
【0195】さらに、図17(A)、17(B)および
17(C)は、前記スパッタリングにおいて、Cu膜8が
溝6に埋め込まれる状態を模式的に示したものである。
ここでは、Cuの成膜雰囲気が酸化性ガスおよび還元性ガ
スの混合系で、また基板を加熱しているため、成膜初期
のCu中に O原子が混入する。そして、この O原子の混入
によって、基板の加熱に伴うCu膜の凝集が抑制され、図
17(A)に断面的に示すように、成長初期に一様な連
続膜が成長する。Further, FIGS. 17A, 17B and 17C schematically show a state where the Cu film 8 is buried in the groove 6 in the sputtering.
Here, since the Cu film formation atmosphere is a mixed system of an oxidizing gas and a reducing gas and the substrate is heated, O atoms are mixed into Cu at the initial stage of film formation. Then, due to the incorporation of the O atoms, the aggregation of the Cu film due to the heating of the substrate is suppressed, and a uniform continuous film grows in the initial stage of the growth as shown in the cross section in FIG.
【0196】さらに、このスパッタリング中、還元性ガ
スとして H2 が供給されているので、堆積中のCu膜表面
は常に還元され、活性な状態を保持する。この活性な状
態によって、自由な表面拡散が容易に進行し、図17
(B)に断面的に示すように、Cuが溝6内に移動して充
填する。Further, during this sputtering, since H 2 is supplied as a reducing gas, the surface of the Cu film being deposited is constantly reduced and maintains an active state. By this active state, free surface diffusion easily proceeds, and FIG.
As shown in a cross-sectional view in (B), Cu moves into and fills the groove 6.
【0197】さらに、Cu膜は表面自由エネルギーを低下
させるように、溝6内を緻密に充填する(図17
(C))。Further, the inside of the groove 6 is densely filled with the Cu film so as to lower the surface free energy (FIG. 17).
(C)).
【0198】また、前記スパッタリングにおいては、酸
化性ガスとしての O2 および還元性ガスとしての H2 が
供給されている雰囲気で、プラズマが発生している。こ
のプラズマによって、電離あるいは遊離された O+ イオ
ンあるいはラジカルや H+ イオン(あるいはラジカル)
は、 O2 や H2 に比べて反応性が高いので、Cu膜成膜
後、単純に O2 や H2 を供給し熱処理する場合に比べ
て、基板温度を低温化しても、高い反応速度の酸化およ
び還元反応によってCu膜の流動が容易に進行する。ここ
で、酸化性ガスおよび還元性ガスは、プラズマ中で分解
したガスが、不純物としてCu膜中に残存しないものであ
れば、前記例示の O2 系や H2 系などに限定されない。In the sputtering, plasma is generated in an atmosphere in which O 2 as an oxidizing gas and H 2 as a reducing gas are supplied. O + ions or radicals or H + ions (or radicals) ionized or released by this plasma
Since higher reactivity as compared with O 2 or H 2, after Cu film forming, simply compared with the case of supplying the O 2 or H 2 heat treatment, even if the substrate temperature to low temperature, high reaction rates The flow of the Cu film easily progresses due to the oxidation and reduction reactions of Cu. Here, the oxidizing gas and the reducing gas are not limited to the above-described O 2 -based or H 2 -based gas as long as the gas decomposed in the plasma does not remain in the Cu film as an impurity.
【0199】なお、上記では基板温度を 450℃に設定し
て成膜を行ったが、 200〜 600℃の温度範囲で、Si基板
に対するCu原子の拡散を回避しながら成膜を行うことが
可能であった。In the above description, the film was formed by setting the substrate temperature to 450 ° C. However, the film can be formed in a temperature range of 200 to 600 ° C. while avoiding the diffusion of Cu atoms into the Si substrate. Met.
【0200】また、上記では直径 150mmのSi基板に対
し、直径 300mmのターゲットをTS間距離75mmとしたスパ
ッタリング法でCu膜の成膜を行ったが、基板に対するス
パッタ粒子の垂直入射成分を高めた長距離スパッタリン
グ法、垂直入射成分以外のスパッタ粒子を付着させるコ
リメーター板を装着するコリメーションスパッタリング
法などの異方性スパッタリング法、あるいは基板に直流
電圧や高周波電圧を印加するバイアススパッタリング法
などでもよい。さらに、バイアススパッタリング,長距
離スパッタリングを行う場合は、成膜効率を上げるため
に、所要の埋め込みが得られた後は、通常の高効率の成
膜に切り換えることが望ましい。Further, in the above, a Cu film was formed on a Si substrate having a diameter of 150 mm by a sputtering method using a target having a diameter of 300 mm and a distance between TSs of 75 mm, but the perpendicular incidence component of sputtered particles on the substrate was increased. An anisotropic sputtering method such as a long-distance sputtering method, a collimation sputtering method in which a collimator plate for attaching sputter particles other than the normal incidence component is attached, or a bias sputtering method in which a DC voltage or a high-frequency voltage is applied to a substrate may be used. Furthermore, when performing bias sputtering or long-distance sputtering, it is desirable to switch to normal high-efficiency film formation after the required embedding is obtained in order to increase the film formation efficiency.
【0201】また、前記ではCu膜の成膜について説明し
たが、この他、たとえばAgやAuなどの低抵抗金属から成
る導電膜であってもよく、特にAgは酸化および還元反応
をCuの場合と同様に起こし易いので、酸化性ガスおよび
還元性ガスの種類や混合比の選択、基板温度の適正な設
定で容易に電極配線を形成する。Although the Cu film has been described above, a conductive film made of a low-resistance metal such as Ag or Au may be used. In particular, Ag is used when the oxidation and reduction reactions are Cu. The electrode wiring is easily formed by selecting the type and mixing ratio of the oxidizing gas and the reducing gas, and setting the substrate temperature appropriately.
【0202】実施例14 この実施例は、アスペクト比 2以下のコンタクトホール
を形成する工程を含む半導体装置の製造方法例である。Embodiment 14 This embodiment is an example of a method for manufacturing a semiconductor device including a step of forming a contact hole having an aspect ratio of 2 or less.
【0203】図18(A)、18(B)、18(C)、
18(D)は、この実施例の実施態様を模式的に示した
ものである。先ず、所要の能動領域あるいは下層配線領
域が予め設けられた直径 150mmのSi基板9上に、 CVDに
より SiO2 膜7を 600nm厚に形成した。その後、 PEP,
RIEによって、たとえば直径 300〜 800nmのコンタクト
ホール6aを形設した。FIGS. 18 (A), 18 (B), 18 (C),
18 (D) schematically shows an embodiment of this example. First, an SiO 2 film 7 was formed to a thickness of 600 nm by CVD on a Si substrate 9 having a diameter of 150 mm in which a required active region or lower wiring region was provided in advance. Then, PEP,
By RIE, for example, a contact hole 6a having a diameter of 300 to 800 nm was formed.
【0204】次いで、前記コンタクトホール6aを形設し
た SiO2 7膜面に、Cuの拡散を防止するためのバリヤー
層11として、たとえば厚さ30nmの TiN膜を成膜後、異方
性スパッタリング法によって、図18(A)に断面的に
示すごとく、膜厚 100nmのCu膜8の1次成膜を行った。Next, a 30-nm-thick TiN film is formed as a barrier layer 11 for preventing Cu diffusion on the surface of the SiO 2 film on which the contact hole 6a is formed. As a result, as shown in a cross section in FIG. 18A, a primary film of a 100 nm-thick Cu film 8 was formed.
【0205】なお、このときチャンバー内は、Ar/ H2
/ O2 混合比を11/20/ 2の混合雰囲気、全圧力を0.85
Paとした。また、スパッタターゲットとしては、直径 3
00mmの純度 99.9999%のCuを用い、かつ基板とターゲッ
ト間の距離(TS間距離)を 200mmに設定した。なお、成
膜時の投入電力は15kWであった。At this time, the inside of the chamber is Ar / H 2
/ O 2 mixture ratio of 11/20/2 mixed atmosphere, total pressure 0.85
Pa was set. The sputter target has a diameter of 3
The thickness between the substrate and the target (distance between TS) was set to 200 mm using 00mm pure 99.9999% Cu. The power input during film formation was 15 kW.
【0206】さらに、Si基板9は PID制御した PBNヒー
ター上に静電チャックによって固定し、基板の裏面側に
は熱伝導性を向上させるため、80Paの圧力でArガスを導
入して 350℃を超えない温度に加熱した。Further, the Si substrate 9 is fixed on a PID-controlled PBN heater by an electrostatic chuck, and Ar gas is introduced at a pressure of 80 Pa at 350 ° C. to improve thermal conductivity on the back side of the substrate. Heated to a temperature not exceeding.
【0207】この後、基板温度を 450℃に加熱し、図1
8(B)に断面的に示すごとく、前記コンタクトホール
6aを全面的に埋め込むように、たとえば膜厚 300nmのCu
膜8を2次成膜した。このときのチャンバー内雰囲気、
TS間距離は、前記1次成膜の場合と同じである。Thereafter, the substrate temperature was increased to 450 ° C.
As shown in a sectional view in FIG.
6a, for example, a 300 nm thick Cu
The film 8 was formed secondarily. At this time, the atmosphere in the chamber,
The distance between TS is the same as in the case of the primary film formation.
【0208】この2次成膜のためのスパッタリング終了
後、基板が冷却するまでの間は、Cu膜の酸化を防止する
ため、たとえばAr− H2 系の混合ガス雰囲気で冷却し
た。なお、この冷却雰囲気は、常に還元速度が酸化速度
よりも速い雰囲気を保つように設定される。After the completion of the sputtering for the secondary film formation, until the substrate is cooled, the Cu film is cooled in, for example, an Ar-H 2 -based mixed gas atmosphere in order to prevent oxidation of the Cu film. The cooling atmosphere is set so that the reduction rate is always higher than the oxidation rate.
【0209】次に、ケミカルメカニカルポリッシング
( CMP)法によって、前記コンタクトホール6a外部のCu
膜8および TiN膜を除去して、図18(C)に断面的に
示すような、Cuプラグ8bとした。その後、実施例13の
場合と同様にして、前記Cuプラグ8b形成面に、 CVD法に
より SiO2 膜7′を成膜し、溝6の形設、 TiN膜11′の
成膜、Cuの成膜(溝6内への充填)、ケミカルメカニカ
ルポリッシングを行って、図18(D)に断面的に示す
ようなCu埋め込み配線8aを備えた半導体装置を得た。Next, the Cu outside the contact hole 6a is removed by chemical mechanical polishing (CMP).
The film 8 and the TiN film were removed to obtain a Cu plug 8b as shown in cross section in FIG. Thereafter, in the same manner as in the thirteenth embodiment, an SiO 2 film 7 ′ is formed on the surface on which the Cu plug 8 b is formed by the CVD method, the groove 6 is formed, a TiN film 11 ′ is formed, and Cu is formed. A film (filling in the groove 6) and chemical mechanical polishing were performed to obtain a semiconductor device having a Cu embedded wiring 8a as shown in cross section in FIG.
【0210】なお、電極配線は、設計どおりアスペクト
比 2のコンタクトホール6aが均一に埋め込まれており、
また、その抵抗測定を行ったところ、いずれも比抵抗が
1.8μΩcm以下であった。[0210] In the electrode wiring, the contact hole 6a having an aspect ratio of 2 is uniformly buried as designed.
In addition, when the resistance was measured, the specific resistance was
It was 1.8 μΩcm or less.
【0211】さらに、ビアチェーン構造の電極配線を形
成した半導体装置について、加速試験を行った結果、形
成した電極配線は高いエレクトロマイグレーションおよ
びストレスマイグレーション耐性を有しており、高電流
密度に対する信頼性を保証でき、特にCuプラグ8b上・下
面でボイドやヒロックが発生していないことが確認され
た。Further, as a result of performing an acceleration test on a semiconductor device in which an electrode wiring having a via chain structure was formed, the formed electrode wiring had high electromigration and stress migration resistance, and the reliability for a high current density was improved. It was confirmed that no voids or hillocks were generated especially on the upper and lower surfaces of the Cu plug 8b.
【0212】上記では、Cuを成膜する前半の段階では基
板温度を 350℃に、後半の段階では基板温度を 450℃に
設定したが、この温度設定は酸化性ガスおよび還元性ガ
スの混合比などによって適宜選択でき、また、上記のよ
うに段階付けしないで、たとえば2次成膜温度 450℃に
上昇する過程で1次成膜を行うこともでき、この場合は
成膜時間の短縮が可能で、生産性向上にも寄与する。In the above description, the substrate temperature was set to 350 ° C. in the first half of the film formation of Cu and to 450 ° C. in the second half, but this temperature was set by the mixing ratio of the oxidizing gas and the reducing gas. The primary film formation can be performed as appropriate, for example, in the process of raising the secondary film formation temperature to 450 ° C. without stepping as described above. In this case, the film formation time can be reduced. This also contributes to improving productivity.
【0213】なお、この実施例の場合も、成膜法、成膜
雰囲気などの条件に付いては、実施例13の場合と同様
に、いろいろの変形、条件設定などが可能である。In this embodiment, as in the case of the thirteenth embodiment, various modifications and conditions can be set for the conditions such as the film forming method and the film forming atmosphere.
【0214】実施例15 この実施例は、アスペクト比 1の埋め込み配線およびア
スペクト比 3のコンタクトホールの形成工程を含む半導
体装置の製造方法例である。Embodiment 15 This embodiment is an example of a method of manufacturing a semiconductor device including a step of forming a buried wiring having an aspect ratio of 1 and a contact hole having an aspect ratio of 3.
【0215】図19(A)、19(B)、19(C)お
よび図20(A)、20(B)、20(C)、20
(D)は、この実施例の実施態様を模式的に示したもの
である。先ず、所要の能動領域あるいは下層配線領域が
予め設けられた直径 150mmのSi基板9上に、図19
(A)に断面的に示すごとく、 CVDにより膜厚 850nmの
SiO2膜7、膜厚50nmの SiN膜41、および膜厚 400nmの
SiO2 膜7′を順次積層形成した。FIGS. 19 (A), 19 (B), 19 (C) and FIGS. 20 (A), 20 (B), 20 (C), 20
(D) schematically shows an embodiment of this example. First, on a Si substrate 9 having a diameter of 150 mm on which a required active area or lower wiring area is provided in advance, FIG.
As shown in the cross section in (A), the thickness of 850 nm
SiO 2 film 7, 50 nm thick SiN film 41, and 400 nm thick
An SiO 2 film 7 ′ was sequentially formed.
【0216】その後、 PEP, RIEによって、前記 SiN膜
41をエッチングストッパーとし、図19(B)に断面的
に示すごとく、たとえば幅 400nm、深さ 400nm の溝6
を SiO2 膜7′に形設した。Then, the SiN film was formed by PEP and RIE.
A groove 41 having a width of 400 nm and a depth of 400 nm is formed as shown in FIG.
Was formed on the SiO 2 film 7 ′.
【0217】次いで、再び PEP, RIEを施して、 SiN膜
41および SiO2 膜7をパターニングし、図19(C)に
断面的に示すごとく、たとえば直径 300nm、深さ 900nm
のコンタクトホール6aを形設した。Next, PEP and RIE are performed again to obtain a SiN film.
41 and the SiO 2 film 7 are patterned and, as shown in cross section in FIG.
Contact hole 6a was formed.
【0218】その後、前記コンタクトホール6aを形設し
た面にCuの拡散を防止するためのバリヤー層として、図
20(A)に断面的に示すごとく、たとえば厚さ30nmの
TiN膜11′を成膜した。Thereafter, as a barrier layer for preventing the diffusion of Cu on the surface where the contact hole 6a is formed, as shown in cross section in FIG.
A TiN film 11 'was formed.
【0219】次に、異方性スパッタリング法によって、
図20(B)に断面的に示すごとく、30kWの投入電力
で、膜厚 300nmのCu膜8の1次成膜を行った。なお、こ
のときチャンバー内は、Ar/ H2 / O2 混合比を11/10
/ 2の混合雰囲気、全圧力を0.85Paとした。また、スパ
ッタターゲットとしては、直径 300mmの純度 99.9999%
のCuを用い、かつ基板とターゲット間の距離(TS間距
離)を 300mmに設定した。Next, by anisotropic sputtering,
As shown in the cross section in FIG. 20B, the primary deposition of the Cu film 8 having a thickness of 300 nm was performed with the input power of 30 kW. At this time, the Ar / H 2 / O 2 mixture ratio was set at 11/10 in the chamber.
/ 2 mixed atmosphere, total pressure was 0.85 Pa. The sputter target has a purity of 99.9999% with a diameter of 300 mm.
Was used, and the distance between the substrate and the target (distance between TS) was set to 300 mm.
【0220】さらに、基板は PID制御した PBNヒーター
上に静電チャックによって固定し、基板の裏面側には熱
伝導性を向上させるため、80Paの圧力でArガスを導入し
て 350℃を超えない温度に加熱した。Further, the substrate is fixed on a PBN-controlled PBN heater by an electrostatic chuck, and Ar gas is introduced at a pressure of 80 Pa on the rear surface side of the substrate at a pressure of 80 Pa so as not to exceed 350 ° C. Heated to temperature.
【0221】この後、基板温度を 450℃に加熱し、図2
0(C)に断面的に示すごとく、前記コンタクトホール
6aおよび溝6を全面的に埋め込むように、たとえば膜厚
300nmのCu膜8をさらに2次成膜した。このときのチャ
ンバー内雰囲気は、Ar/ H2/ O2 混合比を11/20/ 2
の混合雰囲気に変化させた。なお、TS間距離は、前記1
次成膜の場合と同じである。Thereafter, the substrate temperature was increased to 450 ° C.
0 (C), the contact hole
In order to completely fill the groove 6a and the groove 6, for example,
A Cu film 8 of 300 nm was further formed secondarily. At this time, the atmosphere in the chamber was such that the Ar / H 2 / O 2 mixture ratio was 11/20/2.
Was changed to a mixed atmosphere. In addition, the distance between TS is 1
This is the same as the case of the next film formation.
【0222】この2次成膜のためのスパッタリング終了
後、Si基板が冷却するまでの間は、Cu膜の酸化を防止す
るため、たとえばAr− H2 系(Ar/ H2 / O2 混合比を
11/20/ 0の混合ガス)雰囲気で冷却した。なお、この
冷却雰囲気は、常に還元雰囲気を保つように設定され
る。次に、ケミカルメカニカルポリッシング( CMP)法
によって、前記溝6外部のCu膜8および TiN11′膜を除
去して、図20(D)に断面的に示すような、Cuプラグ
8bおよびCu埋め込み配線8aを備えた半導体装置を得た。After the sputtering for the secondary film formation is completed, until the Si substrate is cooled, for example, an Ar-H 2 system (Ar / H 2 / O 2 mixing ratio) is used to prevent oxidation of the Cu film. To
The mixture was cooled in an atmosphere of (11/20/0 mixed gas). The cooling atmosphere is set so as to always maintain a reducing atmosphere. Next, the Cu film 8 and the TiN 11 'film outside the groove 6 are removed by a chemical mechanical polishing (CMP) method, and a Cu plug as shown in cross section in FIG.
A semiconductor device provided with 8b and Cu embedded wiring 8a was obtained.
【0223】なお、Cuプラグ8bおよびCu埋め込み配線8a
は、設計どおりのアスペクト比で均一に埋め込まれてお
り、またその抵抗測定を行ったところ、いずれも比抵抗
が 1.8μΩcm以下であった。Note that the Cu plug 8b and the Cu embedded wiring 8a
Were embedded uniformly with the aspect ratio as designed, and the resistivity was measured. As a result, the specific resistance was 1.8 μΩcm or less in each case.
【0224】さらに、ビアチェーン構造の電極配線を形
成した半導体装置について、加速試験を行った結果、形
成した電極配線は高いエレクトロマイグレーションおよ
びストレスマイグレーション耐性を有しており、高電流
密度に対する信頼性を保証でき、特にCuプラグ8b上・下
面でボイドやヒロックが発生していないことが確認され
た。Further, as a result of performing an acceleration test on a semiconductor device having an electrode wiring having a via chain structure, the formed electrode wiring has high electromigration and stress migration resistance, and has a high reliability against a high current density. It was confirmed that no voids or hillocks were generated especially on the upper and lower surfaces of the Cu plug 8b.
【0225】なお、上記Cu膜の成膜は、異方性スパッタ
リング法やバイアススパッタリング法など各種の方法で
行い得るが、たとえばバイアススパッタリング法で凝集
を起こし難いCu膜をコンタクトホールの底および側壁ま
で形成し、その後成膜速度の速い通常のスパッタリング
法を用いれば生産性の向上を図ることができる。The above-mentioned Cu film can be formed by various methods such as anisotropic sputtering and bias sputtering. For example, a Cu film which is unlikely to be agglomerated by the bias sputtering is applied to the bottom and side walls of the contact hole. The productivity can be improved by forming a film and then using a normal sputtering method with a high film forming rate.
【0226】また、この実施例の場合も、成膜法、成膜
雰囲気などの条件などに付いては、実施例13および実
施例14の場合と同様に、いろいろの変形、条件設定な
どが可能である。 実施例16 この実施例は、アスペクト比 1の埋め込み配線およびア
スペクト比 3のコンタクトホールの形成工程を含む半導
体装置の製造方法例である。Also, in the case of this embodiment, various modifications and conditions can be set for the conditions such as the film forming method and the film forming atmosphere as in the case of the embodiments 13 and 14. It is. Embodiment 16 This embodiment is an example of a method of manufacturing a semiconductor device including a step of forming a buried wiring having an aspect ratio of 1 and a contact hole having an aspect ratio of 3.
【0227】前記図19(A)、19(B)、19
(C)および図20(A)、20(B)、20(C)、
20(D)を参照して、この実施例を説明する。FIGS. 19 (A), 19 (B), 19
(C) and FIGS. 20 (A), 20 (B), 20 (C),
This embodiment will be described with reference to FIG.
【0228】先ず、所要の能動領域あるいは下層配線領
域が予め設けられた直径 150mmのSi基板9上に、図19
(A)に断面的に示すごとく、 CVDにより膜厚 850nmの
SiO2 膜7、膜厚50nmの SiN膜41、および膜厚 400nmの
SiO2 膜7′を順次積層形成した。 その後、 PEP, R
IEによって、前記 SiN膜41をエッチングストッパーと
し、図19(B)に断面的に示すごとく、たとえば幅 4
00nm、深さ 400nm の溝6を SiO2 膜7′に形設した。First, on a Si substrate 9 having a diameter of 150 mm on which a required active region or lower wiring region is provided in advance, FIG.
As shown in the cross section in (A), the thickness of 850 nm
SiO 2 film 7, 50 nm thick SiN film 41, and 400 nm thick
An SiO 2 film 7 ′ was sequentially formed. Then, PEP, R
According to IE, the SiN film 41 is used as an etching stopper, for example, as shown in FIG.
A groove 6 having a thickness of 00 nm and a depth of 400 nm was formed in the SiO 2 film 7 ′.
【0229】次いで、再び PEP, RIEを施して、 SiN膜
41および SiO2 膜7をパターニングし、図19(C)に
断面的に示すごとく、たとえば直径 300nm、深さ 900nm
のコンタクトホール6aを形設した。その後、前記コンタ
クトホール6aを形設した面にCuの拡散を防止するための
バリヤー層として、図20(A)に断面的に示すごと
く、たとえば厚さ30nmの TiN膜11′を成膜した。Next, PEP and RIE are again performed to obtain a SiN film.
41 and the SiO 2 film 7 are patterned and, as shown in cross section in FIG.
Contact hole 6a was formed. Thereafter, a TiN film 11 'having a thickness of, for example, 30 nm was formed as a barrier layer for preventing diffusion of Cu on the surface where the contact hole 6a was formed, as shown in cross section in FIG.
【0230】次に、異方性スパッタリング法によって、
図20(B)に断面的に示すごとく、膜厚 300nmの O原
子を混入(含有)したCu膜を成膜した。Next, by the anisotropic sputtering method,
As shown in cross section in FIG. 20B, a Cu film having a thickness of 300 nm mixed (contained) with O atoms was formed.
【0231】なお、このときチャンバー内には、Arを55
sccmの流量で供給し、全圧力を0.17Paとした。また、ス
パッタターゲットとしては、直径 300mmの O原子を含有
したCuを用い、かつ基板とターゲット間の距離(TS間距
離)を 300mmに設定した。なお、投入電力は30kWであ
る。At this time, the chamber was filled with Ar
It was supplied at a flow rate of sccm, and the total pressure was 0.17 Pa. In addition, as a sputter target, Cu containing O atoms having a diameter of 300 mm was used, and the distance between the substrate and the target (distance between TS) was set to 300 mm. The input power is 30 kW.
【0232】さらに、基板は PID制御した PBNヒーター
上に静電チャックによって固定し、基板の裏面側には熱
伝導性を向上させるため、80Paの圧力でArガスを導入し
て 350℃を超えない温度に加熱した。Further, the substrate is fixed on a PID-controlled PBN heater by an electrostatic chuck, and an Ar gas is introduced at a pressure of 80 Pa on the back side of the substrate at a pressure of 80 Pa so as not to exceed 350 ° C. Heated to temperature.
【0233】次ぎに、基板を高真空の搬送室を介して第
2の成膜室に設置し、異方性スパッタリング法によっ
て、図20(C)に断面的に示すごとく、膜厚 300nmの
Cu膜を成膜した。なお、このときチャンバー内は、Ar/
H2 / O2 混合比を11/20/ 1の混合雰囲気とし、全圧
力を0.85Paとした。また、スパッタターゲットとして
は、直径 300mmの純度 99.9999%のCuを用い、かつ基板
とターゲット間の距離(TS間距離)を 300mmに設定し
た。Next, the substrate was set in a second film forming chamber via a high vacuum transfer chamber, and a 300 nm-thick film was formed by anisotropic sputtering, as shown in cross section in FIG.
A Cu film was formed. At this time, Ar /
The mixed atmosphere of H 2 / O 2 was 11/20/1, and the total pressure was 0.85 Pa. The sputtering target used was Cu with a diameter of 300 mm and a purity of 99.9999%, and the distance between the substrate and the target (distance between TS) was set to 300 mm.
【0234】さらに、基板は PID制御した PBNヒーター
上に静電チャックによって固定し、基板の裏面側には熱
伝導性を向上させるため、80Paの圧力でArガスを導入し
て 450℃を超えない温度に加熱した。Further, the substrate is fixed on a PBN-controlled PBN heater by an electrostatic chuck, and Ar gas is introduced at a pressure of 80 Pa on the back side of the substrate at a pressure of 80 Pa so as not to exceed 450 ° C. Heated to temperature.
【0235】前記スパッタリング終了後、基板が冷却す
るまでの間は、Cu膜の酸化を防止するため、たとえばAr
− H2 系(Ar/ H2 / O2 =11/20/ 0の混合ガス)雰
囲気で冷却した。なお、この冷却雰囲気は、常に還元雰
囲気を保つように設定される。After the completion of the sputtering, until the substrate is cooled, in order to prevent oxidation of the Cu film, for example, Ar
- H 2 system (a mixed gas of Ar / H 2 / O 2 = 11/20/0) was cooled in an atmosphere. The cooling atmosphere is set so as to always maintain a reducing atmosphere.
【0236】この後、ケミカルメカニカルポリッシング
( CMP)法によって、前記溝6外部のCu膜8および TiN
膜11′を除去して、図20(D)に断面的に示すよう
な、Cuプラグ8bおよびCu埋め込み配線8aを備えた半導体
装置を得た。Thereafter, the Cu film 8 and the TiN outside the groove 6 are formed by chemical mechanical polishing (CMP).
The film 11 'was removed to obtain a semiconductor device having a Cu plug 8b and a Cu buried interconnect 8a as shown in cross section in FIG.
【0237】なお、Cuプラグ8bおよびCu埋め込み配線8a
は、設計どおりのアスペクト比で均一に埋め込まれてお
り、またその抵抗測定を行ったところ、いずれも比抵抗
が 1.8μΩcm以下であった。The Cu plug 8b and the Cu embedded wiring 8a
Were uniformly embedded with the aspect ratio as designed, and their resistance was measured. In each case, the specific resistance was 1.8 μΩcm or less.
【0238】さらに、ビアチェーン構造の電極配線を形
成した半導体装置について、加速試験を行った結果、形
成した電極配線は高いエレクトロマイグレーションおよ
びストレスマイグレーション耐性を有しており、高電流
密度に対する信頼性を保証でき、特にCuプラグ8b上・下
面でボイドやヒロックが発生していないことが確認され
た。Further, as a result of performing an acceleration test on a semiconductor device in which an electrode wiring having a via chain structure was formed, the formed electrode wiring had high electromigration and stress migration resistance, and the reliability for high current density was improved. It was confirmed that no voids or hillocks were generated especially on the upper and lower surfaces of the Cu plug 8b.
【0239】なお、上記酸素を含むCu膜のおよびCu膜の
成膜は、酸化性ガスおよび還元性ガスの供給量を適正に
選べば、同一の成膜室で行ってもよく、 O原子を含有し
たCuターゲットをそのまま連続して使用してもよい。こ
のような方式を採れば、製造工程の短縮なども図られ、
生産性の向上となる。また、 O原子を含むCu膜の成膜
は、 O原子を含有したCuをターゲットとする代わりに、
表面を予め酸化させた純度の高いCuターゲットを用いて
も同様の結果が得られた。The formation of the oxygen-containing Cu film and the formation of the Cu film may be performed in the same film forming chamber if the supply amounts of the oxidizing gas and the reducing gas are appropriately selected. The contained Cu target may be used continuously as it is. By adopting such a method, the manufacturing process can be shortened, etc.
This will increase productivity. In addition, instead of targeting Cu containing O atoms as a target for forming a Cu film containing O atoms,
Similar results were obtained using a high-purity Cu target whose surface was previously oxidized.
【0240】さらに、この実施例の場合も、Cuの代わり
にたとえばAgやAuなどを成膜してもよいし、成膜法、成
膜雰囲気などの条件などについては、実施例12〜実施例
14の場合と同様に、いろいろの変形、条件設定などが可
能である。Further, also in this embodiment, for example, Ag or Au may be formed in place of Cu.
As in the case of 14, various modifications and condition settings are possible.
【0241】実施例17 先ず、所要の能動領域を設けたSi基板 (100)上に、下地
として膜厚 100nmの p-SiN膜を形成し、さらに CVDによ
り SiO2 膜を 400nm厚に形成した後、 PEP, RIEによ
り、スペース幅 800nmとして、前記 SiO2 膜に、幅 400
nmの溝を多数本形成した。Example 17 First, a 100 nm-thick p-SiN film was formed as a base on a Si substrate (100) provided with a required active region, and a SiO 2 film was formed to a thickness of 400 nm by CVD. According to PEP, RIE, a space width of 800 nm was applied to the SiO 2 film, and a width of 400 nm was applied.
Many grooves of nm were formed.
【0242】次いで、前記溝を形成した SiO2 膜面上
に、バリヤー層としてアモルファスWSiNを膜厚30nmに成
膜後、さらにアモルファスCuTaを膜厚10nm成膜した。Next, on the SiO 2 film surface on which the grooves were formed, amorphous WSiN was formed as a barrier layer to a thickness of 30 nm, and then amorphous CuTa was formed to a thickness of 10 nm.
【0243】前記Cu膜の1次成膜後、基板温度を 350℃
に上昇させて、膜厚 600nmのCu膜を2次成膜した。この
とき、チャンバー内は、Ar/ H2 / O2 混合比11/10/
2の混合雰囲気で、全圧は0.85Paであった。After the primary deposition of the Cu film, the substrate temperature was set to 350 ° C.
And a second Cu film having a thickness of 600 nm was formed. At this time, the Ar / H 2 / O 2 mixture ratio 11/10 /
In a mixed atmosphere of 2, the total pressure was 0.85 Pa.
【0244】前記成膜後、膜の形状を SEMにて観察した
結果、溝の深さの 120%以上埋め込まれており、X線に
よる結晶配向度の測定結果はθ− 2θで、検出されたピ
ークはCu (111)のみであり、さらにCu (111)のロッキン
グカーブを測定した結果、その半値幅は 2.0°と結晶配
向は極めて良好であった。After the film formation, the shape of the film was observed by SEM. As a result, 120% or more of the groove depth was buried, and the measurement result of the degree of crystal orientation by X-ray was detected as θ−2θ. The peak was only Cu (111), and the rocking curve of Cu (111) was measured. As a result, the half value width was 2.0 ° and the crystal orientation was extremely good.
【0245】さらに、前記成膜を CMPにて配線加工した
結果は、ボイドなど一切観察されず、四端子法での抵抗
測定で比抵抗が 1.8μΩcm以下であった。Further, as a result of wiring processing of the film by CMP, no void or the like was observed at all, and the specific resistance was 1.8 μΩcm or less as measured by a four-terminal method.
【0246】さらに、前記方法で形成した電極配線につ
いて、エレクトロマイグレーションおよびストレスマイ
グレーションを測定・評価した結果、高いエレクトロマ
イグレーションおよびストレスマイグレーション耐性を
有していた。Further, the electromigration and stress migration of the electrode wiring formed by the above method were measured and evaluated. As a result, the electrode wiring had high electromigration and stress migration resistance.
【0247】上記のようにCuと濡れ性のよい下地膜を形
成後、表面に酸化膜の形成されない清浄な表面が保たれ
た状態で、Cuの1次成膜を行うことにより、その後高温
でCuの2次成膜を行っても、Cu膜がフラクチャーするこ
となく、しかも2次成膜時のCu原子の流動も速やかに進
行し、さらに配向も向上した。After forming the base film having good wettability with Cu as described above, the primary film of Cu is formed while maintaining a clean surface on which no oxide film is formed. Even when a Cu secondary film was formed, the Cu film did not fracture, the flow of Cu atoms during the secondary film progressed quickly, and the orientation was further improved.
【0248】すなわち、下地膜として、Cuなどの配線用
金属との濡れ性のよい素材を選択し、好ましくはその表
面を清浄に保ったまま成膜を行えば、結晶配向の良好な
導電膜の形成が可能となり、形成される電極配線の信頼
性が一段と向上する。That is, a material having good wettability with a metal for wiring, such as Cu, is selected as a base film, and preferably, a film is formed while keeping its surface clean. The formation can be performed, and the reliability of the formed electrode wiring is further improved.
【0249】また、下地膜としては、アモルファスCuTa
の他に、Ta, W,Nb,Mo,アモルファス WCo,アモルフ
ァスNbCr,アモルファスCrTa,アモルファス CoV,アモ
ルファスCoNb,アモルファスCoTaなどを用いても良好な
結果が得られた。更に、下地膜を一度大気に曝し、表面
に酸化膜が形成された場合でも、基板バイアスクリーニ
ングなどのプラズマエッチングによる表面清浄化を行え
ば、連続成膜の場合と同様の良好な結果が得られた。The underlying film is made of amorphous CuTa.
In addition, good results were obtained using Ta, W, Nb, Mo, amorphous WCo, amorphous NbCr, amorphous CrTa, amorphous CoV, amorphous CoNb, amorphous CoTa, and the like. Furthermore, even if the underlying film is once exposed to the atmosphere and an oxide film is formed on the surface, if the surface is cleaned by plasma etching such as substrate bias cleaning, the same good results as in the case of continuous film formation can be obtained. Was.
【0250】実施例18 この実施例は、反射防止膜,ポリッシング停止膜として
C(カーボン)膜を設けた埋め込み電極配線およびコン
タクトホールの形成工程を含む半導体装置の製造方法例
である。Embodiment 18 In this embodiment, an antireflection film and a polishing stopper film are used.
3 is an example of a method of manufacturing a semiconductor device including a step of forming a buried electrode wiring and a contact hole provided with a C (carbon) film.
【0251】図21(A)、21(B)、21(C)お
よび図22(A)、22(B)、22(C)、22
(D)は、この実施例の実施態様例を模式的に示したも
のである。FIGS. 21 (A), 21 (B), 21 (C) and FIGS. 22 (A), 22 (B), 22 (C), 22
(D) schematically shows an embodiment example of this embodiment.
【0252】先ず、所要の能動領域あるいは下層配線領
域が予め設けられた直径 150mmのSi基板9上に、図21
(A)に断面的に示すごとく、 CVDにより膜厚 850nmの
SiO2 膜7、膜厚50nmの SiN膜41、膜厚 400nmの SiO2
膜7′および膜厚 100nmの C膜40を順次積層形成した。First, on a Si substrate 9 having a diameter of 150 mm in which a required active region or lower wiring region is provided in advance, FIG.
As shown in the cross section in (A), the thickness of 850 nm
SiO 2 film 7, SiN film 41 with a thickness of 50 nm, SiO 2 with a thickness of 400 nm
A film 7 'and a C film 40 having a thickness of 100 nm were sequentially laminated.
【0253】その後、 PEP, RIEによって、前記 SiN膜
41をエッチングストッパーとし、図21(B)に断面的
に示すごとく、たとえば幅 400nm、深さ 400nm の溝6
を C膜40および SiO2 膜7′に形設した。Thereafter, the SiN film was formed by PEP and RIE.
A groove 41 having a width of 400 nm and a depth of 400 nm, for example, is formed as shown in FIG.
Was formed on the C film 40 and the SiO 2 film 7 '.
【0254】次いで、再び PEP, RIEを施して、 SiN膜
41および SiO2 膜7をパターニングし、図21(C)に
断面的に示すごとく、たとえば直径 300nm、深さ 900nm
のコンタクトホール6aを形設した。Next, PEP and RIE are performed again to obtain a SiN film.
41 and the SiO 2 film 7 are patterned and, as shown in cross section in FIG.
Contact hole 6a was formed.
【0255】その後、前記コンタクトホール6aを形設し
た面に、Cuの拡散を防止するためのバリヤー層として、
図22(A)に断面的に示すごとく、たとえば厚さ30nm
の TiN膜11′を成膜した。Then, a barrier layer for preventing diffusion of Cu is formed on the surface where the contact hole 6a is formed.
As shown in the cross section of FIG.
A TiN film 11 'was formed.
【0256】次に、異方性スパッタリング法によって、
図22(B)に断面的に示すごとく、30kWの投入電力
で、膜厚 300nmのCu膜8の1次成膜を行った。なお、こ
のときチャンバー内は、Ar/ H2 / O2 混合比を11/10
/ 2の混合雰囲気、全圧力を0.85Paとした。また、スパ
ッタターゲットとしては、直径 300mmの純度 99.9999%
のCuを用い、かつ基板とターゲット間の距離(TS間距
離)を 300mmに設定した。Next, by anisotropic sputtering,
As shown in the cross section in FIG. 22B, the primary deposition of the Cu film 8 having a thickness of 300 nm was performed with the input power of 30 kW. At this time, the Ar / H 2 / O 2 mixture ratio was set at 11/10 in the chamber.
/ 2 mixed atmosphere, total pressure was 0.85 Pa. The sputter target has a purity of 99.9999% with a diameter of 300 mm.
Was used, and the distance between the substrate and the target (distance between TS) was set to 300 mm.
【0257】さらに、基板は PID制御した PBNヒーター
上に静電チャックによって固定し、基板の裏面側には熱
伝導性を向上させるため、80Paの圧力でArガスを導入し
て 350℃を超えない温度に加熱した。Further, the substrate is fixed on a PID-controlled PBN heater by an electrostatic chuck, and Ar gas is introduced at a pressure of 80 Pa on the back surface side of the substrate at a pressure of 80 Pa so as not to exceed 350 ° C. Heated to temperature.
【0258】この後、基板温度を 450℃に加熱し、図2
2(C)に断面的に示すごとく、前記コンタクトホール
6aおよび溝6を全面的に埋め込むように、たとえば膜厚
300nmのCu膜8をさらに2次成膜した。このときのチャ
ンバー内雰囲気は、Ar/ H2/ O2 混合比を11/20/ 2
の混合雰囲気に変化させた。なお、TS間距離は、前記1
次成膜の場合と同じである。Thereafter, the substrate temperature was increased to 450 ° C.
As shown in cross section in FIG.
In order to completely fill the groove 6a and the groove 6, for example,
A Cu film 8 of 300 nm was further formed secondarily. At this time, the atmosphere in the chamber was such that the Ar / H 2 / O 2 mixture ratio was 11/20/2.
Was changed to a mixed atmosphere. In addition, the distance between TS is 1
This is the same as the case of the next film formation.
【0259】この2次成膜のためのスパッタリング終了
後、Si基板が冷却するまでの間は、Cu膜の酸化を防止す
るため、たとえばAr− H2 系(Ar/ H2 / O2 混合比を
11/20/ 0の混合ガス)雰囲気で冷却した。なお、この
冷却雰囲気は、常に還元雰囲気を保つように設定され
る。After the sputtering for the secondary film formation is completed, until the Si substrate is cooled, for example, an Ar—H 2 system (Ar / H 2 / O 2 mixing ratio) is used to prevent oxidation of the Cu film. To
The mixture was cooled in an atmosphere of (11/20/0 mixed gas). The cooling atmosphere is set so as to always maintain a reducing atmosphere.
【0260】次ぎに、ケミカルメカニカルポリッシング
( CMP)法によって、 C膜40をポリッシング停止膜とし
て、図22(D)に断面的に示すように、前記接続孔6
外部のCu膜8および TiN膜11′を除去した。Next, the C film 40 is used as a polishing stopper film by a chemical mechanical polishing (CMP) method as shown in FIG.
The external Cu film 8 and TiN film 11 'were removed.
【0261】その後、外周に円筒型電極を装着した石英
製の円筒型チャンバー内にセットし、チャンバー内雰囲
気を H2 / O2 の混合比が 100/ 1の混合ガスとして、
外部電極に 13.56 MHzの高周波電力 800 Wを30分間印加
して、 H2 と O2 との混合雰囲気のプラズマ中で、前記
C膜40を選択的に除去し、図22(D)に断面的に示す
ような、Cuプラグ8bおよびCu埋め込み配線8aを備えた半
導体装置を得た。Thereafter, the mixture was set in a quartz cylindrical chamber having a cylindrical electrode mounted on the outer periphery, and the atmosphere in the chamber was changed to a mixed gas having a H 2 / O 2 mixing ratio of 100/1.
A high frequency power of 13.56 MHz, 800 W, was applied to the external electrodes for 30 minutes, and in a plasma in a mixed atmosphere of H 2 and O 2 ,
The C film 40 was selectively removed to obtain a semiconductor device having a Cu plug 8b and a Cu embedded wiring 8a as shown in cross section in FIG.
【0262】なお、Cuプラグ8bおよびCu埋め込み配線8a
は、設計どおり高精度のアスペクト比で均一に埋め込ま
れており、Cuは一切酸化されなかった。すなわち、フォ
トエッチングによるパターニングに当たり、光の乱反射
が防止されるため、レジストの加工形状が崩れる問題が
解消されるとともに、 CMP加工による埋め込み配線など
の過度の研磨除去なども抑制されるので、高精度に所要
の電極配線などを形成し得た。Note that the Cu plug 8b and the Cu embedded wiring 8a
Was uniformly embedded with a high-accuracy aspect ratio as designed, and Cu was not oxidized at all. That is, irregular reflection of light is prevented during patterning by photoetching, so that the problem that the processed shape of the resist is broken is solved, and excessive polishing and removal of embedded wiring and the like due to the CMP process are also suppressed. In addition, required electrode wirings and the like could be formed.
【0263】また、前記形成した半導体装置の配線部に
ついて、その抵抗測定を行ったところ、いずれも比抵抗
が 1.8μΩcm以下であった。さらに、ビアチェーン構造
の電極配線を形成した半導体装置について、加速試験を
行った結果、形成した電極配線は高いエレクトロマイグ
レーションおよびストレスマイグレーション耐性を有し
ており、高電流密度に対する信頼性を保証でき、特にCu
プラグ8b上・下面でボイドやヒロックが発生していない
ことが確認された。When the resistance of the wiring portion of the semiconductor device formed above was measured, the specific resistance was 1.8 μΩcm or less in each case. Furthermore, as a result of performing an acceleration test on a semiconductor device having an electrode wiring having a via chain structure, the formed electrode wiring has high electromigration and stress migration resistance, and can guarantee reliability against high current density. Especially Cu
It was confirmed that voids and hillocks did not occur on the upper and lower surfaces of the plug 8b.
【0264】なお、この実施例の場合も、Cuの代わりに
たとえばAgやAuなどを成膜してもよいし、成膜法、成膜
雰囲気などの条件などに付いては、実施例12〜実施例16
の場合と同様に、いろいろの変形、条件設定などが可能
である。Also in the case of this embodiment, for example, Ag or Au may be formed instead of Cu. Example 16
As in the case of, various deformations, condition settings, and the like are possible.
【0265】実施例19 本実施例は、酸化物が導電性酸化物となる導電膜をCuの
下地膜として形成することにより、酸化還元反応を利用
したリフロー技術によってCu埋め込み配線を形成する
際、酸化性ガスの存在下における熱処理において下地膜
が酸化されても、接触抵抗の上昇を回避することが可能
な半導体装置の製造方法に関するものである。Embodiment 19 In this embodiment, a conductive film in which an oxide becomes a conductive oxide is formed as a Cu base film to form a buried Cu wiring by a reflow technique utilizing an oxidation-reduction reaction. The present invention relates to a method for manufacturing a semiconductor device capable of avoiding an increase in contact resistance even when a base film is oxidized in a heat treatment in the presence of an oxidizing gas.
【0266】図23(A)、23(B)、23(C)、
23(D)、23(E)および23(F)を参照しなが
ら説明する。FIGS. 23 (A), 23 (B), 23 (C),
This will be described with reference to 23 (D), 23 (E) and 23 (F).
【0267】先ず、図23(A)に示すように、所要の
能動領域を設けたSi基板 (100)9 上に、下地として膜厚
100nmの p-SiN膜41を形成し、さらに図23(B)に示
すように CVDにより SiO2 膜7 を 400nm厚に形成した
後、 PEP, RIEにより、幅 400nm、スペース幅 800nmの
溝6 およびコンタクトホールを多数本形成した( 図23
(C))。コンタクトホールのアスペクト比は 0.5であ
った。First, as shown in FIG. 23A, a film is formed as a base on a Si substrate (100) 9 provided with a required active region.
After a p-SiN film 41 of 100 nm is formed and a SiO 2 film 7 is formed to a thickness of 400 nm by CVD as shown in FIG. 23B, a groove 6 having a width of 400 nm and a space width of 800 nm is formed by PEP and RIE. A large number of contact holes were formed (FIG. 23).
(C)). The aspect ratio of the contact hole was 0.5.
【0268】この下地にTiN をバリヤー層11として30nm
成膜後、Cu膜8 を膜厚600nm 厚にスパッタリングにより
成膜した試料、およびTiN をバリヤー層11として30nm成
膜後、Cuの下地膜としてのNd膜51を膜厚30nm、Cu膜8 を
膜厚600nm でスパッタリングにより成膜した試料(図2
3(D))を作成した。バリヤー層11、Nd膜51、Cu膜8
は連続的に成膜を行った。The underlying layer is made of TiN as a barrier layer 11 to a thickness of 30 nm.
After the film formation, a Cu film 8 was formed to a thickness of 600 nm by sputtering, and a TiN film was formed as a barrier layer 11 to a thickness of 30 nm, an Nd film 51 as a Cu base film was formed to a thickness of 30 nm, and the Cu film 8 was formed to a thickness of 30 nm. A sample formed by sputtering with a film thickness of 600 nm (Fig. 2
3 (D)). Barrier layer 11, Nd film 51, Cu film 8
Formed films continuously.
【0269】次に、それぞれの試料につき、図3に示す
減圧熱処理装置を用いて、実施例2と同様に、酸化還元
反応を伴う加熱処理を行い、溝およびビアホール内部に
Cu膜8 を埋め込んだ(図23(E))。Next, each sample was subjected to a heat treatment accompanied by an oxidation-reduction reaction using the reduced pressure heat treatment apparatus shown in FIG.
The Cu film 8 was buried (FIG. 23E).
【0270】すなわち、まず減圧処理装置本体13の内部
に設置された試料載置台12に試料を設置し、ロータリポ
ンプ18により真空排気した。このときの真空度は0.01To
rr程度であり、この真空排気後、表14に示す条件の環
境下、450 ℃、30分間の加熱処理を行った。That is, first, the sample was set on the sample mounting table 12 installed inside the decompression processing device main body 13, and the sample was evacuated by the rotary pump 18. The degree of vacuum at this time is 0.01 To
After the evacuation, a heat treatment was performed at 450 ° C. for 30 minutes under the environment shown in Table 14.
【0271】冷却後、リフロー形状をSEM により観察し
たが、いずれの試料も溝部分の埋め込み量が溝深さの11
0%以上で、良好な埋め込み形状を示した。After cooling, the reflow shape was observed by SEM. In all samples, the embedding amount of the groove portion was 11 times the groove depth.
At 0% or more, a good embedded shape was shown.
【0272】リフロー後の各試料について、SIMSを用い
て酸素含有量を測定した。バリヤー層とCu膜の間にNd膜
が存在する試料については、Nd膜内に酸素が検出された
が、TiN 膜およびCu膜中の酸素量は検出限界以下であっ
た。一方、Nd膜が存在しない試料については、TiN 膜中
に酸素が検出された。The oxygen content of each sample after reflow was measured using SIMS. In the sample in which the Nd film was present between the barrier layer and the Cu film, oxygen was detected in the Nd film, but the amount of oxygen in the TiN film and the Cu film was below the detection limit. On the other hand, oxygen was detected in the TiN film for the sample without the Nd film.
【0273】前記各試料につきCMP による配線加工を行
い、SEM により配線形状を評価したところ、いずれも良
好であった。Each of the samples was subjected to wiring processing by CMP, and the wiring shape was evaluated by SEM.
【0274】次に、配線抵抗測定に用いたビアチェーン
の作成過程を図24(A)、24(B)、24(C)、
24(D)、24(E)および25(F)に示す。Next, the process of creating the via chain used for the wiring resistance measurement will be described with reference to FIGS. 24 (A), 24 (B), 24 (C), and FIG.
Shown at 24 (D), 24 (E) and 25 (F).
【0275】まず図24(A)に示すようにSi(100) 基
板9 上に、膜厚100nm のp-SiN 膜41を形成し、次いで図
24(B)に示すようにCVD により SiO2 膜 7を400nm
厚に成膜した後、幅400nm 、長さ15μm の溝を多数本形
成した(図24(C))。First, a 100 nm-thick p-SiN film 41 is formed on a Si (100) substrate 9 as shown in FIG. 24A, and then a SiO 2 film is formed by CVD as shown in FIG. 7 to 400 nm
After the film was formed to be thick, a large number of grooves having a width of 400 nm and a length of 15 μm were formed (FIG. 24C).
【0276】この下地にTiN をバリヤー層11として30nm
成膜後、Cu膜 8を600nm 厚にスパッタリングにより成膜
した試料、およびTiN をバリヤー層11として30nm成膜
後、Nb膜51を膜厚30nm、Cu膜 8を膜厚600nm でスパッタ
リングにより成膜した試料を作成した。バリヤー層11、
Nb膜51、Cu膜 8は連続的に成膜を行った。On this base, TiN was used as a barrier layer 11 to a thickness of 30 nm.
After the film formation, the Cu film 8 was formed to a thickness of 600 nm by sputtering, and the TiN film was formed as a barrier layer 11 to a thickness of 30 nm, then the Nb film 51 was formed to a thickness of 30 nm, and the Cu film 8 was formed to a thickness of 600 nm by sputtering. A sample was prepared. Barrier layer 11,
The Nb film 51 and the Cu film 8 were continuously formed.
【0277】それぞれの試料につき、図3に示す減圧熱
処理装置を用いて、実施例2と同様に、酸化還元反応を
伴う加熱処理を行い、溝内部にCu膜 8を埋め込んだ。そ
の後CMP による配線加工を行った(図24(D))。Each sample was subjected to a heat treatment accompanied by an oxidation-reduction reaction in the same manner as in Example 2 using the reduced pressure heat treatment apparatus shown in FIG. 3 to bury the Cu film 8 in the groove. Thereafter, the wiring was processed by CMP (FIG. 24D).
【0278】続いて、Cu配線を形成した上記基板上に、
図24(E)に示すように、膜厚100nm のp-SiN 膜41を
形成後、CVD により SiO2 膜 7を400nm 厚に成膜し、さ
らにp-SiN 膜41を100nm 、CVD により SiO2 膜 7を400n
m を順次成膜した。その後、PEP 、RIE によりビアホー
ルおよびそれらをつなぐ溝を形成した。ビアホール間隔
は10μm 、個数は500 個である。Subsequently, on the substrate on which the Cu wiring was formed,
Figure 24 (E), the post-forming p-SiN film 41 having a thickness of 100nm, and a SiO 2 film 7 to 400nm thickness by CVD, further 100nm the p-SiN film 41, SiO 2 by CVD 400n for membrane 7
m were sequentially formed. Thereafter, via holes and grooves connecting them were formed by PEP and RIE. The via hole interval is 10 μm, and the number is 500.
【0279】このビアホールおよび溝を有する基板上に
TiN をバリヤー層11として30nm成膜後、Cu膜 8を600nm
厚にスパッタリングにより成膜した試料、およびTiN を
バリヤー層11として30nm成膜後、Nb膜51を膜厚30nm、Cu
膜 8を膜厚600nm でスパッタリングにより成膜した試料
を作成した。バリヤー層11、Nb膜51、Cu膜 8は連続的に
成膜を行った。それぞれの試料につき、図3に示す減圧
熱処理装置を用いて、実施例2と同様に、酸化還元反応
を伴う加熱処理を行い、溝およびビアホール内部にCu膜
を埋め込んだ。その後CMP による配線加工を行い、ビア
チェーンを作成した(図24(F))。 四端子法によ
りビアチェーンの全電気抵抗を測定した。一方、基板上
にTiN をバリヤー層として30nm成膜後、Cu膜を600nm 厚
にスパッタリングにより成膜し、還元雰囲気中で同様の
加熱処理を行った試料につき、全電気抵抗を測定し、前
述の酸化還元雰囲気中で加熱処理した試料と比較した。
結果を合せて表14に示す。なお、表14中、〇印は抵
抗上昇が 5% 以内、△印は抵抗上昇が5 乃至10% を表
す。On the substrate having the via hole and the groove,
After forming a TiN film as a barrier layer 11 to a thickness of 30 nm, a Cu film 8
A 30 nm thick Nb film 51 having a thickness of 30 nm and a Cu film having a thickness of 30 nm
A sample in which the film 8 was formed to a thickness of 600 nm by sputtering was prepared. The barrier layer 11, the Nb film 51, and the Cu film 8 were continuously formed. Each sample was subjected to a heat treatment involving an oxidation-reduction reaction in the same manner as in Example 2 using the reduced pressure heat treatment apparatus shown in FIG. 3 to bury a Cu film in the groove and the via hole. Thereafter, wiring processing was performed by CMP to form a via chain (FIG. 24F). The total electrical resistance of the via chain was measured by the four terminal method. On the other hand, after a TiN film was formed as a barrier layer on the substrate to a thickness of 30 nm, a Cu film was formed by sputtering to a thickness of 600 nm, and the total electrical resistance of the sample subjected to the same heat treatment in a reducing atmosphere was measured. It was compared with a sample heat-treated in a redox atmosphere.
The results are shown in Table 14. In Table 14, the symbol 〇 indicates that the resistance rise is within 5%, and the symbol △ indicates that the resistance rise is 5 to 10%.
【0280】[0280]
【表14】 この結果、酸化還元雰囲気中で加熱処理しても、Nd膜が
存在する試料については、配線抵抗の上昇は5%以内であ
ったが、Nd膜が無い場合には、5%を越える配線抵抗の上
昇を示すものがあった。[Table 14] As a result, even when the heat treatment was performed in the oxidation-reduction atmosphere, the increase in the wiring resistance was within 5% for the sample in which the Nd film was present, but the wiring resistance exceeded 5% in the absence of the Nd film. Some of them showed a rise.
【0281】さらにNdの代わりに、Ti,Nb,La,Sm,Re,V,R
u,Rh,Os,Ir,Pt を用いた場合にも同様な効果が得られ
た。特に、Nd、La、Smは、酸化反応におけるギブスの自
由エネルギー変化量の絶対値が、バリヤー層として使用
されているTiN の酸化反応におけるギブスの自由エネル
ギー変化量の絶対値よりも大きく、バリヤー層の酸化を
抑制する効果がより大きかった。Further, instead of Nd, Ti, Nb, La, Sm, Re, V, R
Similar effects were obtained when u, Rh, Os, Ir, and Pt were used. In particular, for Nd, La, and Sm, the absolute value of the free energy change of Gibbs in the oxidation reaction is larger than the absolute value of the free energy change of Gibbs in the oxidation reaction of TiN used as the barrier layer. The effect of suppressing the oxidation of was larger.
【0282】実施例20 実施例19と同じ下地に、TiN をバリヤー層として30nm
成膜後、Cu膜を600nm厚にスパッタリングにより成膜し
た試料、およびTiN をバリヤー層として30nm成膜後、Nd
膜を膜厚30nm、Cu膜を膜厚600nm でスパッタリングによ
り成膜した試料を作成した。試料作成においては、バリ
ヤー層およびNd膜の成膜後に基板を一旦大気中に晒し
た。Example 20 On the same underlayer as in Example 19, TiN was used as a barrier layer to a thickness of 30 nm.
After the film formation, a sample in which a Cu film was formed to a thickness of 600 nm by sputtering, and a film of TiN as a barrier layer having a thickness of 30 nm,
A sample was formed by sputtering a film with a thickness of 30 nm and a Cu film with a thickness of 600 nm. In the preparation of the sample, the substrate was once exposed to the air after the formation of the barrier layer and the Nd film.
【0283】次いで実施例19と同じ装置を用い、O 2
20% - H 2 80% を0.11l/min 、H 210% - N 2 90% を0.5
l/minの雰囲気中で熱処理を行った。熱処理温度450
℃、30分間であった。冷却後リフロー形状をSEM により
観察した。いずれの試料においても、溝部分の埋め込み
量が溝深さの110%以上で、良好な埋め込み形状を示し
た。 リフロー後の各試料について、SIMSを用いて酸素
含有量を測定した。バリヤー層とCu膜の間にNd膜が存在
する試料については、Nd膜内に酸素が検出されたが、Ti
N 膜およびCu膜中の酸素量は検出限界以下であった。一
方、Nd膜が存在しない試料については、TiN 膜中に酸素
が検出された。Next, using the same apparatus as in Example 19, O 2
20% - H 2 80% of 0.11l / min, H 2 10% - N 2 90% 0.5
Heat treatment was performed in an atmosphere of l / min. Heat treatment temperature 450
° C for 30 minutes. After cooling, the reflow profile was observed by SEM. In each of the samples, the embedding amount in the groove portion was 110% or more of the groove depth, and a good embedding shape was exhibited. The oxygen content of each sample after reflow was measured using SIMS. In the sample in which the Nd film exists between the barrier layer and the Cu film, oxygen was detected in the Nd film.
The oxygen content in the N and Cu films was below the detection limit. On the other hand, oxygen was detected in the TiN film for the sample without the Nd film.
【0284】前記各試料につきCMP による配線加工を行
い、SEM により配線形状を評価したところ、いずれも良
好であった。さらに実施例19と全く同様にして、四端
子法によりビアチェーンの全電気抵抗を測定、評価し
た。すなわち、同様の基板上に、TiN をバリヤー層とし
て30nm成膜後、大気に晒すことなくCu膜を600nm 厚にス
パッタリングにより成膜して、還元雰囲気中で同様に熱
処理を行い全電気抵抗を測定し、この還元雰囲気で熱処
理した試料と前記の酸化還元雰囲気中で熱処理した試料
について全電気抵抗を比較した。この結果、Nd膜が存在
する試料では、抵抗の上昇が5%以内であったが、Nd膜が
無い場合には、10% を越える配線抵抗の上昇が認められ
た。 実施例21 実施例19と同じ下地に、TiN をバリヤー層として30nm
成膜後、Cu膜を600nm厚にスパッタリングにより成膜し
た試料、およびTiN をバリヤー層として30nm成膜後、Mn
とW の合金膜を膜厚30nm、Cu膜を膜厚600nm でスパッタ
リングにより成膜した試料を作成した。バリヤー層、Mn
−W 合金膜、Cu膜は真空中で連続的に成膜を行った。Wiring was performed on each of the samples by CMP and the wiring shape was evaluated by SEM. Further, the total electric resistance of the via chain was measured and evaluated by the four-terminal method in exactly the same manner as in Example 19. In other words, after forming a 30 nm TiN film as a barrier layer on the same substrate, forming a Cu film by sputtering to a thickness of 600 nm without exposing it to the atmosphere, and performing the same heat treatment in a reducing atmosphere to measure the total electric resistance. Then, the total electric resistance of the sample heat-treated in this reducing atmosphere and the sample heat-treated in the above-mentioned redox atmosphere were compared. As a result, in the sample in which the Nd film was present, the increase in the resistance was within 5%, but in the absence of the Nd film, the increase in the wiring resistance was more than 10%. Example 21 On the same underlayer as in Example 19, 30 nm of TiN was used as a barrier layer.
After the film formation, a Cu film was formed by sputtering to a thickness of 600 nm, and a TiN film was formed as a barrier layer to a thickness of 30 nm.
A sample was prepared by sputtering an alloy film of W and W with a thickness of 30 nm and a Cu film with a thickness of 600 nm by sputtering. Barrier layer, Mn
-W alloy film and Cu film were continuously formed in vacuum.
【0285】次いで、実施例19と同じ装置を用い、O
2 20% - H 2 80% を0.11l/min 、H2 10% - N 2 90% を
0.5l/minの雰囲気中で熱処理を行った。熱処理温度450
℃、30分間であった。冷却後リフロー形状をSEM により
観察した。いずれの試料においても、溝部分の埋め込み
量が溝深さの110%以上で、良好な埋め込み形状を示し
た。Next, using the same apparatus as in Example 19,
2 20% - H 2 80% of 0.11l / min, H 2 10% - N 2 90% of
Heat treatment was performed in an atmosphere of 0.5 l / min. Heat treatment temperature 450
° C for 30 minutes. After cooling, the reflow profile was observed by SEM. In each of the samples, the embedding amount in the groove portion was 110% or more of the groove depth, and a good embedding shape was exhibited.
【0286】リフロー後の各試料について、SIMSを用い
て酸素含有量を測定した。バリヤー層とCu膜の間にMn−
W 合金膜が存在する試料については、Mn−W 合金膜内に
酸素が検出されたが、TiN 膜およびCu膜中の酸素量は検
出限界以下であった。一方、Mn−W 合金膜が存在しない
試料については、TiN 膜中に酸素が検出された。The oxygen content of each sample after reflow was measured using SIMS. Mn- between the barrier layer and the Cu film
For the sample containing the W alloy film, oxygen was detected in the Mn-W alloy film, but the oxygen content in the TiN film and Cu film was below the detection limit. On the other hand, oxygen was detected in the TiN film for the sample without the Mn-W alloy film.
【0287】前記各試料につきCMP による配線加工を行
い、SEM により配線形状を評価したところ、いずれも良
好であった。さらに実施例19と全く同様にして、四端
子法によりビアチェーンの全電気抵抗を測定、評価し
た。すなわち同様の基板上に、TiN をバリヤー層として
30nm成膜後、大気に晒すことなくCu膜を600nm 厚にスパ
ッタリングにより成膜して、還元雰囲気中で同様に熱処
理を行い全電気抵抗を測定し、この還元雰囲気で熱処理
した試料と前述の酸化還元雰囲気中で熱処理した試料に
ついて全電気抵抗を比較した。この結果、Mn−W 合金膜
が存在する試料では、抵抗の上昇が5%以内であったが、
Mn−W 合金膜が無い試料については、10%を越える配線
抵抗の上昇が認められた。Each of the samples was processed for wiring by CMP, and the wiring shape was evaluated by SEM. As a result, all were good. Further, the total electric resistance of the via chain was measured and evaluated by the four-terminal method in exactly the same manner as in Example 19. That is, on a similar substrate, TiN is used as a barrier layer.
After forming a 30 nm film, a Cu film was formed by sputtering to a thickness of 600 nm without being exposed to the air, and then subjected to the same heat treatment in a reducing atmosphere to measure the total electric resistance. The total electrical resistance was compared for the samples heat treated in a reducing atmosphere. As a result, in the sample in which the Mn-W alloy film was present, the increase in resistance was within 5%,
For the sample without the Mn-W alloy film, an increase in wiring resistance of more than 10% was observed.
【0288】Mn−W 合金の代わりに、LaーNi合金、Pbー
Ru合金、BiーRu合金、TlーRh合金、TiーOs合金、PbーOs
合金、PbーIr合金を用いた場合にも同様な効果が認めら
れた。 実施例22 実施例19と同じ下地に、TiN をバリヤー層として30nm
成膜後、Cu膜を600nm厚にスパッタリングにより成膜し
た試料、およびTiN をバリヤー層として30nm成膜後、V
膜を膜厚30nm、Cu膜を膜厚600nm でスパッタリングによ
り成膜した試料を作成した。バリヤー層、V 膜、Cu膜は
真空中で連続的に成膜を行った。Instead of Mn-W alloy, La-Ni alloy, Pb-
Ru alloy, Bi-Ru alloy, Tl-Rh alloy, Ti-Os alloy, Pb-Os
Similar effects were observed when an alloy or a Pb-Ir alloy was used. Example 22 On the same underlayer as in Example 19, 30 nm of TiN was used as a barrier layer.
After the film formation, a Cu film was formed by sputtering to a thickness of 600 nm, and a TiN film was formed as a barrier layer to a thickness of 30 nm.
A sample was formed by sputtering a film with a thickness of 30 nm and a Cu film with a thickness of 600 nm. The barrier layer, V film, and Cu film were continuously formed in a vacuum.
【0289】次いで、実施例19と同じ装置を用い、O
2 20% - H 2 80% を0.11l/min 、H2 10% - N 2 90% を
0.5l/minの雰囲気中で熱処理を行った。熱処理温度450
℃、30分間であった。冷却後リフロー形状をSEM により
観察した。いずれの試料においても、溝部分の埋め込み
量が溝深さの110%以上で、良好な埋め込み形状を示し
た。Next, using the same apparatus as in Example 19,
2 20% - H 2 80% of 0.11l / min, H 2 10% - N 2 90% of
Heat treatment was performed in an atmosphere of 0.5 l / min. Heat treatment temperature 450
° C for 30 minutes. After cooling, the reflow profile was observed by SEM. In each of the samples, the embedding amount in the groove portion was 110% or more of the groove depth, and a good embedding shape was exhibited.
【0290】リフロー後の各試料について、SIMSを用い
て酸素含有量を測定した。バリヤー層とCu膜の間にV 膜
が存在する試料については、V 膜内に酸素が検出された
が、TiN 膜およびCu膜中の酸素量は検出限界以下であっ
た。一方、V 膜が存在しない試料については、TiN 膜中
に酸素が検出された。また、V 膜が存在する試料につい
ては、Cu膜とV 膜との界面付近に、Cux VOy なる化合物
が形成されていることがわかった。The oxygen content of each sample after reflow was measured using SIMS. In the sample in which the V film exists between the barrier layer and the Cu film, oxygen was detected in the V film, but the amount of oxygen in the TiN film and the Cu film was below the detection limit. On the other hand, oxygen was detected in the TiN film for the sample without the V film. As for samples V film exists, in the vicinity of the interface between the Cu film and the V film, it was found that Cu x VO y becomes compound is formed.
【0291】前記各試料につきCMP による配線加工を行
い、SEM により配線形状を評価したところ、いずれも良
好であった。さらに実施例19と全く同様にして、四端
子法によりビアチェーンの全電気抵抗を測定、評価し
た。すなわち、同様の基板上に、TiN をバリヤー層とし
て30nm成膜後、大気に晒すことなくCu膜を600nm 厚にス
パッタリングにより成膜して、還元雰囲気中で同様に熱
処理を行い全電気抵抗を測定し、この還元雰囲気で熱処
理した試料と前述の酸化還元雰囲気中で熱処理した試料
について全電気抵抗を比較した。この結果、V 膜が存在
する試料では、抵抗の上昇が5%以内であったが、V 膜が
無い試料については、5 乃至10% の範囲の配線抵抗の上
昇が認められた。Each of the samples was processed for wiring by CMP, and the wiring shape was evaluated by SEM. As a result, all were good. Further, the total electric resistance of the via chain was measured and evaluated by the four-terminal method in exactly the same manner as in Example 19. In other words, after forming a 30 nm TiN film as a barrier layer on the same substrate, forming a Cu film by sputtering to a thickness of 600 nm without exposing it to the atmosphere, and performing the same heat treatment in a reducing atmosphere to measure the total electric resistance. Then, the total electric resistance of the sample heat-treated in this reducing atmosphere and the sample heat-treated in the above-mentioned oxidation-reduction atmosphere were compared. As a result, in the sample having the V film, the increase in the resistance was within 5%, but in the sample without the V film, the increase in the wiring resistance in the range of 5 to 10% was recognized.
【0292】以上の実施例19乃至22で明らかなよう
に、酸化物が導電体となる物質からなる導電膜をCuの下
地膜として形成することにより、Cu埋め込み配線を酸化
還元を利用したリフロー技術を用いて作成する際、酸化
性ガスの存在下における熱処理において、下地膜が酸化
されても、接触抵抗の上昇を回避し、高い信頼性を有す
る半導体装置を提供できる。As is clear from the above Examples 19 to 22, a conductive film made of a substance in which an oxide is a conductor is formed as a Cu base film, so that a Cu-buried wiring is formed by a reflow technique utilizing oxidation-reduction. In the case where the semiconductor device is manufactured by using the method described above, even if the underlying film is oxidized in the heat treatment in the presence of the oxidizing gas, an increase in contact resistance can be avoided, and a highly reliable semiconductor device can be provided.
【0293】[0293]
【発明の効果】以上詳述したように、本発明に係る第1
〜第3の半導体装置の製造方法においては、実質的にリ
フロー温度の大幅な低温化が可能となり、たとえばCuの
半導体基板側への拡散も抑制されるので、半導体の特性
低下なども容易に、また確実に回避しながら、埋め込み
配線方式の信頼性の高い半導体装置を得ることができ
る。 また、本発明に係る第4の半導体装置の製造方法
においては、導電性金属のリフローにより埋め込み配線
など形成するに当たって、溝部などに空孔が発生・残留
しないように、堆積させた金属膜の一部を予め除去して
おくので、常に配線組織が緻密で、かつ良好で一様な特
性を備えた信頼性の高い半導体装置の製造が可能とな
る。As described above in detail, the first embodiment according to the present invention is described.
In the third method of manufacturing a semiconductor device, it is possible to substantially lower the reflow temperature substantially and, for example, to suppress diffusion of Cu to the semiconductor substrate side. In addition, it is possible to obtain a highly reliable semiconductor device using the embedded wiring method while avoiding the problem reliably. Further, in the fourth method of manufacturing a semiconductor device according to the present invention, in forming a buried wiring or the like by reflow of a conductive metal, one of the deposited metal films is formed so that no voids are generated or remain in a groove or the like. Since the portions are removed in advance, it is possible to manufacture a highly reliable semiconductor device having a fine wiring structure, good and uniform characteristics at all times.
【0294】さらに、本発明に係る第5〜第7の半導体
装置の製造方法においては、前記埋め込み配線部となる
溝部などのアスペクト比が高い場合でも、精度よく緻密
な組織を有する配線が容易に形成される。しかも、特に
第5および第6の半導体装置の製造方法では、成膜埋め
込み、すなわち金属を成膜しながら溝などの埋め込み
を、比較的低温で行い得るので、生産性やプロセスマー
ジンの向上を図り得る。Further, in the fifth to seventh methods for manufacturing a semiconductor device according to the present invention, even when the aspect ratio of the trench or the like serving as the buried wiring portion is high, a wiring having a precise structure can be easily formed. It is formed. In addition, in the fifth and sixth manufacturing methods of the semiconductor device, in particular, the film formation and embedding, that is, the embedding of the groove and the like while forming the metal can be performed at a relatively low temperature, so that the productivity and the process margin can be improved. obtain.
【図1】本発明に係る半導体装置の製造方法において、
リフローによる埋め込み配線形成態様を説明するための
模式図である。FIG. 1 shows a method for manufacturing a semiconductor device according to the present invention.
FIG. 4 is a schematic diagram for explaining an embedded wiring formation mode by reflow.
【図2】(A)、(B)、(C)および(D)は、本発
明に係る半導体装置の製造方法例における電極配線の形
成実施態様を模式的に示す断面図である。FIGS. 2A, 2B, 2C, and 2D are cross-sectional views schematically showing an embodiment of forming an electrode wiring in an example of a method for manufacturing a semiconductor device according to the present invention.
【図3】本発明に係る半導体装置の製造方法例において
用いる減圧熱処理装置の概略構成を示す図である。FIG. 3 is a view showing a schematic configuration of a reduced pressure heat treatment apparatus used in an example of a method of manufacturing a semiconductor device according to the present invention.
【図4】(A)は、本発明に係る半導体装置の製造方法
例において、Cu膜リフロー後の断面状態を示す顕微鏡写
真である。(B)は、(A)に示す実施例と対比して示
される比較例のCu膜リフロー後の断面状態を示す顕微鏡
写真である。FIG. 4A is a micrograph showing a cross-sectional state after reflow of a Cu film in an example of a method for manufacturing a semiconductor device according to the present invention. (B) is a micrograph showing a cross-sectional state after reflow of a Cu film of a comparative example shown in comparison with the example shown in (A).
【図5】本発明に係る半導体装置の製造方法例における
リフロー時の還元性ガス流量と熱処理装置内圧との関係
図である。FIG. 5 is a diagram showing the relationship between the reducing gas flow rate during reflow and the internal pressure of the heat treatment apparatus in the example of the method for manufacturing a semiconductor device according to the present invention.
【図6】(A)は、本発明に係る半導体装置の製造方法
例において、Cu膜リフロー前の断面状態を示す顕微鏡写
真である。(B)は、本発明に係る半導体装置の製造方
法例において、Cu膜リフロー後の断面状態を示す顕微鏡
写真である。FIG. 6A is a micrograph showing a cross-sectional state before reflow of a Cu film in an example of a method for manufacturing a semiconductor device according to the present invention. (B) is a micrograph showing a cross-sectional state after reflow of the Cu film in the example of the method for manufacturing a semiconductor device according to the present invention.
【図7】本発明に係る半導体装置の製造方法例において
用いる加圧・熱処理装置の概略構成を示す図である。FIG. 7 is a view showing a schematic configuration of a pressure / heat treatment apparatus used in an example of a method of manufacturing a semiconductor device according to the present invention.
【図8】本発明に係る半導体装置の製造方法例において
一軸加圧・加熱処理時の状態を断面的に示す模式図であ
る。FIG. 8 is a schematic cross-sectional view showing a state during a uniaxial pressing / heating process in the example of the method for manufacturing a semiconductor device according to the present invention.
【図9】本発明に係る半導体装置の製造方法において一
軸応力とリフロー度合いとの関係例を示す曲線図であ
る。FIG. 9 is a curve diagram showing an example of a relationship between a uniaxial stress and a reflow degree in the method of manufacturing a semiconductor device according to the present invention.
【図10】(A)は、半導体装置の製造方法例において
一軸応力を付与してリフローさせた実施例の場合を示す
顕微鏡写真である。(B)は、半導体装置の製造方法例
において一軸応力を付与せずにリフローさせた比較例の
場合を示す顕微鏡写真である。FIG. 10A is a photomicrograph showing an example in which a uniaxial stress is applied and reflow is performed in an example of a method for manufacturing a semiconductor device. (B) is a micrograph showing a comparative example in which reflow was performed without applying uniaxial stress in the example of the method for manufacturing a semiconductor device.
【図11】本発明に係る半導体装置の製造方法例におい
て用いるスパッタ・加圧・熱処理装置の概略構成を示す
図である。FIG. 11 is a diagram showing a schematic configuration of a sputtering / pressing / heat treatment apparatus used in an example of a method of manufacturing a semiconductor device according to the present invention.
【図12】半導体装置の他の製造方法例において一軸応
力を付与してリフローさせた場合と一軸応力付与せずに
リフローさせた場合とについてリフロー度合いとSi基板
温度の関係を比較して示す曲線図である。FIG. 12 is a curve showing the relationship between the degree of reflow and the temperature of the Si substrate in a case where reflow is performed by applying uniaxial stress and in a case where reflow is performed without applying uniaxial stress in another example of a method of manufacturing a semiconductor device. FIG.
【図13】(A)は、本発明に係る半導体装置の製造方
法例において、スパッタによるCu成膜時の粒子入射角の
影響を示すものである。(B)は、図13(A)におけ
るターゲットと位置関係に基づいて、Cu成膜直後の断面
を模式的に示す図である。FIG. 13A shows the influence of the incident angle of particles during Cu film formation by sputtering in the example of the method for manufacturing a semiconductor device according to the present invention. 13B is a diagram schematically illustrating a cross section immediately after the Cu film formation based on the positional relationship with the target in FIG.
【図14】(A)は、本発明に係る半導体装置の製造方
法例において、スパッタによるCu成膜時の粒子入射角の
影響を示すものである。(B)は、図14(A)におけ
るターゲットと位置関係に基づいて、Cu成膜直後の断面
を模式的に示す図である。FIG. 14A shows an influence of a particle incident angle when forming a Cu film by sputtering in an example of a method for manufacturing a semiconductor device according to the present invention. 14B is a diagram schematically illustrating a cross section immediately after the Cu film formation based on the positional relationship with the target in FIG.
【図15】本発明に係る半導体装置の製造方法例におい
て用いるさらに他の加圧・熱処理装置の概略構成を示す
図である。FIG. 15 is a view showing a schematic configuration of still another pressure / heat treatment apparatus used in the example of the method of manufacturing a semiconductor device according to the present invention.
【図16】(A),(B),(C),(D)および
(E)は、本発明に係る半導体装置の製造方法例におけ
る電極配線の他の形成実施態様を模式的に示す断面図で
ある。16 (A), (B), (C), (D) and (E) are cross-sectional views schematically showing another embodiment of forming an electrode wiring in an example of a method for manufacturing a semiconductor device according to the present invention. FIG.
【図17】(A),(B)および(C)は、本発明に係
る半導体装置の製造方法において、導電膜の成膜・リフ
ローによる埋め込み配線形成態様を説明するための模式
図である。FIGS. 17A, 17B, and 17C are schematic diagrams for explaining a buried wiring formation mode by film formation and reflow of a conductive film in a method of manufacturing a semiconductor device according to the present invention.
【図18】(A),(B),(C)および(D)は、本
発明に係る半導体装置の製造方法例におけるさらに他の
電極配線の形成実施態様を模式的に示す断面図である。18 (A), (B), (C) and (D) are cross-sectional views schematically showing still another embodiment of forming electrode wirings in the example of the method of manufacturing a semiconductor device according to the present invention. .
【図19】(A)および(B)は、本発明に係る半導体
装置の製造方法例において、接続部を含む配線部のパタ
ーニングの実施態様を模式的に示す断面図である。FIGS. 19A and 19B are cross-sectional views schematically showing an embodiment of patterning a wiring portion including a connection portion in an example of a method for manufacturing a semiconductor device according to the present invention.
【図20】(A),(B),(C)および(D)は、本
発明に係る半導体装置の製造方法例において、接続部を
含む配線の形成実施態様を模式的に示す断面図である。FIGS. 20A, 20B, 20C, and 20D are cross-sectional views schematically showing an embodiment of forming a wiring including a connection portion in a semiconductor device manufacturing method according to the present invention. is there.
【図21】(A),(B)および(C)は、本発明に係
る半導体装置の製造方法例において、接続部を含む配線
部のパターニングの他の実施態様を模式的に示す断面図
である。FIGS. 21A, 21B, and 21C are cross-sectional views schematically showing another embodiment of patterning a wiring portion including a connection portion in a semiconductor device manufacturing method according to the present invention. is there.
【図22】(A),(B),(C)および(D)は、本
発明に係る半導体装置の製造方法例において、接続部を
含む配線の他の形成実施態様を模式的に示す断面図であ
る。FIGS. 22A, 22B, 22C and 22D are cross-sectional views schematically showing another embodiment of forming a wiring including a connection portion in an example of a method for manufacturing a semiconductor device according to the present invention. FIG.
【図23】(A),(B),(C),(D),(E)お
よび(F)は、本発明に係る半導体装置の製造方法例に
おける電極配線の他の形成実施態様を模式的に示す断面
図である。23 (A), (B), (C), (D), (E) and (F) schematically show another embodiment of the electrode wiring in the example of the method for manufacturing a semiconductor device according to the present invention. FIG.
【図24】(A),(B),(C),(D),(E)お
よび(F)は、本発明に係る半導体装置の製造方法例に
おける電極配線の他の形成実施態様を模式的に示す断面
図である。24 (A), (B), (C), (D), (E) and (F) schematically show another embodiment of forming electrode wirings in the example of the method for manufacturing a semiconductor device according to the present invention. FIG.
【図25】(A)および(B)は、従来の半導体装置の
製造方法において、導電膜のリフローによる埋め込み配
線形成の態様を模式的に示す断面図である。FIGS. 25A and 25B are cross-sectional views schematically showing an embodiment of forming a buried wiring by reflowing a conductive film in a conventional method for manufacturing a semiconductor device.
【図26】(A)および(B)は、従来の半導体装置の
製造方法において、導電膜のリフローによる埋め込み配
線形成の他の態様を模式的に示す断面図である。FIGS. 26A and 26B are cross-sectional views schematically showing another embodiment of forming a buried wiring by reflowing a conductive film in a conventional method for manufacturing a semiconductor device.
【図27】(A),(B)および(C)は、従来の半導
体装置の製造方法において、スパッタリングによる導電
膜の成膜態様を模式的に示す断面図である。FIGS. 27A, 27B, and 27C are cross-sectional views schematically showing a state of forming a conductive film by sputtering in a conventional method for manufacturing a semiconductor device.
6……溝 7…… SiO2 膜 8……導電膜 9…
…基板6 Groove 7 SiO 2 film 8 Conductive film 9
…substrate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 尚史 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝 研究開発センター内 (72)発明者 早坂 伸夫 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝 研究開発センター内 (72)発明者 堤 純誠 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝 研究開発センター内 (72)発明者 梶田 明広 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝 研究開発センター内 (72)発明者 和田 純一 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝 研究開発センター内 (72)発明者 岡野 晴雄 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝 研究開発センター内 (56)参考文献 特開 平6−204218(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/28 H01L 21/768 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Naofumi Kaneko 1st Toshiba-cho, Komukai, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Research and Development Center, Toshiba Corporation (72) Inventor Nobuo Hayasaka Toshiba-cho, Komukai-ku, Kawasaki-shi, Kanagawa No. 1 Toshiba Corporation R & D Center (72) Inventor Junsei Tsutsumi Komukai Toshiba-cho, Kawasaki City, Kanagawa Prefecture 1 Toshiba Corporation R & D Center (72) Inventor Akihiro Kajita Kawasaki City, Kanagawa Prefecture No. 1 Muko Toshiba, Toshiba Corporation R & D Center (72) Inventor Junichi Wada No. 1 Komukai Toshiba Town, Sachi-ku, Kawasaki City, Kanagawa Prefecture Toshiba Corporation R & D Center (72) Inventor Haruo Okano Kawasaki City, Kanagawa No. 1, Komukai Toshiba-cho, Tokyo Toshiba R & D Center (56) References JP-A-6-204218 (JP A) (58) investigated the field (Int.Cl. 7, DB name) H01L 21/3205 H01L 21/28 H01L 21/768
Claims (10)
体装置の製造方法において、半導体基板上の電極配線を
形成すべき領域に、溝およびコンタクトホールの少なく
ともいずれかを形設し、前記溝およびコンタクトホール
の少なくともいずれかが形設された半導体基板上にCuを
主体とする導電膜を成膜し、少なくとも酸化性ガスを供
給しながら前記導電膜がリフローして前記溝および/ま
たはコンタクトホールが充填されるように加熱処理し、
および電極配線を形成すべき領域以外の導電膜を研磨に
より除去して電極配線を形成することを特徴とする半導
体装置の製造方法。In a method of manufacturing a semiconductor device in which an electrode wiring is formed on a semiconductor substrate, at least one of a groove and a contact hole is formed in a region where the electrode wiring is to be formed on the semiconductor substrate. A conductive film mainly composed of Cu is formed on a semiconductor substrate in which at least one of the contact holes is formed, and the conductive film is reflowed while supplying at least an oxidizing gas, so that the groove and / or the contact hole are formed. Heat treatment to be filled,
And a method of manufacturing a semiconductor device, comprising forming an electrode wiring by removing a conductive film other than a region where an electrode wiring is to be formed by polishing.
び還元性ガスを供給することを特徴とする請求項1記載
の方法。2. The method according to claim 1, wherein an oxidizing gas and a reducing gas are supplied in the heat treatment step.
ともいずれかが形設された半導体基板上に、Cuを主体と
する導電膜を成膜する工程は、酸化物が導電性を有する
物質からなる第一の導電膜を下地膜として前記半導体基
板上に形成する工程を含むことを特徴とする請求項1ま
たは2項記載の方法。3. The step of forming a conductive film mainly composed of Cu on a semiconductor substrate on which at least one of the groove and the contact hole is formed, comprises: 3. The method according to claim 1, further comprising forming the conductive film as a base film on the semiconductor substrate.
体装置の製造方法において、半導体基板上の電極配線を
形成すべき領域に、溝およびコンタクトホールの少なく
ともいずれかを形設し、前記溝およびコンタクトホール
の少なくともいずれかが形設された半導体基板上に導電
膜を成膜し、前記導電膜を有する半導体基板面に上方か
ら導電膜に一軸応力を付加し、前記導電膜がリフローし
て前記溝および/またはコンタクトホールに充填される
ように加熱処理を施し、および電極配線を形成すべき領
域以外の導電膜を研磨により除去し電極配線を形成する
ことを特徴とする半導体装置の製造方法。4. A method of manufacturing a semiconductor device in which an electrode wiring is formed on a semiconductor substrate, wherein at least one of a groove and a contact hole is formed in a region where the electrode wiring is to be formed on the semiconductor substrate. A conductive film is formed on a semiconductor substrate in which at least one of the contact holes is formed, and a uniaxial stress is applied to the conductive film from above on the semiconductor substrate surface having the conductive film, and the conductive film reflows. A method for manufacturing a semiconductor device, comprising: performing a heat treatment so as to fill a groove and / or a contact hole; and removing an electroconductive film other than a region where an electrode wiring is to be formed by polishing to form an electrode wiring.
体装置の製造方法において、 半導体基板上の電極配線を形成すべき領域に、溝および
コンタクトホールの少なくともいずれかを形設し、前記
溝およびコンタクトホールの少なくともいずれかが形設
された半導体基板上に、Cuを主体とする導電膜および
Agを主体とする導電膜を積層成膜し、前記導電膜がリ
フローして前記溝および/またはコンタクトホールが充
填されるように加熱処理し、および電極配線を形成すべ
き領域以外の導電膜を研磨により除去して電極配線を形
成することを特徴とする半導体装置の製造方法。5. A method of manufacturing a semiconductor device in which an electrode wiring is formed on a semiconductor substrate, wherein at least one of a groove and a contact hole is formed in a region where the electrode wiring is to be formed on the semiconductor substrate. A conductive film mainly composed of Cu on a semiconductor substrate on which at least one of the contact holes is formed, and
A stacked conductive film mainly composed of Ag is formed, heat treatment is performed so that the conductive film is reflowed to fill the groove and / or the contact hole, and a conductive film other than a region where an electrode wiring is to be formed is formed. A method for manufacturing a semiconductor device, comprising forming an electrode wiring by removing by polishing.
体装置の製造方法において、半導体基板上の電極配線を
形成すべき領域に、溝およびコンタクトホールの少なく
ともいずれかを形設し、前記溝およびコンタクトホール
の少なくともいずれかが形設された半導体基板上に導電
膜を成膜し、前記溝およびコンタクトホール上の近傍に
位置する導電膜の一部を膜表面から除去し、残りの導電
膜がリフローして前記溝および/またはコンタクトホー
ルが充填されるように酸化性ガスおよび還元性ガスを供
給することにより加熱処理し、および電極配線を形成す
べき領域以外の導電膜を研磨により除去して電極配線を
形成することを特徴とする半導体装置の製造方法。6. A method of manufacturing a semiconductor device in which an electrode wiring is formed on a semiconductor substrate, wherein at least one of a groove and a contact hole is formed in a region where the electrode wiring is to be formed on the semiconductor substrate. A conductive film is formed on a semiconductor substrate on which at least one of the contact holes is formed, a part of the conductive film located in the vicinity of the groove and the contact hole is removed from the film surface, and the remaining conductive film is formed. An oxidizing gas and a reducing gas are supplied so that the grooves and / or the contact holes are filled by reflow.
A method for manufacturing a semiconductor device, comprising: performing heat treatment by supplying the conductive film; and removing the conductive film other than a region where the electrode wiring is to be formed by polishing to form the electrode wiring.
体装置の製造方法において、半導体基板上の電極配線を
形成すべき領域に、溝およびコンタクトホールの少なく
ともいずれかを形設し、前記溝およびコンタクトホール
の少なくともいずれかが形設された半導体基板を加熱す
るとともに、少なくとも酸化性ガスを供給しながら、Cu
を前記溝および/またはコンタクトホール内に流動さ
せ、Cuを主体とする導電膜を成膜し、および電極配線を
形成すべき領域以外の導電膜を研磨により除去して電極
配線を形成することを特徴とする半導体装置の製造方
法。7. A method of manufacturing a semiconductor device in which electrode wiring is formed on a semiconductor substrate, wherein at least one of a groove and a contact hole is formed in a region where the electrode wiring is to be formed on the semiconductor substrate. While heating the semiconductor substrate on which at least one of the contact holes is formed, while supplying at least an oxidizing gas, Cu
Flowing into the groove and / or the contact hole, forming a conductive film mainly composed of Cu, and removing the conductive film other than the region where the electrode wiring is to be formed by polishing to form the electrode wiring. A method for manufacturing a semiconductor device.
よび還元性ガスを供給することを特徴とする請求項7記
載の方法。8. The method according to claim 7 , wherein an oxidizing gas and a reducing gas are supplied in the step of forming the conductive film.
ともいずれかが形設された半導体基板上に、Cuを主体
とする導電膜を成膜する工程は、酸化物が導電性を有す
る物質からなる第一の導電膜を下地膜として前記半導体
基板上に形成する工程を含むことを特徴とする請求項7
または8記載の方法。9. A pre Kimizo and a contact hole on a semiconductor substrate in which at least one is Katachi設, the step of forming a conductive film mainly made of Cu, the first made of a material oxide has conductivity 8. The method according to claim 7, further comprising a step of forming one conductive film as a base film on the semiconductor substrate.
Or the method of 8.
導体装置の製造方法において、半導体基板上の電極配線
を形成すべき領域に、溝およびコンタクトホールの少な
くともいずれかを形設し、前記溝およびコンタクトホー
ルの少なくともいずれかが形設された半導体基板上に、
酸素を含有するCuを主体とする膜、またはCuの酸化膜を
形成し、前記膜を形成した半導体基板を加熱するととも
に、酸化性ガスおよび還元性ガスを供給することによ
り、Cuを前記溝および/またはコンタクトホール内に流
動させて、Cuを主体とする導電膜を成膜し、および電極
配線を形成すべき領域以外の導電膜を研磨により除去し
て電極配線を形成することを特徴とする半導体装置の製
造方法。10. A method of manufacturing a semiconductor device in which an electrode wiring is formed on a semiconductor substrate, wherein at least one of a groove and a contact hole is formed in a region where the electrode wiring is to be formed on the semiconductor substrate. On a semiconductor substrate on which at least one of the contact holes is formed,
By forming a film mainly containing Cu containing oxygen or an oxide film of Cu, heating the semiconductor substrate on which the film is formed, and supplying an oxidizing gas and a reducing gas.
By flowing Cu into the groove and / or the contact hole, a conductive film mainly composed of Cu is formed, and the conductive film other than the region where the electrode wiring is to be formed is removed by polishing to form the electrode wiring. A method for manufacturing a semiconductor device, comprising:
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