JP3310525B2

JP3310525B2 - デジタルデータ処理装置

Info

Publication number: JP3310525B2
Application number: JP02455196A
Authority: JP
Inventors: 田幸弘吉
Original assignee: ビー・イー・テクノロジー株式会社
Priority date: 1995-06-01
Filing date: 1996-01-17
Publication date: 2002-08-05
Anticipated expiration: 2016-01-17
Also published as: JPH0951276A; US5799138A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はデジタルデータ処
理装置に関し、特にたとえば、マイクロプロセッサ，パ
ーソナルコンピュータ，ワードプロセッサ，携帯情報端
末，デジタルシグナルプロセッサ等のたとえば半導体メ
モリを有するデジタルデータ処理装置に関する。

【０００２】

【従来の技術】従来から、デジタルデータ処理装置にお
いて、デジタルデータの圧縮／伸長技術として、さまざ
まな方式が用いられている。動画像の圧縮／伸長方式と
しては、離散コサイン変換であるＤＣＴ（Ｄｉｓｃｒｅ
ｔｅＣｏｓｉｎｅＴｒａｎｓｆｏｒｍａｔｉｏｎ）
や、符号化方式として「離散コサイン変換」を用い、予
測符号化手法として「動き補償フレーム間予測」を用い
るＭＰＥＧ（ＭｏｔｉｏｎＰｉｃｔｕｒｅＥｘｐｅ
ｒｔＧｒｏｕｐ）等がある。静止画の圧縮／伸長方式
としては、「ハフマン符号化」と「離散コサイン変換」
とによる色データの間引きを用いるＪＰＥＧ（Ｊｏｉｎ
ｔＰｈｏｔｏｇｒａｐｈｉｃＥｘｐｅｒｔＧｒｏ
ｕｐ）がある。これらの圧縮／伸長方式は、非コード系
の画像処理に適用されるものである。

【０００３】また、ファクシミリ伝送では、圧縮／伸長
方式として、ランレングス符号化方式が用いられ、ＭＲ
／ＭＨ／ＭＭＲの方式として知られている。さらに、テ
キスト（数値，文字）の圧縮／伸長方式としては、Ｌｅ
ｍｐｅｌＺｉｖの方法が古くから知られており、この
方式はいわゆるロス・レス（可逆性を有するコード圧
縮）の手法である。その他の圧縮／伸長方式として、算
術符号化（ＪＢＩＧ）の方法も知られており、この方式
もロス・レスの手法である。

【０００４】

【発明が解決しようとする課題】圧縮／伸長方式として
は、動画像，静止画の圧縮／伸長方式であるＭＰＥＧや
ＪＰＥＧは、ロス（非可逆性のコード圧縮）のある手法
である。それに対し、本願発明に係るデジタルデータ処
理装置では、ロス・レスの圧縮／伸長方式が用いられ
る。

【０００５】従来のデジタルデータ処理装置の圧縮／伸
長方式では、ロス・レスの手法であっても、マイクロプ
ロセッサの命令コードやデータコードのように、固定長
（たとえば、３２ビットプロセッサでは、命令コードや
データコードは３２ビットである。）の圧縮／伸長に対
しては、有効ではなかった。すなわち、従来のロス・レ
スの手法では、圧縮効果が可変長になってしまう。その
ため、伸長に要する時間も大きく、ロジック回路規模も
大きい。また、ソフトウェア処理による伸長では、極め
て長時間を要し、ほとんど実用にならなかった。このよ
うに、従来のデジタルデータ処理装置の圧縮／伸長方式
では、高速処理を行うことができなかった。

【０００６】また、現在から将来にかけて、最も重要な
技術分野の一つとして、低電力化技術がある。近年の携
帯情報端末を始めとして、デジタルデータ処理装置で
は、プログラムやデータを記憶するメモリ容量は、極め
て増加してきている。しかも、使用されるマイクロプロ
セッサも、３２ビットプロセッサのように高性能化して
きている。しかし、従来のデジタルデータ処理装置の圧
縮／伸長方式では、低電力で高速なシステムを実現する
ことができなかった。

【０００７】それゆえに、この発明の主たる目的は、低
電力で高速なシステムを実現することができるデジタル
データの圧縮／伸長方式を有するデジタルデータ処理装
置を提供することである。

【０００８】

【課題を解決するための手段】この発明は、メモリと、
重複するコードに仮想的コードを割り振り、仮想的コー
ドを実コードに変換するコード変換部であって、コード
変換部はアドレス部と命令部とを有し、メモリがデータ
伝達経路を介してコード変換部にアドレスを発する、コ
ード変換部と、コード変換部の命令部から命令を受ける
中央処理装置と、命令部とアドレス部を有するコード逆
変換部であって、中央処理装置はコード変換部の命令部
に接続し、コード逆変換部は命令をデータ伝達経路を介
してメモリに対して出力されるアドレスに変換するコー
ド変換部を含むことを特徴とする、デジタルデータ処理
装置である。

【０００９】中央処理装置がコード変換部を含んでもよ
いし、メモリは外部メモリであり、外部メモリがコード
変換部を含んでもよい。コード変換部は書き変え可能Ｒ
ＯＭであるのが好ましい。コード変換部はＲＡＭであっ
てもよい。中央処理装置はマイクロプロセッサであって
もよいし、外部メモリは半導体メモリであってもよい。

【００１０】また、メモリには、複数のプログラムが格
納され、メモリは、コード変換部によって、第１次圧縮
したのち、さらに、高次圧縮できるプログラムを含んで
もよい。メモリには、複数のデータが格納され、メモリ
は、コード変換部によって、第１次圧縮したのち、さら
に、高次圧縮できるデータを含んでもよい。また、デー
タやプログラムの重複するコードに対して仮想コードを
割り振り、仮想コードを実コードに変換してもよい。

【００１１】

【作用】重複があるコードに対し、仮想的コードを割り
振ることによって、外部メモリ容量が、大きく圧縮され
る。また、仮想的コードを実コードに変換することによ
って、圧縮されたコードを瞬間的に伸長することができ
る。

【００１２】

【発明の効果】この発明によれば、外部メモリ容量が、
大きく圧縮される。また、圧縮されたコードを瞬間的に
伸長することができる。さらに、アクセスの遅いメモリ
が高速に使える上に、ローパワーなメモリが構成でき
る。そのため、低コストのデジタルデータ処理装置が得
られる。すなわち、低電力で高速なシステムを実現する
ことができるデジタルデータの圧縮／伸長方式を有する
デジタルデータ処理装置が得られる。

【００１３】さらに、この発明によれば、低電力化を図
れるのみならず、この発明は、ビット長が９６ビット，
１２８ビット，２５６ビット，５１２ビット，６４０ビ
ット，・・・のような多ビット長のマイクロプロセッサ
または超多ビット長のマイクロプロセッサのコード圧縮
と伸長とにも極めて有効である。

【００１４】ＶＬＩＷ（ＶｅｒｙＬｏｎｇＩｎｓｔ
ｒｕｃｔｉｏｎＷｏｒｄ）方式のマイクロプロセッサ
では、ＬＳＩのピン数が極めて多くなる。この発明によ
れば、大きくピン数が削減できるので、ＶＬＩＷ方式の
マイクロプロセッサにも有効である。

【００１５】ＶＬＩＷ方式のマイクロプロセッサでは、
複数の独立した機能ユニットが用いられるので、１個の
命令は、複数の演算操作を行うために、非常に長いワー
ド長をもつこととなる。そして、この命令が実行処理さ
れるときには、命令の同時実行が行われる。このような
場合、この発明を適用することによって、仮想的コード
（圧縮されたコード）をあらかじめロードしておき、コ
ード変換部で実コードに変換して、命令の同時実行を行
うという命令の新しい実行処理が可能となる。

【００１６】この発明は、画像処理における圧縮／伸長
方式にも適用することができる。パーソナルコンピュー
タの画面表示のサイズとしては、６４０×４８０ドット
で構成されるＶＧＡ（ＶｉｄｅｏＧｒａｐｈｉｃＡ
ｒｒａｙ）が通常よく用いられる。画像処理において
は、ＣＲＴまたはＬＣＤ（液晶表示）のいずれの場合に
も、画面制御には、Ｖ−ＲＡＭ（ＶｉｄｅｏＭｅｍｏ
ｒｙ）と呼ばれる画像メモリが用いられる。このとき、
画面のビットデータは、このＶ−ＲＡＭに格納される
が、６４０×４８０の構成を、例えば３２ビットでは３
２×２０×４８０として、６４ビットでは６４×１０×
４８０として、画像メモリを構成することができる。そ
して、それぞれの場合のメモリ構成は、１面当たり３２
×９６００または６４×４８００となる。すなわち、そ
れぞれのビット長（３２ビットまたは６４ビット）とア
ドレス長（９６００または４８００）とを有するメモリ
とすることができ、この発明を適用することによって、
画像メモリであるＶ−ＲＡＭのメモリ容量を圧縮して伸
長させることができる。この発明は、画像イメージデー
タの文字フォント，ＧＰＳ（ＧｒｏｖａｌＰｏｓｉｔ
ｉｏｎｉｎｇＳｙｓｔｅｍ）を応用したカーナビゲー
ションの地図データまたは辞書データ等の固定記憶のメ
モリ圧縮と伸長に特に有効である。

【００１７】なお、カラー画面すなわちカラー画像のＶ
ＧＡを構成して制御する場合には、複数個または複数面
のＶ−ＲＡＭを必要とするが、１面当たりについて、こ
の発明を適用できるので、カラー画像であっても、Ｖ−
ＲＡＭの圧縮と伸長が可能となる。

【００１８】コード変換部を中央処理装置に形成するこ
とによって、ソフトウェアの互換性を保ちながら、中央
処理装置を高性能化することができる。すなわち、メモ
リに格納されるソフトウェアは、中央処理装置から独立
しているので、蓄積されるソフトウェアのリソースに依
存しないで、ソフトウェアの互換性を保ちながら、中央
処理装置の性能を上げていくことができる。また、コー
ド変換部を中央処理装置に形成することは、コンピュー
タシステムとしてのコンピュータセキュリティにつなが
る。

【００１９】コード変換部を外部メモリに形成すること
によって、メモリ自身が圧縮機能をもつこととなる。そ
して、同一のソフトウェア機能を実現するのに、大幅に
メモリ容量を減少させることができる。逆に、同じメモ
リ容量であれば、格納できるソフトウェア機能を大幅に
増やすことができる。すなわち、コード変換部を外部メ
モリに形成することによって、「圧縮機能をもつメモ
リ」を実現でき、さらに、コンピュータシステムとして
のコンピュータセキュリティにつながる。

【００２０】コード変換部を書き変え可能ＲＯＭとする
ことによって、コード変換部を自由に書き変えられ、コ
ンピュータシステムとしてのコンピュータセキュリティ
につながる。さらに、コード変換部を書き変え可能ＲＯ
Ｍとすることによって、インストラクションインディペ
ンデントなマイクロプロセッサおよびプロセッサインデ
ィペンデントなソフトウェアを実現できる。

【００２１】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の発明の実施
の形態の詳細な説明から一層明らかとなろう。

【００２２】

【発明の実施の形態】この発明に係るデジタルデータ処
理装置について、３２ビットマイクロプロセッサを例に
して説明する。

【００２３】図１は１６ビットアクセスを行う場合の３
２ビットマイクロプロセッサ１０を示すブロック図であ
る。このマイクロプロセッサ１０は、外部メモリからバ
スを通って入力された１６ビット命令を記録する１６ビ
ットレジスタ１２を有する。１６ビットレジスタ１２は
コード変換部１４に接続される。コード変換部１４は１
６ビット長のアドレス部１６および３２ビット長の命令
部１８を含む。コード変換部１４では、重複があるコー
ド、たとえば、重複があるオブジェクトコード（バイナ
リーコード）に対し、実際に使われているオブジェクト
コードを重複させないで、個々に仮想的（疑似的）コー
ドを割り振り、アドレス部１６に仮想的コードが収納さ
れる。そして、命令部１８にオブジェクトコードが収納
される。すなわち、命令部１８のオブジェクトコードで
ある命令と、アドレス部１６の仮想的コードであるアド
レスとは、一対一で対応することとなる。なお、１６ビ
ットレジスタ１２が接続されるのはコード変換部１４の
アドレス部１６である。そして、１６ビットレジスタ１
２がコード変換部１４をアクセスする際には、１６ビッ
ト長のアドレス部１６にアクセスされる。すなわち、外
部メモリはバスからコード変換部１４にアドレスを出し
ているだけである。そして、アクセスされたアドレス部
１６のアドレスに対応する命令部１８の命令すなわち実
コードがＣＰＵ２０にアウトプットされる。すなわち、
コード変換部１４は、１６ビット長から３２ビット長へ
変換する機能を有する。なお、１６ビットレジスタ１２
を用いずに、外部のバスから１６ビットのアドレスを直
接コード変換部１４にアクセスしてもよいが、１６ビッ
トレジスタ１２を用いるのが一般的である。

【００２４】ＣＰＵ２０は２つの３２ビットレジスタ２
２，２４，インストラクションデコーダ２６，レジスタ
グループ２８，乗算器３０，キャシュメモリ（Ｃａｃｈ
ｅＭｅｍｏｒｙ）３２およびＭＭＵ（ＭｅｍｏｒｙＭ
ａｎａｇｅｍｅｎｔＵｎｉｔ）３４などを含む。命令
部１８からアウトプットされた３２ビットの命令は、３
２ビットレジスタ２２にアクセスされ、３２ビットレジ
スタ２２からキャシュメモリ３２をアクセスして、イン
ストラクションデコーダ２６にアクセスされる。

【００２５】また、３２ビットレジスタ２４は、コード
逆変換部３８に接続される。コード逆変換部３８は、３
２ビット長の命令部４０および１６ビット長のアドレス
部４２を含む。コード逆変換部３８には命令部４０のオ
ブジェクトコードである命令と、アドレス部４２の仮想
的（疑似的）コードであるアドレスとは、一対一で対応
するよう記録されている。そして、３２ビットレジスタ
２４がコード逆変換部３８をアクセスする際には、３２
ビット長の命令部４０にアクセスされる。アクセスされ
た命令部４０の命令に対応するアドレス部４２のアドレ
スが、１６ビットレジスタ４４にアクセスされ、外部の
バスにアウトプットされる。すなわち、コード逆変換部
３８は、３２ビット長から１６ビット長へ変換する機能
を有し、圧縮されたデータが外部メモリのバスへアウト
プットされる。

【００２６】この３２ビットマイクロプロセッサ１０
は、ＣＰＵ２０の外部に、３２ビットアドレスレジスタ
４６を含む。３２ビットアドレスレジスタ４６からは、
外部のバスとの間で３２ビットアドレスが入出力され
る。さらに、３２ビットマイクロプロセッサ１０から
は、外部のバスを通して３２ビットのデータが入出力さ
れる。

【００２７】３２ビットプロセッサのシステムであって
も、３２ビット長のすべての命令コードやデータコード
が使用されることはない。すなわち、実態のプログラム
においては、オブジェクトコード（バイナリーコード）
には、かなり重複がある。そこで、実際に使われている
オブジェクトコードを重複させないで、個々に仮想的
（疑似的）コードを割り振る。仮想的（疑似的）コード
とは、ＣＰＵ２０をアクセスするのに実際に使用される
オブジェクトコードに対して、重複しないように、仮想
的に割り振られるコードをいう。このとき、アドレスの
長さは、３２ビット長の命令コードと同じとする。する
と、図２に示すように、外部メモリ４７のメモリエリア
がカットされ、コードが圧縮されることとなる。そし
て、コード変換部１４は、上述のように、重複があるオ
ブジェクトコードに対し、仮想的（疑似的）コードを割
り振ったのち、仮想的（疑似的）コードを瞬間的に伸長
し、仮想的（疑似的）コードを実コードに変換する。実
コードとは、ＣＰＵ２０をアクセスするのに実際に使用
されるコードをいう。

【００２８】図３は３２ビットアクセスを行う場合の３
２ビットマイクロプロセッサ１０を示すブロック図であ
る。後述のように、３２ビットアクセスの場合、プロセ
ッサ内部のアドレスＰが偶数か奇数かによって管理され
る。すなわち、プロセッサ内部のアドレスＰ₀ が０か１
かによって管理する。

【００２９】この３２ビットマイクロプロセッサ１０
は、外部からバスを通って入力された３２ビット命令を
記録する２つの１６ビットレジスタ１２ａ，１２ｂを有
する。１６ビットレジスタ１２ａは、上位アクセス用で
あり、１６ビットレジスタ１２ｂは、下位アクセス用で
ある。また、１６ビットレジスタ１２ａ，１２ｂは、Ａ
ＮＤゲートをもつインデックスレジスタ４８を通して、
コード変換部１４に接続される。１６ビットレジスタ１
２ａ，１２ｂが、インデックスレジスタ４８を通して、
コード変換部１４をアクセスするとき、インデックスレ
ジスタ４８は、アドレスＰが偶数か奇数かを判断する。
すなわち、インデックスレジスタ４８は、アドレスＰ₀
が０か１かを判断する。アドレスＰが偶数ならば、上位
アクセス用の１６ビットレジスタ１２ａが、コード変換
部１４をアクセスし、アドレスＰが奇数ならば、下位ア
クセス用の１６ビットレジスタ１２ｂが、コード変換部
１４をアクセスする。

【００３０】コード変換部１４は、１６ビット長のアド
レス部１６および３２ビット長の命令部１８を含む。こ
こで、コード変換部１４では、重複があるコード、たと
えば、重複があるオブジェクトコード（バイナリーコー
ド）に対し、実際に使われているオブジェクトコードを
重複させないで、個々に仮想的（疑似的）コードを割り
振り、アドレス部１６に仮想的コードが収納される。そ
して、命令部１８にオブジェクトコードが収納される。
すなわち、命令部１８のオブジェクトコードである命令
と、アドレス部１６の仮想的コードであるアドレスと
は、一対一で対応することとなる。なお、１６ビットレ
ジスタ１２ａ，１２ｂが接続されるのはコード変換部１
４のアドレス部１６である。そして、１６ビットレジス
タ１２ａ，１２ｂがコード変換部１４をアクセスする際
には、１６ビット長のアドレス部１６にアクセスされ
る。アクセスされたアドレス部１６のアドレスに対応す
る命令部１８の命令すなわち実コードがＣＰＵ２０にア
ウトプットされる。すなわち、外部メモリはバスからコ
ード変換部１４にアドレスを出しているだけである。そ
して、アクセスされたアドレス部１６のアドレスに対応
する命令部１８の命令すなわち実コードがＣＰＵ２０に
アウトプットされる。すなわち、コード変換部１４は、
１６ビット長から３２ビット長へ変換する機能を有す
る。

【００３１】ＣＰＵ２０は２つの３２ビットレジスタ２
２，２４，インストラクションデコーダ２６，レジスタ
グループ２８，乗算器３０，キャシュメモリ（Ｃａｃｈ
ｅＭｅｍｏｒｙ）３２およびＭＭＵ（ＭｅｍｏｒｙＭ
ａｎａｇｅｍｅｎｔＵｎｉｔ）３４等を含む。命令部
１８からアウトプットされた３２ビットの命令は、３２
ビットレジスタ２２にアクセスされ、３２ビットレジス
タ２２からキャシュメモリ３２をアクセスして、インス
トラクションデコーダ２６にアクセスされる。

【００３２】また、３２ビットレジスタ２４は、コード
逆変換部３８と接続される。コード逆変換部３８は、３
２ビット長の命令部４０および１６ビット長のアドレス
部４２を含む。そして、３２ビットレジスタ２４がコー
ド逆変換部３８をアクセスする際には、３２ビット長の
命令部４０にアクセスされる。アクセスされた命令部４
０の命令に対応するアドレス部４２のアドレスが、ＡＮ
Ｄゲートをもつインデックスレジスタ５０を通して、２
つの１６ビットレジスタ４４ａ，４４ｂにアクセスさ
れ、外部のバスにアウトプットされる。このとき、イン
デックスレジスタ５０は、上位アクセス用の１６ビット
レジスタ４４ａにアクセスされたか、下位アクセス用の
１６ビットレジスタ４４ｂにアクセスされたかを判断す
る。上位アクセス用の１６ビットレジスタ４４ａにアク
セスされた場合には、アドレスＰ₀に０を付与し、下位
アクセス用の１６ビットレジスタ４４ｂにアクセスされ
た場合には、アドレスＰ₀ に１を付与する。

【００３３】この３２ビットマイクロプロセッサ１０
は、ＣＰＵ２０の外部に、３２ビットアドレスレジスタ
４６および３１ビットアドレスレジスタ５２を含む。３
２ビットアドレスレジスタ４６からは、３２ビットのア
ドレスのうちアドレスレジスタＰ₀ を除く３１ビットの
アドレスが３１ビットアドレスレジスタ５２にアクセス
される。また、３１ビットアドレスレジスタ５２からは
３１ビットのアドレスにアドレスＰ₀ を加えた３２ビッ
トのアドレスが３２ビットアドレスレジスタ４６にアク
セスされる。３１ビットアドレスレジスタ５２からは、
外部のバスとの間で３１ビットアドレスが入出力され
る。さらに、３２ビットマイクロプロセッサ１０から
は、外部のバスを通して３２ビットのデータが入出力さ
れる。

【００３４】次に、図４ないし図７を参照して、仮想的
コードが外部メモリ４７に収納された例について説明す
る。図４ないし図７において、格納コードはテーブルの
アドレスコードである。図４は図１の例の１６ビットア
クセスの場合であり、アドレス管理が簡単である。１６
ビットアクセスの場合、実アドレスはＮである。図５は
図３の例の３２ビットアクセスの場合であり、アドレス
管理が複雑である。上位１６ビットを実行するかまたは
下位１６ビットを実行するかについては、図８に示すよ
うに、プロセッサ内部のアドレスＰが偶数か奇数かによ
って管理する。これは、図９に示すように、プロセッサ
内部のアドレスＰ₀ が０か１かによって管理するのと同
じことである。３２ビットアクセスの場合、実アドレス
はＮ／２である。図６は４８ビットアクセスの場合であ
り、アドレス管理が複雑である。図１０に示すように、
プロセッサ内部のアドレス（Ｐ₀ ，Ｐ₁ ）が（０，
０），（０，１），（１，０）のいずれかによって、ア
クセス部分が管理される。４８ビットアクセスの場合、
実アドレスはＮ／３である。図７は６４ビットアクセス
の場合であり、アドレス管理が複雑である。図１１に示
すように、プロセッサ内部のアドレス（Ｐ₀ ，Ｐ₁ ）が
（０，０），（０，１），（１，０），（１，１）のい
ずれかによって、アクセス部分が管理される。６４ビッ
トアクセスの場合、実アドレスはＮ／４である。このよ
うなアクセス管理が可能なのは、データが圧縮されてい
るからである。

【００３５】図１の例および図３の例では、３２ビット
マイクロプロセッサ１０は、コード変換部１４およびコ
ード逆変換部３８を含んだが、外部メモリがＲＯＭの場
合には、３２ビットマイクロプロセッサ１０は、コード
逆変換部３８を含まず、コード変換部１４のみを含む。

【００３６】この発明を実施するためには、格納データ
を生成するソフトウェアを作成することが必要である。
必要な第１のプログラムは、実態のプログラムで実際に
使用されているコードを重複することなく検索して、コ
ードの種類の全数を出力する高速ソートプログラムであ
る。この第１のプログラムは、実際に使用されているコ
ードを重複することなく個々に出力するとともに、個々
のコードに対する数も同時に出力する。必要な第２のプ
ログラムは、プロセッサ内部のコード変換部のテーブル
データを生成するプログラムである。この第２のプログ
ラムは、個々のコードをテーブルの先頭アドレスから順
番に対応させる。必要な第３のプログラムは、原始デー
タ（３２ビットの命令のコード）から、圧縮データであ
る仮想的（疑似的）コードを決められた実アドレスに格
納するプログラムである。この第３のプログラムは、プ
ロセッサ内部のテーブルからバイナリーサーチして、所
定のアドレスにあるコードがテーブルの先頭から何番目
にあるかを検出して、そのアドレスコードを所定の実ア
ドレスに格納する。

【００３７】図１３はアドオンソフトウェアのセグメン
ト管理を示すブロック図である。プログラムが大きい
と、セグメント管理を行う必要がある場合があり、プロ
グラムはたとえば（ｍ＋１）個のセグメント５４に分割
される。分割されたセグメント５４は、マイクロプロセ
ッサ内部のセグメントレジスタ５６によって制御され
る。また、セグメントレジスタ５６は、たとえば８ビッ
ト〜９ビットである。

【００３８】上述のように、オブジェクトコードの種類
の数ｘがｎビットで表せるとすると、ｘ＝２ⁿ（ｎ＝ｌ
ｏｇｘ／ｌｏｇ２）で圧縮率ｎ／３２となる。図１４は
ｎ＝１６の場合のセグメント５４のセグメントサイズと
同一命令の平均数（または同一オブジェクトコードの平
均容量）との関係を示すグラフである。また、図１５は
ｎ＝１３の場合のセグメント５４のセグメントサイズと
同一命令の平均数（または同一オブジェクトコードの平
均容量）との関係を示すグラフである。図１６はｎ＝１
０の場合のセグメント５４のセグメントサイズと同一命
令の平均数（または同一オブジェクトコードの平均容
量）との関係を示すグラフである。同一命令の平均数
が、たとえば３２〜６４であるとき、同一オブジェクト
コードの平均容量は、１２８Ｂ〜２５６Ｂである。この
とき、ｎ＝１６の場合、図１４に示すように、セグメン
ト５４のセグメントサイズは、８ＭＢ〜１６ＭＢであ
る。また、ｎ＝１３の場合、図１５に示すように、セグ
メント５４のセグメントサイズは、１ＭＢ〜２ＭＢであ
る。さらに、ｎ＝１０の場合、図１６に示すように、セ
グメント５４のセグメントサイズは、１／８ＭＢ〜１／
４ＭＢである。このようにｎが小さく、圧縮率ｎ／３２
が小さいほど、分割されたセグメント５４のセグメント
サイズは小さくなる。

【００３９】圧縮率は、オブジェクトコードが実際に使
われている種類の数によって異なってくる。一般に、オ
ブジェクトコードの種類の数ｘがｎビットで表せるとす
ると、ｘ＝２ⁿ（ｎ＝ｌｏｇｘ／ｌｏｇ２）で圧縮率ｎ
／３２となる。図１２はオブジェクトコードの種類の数
ｘのビット数ｎと圧縮率ｎ／３２との関係を示すグラフ
である。図１２中の数字は、順に、「圧縮率」（「コー
ド変換部の長さ」）：「必要なメモリ容量」を示す。た
とえば、オブジェクトコードの種類の数ｘが１６ビット
で表せるとすると、ｘ＝２¹⁶＝６５５３６で圧縮率１／
２となる。予測としては、オブジェクトコードの種類の
数ｘは必ずこの範囲に入る。また、オブジェクトコード
の種類の数ｘが２０ビットで表せるとすると、ｘ＝２²⁰
＝１０４８５７６で圧縮率５／８（６２．５％）とな
る。オブジェクトコードの種類の数ｘがこの範囲になる
ことはあり得ないと考えられる。さらに、オブジェクト
コードの種類の数ｘが１２ビットで表せるとすると、ｘ
＝２¹²＝４０９６で圧縮率３／８（３７．５％）とな
る。予測としては、オブジェクトコードの種類の数ｘは
この範囲に入る可能性が高い。

【００４０】この発明によれば、外部メモリ容量が、大
きく圧縮されるが、３２ビットマイクロプロセッサにつ
いて圧縮シミュレーションを行ったところ、１５通りの
シミュレーションに対し、圧縮率は、２５．０００％，
２５．０００％，２５．０００％，２５．０００％，２
５．０００％，２５．０００％，３１．２５０％，３
４．３７５％，３７．５００％，４０．６２５％，４
３．７５０％，３４．３７５％，４０．６２５％，４
６．８７５％，４６．８７５％となった。

【００４１】この発明によれば、外部メモリ容量が、大
きく、たとえば３０％〜４０％に圧縮される。現在、デ
ジタルデータ処理装置は、８ビットから１６ビットへ、
１６ビットから３２ビットへと発展してきており、近い
将来、３２ビットが主流になると思われる。そのため、
外部メモリ容量が、大きく圧縮されることによる効果は
特に大きい。また、圧縮されたコードを瞬間的に伸長す
ることができる。さらに、アクセスの遅いメモリが高速
に使える上に、ローパワーなメモリが構成できる。その
ため、低コストのデジタルデータ処理装置が得られる。
すなわち、低電力で高速なシステムを実現することがで
きるデジタルデータの圧縮／伸長方式を有するデジタル
データ処理装置が得られる。

【００４２】この発明は、マイクロプロセッサ，パーソ
ナルコンピュータ，ワードプロセッサ，携帯情報端末，
デジタルシグナルプロセッサ，コンピュータ等のデジタ
ルデータ処理装置に適用でき、パーソナル・デジタル・
アシスタンス（ＰＤＡ）のＮｅｗｔｏｎ（登録商標）等
様々な商品に適用できる。また、この発明は、１６ビッ
トマイクロプロセッサおよび１６ビットマイコンにも適
用できる。さらに、この発明は、書き変え可能ＲＯＭ内
蔵マイクロプロセッサおよび書き変え可能ＲＯＭ内蔵マ
イコンにも応用できる。このように、コード変換部１４
を書き変え可能ＲＯＭとすることによって、コード変換
部１４を自由に書き変えられ、コンピュータシステムと
してのコンピュータセキュリティにつながる。この発明
によれば、同容量のメモリに対して、約２倍の機能（プ
ログラム）を実現でき、同程度の機能（プログラム）に
対して、約１／２倍の容量のメモリを使用できる。

【００４３】さらに、この発明によれば、コード変換部
１４を書き変え可能ＲＯＭとすることによって、マイク
ロプロセッサを変えても、コード変換部１４を書き変え
さえすれば、同じ機能が実現できるので、インストラク
ションインディペンデントなマイクロプロセッサを実現
できる。同様に、この発明によれば、コード変換部１４
を書き変え可能ＲＯＭとすることによって、インストラ
クションを変えても、コード変換部１４を書き変えさえ
すれば、同じ機能が実現できるので、プロセッサインデ
ィペンデントなソフトウェアを実現でき、他のマイクロ
プロセッサのソフトウェアリソースにすることが可能と
なる。さらに、この発明によれば、コード変換部１４を
用いることによって、ＣＩＳＣ（ＣｏｍｐｌｅｘＩｎ
ｓｔｒｕｃｔｉｏｎＳｅｔＣｏｍｐｕｔｅｒ）命令
をＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎ
ＳｅｔＣｏｍｐｕｔｅｒ）命令に変換して実行する
ことができる。すなわち、ＣＩＳＣ命令で書かれたソフ
トウェアをＲＩＳＣ命令で走らせることも可能となる。

【００４４】なお、この発明はデジタルデータ処理装置
に係るものであるが、デジタルデータ処理装置には、デ
ジタル信号処理装置も含まれる。

【００４５】図１７は圧縮率のプロセッサビット長への
依存性（予測値）を示すグラフである。プロセッサビッ
ト長Ｍが８ビット長の場合、圧縮率ｎ／Ｍは、７／８〜
８／８であり、約９０％〜１００％とほとんど圧縮効果
は出ない。また、プロセッサビット長Ｍが１６ビット長
の場合、圧縮率ｎ／Ｍは、９／１６〜１１／１６であ
り、約６０％〜約７０％である。プロセッサビット長Ｍ
が３２ビット長の場合、圧縮率ｎ／Ｍは、１２／３２〜
１６／３２であり、約４０％〜５０％である。また、プ
ロセッサビット長Ｍが６４ビット長の場合、圧縮率ｎ／
Ｍは、１９／６４〜２４／６４であり、約３０％〜約４
０％である。このように、プロセッサビット長Ｍが大き
くなるに従って、圧縮率ｎ／Ｍは小さくなる。

【００４６】図１の例および図３の例では、３２ビット
マイクロプロセッサ１１内にコード変換部１４が形成さ
れたが、外部メモリにコード変換部が形成されてもよ
い。図１８はコード変換部１４を含む半導体メモリ装置
を示すブロック図である。このように、外部メモリ４７
にコード変換部１４を形成した場合、コード変換部１４
にフラッシュメモリ，ＦＲＡＭ（強誘電体ＲＡＭ）を集
積することによって、コード変換部１４を書き変え可能
ＲＯＭとすることが可能になる。コード変換部１４を自
由に書き変えられるということは、メモリとしてのコン
ピュータセキュリティにつながる。

【００４７】上述の各々の例では、外部メモリ４７に格
納される実コード（プログラムやデータ）は、すべて仮
想コードに圧縮された後、コード変換部１４によって、
実コードに変換される。すなわち、上述の各々の例は、
コード変換部１４の大きさを固定しないで、実コードを
復元させる場合であって、完全な実現性と柔軟性とを有
しており、実用上、ほとんどの場合、コード変換部１４
の大きさを固定しない方法が用いられる。

【００４８】しかし、コード変換部１４の大きさが固定
される場合があり、この場合にも、この発明を適用でき
る。以下に、コード変換部１４の大きさが固定される場
合について説明する。コード変換部１４の大きさを固定
したために、実コードに変換できない非圧縮コードがあ
る場合に有効である。例えば、決められた大きさのコー
ド変換部１４で実コードに変換できないプログラムやデ
ータの追加を行うような場合である。

【００４９】図１９はコード変換部１４の大きさが固定
される場合を説明するためのメモリイメージの例を示す
図である。図１９（Ａ）に示す例では、アドレス長Ｎの
部分においては、コードは１６ビット長であり、１／２
に圧縮されているが、アドレス長ｘの部分においては、
コードは３２ビット長であり、非圧縮のままである。図
１９（Ａ）に示す状態のままでは、実行処理が困難であ
るので、図１９（Ｂ）および図１９（Ｃ）に示すよう
に、アドレス長をＮ／２として、１６ビットの仮想コー
ドを横に並べて、３２（１６×２）ビットの外部メモリ
４７が構成される。このように、１６ビットの仮想コー
ドを横に並べて、３２（１６×２）ビットの外部メモリ
４７が構成されるのは、図５に示す例と同様である。こ
のとき、アドレス長Ｎ／２の空きアドレススペースが生
じるが、図１９（Ｂ）に示す例では、アドレス長ｘの部
分のアドレスが変化していない。それに対し、図１９
（Ｃ）に示す例では、アドレス長Ｎ／２の空きアドレス
スペースをなくし、アドレス長（Ｎ／２＋ｘ）の連続ア
ドレスとしている。

【００５０】図２０（Ａ）は図１９（Ｂ）に示す例のア
ドレス管理を示すフロー図であり、図２０（Ｂ）は図１
９（Ｃ）に示す例のアドレス管理を示すフロー図であ
る。図２０（Ａ）および図２０（Ｂ）に示すフロー図の
点線内のフローチャートは、図９に示すフローチャート
と同じである。図２０（Ａ）に示すフロー図と図９に示
すフロー図との異なる部分は、「Ｐ＞Ｎ」の判定部と
「Ｐ→Ｐ′」の部分であり、図２０（Ｂ）に示すフロー
図と図９に示すフロー図との異なる部分は、「Ｐ＞Ｎ」
の判定部と「Ｐ−Ｎ／２→Ｐ′」の部分である。

【００５１】図１に示す３２ビットマイクロプロセッサ
１０は、外部メモリ４７から出力される命令（仮想的コ
ード）の入力部に、１６ビットレジスタ１２を有してい
る。また、図３に示す３２ビットマイクロプロセッサ１
０は、外部メモリ４７から出力される命令（仮想的コー
ド）の入力部に、１６ビットレジスタ１２ａ，１２ｂを
有している。すなわち、図１および図３に示す３２ビッ
トマイクロプロセッサ１０は、レジスタを有し、レジス
タ制御が行われている。しかし、命令実行の並列性を高
め、高速で処理するために、パイプライン制御すること
も可能である。パイプライン制御とは、機械命令の実行
をオーバーラップさせて行う方式であり、命令実行の並
列性を高め、処理の高速化を図ることができ、高性能マ
イクロプロセッサ等で用いられている。

【００５２】パイプライン制御の場合、図１に示す例で
は、外部メモリ４７から出力される命令（仮想的コー
ド）が１６ビットで構成されているため、次々とパイプ
ラインに流れて行く。それに対して、図３に示す例で
は、命令（仮想的コード）が３２ビットで構成されてい
るため、２つの１６ビット命令が入力される。このと
き、外部からのフェッチ動作では、２つの１６ビット命
令が読み込まれるが、１つの１６ビット命令がパイプラ
インに流れ、他の１つの命令は、１６ビット分のプリフ
ェッチバッファになっている１６ビットのラッチに書き
込まれる。そして、次のフェッチ動作で、この書き込ま
れた１６ビット命令が、即時実行可能となる。すなわ
ち、２つの１６ビット命令が入力された場合、２つの命
令ごとに１回しか外部メモリ４７をアクセスしないの
で、さらに高速処理が可能となる。ここで説明した例
は、図１および図３で図示されているレジスタ制御の部
分に対して、パイプライン制御による手段を用いた構成
である。

【００５３】上述の例では、ＲＯＭまたは書き変え可能
ＲＯＭがコード変換部１４として用いられている。な
お、ＲＯＭの代わりに、ＡＮＤ／ＯＲ回路によるハード
ワイヤードロジックを用いてもよい。次に、ＲＡＭがコ
ード変換部１４として用いられ例について説明する。

【００５４】図２１はこの発明の他の例を示すブロック
図であり、図２２は図２１に示す例の変形例を示すブロ
ック図である。図２１に示す例では、３２ビットマイク
ロプロセッサ１０は、外部記憶装置５８，外部メモリ４
７およびＣＰＵ２０を含む。２次記憶装置とも呼ばれる
外部記憶装置５８には、ハードディスクシステムやフロ
ッピーディスクシステムのように、複数のプログラムが
仮想コード化されて格納されている。そして、外部記憶
装置５８に、各々のプログラム＃１，プログラム＃２，
・・・，プログラム＃ｍが、それぞれに対応するコード
変換部６０と共に格納されている。この例では、外部メ
モリ４７内にコード変換部１４が形成され、このコード
変換部１４はＲＡＭである。また、ＣＰＵ２０は、パイ
プライン６２，命令デコーダ６４，レジスタグループ２
８，乗算器３０およびキャシュメモリ３２などを含む。

【００５５】外部記憶装置５８としては、ハードディス
ク装置やフロッピーディスク装置に限らず、メモリディ
スクと呼ばれる半導体メモリの他、固定記憶のＭ−ＲＯ
Ｍ（ＭａｓｋＲｏｍ），書き変え可能なフラッシュメ
モリ，強誘電体メモリなどが用いられる。

【００５６】ハードディスクシステムやフロッピーディ
スクシステムでは、主記憶装置とも呼ばれる外部メモリ
との間でプログラム（ジョブ）やデータの入出力が行わ
れる。そして、プログラムやデータの入出力に際して、
スワッピング（スワップイン，スワップアウト）という
制御手段がしばしば用いられる。このスワッピング手法
は、従来からよく知られている。スワッピングとは、主
記憶装置と２次記憶装置との間でジョブの入出力を行う
ことをいう。主記憶装置上に存在するジョブを２次記憶
装置上に書き出すことをスワップアウトといい、２次記
憶装置上に存在するジョブを主記憶装置内に読み込むこ
とをスワップインという。

【００５７】図２１に示す例では、外部記憶装置５８に
格納された各プログラム＃１，＃２，・・・，＃ｍが個
々にＲＡＭである外部メモリ４７にスワップインされる
とともに、各プログラムに対応するコード変換部６０も
外部メモリ４７内のコード変換部１４にスワップインさ
れる。スワップインされたのち、外部メモリ４７とＣＰ
Ｕ２０との間で、個々のプログラムが上述の方法で実行
処理される。外部記憶装置５８に格納される情報がデー
タである場合には、外部メモリ４７から仮想コードが、
外部記憶装置５８にコード変換部１４と共にスワップア
ウトされる。

【００５８】図２１に示す例では、外部メモリ４７内に
コード変換部１４が形成されるのに対し、図２２に示す
例では、ＣＰＵ２０内にコード変換部１４が形成され
る。また、ＣＰＵ２０内に形成されるコード変換部１４
もＲＡＭである。図２２に示す例では、外部記憶装置５
８に格納された各プログラム＃１，＃２，・・・，＃ｍ
が個々にＲＡＭである外部メモリ４７にスワップインさ
れるとともに、各プログラムに対応するコード変換部６
０もＣＰＵ２０内のコード変換部１４にスワップインさ
れ、上述の方法で実行処理される。図２１および図２２
に示す例では、外部記憶装置５８と外部メモリ４７との
間のダウンロードによる実行処理にも対応できる。

【００５９】図２３は外部メモリ４７およびコード変換
部１４を示すブロック図である。外部メモリ４７のＮ・
ｌのデータが、外部メモリ４７のｎ・Ｎのデータとコー
ド変換部１４の２ⁿ・ｌのデータとの和に圧縮されるこ
ととなる。すなわち、下の数式（１）が成立するとき
に、圧縮効果を有することとなる。

【数１】

【数２】したがって、上の数式（２）を満足するアドレス長Ｎを
有するオブジェクトコードに対して、圧縮効果を有する
こととなる。

【００６０】図２４は第２次圧縮の可能性を示す外部メ
モリと第１次圧縮用のコード変換部とを示すブロック図
である。第１次圧縮の場合、図２３に示すように、外部
メモリ４７のＮ・ｌのデータが、外部メモリ４７のｎ・
Ｎのデータとコード変換部１４の２ⁿ・ｌのデータとの
和に圧縮されることとなる。さらに、第１次圧縮後、第
２次圧縮して、ｎビットのデータをｋビット圧縮し、
（ｎ−ｋ）ビットに圧縮すると、外部メモリ４７のＮ・
ｌのデータが、外部メモリ４７の（ｎ−ｋ）・Ｎのデー
タとコード変換部１４の２ⁿ・ｌのデータとの和に圧縮
されることとなる。下の数式（３）が成立すると仮定す
る。

【数３】

【数４】ただし、圧縮率はｎ／ｌである。もし、ｋ＝ｎになる場
合があると仮定すると、Ｎ＝２ⁿとなる場合があり得
る。すなわち、このことは、アドレス長Ｎが２ⁿで、ビ
ット長ｎのメモリを外部にもつことがあることを示して
いる。

【００６１】図２５は第２次圧縮をした場合の外部メモ
リ４７，第１次圧縮用のコード変換部１４ａおよび第２
次圧縮用のコード変換部１４ｂを示すブロック図であ
る。

【００６２】以下に、第２次圧縮における近似的な数式
上の評価について述べる。圧縮を対象とするコードの種
類の数をｘ（最大値）としたとき、第１次圧縮では、ｘ
≦２ⁿ（ｎ：整数でｎ＜ｌ）を満足するｎの最小値まで
外部メモリを削減することができる。ｌビット長をもつ
コード変換部において、その長さ２ⁿに対して、アドレ
ス長がＮで、ビット長がｌで、外部メモリの総容量Ｎｌ
が同一であっても、２ⁿの長さを必要としないコード集
合が存在する。このことは、第２次圧縮において、外部
メモリのビット幅ｎをさらにｋビット圧縮できる可能性
があることを示している。ｎビット長の外部メモリから
（ｎ−ｋ）ビット長をもつ外部メモリにあるコードに２
次圧縮した場合、コードの種類は（ｘ−α）になるか
ら、下の数式（５）が成立する。

【数５】

【数６】すなわち、コード変換部の長さをαだけ縮めることが可
能で、外部メモリをｋ・Ｎビット削減できる可能性があ
る。このことを数式化すると、下の数式（７）が成立す
る。

【数７】

【００６３】第２次圧縮できる可能性について、さらに
示すと下の数式（８）となる。

【数８】

【００６４】Ｎ・ｌ≧ｌ・２ⁿ＋ｎ・Ｎより下の数式
（９）が成立する。

【数９】

【００６５】Ｎ・ｌ≧ｌ・２ⁿ＋ｎ・２^n-k＋（ｎ−
ｋ）・Ｎより下の数式（１０）が成立する。

【数１０】

【００６６】Ｎ・ｌ≧ｌ・２ⁿ＋（ｎ−ｋ）・Ｎより下
の数式（１１）が成立する。

【数１１】

【００６７】数式（１０）において、ｋ＝０のとき、下
の数式（１２）が成立する。

【数１２】

【００６８】数式（１０）において、ｋ＝ｎのとき、下
の数式（１３）が成立する。

【数１３】

【００６９】数式（１１）において、ｋ＝０のとき、下
の数式（１４）が成立する。

【数１４】

【００７０】数式（１１）において、ｋ＝ｎのとき、下
の数式（１５）が成立する。

【数１５】

【００７１】数式（９），（１０），（１１）は、圧縮
率ｎ／ｌから、さらにｋビットだけ第２次圧縮できる可
能性があることを示している。ただし、第２次圧縮でき
るアドレス長Ｎには、下限と限界とがある。それは、ｋ
に対して、数式（９），（１０），（１１）で示される
アドレス長Ｎの下限または限界である。図２６に示すよ
うに、ｋが大きくできる場合には、アドレス長Ｎの下限
または限界は小さくなり、ｋが小さい場合には、アドレ
ス長Ｎの下限または限界は大きくなる。

【００７２】外部メモリの容量をさらにｋＮビット縮め
る可能性を示すと、以下のようになる。

【００７３】数式（１０）を例にとると、下の数式（１
６）となる。

【数１６】ただし、圧縮率は（ｎ−ｋ）／ｌである。

【００７４】第１次の圧縮は、ｋ＝０のときである。し
たがって、下の数式（１７）が成立するアドレス長Ｎが
下限となり、このときの圧縮率はｎ／ｌである。

【数１７】

【００７５】図２７は第１次圧縮に対して、ｋビットの
第２次圧縮を加えたときのアドレス長Ｎと第２次圧縮ビ
ット長ｋとの関係を示すグラフである。図２７に示すよ
うに、第１次圧縮に続いて、さらに第２次圧縮できる可
能性がある。さらに、第３次圧縮，第４次圧縮，第５次
圧縮，・・・，第ｉ次圧縮，・・・と続け、高次圧縮す
ると、計算上は限りなく、限界のアドレス長Ｎ＝２ⁿを
もつ外部メモリの容量まで圧縮が可能なことを図２７は
示している。なお、図２７において、第１次圧縮と第２
次圧縮との境界は、マイクロプロセッサのビット長ｌが
大きくなれば、下方に変化する。

【００７６】図２７のグラフを解析した結果を表１に示
す。

【表１】

【００７７】表１においては、下の数式（１８），（１
９）が用いられる。

【数１８】

【数１９】

【００７８】表１に示すように、ビット長ｌが大きいマ
イクロプロセッサになるに従って、第１次圧縮の圧縮領
域が大きくなり、コード圧縮の効果が大きい。実用的に
は、第１次圧縮で十分な圧縮率が得られ、外部メモリの
容量を圧縮できる。表１から明らかなように、ｌビット
長のマイクロプロセッサにおいて、第２次圧縮を加える
ことによって、さらにｋビットだけ外部メモリを圧縮す
ることができる。たとえば、ビット長ｌ＝３２の場合、
３２ビットマイクロプロセッサとなるが、ｋ＝２とな
り、さらに２ビット圧縮できることとなるので、（ｎ−
２）に圧縮できる。３２ビットマイクロプロセッサの実
験例では、ｎ＝１６であるから、第２次圧縮を加えるこ
とによって、外部メモリメモリのビット幅を１４ビット
にできる可能性が高い。

【００７９】３２ビットマイクロプロセッサの第１次圧
縮の場合の圧縮効果をもつアドレス長Ｎの下限を表２に
示す。

【表２】

【００８０】表２は、３２ビットマイクロプロセッサの
第１次圧縮の場合であるから、下の数式（２０）が成立
する。

【数２０】

【００８１】表には示していないが、ｌ＝６４の６４ビ
ットマイクロプロセッサの第１次圧縮の場合には、下の
数式（２１）が成立する。

【数２１】

【００８２】３２ビットマイクロプロセッサの第２次圧
縮の場合の圧縮効果をもつアドレス長Ｎの下限を表３に
示す。

【表３】

【００８３】表３は、３２ビットマイクロプロセッサの
第２次圧縮の場合であるから、下の数式（２２）が成立
する。

【数２２】

【００８４】表には示していないが、ｌ＝６４，ｋ＝２
の６４ビットマイクロプロセッサの第２次圧縮の場合に
は、下の数式（２３）が成立する。

【数２３】

【００８５】図２８はｌ，ｋを一定とした場合のアドレ
ス長Ｎとｎとの関係を示すグラフである。図２８におい
て、実線はｆ（０）≧ｆ（ｋ）の場合を示し、点線はｆ
（０）≦ｆ（ｋ）の場合を示す。このように、ｆ（０）
≦ｆ（ｋ）となる場合があるが、それはマイクロプロセ
ッサのビット長に依存する。また、３２ビットマイクロ
プロセッサの場合、ｋ＝２のとき、ｌ＝３２でｎ＝１６
となる。

【００８６】図２８のグラフにおいて、ａ点とｂ点また
は接点ｃを数値化した例を表４に示す。

【表４】

【００８７】表４に示すビット長をもつマイクロプロセ
ッサにおいて、以下のようになる。（１）ｌ＝１６のとき、ｎ＝８は３≦ｎ≦１３の中点と
なる。（２）ｌ＝３２のとき、ｎ＝１６は３≦ｎ≦２９の中点
となる。（３）ｌ＝４８のとき、ｎ＝２４は１１≦ｎ≦３７の中
点となる。（４）ｌ＝６４のとき、ｎ＝３２は１０≦ｎ≦５４の中
点となる。（５）ｌ＝９６のとき、ｎ＝４８は９≦ｎ≦８７の中点
となる。（６）ｌ＝１２８のとき、ｎ＝６４は３３≦ｎ≦９５の
中点となる。（７）ｌ＝２５６のとき、ｎ＝１２８は２７≦ｎ≦２２
９の中点となる。（８）ｌ＝５１２のとき、ｎ＝２５６は７５≦ｎ≦４３
７の中点となる。（９）ｌ＝６４０のとき、ｎ＝３２０は７３≦ｎ≦５６
７の中点となる。

【００８８】図２９は第１次圧縮でビット幅ｎまで外部
メモリが圧縮され、その後第２次圧縮を加えることによ
って得られるメモリイメージの例を示す図である。プロ
グラムまたはデータは、通常複数個からなっている場合
が多く、図２９に示すように、さらにｋビットの第２次
圧縮が可能なＮ₂ やＮ₄ のアドレス領域が存在する。ま
た、第２次圧縮以上の高次圧縮が可能なアドレス領域が
存在する場合もある。しかし、実用上では、ビット幅ｎ
のメモリによって設計される。

【図面の簡単な説明】

【図１】１６ビットアクセスを行う場合の３２ビットマ
イクロプロセッサ１０を示すブロック図である。

【図２】外部メモリのメモリエリアがカットされ、コー
ドが圧縮される状態を示す概念図である。

【図３】３２ビットアクセスを行う場合の３２ビットマ
イクロプロセッサ１０を示すブロック図である。

【図４】仮想的（疑似的）コードが外部のメモリに収納
された一例を示すメモリイメージ図である。

【図５】仮想的（疑似的）コードが外部のメモリに収納
された他の例を示すメモリイメージ図である。

【図６】仮想的（疑似的）コードが外部のメモリに収納
されたさらに他の例を示すメモリイメージ図である。

【図７】仮想的（疑似的）コードが外部のメモリに収納
された別の例を示すメモリイメージ図である。

【図８】３２ビットアクセスの場合のアドレス管理を示
すフロー図である。

【図９】３２ビットアクセスの場合のアドレス管理を示
すフロー図である。

【図１０】４８ビットアクセスの場合のアドレス管理を
示すフロー図である。

【図１１】６４ビットアクセスの場合のアドレス管理を
示すフロー図である。

【図１２】オブジェクトコードの種類の数ｘのビット数
ｎと圧縮率ｎ／３２との関係を示すグラフである。

【図１３】アドオンソフトウェアのセグメント管理を示
すブロック図である。

【図１４】ｎ＝１６の場合のセグメントのセグメントサ
イズと同一命令の平均数（または同一オブジェクトコー
ドの平均容量）との関係を示すグラフである。

【図１５】ｎ＝１３の場合のセグメントのセグメントサ
イズと同一命令の平均数（または同一オブジェクトコー
ドの平均容量）との関係を示すグラフである。

【図１６】ｎ＝１０の場合のセグメントのセグメントサ
イズと同一命令の平均数（または同一オブジェクトコー
ドの平均容量）との関係を示すグラフである。

【図１７】圧縮率のプロセッサビット長への依存性（予
測値）を示すグラフである。

【図１８】コード変換部を含む半導体メモリ装置を示す
ブロック図である。

【図１９】コード変換部の大きさが固定される場合を説
明するためのメモリイメージの例を示す図である。

【図２０】（Ａ）は図１９（Ｂ）に示す例のアドレス管
理を示すフロー図であり、（Ｂ）は図１９（Ｃ）に示す
例のアドレス管理を示すフロー図である。

【図２１】この発明の他の例を示すブロック図である。

【図２２】図２１に示す例の変形例を示すブロック図で
ある。

【図２３】外部メモリおよびコード変換部を示すブロッ
ク図である。

【図２４】第２次圧縮の可能性を示す外部メモリと第１
次圧縮用のコード変換部とを示すブロック図である。

【図２５】第２次圧縮をした場合の外部メモリ，第１次
圧縮用のコード変換部および第２次圧縮用のコード変換
部を示すブロック図である。

【図２６】第２次圧縮できるアドレス長の下限と限界と
を示す図である。

【図２７】第１次圧縮に対して、ｋビットの第２次圧縮
を加えたときのアドレス長Ｎと第２次圧縮ビット長ｋと
の関係を示すグラフである。

【図２８】ｌ，ｋを一定とした場合のアドレス長Ｎとｎ
との関係を示すグラフである。

【図２９】第１次圧縮でビット幅ｎまで外部メモリが圧
縮され、その後第２次圧縮を加えることによって得られ
るメモリイメージの例を示す図である。

【符号の説明】

１０３２ビットマイクロプロセッサ１４，１４ａ，１４ｂコード変換部４７外部メモリ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/30 G06F 12/04 530

Claims

(57)【特許請求の範囲】

【請求項１】メモリと、重複するコードに仮想的コードを割り振り、前記仮想的
コードを実コードに変換するコード変換部であって、前
記コード変換部はアドレス部と命令部とを有し、前記メ
モリがデータ伝達経路を介して前記コード変換部にアド
レスを発する、コード変換部と、前記コード変換部の前記命令部から命令を受ける中央処
理装置と、命令部とアドレス部を有するコード逆変換部であって、
前記中央処理装置は前記コード変換部の命令部に接続
し、前記コード逆変換部は前記命令をデータ伝達経路を
介して前記メモリに対して出力されるアドレスに変換す
るコード変換部を含むことを特徴とする、デジタルデー
タ処理装置。
【請求項２】前記中央処理装置が前記コード変換部を
含む、請求項１のデジタルデータ処理装置。
【請求項３】前記メモリは外部メモリであり、前記外
部メモリは前記コード変換部を含む、請求項１のデジタ
ルデータ処理装置。
【請求項４】前記コード変換部は書き変え可能ＲＯＭ
である、請求項２のデジタルデータ処理装置。
【請求項５】前記コード変換部は書き変え可能ＲＯＭ
である、請求項３のデジタルデータ処理装置。
【請求項６】前記コード変換部はＲＡＭである、請求
項２のデジタルデータ処理装置。
【請求項７】前記コード変換部はＲＡＭである、請求
項３のデジタルデータ処理装置。
【請求項８】前記中央処理装置はマイクロプロセッサ
である、請求項２のデジタルデータ処理装置。
【請求項９】前記外部メモリは半導体メモリである、
請求項３のデジタルデータ処理装置。
【請求項１０】前記メモリには、複数のプログラムが
格納され、前記メモリは、前記コード変換部によって、
第１次圧縮したのち、さらに、高次圧縮できるプログラ
ムを含む、請求項１のデジタルデータ処理装置。
【請求項１１】前記メモリには、複数のデータが格納
され、前記メモリは、前記コード変換部によって、第１次圧縮
したのち、さらに、高次圧縮できるデータを含む、請求
項１のデジタルデータ処理装置。
【請求項１２】前記コード変換部は、データの重複す
るコードに対して前記仮想コードを割り振り、前記仮想
コードを実コードに変換する、請求項１のデジタルデー
タ処理装置。
【請求項１３】前記コード変換部は、プログラムの重
複するコードに対して前記仮想コードを割り振り、前記
仮想コードを実コードに変換する、請求項１のデジタル
データ処理装置。