JP3299776B2 - Numerical control unit - Google Patents

Numerical control unit

Info

Publication number
JP3299776B2
JP3299776B2 JP15567892A JP15567892A JP3299776B2 JP 3299776 B2 JP3299776 B2 JP 3299776B2 JP 15567892 A JP15567892 A JP 15567892A JP 15567892 A JP15567892 A JP 15567892A JP 3299776 B2 JP3299776 B2 JP 3299776B2
Authority
JP
Japan
Prior art keywords
memory
detection signal
chattering
stored
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP15567892A
Other languages
Japanese (ja)
Other versions
JPH05324078A (en
Inventor
清一 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DMG Mori Co Ltd
Original Assignee
DMG Mori Co Ltd
Mori Seiki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by DMG Mori Co Ltd, Mori Seiki Co Ltd filed Critical DMG Mori Co Ltd
Priority to JP15567892A priority Critical patent/JP3299776B2/en
Publication of JPH05324078A publication Critical patent/JPH05324078A/en
Application granted granted Critical
Publication of JP3299776B2 publication Critical patent/JP3299776B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Feedback Control In General (AREA)
  • Control Of Position Or Direction (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、数値制御装置に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a numerical controller.

【0002】[0002]

【前提構造】本発明の数値制御装置は、例えば図1又は
図6に示すように、次の前提構造を有するものを前提と
する。すなわち、加工機械1のアクチュエータ2の制御
目標を設定するキー入力手段3、このキー入力手段3で
設定した制御目標を記憶する制御目標メモリ4、上記加
工機械1のアクチュエータ2の駆動部5のセンサの検出
信号Qを受ける入力インタフェース6、この入力インタ
フェース6から入力した検出信号Qを記憶する検出信号
メモリ7、及び、前記制御目標メモリ4の制御目標値
と、前記検出信号メモリ7の検出値とを入力することに
基づき、アクチュエータ制御用のアクチュエータ制御指
令信号を出力するアクチュエータ制御用演算手段8を備
える。
[Prerequisite Structure] The numerical control device of the present invention is assumed to have the following prerequisite structure, for example, as shown in FIG. 1 or FIG. That is, a key input unit 3 for setting a control target of the actuator 2 of the processing machine 1, a control target memory 4 for storing the control target set by the key input unit 3, a sensor of the driving unit 5 of the actuator 2 of the processing machine 1 , An input interface 6 for receiving the detection signal Q, a detection signal memory 7 for storing the detection signal Q inputted from the input interface 6, a control target value of the control target memory 4, and a detection value of the detection signal memory 7. And an actuator control calculating means 8 for outputting an actuator control command signal for actuator control based on the input.

【0003】[0003]

【従来の技術】上記前提構造において、入力インタフェ
−スからの入力信号をメモリ及び演算部を介して演算処
理する部分は、従来技術では、例えば図6に示すように
構成されたものがある。すなわち、入力インタフェース
6の各信号入力6a・6b…に、時間遅延回路15を設
けて入力信号のチャタリングを除去していた。この時間
遅延回路15は、個々の数値制御装置によって次のよう
に構成の異なるものがある。 (イ)遅延時間が一定に固定されているもの。 (ロ)入力インタフェース6の各入力端子毎に高速(短
時間)用、低速(長時間)用を決めてあるもの。 (ハ)必要に応じてハードウエア部品(抵抗15a・1
5b…等)を取り替えて、遅延時間を変更するもの。
2. Description of the Related Art In the above-mentioned premise structure, a portion for performing an arithmetic processing on an input signal from an input interface via a memory and an arithmetic section is, for example, shown in FIG. That is, a time delay circuit 15 is provided at each of the signal inputs 6a, 6b,... Of the input interface 6 to eliminate chattering of the input signal. The time delay circuit 15 has a different configuration depending on each numerical controller as follows. (B) The delay time is fixed. (B) For each input terminal of the input interface 6, one for high speed (short time) and one for low speed (long time) are determined. (C) If necessary, hardware components (resistors 15a / 1
5b ...) to change the delay time.

【0004】[0004]

【発明が解決しようとする課題】上記の従来技術では、
例えばフットスイッチの接点のような低速(長時間)の
チャタリングと、光電素子による検出スイッチのような
高速(短時間)のものとが共存する場合、次の問題があ
る。 (イ)遅延時間が一定に固定されているものでは、チャ
タリングの性質によっては、何れかのチャタリング除
去、又は何れのチャタリング除去も不可能となる事があ
る。 (ロ)入力インタフェースの各入力端子毎に高速(短時
間)用、低速(長時間)用を決めてあるものでは、入力
点数に高速用何点、低速用何点などの制限があり、不足す
る場合がある。 (ハ)ハードウエア部品を取り替えるものでは、抵抗モ
ジュール(例えば入力8点用)毎に変更する必要があ
る。 この場合、部品が必要なうえ、その取り替えの手間が非
常に面倒である。本発明は、数値制御装置に、入力点数
の制限が無く取替部品が不必要で、遅延時間変更の手間
が簡単な、入力信号のチャタリング除去機能を備えるこ
とを課題とする。
In the above prior art,
For example, when low-speed (long time) chattering such as a contact of a foot switch and high-speed (short time) such as a detection switch using a photoelectric element coexist, there is the following problem. (A) If the delay time is fixed, depending on the nature of chattering, it may be impossible to remove any chattering or remove any chattering. (B) If the input interface is set for high-speed (short-time) or low-speed (long-time) for each input terminal, there are limitations on the number of input points such as high-speed and low-speed, and so on. May be. (C) In the case of replacing a hardware component, it is necessary to change for each resistance module (for example, for eight inputs). In this case, parts are required, and replacement of the parts is very troublesome. SUMMARY OF THE INVENTION It is an object of the present invention to provide a numerical controller having an input signal chattering elimination function in which the number of input points is not limited, no replacement parts are required, and the trouble of changing the delay time is simple.

【0005】[0005]

【課題を解決するための手段】本発明は、上記前提構造
において、上記課題を達成するために、例えば図1乃至
図5に示すように、次の改良構造を追加したものであ
る。すなわち、入力インタフェース6から検出信号メモ
リ7への検出信号Qのチャタリング信号部分をキャンセ
ルする時間を設定するためのメモリであって、複数の前
記検出信号Qのそれぞれに対応した複数の単位時間繰り
返し回数の設定値が前記キー入力手段3で設定されるキ
ャンセルパラメータメモリ9を備える。さらに、そのキ
ャンセルパラメータメモリ9に記録したキャンセルパラ
メータPに基づいて、前記入力インタフェース6からの
検出信号Qのチャタリング信号部分が検出信号メモリ7
へ伝達されるのを阻止するチャタリング信号部分キャン
セル手段10を備える。そして、このチャタリング信号
部分キャンセル手段10は、キャンセル部11とメモリ
部12とを備える。さらに、このキャンセル部11は、
キャンセルパラメータメモリ9に設定された単位時間繰
り返し回数だけ、前記入力インタフェース6から検出信
号Qを前記メモリ部12に複数回記憶させ、その複数回
の記憶値が一致しない場合に、前記入力インタフェース
6からの検出信号Qのチャタリング信号部分が検出信号
メモリ7へ伝達されるのを阻止するように構成する。
According to the present invention, in order to achieve the above-mentioned object, the following improved structure is added to the above-mentioned premise structure, for example, as shown in FIGS. That is, a memory for setting a time to cancel the chattering signal portion of the detection signal Q from the input interface 6 to the detection signal memory 7, a plurality of pre
A cancel parameter memory 9 in which a set value of a plurality of unit time repetitions corresponding to each of the detection signals Q is set by the key input means 3 is provided. Further, based on the cancellation parameter P recorded in the cancellation parameter memory 9, the chattering signal portion of the detection signal Q from the input interface 6 is stored in the detection signal memory 7.
And a chattering signal portion canceling means 10 for preventing the chattering signal from being transmitted to the communication device. The chattering signal portion canceling means 10 includes a canceling unit 11 and a memory unit 12. Further, the cancel unit 11
The detection signal Q is stored in the memory unit 12 a plurality of times from the input interface 6 by the number of unit time repetitions set in the cancellation parameter memory 9, and when the stored values do not match, the detection signal Q is output from the input interface 6. Is configured to prevent the chattering signal portion of the detection signal Q from being transmitted to the detection signal memory 7.

【0006】[0006]

【作用】本発明は次のように作用する。図2及び図4の
作動フローチャート並びに図3及び図5の作動タイミン
グチャートを参照して説明する。 (1)数値制御装置メインルーチンの作動 まず、キー入力手段3により、キャンセルパラメータメ
モリ9に複数のキャンセルパラメータP1・P2…を記
憶させる。このキャンセルパラメータP1・P2…は、
検出信号Q1・Q2…毎に、例えばチャタリングキャン
セル不要の場合は0(ゼロ)、高速(短時間)チャタリ
ングキャンセル要の場合は1、低速(長時間)チャタリ
ングキャンセル要の場合は2、と言うように設定してお
く。図2(A)の作動フローチャートに示すように、こ
の状態でアクチュエータ制御用演算手段8は、ステップ
S1でTmsec(例えば15msec)毎にタイマ割込によ
り入力インタフェース6から入力する検出信号Q1・Q
2…を、ステップS2でまとめて(例えば8ビット毎
に)並列に取り込む。そして、ステップS3でその1点
(1ビット)毎に順に取り出し、ステップS4でチャタ
リング信号部分キャンセル手段10のチャタリングキャ
ンセルサブルーチン(図2(B))を通してチェックす
る。そして、個々のキャンセルパラメータP1・P2…
の値に応じて制御して、チャタリングを除去した確定検
出信号R1・R2…を検出信号メモリ7へ記憶させる。
次に、ステップS5で全点(8ビット)のチェックが済
んだかどうかを見る。アクチュエータ制御用演算手段8
は上記全点のチェックが終る(ステップS6)と、上記
検出信号メモリ7の内容をアクチュエータ制御用演算手
段8で演算処理して、アクチュエータ2の駆動部5・出
力インタフェース13及び表示部14に出力する。さら
に、アクチュエータ制御用演算手段8は、図示しない他
の入力又は制御動作を実行し、Tmsec後再度タイマ割
込が作動して、検出信号Q1・Q2…を取り込む。以
下、この動作を繰り返す。
The present invention operates as follows. The operation will be described with reference to the operation flowcharts of FIGS. 2 and 4 and the operation timing charts of FIGS. 3 and 5. (1) Operation of Numerical Control Unit Main Routine First, a plurality of cancel parameters P1, P2,... Are stored in the cancel parameter memory 9 by the key input means 3. The cancellation parameters P1, P2,.
For each detection signal Q1, Q2,..., For example, 0 (zero) when chattering cancellation is unnecessary, 1 when high-speed (short-time) chattering cancellation is required, and 2 when low-speed (long-time) chattering cancellation is required. Set to. As shown in the operation flowchart of FIG. 2 (A), in this state, the actuator control arithmetic means 8 detects the detection signals Q1 and Q input from the input interface 6 by a timer interrupt every Tmsec (for example, 15 msec) in step S1.
.. Are fetched in parallel (for example, every 8 bits) in step S2. Then, in step S3, the data is sequentially extracted for each point (one bit), and in step S4, a check is made through the chattering cancel subroutine (FIG. 2B) of the chattering signal portion canceling means 10. Then, individual cancellation parameters P1, P2,.
Are stored in the detection signal memory 7 after the chattering has been removed.
Next, it is determined whether or not all points (8 bits) have been checked in step S5. Actuator control arithmetic means 8
When the check of all the points is completed (step S6), the contents of the detection signal memory 7 are processed by the actuator control calculating means 8 and output to the drive unit 5, output interface 13 and display unit 14 of the actuator 2. I do. Further, the actuator control arithmetic means 8 executes another input or control operation (not shown), and after Tmsec, the timer interrupt is activated again to take in the detection signals Q1, Q2,. Hereinafter, this operation is repeated.

【0007】(2)チャタリングキャンセルサブルーチ
ンの1回目の作動 数値制御装置の電源投入時、チャタリング信号部分キャ
ンセル手段10のメモリ部12のNEWメモリ12a・
OLDメモリ12b及びOLDOLDメモリ12cは、
クリアされて0(ゼロ)が記憶される。図2(B)に示
すように、チャタリングキャンセル部11のチャタリン
グキャンセルサブルーチンでは、サブルーチンに順に入
力する1点(1ビット)毎の検出信号Q1・Q2…に対
応して、前記キャンセルパラメータメモリ9に記憶させ
てあるキャンセルパラメータP1・P2…を参照する。 ◎検出信号Q1対応キャンセルパラメータP1の例 すなわち、ステップS41でサブルーチンの実行が始ま
ると、まずステップS42で検出信号Q1をNEWメモ
リ12a1へ記憶させる。検出信号Q1にチャタリング
のある場合、ステップS42で取り込むタイミングによ
って、検出信号Q1のレベル、すなわちNEWメモリ1
2a1の記憶内容が変る。図3(A)の作動タイミング
チャートに示すように、検出信号Q1のチャタリングの
ハイレベルを取り込んだ場合は、NEWメモリ12a1
にはH(ハイ)が記憶され、反対に、図3(B)に示す
ようにチャタリングのローレベルを取り込んだ場合は、
NEWメモリ12a1にはL(ロー)が記憶される。次
に、ステップS43ではその検出信号Q1に対応するキ
ャンセルパラメータP1を取り出す。このキャンセルパ
ラメータP1に、例えば高速(短時間)チャタリングキ
ャンセル要を意味する値1が記憶されていたとすれば、
ステップS44でその値1をチェックした後、さらにス
テップS45でNEWメモリ12a1とOLDメモリ1
2b1とを比較する。最初このOLDメモリ12b1に
は0(ゼロ)が記憶されているから、図3(A)に示す
ように、検出信号Q1のチャタリングのハイレベルを取
り込んだ場合は、ステップS45からステップS47へ
ジャンプして、NEWメモリ12a1の記憶内容H(ハ
イ)をOLDメモリ12b1へ転送する。反対に、図3
(B)に示すように、チャタリングのローレベルを取り
込んだ場合は、ステップS45からステップS46へ移
ってNEWメモリ12a1の記憶内容L(ロー)を検出
信号メモリ7へ転送する。ついで、ステップS47でN
EWメモリ12a1の記憶内容L(ロー)をOLDメモ
リ12b1へ転送する。そして、ステップS48でサブ
ルーチンの実行が終り、メインルーチンのステップS5
へ戻る。 ◎検出信号Q2対応キャンセルパラメータP2の例 メインルーチンでは前述したように、ステップS3で次
の1点(1ビット)を取り出し、検出信号Q2としてス
テップS4でサブルーチンの実行(ステップS41)を
始める。ステップS42では、検出信号Q2をNEWメ
モリ12a2へ記憶させる。図3(C)に示すように、
検出信号Q2にチャタリングがなければ、NEWメモリ
12a2には信号のハイレベルが取り込まれて、H(ハ
イ)が記憶される。そして、この検出信号Q2に対応す
るキャンセルパラメータP2に、例えばチャタリングキ
ャンセル不要を意味する値0(ゼロ)が記憶されていた
とすれば、ステップS44でその値をチェックした時に
ステップS46へジャンプし、NEWメモリ12a2の
記憶内容H(ハイ)を検出信号メモリ7へ転送して記憶
させる。さらにステップS47でNEWメモリ12a2
の内容をOLDメモリ12b2へ転送し、ステップS4
8でサブルーチンの実行を終え、メインルーチンのステ
ップS5へ戻る。尚、例えばキャンセルパラメータP3
が低速(長時間)チャタリングキャンセル要を意味する
値2の場合、についての説明は(5)項で後述する。以
上のようにして、メインルーチンで検出信号全点(8ビ
ット)のチェックを済ませた後、最初の割込からTmse
c後に再度タイマ割込が作動する。
(2) First operation of chattering cancel subroutine When the numerical controller is turned on, the new memory 12a of the memory unit 12 of the chattering signal partial canceling means 10
The OLD memory 12b and the OLD memory 12c are
Cleared and 0 (zero) is stored. As shown in FIG. 2 (B), in the chattering cancel subroutine of the chattering cancel unit 11, the cancel parameter memory 9 stores the detection signals Q1, Q2,. The stored cancel parameters P1, P2,... Are referred to. Example of Detection Signal Q1 Corresponding Cancellation Parameter P1 That is, when execution of the subroutine starts in step S41, first, in step S42, the detection signal Q1 is stored in the NEW memory 12a1. If there is chattering in the detection signal Q1, the level of the detection signal Q1, that is, the NEW memory 1
The storage content of 2a1 changes. As shown in the operation timing chart of FIG. 3A, when the high level of the chattering of the detection signal Q1 is fetched, the NEW memory 12a1
Is stored as H (high). Conversely, when a low level of chattering is captured as shown in FIG.
L (low) is stored in the NEW memory 12a1. Next, in step S43, a cancel parameter P1 corresponding to the detection signal Q1 is extracted. If, for example, a value 1 indicating that high-speed (short-time) chattering cancellation is required is stored in the cancellation parameter P1,
After checking the value 1 in step S44, further in step S45 the NEW memory 12a1 and the OLD memory 1
2b1. Since 0 (zero) is stored in the OLD memory 12b1 at first, when the high level of the chattering of the detection signal Q1 is taken in as shown in FIG. 3A, the process jumps from step S45 to step S47. Then, the storage content H (high) of the NEW memory 12a1 is transferred to the OLD memory 12b1. On the contrary, FIG.
As shown in (B), when a low level of chattering is captured, the process proceeds from step S45 to step S46 to transfer the stored content L (low) of the NEW memory 12a1 to the detection signal memory 7. Then, at step S47, N
The storage content L (low) of the EW memory 12a1 is transferred to the OLD memory 12b1. Then, the execution of the subroutine ends in step S48, and the process proceeds to step S5 of the main routine.
Return to Example of Cancel Parameter P2 Corresponding to Detection Signal Q2 In the main routine, as described above, the next point (one bit) is extracted in step S3, and execution of a subroutine is started in step S4 (step S41) as detection signal Q2. In step S42, the detection signal Q2 is stored in the NEW memory 12a2. As shown in FIG.
If there is no chattering in the detection signal Q2, a high level of the signal is taken into the NEW memory 12a2, and H (high) is stored. If, for example, a value 0 (zero) meaning that chattering cancellation is unnecessary is stored in the cancellation parameter P2 corresponding to the detection signal Q2, the process jumps to step S46 when the value is checked in step S44 and NEW The content H (high) stored in the memory 12a2 is transferred to and stored in the detection signal memory 7. Further, in step S47, the NEW memory 12a2
Is transferred to the OLD memory 12b2, and step S4
At step 8, the execution of the subroutine ends, and the process returns to step S5 of the main routine. Incidentally, for example, the cancellation parameter P3
If the value is 2, which means that low-speed (long-time) chattering cancellation is required, a description will be given later in section (5). As described above, after all the detection signal points (8 bits) have been checked in the main routine, Tmse
After c, the timer interrupt is activated again.

【0008】(3)チャタリングキャンセルサブルーチ
ンの2回目の作動 メインルーチンでは、最初の割込からTmsec後にステ
ップS1で再度タイマ割込が作動して、アクチュエータ
制御用演算手段8がステップS2で2回目の検出信号Q
1・Q2…を取り込む。 ◎検出信号Q1対応キャンセルパラメータP1の例 この場合、検出信号Q1のチャタリングが短時間で収束
してハイレベルに安定していれば、NEWメモリ12a
1にはH(ハイ)が取り込まれる。又、OLDメモリ1
2bの記憶内容は、1回目とは異なっている。すなわ
ち、検出信号Q1のチェックでは、図3(A)に示すよ
うに、チャタリングのハイレベルを取り込んだ場合に
は、NEWメモリ12a1の記憶内容H(ハイ)が記憶
され、反対に、図3(B)に示すように、チャタリング
のローレベルを取り込んだ場合には、L(ロー)が記憶
されている。このため、サブルーチンのステップS44
でキャンセルパラメータP1の値1をチェックした後、
ステップS45でNEWメモリ12a1とOLDメモリ
12b1とを比較する時に、このOLDメモリ12b1
の内容がH(ハイ)であれば、2回目のNEWメモリ1
2a1と上記OLDメモリ12b1との内容とが同じで
あるため、ステップS47へジャンプする事無しにステ
ップS46へ進む。そして、このステップS46で2回
目のNEWメモリ12a1の記憶内容H(ハイ)を検出
信号メモリ7へ転送して記憶させた後、ステップS47
でそのNEWメモリ12a1の記憶内容をOLDメモリ
12b1へ転送する。反対に、前記OLDメモリ12b
1の内容がL(ロー)であれば、2回目のNEWメモリ
12a1と上記OLDメモリ12b1との内容とが異な
るために、再びステップS45からステップS47へジ
ャンプして、NEWメモリ12a1の記憶内容H(ハ
イ)をOLDメモリ12b1へ転送する。そして、ステ
ップS48でサブルーチンの実行が終り、メインルーチ
ンのステップS5へ戻る。 ◎検出信号Q2対応キャンセルパラメータP2の例 検出信号Q2では、キャンセルパラメータP2の値は0
(ゼロ)である。又、1回目のチェック時ステップS4
6でNEWメモリ12a2の記憶内容H(ハイ)を検出
信号メモリ7へ転送して記憶させてある。そのため、1
回目と同じことが繰り返されるだけでなにも変化せず、
ステップS48でサブルーチンの実行が終り、メインル
ーチンのステップS5へ戻る。このようにして、メイン
ルーチンで検出信号全点(8ビット)のチェックを済ま
せた後、2回目の割込からTmsec後に又タイマ割込が
作動する。
(3) Second operation of the chattering cancel subroutine In the main routine, a timer interrupt is activated again in step S1 after Tmsec from the first interrupt, and the actuator control computing means 8 executes the second operation in step S2. Detection signal Q
1. Q2 ... In this case, if the chattering of the detection signal Q1 converges in a short time and is stabilized at a high level, the NEW memory 12a
1 receives H (high). OLD memory 1
The storage content of 2b is different from the first time. That is, in the check of the detection signal Q1, as shown in FIG. 3A, when a high level of chattering is captured, the storage content H (high) of the NEW memory 12a1 is stored. As shown in B), when a low level of chattering is captured, L (low) is stored. Therefore, step S44 of the subroutine
After checking the value 1 of the cancellation parameter P1 with
When comparing the NEW memory 12a1 and the OLD memory 12b1 in step S45, the OLD memory 12b1
Is H (high), the second NEW memory 1
Since the contents of 2a1 and the OLD memory 12b1 are the same, the process proceeds to step S46 without jumping to step S47. Then, in this step S46, the storage content H (high) of the second-time NEW memory 12a1 is transferred to the detection signal memory 7 and stored therein, and then, in step S47.
Transfer the contents stored in the NEW memory 12a1 to the OLD memory 12b1. Conversely, the OLD memory 12b
1 is L (low), since the contents of the second NEW memory 12a1 and the contents of the OLD memory 12b1 are different, the process jumps from step S45 to step S47 again, and the stored contents H of the NEW memory 12a1 are returned. (High) is transferred to the OLD memory 12b1. Then, in step S48, the execution of the subroutine ends, and the process returns to step S5 of the main routine. ◎ Example of cancellation parameter P2 corresponding to detection signal Q2 In detection signal Q2, the value of cancellation parameter P2 is 0.
(Zero). At the time of the first check, step S4
At step 6, the contents H (high) of the NEW memory 12a2 are transferred to the detection signal memory 7 and stored therein. Therefore, 1
Just the same as the first time is repeated, nothing changes,
The execution of the subroutine ends in step S48, and the process returns to step S5 of the main routine. In this way, after all points (8 bits) of the detection signal have been checked in the main routine, the timer interrupt is activated again Tmsec after the second interrupt.

【0009】(4)チャタリングキャンセルサブルーチ
ンの3回目の作動 メインルーチンでは、2回目の割込からTmsec後にス
テップS1で又タイマ割込が作動して、アクチュエータ
制御用演算手段8がステップS2で3回目の検出信号Q
1・Q2…を取り込む。 ◎検出信号Q1対応キャンセルパラメータP1の例 図3(A)に示すように、チャタリングのハイレベルを
取り込んでいた場合には、ステップ46で2回目のNE
Wメモリ12a1の記憶内容H(ハイ)を検出信号メモ
リ7へ転送して記憶させてある。そのため、2回目と同
じことが繰り返されるだけでなにも変化せず、ステップ
S48でサブルーチンの実行が終り、メインルーチンの
ステップS5へ戻る。反対に、図3(B)に示すよう
に、チャタリングのローレベルを取り込んでいた場合に
は、3回目のステップS45でNEWメモリ12a1と
OLDメモリ12b1とを比較した時に、初めて記憶内
容H(ハイ)が一致し、ステップS47へジャンプする
事無しにステップS46へ進む。そして、このステップ
S46で3回目のNEWメモリ12a1の記憶内容H
(ハイ)を検出信号メモリ7へ転送して記憶させた後、
ステップS47でそのNEWメモリ12a1の記憶内容
をOLDメモリ12b1へ転送する。そして、ステップ
S48でサブルーチンの実行が終り、メインルーチンの
ステップS5へ戻る。 ◎検出信号Q2対応キャンセルパラメータP2の例 2回目と同じことが繰り返されるだけでなにも変化しな
い。このようにして、メインルーチンで検出信号全点
(8ビット)のチェックを済ませた後、3回目の割込か
らTmsec後に又タイマ割込が作動すると言う繰り返し
で運転される。
(4) Third operation of the chattering cancel subroutine In the main routine, a timer interrupt is activated again at step S1 after Tmsec from the second interrupt, and the actuator control computing means 8 is activated at step S2 for the third time. Detection signal Q
1. Q2 ... Example of Cancellation Parameter P1 Corresponding to Detection Signal Q1 As shown in FIG. 3A, if a high level of chattering has been captured, the second NE in step 46 is executed.
The stored content H (high) of the W memory 12a1 is transferred to and stored in the detection signal memory 7. Therefore, nothing is changed except that the same operation is repeated as the second time, and the execution of the subroutine ends in step S48, and the process returns to step S5 of the main routine. Conversely, as shown in FIG. 3B, when a low level of chattering has been captured, when the NEW memory 12a1 and the OLD memory 12b1 are compared in the third step S45, the stored content H (high ) Match, and the process proceeds to step S46 without jumping to step S47. Then, in this step S46, the storage content H of the third NEW memory 12a1 is stored.
After transferring (high) to the detection signal memory 7 and storing it,
In step S47, the contents stored in the NEW memory 12a1 are transferred to the OLD memory 12b1. Then, in step S48, the execution of the subroutine ends, and the process returns to step S5 of the main routine. Example of detection signal Q2-corresponding cancel parameter P2 The same as the second time is repeated, but nothing changes. After all points (8 bits) of the detection signal have been checked in the main routine in this way, the operation is repeated in such a manner that the timer interrupt is activated again Tmsec after the third interrupt.

【0010】(5)キャンセルパラメータP1・P2…
に2以上の値を記憶する場合 キャンセルパラメータP1・P2…に2以上の値を記憶
する場合は、図2(B)に示すチャタリングキャンセル
サブルーチンを、図4の作動フローチャートに示すよう
に次のように構成する。以下、例えば検出信号Q3対応
キャンセルパラメータP3に、速(長時間)チャタリ
ングキャンセル要を意味する値2が記憶されている場合
について説明する。 ◎チャタリングキャンセルサブルーチンの1回目の作動 図5に示す作動タイミングチャートは、検出信号Q3の
チャタリングのハイレベルを取り込んだ場合を示す。図
4に示すように、ステップS41でサブルーチンの実行
が始まると、ステップS42で検出信号Q3をNEWメ
モリ12a3へ記憶させる。次に、ステップS43では
その検出信号Q3に対応するキャンセルパラメータP3
を取り出す。このキャンセルパラメータP3には、
(長時間)チャタリングキャンセル要を意味する値2が
記憶されている。次のステップS441及びステップS
442は、図2(B)におけるステップS44を2ステ
ップに分けたものに相当し、以下ステップS45・46
・47の作動は、前述の図2(B)におけるものと同じ
である。このステップS441及びステップS442で
は、キャンセルパラメータP3の値が2であるからすぐ
次のステップS443に移り、ここでステップS451
に進む。このステップS451では、NEWメモリ12
a3とOLDメモリ12b3とが等しく、かつ、NEW
メモリ12a3とOLDOLDメモリ12c3とが等し
い事をチェックする。その結果、最初OLDメモリ12
b3にもOLDOLDメモリ12c3にも0(ゼロ)が
記憶されているから、サブルーチンの1回目の作動では
ステップS451からステップS471へジャンプす
る。そして、OLDメモリ12b3の記憶内容0(ゼ
ロ)をOLDOLDメモリ12c3に転送し、次いでス
テップS472でNEWメモリ12a3の記憶内容H
(ハイ)をOLDメモリ12b3に転送記憶させる。そ
して、ステップS48でサブルーチンの実行が終り、メ
インルーチンのステップS5へ戻る。以上のようにし
て、メインルーチンで検出信号全点(8ビット)のチェ
ックを済ませた後、最初の割込からTmsec後に再度タ
イマ割込が作動する。
(5) Cancel parameters P1, P2 ...
When two or more values are stored in the cancel parameters P1, P2,..., The chattering cancel subroutine shown in FIG. 2B is executed as shown in the operation flowchart of FIG. To be configured. Hereinafter, for example, the detection signal Q3 corresponding cancellation parameter P3, a case will be described in which the value 2 which means low speed (long) chattering canceling essential is stored. The first operation of the chattering cancel subroutine The operation timing chart shown in FIG. 5 shows a case where a high level of chattering of the detection signal Q3 is taken. As shown in FIG. 4, when the execution of the subroutine starts in step S41, the detection signal Q3 is stored in the NEW memory 12a3 in step S42. Next, in step S43, a cancel parameter P3 corresponding to the detection signal Q3 is set.
Take out. The cancellation parameter P3, a value 2 which means the low speed <br/> (long) chattering canceling essential is stored. Next step S441 and step S
Step 442 corresponds to the step S44 in FIG. 2B divided into two steps.
The operation of 47 is the same as that in FIG. In steps S441 and S442, since the value of the cancel parameter P3 is 2, the process immediately proceeds to the next step S443, where the step S451 is performed.
Proceed to. In this step S451, the NEW memory 12
a3 and the OLD memory 12b3 are equal and NEW
It is checked that the memory 12a3 is equal to the old memory 12c3. As a result, first the OLD memory 12
Since 0 (zero) is stored in both the b3 and the OLD OLD memory 12c3, in the first operation of the subroutine, the process jumps from step S451 to step S471. Then, the storage content 0 (zero) of the OLD memory 12b3 is transferred to the OLD memory 12c3, and then, in step S472, the storage content H of the NEW memory 12a3
(High) is transferred and stored in the OLD memory 12b3. Then, in step S48, the execution of the subroutine ends, and the process returns to step S5 of the main routine. As described above, after all the detection signal points (8 bits) have been checked in the main routine, the timer interrupt is activated again Tmsec after the first interrupt.

【0011】◎チャタリングキャンセルサブルーチンの
2回目の作動 メインルーチンでは、最初の割込からTmsec後にステ
ップS1で再度タイマ割込が作動し、さらにステップS
4からサブルーチンの実行に入ると、ステップS42で
2回目の検出信号Q3をNEWメモリ12a3へ取り込
む。そして、ステップS451で、NEWメモリ12a
3とOLDメモリ12b3及びOLDOLDメモリ12
c3とをチェックする。このとき、1回目でOLDメモ
リ12b3にはH(ハイ)が記憶されているから、2回
目では図5に示すように、NEWメモリ12a3とOL
Dメモリ12b3とは一致する。しかし、OLDOLD
メモリ12c3には1回目で0(ゼロ)が記憶されてい
るから、NEWメモリ12a3とOLDOLDメモリ1
2c3とは一致せず、そのため、ステップS451から
ステップS471へジャンプする。そして、OLDメモ
リ12b3の記憶内容H(ハイ)をOLDOLDメモリ
12c3に転送し、次いでステップS472でNEWメ
モリ12a3の記憶内容H(ハイ)をOLDメモリ12
b3に転送記憶させる。そして、ステップS48でサブ
ルーチンの実行が終り、メインルーチンのステップS5
へ戻る。このようにして、メインルーチンで検出信号全
点(8ビット)のチェックを済ませた後、2回目の割込
からTmsec後に又タイマ割込が作動する。
The second operation of the chattering cancel subroutine In the main routine, a timer interrupt is activated again in step S1 after Tmsec from the first interrupt, and further in step S1.
When the subroutine is executed from Step 4, the second detection signal Q3 is loaded into the NEW memory 12a3 in Step S42. Then, in step S451, the NEW memory 12a
3 and OLD memory 12b3 and OLD memory 12
Check c3. At this time, H (high) is stored in the OLD memory 12b3 for the first time, and therefore, as shown in FIG.
This matches the D memory 12b3. However, OLDOLD
Since 0 (zero) is stored in the memory 12c3 for the first time, the NEW memory 12a3 and the OLDOLD memory 1
2c3 does not match, and therefore, the process jumps from step S451 to step S471. Then, the storage content H (high) of the OLD memory 12b3 is transferred to the OLD memory 12c3, and then the storage content H (high) of the NEW memory 12a3 is transferred to the OLD memory 12 at step S472.
The data is transferred and stored in b3. Then, the execution of the subroutine ends in step S48, and the process proceeds to step S5 of the main routine.
Return to In this way, after checking all the detection signal points (8 bits) in the main routine, the timer interrupt is activated again Tmsec after the second interrupt.

【0012】◎チャタリングキャンセルサブルーチンの
3回目の作動 メインルーチンでは、2回目の割込からTmsec後にス
テップS1で又タイマ割込が作動して、サブルーチンの
実行に入ると、ステップS42で3回目の検出信号Q3
をNEWメモリ12a3へ取り込む。そして、ステップ
S451で、NEWメモリ12a3とOLDメモリ12
b3及びOLDOLDメモリ12c3とをチェックす
る。このとき、1回目でOLDメモリ12b3にはH
(ハイ)が記憶されているから、2回目では図5に示す
ように、NEWメモリ12a3とOLDメモリ12b3
とは一致する。又、OLDOLDメモリ12c3には2
回目でH(ハイ)が記憶されているから、NEWメモリ
12a3とOLDOLDメモリ12c3とも一致し、ス
テップS451からステップS471へジャンプする事
なしに、ステップS461へ進む。そして、このステッ
プS461ではNEWメモリ12a3の記憶内容H(ハ
イ)を検出信号メモリ7へ転送して記憶させた後、ステ
ップS471でOLDメモリ12b3の内容をOLDO
LDメモリ12c3へ転送する。さらに、ステップS4
72でNEWメモリ12a3の内容をOLDメモリ12
b3へ転送記憶させる。そして、ステップS48でサブ
ルーチンの実行が終り、メインルーチンのステップS5
へ戻る。このようにして、メインルーチンで検出信号全
点(8ビット)のチェックを済ませた後、3回目の割込
からTmsec後に又タイマ割込が作動すると言う繰り返
しで運転される。上述のように、キャンセルパラメータ
メモリ9に記憶させておいた、検出信号Q1・Q2…に
対応するキャンセルパラメータP1・P2…の値によっ
て、又、チャタリングの取り込みタイミングによって、
2回目の割込もしくは3回目の割込で、検出信号Q1・
Q2…のチャタリングを除去した確定検出信号R1・R
2…を前記検出信号メモリ7へ記憶させる。
The third operation of the chattering cancel subroutine In the main routine, the timer interrupt is activated again in step S1 after Tmsec from the second interrupt, and the subroutine is executed, the third detection is performed in step S42. Signal Q3
Is loaded into the NEW memory 12a3. Then, in step S451, the NEW memory 12a3 and the OLD memory 12
b3 and the OLDOLD memory 12c3 are checked. At this time, H is stored in the OLD memory 12b3 for the first time.
(High) is stored, the second time, as shown in FIG. 5, the NEW memory 12a3 and the OLD memory 12b3
Matches. Also, 2 is stored in the OLD memory 12c3.
Since H (high) is stored the first time, the new memory 12a3 matches the old memory 12c3, and the process proceeds to step S461 without jumping from step S451 to step S471. Then, in step S461, the storage contents H (high) of the NEW memory 12a3 are transferred to the detection signal memory 7 and stored therein. Then, in step S471, the contents of the OLD memory 12b3 are stored in OLDO.
The data is transferred to the LD memory 12c3. Further, step S4
At 72, the contents of the NEW memory 12a3 are stored in the OLD memory 12
Transfer and store to b3. Then, the execution of the subroutine ends in step S48, and the process proceeds to step S5 of the main routine.
Return to After all points (8 bits) of the detection signal have been checked in the main routine in this way, the operation is repeated in such a manner that the timer interrupt is activated again Tmsec after the third interrupt. As described above, depending on the values of the cancellation parameters P1, P2,... Corresponding to the detection signals Q1, Q2,.
In the second or third interrupt, the detection signal Q1
Confirmation detection signals R1 and R from which chattering of Q2.
.. Are stored in the detection signal memory 7.

【0013】[0013]

【発明の効果】本発明は、上記のように構成され作用す
ることから、次の効果を奏する。 (イ)低速(長時間)と高速(短時間)のチャタリング
とが共存する場合において、チャタリングを除去するの
に検出信号Q1・Q2…毎にキャンセルパラメータP1
・P2…の値を変更するのみで遅延時間を制御する事が
できる。これにより、キャンセルパラメータP1・P2
…の値を変更するだけで済み、入力点数の制限をうけな
い。 (ロ)又、キャンセルパラメータの変更だけで済むた
め、部品及び部品変更の手間が不要で非常に簡便であ
る。
The present invention is constructed and operated as described above, and has the following effects. (A) When low-speed (long-time) and high-speed (short-time) chattering coexist, in order to eliminate chattering, a cancel parameter P1 is used for each of the detection signals Q1, Q2,.
The delay time can be controlled only by changing the value of P2. Thereby, the cancellation parameters P1 and P2
It is only necessary to change the value of ... and there is no restriction on the number of input points. (B) Also, since only the cancellation parameter needs to be changed, there is no need to change parts and parts, which is very simple.

【0014】[0014]

【実施例】以下、本発明の実施例を図面で説明する。図
1は数値制御装置の系統図、図2及び図4は作動フロー
チャート、図3及び図5は作動タイミングチャートであ
る。図において、数値制御装置は、加工機械1のアクチ
ュエータ2の制御目標を設定するキー入力手段3、この
キー入力手段3で設定した制御目標を記憶する制御目標
メモリ4、上記加工機械1のアクチュエータ2の駆動部
5のセンサの検出信号Q1・Q2…を受ける入力インタ
フェース6、この入力インタフェース6の各信号入力6
a・6b…から入力した検出信号Q1・Q2…を記憶す
る検出信号メモリ7、及び、前記制御目標メモリ4の制
御目標値と、前記検出信号メモリ7の検出値とを入力す
ることに基づき、アクチュエータ制御用のアクチュエー
タ制御指令信号を出力するアクチュエータ制御用演算手
段8を備えている。そして、前記入力インタフェース6
から検出信号メモリ7への検出信号Q1・Q2…のチャ
タリング信号部分をキャンセルする時間を設定するため
のメモリであって、複数の前記検出信号Q1・Q2…の
それぞれに対応した複数の単位時間繰り返し回数の設定
値が前記キー入力手段3で設定されるキャンセルパラメ
ータメモリ9を備えている。さらに、そのキャンセルパ
ラメータメモリ9に記録したキャンセルパラメータP1
・P2…に基づいて、前記入力インタフェース6からの
検出信号Q1・Q2…のチャタリング信号部分が検出信
号メモリ7へ伝達されるのを阻止するチャタリング信号
部分キャンセル手段10を備えている。上記キャンセル
パラメータP1・P2…は、検出信号Q1・Q2…毎
に、例えばチャタリングキャンセル不要の場合は0(ゼ
ロ)、高速(短時間)チャタリングキャンセル要の場合
は1、低速(長時間)チャタリングキャンセル要の場合
は2、と言うように設定しておく。そして、上記チャタ
リング信号部分キャンセル手段10は、キャンセル部1
1とメモリ部12とを備えている。さらに、このキャン
セル部11は、キャンセルパラメータメモリ9に設定さ
れた単位時間繰り返し回数だけ、前記入力インタフェー
ス6から検出信号Q1・Q2…を前記メモリ部12に複
数回記憶させ、その複数回の記憶値が一致しない場合
に、前記入力インタフェース6からの検出信号Q1・Q
2…のチャタリング信号部分が検出信号メモリ7へ伝達
されるのを阻止するように構成されている。そして、上
記キャンセル部11は、前記キャンセルパラメータP1
・P2…の設定が1以下の場合は図2の作動フローチャ
ートに示すように構成され、設定が2以上の場合は図4
に示すように構成されている。尚、符号13は出力イン
タフェース、符号14は表示部である。
Embodiments of the present invention will be described below with reference to the drawings. 1 is a system diagram of the numerical control device, FIGS. 2 and 4 are operation flowcharts, and FIGS. 3 and 5 are operation timing charts. In the figure, a numerical controller includes a key input unit 3 for setting a control target of an actuator 2 of a processing machine 1, a control target memory 4 for storing a control target set by the key input unit 3, and an actuator 2 of the processing machine 1. , An input interface 6 for receiving detection signals Q1, Q2,.
a, 6b... and a control target value of the control target memory 4 and a detection value of the detection signal memory 7, An actuator control operation means 8 for outputting an actuator control command signal for actuator control is provided. And the input interface 6
.. For setting the time for canceling the chattering signal portion of the detection signals Q1, Q2,... To the detection signal memory 7 from the plurality of detection signals Q1, Q2,.
There is provided a cancel parameter memory 9 in which a set value of a plurality of unit time repetitions corresponding to each of them is set by the key input means 3. Further, the cancel parameter P1 recorded in the cancel parameter memory 9
A chattering signal portion canceling unit 10 for preventing the chattering signal portions of the detection signals Q1, Q2,... From the input interface 6 from being transmitted to the detection signal memory 7 based on P2. The cancellation parameters P1, P2,... Are, for example, 0 (zero) when chattering cancellation is unnecessary, 1 when high-speed (short-time) chattering cancellation is required, and low-speed (long-time) chattering cancellation for each detection signal Q1, Q2. If necessary, set to 2. Then, the chattering signal partial canceling means 10 includes the canceling unit 1.
1 and a memory unit 12. Further, the cancel unit 11 stores the detection signals Q1, Q2,... From the input interface 6 a plurality of times in the memory unit 12 for the unit time repetition times set in the cancel parameter memory 9, and stores the plurality of stored values. Are not coincident with each other, the detection signals Q1 and Q
2 are prevented from being transmitted to the detection signal memory 7. Then, the cancel unit 11 sets the cancel parameter P1
When the setting of P2... Is 1 or less, the operation is configured as shown in the operation flowchart of FIG.
It is configured as shown in FIG. Reference numeral 13 denotes an output interface, and reference numeral 14 denotes a display unit.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明実施例を示し、数値制御装置の系統図で
ある。
FIG. 1 is a system diagram of a numerical control device according to an embodiment of the present invention.

【図2】本発明実施例を示し、作動フローチャートであ
る。
FIG. 2 is an operation flowchart showing the embodiment of the present invention.

【図3】本発明実施例を示し、作動タイミングチャート
である。
FIG. 3 is an operation timing chart showing the embodiment of the present invention.

【図4】本発明実施例を示し、キャンセルパラメータの
値が2以上の場合の作動フローチャートである。
FIG. 4 is an operation flowchart showing the embodiment of the present invention when the value of the cancel parameter is 2 or more.

【図5】本発明実施例を示し、キャンセルパラメータの
値が2以上の場合の作動タイミングチャートである。
FIG. 5 shows an embodiment of the present invention, and is an operation timing chart when the value of the cancel parameter is 2 or more.

【図6】従来例を示し、図1に相当する図である。FIG. 6 is a diagram showing a conventional example and corresponding to FIG. 1;

【符号の説明】[Explanation of symbols]

1…加工機械、2…アクチュエータ、3…キー入力手
段、4…制御目標メモリ、5…駆動部、6…入力インタ
フェース、7…検出信号メモリ、8…アクチュエータ制
御用演算手段、9…キャンセルパラメータメモリ、10
…チャタリング信号部分キャンセル手段、11…キャン
セル部、12…メモリ部、P1・P2…キャンセルパラ
メータ、Q1・Q2…検出信号。
DESCRIPTION OF SYMBOLS 1 ... Processing machine, 2 ... Actuator, 3 ... Key input means, 4 ... Control target memory, 5 ... Drive unit, 6 ... Input interface, 7 ... Detection signal memory, 8 ... Actuator control arithmetic means, 9 ... Cancel parameter memory , 10
... chattering signal partial canceling means, 11 ... canceling unit, 12 ... memory unit, P1 · P2 ... cancel parameter, Q1 · Q2 ... detection signal.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 加工機械(1)のアクチュエータ(2)の制
御目標を設定するキー入力手段(3)、このキー入力手段
(3)で設定した制御目標を記憶する制御目標メモリ
(4)、 上記加工機械(1)のアクチュエータ(2)の駆動部(5)の
センサの検出信号(Q)を受ける入力インタフェース
(6)、 この入力インタフェース(6)から入力した検出信号(Q)
を記憶する検出信号メモリ(7)、 及び、前記制御目標メモリ(4)の制御目標値と、前記検
出信号メモリ(7)の検出値とを入力することに基づき、
アクチュエータ制御用のアクチュエータ制御指令信号を
出力するアクチュエータ制御用演算手段(8)を備えた数
値制御装置において、 前記入力インタフェース(6)から検出信号メモリ(7)へ
の検出信号(Q)のチャタリング信号部分をキャンセルす
る時間を設定するためのメモリであって、複数の前記検出信号(Q)のそれぞれに対応した複数の
位時間繰り返し回数の設定値が前記キー入力手段(3)で
設定されるキャンセルパラメータメモリ(9)、 及び、そのキャンセルパラメータメモリ(9)に記録した
キャンセルパラメータ(P)に基づいて、前記入力インタ
フェース(6)からの検出信号(Q)のチャタリング信号部
分が検出信号メモリ(7)へ伝達されるのを阻止するチャ
タリング信号部分キャンセル手段(10)、を備えこのチ
ャタリング信号部分キャンセル手段(10)は、キャンセ
ル部(11)とメモリ部(12)とを備え、 このキャンセル部(11)は、キャンセルパラメータメモ
リ(9)に設定された単位時間繰り返し回数だけ、前記入
力インタフェース(6)から検出信号(Q)を前記メモリ部
(12)に複数回記憶させ、その複数回の記憶値が一致し
ない場合に、前記入力インタフェース(6)からの検出信
号(Q)のチャタリング信号部分が検出信号メモリ(7)へ
伝達されるのを阻止することを特徴とする数値制御装
置。
1. Key input means (3) for setting a control target of an actuator (2) of a processing machine (1), and the key input means
Control target memory that stores the control target set in (3)
(4) An input interface for receiving a detection signal (Q) of a sensor of a drive unit (5) of an actuator (2) of the processing machine (1).
(6), detection signal (Q) input from this input interface (6)
A detection signal memory (7) that stores the control target value of the control target memory (4) and a detection value of the detection signal memory (7),
A numerical control device comprising an actuator control operation means (8) for outputting an actuator control command signal for actuator control, wherein a chattering signal of a detection signal (Q) from said input interface (6) to a detection signal memory (7) is provided. A memory for setting a time for canceling a portion, wherein a set value of a plurality of unit time repetitions corresponding to each of the plurality of detection signals (Q ) is set by the key input means (3). The chattering signal portion of the detection signal (Q) from the input interface (6) is stored in the detection signal memory (7) based on the parameter memory (9) and the cancellation parameter (P) recorded in the cancellation parameter memory (9). ) For preventing the chattering signal from being transmitted to the chattering signal. The cell means (10) includes a cancel unit (11) and a memory unit (12), and the cancel unit (11) performs the input interface (the same number of times) as the unit time repetition times set in the cancel parameter memory (9). 6) the detection signal (Q) from the memory unit
(12) is stored a plurality of times, and when the stored values do not match, the chattering signal portion of the detection signal (Q) from the input interface (6) is transmitted to the detection signal memory (7). Numerical control device characterized by blocking.
JP15567892A 1992-05-22 1992-05-22 Numerical control unit Expired - Fee Related JP3299776B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15567892A JP3299776B2 (en) 1992-05-22 1992-05-22 Numerical control unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15567892A JP3299776B2 (en) 1992-05-22 1992-05-22 Numerical control unit

Publications (2)

Publication Number Publication Date
JPH05324078A JPH05324078A (en) 1993-12-07
JP3299776B2 true JP3299776B2 (en) 2002-07-08

Family

ID=15611187

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15567892A Expired - Fee Related JP3299776B2 (en) 1992-05-22 1992-05-22 Numerical control unit

Country Status (1)

Country Link
JP (1) JP3299776B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011167523A (en) * 2011-03-28 2011-09-01 Daito Giken:Kk Game table

Also Published As

Publication number Publication date
JPH05324078A (en) 1993-12-07

Similar Documents

Publication Publication Date Title
US7287198B2 (en) Method for monitoring a microprocessor and circuit arrangement having a microprocessor
JP3299776B2 (en) Numerical control unit
GB2211327A (en) Memory protection circuit
US5430852A (en) Control transfer method in system with multiple arithmetic units each with independent microprogram control by transferring start address and branch condition codes
US5731972A (en) Electronic apparatus which inhibits control of certain objects during initialization processing
US5724240A (en) Method for automatically resetting a microcomputer in a video cassette recorder
JPH0514621B2 (en)
US5590371A (en) Serial communication circuit on an LSI chip and communicating with another microcomputer on the chip
JP2508305B2 (en) Initial value determination device
US5148531A (en) System for executing a conditional statement without reading program data part that does not satisfy the conditional clause
JP2654877B2 (en) Data transmission system
JPS59201123A (en) Interruption processing system
JPH05327477A (en) Method and device for errro check of field progrtammable gate array
JP2778444B2 (en) Initial value setting device
US20020113535A1 (en) Microprocessor for saving contextual data when switching to a test program
JP3043265B2 (en) Timer control method
EP0090385A2 (en) Method and apparatus for controllable indexed memory addressing in a data processing system
JPH0226252B2 (en)
JPH06187148A (en) Order control circuit for information processor
JPH0818702A (en) Facsimile equipment
JPH03263202A (en) Programmable controller
JPH0553829A (en) Microcomputer
JPS6014382B2 (en) data transfer device
KR19990068182A (en) Arrangement and method for making available data for characterizing various units at a bus system
JPS6162101A (en) Sequence control system

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees