JP3292697B2 - Overcurrent detection circuit - Google Patents

Overcurrent detection circuit

Info

Publication number
JP3292697B2
JP3292697B2 JP17168198A JP17168198A JP3292697B2 JP 3292697 B2 JP3292697 B2 JP 3292697B2 JP 17168198 A JP17168198 A JP 17168198A JP 17168198 A JP17168198 A JP 17168198A JP 3292697 B2 JP3292697 B2 JP 3292697B2
Authority
JP
Japan
Prior art keywords
transistor
terminal
feedback control
source
negative feedback
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP17168198A
Other languages
Japanese (ja)
Other versions
JP2000002726A (en
Inventor
木 由美子 荒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP17168198A priority Critical patent/JP3292697B2/en
Publication of JP2000002726A publication Critical patent/JP2000002726A/en
Application granted granted Critical
Publication of JP3292697B2 publication Critical patent/JP3292697B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Measurement Of Current Or Voltage (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、負荷に過電流が流
れないようにする保護回路に関し、特に、パワーMOSFET
等を有する保護回路を対象とする。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a protection circuit for preventing an overcurrent from flowing to a load, and more particularly to a power MOSFET.
And the like.

【0002】[0002]

【従来の技術】図4はパワーMOSFETを有する従来の過電
流検出回路の回路図である。図4の過電流検出回路は、
パワーMOSFET1と、NPNトランジスタQ1と、抵抗R1
と、定電流源2とを有する。
2. Description of the Related Art FIG. 4 is a circuit diagram of a conventional overcurrent detection circuit having a power MOSFET. The overcurrent detection circuit of FIG.
Power MOSFET1, NPN transistor Q1, and resistor R1
And a constant current source 2.

【0003】パワーMOSFET1のドレイン端子は出力端子
OUTに接続され、ゲート端子はトランジスタQ1のコ
レクタ端子と定電流源2に接続される。パワーMOSFET1
のソース領域は、主ソース部とサブソース部の2つに分
割され、主ソース部は接地され、サブソース部はトラン
ジスタQ1のベース端子と抵抗R1の一端とに接続され
る。抵抗R1の他端とトランジスタQ1のエミッタ端子
は接地される。パワーMOSFET1の主ソース部とサブソー
ス部のディメンジョン比は、N:1に設定される。
The power MOSFET 1 has a drain terminal connected to the output terminal OUT, and a gate terminal connected to the collector terminal of the transistor Q 1 and the constant current source 2. Power MOSFET 1
Is divided into two parts, a main source part and a sub-source part, the main source part is grounded, and the sub-source part is connected to the base terminal of the transistor Q1 and one end of the resistor R1. The other end of the resistor R1 and the emitter terminal of the transistor Q1 are grounded. The dimension ratio between the main source portion and the sub-source portion of the power MOSFET 1 is set to N: 1.

【0004】次に、図4の過電流検出回路の動作を説明
する。パワーMOSFET1のドレイン端子には過電流検出の
対象となる負荷10が接続され、ゲート端子にはパルス
状のバイアス電圧が供給される。パワーMOSFET1の主ソ
ース部とサブソース部のディメンジョン比をN:1に設
定しているため、主ソース部には、サブソース部のN倍
の電流が流れる。
Next, the operation of the overcurrent detection circuit shown in FIG. 4 will be described. A load 10 to be subjected to overcurrent detection is connected to the drain terminal of the power MOSFET 1 and a pulse-like bias voltage is supplied to the gate terminal. Since the dimension ratio between the main source portion and the sub-source portion of the power MOSFET 1 is set to N: 1, a current N times larger than that of the sub-source portion flows through the main source portion.

【0005】図4の回路において、負荷10に流れる電
流が増えると、それに応じて、主ソース部とサブソース
部に流れる電流も増え、抵抗R1の両端電圧が高くな
る。抵抗R1の両端電圧が所定電圧(約0.6V)を越え
ると、トランジスタQ1がオンしてパワーMOSFET1のゲ
ート電流はトランジスタQ1のコレクタ側に引き抜かれ
る。このような負帰還制御により、パワーMOSFET1のゲ
ート電圧は略一定に制御され、結果として、ドレイン電
流も略一定に制御され、負荷10に流れる電流が制限さ
れる。
In the circuit of FIG. 4, when the current flowing through the load 10 increases, the current flowing through the main source and the sub-source also increases, and the voltage across the resistor R1 increases. When the voltage across the resistor R1 exceeds a predetermined voltage (approximately 0.6 V), the transistor Q1 turns on and the gate current of the power MOSFET 1 is drawn to the collector of the transistor Q1. With such negative feedback control, the gate voltage of the power MOSFET 1 is controlled to be substantially constant, and as a result, the drain current is also controlled to be substantially constant, and the current flowing to the load 10 is limited.

【0006】パワーMOSFET1の主ソース部に流れる制御
電流Isは、(1)式で表される。 Is=N・Isense=N・Vbe/R1 …(1) ただし、Isenseはサブソース部を流れる電流、Vbeは
トランジスタQ1がオンのときのベース・エミッタ間電
圧である。
The control current Is flowing through the main source of the power MOSFET 1 is expressed by the following equation (1). Is = N · Isense = N · Vbe / R1 (1) where Isense is the current flowing through the sub-source portion, and Vbe is the base-emitter voltage when the transistor Q1 is on.

【0007】ところが、図4の回路の場合、抵抗R1の
両端電圧が電圧Vbe(=約0.6V)を越えない限り、過
電流検出を行うことができない。一方、パワーMOSFET1
は通常、そのゲート電圧が約2V程度で動作する。この
ように、トランジスタQ1の動作電圧とパワーMOSFET1
の動作電圧との電圧差が大きいため、図4の回路はパワ
ーMOSFET1の主ソース部を流れる制御電流を精度よく調
整できないという問題がある。
However, in the case of the circuit of FIG. 4, the overcurrent cannot be detected unless the voltage across the resistor R1 exceeds the voltage Vbe (= about 0.6 V). On the other hand, power MOSFET1
Normally operates at a gate voltage of about 2V. Thus, the operating voltage of the transistor Q1 and the power MOSFET 1
4 has a problem that the control current flowing through the main source of the power MOSFET 1 cannot be adjusted with high accuracy because of the large voltage difference from the operating voltage.

【0008】図5は図4の回路の欠点を改良した従来の
過電流検出回路の回路図である。図5の回路は、図4の
構成に加えて、トランジスタQ2と定電流源3とを追加
したものである。
FIG. 5 is a circuit diagram of a conventional overcurrent detection circuit in which the disadvantage of the circuit of FIG. 4 is improved. The circuit of FIG. 5 is obtained by adding a transistor Q2 and a constant current source 3 to the configuration of FIG.

【0009】トランジスタQ1,Q2のベース端子は互
いに接続され、トランジスタQ2のエミッタ端子はサブ
ソース部に接続され、トランジスタQ1のエミッタ端子
は接地される。トランジスタQ2のコレクタ端子とベー
ス端子には定電流源3が接続され、トランジスタQ1の
コレクタ端子とパワーMOSFET1のゲート端子には定電流
源2が接続される。トランジスタQ1,Q2のエミッタ
面積比は、1:Kに設定される。
The base terminals of transistors Q1 and Q2 are connected to each other, the emitter terminal of transistor Q2 is connected to the sub-source portion, and the emitter terminal of transistor Q1 is grounded. The constant current source 3 is connected to the collector terminal and the base terminal of the transistor Q2, and the constant current source 2 is connected to the collector terminal of the transistor Q1 and the gate terminal of the power MOSFET 1. The emitter area ratio of transistors Q1 and Q2 is set to 1: K.

【0010】次に、図5の回路の動作を説明する。負荷
10に流れる電流が増えると、パワーMOSFET1の主ソー
ス部とサブソース部に流れる電流も増え、抵抗R1の両
端電圧が高くなる。これにより、トランジスタQ1,Q
2のベース電圧が高くなり、トランジスタQ1のコレク
タ電流と定電流源2の出力電流とが一致するような制御
が行われ、図4と同様に制御電流Isは一定に制御され
る。
Next, the operation of the circuit of FIG. 5 will be described. When the current flowing through the load 10 increases, the current flowing through the main source portion and the sub-source portion of the power MOSFET 1 also increases, and the voltage across the resistor R1 increases. Thereby, the transistors Q1, Q
2, the control current is controlled such that the collector current of the transistor Q1 matches the output current of the constant current source 2, and the control current Is is controlled to be constant as in FIG.

【0011】パワーMOSFET1の主ソース部に流れる制御
電流Isは、(2)式で表される。 Is=N・VT・ln(K×Idrive/Io)/R1 …(2) (2)式に示すように、定電流源2,3の出力電流Idr
ive,IoとトランジスタQ1,Q2のエミッタ面積比K
が与えられれば、制御電流Isは、抵抗R1の値により
定まる一定値となる。
The control current Is flowing through the main source of the power MOSFET 1 is expressed by equation (2). Is = N · VT · ln (K × Idrive / Io) / R1 (2) As shown in the equation (2), the output current Idr of the constant current sources 2 and 3
ive, Io and the emitter area ratio K of the transistors Q1 and Q2.
Is given, the control current Is has a constant value determined by the value of the resistor R1.

【0012】図5の回路では、トランジスタQ1,Q2
のベース・エミッタ間電圧Vbeの差電圧で負帰還制御を
行うため、抵抗R1の両端に印加されるわずかな電圧で
負荷10を流れる電流を検出でき、パワーMOSFET1の主
ソース部とサブソース部を流れる電流の比は、主ソース
部とサブソース部のディメンジョン比にほぼ一致する。
In the circuit of FIG. 5, transistors Q1, Q2
Performs negative feedback control with the difference voltage between the base-emitter voltage Vbe of the power MOSFET 1, the current flowing through the load 10 can be detected with a slight voltage applied across the resistor R1, and the main source and sub-source of the power MOSFET 1 can be detected. The ratio of the flowing current substantially matches the dimension ratio of the main source section and the sub source section.

【0013】[0013]

【発明が解決しようとする課題】上述したように、図5
の回路は、パワーMOSFET1の主ソース部を流れる制御電
流Isを一定の電流に制御することができるが、定電流
源2,3の種類や抵抗R1の抵抗値を変えない限り、制
御電流Isを変更することはできない。すなわち、図5
の回路は、過電流検出のための電流値を容易には変更で
きない。このため、負荷10の種類が異なる場合や、同
じ負荷10でも動作条件によって制限電流値が異なる場
合には、専用の過電流検出回路を個別に設ける必要があ
り、回路規模が大きくなるとともに、部品コストが上昇
してしまう。本発明は、このような点に鑑みてなされた
ものであり、その目的は、過電流検出のための電流値を
容易に変更できる過電流検出回路を提供することにあ
る。
As described above, FIG.
Can control the control current Is flowing through the main source portion of the power MOSFET 1 to a constant current. However, the control current Is can be controlled unless the types of the constant current sources 2 and 3 and the resistance value of the resistor R1 are changed. It cannot be changed. That is, FIG.
Cannot easily change the current value for overcurrent detection. For this reason, when the type of the load 10 is different, or when the limited current value is different depending on the operating condition even with the same load 10, it is necessary to separately provide a dedicated overcurrent detection circuit, which increases the circuit scale and the components. The cost rises. The present invention has been made in view of such a point, and an object of the present invention is to provide an overcurrent detection circuit that can easily change a current value for overcurrent detection.

【0014】[0014]

【課題を解決するための手段】上述した課題を解決する
ために、請求項1の発明は、第1のトランジスタのソー
ス領域が主ソース部とサブソース部とに分割され、前記
主ソース部を基準電圧端子に接続するとともに、前記サ
ブソース部を抵抗を介して前記基準電圧端子に接続し、
前記抵抗の両端電圧に応じて前記第1のトランジスタの
ゲート電圧を負帰還制御し、前記第1のトランジスタの
ドレイン端子に接続される負荷に流れる電流が制限値を
越えないようにした過電流検出回路において、ゲート端
子が互いに接続された第2および第3のトランジスタ
と、前記第2のトランジスタのゲート端子およびドレイ
ン端子に一端が接続されたスイッチと、このスイッチの
他端に接続された第1の電流源とを有する複数の負帰還
制御回路と、前記第1のトランジスタのゲート端子およ
び前記第3のトランジスタのドレイン端子に接続された
第2の電流源と、を備え、前記複数の負帰還制御回路内
の前記第2のトランジスタそれぞれのソース端子はいず
れも前記サブソース部に接続され、前記複数の負帰還制
御回路内の前記第3のトランジスタそれぞれのソース端
子はいずれも前記基準電圧端子に接続され、前記複数の
負帰還制御回路内の前記スイッチそれぞれは、個別に切
り換え可能である。
According to a first aspect of the present invention, a source region of a first transistor is divided into a main source portion and a sub-source portion. While connected to a reference voltage terminal, the sub-source unit is connected to the reference voltage terminal via a resistor,
Overcurrent detection in which the gate voltage of the first transistor is negatively feedback-controlled in accordance with the voltage across the resistor so that the current flowing to a load connected to the drain terminal of the first transistor does not exceed a limit value In the circuit, second and third transistors having gate terminals connected to each other, a switch having one end connected to the gate terminal and the drain terminal of the second transistor, and a first transistor connected to the other end of the switch. And a second current source connected to a gate terminal of the first transistor and a drain terminal of the third transistor, wherein the negative feedback control circuit comprises: Each of the source terminals of the second transistors in the control circuit is connected to the sub-source section, and the third transistor in the plurality of negative feedback control circuits is connected to the sub-source section. Both transistors each source terminal connected to said reference voltage terminal, each of the switches of said plurality of negative feedback control in the circuit can be individually switched.

【0015】請求項1の発明を、例えば図1に対応づけ
て説明すると、「第1のトランジスタ」はパワーMOSFET
1に、「第2および第3のトランジスタ」はNPNトラン
ジスタQ1,Q2に、「スイッチ」はスイッチSW1,SW
2に、「複数の負帰還制御回路」は負帰還制御回路1
1,12に、「第1の電流源」は定電流源3に、「第2
の電流源」は定電流源2に、それぞれ対応する。請求項
4の発明を、例えば図2に対応づけて説明すると、「複
数の電流供給部」は定電流源3に対応する。
The invention of claim 1 will be described with reference to FIG. 1, for example.
1, the "second and third transistors" correspond to the NPN transistors Q1 and Q2, and the "switch" corresponds to the switches SW1 and SW.
2, the "plural negative feedback control circuits"
1 and 12, the “first current source” is connected to the constant current source 3 and the “second current source”
Correspond to the constant current source 2 respectively. The invention of claim 4 will be described with reference to, for example, FIG. 2. “A plurality of current supply units” corresponds to the constant current source 3.

【0016】[0016]

【発明の実施の形態】以下、本発明に係る過電流検出回
路について、図面を参照しながら具体的に説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an overcurrent detection circuit according to the present invention will be specifically described with reference to the drawings.

【0017】(第1の実施形態)図1は本発明に係る過
電流検出回路の第1の実施形態の回路図である。図1で
は、図5と同じ構成部分には同一符号を付しており、以
下では、相違点を中心に説明する。図1の回路は、ソー
ス領域が主ソース部とサブソース部に分割されたパワー
MOSFET1と、パワーMOSFET1のゲート電圧を負荷10に
流れる電流に応じて負帰還制御する複数の負帰還制御回
路11,12と、定電流源2とを有する。図1では、負
帰還制御回路を2個設けた例を示している。
(First Embodiment) FIG. 1 is a circuit diagram of an overcurrent detection circuit according to a first embodiment of the present invention. In FIG. 1, the same components as those in FIG. 5 are denoted by the same reference numerals, and the following description will focus on the differences. The circuit of FIG. 1 has a power source in which a source region is divided into a main source portion and a sub source portion.
It includes a MOSFET 1, a plurality of negative feedback control circuits 11 and 12 for performing negative feedback control on a gate voltage of the power MOSFET 1 in accordance with a current flowing to a load 10, and a constant current source 2. FIG. 1 shows an example in which two negative feedback control circuits are provided.

【0018】パワーMOSFET1の接続関係は図4や図5と
同じである。すなわち、パワーMOSFET1のドレイン端子
は出力端子OUTを介して負荷10に接続され、主ソー
ス部は接地され、サブソース部は抵抗R1を介して接地
される。また、主ソース部とサブソース部のディメンジ
ョン比は、N:1に設定されている。
The connection of the power MOSFET 1 is the same as in FIGS. That is, the drain terminal of the power MOSFET 1 is connected to the load 10 via the output terminal OUT, the main source section is grounded, and the sub-source section is grounded via the resistor R1. The dimension ratio between the main source section and the sub source section is set to N: 1.

【0019】負帰還制御回路11,12は、ベース端子
が互いに接続されたNPNトランジスタ(Q1,Q2)、
(Q1’,Q2’)と、定電流源3と、スイッチSW1,
SW2とを有する。トランジスタQ2,Q2’のベース端
子とコレクタ端子はスイッチSW1,SW2を介して定電流
源3に接続され、トランジスタQ1,Q1’のコレクタ
端子とパワーMOSFETのゲート端子は定電流源2に接続さ
れる。
The negative feedback control circuits 11 and 12 include NPN transistors (Q1 and Q2) whose base terminals are connected to each other,
(Q1 ', Q2'), constant current source 3, switch SW1,
SW2. The base terminals and the collector terminals of the transistors Q2 and Q2 'are connected to the constant current source 3 via the switches SW1 and SW2, and the collector terminals of the transistors Q1 and Q1' and the gate terminal of the power MOSFET are connected to the constant current source 2. .

【0020】負帰還制御回路11,12内のトランジス
タQ2,Q2’のエミッタ端子はいずれもパワーMOSFET
1のサブソース部に接続され、トランジスタQ1,Q
1’のエミッタ端子はいずれも接地される。
The emitter terminals of the transistors Q2 and Q2 'in the negative feedback control circuits 11 and 12 are both power MOSFETs.
1 and connected to the transistors Q1 and Q
The emitter terminals 1 'are all grounded.

【0021】また、負帰還制御回路11,12内のトラ
ンジスタ(Q1,Q2)、(Q1’、Q2’)のエミッ
タ面積比は、負帰還制御回路11,12ごとに異なって
いる。図1では、負帰還制御回路11内のトランジスタ
Q1,Q2のエミッタ面積比を1:K1、負帰還制御回
路12内のトランジスタQ1’、Q2’のエミッタ面積
比を1:K2としている。
The emitter area ratios of the transistors (Q1, Q2) and (Q1 ', Q2') in the negative feedback control circuits 11, 12 are different for each of the negative feedback control circuits 11, 12. In FIG. 1, the emitter area ratio of the transistors Q1 and Q2 in the negative feedback control circuit 11 is 1: K1, and the emitter area ratio of the transistors Q1 'and Q2' in the negative feedback control circuit 12 is 1: K2.

【0022】次に、図1の回路の動作を説明する。パワ
ーMOSFET1のゲート端子には、パルス状のバイアス電圧
が印加される。パワーMOSFET1のドレイン端子に接続さ
れた負荷10に流れる電流が増えると、パワーMOSFET1
の主ソース部とサブソース部に流れる電流も増え、抵抗
R1の両端電圧が高くなる。
Next, the operation of the circuit of FIG. 1 will be described. A pulse-like bias voltage is applied to the gate terminal of the power MOSFET 1. When the current flowing to the load 10 connected to the drain terminal of the power MOSFET 1 increases, the power MOSFET 1
, The current flowing through the main source portion and the sub source portion increases, and the voltage across the resistor R1 increases.

【0023】負帰還制御回路11,12内のスイッチSW
1,SW2は、いずれか一つのみがオンに設定される。ス
イッチがオフに設定された負帰還制御回路では、定電流
源3から電流が供給されないため、負帰還制御は行われ
ない。
Switch SW in negative feedback control circuits 11 and 12
Only one of SW1 and SW2 is set to ON. In the negative feedback control circuit in which the switch is set to OFF, no current is supplied from the constant current source 3, and thus no negative feedback control is performed.

【0024】一方、スイッチがオンに設定された負帰還
制御回路では、定電流源2から供給される電流とトラン
ジスタQ1,Q1’のコレクタ電流とが一致するように
負帰還制御が行われる。これにより、パワーMOSFET1の
ゲート電圧が一定に制御され、結果として、主ソース部
に流れる制御電流Isも一定に制御される。
On the other hand, in the negative feedback control circuit in which the switch is turned on, negative feedback control is performed so that the current supplied from the constant current source 2 and the collector currents of the transistors Q1 and Q1 'match. As a result, the gate voltage of the power MOSFET 1 is controlled to be constant, and as a result, the control current Is flowing to the main source section is also controlled to be constant.

【0025】負帰還制御回路11内のスイッチSW1をオ
ンした場合の制御電流Isは(3)式で表され、負帰還
制御回路12内のスイッチSW2をオンした場合の制御電
流ISは(4)式で表される。 Is=N・VT・ln(K1×Idrive/Io)/R1 …(3) Is=N・VT・ln(K2×Idrive/Io)/R1 …(4) ここで、VTはトランジスタのしきい値電圧、Idriveは
定電流源2から出力される電流、Ioは定電流源3から
出力される電流である。
The control current Is when the switch SW1 in the negative feedback control circuit 11 is turned on is expressed by equation (3), and the control current Is when the switch SW2 in the negative feedback control circuit 12 is turned on is (4) It is expressed by an equation. Is = N · VT · ln (K1 × Idrive / Io) / R1 (3) Is = N · VT · ln (K2 × Idrive / Io) / R1 (4) where VT is the threshold value of the transistor. The voltage, Idrive is the current output from the constant current source 2, and Io is the current output from the constant current source 3.

【0026】(3),(4)式に示すように、負帰還制
御回路11,12内のトランジスタのエミッタ面積比は
それぞれ異なるため、スイッチSW1,SW2のオン・オフ
を切り換えることにより、パワーMOSFET1の主ソース部
に流れる電流を切り換え制御することができる。このよ
うに、本実施形態によれば、必要に応じて、過電流検出
のための電流値を容易に切り換えることができる。
As shown in the equations (3) and (4), since the emitter area ratios of the transistors in the negative feedback control circuits 11 and 12 are different from each other, the power MOSFET 1 is switched by turning on and off the switches SW1 and SW2. Can be switched and controlled. As described above, according to the present embodiment, the current value for overcurrent detection can be easily switched as needed.

【0027】図1では、2つの負帰還制御回路11,1
2を設ける例を説明したが、3つ以上の負帰還制御回路
を設けてもよく、この場合、各負帰還制御回路内のトラ
ンジスタのエミッタ面積比を負帰還制御回路ごとに変え
ればよい。また、図1の負帰還制御回路11,12内の
スイッチSW1,SW2は、少なくとも1つがオンであれば
よく、複数のスイッチを同時にオンしてもよい。
In FIG. 1, two negative feedback control circuits 11, 1
Although the example where 2 is provided has been described, three or more negative feedback control circuits may be provided. In this case, the emitter area ratio of the transistor in each negative feedback control circuit may be changed for each negative feedback control circuit. Further, at least one of the switches SW1 and SW2 in the negative feedback control circuits 11 and 12 in FIG. 1 may be turned on, and a plurality of switches may be turned on at the same time.

【0028】(第2の実施形態)第2の実施形態は、負
帰還制御回路内に複数の電流源を設けるものである。図
2は本発明に係る過電流検出回路の第2の実施形態の回
路図である。図2の回路は、図1と同様に接続されたパ
ワーMOSFET1と、抵抗R1と、定電流源2と、負帰還制
御回路11とを有する。
(Second Embodiment) In a second embodiment, a plurality of current sources are provided in a negative feedback control circuit. FIG. 2 is a circuit diagram of an overcurrent detection circuit according to a second embodiment of the present invention. The circuit in FIG. 2 includes a power MOSFET 1, a resistor R1, a constant current source 2, and a negative feedback control circuit 11 connected in the same manner as in FIG.

【0029】負帰還制御回路11は、ベース端子が互い
に接続されたNPNトランジスタQ1,Q2と、3つの定
電流源3と、各定電流源3に接続されたスイッチSW1,
SW2,SW3とを有する。定電流源3はそれぞれスイッチ
SW1,SW2,SW3を介してトランジスタQ2のコレクタ
端子に接続される。これらスイッチSW1,SW2,SW3
は、個別に切り換え可能とされている。定電流源3はい
ずれも、同一の電流Ioを出力する。
The negative feedback control circuit 11 includes NPN transistors Q1 and Q2 whose base terminals are connected to each other, three constant current sources 3, and switches SW1 and SW1 connected to each of the constant current sources 3.
SW2 and SW3. Each constant current source 3 is a switch
It is connected to the collector terminal of the transistor Q2 via SW1, SW2 and SW3. These switches SW1, SW2, SW3
Are individually switchable. Each of the constant current sources 3 outputs the same current Io.

【0030】次に、図2の回路の動作を説明する。例え
ば、スイッチSW1だけをオンした場合には、トランジス
タQ2のコレクタ端子には電流Ioが供給される。この
場合のパワーMOSFET1の主ソース部を流れる制御電流I
sは、(5)式で表される。 Is=N・VT・ln(K×Idrive/Io)/R1 …(5) 一方、スイッチSW1,SW2を同時にオンした場合には、
トランジスタQ2のコレクタ端子には電流2Ioが供給
される。この場合のパワーMOSFET1の主ソース部を流れ
る制御電流Isは、(6)式で表される。 Is=N・VT・ln(K×Idrive/2Io)/R1 …(6)
Next, the operation of the circuit of FIG. 2 will be described. For example, when only the switch SW1 is turned on, the current Io is supplied to the collector terminal of the transistor Q2. The control current I flowing through the main source of the power MOSFET 1 in this case
s is represented by equation (5). Is = N · VT · ln (K × Idrive / Io) / R1 (5) On the other hand, when the switches SW1 and SW2 are turned on simultaneously,
The current 2Io is supplied to the collector terminal of the transistor Q2. In this case, the control current Is flowing through the main source of the power MOSFET 1 is expressed by equation (6). Is = N · VT · ln (K × Idrive / 2Io) / R1 (6)

【0031】一方、スイッチSW1,SW2,SW3を同時に
オンした場合には、トランジスタQ2のコレクタ端子に
は電流3Ioが供給される。この場合のパワーMOSFET1
の主ソース部を流れる制御電流Isは、(7)式で表さ
れる。 Is=N・VT・ln(K×Idrive/3Io)/R1 …(7) このように、第2の実施形態では、負帰還制御回路11
内に複数の電流源3とスイッチSW1,SW2,SW3を設
け、各スイッチSW1,SW2,SW3を任意に切り換え可能
にしたため、パワーMOSFET1の主ソース部に流れる制御
電流Isの値を複数通りに切り換えることができる。
On the other hand, when the switches SW1, SW2, and SW3 are turned on at the same time, the current 3Io is supplied to the collector terminal of the transistor Q2. Power MOSFET 1 in this case
The control current Is flowing through the main source section is expressed by equation (7). Is = N ・ VT ・ ln (K × Idrive / 3Io) / R1 (7) As described above, in the second embodiment, the negative feedback control circuit 11
A plurality of current sources 3 and switches SW1, SW2, and SW3 are provided therein, and the switches SW1, SW2, and SW3 can be arbitrarily switched. Therefore, the value of the control current Is flowing through the main source portion of the power MOSFET 1 is switched in a plurality of ways. be able to.

【0032】図2では、負帰還制御回路内に3つの定電
流源3を設ける例を説明したが、2つあるいは4つ以上
の定電流源3を設けてもよい。また、各定電流源3から
出力される電流値は必ずしも同じである必要はない。
FIG. 2 illustrates an example in which three constant current sources 3 are provided in the negative feedback control circuit. However, two or four or more constant current sources 3 may be provided. Further, the current values output from the respective constant current sources 3 need not always be the same.

【0033】(第3の実施形態)図1では、負帰還制御
回路11,12内のトランジスタ(Q1,Q2)、(Q
1’、Q2’)のエミッタ面積比が負帰還制御回路ごと
に異なる例を説明したが、エミッタ面積比をすべて同じ
にして、定電流源3が供給する電流値を負帰還制御回路
ごとに変えてもよい。図3は、負帰還制御回路11,1
2内の定電流源3から出力される電流値が負帰還制御回
路ごとに異なる例を示す回路図である。図3の回路は、
トランジスタQ1,Q2のエミッタ面積比が負帰還制御
回路11,12の双方で同じである点と、負帰還制御回
路11,12内の定電流源3a,3bから出力される電
流値が負帰還制御回路11,12ごとに異なる点を除い
ては、図1の回路と共通する。図3では、定電流源3a
から出力される電流値をIo1、定電流源3bから出力さ
れる電流値をIo2としている。
(Third Embodiment) In FIG. 1, the transistors (Q1, Q2), (Q
1 ', Q2'), the emitter area ratio is different for each negative feedback control circuit. However, the emitter area ratios are all the same, and the current value supplied by the constant current source 3 is changed for each negative feedback control circuit. You may. FIG. 3 shows a negative feedback control circuit 11,1.
FIG. 3 is a circuit diagram showing an example in which a current value output from a constant current source 3 in each of the negative feedback control circuits 2 is different for each negative feedback control circuit. The circuit of FIG.
The fact that the emitter area ratios of the transistors Q1 and Q2 are the same in both the negative feedback control circuits 11 and 12, and that the current values output from the constant current sources 3a and 3b in the negative feedback control circuits 11 and 12 are negative feedback control. Except for the difference between the circuits 11 and 12, the circuit is common to the circuit of FIG. In FIG. 3, the constant current source 3a
The current value output from the constant current source 3b is Io1, and the current value output from the constant current source 3b is Io2.

【0034】図3のスイッチSW1をオンし、スイッチSW
2をオフした場合にパワーMOSFET1の主ソース部を流れ
る制御電流Isは、(8)式で表される。 Is=N・VT・ln(K1×Idrive/Io1)/R1 …(3) Is=N・VT・ln(K2×Idrive/Io2)/R1 …(4) このように、スイッチSW1,SW2を切り換えることによ
り、第1および第2の実施形態と同様に、パワーMOSFET
1の主ソース部を流れる制御電流Isを切り換えること
ができる。
The switch SW1 shown in FIG.
The control current Is flowing through the main source portion of the power MOSFET 1 when the switch 2 is turned off is expressed by equation (8). Is = N · VT · ln (K1 × Idrive / Io1) / R1 (3) Is = N · VT · ln (K2 × Idrive / Io2) / R1 (4) In this way, the switches SW1 and SW2 are switched. Thus, similarly to the first and second embodiments, the power MOSFET
The control current Is flowing through one main source section can be switched.

【0035】[0035]

【発明の効果】以上詳細に説明したように、本発明によ
れば、帰還制御回路内にスイッチを設け、このスイッチ
を切換制御することにより、第1のトランジスタの主ソ
ース部に流れる電流を切換可能にしたため、過電流検出
のための電流値を容易に変更できる。したがって、過電
流検出回路の利用範囲が広がり、回路規模を削減できる
とともに、部品コストを低減できる。
As described in detail above, according to the present invention, a switch is provided in the feedback control circuit, and the switch is controlled to switch the current flowing through the main source of the first transistor. Since it is made possible, the current value for overcurrent detection can be easily changed. Therefore, the use range of the overcurrent detection circuit is expanded, the circuit scale can be reduced, and the component cost can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る過電流検出回路の第1の実施形態
の回路図。
FIG. 1 is a circuit diagram of a first embodiment of an overcurrent detection circuit according to the present invention.

【図2】本発明に係る過電流検出回路の第2の実施形態
の回路図。
FIG. 2 is a circuit diagram of an overcurrent detection circuit according to a second embodiment of the present invention.

【図3】本発明に係る過電流検出回路の第3の実施形態
の回路図。
FIG. 3 is a circuit diagram of an overcurrent detection circuit according to a third embodiment of the present invention.

【図4】パワーMOSFETを有する従来の過電流検出回路の
回路図。
FIG. 4 is a circuit diagram of a conventional overcurrent detection circuit having a power MOSFET.

【図5】図4の回路の欠点を改良した従来の過電流検出
回路の回路図。
FIG. 5 is a circuit diagram of a conventional overcurrent detection circuit in which the disadvantage of the circuit of FIG. 4 is improved.

【符号の説明】[Explanation of symbols]

1 パワーMOSFET 2,3 定電流源 10 負荷 11,12 負帰還制御回路 Q1,Q2 NPNトランジスタ SW1,SW2,SW3 スイッチ DESCRIPTION OF SYMBOLS 1 Power MOSFET 2, 3 Constant current source 10 Load 11, 12 Negative feedback control circuit Q1, Q2 NPN transistor SW1, SW2, SW3 Switch

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 19/165 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int. Cl. 7 , DB name) G01R 19/165

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】第1のトランジスタのソース領域が主ソー
ス部とサブソース部とに分割され、前記主ソース部を基
準電圧端子に接続するとともに、前記サブソース部を抵
抗を介して前記基準電圧端子に接続し、前記抵抗の両端
電圧に応じて前記第1のトランジスタのゲート電圧を負
帰還制御し、前記第1のトランジスタのドレイン端子に
接続される負荷に流れる電流が制限値を越えないように
した過電流検出回路において、 ゲート端子が互いに接続された第2および第3のトラン
ジスタと、前記第2のトランジスタのゲート端子および
ドレイン端子に一端が接続されたスイッチと、このスイ
ッチの他端に接続された第1の電流源とを有する複数の
負帰還制御回路と、 前記第1のトランジスタのゲート端子および前記第3の
トランジスタのドレイン端子に接続された第2の電流源
と、を備え、 前記複数の負帰還制御回路内の前記第2のトランジスタ
それぞれのソース端子はいずれも前記サブソース部に接
続され、前記複数の負帰還制御回路内の前記第3のトラ
ンジスタそれぞれのソース端子はいずれも前記基準電圧
端子に接続され、 前記複数の負帰還制御回路内の前記スイッチそれぞれ
は、個別に切り換え可能であることを特徴とする過電流
検出回路。
A source region of the first transistor is divided into a main source portion and a sub-source portion, the main source portion is connected to a reference voltage terminal, and the sub-source portion is connected to the reference voltage via a resistor. Connected to the terminal, performing negative feedback control on the gate voltage of the first transistor in accordance with the voltage across the resistor, so that the current flowing to the load connected to the drain terminal of the first transistor does not exceed the limit value. In the overcurrent detection circuit described above, the second and third transistors having gate terminals connected to each other, a switch having one end connected to the gate terminal and the drain terminal of the second transistor, and A plurality of negative feedback control circuits having a first current source connected thereto; a gate terminal of the first transistor and a drain of the third transistor; A second current source connected to the plurality of negative feedback control circuits, and a source terminal of each of the second transistors in the plurality of negative feedback control circuits is connected to the sub-source unit; The source terminal of each of the third transistors in the control circuit is connected to the reference voltage terminal, and each of the switches in the plurality of negative feedback control circuits can be individually switched. Current detection circuit.
【請求項2】前記複数の負帰還制御回路内の前記第2お
よび第3のトランジスタのソース面積比は、前記負帰還
制御回路ごとに異なることを特徴とする請求項1に記載
の過電流検出回路。
2. The overcurrent detection according to claim 1, wherein a source area ratio of said second and third transistors in said plurality of negative feedback control circuits is different for each of said negative feedback control circuits. circuit.
【請求項3】前記複数の負帰還制御回路内の前記第1の
電流源は、それぞれ異なる量の電流を出力することを特
徴とする請求項1または2に記載の過電流検出回路。
3. The overcurrent detection circuit according to claim 1, wherein the first current sources in the plurality of negative feedback control circuits each output a different amount of current.
【請求項4】第1のトランジスタのソース領域が主ソー
ス部とサブソース部とに分割され、前記主ソース部を基
準電圧端子に接続するとともに、前記サブソース部を抵
抗を介して前記基準電圧端子に接続し、前記抵抗の両端
電圧に応じて前記第1のトランジスタのゲート電圧を負
帰還制御し、前記第1のトランジスタのドレイン端子に
接続される負荷に流れる電流が制限値を越えないように
した過電流検出回路において、 ゲート端子が互いに接続された第2および第3のトラン
ジスタと、前記第2のトランジスタのゲート端子および
ドレイン端子にそれぞれ接続された複数のスイッチと、
これらスイッチのそれぞれに対応して設けられる複数の
第2の電流源と、を有する負帰還制御回路と、 前記第1のトランジスタのゲート端子および前記第3の
トランジスタのドレイン端子に接続された第2の電流源
と、を備え、 前記第2のトランジスタのソース端子は前記サブソース
部に接続され、前記第3のトランジスタのソース端子は
前記基準電圧端子に接続され、 前記複数のスイッチそれぞれは、個別に切り換え可能で
あることを特徴とする過電流検出回路。
4. A source region of the first transistor is divided into a main source portion and a sub-source portion. The main source portion is connected to a reference voltage terminal, and the sub-source portion is connected to the reference voltage via a resistor. Connected to the terminal, performing negative feedback control on the gate voltage of the first transistor in accordance with the voltage across the resistor, so that the current flowing to the load connected to the drain terminal of the first transistor does not exceed the limit value. In the overcurrent detection circuit, a second transistor and a third transistor whose gate terminals are connected to each other, a plurality of switches respectively connected to a gate terminal and a drain terminal of the second transistor,
A negative feedback control circuit having a plurality of second current sources provided corresponding to each of the switches; and a second feedback control circuit connected to a gate terminal of the first transistor and a drain terminal of the third transistor. A source terminal of the second transistor is connected to the sub-source portion, a source terminal of the third transistor is connected to the reference voltage terminal, and each of the plurality of switches is individually An overcurrent detection circuit characterized in that the circuit can be switched over to (1).
【請求項5】前記第1のトランジスタは、パワーMOSFET
であることを特徴とする請求項1〜4のいずれかに記載
の過電流検出回路。
5. The power supply according to claim 1, wherein the first transistor is a power MOSFET.
The overcurrent detection circuit according to any one of claims 1 to 4, wherein
JP17168198A 1998-06-18 1998-06-18 Overcurrent detection circuit Expired - Fee Related JP3292697B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17168198A JP3292697B2 (en) 1998-06-18 1998-06-18 Overcurrent detection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17168198A JP3292697B2 (en) 1998-06-18 1998-06-18 Overcurrent detection circuit

Publications (2)

Publication Number Publication Date
JP2000002726A JP2000002726A (en) 2000-01-07
JP3292697B2 true JP3292697B2 (en) 2002-06-17

Family

ID=15927733

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17168198A Expired - Fee Related JP3292697B2 (en) 1998-06-18 1998-06-18 Overcurrent detection circuit

Country Status (1)

Country Link
JP (1) JP3292697B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4229656B2 (en) 2002-08-16 2009-02-25 Necエレクトロニクス株式会社 CURRENT LIMIT CIRCUIT AND OUTPUT CIRCUIT HAVING THE SAME
JP2009156835A (en) * 2007-12-28 2009-07-16 Rohm Co Ltd Current monitoring circuit and motor driving apparatus using this
CN104375074B (en) * 2014-11-27 2018-02-27 山东贞明半导体技术有限公司 A kind of test circuit of FET
CN109633244A (en) * 2019-01-29 2019-04-16 苏州工业职业技术学院 A kind of Self-resetting ammeter

Also Published As

Publication number Publication date
JP2000002726A (en) 2000-01-07

Similar Documents

Publication Publication Date Title
US7368973B2 (en) Temperature sensor circuit
JPH0878972A (en) Follower type power amplification step voltage
GB2285316A (en) Decision circuit operable at a wide range of voltages
WO1985003818A1 (en) Current limit technique for multiple-emitter vertical power transistor
JP3292697B2 (en) Overcurrent detection circuit
JPH0537324A (en) Multiplexer circuit
US6288660B1 (en) BiCMOS circuit for controlling a bipolar current source
US5144164A (en) BiCMOS current switching circuit having a plurality of resistors of a specified value
JP3349047B2 (en) Constant voltage circuit
JPH07321621A (en) Semiconductor integrated circuit
JPH0321927B2 (en)
JPH088708A (en) Analog switch circuit
JP3178716B2 (en) Maximum value output circuit, minimum value output circuit, maximum value minimum value output circuit
US6054845A (en) Current limiting circuit
JP2776709B2 (en) Current switching circuit
US4970412A (en) Comparator circuit
US6175478B1 (en) Short-circuit protection circuit, particularly for power transistors
US6590371B2 (en) Current source able to operate at low supply voltage and with quasi-null current variation in relation to the supply voltage
EP1501001A1 (en) Bias Circuitry
JP3194798B2 (en) Switch circuit with clamp function
JPH027534B2 (en)
JPH0749541Y2 (en) Transistor switch circuit
JP2885848B2 (en) Hysteresis circuit
JPH0563462A (en) Current output circuit
KR910006183Y1 (en) Video mode switching circuit

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080329

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090329

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100329

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100329

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110329

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120329

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130329

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees