JP3285514B2 - Gain control device - Google Patents
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- JP3285514B2 JP3285514B2 JP15498297A JP15498297A JP3285514B2 JP 3285514 B2 JP3285514 B2 JP 3285514B2 JP 15498297 A JP15498297 A JP 15498297A JP 15498297 A JP15498297 A JP 15498297A JP 3285514 B2 JP3285514 B2 JP 3285514B2
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、無線通信装置の送
信出力レベルを電気的に制御する利得制御装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gain control device for electrically controlling a transmission output level of a radio communication device.
【０００２】[0002]
【従来の技術】従来、電気的に出力レベルを制御する利
得制御装置としては、図４に示すものが知られている。
図４において、Ａは利得制御回路、Ｂは可変利得回路で
ある。１、３は第１、第２のトランジスタ、９、１１は
第３、第４のトランジスタ、８、１０は第１、第２のダ
イオード、２、４は第１、第２の利得制御電圧入力端
子、ａ、ｂは第１、第２の利得制御電流入力端子、１
４、１５は第１、第２の負荷、７は第１の電流源、１３
は信号電流源、４８は信号入力端子、４９は信号出力端
子、５０は電源端子である。2. Description of the Related Art Conventionally, as a gain control device for electrically controlling an output level, a gain control device shown in FIG. 4 is known.
In FIG. 4, A is a gain control circuit, and B is a variable gain circuit. 1, 3 are first and second transistors, 9, 11 are third and fourth transistors, 8, 10 are first and second diodes, and 2, 4 are first and second gain control voltage inputs. Terminals, a and b are first and second gain control current input terminals,
4 and 15 are the first and second loads, 7 is the first current source, 13
Is a signal current source, 48 is a signal input terminal, 49 is a signal output terminal, and 50 is a power supply terminal.
【０００３】次にこの従来例の動作について説明する。
図４において、第１、第２の利得制御電圧入力端子２、
４に印加された制御電圧の差電圧に応じて第１、第２の
トランジスタ１、３のコレクタ電流は変化する。第１、
第２のトランジスタ１、３のコレクタ電流をそれぞれＩ
C1、ＩC2とし、第３、第４のトランジスタ９、１１のベ
ース電流をそれぞれＩB3、ＩB4とし、第１、第２のダイ
オード８、１０の順方向電圧をそれぞれＶF1、ＶF2とす
ると、次式が成立する。 ＶF1−ＶF2＝ＫＴ／ｑ ln（ＩC1＋ＩB3／ＩC2＋ＩB4） ・・・（１） ここで、Ｋはボルツマン定数、Ｔは絶対温度、ｑは電子
の電荷である。Next, the operation of this conventional example will be described.
In FIG. 4, first and second gain control voltage input terminals 2,
The collector currents of the first and second transistors 1 and 3 change according to the difference voltage between the control voltages applied to the transistors 4 and 4. First,
The collector currents of the second transistors 1 and 3 are respectively represented by I
C 1 and IC 2 , base currents of the third and fourth transistors 9 and 11 are respectively IB 3 and IB 4, and forward voltages of the first and second diodes 8 and 10 are VF 1 and VF 2 , respectively. Then, the following equation is established. VF 1 -VF 2 = KT / q ln (IC 1 + IB 3 / IC 2 + IB 4 ) (1) where K is Boltzmann's constant, T is absolute temperature, and q is electron charge.
【０００４】また、第３、第４のトランジスタ９、１１
のコレクタ電流をそれぞれＩC3、ＩC4とすると次式が成
立する。 IC3 ／IC4 ＝ｅｘｐ｛（ｑ／ＫＴ）・ （ＶF2−ＶF1）｝ ＝（ＩC2＋ＩB4）／（ＩC1＋ＩB3） ・・・（２） ここでコレクタ電流ＩC1、ＩC2に対して、ベース電流Ｉ
B3、ＩB4が十分小さい領域では次式が成立する。 ＩC3／ＩC4＝ＩC2／ＩC1 ・・・（３） すなわち、第１、第２のトランジスタ１、３に流れる電
流に応じて、信号電流源１３の電流が第３、第４のトラ
ンジスタ９、１１によって分割されて流れる。また、第
１、第２の利得制御電圧入力端子２、４に印加される差
電圧によって、第１、第２の負荷１４、１５に流れる電
流の比を変化させることができ、これによって利得を制
御できる。Further, third and fourth transistors 9 and 11
If the collector currents of the above are IC 3 and IC 4 respectively, the following equation is established. IC 3 / IC 4 = exp {(q / KT) · (VF 2 −VF 1 )} = (IC 2 + IB 4 ) / (IC 1 + IB 3 ) (2) where collector currents IC 1 and IC 2 , the base current I
In a region where B 3 and IB 4 are sufficiently small, the following expression is established. IC 3 / IC 4 = IC 2 / IC 1 (3) That is, according to the current flowing through the first and second transistors 1 and 3, the current of the signal current source 13 is changed to the third and fourth transistors. It is divided by 9 and 11 and flows. In addition, the ratio of the current flowing through the first and second loads 14 and 15 can be changed by the difference voltage applied to the first and second gain control voltage input terminals 2 and 4, thereby increasing the gain. Can control.
【０００５】一方、図４に示した従来例では、利得を十
分に小さくできないという欠点があった。すなわち、第
１の負荷１４に流れる信号成分を十分に下げるように、
第１、第２の利得制御電圧入力端子２、４に電圧を印加
し、第２のトランジスタ３をカットオフの状態にする
と、第２のダイオード１０へは第４のトランジスタ１１
のベース電流が流れる。この時、第４のトランジスタ１
１には、信号電流源１３の電流のほとんどが流れている
ため、トランジスタ１１のベース電流は無視できない。
したがって、最大の電流比ＩC3／ＩC4は、第１の電流源
７の電流をＩo 、信号源電流１３の電流をＩr 、第３、
第４のトランジスタ９、１１の電流増幅率をβとして次
式で表される。 ＩC3／ＩC4＝Ｉr ／βＩo ・・・（４） すなわち最大の減衰量を大きくとれない。On the other hand, the conventional example shown in FIG. 4 has a disadvantage that the gain cannot be reduced sufficiently. That is, to sufficiently reduce the signal component flowing through the first load 14,
When a voltage is applied to the first and second gain control voltage input terminals 2 and 4 and the second transistor 3 is cut off, the fourth transistor 11 is connected to the second diode 10.
Base current flows. At this time, the fourth transistor 1
1, most of the current of the signal current source 13 flows, so that the base current of the transistor 11 cannot be ignored.
Therefore, the maximum current ratio IC 3 / IC 4 is such that the current of the first current source 7 is Io, the current of the signal source current 13 is Ir,
The current amplification factor of the fourth transistors 9 and 11 is represented by the following equation, where β is the current amplification factor. IC 3 / IC 4 = Ir / βIo (4) That is, the maximum attenuation cannot be increased.
【０００６】そこで、最大の減衰量を大きくとれるよう
にした利得制御装置としては、特公平５−５９６０７号
公報に記載されたものが知られている。図５はこの従来
の利得制御装置を示すものである。図５において、Ａは
利得制御回路、Ｂは可変利得回路である。１、３は第
１、第２のトランジスタ、９、１１は第３、第４のトラ
ンジスタ、８、１０は第１、第２のダイオード、２、４
は第１、第２の利得制御電圧入力端子、ａ、ｂは第１、
第２の利得制御電流入力端子、１４、１５は第１、第２
の負荷、１２はバイアス電源、７は第１の電流源、１３
は信号電流源、４８は信号入力端子、４９は信号出力端
子、５０は電源端子である。Therefore, as a gain control device capable of increasing the maximum amount of attenuation, a device described in Japanese Patent Publication No. 5-59607 is known. FIG. 5 shows this conventional gain control device. In FIG. 5, A is a gain control circuit, and B is a variable gain circuit. 1, 3 are first and second transistors, 9, 11 are third and fourth transistors, 8, 10 are first and second diodes, 2, 4
Are the first and second gain control voltage input terminals, and a and b are the first,
The second gain control current input terminals 14, 15 are the first and second gain control current input terminals.
, 12 is a bias power supply, 7 is a first current source, 13
Is a signal current source, 48 is a signal input terminal, 49 is a signal output terminal, and 50 is a power supply terminal.
【０００７】次にこの従来例の動作について説明する。
第１、第２のトランジスタ１、３のコレクタ電流をそれ
ぞれＩC1、ＩC2とし、第３、第４のトランジスタ９、１
１のベース電流をそれぞれＩB3、ＩB4とし、第１、第２
のダイオード８、１０の順方向電圧をそれぞれＶF1、Ｖ
F2とすると、次式が成立する。 ＶF1−ＶF2＝ＫＴ／ｑ ln（ＩC1−ＩB3／ＩC2−ＩB4） ・・・（５）Next, the operation of this conventional example will be described.
The collector currents of the first and second transistors 1 and 3 are assumed to be IC 1 and IC 2 , respectively, and the third and fourth transistors 9 and 1
1 of the base current of the IB 3, IB 4 respectively, first, second
The forward voltages of the diodes 8 and 10 are respectively VF 1 and V F
When F 2, the following equation is established. VF 1 -VF 2 = KT / q ln (IC 1 -IB 3 / IC 2 -IB 4) ··· (5)
【０００８】また、第３、第４のトランジスタ９、１１
のコレクタ電流をそれぞれIC3 、ＩC4すると、次式が成
立する。 IC3 ／IC4 ＝ｅｘｐ（ｑ／ＫＴ）・ （ＶF1−ＶF2） ＝（ＩC1−ＩB3）／（ＩC2−ＩB4） ・・・（６） ここでコレクタ電流ＩC1、ＩC2に対して、ベース電流Ｉ
B3、ＩB4が十分小さい領域では次式が成立する。 ＩC3／ＩC4＝ＩC1／ＩC2 ・・・（７） すなわち、第１、第２のトランジスタ１、３の電流比に
よって信号電流源１３の電流が第３、第４のトランジス
タ９、１１に分割して流れ、第１、第２の負荷１４、１
５へ取り出すことができる。第１の負荷１４に流れる信
号成分を十分に下げるように、第１、第２の利得制御電
圧入力端子２、４へ電圧を印加すると、第４のトランジ
スタ１１には信号電流源１３の電流のほとんどが流れ
る。このため、トランジスタ１１のベース電流が大きく
なるが、このベース電流は第２のトランジスタ３を介し
て第１の電流源７より供給されるため、ダイオードに流
れる電流にはほとんど影響を与えずに（７）式が成立す
る。したがって最大の減衰量を大きくとることができ
る。The third and fourth transistors 9 and 11
When the collector currents of IC 3 and IC 4 are respectively IC 3 and IC 4 , the following equation is established. IC 3 / IC 4 = exp (q / KT) · (VF 1 −VF 2 ) = (IC 1 −IB 3 ) / (IC 2 −IB 4 ) (6) Here, the collector currents IC 1 and IC 2 , the base current I
In a region where B 3 and IB 4 are sufficiently small, the following expression is established. IC 3 / IC 4 = IC 1 / IC 2 (7) That is, the current of the signal current source 13 is increased by the current ratio of the first and second transistors 1 and 3 to the third and fourth transistors 9 and 11. Flows into the first and second loads 14, 1
5 can be taken out. When a voltage is applied to the first and second gain control voltage input terminals 2 and 4 so that the signal component flowing to the first load 14 is sufficiently reduced, the current of the signal current source 13 is applied to the fourth transistor 11. Most flows. For this reason, the base current of the transistor 11 increases. However, since this base current is supplied from the first current source 7 through the second transistor 3, it hardly affects the current flowing through the diode ( Equation 7) holds. Therefore, the maximum attenuation can be increased.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上記従
来の利得制御装置では、（７）式により減衰量は電流比
によって無限に大きくなるため、最大の減衰量を制御す
ることができない。これは、利得制御特性の線形性を確
保するために、利得制御装置を縦属接続して順に利得を
減衰させて使用する場合には、減衰量が定まらず不適で
あることを意味する。However, in the conventional gain control device described above, the maximum attenuation cannot be controlled because the attenuation is infinitely large depending on the current ratio according to the equation (7). This means that, when gain control devices are cascaded and used in order to attenuate the gain in order to secure the linearity of the gain control characteristics, the attenuation is not determined and is inappropriate.
【００１０】本発明は、このような従来の問題を解決す
るためのもので、最大の減衰量を大きくとることがで
き、かつ最大の減衰量を制御することのできる利得制御
装置を提供することを目的とする。The present invention is to solve such a conventional problem, and provides a gain control device capable of increasing the maximum amount of attenuation and controlling the maximum amount of attenuation. With the goal.
【００１１】[0011]
【課題を解決するための手段】本発明は、上記目的を達
成するために、利得制御回路と可変利得回路からなる利
得制御装置において、可変利得回路が、ベースがそれぞ
れ第１、第２の利得制御電流入力端子に接続され、エミ
ッタが入力信号によって制御される信号電流源に共通接
続され、それぞれのコレクタから出力信号を取り出すこ
とを特徴とする差動対トランジスタ型の可変利得回路で
あり、利得制御回路が、ベースが第１の利得制御電圧入
力端子に接続され、コレクタが前記第１の利得制御電流
入力端子に接続された第１のトランジスタと、ベースが
第２の利得制御電圧入力端子に接続され、コレクタが前
記第２の利得制御電流入力端子に接続された第２のトラ
ンジスタと、前記第１、第２のトランジスタのエミッタ
に共通接続された第１の電流源と、エミッタが電源端子
に接続され、ベースとコレクタが前記第１の利得制御電
流入力端子に共通接続された第５のトランジスタと、エ
ミッタが電源端子に接続され、ベースとコレクタが前記
第２の利得制御電流入力端子に共通接続された第６のト
ランジスタと、エミッタが電源端子に接続され、ベース
とコレクタがそれぞれ前記第１、第２の利得制御電流入
力端子に接続された第７のトランジスタと、エミッタが
電源端子に接続され、ベースとコレクタがそれぞれ前記
第２、第１の利得制御電流入力端子に接続された第８の
トランジスタとを有するものである。本発明によれば、
最大の減衰量を大きくとることができ、かつ最大の減衰
量を制御することのできる利得制御装置が得られる。In order to achieve the above object, the present invention provides a gain control device comprising a gain control circuit and a variable gain circuit, wherein the variable gain circuit has a base having first and second gains, respectively. A differential pair transistor-type variable gain circuit characterized in that it is connected to a control current input terminal, an emitter is commonly connected to a signal current source controlled by an input signal, and an output signal is taken out from each collector. A control circuit includes a first transistor having a base connected to the first gain control voltage input terminal, a collector connected to the first gain control current input terminal, and a base connected to the second gain control voltage input terminal. And a collector commonly connected to a second transistor having a collector connected to the second gain control current input terminal and emitters of the first and second transistors. A fifth transistor having a current source, an emitter connected to the power supply terminal, a base and a collector commonly connected to the first gain control current input terminal, an emitter connected to the power supply terminal, and a base and a collector connected to the power supply terminal. A sixth transistor commonly connected to the second gain control current input terminal, a sixth transistor having an emitter connected to the power supply terminal, and a base and a collector connected to the first and second gain control current input terminals, respectively. 7 and an eighth transistor having an emitter connected to the power supply terminal, and a base and a collector connected to the second and first gain control current input terminals, respectively. According to the present invention,
It is possible to obtain a gain control device capable of increasing the maximum attenuation and controlling the maximum attenuation.
【００１２】[0012]
【発明の実施の形態】本発明の請求項１に記載の発明
は、ベースがそれぞれ第１、第２の利得制御電流入力端
子に接続され、エミッタが入力信号によって制御される
信号電流源に共通接続され、それぞれのコレクタから出
力信号を取り出す差動対トランジスタ型の可変利得回路
と、ベースが第１の利得制御電圧入力端子に接続され、
コレクタが前記第１の利得制御電流入力端子に接続され
た第１のトランジスタと、ベースが第２の利得制御電圧
入力端子に接続され、コレクタが前記第２の利得制御電
流入力端子に接続された第２のトランジスタと、前記第
１、第２のトランジスタのエミッタに共通接続された第
１の電流源と、エミッタが電源端子に接続され、ベース
とコレクタが前記第１の利得制御電流入力端子に共通接
続された第５のトランジスタと、エミッタが電源端子に
接続され、ベースとコレクタが前記第２の利得制御電流
入力端子に共通接続された第６のトランジスタと、エミ
ッタが電源端子に接続され、ベースとコレクタがそれぞ
れ前記第１、第２の利得制御電流入力端子に接続された
第７のトランジスタと、エミッタが電源端子に接続さ
れ、ベースとコレクタがそれぞれ前記第２、第１の利得
制御電流入力端子に接続された第８のトランジスタとを
有する利得制御回路とを備えた利得制御装置であり、最
大の減衰量を大きくとることができ、かつ最大の減衰量
を制御することができるという作用を有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS According to the first aspect of the present invention, a base is connected to first and second gain control current input terminals, respectively, and an emitter is common to a signal current source controlled by an input signal. A variable gain circuit of a differential pair transistor type connected to extract an output signal from each collector, and a base connected to a first gain control voltage input terminal;
A first transistor having a collector connected to the first gain control current input terminal, a base connected to a second gain control voltage input terminal, and a collector connected to the second gain control current input terminal. A second transistor, a first current source commonly connected to the emitters of the first and second transistors, an emitter connected to a power supply terminal, and a base and a collector connected to the first gain control current input terminal. A commonly connected fifth transistor, an emitter connected to the power supply terminal, a sixth transistor whose base and collector are commonly connected to the second gain control current input terminal, and an emitter connected to the power supply terminal; A seventh transistor having a base and a collector connected to the first and second gain control current input terminals, respectively, an emitter connected to a power supply terminal, and a base and a collector. And a gain control circuit having an eighth transistor connected to the second and first gain control current input terminals, respectively, so that the maximum attenuation can be increased, and This has the effect that the maximum amount of attenuation can be controlled.
【００１３】請求項２に記載の発明は、エミッタが共通
接続され、互いのベースを一対の信号入力端子とする第
１の差動対トランジスタと、前記第１の差動対トランジ
スタのコレクタにそれぞれエミッタが共通接続され、反
転入力端子となるベース同士が第１の利得制御電流入力
端子に共通接続され、非反転入力端子となるベース同士
が第２の利得制御電流入力端子に共通接続された第２、
第３の差動対トランジスタとを有し、前記第１、第２の
利得制御電流入力端子に供給される利得制御電流によっ
て前記信号入力端子に入力される入力信号を利得制御す
るダブルバランス型の可変利得回路と、ベースが第１の
利得制御電圧入力端子に接続され、コレクタが前記第１
の利得制御電流入力端子に接続された第１のトランジス
タと、ベースが第２の利得制御電圧入力端子に接続さ
れ、コレクタが前記第２の利得制御電流入力端子に接続
された第２のトランジスタと、前記第１、第２のトラン
ジスタのエミッタに共通接続された第１の電流源と、エ
ミッタが電源端子に接続され、ベースとコレクタが前記
第１の利得制御電流入力端子に共通接続された第５のト
ランジスタと、エミッタが電源端子に接続され、ベース
とコレクタが前記第２の利得制御電流入力端子に共通接
続された第６のトランジスタと、エミッタが電源端子に
接続され、ベースとコレクタがそれぞれ前記第１、第２
の利得制御電流入力端子に接続された第７のトランジス
タと、エミッタが電源端子に接続され、ベースとコレク
タがそれぞれ前記第２、第１の利得制御電流入力端子に
接続された第８のトランジスタとを有する利得制御回路
とを備えた利得制御装置であり、最大の減衰量を大きく
とることができ、かつ最大の減衰量を制御することがで
きるという作用を有する。According to a second aspect of the present invention, a first differential pair transistor whose emitters are commonly connected and whose bases are a pair of signal input terminals, and a collector of the first differential pair transistor, respectively. Emitters are commonly connected, bases that are inverting input terminals are commonly connected to a first gain control current input terminal, and bases that are non-inverting input terminals are commonly connected to a second gain control current input terminal. 2,
And a third differential pair transistor, wherein a gain control current supplied to the first and second gain control current input terminals controls a gain of an input signal input to the signal input terminal. A variable gain circuit, a base connected to the first gain control voltage input terminal, and a collector connected to the first gain control voltage input terminal;
A first transistor connected to a gain control current input terminal of the first transistor, a second transistor having a base connected to the second gain control voltage input terminal, and a collector connected to the second gain control current input terminal. A first current source commonly connected to the emitters of the first and second transistors, a first current source having an emitter connected to a power supply terminal, and a base and a collector commonly connected to the first gain control current input terminal. And a sixth transistor having an emitter connected to the power supply terminal, a base and a collector commonly connected to the second gain control current input terminal, an emitter connected to the power supply terminal, and a base and a collector respectively. The first and second
A seventh transistor connected to a gain control current input terminal, an eighth transistor having an emitter connected to a power supply terminal, and a base and a collector connected to the second and first gain control current input terminals, respectively. And a gain control circuit having a gain control circuit having the following functions: the maximum attenuation can be increased, and the maximum attenuation can be controlled.
【００１４】（実施の形態１）以下、本発明の実施の形
態について図面を用いて説明する。図１は本発明の実施
の形態１における利得制御装置の構成を示すものであ
り、従来例と同一部分は同一符号を記してある。図１に
おいて、Ａは利得制御回路、Ｂは可変利得回路である。
第１のトランジスタ１のベースは、第１の利得制御電圧
入力端子２へ接続され、第２のトランジスタ３のベース
は、第２の利得制御電圧入力端子４へ接続されている。
第１、第２のトランジスタ１、３のエミッタは、第１の
電流源７へ共通接続され、第１のトランジスタ１のコレ
クタは、第１の利得制御電流入力端子ａに接続され、第
２のトランジスタ３のコレクタは、第２の利得制御電流
入力端子ｂに接続されている。第５のトランジスタ２０
のエミッタは、電源端子５０に接続され、コレクタとベ
ースは第１の利得制御電流入力端子ａに共通接続されて
いる。第７のトランジスタ２２は、第５のトランジスタ
２０とカレントミラーを構成し、エミッタは電源端子５
０に接続され、コレクタは第２の利得制御電流入力端子
ｂに接続されている。第６のトランジスタ２１のエミッ
タは、電源端子５０に接続され、コレクタとベースは、
第２の利得制御電流入力端子ｂに共通接続されている。
第８のトランジスタ２３は、第６のトランジスタ２１と
カレントミラーを構成し、エミッタは電源端子５０に接
続され、コレクタは第１の利得制御電流入力端子ａに接
続されている。差動対トランジスタ型の可変利得回路を
構成する第３のトランジスタ９のベースは、第１の利得
制御電流入力端子ａに接続され、第４のトランジスタ１
１のベースは、第２の利得制御電流入力端子ｂに接続さ
れている。第５、第６、第７、第８のトランジスタは、
ＰＮＰトランジスタが用いられ、第５、第６のトランジ
スタ、第７、第８のトランジスタは、それぞれ整合が取
られている。(Embodiment 1) An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a gain control device according to Embodiment 1 of the present invention, and the same parts as those in the conventional example are denoted by the same reference numerals. In FIG. 1, A is a gain control circuit, and B is a variable gain circuit.
The base of the first transistor 1 is connected to a first gain control voltage input terminal 2, and the base of the second transistor 3 is connected to a second gain control voltage input terminal 4.
The emitters of the first and second transistors 1 and 3 are commonly connected to a first current source 7, the collector of the first transistor 1 is connected to a first gain control current input terminal a, and the second The collector of the transistor 3 is connected to the second gain control current input terminal b. Fifth transistor 20
Are connected to a power supply terminal 50, and the collector and the base are commonly connected to a first gain control current input terminal a. The seventh transistor 22 forms a current mirror with the fifth transistor 20, and the emitter is the power supply terminal 5
0 and the collector is connected to the second gain control current input terminal b. The emitter of the sixth transistor 21 is connected to the power supply terminal 50, and the collector and the base are
Commonly connected to a second gain control current input terminal b.
The eighth transistor 23 constitutes a current mirror with the sixth transistor 21, the emitter is connected to the power supply terminal 50, and the collector is connected to the first gain control current input terminal a. The base of the third transistor 9 constituting the differential pair transistor type variable gain circuit is connected to the first gain control current input terminal a, and the fourth transistor 1
One base is connected to a second gain control current input terminal b. The fifth, sixth, seventh, and eighth transistors are:
PNP transistors are used, and the fifth and sixth transistors, and the seventh and eighth transistors are matched.
【００１５】次に本実施の形態の動作について説明す
る。第１、第２のトランジスタ１、３のコレクタ電流を
ＩC1、ＩC2とし、第３、第４のトランジスタ９、１１の
ベース電流をそれぞれＩB3、ＩB4とする。第７、第８の
トランジスタ２２、２３のコレクタ電流をＩC7、ＩC8と
する。ダイオード接続された第５、第６のトランジスタ
２０、２１の順方向電圧をＶF1、ＶF2とすると、次式が
成立する。 ＶF1−ＶF2＝ＫＴ／ｑ ln（ＩC1＋ＩB3−ＩC8／ＩC2＋ＩB4−ＩC7） ・・・（８）Next, the operation of this embodiment will be described. The collector currents of the first and second transistors 1 and 3 are defined as IC 1 and IC 2, and the base currents of the third and fourth transistors 9 and 11 are defined as IB 3 and IB 4 , respectively. The collector currents of the seventh and eighth transistors 22 and 23 are defined as IC 7 and IC 8 . Fifth diode connected, when the forward voltage of the sixth transistor 20, 21 and VF 1, VF 2, the following equation is established. VF 1 -VF 2 = KT / q ln (IC 1 + IB 3 -IC 8 / IC 2 + IB 4 -IC 7) ··· (8)
【００１６】また、第３、第４のトランジスタ９、１１
のコレクタ電流をＩC3、ＩC4とすると、次式が成立す
る。 IC3 ／IC4 ＝ｅｘｐ｛（ｑ／ＫＴ）・ （ＶF2−ＶF1）｝ ＝（ＩC2＋ＩB4−ＩC7）／（ＩC1＋ＩB3−ＩC8） ・・・（９） したがって、最大の電流比IC3 ／IC4 は、第１の電流源
７の電流をＩo 、信号源電流１３の電流をＩr 、第３、
第４のトランジスタ９、１１の電流増幅率をβとして、
次式で表される。 ＩC3／ＩC4＝（Ｉr ／β−ＩC7）／Ｉo ・・・ （１０） すなわち、第７のトランジスタ２２のコレクタ電流ＩC7
を調整することによって最大の減衰量を制御することが
できる。The third and fourth transistors 9 and 11
If the collector currents of the above are IC 3 and IC 4 , the following equation is established. IC 3 / IC 4 = exp {(q / KT) ・ (VF 2 −VF 1 )} = (IC 2 + IB 4 −IC 7 ) / (IC 1 + IB 3 −IC 8 ) (9) The maximum current ratio IC 3 / IC 4 is such that the current of the first current source 7 is Io, the current of the signal source current 13 is Ir,
Assuming that the current gain of the fourth transistors 9 and 11 is β,
It is expressed by the following equation. IC 3 / IC 4 = (Ir / β−IC 7 ) / Io (10) That is, the collector current IC 7 of the seventh transistor 22
The maximum attenuation can be controlled by adjusting.
【００１７】第７のトランジスタ２２のコレクタ電流Ｉ
C7は、第１の電流源７の電流値によって設定できる。あ
るいは、カレントミラーを構成する第５、第７のトラン
ジスタ２０、２２のミラー比を調整することによっても
設定できる。さらに、回路を単一のチップ上に集積化す
る際に、第１の電流源Ｉo を１／β比例に設定すること
により、トランジスタの電流増幅率βの相対ばらつきに
対しても一定の減衰量を得ることができる。第１の電流
源の電流Ｉo が１／β比例の時、第７のトランジスタ２
２のコレクタ電流ＩC7も１／β比例となり、（１０）式
はβによらないことが分かる。すなわち、ＩC3／ＩC4は
電流増幅率βの相対ばらつきによらず一定となり、一定
の減衰量を得ることができる。図５に１／β比例の電流
源の一例を示す。電流源６０の電流値をＩo1、トランジ
スタ６１の電流増幅率をβ、トランジスタ６５のコレク
タ出力電流をＩout とすると、次式が成立する。 Ｉout ＝Ｉo1／β ・・・（１１）The collector current I of the seventh transistor 22
C 7 can be set by the current value of the first current source 7. Alternatively, it can be set by adjusting the mirror ratio of the fifth and seventh transistors 20 and 22 constituting the current mirror. Further, when the circuit is integrated on a single chip, the first current source Io is set to be 1 / β proportional so that a constant amount of attenuation can be maintained even with respect to the relative variation of the current amplification factor β of the transistor. Can be obtained. When the current Io of the first current source is proportional to 1 / β, the seventh transistor 2
2 the collector current IC 7 also becomes 1 / beta proportional, it can be seen that (10) does not depend on beta. That is, IC 3 / IC 4 is constant irrespective of the relative variation of the current amplification factor β, and a constant attenuation can be obtained. FIG. 5 shows an example of a 1 / β proportional current source. If the current value of the current source 60 is Io 1 , the current amplification factor of the transistor 61 is β, and the collector output current of the transistor 65 is Iout, the following equation is established. Iout = Io 1 / β ··· ( 11)
【００１８】（実施の形態２）図３は本発明の実施の形
態２における利得制御装置の構成を示すものである。図
３において、Ａは利得制御回路、Ｂは可変利得回路であ
る。第３、第４のトランジスタ４０、４１は、エミッタ
が共通接続されて互いのベースを一対の信号入力端子と
する第１の差動対トランジスタを構成し、第９、第１０
のトランジスタ４２、４３は、第２の差動対トランジス
タを構成し、エミッタが第３のトランジスタ４０のコレ
クタに共通接続されている。第１１、第１２のトランジ
スタ４４、４５は、第３の差動対トランジスタを構成
し、エミッタが第４のトランジスタ４１のコレクタに共
通接続されている。第２、第３の差動対トランジスタ
は、反転入力端子となる第９、第１２のトランジスタ４
２、４５のベースが第１の利得制御電流入力端子ａに共
通接続され、非反転入力端子となる第１０、第１１のト
ランジスタ４３、４４のベースは、第２の利得制御電流
入力端子ｂに共通接続されている。本実施の形態におけ
る可変利得回路Ｂは、第１、第２の利得制御電流入力端
子ａ、ｂに供給される利得制御電流によって、第１の差
動対トランジスタ４０、４１のベースに接続された信号
入力端子４６、４７に入力される入力信号を利得制御す
るダブルバランス型の可変利得回路である。第１、第２
の利得制御電流入力端子ａ、ｂには、図１と同じ利得制
御回路Ａが接続される。利得制御の動作は図１の実施の
形態と同じである。(Embodiment 2) FIG. 3 shows a configuration of a gain control device according to Embodiment 2 of the present invention. In FIG. 3, A is a gain control circuit, and B is a variable gain circuit. The third and fourth transistors 40 and 41 constitute a first differential pair transistor whose emitters are commonly connected and whose bases serve as a pair of signal input terminals.
Transistors 42 and 43 constitute a second differential pair transistor, and the emitter is commonly connected to the collector of the third transistor 40. The eleventh and twelfth transistors 44 and 45 constitute a third differential pair transistor, and the emitter is commonly connected to the collector of the fourth transistor 41. The second and third differential pair transistors are ninth and twelfth transistors 4 serving as inverting input terminals.
The bases of the second and 45th transistors 43 and 44 which are commonly connected to the first gain control current input terminal a and the non-inverting input terminals are connected to the second gain control current input terminal b. Commonly connected. The variable gain circuit B in the present embodiment is connected to the bases of the first differential pair transistors 40 and 41 by the gain control current supplied to the first and second gain control current input terminals a and b. This is a double-balanced variable gain circuit that controls the gain of input signals input to the signal input terminals 46 and 47. 1st, 2nd
The same gain control circuit A as in FIG. 1 is connected to the gain control current input terminals a and b. The operation of gain control is the same as in the embodiment of FIG.
【００１９】[0019]
【発明の効果】以上説明したように、本発明は、電気的
に利得を制御する利得制御装置において、最大の減衰量
を大きくとることができ、しかも最大の減衰量を制御す
ることができるものであり、さらに、利得制御回路の電
流源を１／β比例にすることにより、βの相対ばらつき
に対しても、最大の減衰量が変化しないという有利な効
果が得られる。As described above, according to the present invention, in a gain control apparatus for electrically controlling a gain, a maximum attenuation can be obtained and a maximum attenuation can be controlled. Further, by setting the current source of the gain control circuit to be 1 / β proportional, an advantageous effect that the maximum attenuation does not change even with respect to the relative variation of β can be obtained.
【図１】本発明の実施の形態１における利得制御装置の
回路図FIG. 1 is a circuit diagram of a gain control device according to a first embodiment of the present invention.
【図２】１／β比例の電流源を示す回路図FIG. 2 is a circuit diagram showing a 1 / β proportional current source.
【図３】本発明の実施の形態２における利得制御装置の
回路図FIG. 3 is a circuit diagram of a gain control device according to a second embodiment of the present invention.
【図４】従来の利得制御装置の回路図FIG. 4 is a circuit diagram of a conventional gain control device.
【図５】従来の他の利得制御装置の回路図FIG. 5 is a circuit diagram of another conventional gain control device.
２ 第１の利得制御電圧入力端子 ４ 第２の利得制御電圧入力端子 ５、６、６６、６７ 抵抗 ａ 第１の利得制御電流入力端子 ｂ 第２の利得制御電流入力端子 ７、３０、６０ 電流源 ８、１０ ダイオード １２ バイアス電源 １３ 信号電流源 １４、１５ 負荷 ４６、４７、４８ 信号入力端子 ４９ 信号出力端子 ５０ 電源端子 ２０、２１、２２、２３、６２、６３ ＰＮＰトランジ
スタ １、３、９、１１、４０、４１、４２、４３、４４、４
５、６１、６４、６５ＮＰＮトランジスタ Ａ 利得制御回路 Ｂ 可変利得回路2 First gain control voltage input terminal 4 Second gain control voltage input terminal 5, 6, 66, 67 Resistance a First gain control current input terminal b Second gain control current input terminal 7, 30, 60 Current Source 8, 10 Diode 12 Bias power supply 13 Signal current source 14, 15 Load 46, 47, 48 Signal input terminal 49 Signal output terminal 50 Power supply terminal 20, 21, 22, 23, 62, 63 PNP transistor 1, 3, 9, 11, 40, 41, 42, 43, 44, 4
5, 61, 64, 65 NPN transistors A Gain control circuit B Variable gain circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−32510（ＪＰ，Ａ) 特開 平４−35511（ＪＰ，Ａ) 特開 平１−241206（ＪＰ，Ａ) 特開 平７−131269（ＪＰ，Ａ) 特開 平８−18365（ＪＰ，Ａ) 特開 平４−176205（ＪＰ，Ａ) 特開 昭63−38313（ＪＰ，Ａ) 特公 平５−59607（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 3/10 H03F 3/50 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-64-32510 (JP, A) JP-A-4-35511 (JP, A) JP-A-1-241206 (JP, A) JP-A-7- 131269 (JP, A) JP-A-8-18365 (JP, A) JP-A-4-176205 (JP, A) JP-A-63-38313 (JP, A) JP-B 5-59607 (JP, B2) (58) Field surveyed (Int. Cl. 7 , DB name) H03G 3/10 H03F 3/50
Claims (2)
電流入力端子に接続され、エミッタが入力信号によって
制御される信号電流源に共通接続され、それぞれのコレ
クタから出力信号を取り出す差動対トランジスタ型の可
変利得回路と、 ベースが第１の利得制御電圧入力端子に接続され、コレ
クタが前記第１の利得制御電流入力端子に接続された第
１のトランジスタと、ベースが第２の利得制御電圧入力
端子に接続され、コレクタが前記第２の利得制御電流入
力端子に接続された第２のトランジスタと、前記第１、
第２のトランジスタのエミッタに共通接続された第１の
電流源と、エミッタが電源端子に接続され、ベースとコ
レクタが前記第１の利得制御電流入力端子に共通接続さ
れた第５のトランジスタと、エミッタが電源端子に接続
され、ベースとコレクタが前記第２の利得制御電流入力
端子に共通接続された第６のトランジスタと、エミッタ
が電源端子に接続され、ベースとコレクタがそれぞれ前
記第１、第２の利得制御電流入力端子に接続された第７
のトランジスタと、エミッタが電源端子に接続され、ベ
ースとコレクタがそれぞれ前記第２、第１の利得制御電
流入力端子に接続された第８のトランジスタとを有する
利得制御回路とを備えた利得制御装置。1. A differential pair having a base connected to first and second gain control current input terminals, an emitter commonly connected to a signal current source controlled by an input signal, and extracting an output signal from each collector. A transistor-type variable gain circuit, a first transistor having a base connected to the first gain control voltage input terminal, a collector connected to the first gain control current input terminal, and a base having the second gain control. A second transistor connected to a voltage input terminal and having a collector connected to the second gain control current input terminal;
A first current source commonly connected to an emitter of the second transistor, a fifth transistor having an emitter connected to the power supply terminal, and a base and a collector commonly connected to the first gain control current input terminal; A sixth transistor having an emitter connected to the power supply terminal and having a base and a collector commonly connected to the second gain control current input terminal; an emitter connected to the power supply terminal; and a base and a collector connected to the first and second transistors, respectively. The seventh gain control current input terminal
And a gain control circuit having an emitter connected to a power supply terminal, and an eighth transistor having a base and a collector connected to the second and first gain control current input terminals, respectively. .
を一対の信号入力端子とする第１の差動対トランジスタ
と、前記第１の差動対トランジスタのコレクタにそれぞ
れエミッタが共通接続され、反転入力端子となるベース
同士が第１の利得制御電流入力端子に共通接続され、非
反転入力端子となるベース同士が第２の利得制御電流入
力端子に共通接続された第２、第３の差動対トランジス
タとを有し、前記第１、第２の利得制御電流入力端子に
供給される利得制御電流によって前記信号入力端子に入
力される入力信号を利得制御するダブルバランス型の可
変利得回路と、 ベースが第１の利得制御電圧入力端子に接続され、コレ
クタが前記第１の利得制御電流入力端子に接続された第
１のトランジスタと、ベースが第２の利得制御電圧入力
端子に接続され、コレクタが前記第２の利得制御電流入
力端子に接続された第２のトランジスタと、前記第１、
第２のトランジスタのエミッタに共通接続された第１の
電流源と、エミッタが電源端子に接続され、ベースとコ
レクタが前記第１の利得制御電流入力端子に共通接続さ
れた第５のトランジスタと、エミッタが電源端子に接続
され、ベースとコレクタが前記第２の利得制御電流入力
端子に共通接続された第６のトランジスタと、エミッタ
が電源端子に接続され、ベースとコレクタがそれぞれ前
記第１、第２の利得制御電流入力端子に接続された第７
のトランジスタと、エミッタが電源端子に接続され、ベ
ースとコレクタがそれぞれ前記第２、第１の利得制御電
流入力端子に接続された第８のトランジスタとを有する
利得制御回路とを備えた利得制御装置。2. A first differential pair transistor whose emitters are commonly connected and whose bases are a pair of signal input terminals, and the emitters are commonly connected to the collectors of the first differential pair transistors, respectively. A second and a third differential in which bases serving as input terminals are commonly connected to a first gain control current input terminal, and bases serving as non-inverting input terminals are commonly connected to a second gain control current input terminal. A double balance type variable gain circuit having a pair transistor and controlling the gain of an input signal input to the signal input terminal by a gain control current supplied to the first and second gain control current input terminals; A first transistor having a base connected to the first gain control voltage input terminal and a collector connected to the first gain control current input terminal; and a base having a second gain control voltage input terminal. Is connected to a second transistor having a collector connected to said second gain control current input terminals, the first,
A first current source commonly connected to an emitter of the second transistor, a fifth transistor having an emitter connected to the power supply terminal, and a base and a collector commonly connected to the first gain control current input terminal; A sixth transistor having an emitter connected to the power supply terminal and having a base and a collector commonly connected to the second gain control current input terminal; an emitter connected to the power supply terminal; and a base and a collector connected to the first and second transistors, respectively. The seventh gain control current input terminal
And a gain control circuit having an emitter connected to a power supply terminal, and an eighth transistor having a base and a collector connected to the second and first gain control current input terminals, respectively. .
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|---|---|---|---|
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|---|---|---|---|---|
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