JP3270101B2 - 主記憶装置のインタリーブ数設定方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主記憶装置を備えた
情報処理装置に係り、特に主記憶装置のインタリーブ数
の設定方式に関する。

【０００２】

【従来の技術】一般に、主記憶装置を備えた情報処理装
置では、主記憶アクセスの高速化のためにインタリーブ
方式を適用するものが多い。また、インタリーブ方式の
主記憶装置は、独立にインタリーブ可能な複数の主記憶
モジュールにより構成されることが多い。このような構
成では、各主記憶モジュールの記憶容量の違いにより、
主記憶装置のインタリーブ数（インタリーブのウェイ
数）も異なってくる。

【０００３】従来、主記憶装置のインタリーブ数の設定
は、作業者のスイッチ操作あるいはキーボードを用いた
入力操作により行われるのが一般的であった。この設定
のためには、作業者は、主記憶装置を構成する各主記憶
モジュールの記憶容量を正しく認識していなければなら
ず、しかも主記憶装置の動作に関する高度な知識を持っ
ている必要があった。

【０００４】

【発明が解決しようとする課題】上記したように従来
は、主記憶装置のインタリーブ数の設定方式として、作
業者のスイッチ操作あるいはキーボード操作により設定
する方式が適用されていた。

【０００５】しかし、この従来のインタリーブ設定方式
では、作業者は、主記憶装置の動作に関する高度な知識
を必要とし、また主記憶装置を構成する各主記憶モジュ
ールの記憶容量を正しく認識していなければならず、簡
単にインタリーブ数を設定することはできなかった。ま
た、誤ったインタリーブ数が設定される虞が常に存在
し、もし設定を誤った場合には、情報処理装置自体が動
作しなくなるという問題もあった。

【０００６】この発明は上記事情に鑑みてなされたもの
でその目的は、主記憶装置のインタリーブ数が、この主
記憶装置を構成する各主記憶モジュールの記憶容量に応
じた最適な値に自動設定できる主記憶装置のインタリー
ブ数設定方式を提供することにある。

【０００７】

【課題を解決するための手段】この発明は、主記憶装置
を構成し、独立にｎウエイ（ＷＡＹ）インタリーブが可
能なｍ個の主記憶モジュールの各々から主記憶制御装置
に対し、自身の記憶容量を示す容量通知信号を送出する
ための容量通知信号発生手段と、この各主記憶モジュー
ルの容量通知信号発生手段から主記憶制御装置に送出さ
れる容量通知信号の各状態の組合せをもとに、主記憶装
置のインタリーブ数を、上記ｍ個の主記憶モジュールの
記憶容量が全て一致する場合にはｎ×ｍに設定し、上記
ｍ個の主記憶モジュールの記憶容量の全ては一致しない
ものの、上記ｍ個の主記憶モジュールがＭ等分されたｍ
／Ｍ個の主記憶モジュールの組合せ毎の総記憶容量が全
て一致する場合にはｎ×Ｍに設定し、そのいずれでもな
い場合にはｎに設定するインタリーブ数設定手段とを備
えたことを特徴とするものである。

【０００８】

【作用】上記の構成において、各主記憶モジュールに設
けられた容量通知信号発生手段は、対応する主記憶モジ
ュールに電源が投入されている場合、自身の記憶容量を
示す容量通知信号を発生して主記憶制御装置に送る。こ
の容量通知信号発生手段は、対応する主記憶モジュール
の記憶容量に固有の構成となっており、同モジュールの
製造時に構成されたものである。

【０００９】主記憶制御装置にはインタリーブ数設定手
段が設けられており、各主記憶モジュール（内の容量通
知信号発生手段）から送られている容量通知信号の各状
態の組合せをもとに、即ち各容量通知信号で示される各
主記憶モジュールの記憶容量の組合せをもとに、各主記
憶モジュールの記憶容量が全て一致する場合にはインタ
リーブ数ｎ×ｍ（最大値）が選択され、各主記憶モジュ
ールの記憶容量の全ては一致しないものの、各主記憶モ
ジュール（ｍ個の主記憶モジュール）がＭ等分されたｍ
／Ｍ個の主記憶モジュールの組合せ毎の総記憶容量が全
て一致する場合にはインタリーブ数ｎ×Ｍが選択され、
そして、そのいずれでもない場合にはインタリーブ数ｎ
（最小値）が選択されて、その選択されたインタリーブ
数が主記憶装置のインタリーブ数として自動設定され
る。

【００１０】

【実施例】図１はこの発明を適用する情報処理装置の一
実施例を示すブロック構成図である。

【００１１】図１において、１はプログラム、データ等
を格納するための主記憶装置である。この主記憶装置１
は、主記憶モジュール１１-0〜１１-3により構成され
る。これら各主記憶モジュール１１-0〜１１-3は、それ
ぞれ独立に例えば４ＷＡＹインタリーブを行うことがで
きるものとする。

【００１２】２は装置の中枢をなすＣＰＵ（ＣＰＵモジ
ュール）である。このＣＰＵ（ＣＰＵモジュール）２に
は、主記憶装置１を制御する主記憶制御装置２１が設け
られている。

【００１３】３はバックパネルである。このバックパネ
ル３には、コネクタ３１-0〜３１-3，３２が設けられて
いる。また主記憶装置１を構成する主記憶モジュール
（が搭載された主記憶モジュール基板）１１-0〜１１-3
にはバックパネルのコネクタ３１-0〜３１-3と嵌合する
コネクタ１２-0〜１２-3が、ＣＰＵ（が搭載されたＣＰ
Ｕ基板）２にはバックパネルのコネクタ３２と嵌合する
コネクタ２２が、それぞれ設けられている。主記憶モジ
ュール１１-0〜１１-3はコネクタ１２-0〜１２-3，３１
-0〜３１-3を介し、ＣＰＵ２はコネクタ２２，３２を介
し、それぞれバックパネル３に実装される。このバック
パネル３により、ＣＰＵ２と主記憶モジュール１１-0〜
１１-3等が接続される。

【００１４】主記憶モジュール１１-0〜１１-3には、同
モジュール１１-0〜１１-3の記憶容量（更に具体的に述
べるならば、モジュール１１-0〜１１-3に実装されるＤ
ＲＡＭの記憶容量）を示す例えば２ビットの主記憶モジ
ュール容量通知信号１３-0〜１３-3を発生する容量通知
信号発生部１４-0〜１４-3が設けられている。本実施例
において、主記憶モジュール１１-0〜１１-3の容量は、
１Ｍビット、４Ｍビットおよび１６Ｍビットのいずれか
に制限されている。

【００１５】そこで容量通知信号発生部１４-i（ｉ＝０
〜３）は、主記憶モジュール１１-iの容量が１Ｍビット
の場合には“０１”の主記憶モジュール容量通知信号１
３-iを、４Ｍビットの場合には“１０”の主記憶モジュ
ール容量通知信号１３-iを、そして１６Ｍビットの場合
には“１１”の主記憶モジュール容量通知信号１３-iを
発生するように、同モジュール１１-iの製造時に予め構
成されている。この信号１３-iの各ビットは、例えばプ
ルアップ抵抗を介して電源ラインに接続することにより
“１”状態に、接地ラインに接続することにより“０”
状態に設定される。

【００１６】主記憶制御装置２１には、主記憶装置１の
インタリーブ数を設定するインタリーブ数設定部２３が
設けられている。このインタリーブ数設定部２３には、
主記憶モジュール１１-0〜１１-3の容量通知信号発生部
１４-0〜１４-3で発生された主記憶モジュール容量通知
信号１３-0〜１３-3がバックパネル３を介して伝達され
る。インタリーブ数設定部２３は、これら各信号１３-0
〜１３-3の状態の組合せをもとに、主記憶装置１のイン
タリーブ数を、最小値を４、最大値を４×４＝１６とす
る予め定められたＷＡＹ数（ここでは、４，８，１６の
３つ）の中から選択して設定するようになっている。

【００１７】図２は上記インタリーブ数設定部２３の構
成を示すブロック図である。インタリーブ数設定部２３
は、主記憶モジュール容量通知信号１３-0〜１３-3をデ
コードして、同信号１３-0〜１３-3が示す容量（主記憶
モジュール容量）を検出するためのデコーダ２００〜２
０３（ＤＥＣ）と、デコーダ２００，２０２のデコード
結果を加算する加算器２０４と、デコーダ２０１，２０
３のデコード結果を加算する加算器２０５とを有してい
る。

【００１８】インタリーブ数設定部２３はまた、主記憶
モジュール容量通知信号１３-0〜１３-3の各状態を比較
して、全て等しいことを検出するための比較器２０６
と、加算器２０４，２０５の加算結果を比較して両者が
等しいことを検出するための比較器２０７とを有してい
る。

【００１９】インタリーブ数設定部２３はまた、４ＷＡ
Ｙインタリーブ時の主記憶制御信号を発生する４ＷＡＹ
用主記憶制御信号発生回路２０８と、８ＷＡＹインタリ
ーブ時の主記憶制御信号を発生する８ＷＡＹ用主記憶制
御信号発生回路２０９と、１６ＷＡＹインタリーブ時の
主記憶制御信号を発生する１６ＷＡＹ用主記憶制御信号
発生回路２１０と、セレクタ２１１とを有している。こ
のセレクタ２１１は、比較器２０６，２０７の出力信号
Ｓ0 ，Ｓ1 の状態に応じて上記主記憶制御信号発生回路
２０８〜２１０のいずれか１つを選択し、その選択した
主記憶制御信号発生回路により主記憶装置１に対する４
ＷＡＹ、８ＷＡＹまたは１６ＷＡＹのインタリーブ制御
を行わせる。なお、上記各主記憶制御信号発生回路２０
８〜２１０で発生される主記憶制御信号には、主記憶の
バンクスタート信号、動作モード信号、アドレス等があ
る。

【００２０】インタリーブ数設定部２３は更に、比較器
２０６，２０７の出力信号Ｓ0 ，Ｓ1 の示す２ビット値
“Ｓ0 Ｓ1 ”をデコードして、主記憶装置１のインタリ
ーブ数を検出するデコーダ（ＤＥＣ）２１２と、図１の
主記憶モジュール１１-0〜１１-3の記憶容量を表示する
ための表示器２２０〜２２３と、主記憶装置１のインタ
リーブ数を表示するための表示器２２４と、表示ドライ
バ２２５とを有している。この表示ドライバ２２５は、
デコーダ２００〜２０３によって検出された記憶容量を
表示器２２０〜２２３に表示すると共に、デコーダ２１
２によって検出されたインタリーブ数を表示器２２４に
表示する。

【００２１】次に、この発明の一実施例の動作を説明す
る。今、主記憶装置１を構成する主記憶モジュール１１
-0〜１１-3、およびＣＰＵ２等がバックパネル３に実装
されているものとする。また、装置の電源が投入され、
主記憶モジュール１１-0〜１１-3およびＣＰＵ２等に
は、バックパネル３の電源ライン（図示せず）を介して
電源電圧が印加されているものとする。

【００２２】この状態では、主記憶モジュール１１-0〜
１１-3の容量通知信号発生部１４-0〜１４-3から、同モ
ジュール１１-0〜１１-3の記憶容量を示す２ビットの主
記憶モジュール容量通知信号１３-0〜１３-3が発生され
る。この信号１３-0〜１３-3は、“０１”で１Ｍビット
を、“１０”で４Ｍビットを、“１１”で１６Ｍビット
を示す。なお、主記憶モジュール１１-i（ｉ＝０〜３）
がバックパネル３に実装されていない場合、主記憶モジ
ュール容量通知信号１３-iは“００”となり、主記憶モ
ジュール１１-iが実装されていないこと、言替えれば主
記憶モジュール１１-iの記憶容量が“０”であることを
示す。

【００２３】上記主記憶モジュール容量通知信号１３-0
〜１３-3は、ＣＰＵ２内の主記憶制御装置２１に設けら
れたインタリーブ数設定部２３にバックパネル３を介し
て導かれ、同設定部２３内のデコーダ２００〜２０３に
それぞれ入力される。また上記信号１３-0〜１３-3は同
設定部２３内の比較器２０６にも入力される。

【００２４】デコーダ２００〜２０３は、主記憶モジュ
ール容量通知信号１３-0〜１３-3をデコードし、同信号
１３-0〜１３-3の示す主記憶モジュール１１-0〜１１-3
の記憶容量を検出する。デコーダ２００，２０２のデコ
ード結果は加算器２０４に導かれ、デコーダ２０１，２
０３のデコード結果は加算器２０５に導かれる。加算器
２０４は、デコーダ２００，２０２の両デコード結果を
加算、即ち主記憶モジュール１１-0，１１-2の両記憶容
量を加算する。一方、加算器２０４は、デコーダ２０
１，２０３の両デコード結果を加算、即ち主記憶モジュ
ール１１-1，１１-3の両記憶容量を加算する。この加算
器２０４，２０５の加算結果は比較器２０７に入力され
る。

【００２５】比較器２０６は、上記主記憶モジュール容
量通知信号１３-0〜１３-3を比較し、その状態（２ビッ
ト値）が全て同一であるか否か、即ち信号１３-0〜１３
-3の示す主記憶モジュール１１-0〜１１-3の記憶容量が
全て等しいか否かを示す信号Ｓ0 （等しい場合に“１”
となる）を出力する。

【００２６】一方、比較器２０７は、加算器２０４，２
０５の両加算結果を比較し、即ち上記信号１３-0，１３
-2の示す主記憶モジュール１１-0，１１-2の記憶容量の
和と上記信号１３-1，１３-3の示す主記憶モジュール１
１-1，１１-3の記憶容量の和とを比較し、両者が等しい
か否かを示す信号Ｓ1 （等しい場合に“１”となる）を
出力する。比較器２０６，２０７からの信号Ｓ0 ，Ｓ1
はセレクタ２１１の選択制御情報として同セレクタ２１
１に導かれる。

【００２７】セレクタ２１１は、比較器２０６，２０７
からの出力信号Ｓ0 ，Ｓ1 の示す２ビット値“Ｓ0 Ｓ1
”が“１１”の場合、即ち独立に４ＷＡＹインタリー
ブが可能な主記憶モジュール１１-0〜１１-3の記憶容量
が全て等しい場合には、１６ＷＡＹ用主記憶制御信号発
生回路２１０を選択する。これにより、主記憶装置１に
対する１６ＷＡＹインタリーブが行われる。

【００２８】この１６ＷＡＹインタリーブは、４ＷＡＹ
の４倍のインタリーブであり、各主記憶モジュール１１
-0〜１１-3に対する独立の４ＷＡＹインタリーブにより
実現され、主記憶装置１のアクセス性能を向上させるこ
とができる。

【００２９】またセレクタ２１１は、比較器２０６，２
０７からの出力信号Ｓ0 ，Ｓ1 の示す２ビット値“Ｓ0
Ｓ1 ”が“０１”の場合、即ち主記憶モジュール１１-0
〜１１-3が同一記憶容量でなく、且つ主記憶モジュール
１１-0，１１-2の記憶容量の和と主記憶モジュール１１
-1，１１-3の記憶容量の和とが等しい場合には、８ＷＡ
Ｙ用主記憶制御信号発生回路２０９を選択する。これに
より、主記憶装置１に対する８ＷＡＹインタリーブが行
われる。

【００３０】この８ＷＡＹインタリーブは、４ＷＡＹの
２倍のインタリーブであり、２つの主記憶モジュール１
１-0，１１-2を（例えばモジュール１１-0が低アドレス
側領域、モジュール１１-2が高アドレス側領域となる）
１つの主記憶モジュールとして独立の４ＷＡＹインタリ
ーブを行い、これと独立に２つの主記憶モジュール１１
-1，１１-3を（例えばモジュール１１-1が低アドレス側
領域、モジュール１１-3が高アドレス側領域となる）１
つの主記憶モジュールとして４ＷＡＹインタリーブを行
うことにより実現される。

【００３１】なお、８ＷＡＹインタリーブとする主記憶
モジュールの組合せは、上記の例に限るものではなく、
例えば主記憶モジュール１１-0，１１-1の組合せと主記
憶モジュール１１-2，１１-3の組合せ、あるいは主記憶
モジュール１１-0，１１-3の組合せと、主記憶モジュー
ル１１-1，１１-2の組合せなどであってもよい。

【００３２】またセレクタ２１１は、比較器２０６，２
０７からの出力信号Ｓ0 ，Ｓ1 の示す２ビット値“Ｓ0
Ｓ1 ”が“００”の場合、即ち主記憶モジュール１１-0
〜１１-3が同一記憶容量でなく、且つ主記憶モジュール
１１-0，１１-2の記憶容量の和と主記憶モジュール１１
-1，１１-3の記憶容量の和とが等しくない場合には、４
ＷＡＹ用主記憶制御信号発生回路２０８を選択する。こ
れにより、主記憶装置１に対する４ＷＡＹインタリーブ
が行われる。

【００３３】この４ＷＡＹインタリーブは、４つの主記
憶モジュール１１-0〜１１-3を１つの主記憶モジュール
として４ＷＡＹインタリーブを行うことにより実現され
る。この場合、主記憶装置１のアクセス性能は最も低く
なる。

【００３４】なお、前記した例では、比較器２０６，２
０７の出力信号Ｓ0 ，Ｓ1 の示す２ビット値“Ｓ0 Ｓ1
”をセレクタ２１１の選択制御情報としているが、主
記憶モジュール容量通知信号１３-0〜１３-3の組合せパ
ターンを入力情報として、ＲＯＭあるいはＰＬＡ（プロ
グラマブル・ロジック・アレイ）等から、その組合せパ
ターンに対応したセレクタ２１１の選択制御情報を直接
出力することも可能である。ここでは、例えば信号１３
-0〜１３-3が全て同一である組合せパターンに対して
は、値が“１１”の選択制御情報を出力すればよい。同
様に、例えば信号１３-0，１３-1，１３-2，１３-3が、
それぞれ１６Ｍビット，１６Ｍビット，４Ｍビット，４
Ｍビット、あるいは４Ｍビット，４Ｍビット，１６Ｍビ
ット，１６Ｍビット、あるいは１６Ｍビット，１６Ｍビ
ット，１Ｍビット，１Ｍビットなどを示す組合せパター
ンに対しては、値が“０１”の選択制御情報を出力すれ
ばよい。

【００３５】また、前記した例は、主記憶モジュール１
１-0〜１１-3の記憶容量を全て使用する場合であるが、
これに限るものではない。例えば、主記憶モジュール１
１-0〜１１-3が同一記憶容量でなくても、主記憶アクセ
ス性能（主記憶装置１との間のデータ転送速度）を最大
限に向上させたいならば、各主記憶モジュール１１-0〜
１１-3のアドレスを最小記憶容量の主記憶モジュールに
合せることにより、それより記憶容量の大きい主記憶モ
ジュールでは利用されないアドレスが生じるものの、上
記の８ＷＡＹインタリーブまたは４ＷＡＹインタリーブ
ではなく、４ＷＡＹの４倍の１６ＷＡＹインタリーブを
行うことができる。

【００３６】したがって、主記憶モジュール１１-0，１
１-1，１１-2，１１-3の記憶容量が例えば１Ｍビット，
４Ｍビット，１６Ｍビット，１６Ｍビットの場合であれ
ば、主記憶モジュール１１-0，１１-1，１１-2，１１-3
のそれぞれ１Ｍビットを用いて、１６ＷＡＹインタリー
ブが行われる。但し、主記憶装置１全体の実質的な記憶
容量は４Ｍビットとなり、３３Ｍビットが使用されない
ことになる。

【００３７】このようなインタリーブ数設定方式は、比
較器２０６，２０７からの信号Ｓ0，Ｓ1 を直接セレク
タ２１１の選択制御情報とする代わりに、主記憶アクセ
ス性能または主記憶容量のいずれを重視するかを指定す
る手段と、この指定手段の指定内容および上記の信号Ｓ
0 ，Ｓ1 をもとに、セレクタ２１１の選択制御情報を生
成する手段とを設けることにより、実現可能である。

【００３８】さて、比較器２０６，２０７の出力信号Ｓ
0 ，Ｓ1 はデコーダ２１２にも導かれる。デコーダ２１
２は、この信号Ｓ0 ，Ｓ1 の示す２ビット値“Ｓ0 Ｓ1
”をデコードし、“１１”の場合にはインタリーブ数
「１６」を、“０１”の場合にはインタリーブ数「８」
を、“００”の場合にはインタリーブ数「０」を出力す
る。デコーダ２１２のデコード結果は、デコーダ２００
〜２０３のデコード結果と共に表示ドライバ２２５に供
給される。

【００３９】表示ドライバ２２５は、デコーダ２００〜
２０３のデコード結果を表示器２２０〜２２３に表示す
ると共に、デコーダ２１２のデコード結果を表示器２２
４に表示する。ユーザは、表示器２２０〜２２３の表示
内容から主記憶モジュール１１-0〜１１-3の記憶容量を
確認することができ、また、表示器２２４の表示内容か
ら主記憶装置１のインタリーブ数を確認することができ
る。

【００４０】以上は、独立に４ＷＡＹインタリーブが可
能な４つの主記憶モジュール１１-0〜１１-3により構成
された主記憶装置１を持つ情報処理装置に実施した場合
について説明したが、本発明は、独立にｎＷＡＹインタ
リーブが可能なｍ個の主記憶モジュールにより構成され
た主記憶装置を持つ情報処理装置に応用可能である。こ
の場合、主記憶装置に対する選択（設定）可能なインタ
リーブ数の最小値はｎ、最大値はｎ×ｍである。

【００４１】

【発明の効果】以上詳述したようにこの発明によれば、
独立にｎＷＡＹインタリーブが可能なｍ個の主記憶モジ
ュールにそれぞれ設けられた容量通知信号発生手段から
主記憶制御装置に対して、そのモジュールの記憶容量を
示す容量通知信号を送出し、これを受けた主記憶制御装
置内のインタリーブ数設定手段により、この容量通知信
号の各状態の組合せをもとにして、主記憶装置のインタ
リーブ数を、各主記憶モジュールの記憶容量が全て一致
する場合には最大値ｎ×ｍに、各主記憶モジュールの記
憶容量の全ては一致しないものの、各主記憶モジュール
（ｍ個の主記憶モジュール）がＭ等分されたｍ／Ｍ個の
主記憶モジュールの組合せ毎の総記憶容量が全て一致す
る場合にはインタリーブ数ｎ×Ｍに、そして、そのいず
れでもない場合にはインタリーブ数ｎ（最小値）に設定
する構成としたので、主記憶装置のインタリーブ数（イ
ンタリーブのＷＡＹ数）を最適値に自動設定することが
できる。

【図面の簡単な説明】

【図１】この発明を適用する情報処理装置の一実施例を
示すブロック構成図。

【図２】図１のインタリーブ数設定部２３の内部構成を
示すブロック図。

【符号の説明】

１…主記憶装置、２…ＣＰＵ、３…バックパネル、１１
-0〜１１-3…主記憶モジュール、１３-0〜１３-3…主記
憶モジュール容量通知信号、１４-0〜１４-3…容量通知
信号発生部、２１…主記憶制御装置、２３…インタリー
ブ数設定部、２００〜２０３，２１２…デコーダ（ＤＥ
Ｃ）、２０４，２０５…加算器、２０６，２０７…比較
器、２０８…４ＷＡＹ用制御信号発生回路、２０９…８
ＷＡＹ用制御信号発生回路、２１０…１６ＷＡＹ用制御
信号発生回路、２１１…セレクタ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 独立にｎウエイ（ＷＡＹ）インタリーブ
   が可能なｍ個の主記憶モジュールにより構成される主記
   憶装置と、この主記憶装置を制御する主記憶制御装置と
   を備えた情報処理装置において、 前記各主記憶モジュールから前記主記憶制御装置に対し
   て、自身の記憶容量を示す容量通知信号を送出するため
   の容量通知信号発生手段と、 前記各主記憶モジュールの前記容量通知信号発生手段か
   ら前記主記憶制御装置に送出される前記容量通知信号の
   各状態の組合せをもとに、前記主記憶装置のインタリー
   ブ数を、前記ｍ個の主記憶モジュールの記憶容量が全て
   一致する場合にはｎ×ｍに設定し、前記ｍ個の主記憶モ
   ジュールの記憶容量の全ては一致しないものの、前記ｍ
   個の主記憶モジュールがＭ等分されたｍ／Ｍ個の主記憶
   モジュールの組合せ毎の総記憶容量が全て一致する場合
   にはｎ×Ｍに設定し、そのいずれでもない場合にはｎに
   設定するインタリーブ数設定手段とを具備することを特
   徴とする主記憶装置のインタリーブ数設定方式。