JP3259413B2 - コンタクトホールの形成方法 - Google Patents
コンタクトホールの形成方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンタクトホールの形
成方法であって、自己整合的にコンタクトホールクトを
形成した後、シェアーコンタクトホール（Share Conta
ct hole）を形成するのに利用されるコンタクトホール
の形成方法に関するものである。
成方法であって、自己整合的にコンタクトホールクトを
形成した後、シェアーコンタクトホール（Share Conta
ct hole）を形成するのに利用されるコンタクトホール
の形成方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化にともない、設計
寸法を縮小化する要求が高まっている。特にコンタクト
ホールの微細化の要求は高い。そこで微細な径のコンタ
クトホールを形成するために、自己整合的にコンタクト
ホールを形成するプロセスが提案されている。また、ス
タティックＲＡＭでは、ノードコンタクトホールをシェ
アーコンタクトホールで形成することが要求されてい
る。
寸法を縮小化する要求が高まっている。特にコンタクト
ホールの微細化の要求は高い。そこで微細な径のコンタ
クトホールを形成するために、自己整合的にコンタクト
ホールを形成するプロセスが提案されている。また、ス
タティックＲＡＭでは、ノードコンタクトホールをシェ
アーコンタクトホールで形成することが要求されてい
る。
【０００３】従来のコンタクトホール形成に係るプロセ
ス例を、図５の形成工程図により説明する。図では、ス
タティックＲＡＭのＶｓｓラインと基板拡散層とのコン
タクト部と、駆動トランジスタのゲートとＴＦＴ（Thin
Film Transistor）とのコンタクト部とを形成する一
例を説明する。
ス例を、図５の形成工程図により説明する。図では、ス
タティックＲＡＭのＶｓｓラインと基板拡散層とのコン
タクト部と、駆動トランジスタのゲートとＴＦＴ（Thin
Film Transistor）とのコンタクト部とを形成する一
例を説明する。
【０００４】図５の（１）に示すように、半導体基板１
１１には素子分離領域１１２が形成されている。上記半
導体基板１１１の上面には、ゲート絶縁膜１１３，１１
４を介して、ワードトランジスタのゲート電極１１５，
１１６が形成されている。また素子分離領域１１２にオ
ーバラップする状態に、上記半導体基板１１１上にはゲ
ート絶縁膜１１７を介して駆動トランジスタのゲート電
極１１８が形成されている。各ゲート電極１１５，１１
６，１１８上には、オフセット用絶縁膜１１９，１２
０，１２１が形成されている。またゲート電極１１５，
１１６，１１８のそれぞれの間における半導体基板１１
１の上層には、拡散層１３１，１３２，１３３が形成さ
れている。まず、通常のサイドウォール形成技術によっ
て、上記各ゲート電極１１５，１１６，１１８の側壁に
サイドウォール絶縁膜１２２，１２３，１２４，１２
５，１２６を形成する。
１１には素子分離領域１１２が形成されている。上記半
導体基板１１１の上面には、ゲート絶縁膜１１３，１１
４を介して、ワードトランジスタのゲート電極１１５，
１１６が形成されている。また素子分離領域１１２にオ
ーバラップする状態に、上記半導体基板１１１上にはゲ
ート絶縁膜１１７を介して駆動トランジスタのゲート電
極１１８が形成されている。各ゲート電極１１５，１１
６，１１８上には、オフセット用絶縁膜１１９，１２
０，１２１が形成されている。またゲート電極１１５，
１１６，１１８のそれぞれの間における半導体基板１１
１の上層には、拡散層１３１，１３２，１３３が形成さ
れている。まず、通常のサイドウォール形成技術によっ
て、上記各ゲート電極１１５，１１６，１１８の側壁に
サイドウォール絶縁膜１２２，１２３，１２４，１２
５，１２６を形成する。
【０００５】次いで図５の（２）に示すように、例えば
ＣＶＤ法によって、上記各ゲート電極１１５，１１６，
１１８と上記各サイドウォール絶縁膜１２２〜１２６と
を覆う状態に第１の絶縁膜１４１を成膜する。
ＣＶＤ法によって、上記各ゲート電極１１５，１１６，
１１８と上記各サイドウォール絶縁膜１２２〜１２６と
を覆う状態に第１の絶縁膜１４１を成膜する。
【０００６】続いて図５の（３）に示すように、通常の
ホトリソグラフィー技術とエッチングとによって、ゲー
ト電極１１５，１１６間の上方における上記第１の絶縁
膜１４１（２点鎖線で示す部分）を除去することによ
り、サイドウォール１２３，１２４間に、自己整合的に
第１のコンタクトホール１４２を形成する。
ホトリソグラフィー技術とエッチングとによって、ゲー
ト電極１１５，１１６間の上方における上記第１の絶縁
膜１４１（２点鎖線で示す部分）を除去することによ
り、サイドウォール１２３，１２４間に、自己整合的に
第１のコンタクトホール１４２を形成する。
【０００７】次いで図５の（４）に示すように、例えば
ＣＶＤ法によって、第１のコンタクトホール１４２の内
壁と上記第１の絶縁膜１４１の上面とに、例えば多結晶
シリコンよりなるパターン形成膜（図示せず）を成膜す
る。その後、通常のホトリソグラフィー技術とエッチン
グとによって、上記パターン形成膜で上記第１のコンタ
クトホール１４２にパターン１４３を形成する。続い
て、上記パターン１４３を覆う状態にして、第１の絶縁
膜１４１上に第２の絶縁膜１４４を成膜する。
ＣＶＤ法によって、第１のコンタクトホール１４２の内
壁と上記第１の絶縁膜１４１の上面とに、例えば多結晶
シリコンよりなるパターン形成膜（図示せず）を成膜す
る。その後、通常のホトリソグラフィー技術とエッチン
グとによって、上記パターン形成膜で上記第１のコンタ
クトホール１４２にパターン１４３を形成する。続い
て、上記パターン１４３を覆う状態にして、第１の絶縁
膜１４１上に第２の絶縁膜１４４を成膜する。
【０００８】その後図５の（５）に示すように、ゲート
電極１１６とゲート電極１１８との間で、例えばゲート
電極１１８側の第１，第２の絶縁膜１４１，１４４とサ
イドウォール絶縁膜１２６とを除去して、シェアーコン
タクトホールになる第２のコンタクトホール１４５を形
成する。
電極１１６とゲート電極１１８との間で、例えばゲート
電極１１８側の第１，第２の絶縁膜１４１，１４４とサ
イドウォール絶縁膜１２６とを除去して、シェアーコン
タクトホールになる第２のコンタクトホール１４５を形
成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記形
成方法では、自己整合的に形成した第１のコンタクトホ
ールにおける絶縁耐圧をサイドウォール絶縁膜のみで確
保しなければならない部分がある。このため、サイドウ
ォール絶縁膜を厚く形成する必要がある。このように、
サイドウォール絶縁膜の膜厚を厚く形成すると、第２の
コンタクトホールの径が大きくなる。よって、高集積化
には適さない。
成方法では、自己整合的に形成した第１のコンタクトホ
ールにおける絶縁耐圧をサイドウォール絶縁膜のみで確
保しなければならない部分がある。このため、サイドウ
ォール絶縁膜を厚く形成する必要がある。このように、
サイドウォール絶縁膜の膜厚を厚く形成すると、第２の
コンタクトホールの径が大きくなる。よって、高集積化
には適さない。
【００１０】また自己整合的に第１のコンタクトホール
を形成する場合には、ゲート電極上にオフセット用絶縁
膜を形成する。このため、第２のコンタクトホールを形
成するエッチングにおいては、第２のコンタクトホール
を形成しようとするゲート電極上に各第１，第２の絶縁
膜およびオフセット用の絶縁膜が形成されている。また
第２のコンタクトホールを形成しようとする半導体基板
上には第１，第２の絶縁膜が形成されている。このよう
に、ゲート電極上のほうが、オフセット用絶縁膜の膜厚
分だけ厚くなっている。このため、第２のコンタクトホ
ールを形成する部分のゲート電極を露出させるようにエ
ッチングを行うと、半導体基板に対してはオーバエッチ
ングになる。
を形成する場合には、ゲート電極上にオフセット用絶縁
膜を形成する。このため、第２のコンタクトホールを形
成するエッチングにおいては、第２のコンタクトホール
を形成しようとするゲート電極上に各第１，第２の絶縁
膜およびオフセット用の絶縁膜が形成されている。また
第２のコンタクトホールを形成しようとする半導体基板
上には第１，第２の絶縁膜が形成されている。このよう
に、ゲート電極上のほうが、オフセット用絶縁膜の膜厚
分だけ厚くなっている。このため、第２のコンタクトホ
ールを形成する部分のゲート電極を露出させるようにエ
ッチングを行うと、半導体基板に対してはオーバエッチ
ングになる。
【００１１】そしてオーバエッチングになった場合に
は、ゲート電極上のオフセット用絶縁膜（通常は酸化シ
リコン膜）をエッチングしている際に発生する酸素の影
響によって、第１，第２の絶縁膜とオフセット用絶縁膜
を形成する酸化シリコンと半導体基板を形成するシリコ
ンとのエッチング選択比が小さくなる。この結果、半導
体基板がエッチングされて溝が形成される。また半導体
基板には、酸素に起因する損傷を生じるので、接合リー
クを引き起こす原因になる。
は、ゲート電極上のオフセット用絶縁膜（通常は酸化シ
リコン膜）をエッチングしている際に発生する酸素の影
響によって、第１，第２の絶縁膜とオフセット用絶縁膜
を形成する酸化シリコンと半導体基板を形成するシリコ
ンとのエッチング選択比が小さくなる。この結果、半導
体基板がエッチングされて溝が形成される。また半導体
基板には、酸素に起因する損傷を生じるので、接合リー
クを引き起こす原因になる。
【００１２】本発明は、半導体基板を損傷することなく
自己整合的にコンタクトホールを形成した後、シェアー
コンタクトホールを形成するのに適したコンタクトホー
ルの形成方法を提供することを目的とする。
自己整合的にコンタクトホールを形成した後、シェアー
コンタクトホールを形成するのに適したコンタクトホー
ルの形成方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたコンタクトホールの形成方法であ
る。すなわち、半導体基板上に第１〜第３のパターンを
形成し、続いて各第１〜第３のパターンの各側壁にサイ
ドウォール絶縁膜を形成した後、それらを覆う絶縁膜を
形成する。そして第１，第２のパターン間に、第１のコ
ンタクトホールを自己整合的に形成した後、その第１の
コンタクトホールに上層パターンを形成する。次いでこ
の上層パターンを覆う状態にして絶縁膜上に平坦化膜を
形成し、その後第２、第３のパターン間で、当該第２の
パターン側または当該第３のパターン側のいずれか一方
の側であって、第２のパターンまたは第３のパターンと
パターンが形成されていない部分とにまたがって平坦化
膜と絶縁膜とサイドウォール絶縁膜とを除去して、内部
に半導体基板と該コンタクトホール開口側の第２のパタ
ーンまたは第３のパターンとを露出させるシェアーコン
タクトホールになる第２のコンタクトホールを形成す
る。
成するためになされたコンタクトホールの形成方法であ
る。すなわち、半導体基板上に第１〜第３のパターンを
形成し、続いて各第１〜第３のパターンの各側壁にサイ
ドウォール絶縁膜を形成した後、それらを覆う絶縁膜を
形成する。そして第１，第２のパターン間に、第１のコ
ンタクトホールを自己整合的に形成した後、その第１の
コンタクトホールに上層パターンを形成する。次いでこ
の上層パターンを覆う状態にして絶縁膜上に平坦化膜を
形成し、その後第２、第３のパターン間で、当該第２の
パターン側または当該第３のパターン側のいずれか一方
の側であって、第２のパターンまたは第３のパターンと
パターンが形成されていない部分とにまたがって平坦化
膜と絶縁膜とサイドウォール絶縁膜とを除去して、内部
に半導体基板と該コンタクトホール開口側の第２のパタ
ーンまたは第３のパターンとを露出させるシェアーコン
タクトホールになる第２のコンタクトホールを形成す
る。
【００１４】
【作用】上記コンタクトホールの形成方法では、自己整
合的に第１のコンタクトホールを形成し、その後、第２
のコンタクトホールを形成する領域に平坦化膜を形成し
たことにより、半導体基板上における第２のコンタクト
ホールを形成するためのエッチングで除去する膜厚が最
も厚くなるので、エッチング時に半導体基板が損傷を受
けるようなオーバエッチングを行う必要がない。
合的に第１のコンタクトホールを形成し、その後、第２
のコンタクトホールを形成する領域に平坦化膜を形成し
たことにより、半導体基板上における第２のコンタクト
ホールを形成するためのエッチングで除去する膜厚が最
も厚くなるので、エッチング時に半導体基板が損傷を受
けるようなオーバエッチングを行う必要がない。
【００１５】
【実施例】本発明の実施例を図１の形成工程図により説
明する。図ではスタティックＲＡＭを例に示す。図１の
（１）に示すように、半導体基板１１には素子分離領域
１２が形成されている。まず第１の工程では、上記半導
体基板１１の上面には、ゲート絶縁膜２１，２２を介し
て、第１，第２のパターンとしてワードトランジスタの
ゲート電極２３，２４が形成されている。また素子分離
領域１２にオーバラップする状態（図では一部分のみ示
す）に、上記半導体基板１１上にはゲート絶縁膜２５を
介して、第３のパターンとして駆動トランジスタのゲー
ト電極２６が形成されている。各ゲート電極２３，２
４，２６上には、オフセット用絶縁膜４１，４２，４３
が形成されている。またゲート電極２３，２４の両側に
おける半導体基板１１の上層には、拡散層１４，１５，
１６が形成されている。またゲート電極２６の両側にお
ける半導体基板１１の上層にも、拡散層（図示せず）が
形成されている。そして、例えばＣＶＤ法によって、各
ゲート電極２３，２４，２６を覆う状態にサイドウォー
ル形成膜（図示せず）を成膜した後、エッチバック処理
を行って、上記各ゲート電極２３，２４，２６の側壁に
サイドウォール絶縁膜４４，４５，４６，４７，４８を
形成する。
明する。図ではスタティックＲＡＭを例に示す。図１の
（１）に示すように、半導体基板１１には素子分離領域
１２が形成されている。まず第１の工程では、上記半導
体基板１１の上面には、ゲート絶縁膜２１，２２を介し
て、第１，第２のパターンとしてワードトランジスタの
ゲート電極２３，２４が形成されている。また素子分離
領域１２にオーバラップする状態（図では一部分のみ示
す）に、上記半導体基板１１上にはゲート絶縁膜２５を
介して、第３のパターンとして駆動トランジスタのゲー
ト電極２６が形成されている。各ゲート電極２３，２
４，２６上には、オフセット用絶縁膜４１，４２，４３
が形成されている。またゲート電極２３，２４の両側に
おける半導体基板１１の上層には、拡散層１４，１５，
１６が形成されている。またゲート電極２６の両側にお
ける半導体基板１１の上層にも、拡散層（図示せず）が
形成されている。そして、例えばＣＶＤ法によって、各
ゲート電極２３，２４，２６を覆う状態にサイドウォー
ル形成膜（図示せず）を成膜した後、エッチバック処理
を行って、上記各ゲート電極２３，２４，２６の側壁に
サイドウォール絶縁膜４４，４５，４６，４７，４８を
形成する。
【００１６】次いで図１の（２）に示す第２の工程を行
う。この工程では、例えばＣＶＤ法によって、上記各ゲ
ート電極２３，２４，２６と上記各サイドウォール絶縁
膜４４〜４８とを覆う状態に絶縁膜４９を成膜する。
う。この工程では、例えばＣＶＤ法によって、上記各ゲ
ート電極２３，２４，２６と上記各サイドウォール絶縁
膜４４〜４８とを覆う状態に絶縁膜４９を成膜する。
【００１７】続いて図１の（３）に示す第３の工程を行
う。この工程では、通常のホトリソグラフィー技術とエ
ッチングとによって、ゲート電極２３，２４間の上方に
おける上記絶縁膜４９の２点鎖線で示す部分を除去する
ことにより、サイドウォール４５，４６間に、自己整合
的に第１のコンタクトホール６１を形成する。
う。この工程では、通常のホトリソグラフィー技術とエ
ッチングとによって、ゲート電極２３，２４間の上方に
おける上記絶縁膜４９の２点鎖線で示す部分を除去する
ことにより、サイドウォール４５，４６間に、自己整合
的に第１のコンタクトホール６１を形成する。
【００１８】次いで図１の（４）に示す第４の工程を行
う。この工程では、例えばＣＶＤ法によって、第１のコ
ンタクトホール６１の内壁と上記絶縁膜４９の上面と
に、例えば多結晶シリコンよりなるパターン形成膜（図
示せず）を成膜する。その後通常のホトリソグラフィー
技術とエッチングとによって、上記パターン形成膜で、
上記第１のコンタクトホール６１に拡散層１５に接続す
るパターンとして取り出し電極５１を形成する。
う。この工程では、例えばＣＶＤ法によって、第１のコ
ンタクトホール６１の内壁と上記絶縁膜４９の上面と
に、例えば多結晶シリコンよりなるパターン形成膜（図
示せず）を成膜する。その後通常のホトリソグラフィー
技術とエッチングとによって、上記パターン形成膜で、
上記第１のコンタクトホール６１に拡散層１５に接続す
るパターンとして取り出し電極５１を形成する。
【００１９】続いて、上記取り出し電極５１を覆う状態
にして、絶縁膜４９上に絶縁性を有する平坦化膜５２を
成膜する。この平坦化膜５２は、少なくとも、後述する
第２のコンタクトホールを形成する領域における当該平
坦化膜５２と絶縁膜４９とサイドウォール絶縁膜４８と
を合わせた膜厚がほぼ一定になるように形成する。
にして、絶縁膜４９上に絶縁性を有する平坦化膜５２を
成膜する。この平坦化膜５２は、少なくとも、後述する
第２のコンタクトホールを形成する領域における当該平
坦化膜５２と絶縁膜４９とサイドウォール絶縁膜４８と
を合わせた膜厚がほぼ一定になるように形成する。
【００２０】その後図１の（５）に示す第５の工程を行
う。この工程では、ゲート電極２３とゲート電極２６と
の間で、例えばゲート電極２６側の平坦化膜５２と絶縁
膜４９とサイドウォール絶縁膜４８とオフセット用絶縁
膜４３との各２点鎖線で示す部分を除去して、シェアー
コンタクトホールになる第２のコンタクトホール６２を
形成する。
う。この工程では、ゲート電極２３とゲート電極２６と
の間で、例えばゲート電極２６側の平坦化膜５２と絶縁
膜４９とサイドウォール絶縁膜４８とオフセット用絶縁
膜４３との各２点鎖線で示す部分を除去して、シェアー
コンタクトホールになる第２のコンタクトホール６２を
形成する。
【００２１】上記コンタクトホールの形成方法では、自
己整合的に第１のコンタクトホール６１を形成し、その
後、平坦化膜５２を形成して、第２のコンタクトホール
６２を形成する領域上を平坦化したことにより、シェア
ーコンタクトホールよりなる第２のコンタクトホール６
２を形成する際のエッチング時に、半導体基板１１が損
傷を受けるようなオーバエッチングを行う必要がない。
また第２のコンタクトホール６２を形成する領域のサイ
ドウォール絶縁膜４８を除去することが可能になるの
で、自己整合的に形成するコンタクトホール６１の側壁
の形成されるサイドウォール絶縁膜４４，４５，４６，
４７は、絶縁耐圧が十分に確保できる厚さに形成され
る。第２のコンタクトホール６２の径を大きく形成する
必要もない。
己整合的に第１のコンタクトホール６１を形成し、その
後、平坦化膜５２を形成して、第２のコンタクトホール
６２を形成する領域上を平坦化したことにより、シェア
ーコンタクトホールよりなる第２のコンタクトホール６
２を形成する際のエッチング時に、半導体基板１１が損
傷を受けるようなオーバエッチングを行う必要がない。
また第２のコンタクトホール６２を形成する領域のサイ
ドウォール絶縁膜４８を除去することが可能になるの
で、自己整合的に形成するコンタクトホール６１の側壁
の形成されるサイドウォール絶縁膜４４，４５，４６，
４７は、絶縁耐圧が十分に確保できる厚さに形成され
る。第２のコンタクトホール６２の径を大きく形成する
必要もない。
【００２２】次に上記平坦化膜５２の形成方法を図２〜
図４により説明する。まず平坦化膜の第１の形成方法と
しては、図２の（１）に示すように、例えばテトラエト
キシシラン（ＴＥＯＳ）を用いたＣＶＤ法によって、絶
縁膜４９上にホウ素リンシリケートガラス（以下ＢＰＳ
Ｇと記す）膜７１を成膜する。次いで図２の（２）に示
すように、リフロー処理を行って、ＢＰＳＧ膜７１の表
面を平坦化する。続いて図２の（３）に示すように、エ
ッチバック処理によって、ＢＰＳＧ膜７１の上層の２点
鎖線で示す部分を除去することにより、残したＢＰＳＧ
膜（７１）で平坦化膜５２を形成する。
図４により説明する。まず平坦化膜の第１の形成方法と
しては、図２の（１）に示すように、例えばテトラエト
キシシラン（ＴＥＯＳ）を用いたＣＶＤ法によって、絶
縁膜４９上にホウ素リンシリケートガラス（以下ＢＰＳ
Ｇと記す）膜７１を成膜する。次いで図２の（２）に示
すように、リフロー処理を行って、ＢＰＳＧ膜７１の表
面を平坦化する。続いて図２の（３）に示すように、エ
ッチバック処理によって、ＢＰＳＧ膜７１の上層の２点
鎖線で示す部分を除去することにより、残したＢＰＳＧ
膜（７１）で平坦化膜５２を形成する。
【００２３】または平坦化膜の第２の形成方法として
は、図３の（１）に示すように、例えばテトラエトキシ
シラン（ＴＥＯＳ）を用いたＣＶＤ法によって、絶縁膜
４９上にホウ素リンシリケートガラス（以下ＢＰＳＧと
記す）膜７１を成膜する。さらに通常のレジスト塗布技
術によって、上記ＢＰＳＧ膜７１の上面にレジスト膜７
２を成膜する。次いで図３の（２）に示すように、エッ
チバック処理によって、２点鎖線で示す部分のレジスト
膜７２とＢＰＳＧ膜７１の上層とを除去することによ
り、残したＢＰＳＧ膜（７１）で平坦化膜５２を形成す
る。
は、図３の（１）に示すように、例えばテトラエトキシ
シラン（ＴＥＯＳ）を用いたＣＶＤ法によって、絶縁膜
４９上にホウ素リンシリケートガラス（以下ＢＰＳＧと
記す）膜７１を成膜する。さらに通常のレジスト塗布技
術によって、上記ＢＰＳＧ膜７１の上面にレジスト膜７
２を成膜する。次いで図３の（２）に示すように、エッ
チバック処理によって、２点鎖線で示す部分のレジスト
膜７２とＢＰＳＧ膜７１の上層とを除去することによ
り、残したＢＰＳＧ膜（７１）で平坦化膜５２を形成す
る。
【００２４】あるいは平坦化膜の第３の形成方法として
は、図４の（１）に示すように、例えばテトラエトキシ
シラン（ＴＥＯＳ）を用いたＣＶＤ法によって、絶縁膜
４９上にホウ素リンシリケートガラス（以下ＢＰＳＧと
記す）膜７１を成膜する。さらに通常のレジスト塗布技
術によって、上記ＢＰＳＧ膜７１の上面にレジスト膜７
２を成膜する。次いで図４の（２）に示すように、エッ
チバック処理を行って、２点鎖線で示す部分のレジスト
膜７２を除去し、ＢＰＳＧ膜７１のへこんでいる部分に
上記レジスト膜７２を残す。続いて図４の（３）に示す
ように、さらに残したレジスト膜７２をマスクにしてエ
ッチバック処理を行って、ＢＰＳＧ膜７１の上層の２点
鎖線で示す部分を除去する。その後図４の（４）に示す
ように、通常のレジスト除去処理によって、残したレジ
スト膜（７２）を除去して、さらに残したＢＰＳＧ膜
（７１）をリフローして平坦化膜５２を形成する。
は、図４の（１）に示すように、例えばテトラエトキシ
シラン（ＴＥＯＳ）を用いたＣＶＤ法によって、絶縁膜
４９上にホウ素リンシリケートガラス（以下ＢＰＳＧと
記す）膜７１を成膜する。さらに通常のレジスト塗布技
術によって、上記ＢＰＳＧ膜７１の上面にレジスト膜７
２を成膜する。次いで図４の（２）に示すように、エッ
チバック処理を行って、２点鎖線で示す部分のレジスト
膜７２を除去し、ＢＰＳＧ膜７１のへこんでいる部分に
上記レジスト膜７２を残す。続いて図４の（３）に示す
ように、さらに残したレジスト膜７２をマスクにしてエ
ッチバック処理を行って、ＢＰＳＧ膜７１の上層の２点
鎖線で示す部分を除去する。その後図４の（４）に示す
ように、通常のレジスト除去処理によって、残したレジ
スト膜（７２）を除去して、さらに残したＢＰＳＧ膜
（７１）をリフローして平坦化膜５２を形成する。
【００２５】上記各平坦化膜の形成方法の成膜では、Ｂ
ＰＳＧ膜を用いたが、例えばリンシリケートガラス（Ｐ
ＳＧ）またはＳＯＧ（Spin on glass ）等の酸化シリ
コン系材料を用いることも可能である。
ＰＳＧ膜を用いたが、例えばリンシリケートガラス（Ｐ
ＳＧ）またはＳＯＧ（Spin on glass ）等の酸化シリ
コン系材料を用いることも可能である。
【００２６】
【発明の効果】以上、説明したように本発明によれば、
自己整合的に第１のコンタクトホールを形成し、その
後、第２のコンタクトホールを形成する領域に平坦化膜
を形成したので、半導体基板を損傷することなくシェア
ーコンタクトホールになる第２のコンタクトホールが形
成できる。よって、自己整合的にコンタクトホールを形
成した後に、品質に優れた信頼性の高いコンタクトホー
ル形成が可能になる。またシェアーコンタクトホールを
形成する領域のサイドウォール絶縁膜を除去することが
可能になるので、自己整合的に形成するコンタクトホー
ルの側壁の形成されるサイドウォール絶縁膜は絶縁耐圧
が十分に確保できる厚さに形成することが可能になる。
したがって、信頼性の向上を図ることができる。またシ
ェアーコンタクトホールの径を大きく形成する必要もな
いので、高集積化が可能になる。
自己整合的に第１のコンタクトホールを形成し、その
後、第２のコンタクトホールを形成する領域に平坦化膜
を形成したので、半導体基板を損傷することなくシェア
ーコンタクトホールになる第２のコンタクトホールが形
成できる。よって、自己整合的にコンタクトホールを形
成した後に、品質に優れた信頼性の高いコンタクトホー
ル形成が可能になる。またシェアーコンタクトホールを
形成する領域のサイドウォール絶縁膜を除去することが
可能になるので、自己整合的に形成するコンタクトホー
ルの側壁の形成されるサイドウォール絶縁膜は絶縁耐圧
が十分に確保できる厚さに形成することが可能になる。
したがって、信頼性の向上を図ることができる。またシ
ェアーコンタクトホールの径を大きく形成する必要もな
いので、高集積化が可能になる。
【図１】実施例の形成工程図である。
【図２】平坦化膜の形成工程図である。
【図３】平坦化膜の形成工程図である。
【図４】平坦化膜の形成工程図である。
【図５】従来例の形成工程図である。
２３ ゲート電極 ２４ ゲート電極 ２６ ゲート電極 ４４ サイドウォール絶縁膜 ４５ サイドウォール絶縁膜 ４６ サイドウォール絶縁膜 ４７ サイドウォール絶縁膜 ４８ サイドウォール絶縁膜 ４９ 絶縁膜 ５１ 取り出し電極 ５２ 平坦化膜 ６１ 第１のコンタクトホール ６２ 第２のコンタクトホール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−75049（ＪＰ，Ａ) 特開 平６−275724（ＪＰ，Ａ) 特開 平５−29249（ＪＰ，Ａ) 特開 平４−255215（ＪＰ，Ａ) 特開 平４−218954（ＪＰ，Ａ) 特開 平３−241827（ＪＰ，Ａ) 特開 昭60−37743（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 21/768 H01L 21/8244 H01L 27/11
Claims (1)
- 【請求項１】 第１のコンタクトホールを自己整合的に
形成した後、第１のコンタクトホールに上層パターンを
形成し、その後シェアーコンタクトホールになる第２の
コンタクトホールを形成するコンタクトホールの形成方
法であって、 半導体基板上に、絶縁膜を介して、少なくとも第１のパ
ターンと第２のパターンと第３のパターンとを形成した
後、各第１，第２，第３のパターンのそれぞれの側壁に
サイドウォール絶縁膜を形成する第１の工程と、 前記各第１〜第３のパターンと前記各サイドウォール絶
縁膜とを覆う状態に絶縁膜を成膜する第２の工程と、 前記第１のパターンと前記第２のパターンとの間の上方
における前記絶縁膜を除去することにより、自己整合的
に第１のコンタクトホールを形成する第３の工程と、 前記第１のコンタクトホールに上層パターンを形成した
後、当該上層パターンを覆う状態に前記絶縁膜上に平坦
化膜を形成する第４の工程と、 前記第２のパターンと前記第３のパターンとの間で、当
該第２のパターン側または当該第３のパターン側のいず
れか一方の側であって、前記第２のパターンまたは前記
第３のパターンとパターンが形成されていない部分とに
またがって前記平坦化膜と前記絶縁膜と前記サイドウォ
ール絶縁膜とを除去し、内部に前記半導体基板と該コン
タクトホール開口側の前記第２のパターンまたは前記第
３のパターンとを露出させるシェアーコンタクトホール
になる第２のコンタクトホールを形成する第５の工程と
よりなることを特徴とするコンタクトホールの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05513993A JP3259413B2 (ja) | 1993-02-19 | 1993-02-19 | コンタクトホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05513993A JP3259413B2 (ja) | 1993-02-19 | 1993-02-19 | コンタクトホールの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244131A JPH06244131A (ja) | 1994-09-02 |
| JP3259413B2 true JP3259413B2 (ja) | 2002-02-25 |
Family
ID=12990452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05513993A Expired - Fee Related JP3259413B2 (ja) | 1993-02-19 | 1993-02-19 | コンタクトホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259413B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317196B1 (ko) * | 1999-06-22 | 2001-12-24 | 김영환 | 반도체장치의 플러그 형성방법 |
| JP2010249935A (ja) * | 2009-04-13 | 2010-11-04 | Sony Corp | 表示装置 |
-
1993
- 1993-02-19 JP JP05513993A patent/JP3259413B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06244131A (ja) | 1994-09-02 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |