JP3256595B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JP3256595B2 JP3256595B2 JP09426693A JP9426693A JP3256595B2 JP 3256595 B2 JP3256595 B2 JP 3256595B2 JP 09426693 A JP09426693 A JP 09426693A JP 9426693 A JP9426693 A JP 9426693A JP 3256595 B2 JP3256595 B2 JP 3256595B2
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Description
【０００１】
【産業上の利用分野】本発明は液晶表示素子用薄膜トラ
ンジスタおよびその製造方法に関し、とくにゲート絶縁
耐力を向上させることのできる多結晶シリコン薄膜トラ
ンジスタに関する。
ンジスタおよびその製造方法に関し、とくにゲート絶縁
耐力を向上させることのできる多結晶シリコン薄膜トラ
ンジスタに関する。
【０００２】
【従来の技術】近年、イメージセンサ、感熱ヘッドまた
は液晶表示装置などに使用できる薄膜トランジスタの開
発が盛んに行われている。とくに、画素部の微細化、高
密度化が進む液晶表示装置にとって重要な部品となって
おり、信頼性のある薄膜トランジスタが要求されるよう
になってきている。
は液晶表示装置などに使用できる薄膜トランジスタの開
発が盛んに行われている。とくに、画素部の微細化、高
密度化が進む液晶表示装置にとって重要な部品となって
おり、信頼性のある薄膜トランジスタが要求されるよう
になってきている。
【０００３】液晶表示装置に多用されている従来の多結
晶シリコン薄膜トランジスタは、石英またはガラスなど
の透明絶縁基板上に形成され、島状のパターンにエッチ
ングし素子分離された活性層としての多結晶シリコン層
またはドーパントを添加したドープト多結晶シリコン層
と、この多結晶シリコン層等の表面上に酸化シリコン層
からなるゲート絶縁層と、その上に形成されたゲート電
極層と、さらに層間絶縁層および金属配線用コンタクト
ホールを介して配線された金属配線層等からなってい
る。
晶シリコン薄膜トランジスタは、石英またはガラスなど
の透明絶縁基板上に形成され、島状のパターンにエッチ
ングし素子分離された活性層としての多結晶シリコン層
またはドーパントを添加したドープト多結晶シリコン層
と、この多結晶シリコン層等の表面上に酸化シリコン層
からなるゲート絶縁層と、その上に形成されたゲート電
極層と、さらに層間絶縁層および金属配線用コンタクト
ホールを介して配線された金属配線層等からなってい
る。
【０００４】多結晶シリコン層は、低温で減圧ＣＶＤ
法、プラズマＣＶＤ法、蒸着法等によって最初に非晶質
シリコンを成膜しその後熱処理を施こし、その後シリコ
ンの結晶を成長させる固相成長法によって形成される。
多結晶シリコン薄膜トランジスタの重要なパラメータで
ある活性層の移動度はシリコンの結晶粒径が大きくなる
ほど高くなるため、多結晶シリコン層の結晶粒径を 1μ
m 以上に成長させ移動度を向上させることが行われてい
る。
法、プラズマＣＶＤ法、蒸着法等によって最初に非晶質
シリコンを成膜しその後熱処理を施こし、その後シリコ
ンの結晶を成長させる固相成長法によって形成される。
多結晶シリコン薄膜トランジスタの重要なパラメータで
ある活性層の移動度はシリコンの結晶粒径が大きくなる
ほど高くなるため、多結晶シリコン層の結晶粒径を 1μ
m 以上に成長させ移動度を向上させることが行われてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
結晶粒径を成長させた多結晶シリコン層を活性層とする
薄膜トランジスタは、以下のような問題がある。第１
に、薄膜トランジスタを形成する際には活性層を通常ケ
ミカルドライエッチング（ＣＤＥ）法で所定の形状にエ
ッチングするが、 1μm 以上の結晶粒径を有する多結晶
シリコン層にＣＤＥ法を適用すると所定の形状の加工端
面に凹凸が生じるという問題がある。第２に、加工端面
に凹凸を有する活性層上にゲート絶縁層およびゲート電
極を形成すると、凸部での電界集中やゲート絶縁層であ
る熱酸化層の品質不良によって薄膜トランジスタのゲー
ト絶縁耐圧を低下させるという問題がある。
結晶粒径を成長させた多結晶シリコン層を活性層とする
薄膜トランジスタは、以下のような問題がある。第１
に、薄膜トランジスタを形成する際には活性層を通常ケ
ミカルドライエッチング（ＣＤＥ）法で所定の形状にエ
ッチングするが、 1μm 以上の結晶粒径を有する多結晶
シリコン層にＣＤＥ法を適用すると所定の形状の加工端
面に凹凸が生じるという問題がある。第２に、加工端面
に凹凸を有する活性層上にゲート絶縁層およびゲート電
極を形成すると、凸部での電界集中やゲート絶縁層であ
る熱酸化層の品質不良によって薄膜トランジスタのゲー
ト絶縁耐圧を低下させるという問題がある。
【０００６】本発明は、かかる課題に対処してなされた
もので、エッチングによる加工端面の平滑化を図ること
によって、優れたゲート絶縁耐圧を有する薄膜トランジ
スタおよびその製造方法を提供することを目的とする。
もので、エッチングによる加工端面の平滑化を図ること
によって、優れたゲート絶縁耐圧を有する薄膜トランジ
スタおよびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板上に形成された１μｍ以上の平均結晶粒径を
有する多結晶シリコンを母材とする薄膜半導体層からな
るチャネル部およびソース・ドレイン部と、前記薄膜半
導体層上に形成されたゲート絶縁層と、前記ゲート絶縁
層上に形成されたゲート電極とからなり、前記薄膜半導
体層の加工端面は、Ｈを前記加工短面において隣接する
凹部および凸部の高さの差、Ｗを前記隣接する凹部同士
または凸部同士の幅としたとき、Ｈ／Ｗ≦0.05を満たす
凹部および凸部を有することを特徴とする。
タは、基板上に形成された１μｍ以上の平均結晶粒径を
有する多結晶シリコンを母材とする薄膜半導体層からな
るチャネル部およびソース・ドレイン部と、前記薄膜半
導体層上に形成されたゲート絶縁層と、前記ゲート絶縁
層上に形成されたゲート電極とからなり、前記薄膜半導
体層の加工端面は、Ｈを前記加工短面において隣接する
凹部および凸部の高さの差、Ｗを前記隣接する凹部同士
または凸部同士の幅としたとき、Ｈ／Ｗ≦0.05を満たす
凹部および凸部を有することを特徴とする。
【０００８】また本発明の薄膜トランジスタは、ゲート
絶縁層が 100オングストロームから1000 オングストロ
ームの層厚を有することを特徴とする。
絶縁層が 100オングストロームから1000 オングストロ
ームの層厚を有することを特徴とする。
【０００９】また、本発明の薄膜トランジスタは、前記
ゲート絶縁層が4.5 MV/cm以上の絶縁耐力を有すること
を特徴とする。
ゲート絶縁層が4.5 MV/cm以上の絶縁耐力を有すること
を特徴とする。
【００１０】
【００１１】本発明に係わるゲート絶縁層は、 4.5 MV/
cm以上の絶縁耐力を有している。ゲート絶縁耐力が 4.5
MV/cm以上あると液晶表示装置を駆動させるのに十分で
ある。 多結晶シリコン薄膜表面を熱酸化して形成され
るゲート絶縁層を有する多結晶シリコン薄膜トランジス
タのゲート絶縁耐力劣化の原因を追及したところ、活性
層である多結晶シリコン層のエッチング形状に原因があ
り、とくにエッチング端面の凹凸の大きさに起因してい
ることがわかった。そこで、エッチング端面の凹凸の大
きさとゲート絶縁耐力との関係を 700オングストローム
の層厚を有する多結晶シリコン層を用いて検討した。そ
の結果を図２に示す。図２より、Ｈ／Ｗ≦ 0.05の関係
にあると液晶表示装置の駆動に十分な 4.5 MV/cm以上の
ゲート絶縁耐力を得られることがわかる。また、ゲート
絶縁層の層厚が 100オングストロームから 1000 オング
ストロームの範囲内にあり、Ｈ／Ｗ ≦ 0.05の関係に
あると 4.5 MV/cm以上のゲート絶縁耐力を得られること
がわかった。
cm以上の絶縁耐力を有している。ゲート絶縁耐力が 4.5
MV/cm以上あると液晶表示装置を駆動させるのに十分で
ある。 多結晶シリコン薄膜表面を熱酸化して形成され
るゲート絶縁層を有する多結晶シリコン薄膜トランジス
タのゲート絶縁耐力劣化の原因を追及したところ、活性
層である多結晶シリコン層のエッチング形状に原因があ
り、とくにエッチング端面の凹凸の大きさに起因してい
ることがわかった。そこで、エッチング端面の凹凸の大
きさとゲート絶縁耐力との関係を 700オングストローム
の層厚を有する多結晶シリコン層を用いて検討した。そ
の結果を図２に示す。図２より、Ｈ／Ｗ≦ 0.05の関係
にあると液晶表示装置の駆動に十分な 4.5 MV/cm以上の
ゲート絶縁耐力を得られることがわかる。また、ゲート
絶縁層の層厚が 100オングストロームから 1000 オング
ストロームの範囲内にあり、Ｈ／Ｗ ≦ 0.05の関係に
あると 4.5 MV/cm以上のゲート絶縁耐力を得られること
がわかった。
【００１２】つぎにエッチング端面に生じる凹凸の大き
さの原因を追及した。その結果、この凹凸の周期は結晶
粒径とほぼ等しい大きさを有することから、結晶部分と
粒界部分でエッチング速度に差を生じアンダーカット領
域にバラツキを生じるためであることがわかった。ま
た、エッチング方法としてＣＤＥ法や反応性イオンエッ
チング法（ＲＩＥ）があるが、ＣＤＥ法の場合には使用
するマイクロ波電力によって活性種の濃度や運動エネル
ギーが変化することによっても上述の凹凸の大きさが変
化することがわかった。そこでＣＤＥ法におけるマイク
ロ波電力とＨ／Ｗとの関係を検討した。マイクロ波電力
を上げるとアンダーカット領域の結晶部分と粒界部分と
のエッチング速度差が小さくなり、エッチング端面の凹
凸が小さく滑らかになることがわかった。またマイクロ
波電力を上げることは全体としてのエッチング速度が上
がるためスループットもよくなる。具体的にはＣＤＥ法
におけるマイクロ波電力を 600Ｗ以上とすることによっ
てＨ／Ｗの値を 5％以下にすることができる。マイクロ
波電力が 600Ｗ未満であるとＨ／Ｗの値を 5％以下とで
きないばかりでなく、ゲート絶縁耐力も 4.5 MV/cm未満
となる。なお、基板への反応熱の影響などを考慮すると
マイクロ波電力の上限は1000Ｗ以下であることが好まし
い。
さの原因を追及した。その結果、この凹凸の周期は結晶
粒径とほぼ等しい大きさを有することから、結晶部分と
粒界部分でエッチング速度に差を生じアンダーカット領
域にバラツキを生じるためであることがわかった。ま
た、エッチング方法としてＣＤＥ法や反応性イオンエッ
チング法（ＲＩＥ）があるが、ＣＤＥ法の場合には使用
するマイクロ波電力によって活性種の濃度や運動エネル
ギーが変化することによっても上述の凹凸の大きさが変
化することがわかった。そこでＣＤＥ法におけるマイク
ロ波電力とＨ／Ｗとの関係を検討した。マイクロ波電力
を上げるとアンダーカット領域の結晶部分と粒界部分と
のエッチング速度差が小さくなり、エッチング端面の凹
凸が小さく滑らかになることがわかった。またマイクロ
波電力を上げることは全体としてのエッチング速度が上
がるためスループットもよくなる。具体的にはＣＤＥ法
におけるマイクロ波電力を 600Ｗ以上とすることによっ
てＨ／Ｗの値を 5％以下にすることができる。マイクロ
波電力が 600Ｗ未満であるとＨ／Ｗの値を 5％以下とで
きないばかりでなく、ゲート絶縁耐力も 4.5 MV/cm未満
となる。なお、基板への反応熱の影響などを考慮すると
マイクロ波電力の上限は1000Ｗ以下であることが好まし
い。
【００１３】また、エッチング方法としてＲＩＥ法を使
用する場合には、高周波電力を 200〜2000Ｗに設定する
ことでＨ／Ｗの値を 5％以下にすることができる。
用する場合には、高周波電力を 200〜2000Ｗに設定する
ことでＨ／Ｗの値を 5％以下にすることができる。
【００１４】本発明の薄膜トランジスタの製造方法は、
石英基板などの表面上に移動度を向上させる目的で 1μ
m 以上の結晶粒径を有する多結晶シリコン層、または周
期率表 III族や V族のドーパントを添加したドープト多
結晶シリコン層を形成する工程と、この多結晶シリコン
層等をＣＤＥ法またはＲＩＥ法により、エッチング加工
端面においてＨ／Ｗ ≦ 0.05を満足させるエッチング
工程と、エッチング加工された多結晶シリコン層等の上
に 100オングストロームから 1000 オングストロームの
層厚で 4.5 MV/cm以上の絶縁耐力を有するゲート絶縁層
を形成する工程と、ゲート絶縁層上にゲート電極を形成
する工程とを有する。ここで III族のドーパントとして
は燐（Ｐ）やひ素（Ａｓ）を V族のドーパントとしては
硼素（Ｂ）等を挙げることができる。
石英基板などの表面上に移動度を向上させる目的で 1μ
m 以上の結晶粒径を有する多結晶シリコン層、または周
期率表 III族や V族のドーパントを添加したドープト多
結晶シリコン層を形成する工程と、この多結晶シリコン
層等をＣＤＥ法またはＲＩＥ法により、エッチング加工
端面においてＨ／Ｗ ≦ 0.05を満足させるエッチング
工程と、エッチング加工された多結晶シリコン層等の上
に 100オングストロームから 1000 オングストロームの
層厚で 4.5 MV/cm以上の絶縁耐力を有するゲート絶縁層
を形成する工程と、ゲート絶縁層上にゲート電極を形成
する工程とを有する。ここで III族のドーパントとして
は燐（Ｐ）やひ素（Ａｓ）を V族のドーパントとしては
硼素（Ｂ）等を挙げることができる。
【００１５】
【作用】エッチング加工端面においてＨ／Ｗ ≦ 0.05
の関係を満足させるとエッチング端面における凹凸が小
さくなり、熱酸化法などによりゲート絶縁層を形成する
際に酸化層のストレスが小さくなる。このため均質な絶
縁層を形成することができる。さらに、エッチング端面
における凹凸が小さくなる結果、局所的な電界集中が緩
和され十分な絶縁耐力を得ることができる。
の関係を満足させるとエッチング端面における凹凸が小
さくなり、熱酸化法などによりゲート絶縁層を形成する
際に酸化層のストレスが小さくなる。このため均質な絶
縁層を形成することができる。さらに、エッチング端面
における凹凸が小さくなる結果、局所的な電界集中が緩
和され十分な絶縁耐力を得ることができる。
【００１６】
【実施例】以下、本発明を図面を参照して詳細に説明す
る。図１ａは本実施例の薄膜トランジスタの平面構造を
示し、図１ｂはそのエッチング加工端面形状を示す。
る。図１ａは本実施例の薄膜トランジスタの平面構造を
示し、図１ｂはそのエッチング加工端面形状を示す。
【００１７】図１ａにおいて薄膜トランジスタは、まず
ＬＰ−ＣＶＤ法で石英基板上に非晶質シリコン層を形成
して、それを 600℃で固相成長させることにより活性層
となる多結晶シリコン層１を約 1400 オングストローム
の厚さに形成する。ついで、所定の形状に加工後熱酸化
法によってゲート酸化層を約 700オングストロームの厚
さに形成する。その上にゲート電極となる多結晶シリコ
ン層２を堆積し加工する。その後、層間絶縁層、金属配
線などを堆積し加工することにより、薄膜トランジスタ
を作製する。
ＬＰ−ＣＶＤ法で石英基板上に非晶質シリコン層を形成
して、それを 600℃で固相成長させることにより活性層
となる多結晶シリコン層１を約 1400 オングストローム
の厚さに形成する。ついで、所定の形状に加工後熱酸化
法によってゲート酸化層を約 700オングストロームの厚
さに形成する。その上にゲート電極となる多結晶シリコ
ン層２を堆積し加工する。その後、層間絶縁層、金属配
線などを堆積し加工することにより、薄膜トランジスタ
を作製する。
【００１８】この薄膜トランジスタの作製においては、
図１ｂにおいて示すように活性層の多結晶シリコン層の
エッチング端面の隣接する凹部および凸部の高さの差を
Ｈとして、隣接する凹部同士または凸部同士の幅をＷと
した場合、このＨ／Ｗの値が5％以下になるように活性
層多結晶シリコン層を加工する。Ｈ／Ｗの値を 5％以下
とすることによって、ゲート絶縁耐力を 4.5 MV/cm以上
とすることができる。なお、エッチング端面は加工条件
の相違によりテーパーを有しているが、ＨおよびＷの値
は図１ｂにおいて最上層表面の形状を基に測定される。
図１ｂにおいて示すように活性層の多結晶シリコン層の
エッチング端面の隣接する凹部および凸部の高さの差を
Ｈとして、隣接する凹部同士または凸部同士の幅をＷと
した場合、このＨ／Ｗの値が5％以下になるように活性
層多結晶シリコン層を加工する。Ｈ／Ｗの値を 5％以下
とすることによって、ゲート絶縁耐力を 4.5 MV/cm以上
とすることができる。なお、エッチング端面は加工条件
の相違によりテーパーを有しているが、ＨおよびＷの値
は図１ｂにおいて最上層表面の形状を基に測定される。
【００１９】つぎに、このようなエッチング端面の加工
方法について説明する。エッチング方法については、Ｃ
ＤＥ法またはＲＩＥ法による方法が好ましい。ＣＤＥ法
によるエッチング端面の加工方法を図３により説明す
る。図３は本実施例に用いたＣＤＥ装置の概略図であ
る。ＣＤＥ装置は、放電管３と、この放電管３内にガス
を導入するガス導入管４と、導入されたガスを解離およ
び活性化させるためのマイクロ波を発生させる高周波電
源５と、エッチングされる基板８を収容する真空チャン
バー７と、この真空チャンバー７に活性化された活性種
を導く導波管６とから構成されている。
方法について説明する。エッチング方法については、Ｃ
ＤＥ法またはＲＩＥ法による方法が好ましい。ＣＤＥ法
によるエッチング端面の加工方法を図３により説明す
る。図３は本実施例に用いたＣＤＥ装置の概略図であ
る。ＣＤＥ装置は、放電管３と、この放電管３内にガス
を導入するガス導入管４と、導入されたガスを解離およ
び活性化させるためのマイクロ波を発生させる高周波電
源５と、エッチングされる基板８を収容する真空チャン
バー７と、この真空チャンバー７に活性化された活性種
を導く導波管６とから構成されている。
【００２０】エッチング方法は、まず表面に多結晶シリ
コン層が堆積されかつ多結晶シリコン層上にレジストパ
ターンが形成された基板８を用意してこの基板８を真空
チャンバー７内にセットする。続いてガス導入管４から
放電管３内にＣＦ4 、Ｎ2 、Ｏ2 ガスをそれぞれ供給す
る。供給されたガスは高周波電源５によって作られたマ
イクロ波（2.45 GHz）によって励起され活性種となる。
マイクロ波による放電管３内では、まずＣＦ4 とＯ2 と
が解離されＣＦ3 とＯとを生じ、ついで主な反応の一つ
として以下のような反応が生じる。 ＣＦ3 ＋Ｏ → ＣＯＦ3 → ＣＯＦ2 ↑ ＋ Ｆ 多結晶シリコン層のエッチングには、上式のＦが主なエ
ッチング種となり、ＳｉとＦが反応してＳｉＦ4 となっ
てエッチングされると考えられている。この場合、マイ
クロ波のパワーが小さいとＣＦ4 とＯ2 とは十分な解離
エネルギーが得られないため、供給されたガスが十分反
応せず活性種が減少する。このため、結晶部と粒界部と
のエッチング速度差によって加工端面の凹凸が大きくな
ってしまう。また、全体のエッチング速度も減少する。
たとえば、マイクロ波電力、 400Ｗで多結晶シリコン層
をエッチングするとＨ／Ｗの値は 10 ％となり、この条
件で作製した薄膜トランジスタのゲート絶縁耐圧はn-ch
で約 3〜3.5 MV/cm となり、液晶表示装置を駆動するた
めに必要なゲート絶縁耐圧が得られない。また、全体の
エッチング速度も約 300オングストローム／mmと遅くな
る。
コン層が堆積されかつ多結晶シリコン層上にレジストパ
ターンが形成された基板８を用意してこの基板８を真空
チャンバー７内にセットする。続いてガス導入管４から
放電管３内にＣＦ4 、Ｎ2 、Ｏ2 ガスをそれぞれ供給す
る。供給されたガスは高周波電源５によって作られたマ
イクロ波（2.45 GHz）によって励起され活性種となる。
マイクロ波による放電管３内では、まずＣＦ4 とＯ2 と
が解離されＣＦ3 とＯとを生じ、ついで主な反応の一つ
として以下のような反応が生じる。 ＣＦ3 ＋Ｏ → ＣＯＦ3 → ＣＯＦ2 ↑ ＋ Ｆ 多結晶シリコン層のエッチングには、上式のＦが主なエ
ッチング種となり、ＳｉとＦが反応してＳｉＦ4 となっ
てエッチングされると考えられている。この場合、マイ
クロ波のパワーが小さいとＣＦ4 とＯ2 とは十分な解離
エネルギーが得られないため、供給されたガスが十分反
応せず活性種が減少する。このため、結晶部と粒界部と
のエッチング速度差によって加工端面の凹凸が大きくな
ってしまう。また、全体のエッチング速度も減少する。
たとえば、マイクロ波電力、 400Ｗで多結晶シリコン層
をエッチングするとＨ／Ｗの値は 10 ％となり、この条
件で作製した薄膜トランジスタのゲート絶縁耐圧はn-ch
で約 3〜3.5 MV/cm となり、液晶表示装置を駆動するた
めに必要なゲート絶縁耐圧が得られない。また、全体の
エッチング速度も約 300オングストローム／mmと遅くな
る。
【００２１】本実施例においてはマイクロ波電力を 600
Ｗ以上に上げる。 600Ｗ以上に上げると解離エネルギー
が高くなり、供給されたガスが十分に反応する。その結
果、活性種であるＦの濃度が高くなりと同時に活性種の
運動エネルギーも高くなる。したがって、反応するＳｉ
の量も増えるため全体のエッチング速度も約 900オング
ストローム／mmと上がる。また、結晶部と粒界部とのエ
ッチング速度差によるアンダーカット部の差が減少し、
Ｈ／Ｗの値が 5％未満となる。その結果、ゲート絶縁耐
圧はn-chで約 4.5〜5 MV/cm となり、 400Ｗに比較して
約 1.5倍に向上する。
Ｗ以上に上げる。 600Ｗ以上に上げると解離エネルギー
が高くなり、供給されたガスが十分に反応する。その結
果、活性種であるＦの濃度が高くなりと同時に活性種の
運動エネルギーも高くなる。したがって、反応するＳｉ
の量も増えるため全体のエッチング速度も約 900オング
ストローム／mmと上がる。また、結晶部と粒界部とのエ
ッチング速度差によるアンダーカット部の差が減少し、
Ｈ／Ｗの値が 5％未満となる。その結果、ゲート絶縁耐
圧はn-chで約 4.5〜5 MV/cm となり、 400Ｗに比較して
約 1.5倍に向上する。
【００２２】つぎに、ＲＩＥ法によるエッチング端面の
加工方法を図４により説明する。図４は本実施例に用い
たＲＩＥ装置の概略図である。ＲＩＥ装置は、エッチン
グされる基板８を収容する真空チャンバー７と、この真
空チャンバー７内に並行して配設された一対の上部電極
９および下部電極１０と、真空チャンバー７内にガスを
導入するガス導入管４と、マッチングネットワーク１１
および高周波電源５とから構成されている。なお、上部
電極９は箱型になっており下部電極１０と対向する面に
ガスの噴出孔が開口され、かつガス導入管４と連結され
ている。また下部電極１０はマッチングネットワーク１
１および高周波電源５を介して接地されている。高周波
電源５より上部電極９および下部電極１０間に高周波を
入力すると下部電極１０近傍に自己バイアス電圧(Vdc)
が発生し、これにより加速されたイオンが下部電極１０
上に置かれた基板８に衝突してエッチングが行われる。
加工方法を図４により説明する。図４は本実施例に用い
たＲＩＥ装置の概略図である。ＲＩＥ装置は、エッチン
グされる基板８を収容する真空チャンバー７と、この真
空チャンバー７内に並行して配設された一対の上部電極
９および下部電極１０と、真空チャンバー７内にガスを
導入するガス導入管４と、マッチングネットワーク１１
および高周波電源５とから構成されている。なお、上部
電極９は箱型になっており下部電極１０と対向する面に
ガスの噴出孔が開口され、かつガス導入管４と連結され
ている。また下部電極１０はマッチングネットワーク１
１および高周波電源５を介して接地されている。高周波
電源５より上部電極９および下部電極１０間に高周波を
入力すると下部電極１０近傍に自己バイアス電圧(Vdc)
が発生し、これにより加速されたイオンが下部電極１０
上に置かれた基板８に衝突してエッチングが行われる。
【００２３】エッチング方法は、まず表面に多結晶シリ
コン層が堆積されかつ多結晶シリコン層上にレジストパ
ターンが形成された基板８を用意してこの基板８を真空
チャンバー７内にセットする。続いてガス導入管４から
ＳＦ6 、Ｃｌ2 をそれぞれ流量 70 sccm導入して高周波
電源５より下部電極１０に高周波電力を 200Ｗ印加して
加速されたイオンを基板８に衝突させ多結晶シリコン層
をエッチングする。
コン層が堆積されかつ多結晶シリコン層上にレジストパ
ターンが形成された基板８を用意してこの基板８を真空
チャンバー７内にセットする。続いてガス導入管４から
ＳＦ6 、Ｃｌ2 をそれぞれ流量 70 sccm導入して高周波
電源５より下部電極１０に高周波電力を 200Ｗ印加して
加速されたイオンを基板８に衝突させ多結晶シリコン層
をエッチングする。
【００２４】得られたエッチング端面形状は、ＲＩＥの
異方性エッチングによって結晶部と粒界部とのエッチン
グ速度差による凹凸が殆どない 2％以下のＨ／Ｗの値が
得られる。その結果、ゲート絶縁耐圧はn-chで約 4〜5
MV/cm となり、上述のＣＤＥ法で作製した薄膜トランジ
スタのゲート絶縁耐圧と同等となる。
異方性エッチングによって結晶部と粒界部とのエッチン
グ速度差による凹凸が殆どない 2％以下のＨ／Ｗの値が
得られる。その結果、ゲート絶縁耐圧はn-chで約 4〜5
MV/cm となり、上述のＣＤＥ法で作製した薄膜トランジ
スタのゲート絶縁耐圧と同等となる。
【００２５】
【発明の効果】本発明の薄膜トランジスタは、ゲート絶
縁層の絶縁耐力を 4.5 MV/cm以上としたので、液晶表示
用薄膜トランジスタとして駆動させるのに十分な特性を
有している。したがって本発明の薄膜トランジスタを使
用することにより表示品位の優れた液晶表示装置が得ら
れる。
縁層の絶縁耐力を 4.5 MV/cm以上としたので、液晶表示
用薄膜トランジスタとして駆動させるのに十分な特性を
有している。したがって本発明の薄膜トランジスタを使
用することにより表示品位の優れた液晶表示装置が得ら
れる。
【００２６】また、 1μm 以上の結晶粒径を有する多結
晶シリコン層のエッチング端面がＨ／Ｗ ≦ 0.05の関
係を有するので、局所的な電界集中が緩和され 4.5 MV/
cm以上の十分なゲート絶縁耐力を得ることができる。
晶シリコン層のエッチング端面がＨ／Ｗ ≦ 0.05の関
係を有するので、局所的な電界集中が緩和され 4.5 MV/
cm以上の十分なゲート絶縁耐力を得ることができる。
【００２７】さらに、本発明の薄膜トランジスタの製造
方法は、ＣＤＥ法によりエッチングされるので、全体と
して高いエッチング速度と良好なエッチング端面加工形
状を得ることができる。
方法は、ＣＤＥ法によりエッチングされるので、全体と
して高いエッチング速度と良好なエッチング端面加工形
状を得ることができる。
【図１】実施例の薄膜トランジスタの概略断面を示す図
である。図１ａはその平面構造を、図１ｂはそのエッチ
ング加工端面形状をそれぞれ示す図である。
である。図１ａはその平面構造を、図１ｂはそのエッチ
ング加工端面形状をそれぞれ示す図である。
【図２】エッチング端面の凹凸の大きさとゲート絶縁耐
力との関係を示す図である。
力との関係を示す図である。
【図３】本実施例に用いたＣＤＥ装置の概略図である。
【図４】本実施例に用いたＲＩＥ装置の概略図である。
１………活性層となる多結晶シリコン層、２………ゲー
ト電極となる多結晶シリコン層、３………放電管、４…
……ガス導入管、５………高周波電源、６………導波
管、７………真空チャンバー、８………基板、９………
上部電極、１０………下部電極、１１………マッチング
ネットワーク。
ト電極となる多結晶シリコン層、３………放電管、４…
……ガス導入管、５………高周波電源、６………導波
管、７………真空チャンバー、８………基板、９………
上部電極、１０………下部電極、１１………マッチング
ネットワーク。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−55858（ＪＰ，Ａ) 特開 平１−96960（ＪＰ，Ａ) 特開 平３−291972（ＪＰ，Ａ) 特開 昭53−29672（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/3065 H01L 21/336
Claims (4)
- 【請求項１】 基板と、 この基板上に形成された１μｍ以上の平均結晶粒径を有
する多結晶シリコンを母材とする薄膜半導体層からなる
チャネル部およびソース・ドレイン部と、 前記薄膜半導体層上に形成されたゲート絶縁層と、 前記ゲート絶縁層上に形成されたゲート電極とを有する
薄膜トランジスタにおいて、前記薄膜半導体層の加工端面は、Ｈを前記加工短面にお
いて隣接する凹部および凸部の高さの差、Ｗを前記隣接
する凹部同士または凸部同士の幅としたとき、Ｈ／Ｗ≦
0.05を満たす凹部および凸部を有する ことを特徴とする
薄膜トランジスタ。 - 【請求項２】 請求項１記載の薄膜トランジスタにおい
て、前記ゲート絶縁層は100オングストロームから1000
オングストロームの層厚を有することを特徴とする薄膜
トランジスタ。 - 【請求項３】 請求項１記載の薄膜トランジスタにおい
て、前記ゲート絶縁層は4.5 MV/cm以上の絶縁耐力を有
することを特徴とする薄膜トランジスタ。 - 【請求項４】 基板上に多結晶シリコンを母材とする薄
膜半導体層を形成する工程と、 前記薄膜半導体層を所定の形状にエッチングする工程
と、 前記エッチングされた薄膜半導体層上にゲート絶縁層を
形成する工程と、 前記ゲート絶縁層上にゲート電極を形成する工程とを有
する薄膜トランジスタの製造方法において、 前記薄膜半導体層を形成する工程が１μm以上の平均結
晶粒径を有する多結晶シリコンを母材とする薄膜半導体
層を形成する工程で、 前記エッチング工程がケミカルドライエッチング法によ
り、エッチング加工端面において隣接する凹部および凸
部の高さの差をＨ、隣接する凹部同士または凸部同士の
幅をＷとするとき、Ｈ／Ｗ≦0.05を満足させる凹部およ
び凸部にする工程で、 前記ゲート絶縁層を形成する工程が100オングストロー
ムから 1000 オングストロームの層厚で4.5 MV/cm以上
の絶縁耐力を有するゲート絶縁層とする工程であること
を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09426693A JP3256595B2 (ja) | 1993-04-21 | 1993-04-21 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09426693A JP3256595B2 (ja) | 1993-04-21 | 1993-04-21 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310720A JPH06310720A (ja) | 1994-11-04 |
| JP3256595B2 true JP3256595B2 (ja) | 2002-02-12 |
Family
ID=14105483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09426693A Expired - Fee Related JP3256595B2 (ja) | 1993-04-21 | 1993-04-21 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3256595B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109025A (en) * | 1988-11-25 | 1992-04-28 | Dainippon Ink And Chemicals, Inc. | Therapeutic agent for penal disorders |
-
1993
- 1993-04-21 JP JP09426693A patent/JP3256595B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310720A (ja) | 1994-11-04 |
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