JP3254719B2 - Video display device - Google Patents

Video display device

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JP3254719B2
JP3254719B2 JP06101192A JP6101192A JP3254719B2 JP 3254719 B2 JP3254719 B2 JP 3254719B2 JP 06101192 A JP06101192 A JP 06101192A JP 6101192 A JP6101192 A JP 6101192A JP 3254719 B2 JP3254719 B2 JP 3254719B2
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  • Processing Of Color Television Signals (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、テレビジョン受像機、
モニタ装置等の映像表示装置に関するものであり、特に
自動的にCRTのカットオフ特性を制御できるようにな
されているものに関するものである。
BACKGROUND OF THE INVENTION The present invention relates to a television receiver,
The present invention relates to a video display device such as a monitor device, and more particularly to a device capable of automatically controlling a cut-off characteristic of a CRT.

【0002】[0002]

【従来の技術】よく知られているように、テレビジョン
受像機等の映像表示装置では、CRT(陰極線管)内に
R,G,Bの各蛍光体が所定の規則で配され、この蛍光
体がR,G,Bの映像信号に基づいた各電子銃からのビ
ームによって発光されることによって映像表示をなして
いる。
2. Description of the Related Art As is well known, in a video display device such as a television receiver, R, G and B phosphors are arranged in a CRT (cathode ray tube) according to a predetermined rule. An image is displayed by emitting light from a body from each electron gun based on R, G, and B image signals.

【0003】ところで、電子銃を含めてCRTは製造上
のばらつきが多く、またR,G,Bの蛍光体の特性もす
べて均一ではなく個々に異なってしまうため、蛍光体が
光りだすカットオフポイントはR,G,Bでそれぞれま
ちまちである。カットオフ特性(発光特性)はカソード
電圧に対するカソード電流により表わされ、これを図1
5に示す。この図から理解されるようにR,G,B各チ
ャンネルでカットオフ特性は一致しない。なお、図15
はあくまで一例であり、カソード電圧の低い順にカット
オフポイントが常にR,G,Bの順になるとは限らず、
カットオフ特性は各CRT毎にまったく不規則である。
Meanwhile, the CRT including the electron gun has a lot of manufacturing variations, and the characteristics of the R, G, and B phosphors are not uniform but individually different. Are R, G, and B, respectively. The cutoff characteristic (light emission characteristic) is represented by the cathode current with respect to the cathode voltage, which is shown in FIG.
It is shown in FIG. As can be understood from this figure, the cutoff characteristics do not match in each of the R, G, and B channels. Note that FIG.
Is merely an example, and the cutoff point is not always in the order of R, G, B in the order of the cathode voltage,
The cutoff characteristics are completely irregular for each CRT.

【0004】このように一致しないカットオフポイント
を一致させるためには生産工程での調整が必要であり、
つまり、R,G,Bの各映像信号チャンネルに対して信
号処理/増幅回路系内にレベルシフト回路、ゲインコン
トロール回路等を設け、これらを調整して、各チャンネ
ルでカットオフ特性が一致するようにしていた。
In order to match the cut-off points which do not match, it is necessary to make adjustments in the production process.
That is, a level shift circuit, a gain control circuit, and the like are provided in the signal processing / amplifying circuit system for each of the R, G, and B video signal channels, and these are adjusted so that the cutoff characteristics of each channel match. I was

【0005】そしてさらに、このようなカットオフ調整
工程やゲインコントロール回路の削減のために、自動的
にカットオフ調整を行なうオートカットオフ調整方式が
提案されていた。図16に従来のオートカットオフ調整
方式が採用されたテレビジョン受像機の要部の回路ブロ
ックを示す。
Further, in order to reduce such a cutoff adjustment step and a gain control circuit, an automatic cutoff adjustment method for automatically performing cutoff adjustment has been proposed. FIG. 16 shows a circuit block of a main part of a television receiver adopting a conventional auto cutoff adjustment method.

【0006】供給された映像信号が図示していない復調
回路系でR信号,G信号,B信号に復調されると、R,
G,B各信号はそれぞれスイッチ回路1R,1G,1B
に供給される。スイッチ回路1R,1G,1Bでは、
R,G,B各信号には図17に示すように各信号の垂直
帰線期間内の互いに異なる所定箇所にリファレンスパル
スRPR ,RPG ,RPB が付加される。
When the supplied video signal is demodulated into an R signal, a G signal, and a B signal by a demodulation circuit (not shown),
G and B signals are respectively switched circuit 1R, 1G, 1B
Supplied to In the switch circuits 1R, 1G, 1B,
R, G, reference pulses RP R in different predetermined positions in the vertical blanking interval of each signal as the B signals shown in FIG. 17, RP G, is RP B is added.

【0007】このようにリファレンスパルスRPR ,R
G ,RPB が付加された信号はレベルシフト回路2
R,2G,2Bを介してドライブ回路3R,3G,3B
に供給され電子銃がドライブされる。もちろん、ドライ
ブ回路3R,3G,3Bに供給された映像信号区間の信
号によって映像表示がなされることはいうまでもない。
なお、ドライブ回路3G,3Bの内部構成は3Rと同様
であるため図示を省略してある。4はCRTを示す。
As described above, the reference pulses RP R , R
P G, a signal is RP B is added in the level shift circuit 2
Drive circuits 3R, 3G, 3B via R, 2G, 2B
And the electron gun is driven. Of course, it goes without saying that the video display is performed by the signal in the video signal section supplied to the drive circuits 3R, 3G, 3B.
The internal configuration of the drive circuits 3G and 3B is the same as that of the drive circuit 3R, and is not shown. Reference numeral 4 denotes a CRT.

【0008】ここで、垂直帰線期間内に付加されたリフ
ァレンスパルスRPR ,RPG ,RPB に注目する。映
像信号部分と同様にリファレンスパルスRPR ,RP
G ,RPB もトランジスタQ1 に増幅され、CRTのカ
ソード電流RIK,GIK,BIKが得られることになるが、
このカソード電流RIK,GIK,BIKはトランジスタP1
によって検出され、スイッチ回路5R,5G,5Bを介
して抵抗R1 に流れることになる。ここで、スイッチ回
路5R,5G,5BはそれぞれリファレンスパルスRP
R ,RPG ,RPB に相当する期間にのみ接点が閉じら
れるように制御されており、従って抵抗R1 によって、
図18に示すようにR,G,Bの各リファレンスパルス
RPR ,RPG ,RPB によるカソード電流に対応す
る、3つのパルスを有する電圧が得られることになる。
Here, attention is paid to reference pulses RP R , RP G and RP B added during the vertical blanking period. Reference pulses RP R , RP as in the video signal portion.
G, RP B is also amplified in the transistor Q 1, CRT cathode current R IK, G IK, but so that the B IK is obtained,
The cathode currents R IK , G IK , and B IK correspond to the transistor P 1
Is detected by, it will flow switch circuits 5R, 5G, the resistors R 1 through 5B. Here, the switch circuits 5R, 5G, and 5B each have a reference pulse RP.
R, RP G, are controlled so that the contacts are closed only during a period corresponding to the RP B, hence the resistance R 1,
As shown in FIG. 18, a voltage having three pulses corresponding to the cathode current generated by the R, G, and B reference pulses RP R , RP G , and RP B is obtained.

【0009】このパルス電圧はクランプ用のコンデンサ
1 を介してクランプ回路6に入力され、クランプパル
ス発生部6aから得られるクランプパルスの区間の電圧
がV1 (図18参照)となるようにコンデンサC1 に電
流を出し入れすることによってクランプされる。クラン
プされたパルス電圧はスイッチ回路7によって時系列的
に、R,G,Bに対応する各コンパレータ8R,8G,
8Bに分配されて供給される。
This pulse voltage is input to the clamp circuit 6 via the clamp capacitor C 1, and the capacitor is set so that the voltage of the section of the clamp pulse obtained from the clamp pulse generator 6 a becomes V 1 (see FIG. 18). It is clamped by out current to C 1. The clamped pulse voltage is time-sequentially switched by the switch circuit 7 to each of the comparators 8R, 8G,
8B.

【0010】コンパレータ8R,8G,8Bには比較基
準電圧として他方の端子に電圧V1に対してΔV1 高い
電圧(V1 +ΔV1 )が供給されており、DCレベルが
1にクランプされている各パルス電圧がこれと比較さ
れる。
[0010] Comparator 8R, 8G, 8B in is [Delta] V 1 higher voltage to voltages V 1 to the other terminal (V 1 + ΔV 1) is supplied as a comparison reference voltage, DC level is clamped to V 1 Each pulse voltage is compared to this.

【0011】コンパレータ8R,8G,8Bはそれぞれ
パルス電圧が供給される期間にのみ比較動作を行なうよ
うに制御されており、また比較出力としてはパルス電圧
と基準電圧の誤差値が含有される差動増幅器的な出力が
得られるように構成されている。このコンパレータ8
R,8G,8Bの比較出力(即ちΔV1 =ΔV1 ’とな
るような電流)はそれぞれサンプルホールドコンデンサ
2R,C2G,C2Bに供給され、サンプルホールドコンデ
ンサC2R,C2G,C2Bにホールドされた電圧は、各レベ
ルシフト回路2R,2G,2Bに対して制御電圧として
供給されることになる。
The comparators 8R, 8G, and 8B are controlled so as to perform a comparison operation only during a period in which a pulse voltage is supplied, and a differential output containing an error value between the pulse voltage and the reference voltage as a comparison output. It is configured to obtain an amplifier-like output. This comparator 8
R, 8G, the comparison output of the 8B (i.e. [Delta] V 1 = current such that [Delta] V 1 ') each sample hold capacitor C 2R, C 2G, is supplied to the C 2B, the sample hold capacitor C 2R, C 2G, C 2B Is supplied as a control voltage to each of the level shift circuits 2R, 2G, and 2B.

【0012】つまり、サンプルホールドコンデンサ
2R,C2G,C2Bにホールドされた電圧に基づいて、各
レベルシフト回路2R,2G,2Bでは、それぞれR,
G,B信号の黒レベルがリファレンスパルスRPR ,R
G ,RPB の高さと等しくなるようにコントロールさ
れることによって、オートカットオフ調整が実現され
る。
That is, based on the voltages held in the sample and hold capacitors C 2R , C 2G , and C 2B , each of the level shift circuits 2R, 2G, and 2B outputs R,
The black levels of the G and B signals are the reference pulses RP R and R
P G, by being controlled to be equal to the height of the RP B, automatic cutoff adjustment is achieved.

【0013】[0013]

【発明が解決しようとする課題】ところで、このような
従来のオートカットオフ調整回路では、以下のような問
題点があった。
However, such a conventional automatic cutoff adjusting circuit has the following problems.

【0014】図16において一点鎖線で囲った10の部
分は、通常、1つのIC内で構成されるものであるが、
サンプルホールドコンデンサC2R,C2G,C2BはICに
対する外付け部品として接続しなければならない。この
ため、部品点数が増え、また、ICの接続ピンも3本は
余分に使用されるため、コスト面、製造工程面で非効率
である。
In FIG. 16, a portion 10 surrounded by a dashed line is usually formed in one IC.
The sample and hold capacitors C 2R , C 2G and C 2B must be connected as external components to the IC. For this reason, the number of components is increased, and three extra connection pins for the IC are used, which is inefficient in terms of cost and manufacturing process.

【0015】さらに、サンプルホールドコンデンサ
2R,C2G,C2Bが接続されるピンには1フィールド中
においてリファレンスパルス区間(1H)しか電流が流
れないためインピーダンスが非常に高いものとなってい
る。ところが、経時変化により基板のインピーダンスが
下がるとリーク電流を生じることとなり、これによって
サンプルホールドコンデンサC2R,C2G,C2Bのサンプ
ルホールド動作が正常に保たれなくなるということが発
生していた。
Further, since current flows only in the reference pulse section (1H) in one field to the pins to which the sample and hold capacitors C 2R , C 2G and C 2B are connected, the impedance is very high. However, when the impedance of the substrate is reduced due to a change over time, a leak current is generated, and as a result, the sample and hold operation of the sample and hold capacitors C 2R , C 2G , and C 2B cannot be maintained normally.

【0016】[0016]

【課題を解決するための手段】本発明はこのような問題
点にかんがみてなされたもので、復調した三原色信号の
各々に対し1フィールド毎に、互いに異なる所定箇所に
リファレンスパルスを付加するスイッチ手段と、前記ス
イッチ手段の出力の直流レべルを設定するレべルシフト
手段と、前記レべルシフト手段の出力により駆動される
カソード電流を検出するカソード電流検出手段と、前記
カソード電流検出手段の出力を所定の比較電圧と比較す
る比較手段と、設定された所定期間においては、1フィ
ールド間に複数単位供給されるカウントパルスに基づい
て、前記比較手段の出力に対するカウント動作が実行さ
れるアップダウン手段と、を備え、前記アップダウン手
段の出力に基づいて前記レべルシフト手段を制御する
うに構成され、CRTのカットオフ特性の制御情報を得
るようになされていることを特徴とする映像表示装置を
提供する。
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has been made in consideration of the above problems .
Switch means for adding a reference pulse to a predetermined location different from each other for each field for each field;
Level shift to set the DC level of the output of the switch means
Means and an output of the level shift means.
Cathode current detecting means for detecting a cathode current;
The output of the cathode current detecting means is compared with a predetermined comparison voltage.
And a comparison means for one set in a predetermined period.
Based on count pulses supplied in multiple units between fields
Thus, the counting operation for the output of the comparing means is executed.
Includes an up-down means to the said being by <br/> urchin configured to control the leveled Rushifuto means based on the output of the up-down means, to obtain the control information of the CRT cut-off characteristics
To provide a video display apparatus characterized by being made so that.

【0017】また、アップダウンカウント手段に対して
は、電源オン状態からCRTにおける映像表示動作が安
定する時点までは、1フィールド間に複数単位供給され
るカウントパルスに基づいて、比較手段の出力に対する
カウント動作が実行されるようにするとともに、CRT
における映像表示動作の安定時点は、全てのカソード電
流の検出と、当該カソード電流検出時点から開始される
所定の計数値までのカウント動作によって判別されるよ
うにも構成する。
Also, for the up / down counting means, from the power-on state to the point in time when the image display operation on the CRT is stabilized, the output of the comparing means is determined based on count pulses supplied in a plurality of units during one field. The counting operation is executed, and the CRT
Stability time of the image display operation in the detection of the cathode current of the whole hand, also constitutes to be determined by the count operation up to a predetermined count value is started from the cathode current detecting time.

【0018】[0018]

【作用】1フィールドに1回のリファレンスパルスに基
づくカソード電流から変換されたパルス電圧と、所定の
比較基準電圧との比較情報をアップダウンカウントし、
このカウント出力をアナログ信号に変換することによ
り、その出力値は1フィールドの間ホールドされること
になる。つまり、サンプル/ホールドコンセンサを用い
ずにレベルシフト手段に対する制御情報を得ることがで
きる。
The pulse voltage converted from the cathode current based on the reference pulse once in one field is compared with a predetermined comparison reference voltage to count up and down.
By converting the count output into an analog signal, the output value is held for one field. That is, control information for the level shift means can be obtained without using the sample / hold con sensor.

【0019】また、CRT動作の非安定時には、パルス
電圧と比較基準電圧とにかなり電圧差があることが多
く、これによってカットオフループの収束時間が長引い
てしまうことになるが、このような場合にはアップダウ
ンカウント動作を1フィールドにつき複数回行なうよう
にすることで、カットオフループの収束時間を短縮化す
ることができる。
Also, when the CRT operation is unstable, there is often a considerable voltage difference between the pulse voltage and the comparison reference voltage, which results in prolonging the convergence time of the cut-off loop. By performing the up / down counting operation a plurality of times per field, the convergence time of the cutoff loop can be shortened.

【0020】[0020]

【実施例】以下、図1〜図14を用い、(A)オートカ
ットオフ調整動作、(B)比較基準ヒステリシス電圧供
給動作、(C)D/A変換出力に対する逆極性信号の重
畳動作、(D)オートカットオフループ外での色温度調
整動作、(E)カウンタパルス制御によるカットオフ調
整の高速安定化動作、の順に本発明の映像表示装置の実
施例を説明する。なお、本実施例の説明に前記図17,
図18を援用する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, referring to FIGS. 1 to 14, (A) an automatic cutoff adjustment operation, (B) a comparison reference hysteresis voltage supply operation, (C) a superposition operation of a reverse polarity signal on a D / A conversion output, Embodiments of the video display apparatus of the present invention will be described in the order of D) color temperature adjustment operation outside the auto cutoff loop, and (E) high-speed stabilization operation of cutoff adjustment by counter pulse control. Note that FIG. 17 and FIG.
Referring to FIG.

【0021】(A)オートカットオフ調整動作 図1はテレビジョン受像機を実施例とした場合の要部を
ブロック図で示したものであり、11R,11G,11
Bはスイッチ回路であり、復調されたR信号、G信号、
B信号に対して、それぞれ異なる垂直帰線期間の所定部
分に前記図17で示したようにリファレンスパルスRP
R ,RPG ,RPB を付加する。12R,12G,12
Bはレベルシフト回路であり、後述するように映像信号
の黒レベルをコントロールし、R,G,B各チャンネル
のカットオフ特性を調整する。
(A) Automatic cut-off adjustment operation FIG. 1 is a block diagram showing a main part in a case where a television receiver is an embodiment, and 11R, 11G, 11
B is a switch circuit, which is a demodulated R signal, G signal,
For the B signal, the reference pulse RP as shown in FIG.
R, RP G, adds RP B. 12R, 12G, 12
A level shift circuit B controls the black level of the video signal and adjusts the cutoff characteristics of each of the R, G, and B channels as described later.

【0022】レベルシフト回路12R,12G,12B
の出力はそれぞれドライブ回路13R,13G,13B
に供給されトランジスタQ1 で増幅されて、CRT14
におけるR,G,B各電子銃がドライブされるととも
に、カソード電流RIK,GIK,BIKがトランジスタP1
によって検出されるようになされている。
Level shift circuits 12R, 12G, 12B
Are output from the drive circuits 13R, 13G, and 13B, respectively.
Supplied is amplified by the transistor Q 1 in, CRT 14
, Each of the R, G, and B electron guns is driven, and the cathode currents R IK , G IK , and B IK are controlled by the transistor P 1.
Has been made to be detected by.

【0023】カソード電流RIK,GIK,BIKはスイッチ
回路15R,15G,15Bを介して抵抗R1 に流れる
ことになる。スイッチ回路15R,15G,15Bはそ
れぞれリファレンスパルスRPR ,RPG ,RPB に相
当する期間にのみ接点が閉じられるように制御されてお
り、従って抵抗R1 によって、前記図18に示すように
R,G,Bの各リファレンスパルスRPR ,RPG ,R
B によるカソード電流に対応する、3つのパルスを有
する電圧が得られる。
The cathode currents R IK , G IK , and B IK flow to the resistor R 1 via the switch circuits 15R, 15G, and 15B. Switch circuits 15R, 15G, 15B is the reference pulse RP each R, RP G, are controlled so that the contacts are closed only during a period corresponding to the RP B, therefore the resistor R 1, as shown in FIG. 18 R , G, the reference pulse RP R of B, RP G, R
A voltage having three pulses corresponding to the cathode current by P B is obtained.

【0024】このパルス電圧はクランプ用のコンデンサ
1 を介してクランプ回路16に入力され、クランプパ
ルス発生部6aから得られるクランプパルスの区間の電
圧がV1 (図18参照)となるようにコンデンサC1
電流を出し入れすることによってクランプされる。図2
(a)に示すようにクランプされたパルス電圧はコンパ
レータ17に供給される。
This pulse voltage is input to the clamp circuit 16 via the clamp capacitor C 1, and the capacitor is set so that the voltage of the section of the clamp pulse obtained from the clamp pulse generator 6 a becomes V 1 (see FIG. 18). It is clamped by out current to C 1. FIG.
The clamped pulse voltage is supplied to the comparator 17 as shown in FIG.

【0025】コンパレータ17には比較基準電圧として
他方の端子に電圧V1 に対してΔV1 高い電圧(V1
ΔV1 )が供給されており、DCレベルがV1 にクラン
プされている各パルス電圧がこれと比較され、『H(5
V)』又は『L(0V)』の比較出力をなす(図2
(b)参照)。
The comparator 17 supplies a voltage (V 1 +) higher than the voltage V 1 by ΔV 1 to the other terminal as a comparison reference voltage.
ΔV 1 ) is supplied, and each pulse voltage whose DC level is clamped at V 1 is compared with this, and “H (5
V) ”or“ L (0 V) ”(see FIG. 2).
(B)).

【0026】このコンパレータ17の比較出力はアップ
ダウンカウンタ部18R,18G,18Bに供給され
る。そして、各アップダウンカウンタ部18R,18
G,18Bでは、各チャンネルのリファレンスパルスに
相当する期間に、図2(c)〜(e)に示すようにカウ
ントクロックRCK,GCK,BCKが与えられ、これに基づ
いて、コンパレータ17の出力が『H』であればアップ
カウント、『L』であればダウンカウントを行なう。な
お、図2(f)〜(h)にはカウント出力のLSBのみ
を示している。19R,19G,19Bは、アップダウ
ンカウンタ部18R,18G,18Bの出力をアナログ
信号に変換するD/A変換器を示す。
The comparison output of the comparator 17 is supplied to up / down counters 18R, 18G, 18B. Then, each of the up / down counter units 18R, 18
In G and 18B, count clocks R CK , G CK and B CK are given as shown in FIGS. 2C to 2E during a period corresponding to the reference pulse of each channel. If the output is "H", up-counting is performed, and if "L", down-counting is performed. FIGS. 2F to 2H show only the count output LSB. Reference numerals 19R, 19G, and 19B denote D / A converters that convert the outputs of the up / down counter units 18R, 18G, and 18B into analog signals.

【0027】各アップダウンカウンタ部及びD/A変換
器(18R,19R)(18G,19G)(18B,1
9B)は具体的には例えば図3のように構成されてい
る。即ち、コンパレータ17からの出力はまずDフリッ
プフロップ30のデータ端子に入力されており、カウン
トクロック(RCK,GCK,BCK)がラッチクロックとし
て用いられて、供給されている比較出力がラッチ出力さ
れる。そして、そのラッチ出力がアップダウンカウンタ
31に供給されている。このように、ラッチ出力をカウ
ントするようにすることで、コンパレータ17の出力の
波形なまりの影響を取り除くことができる。
Each up / down counter unit and D / A converter (18R, 19R) (18G, 19G) (18B, 1
9B) is specifically configured, for example, as shown in FIG. That is, the output from the comparator 17 is first input to the data terminal of the D flip-flop 30, and the count clock (R CK , G CK , B CK ) is used as a latch clock, and the supplied comparison output is latched. Is output. The latch output is supplied to the up / down counter 31. As described above, by counting the latch output, it is possible to eliminate the influence of the rounded waveform of the output of the comparator 17.

【0028】この場合、アップダウンカウンタ31に対
しては、実際にはカウントクロック(RCK,GCK
CK)がインバータ32を介して供給されており、イン
バータ32の出力の立ち上がりでカウントを行なう。ア
ップダウンカウンタ31においては例えば8ビットのカ
ウント動作が行なわれ、そのカウント出力は抵抗r0
15によって成るD/A変換器によってアナログ電圧値
として出力される。なお、インバータ33及びスイッチ
回路34については後述する。
In this case, the count clock (R CK , G CK ,
B CK ) is supplied via the inverter 32, and counts at the rising edge of the output of the inverter 32. In the up-down counter 31 is performed counting of 8 bits, for example, the count output resistance r 0 ~
is output as an analog voltage value by the D / A converter composed by r 15. The inverter 33 and the switch circuit 34 will be described later.

【0029】このようにコンパレータ17の比較動作に
基づいてアップ/ダウンカウントされた数値をアナログ
化した電圧、即ちR,G,B各チャンネルについてD/
A変換器19R,19G,19Bの出力は、それぞれレ
ベルシフト回路12R,12G,12Bに対して制御電
圧として供給されることになる。つまり、各レベルシフ
ト回路12R,12G,12Bでは、それぞれR,G,
B信号の黒レベルがリファレンスパルスRPR ,RP
G ,RPB の高さと等しくなるように(つまり、前記図
18における電圧ΔV1 ’がΔV1 と等しくなるよう
に)コントロールされることによって、オートカットオ
フ調整が実現される。
As described above, a voltage obtained by converting the numerical value counted up / down based on the comparison operation of the comparator 17 into an analog signal, that is, D /
Outputs of the A converters 19R, 19G, and 19B are supplied as control voltages to the level shift circuits 12R, 12G, and 12B, respectively. That is, in each of the level shift circuits 12R, 12G, and 12B, R, G,
The black level of the B signal is equal to the reference pulses RP R , RP
G, to be equal to the height of the RP B by being (i.e., the voltage [Delta] V 1 'equal way the [Delta] V 1 in FIG. 18) control, automatic cutoff adjustment is achieved.

【0030】従って、アップダウンカウンタ31として
は、当初、各フィールドでアップカウント又はダウンカ
ウントを継続していくが、所定時点以後1フィールド毎
にアップカウントとダウンカウントを繰り返すように収
束していく。即ち、この時点でオートカットオフ調整動
作は安定していることになる。
Accordingly, the up / down counter 31 initially continues up counting or down counting in each field, but converges so as to repeat up counting and down counting every field after a predetermined time. That is, at this point, the automatic cutoff adjustment operation is stable.

【0031】このような本実施例において、一点鎖線で
囲った10内は1つのIC内で回路構成ができるため、
オートカットオフ調整動作を実現するために図16に示
した従来例のように外付けのサンプルホールドコンデン
サは不要となる。従って、本実施例ではICにおいて必
要なピン数の削減、素子の削減等が実現され、コスト
面、製造工程面等で効率化される。また、経時変化の影
響によって外付けのサンプルホールドコンデンサの動作
が正常に保たれなくなり、オートカットオフ調整動作が
不安定になることももちろんない。
In this embodiment, since a circuit can be configured in one IC in the area surrounded by the dashed line,
In order to realize the automatic cutoff adjustment operation, an external sample and hold capacitor as in the conventional example shown in FIG. 16 is not required. Therefore, in this embodiment, the number of pins required for the IC, the number of elements, and the like are reduced, and the cost, the manufacturing process, and the like are improved. In addition, the operation of the external sample-and-hold capacitor is not normally maintained due to the influence of aging, so that the auto cut-off adjustment operation does not become unstable.

【0032】(B)比較基準ヒステリシス電圧供給動作 ところで、オートカットオフ調整動作の安定時において
は、逆にいえば、このようなアップダウンカウンタ31
におけるアップカウントとダウンカウントが正確に繰り
返されられていなければならないが、このためにはコン
パレータ17の出力が1フィールド毎のR,G,B各リ
ファレンスパルスRPR ,RPG ,RPB (リファレン
スパルスによって検出されたカソード電流に対応するパ
ルス電圧)に対して、『L』『H』の出力を繰り返すこ
とが条件となる。
(B) Supply operation of comparison reference hysteresis voltage By the way, when the automatic cut-off adjustment operation is stable, the up-down counter 31 has the above-mentioned configuration.
Although up-count and down-count must be repeated exactly in, R output of each field For this purpose comparator 17, G, B each reference pulse RP R, RP G, RP B ( reference pulse The condition is that the output of “L” and “H” is repeated with respect to the pulse voltage corresponding to the cathode current detected by the above.

【0033】しかし、安定状態では1フィールド毎のパ
ルス電圧はかなり比較基準電圧と近い値となっており、
その差は十分には大きくない。このため例えばノイズの
影響等によりコンパレータ17における比較動作に誤り
が発生しやすいという恐れがある。この誤動作の発生の
確率はランダムであるため、誤動作によってホワイトバ
ランスが瞬間的に崩れ画面上に色のフリッカが見えてし
まう。
However, in a stable state, the pulse voltage for each field is substantially close to the comparison reference voltage.
The difference is not large enough. For this reason, there is a possibility that an error is likely to occur in the comparison operation of the comparator 17 due to the influence of noise, for example. Since the probability of occurrence of this malfunction is random, the white balance is instantaneously lost due to the malfunction, and color flicker is seen on the screen.

【0034】そこで、本実施例では、コンパレータ17
に供給される比較基準電圧(V1 +ΔV1 )を制御する
ヒステリシス電圧回路20R,20G,20B、及びス
イッチ回路21が設けられている。実際にはヒステリシ
ス電圧回路20R,20G,20B、及びスイッチ回路
21は図4における40、即ちオアゲート41、抵抗R
2 及び、前記した比較基準電圧の電源部(V1 +ΔV
1 )と抵抗R3 によって構成することができる。
Therefore, in this embodiment, the comparator 17
Are provided with a hysteresis voltage circuit 20R, 20G, 20B for controlling the comparison reference voltage (V 1 + ΔV 1 ) supplied to the switch, and a switch circuit 21. Actually, the hysteresis voltage circuits 20R, 20G, 20B and the switch circuit 21 are 40 in FIG.
2 and the power supply section (V 1 + ΔV
It can be constituted by 1) and the resistor R 3.

【0035】オアゲート41の前段のDフリップフロッ
プは、前記図3におけるDフリップフロップ30に相当
する。つまり、それぞれアップダウンカウンタ部18
R,18G,18BにおけるDフリップフロップ30を
示す。
The D flip-flop at the preceding stage of the OR gate 41 corresponds to the D flip-flop 30 in FIG. That is, each of the up / down counter units 18
The D flip-flop 30 in R, 18G, 18B is shown.

【0036】コンパレータ17はトランジスタP11,P
12の差動対により、トランジスタP11のベース側に供給
される比較基準電圧(V1 +ΔV1 )と、トランジスタ
12のベース側に供給されるパルス電圧を比較し、比較
出力がトランジスタQ13のコレクタから取り出されるよ
うになされているが、上述したように、各アップダウン
カウンタ部18R,18G,18BにおけるDフリップ
フロップ30に、この比較出力は供給され、リファレン
スパルス区間にのみ供給されるラッチクロックRCK,G
CK,BCKに基づいてラッチされる。このDフリップフロ
ップ30のラッチ出力(即ち5V出力又は0V出力)は
図3のとおりアップダウンカウンタ31に供給されると
ともに、図4に示すようにオアゲート41に供給され
る。そして、抵抗R2 ,R3 により、本来の比較基準電
圧(V1 +ΔV1 )と抵抗分割により加算されることに
なる。
The comparator 17 includes transistors P 11 and P 11
The comparison reference voltage (V 1 + ΔV 1 ) supplied to the base side of the transistor P 11 and the pulse voltage supplied to the base side of the transistor P 12 are compared by the 12 differential pairs, and the comparison output is the transistor Q 13 As described above, the comparison output is supplied to the D flip-flop 30 in each of the up / down counter units 18R, 18G, and 18B, and the latch is supplied only during the reference pulse section. Clock R CK , G
Latched based on CK and BCK . The latch output (ie, 5V output or 0V output) of the D flip-flop 30 is supplied to the up / down counter 31 as shown in FIG. 3 and also to the OR gate 41 as shown in FIG. Then, the original comparison reference voltage (V 1 + ΔV 1 ) is added by the resistance division by the resistances R 2 and R 3 .

【0037】これによって、図5(a)に点線で示すよ
うに、比較基準電圧は、Dフリップフロップ30のラッ
チ出力が『H』となった以降は比較的高い第1の電圧V
R1となり、Dフリップフロップ30のラッチ出力が
『L』となった以降は比較的低い第2の電圧VR2となる
ことになる。なお、図5(b)(c)(d)は、コンパ
レータ17に供給されるパルス電圧、ラッチクロック、
Dフリップフロップ出力を、それぞれ簡略化のためR,
G,Bのいづれかの1チャンネル分のみで示している。
従って実際には図5(a)の比較基準電圧も3チャンネ
ル分が合成された波形となる。
As a result, as shown by the dotted line in FIG. 5A, the comparative reference voltage is relatively high after the latch output of the D flip-flop 30 becomes "H".
R1 and the second output V R2 is relatively low after the latch output of the D flip-flop 30 becomes “L”. 5B, 5C, and 5D show the pulse voltage supplied to the comparator 17, the latch clock,
The output of the D flip-flop is R,
Only one channel of G or B is shown.
Therefore, the comparison reference voltage of FIG. 5A actually has a waveform in which three channels are combined.

【0038】比較基準電圧がこのように、つまり、コン
パレータ17が『L』を出力すべき時点tL には、比較
基準電圧はVR1となり、コンパレータ17が『H』を出
力すべき時点tH には、比較基準電圧はVR2となるよう
に,コンパレータ17の出力に基づいて上下することに
より、安定時、即ちパルス電圧と比較基準電圧の値が近
付いた状態で1フィールド毎に『H』『L』の比較結果
が出力されるべき状態において、比較動作はノイズ等の
影響を受けにくく安定したものとなる。
As described above, that is, at the time t L at which the comparator 17 should output “L”, the comparison reference voltage becomes VR1 , and the time t H at which the comparator 17 should output “H”. In the meantime , the comparison reference voltage rises and falls based on the output of the comparator 17 so that it becomes VR2. In a state where the comparison result of “L” is to be output, the comparison operation is less affected by noise and the like, and is stable.

【0039】(C)D/A変換出力に対する逆極性信号
の重畳動作 さて、本実施例においては、このようにオートカットオ
フループが安定した状態において、R,G,B各チャン
ネルい対応する各アップダウンカウンタ31の最小位ビ
ットが1フィールド毎に『L』『H』を繰り返すことに
なるが、これは、そのままでは安定時において最小位ビ
ットの変化分(つまり、D/A変換器19R,19G,
19Bの最小ビット分の電圧値の変化分)だけレベルシ
フト回路12R,12G,12Bにおいてレベルシフト
がなされてしまうことになる。従って、その分映像信号
の黒レベルが1フィールド毎に上下し、しかもこの状態
はR,G,B各チャンネルで同様であるため、画面上で
輝度フリッカとなって影響が現われる。
(C) Operation of superimposing the reverse polarity signal on the D / A conversion output In this embodiment, in the state where the auto cutoff loop is stable, each of the R, G, and B channels corresponds to The least significant bit of the up / down counter 31 repeats “L” and “H” for each field, but this is the change of the least significant bit when stable (that is, the D / A converters 19R, 19R, 19G,
The level shift is performed in the level shift circuits 12R, 12G, and 12B by an amount corresponding to the change in the voltage value of the minimum bit of 19B). Accordingly, the black level of the video signal rises and falls for each field, and this state is the same for each of the R, G, and B channels, so that an influence appears as a luminance flicker on the screen.

【0040】そこで、本実施例では映像信号区間におい
てのみ、D/A変換器19R,19G,19Bの出力
に、D/A変換器19R,19G,19Bの最小ビット
分の電圧値の変化分を逆極性で重畳することにより、輝
度フリッカの発生を防止している。これを再び図3を用
い、図6を参照して説明する。
Therefore, in this embodiment, only in the video signal section, the change of the voltage value of the minimum bit of the D / A converters 19R, 19G, 19B is applied to the outputs of the D / A converters 19R, 19G, 19B. The superposition with the opposite polarity prevents the occurrence of luminance flicker. This will be described again with reference to FIG. 3 and FIG.

【0041】上述のとおり、コンパレータ17の出力は
R,G,B各チャンネルにおいて、ラッチクロック(及
びインバータ32を介したカウントクロック)RCK,G
CK,BCKに基づいてDフリップフロップ30によってラ
ッチされ、アップダウンカウンタ31にカウントされる
が、その状態は図6(a)〜(c)の通りである。ここ
で、アップダウンカウンタ31の極性は『H』でアッ
プ、『L』でダウンとなっている。このアップダウンカ
ウンタ31の出力は抵抗r0 〜r15で構成されるD/A
変換器(19R,19G,19B)に送られるが、通
常、抵抗r0 はスイッチ回路34がアース端子に接続さ
れることにより接地されており、その状態ではD/A変
換器(19R,19G,19B)の出力(最小位ビット
相当)は図6(d)のようになる。そして、このD/A
変換器出力によってレベルシフト回路(12R,12
G,12B)におけるレベルシフト量が制御されるわけ
である。
As described above, the output of the comparator 17 is the latch clock (and the count clock via the inverter 32) R CK , G in each of the R, G, and B channels.
The data is latched by the D flip-flop 30 based on CK and BCK and counted by the up / down counter 31. The state is as shown in FIGS. Here, the polarity of the up / down counter 31 is "H" for up and "L" for down. Constituted D / A output resistance r 0 ~r 15 of the up-down counter 31
The resistance r 0 is sent to the converters (19R, 19G, 19B). Normally, the resistance r 0 is grounded by connecting the switch circuit 34 to the ground terminal. In this state, the D / A converters (19R, 19G, 19B) are connected. 19B) (corresponding to the least significant bit) is as shown in FIG. And this D / A
The level shift circuit (12R, 12R)
G, 12B) is controlled.

【0042】ここで、スイッチ回路34をインバータ3
3側の端子に接続し、図6(b)の信号をインバータ3
3に通して反転させた図6(e)の信号を抵抗r0 に供
給すると、D/A変換器(19R,19G,19B)の
出力は図6(f)のようになり、つまり、図6(d)に
おいて、映像信号区間でLレベルになっていた部分(斜
線部)が埋め合わされたような補正波形となる。即ち、
D/A変換器(19R,19G,19B)の出力におけ
る最小位ビットの変化分はキャンセルされる。これによ
って、映像信号区間において黒レベルは一定とされ、画
面上に輝度フリッカが発生することが防止される。
Here, the switch circuit 34 is connected to the inverter 3
3B, and connects the signal shown in FIG.
If Figure 6 is inverted through the 3 signals (e) supplying to the resistance r 0, the output of the D / A converter (19R, 19G, 19B) is as shown in FIG. 6 (f), the words, FIG. In 6 (d), the correction waveform is such that the portion (hatched portion) that has been at the L level in the video signal section has been compensated for. That is,
The change of the least significant bit in the output of the D / A converter (19R, 19G, 19B) is canceled. As a result, the black level is kept constant in the video signal section, and the occurrence of luminance flicker on the screen is prevented.

【0043】ただし、図6(g)に示されるリファレン
スパルス区間(=垂直帰線区間)においてこのような補
正を行なってしまってはオートカットオフ動作自体が行
なわれなくなってしまうため、このリファレンスパルス
区間のみは補正をかけない。つまり、スイッチ回路34
はリファレンスパルス区間は接地され、映像信号区間区
間はインバータ33を接続するように制御されることに
なる。これによって、実際のD/A変換器(19R,1
9G,19B)の出力は図6(h)のようになる。
However, if such a correction is made in the reference pulse section (= vertical retrace section) shown in FIG. 6 (g), the auto cut-off operation itself will not be performed. No correction is applied only to the section. That is, the switch circuit 34
Is controlled so that the reference pulse section is grounded and the video signal section is connected to the inverter 33. Thereby, the actual D / A converter (19R, 1
9G and 19B) are as shown in FIG.

【0044】もちろん、接地していた抵抗r0 に、イン
バータ33の出力を加えて上記補正を行なうようにして
も、レベルシフト制御電圧としての1ビットの精度は影
響を受けない。図7に補正動作を行なわない場合のD/
A変換器出力(LSB相当)を点線で示し、補正動作を
実行したときのD/A変換器出力(LSB相当)を実線
で示したとおりである。
Of course, even if the above-described correction is performed by adding the output of the inverter 33 to the grounded resistor r 0 , the precision of one bit as the level shift control voltage is not affected. FIG. 7 shows D / when no correction operation is performed.
The output of the A converter (equivalent to LSB) is indicated by a dotted line, and the output of the D / A converter (equivalent to LSB) when the correction operation is executed is indicated by a solid line.

【0045】(D)オートカットオフループ外での色温
度調整動作 ところで、図1において示される22は色温度の調整の
ために設けられたスイッチ回路を示しており、色温度調
整は各レベルシフト回路12R,12G,12Bが色温
度調整電圧V3 をコントロールし、映像信号のDCシフ
ト量を変えることによって行なう。ただし、上述してき
たオートカットオフのループをコントロールするための
リファレンスパルス区間で色温度調整電圧V3 をコント
ロールすると、リファレンスパルスRPR ,RPG ,R
B の高さも変化してしまい、オートカットオフ調整動
作が正常に働かなくなる。従って、リファレンスパルス
区間ではスイッチ回路22が固定電圧V4 を選択するよ
うに制御されるものである。
(D) Color Temperature Adjustment Operation Outside the Auto Cut-Off Loop Reference numeral 22 shown in FIG. 1 indicates a switch circuit provided for adjusting the color temperature. circuit 12R, 12G, 12B are controlled color temperature adjustment voltage V 3, carried out by changing the DC shift amount of the video signal. However, when controlling the color temperature adjustment voltage V 3 at the reference pulse section to control the loop of the automatic cutoff that has been described above, the reference pulse RP R, RP G, R
The height of the P B also will vary, automatic cutoff adjustment operation can not function properly. Thus, a reference pulse interval and is controlled to switch circuit 22 selects the fixed voltage V 4.

【0046】以下、この各レベルシフト回路12R,1
2G,12Bにおいて実行される色温度調整について述
べる。オートカットオフ調整動作により、R,G,Bの
発光ポイントがある程度一致されたとしても、白色の微
妙な見え方をこのCRTで均一にするため、色温度調整
が必要になる。
Hereinafter, each level shift circuit 12R, 1
The color temperature adjustment performed in 2G and 12B will be described. Even if the light emission points of R, G, and B are matched to some extent by the automatic cutoff adjustment operation, it is necessary to adjust the color temperature to make the subtle white appearance uniform on the CRT.

【0047】このため、図16に示した従来のオートカ
ットオフ調整方式においては、各チャンネルのコンパレ
ータ8R,8G,8Bの比較基準電圧を細かく設定する
ことで色温度調整を行なっていた。即ち図16の回路の
場合、ΔV1 の値をコントロールして比較基準電圧を変
えると、カットオフ調整ループにより、カソード電流
(RIK,GIK,BIK)を検出したパルス電圧の高さが変
化し、これに伴い、R,G,B各チャンネルのリファレ
ンスパルスRPR ,RPG ,RPB の高さが変化する。
そして、映像信号の黒レベルはリファレンスパルスRP
R ,RPG ,RPB を基準に調整されるものであるた
め、比較基準電圧の設定により色温度の調整が可能とな
る。色温度調整のための比較基準電圧の制御は、例えば
図示しないシステムコントロール部からバスを介して供
給される制御信号により実行される。
For this reason, in the conventional auto cut-off adjustment method shown in FIG. 16, the color temperature is adjusted by setting the comparison reference voltages of the comparators 8R, 8G, 8B of each channel finely. That is, in the case of the circuit of FIG. 16, when the value of ΔV 1 is controlled to change the comparison reference voltage, the cut-off adjustment loop increases the pulse voltage at which the cathode current (R IK , G IK , B IK ) is detected. changes, As a result, R, G, reference pulses RP R and B each channel, RP G, the height of the RP B changes.
The black level of the video signal is equal to the reference pulse RP
R, since they are to be adjusted in RP G, based on the RP B, it is possible to adjust the color temperature by setting the comparison reference voltage. The control of the comparison reference voltage for adjusting the color temperature is executed by, for example, a control signal supplied from a system control unit (not shown) via a bus.

【0048】ところが本実施例の場合、このようにカッ
トオフ調整ループ内で色温度調整を実行するのは好適で
はない。なぜなら、本実施例はD/A変換器(19R,
19G,19B)の出力によりリファレンスパルスRP
R ,RPG ,RPB の高さを制御しているが、D/A変
換器(19R,19G,19B)のビット分解能と色温
度調整のためのバスコントロール信号の分解能は、一致
するとは限らないためである。
However, in the case of the present embodiment, it is not preferable to perform the color temperature adjustment in the cutoff adjustment loop as described above. This is because the present embodiment uses a D / A converter (19R,
19G, 19B), the reference pulse RP
R, RP G, but by controlling the height of the RP B, necessarily a D / A converter (19R, 19G, 19B) the resolution of the bus control signals for bit resolution and color temperature adjustment, consistent Because there is no.

【0049】例えば図8に示す、CRTのカソード電流
とRGB出力(=CRTのドライブアンプ入力)の関係
において、オートカットオフ調整動作に必要なカソード
電流のダイナミックレンジを区間Aとする。ここで、D
/A変換器(19R,19G,19B)のビット分解能
は実線によるΔV1B、色温度調整のためバスコントロー
ル信号の分解能を点線によるΔV2Bとすると、バスコン
トロール信号によって色温度調整を指示しても、実際に
は映像信号の黒レベルの調整はD/A変換器(19R,
19G,19B)のビット分解能に依存するため、色温
度調整については不感帯が生じ、精度が粗くなることに
なる。
For example, in the relationship between the cathode current of the CRT and the RGB output (= drive amplifier input of the CRT) shown in FIG. 8, the dynamic range of the cathode current required for the auto cutoff adjustment operation is defined as section A. Where D
Assuming that the bit resolution of the / A converters (19R, 19G, 19B) is ΔV 1B indicated by a solid line, and the resolution of the bus control signal for adjusting the color temperature is ΔV 2B indicated by a dotted line, the color temperature adjustment is instructed by the bus control signal. Actually, the adjustment of the black level of the video signal is performed by a D / A converter (19R,
19G, 19B), a dead zone is generated in the color temperature adjustment, and the accuracy is reduced.

【0050】そこで本実施例では、色温度調整はオート
カットオフ調整ループ外において、レベルシフト回路1
2R,12G,12Bで色温度調整電圧V3 を用いて、
コントロールするようにしている。本実施例における各
レベルシフト回路12R,12G,12Bは例えば図9
のように構成されている。
Therefore, in this embodiment, the color temperature adjustment is performed outside the automatic cutoff adjustment loop by the level shift circuit 1.
2R, 12G, using the color temperature adjustment voltage V 3 at 12B,
I try to control it. Each of the level shift circuits 12R, 12G, and 12B in this embodiment is, for example, as shown in FIG.
It is configured as follows.

【0051】この回路において映像信号(R信号,G信
号,B信号)はトランジスタQ21のベースに入力され
る。そして映像信号出力はトランジスタQ21のエミッタ
からR20,R21を経て得られる。ここで、オートカット
オフ調整のための制御電圧、即ちD/A変換器(19
R,19G,19B)の出力はトランジスタQ25のベー
スに入力され、電流I2 に変換される。トランジスタQ
23,Q24はカレントミラー回路を構成しているため、電
流I2 が抵抗R20及びR21を流れることになる。
The video signal in the circuit (R signal, G signal, B signal) is input to the base of the transistor Q 21. The video signal output is obtained from the emitter of the transistor Q 21 through R 20, R 21. Here, a control voltage for automatic cutoff adjustment, that is, a D / A converter (19)
R, 19G, output 19B) is input to the base of the transistor Q 25, is converted into a current I 2. Transistor Q
Since 23 and Q 24 constitute a current mirror circuit, the current I 2 flows through the resistors R 20 and R 21 .

【0052】一方、色温度調整電圧V3 又は固定電圧V
4 による電流I1 は抵抗R20を流れる。この抵抗R20
21は映像信号のDCレベルをシフトさせる機能を有す
ることになり、DCシフト量は抵抗R20,R21に流れる
電流によって決まる。
On the other hand, the color temperature adjustment voltage V 3 or the fixed voltage V
4 current I 1 due to the flow through the resistor R 20. This resistor R 20 ,
R 21 will have a function of shifting the DC level of the video signal, DC shift is determined by the current flowing through the resistor R 20, R 21.

【0053】ここで、トランジスタQ22はベース接地の
アンプとされ、エミッタの電位は約0.4 Vになってい
る。従って、色温度調整電圧V3 、抵抗R22,R23の値
により、電流I1 の値が決まる。この場合、抵抗R22
23の値は固定であるため、色温度調整電圧V3 の値に
より、電流I1 の値がコントロールされる。抵抗R22
30kΩ、抵抗R23を2kΩとしたときに、色温度調整
電圧V3 を1.5 〜3.5 Vまで変化させたときの電流I1
の変化を図10に示す。このように抵抗R20を流れる電
流I1 の値を変化させることにより色温度調整が可能に
なる。そして、この電流I1 の調整、即ち色温度調整電
圧V3 の調整はD/A変換器(19R,19G,19
B)のビット分解能に依存するものではないため、色温
度調整精度がD/A変換器を用いたことによって限定さ
れるものではなく、あくまでバスコントロールの精度に
よって調整精度を所望の通りに設定できる。
[0053] In this case, the transistor Q 22 is an amplifier of the base ground, and the emitter of the potential has become about 0.4 V. Therefore, color temperature adjustment voltage V 3, the values of the resistors R 22, R 23, determines the value of the current I 1. In this case, the resistors R 22 ,
Since the value of R 23 is fixed, the value of the color temperature adjustment voltage V 3, the value of the current I 1 is controlled. The resistor R 22 30 k.OMEGA, a resistor R 23 is taken as 2 k.OMEGA, current I 1 when the color temperature adjustment voltage V 3 was varied from 1.5 to 3.5 V
Are shown in FIG. Allowing the color temperature adjustment by changing the value of the current I 1 flowing through this resistor R 20. Then, the adjustment of the current I 1, i.e., adjustment of the color temperature adjustment voltage V 3 is D / A converter (19R, 19G, 19
Since it does not depend on the bit resolution of B), the color temperature adjustment accuracy is not limited by using the D / A converter, and the adjustment accuracy can be set as desired by the accuracy of the bus control. .

【0054】なお、実際のDCレベルのシフト量、つま
り、レベルシフト回路(12R,12G,12B)とし
てのレベルシフト量は、抵抗R20,R21に流れる電流I
2 の値にも依存することになる。つまり、トランジスタ
21から入力された映像信号は、 {(I1 +I2 )×R20+I2 ×R21} の電圧効果分レベルシフトされて出力される。
Note that the actual DC level shift amount, that is, the level shift amount as the level shift circuit (12R, 12G, 12B) is determined by the current I flowing through the resistors R 20 and R 21.
It will also depend on the value of 2 . That is, the video signal inputted from the transistor Q 21 is output a voltage effective amount level shifts of {(I 1 + I 2) × R 20 + I 2 × R 21}.

【0055】このように本実施例におけるレベルシフト
回路(12R,12G,12B)では、オートカットオ
フ調整ループによって決定される電流I2 と、色温度調
整電圧V3 によって決定される電流I1 によって相互に
独立したレベルシフト制御系が構成されているが、前述
したように、リファレンスパルス区間はスイッチ回路2
2が固定電圧V4 を選択しているため、色温度調整動作
がオートカットオフ調整動作の妨げとなることはない。
As described above, in the level shift circuit (12R, 12G, 12B) in the present embodiment, the current I 2 determined by the auto cutoff adjustment loop and the current I 1 determined by the color temperature adjustment voltage V 3 . Although the level shift control systems independent of each other are configured, as described above, the reference pulse section
Since 2 selects the fixed voltage V 4, is not the color temperature adjustment operation is an obstacle to automatic cutoff adjustment operation.

【0056】(E)カウンタパルス制御によるカットオ
フ調整の高速安定化動作 ところで、上記実施例の場合、リファレンスパルスRP
R ,RPG ,RPB は1フィールドにつき1回付加され
ており、リファレンスパルスによって検出されたカソー
ド電流に対応するパルス電圧も1フィールドに1回得ら
れてコンパレータ17に入力される。そして比較出力
は、各アップダウンカウント部18R,18G,18B
において1フィールドにつき1回のカウント動作に供さ
れることになる。このため、カットオフ調整のためのレ
ベルシフト動作は1フィールドにつきD/A変換器出力
の最小ビット相当の幅で制御されている。
(E) High-speed stabilization operation of cut-off adjustment by counter pulse control By the way, in the case of the above embodiment, the reference pulse RP
R, RP G, RP B are added once per field, the pulse voltages corresponding to cathode current detected by the reference pulse is also obtained once per field are input to the comparator 17. The comparison output is output from each of the up / down counting units 18R, 18G, 18B.
, One count operation is performed per field. For this reason, the level shift operation for cutoff adjustment is controlled with a width corresponding to the minimum bit of the output of the D / A converter per field.

【0057】一方、実際のCRTでは電源オンの後、ヒ
ーターが暖まり電子銃によるビーム放射が安定するまで
にはある程度時間がかかるが、この間は特にリファレン
スパルスRPR ,RPG ,RPB に基づいて検出される
カソード電流に相当するパルス電圧も、コンパレータ1
7に供給される比較基準電圧(V1 +ΔV1 )とかなり
電圧差があることが多い。
Meanwhile, after the actual CRT in the power-on, the up heater beam radiation is stabilized by an electron gun warms it takes some time, during which in particular based reference pulse RP R, RP G, the RP B The pulse voltage corresponding to the detected cathode current is also determined by the comparator 1
7 often has a considerable voltage difference from the comparison reference voltage (V 1 + ΔV 1 ).

【0058】ここで、1フィールドにつきリファレンス
パルスRPR ,RPG ,RPB のレベルシフト量が最小
ビット相当の制御がなされているだけでは、安定状態
(つまりアップダウンカウンタ31が1フィールド毎に
アップカウント/ダウンカウントを繰り返すようになる
状態)に到達するまでにかなり時間がかかることにな
る。
Here, if the level shift amounts of the reference pulses RP R , RP G , RP B per field are controlled only by the minimum bit, the stable state (ie, the up / down counter 31 is incremented every field) It takes a considerable time to reach the state where the count / down count is repeated).

【0059】通常のテレビジョン受像機では、電源オン
の後、多少の時間(数秒程度)は映像を表示しないよう
にブランキングをかけているが、オートカットオフ調整
動作が安定状態に達する前に映像ブランキングを解除し
てしまうと異常な映像が表示されてしまうため、少なく
とも安定状態に達するまでは映像ブランキングを継続し
ている。つまり電源オン直後はカソード電流が流れてい
ないため、D/A出力による制御信号は、電流量を多く
するように機能しレベルシフト回路において映像信号出
力の直流成分が上がっていくようににシフトされる。
In a normal television receiver, blanking is performed so as not to display an image for a certain period of time (about several seconds) after the power is turned on, but before the automatic cutoff adjustment operation reaches a stable state. If the image blanking is canceled, an abnormal image will be displayed. Therefore, the image blanking is continued at least until a stable state is reached. That is, since the cathode current does not flow immediately after the power is turned on, the control signal by the D / A output functions to increase the amount of current and is shifted by the level shift circuit so that the DC component of the video signal output increases. You.

【0060】そして、しばらくしてCRTがあたたま
り、カソード電流が得られるようになると、リファレン
スパルス、及び映像信号出力の直流成分は低くなってい
き、ある時点で安定する。この安定状態に達することに
よって初めて正常な画像表示がなされるためである。こ
のため、オートカットオフ調整動作で安定状態に達する
までの時間が長引くことは必然的になかなか映像が現わ
れないことになり非常に好ましくない。
Then, when the CRT warms up after a while and the cathode current is obtained, the DC components of the reference pulse and the video signal output become lower and become stable at a certain point. This is because normal image display is performed only when the stable state is reached. For this reason, prolonging the time required to reach the stable state in the automatic cutoff adjustment operation is inevitably difficult to display an image, which is very undesirable.

【0061】このため上記実施例を採用する場合、CR
Tが安定状態に達するまでは1フィールドにつきアップ
ダウンカウンタ31が複数回のカウント動作を行なうよ
うし、オートカットオフ調整動作が速やかに安定状態に
到達できるようににすることが望ましい。
For this reason, when the above embodiment is adopted, CR
Until T reaches a stable state, it is desirable that the up / down counter 31 performs a plurality of count operations for one field so that the automatic cutoff adjustment operation can quickly reach a stable state.

【0062】そこで、アップダウンカウント部18R,
18G,18Bに供給されるカウントクロックRCK,G
CK,BCKの発生部を、図11のように構成する。また図
11における各部の入出力波形を図12に示す。図11
において51,52,53はDフリップフロップ、5
4、55はナンドゲート、56はスイッチ回路であり、
入力端子57には1水平周期に1回のパルス信号H
BL(例えば水平同期信号、又は水平同期信号から生成さ
れた同周波数の信号)が入力され、また入力端子58に
は信号HBLの4倍の周波数の信号FH4が入力されてい
る(図12(a)(b)参照)。
Therefore, the up / down counting section 18R,
Count clocks R CK , G supplied to 18G, 18B
The CK and BCK generators are configured as shown in FIG. FIG. 12 shows input / output waveforms of each part in FIG. FIG.
, 51, 52, 53 are D flip-flops, 5
4 and 55 are NAND gates, 56 is a switch circuit,
A pulse signal H is input to the input terminal 57 once per horizontal cycle.
BL (e.g. horizontal sync signal or the horizontal signal of the same frequency generated from the sync signal) is input, and the input terminal 58 a signal H 4 times the signal FH 4 frequency BL are input (FIG. 12 (See (a) and (b)).

【0063】信号HBLはインバータ59を介してDフリ
ップフロップのリセット入力端子に供給され(図12
(c))、また信号FH4 はDフリップフロップ51,
52,53のラッチクロックとして供され、同時にナン
ドゲート54に入力される。また、Dフリップフロップ
51のQ出力(図12(d))はDフリップフロップ5
2及びナンドゲート54に供給され、またDフリップフ
ロップ52のQ出力(図12(e))はDフリップフロ
ップ53及びナンドゲート55に入力される。さらにD
フリップフロップ53のxQ出力(図12(g))はナ
ンドゲート55に入力される。
Signal HBLIs D free via inverter 59.
Supplied to the flip-flop reset input terminal (FIG.
(C)) and the signal FHFour Is the D flip-flop 51,
52 and 53 are provided as latch clocks,
Input to the gate 54. D flip-flop
51 Q output (FIG.(D)) is a D flip-flop 5
2 and a NAND gate 54, and a D flip-flop.
Q output of rop 52 (FIG.(E)) is D flip flow
And input to the NAND gate 53 and the NAND gate 55. And D
XQ output of flip-flop 53 (FIG.(G))
Input to the gate 55.

【0064】従って、ナンドゲート54からは図12
(h)のように1水平期間に3つのパルスを有するクロ
ックが出力され、一方、ナンドゲート55からは図12
(i)のように1水平期間に1つのパルスを有するクロ
ックが出力される。このナンドゲート54,55の出力
はスイッチ回路56で選択されて、さらに、各チャンネ
ルのリファレンスパルスに対応したタイミング処理がな
されて、各アップダウンカウント部18R,18G,1
8Bにカウントクロック(RCK,GCK,BCK)として供
給される。
Therefore, from the NAND gate 54FIG.
As shown in (h), a clock having three pulses in one horizontal period.
Output from the NAND gate 55.FIG.
A clock having one pulse in one horizontal period as shown in (i).
Output. Output of these NAND gates 54 and 55
Is selected by the switch circuit 56, and further, each channel is selected.
Timing processing corresponding to the reference pulse
Then, each of the up / down counting units 18R, 18G, 1
8B has a count clock (RCK, GCK, BCK)
Be paid.

【0065】従って各チャンネルにおいて、アップダウ
ンカウント部(18R,18G,18B)に入力される
図13(a)のようなコンパレータ17の比較出力に対
して、ナンドゲート55の出力が選択されている場合
は、図13(b)のようなカウントクロックが供給され
て1フィールドにつき1回のカウント動作がなされ、ナ
ンドゲート54の出力が選択されている場合は、図13
(c)のようなカウントクロックが供給されて1フィー
ルドにつき3回のカウント動作が実行される。つまり、
CRTが安定状態に達していない時点においては、図1
3(c)のカウントクロックを用いることにより、オー
トカットオフ調整動作の安定状態に到達するまでの時間
を早めることができる。
Therefore, in each channel, when the output of the NAND gate 55 is selected with respect to the comparison output of the comparator 17 as shown in FIG. 13A input to the up / down counting units (18R, 18G, 18B). In the case where the count clock as shown in FIG. 13B is supplied and the count operation is performed once per field and the output of the NAND gate 54 is selected,
The count clock as shown in (c) is supplied, and the count operation is performed three times per one field. That is,
At the time when the CRT has not reached a stable state, FIG.
By using the count clock of 3 (c), the time until the automatic cutoff adjustment operation reaches a stable state can be shortened.

【0066】図14(a)〜(c)は、アップダウンカ
ウンタ31が電源オン直後の不安定期間において1フィ
ールドに3回カウント動作を行ない、また安定期間に達
した後は1フィールドに1回のカウント動作を行なうよ
うにした際の、リファレンスパルス、カウントクロッ
ク、及びD/A変換器(19R,19G,19B)の出
力を1チャンネル分のみで示している。このようにカウ
ントクロックを制御することで迅速な安定化が実現さ
れ、電源オン直後の映像ブランキング時間も短縮化する
ことができる。なお、不安定時には水平期間に3回のカ
ウントパルスを得るようにしたが、2回目、又は4回以
上のカウントパルスを生成するようにしても良い。
FIGS. 14A to 14C show that the up / down counter 31 counts three times in one field during the unstable period immediately after the power is turned on, and once in the field after the stable period is reached. , The reference pulse, the count clock, and the outputs of the D / A converters (19R, 19G, 19B) for only one channel are shown. By controlling the count clock in this way, rapid stabilization is realized, and the video blanking time immediately after power-on can be shortened. Although three count pulses are obtained during the horizontal period when the frequency is unstable, a second count or four or more count pulses may be generated.

【0067】ところでこの場合、スイッチ回路56の切
換タイミングを得るために、CRTの動作が安定状態に
達したか否かを識別する手段が必要である。このため、
図11においてカウンタ部60は入力端子61に供給さ
れる垂直ブランキングパルスを電源オン時から所定数カ
ウントし、カウントアップ情報をアンドゲート62に出
力する。また、カソード電流(RIK,GIK,BIK)の有
無を検出する検出部63R,63G,63Bが設けら
れ、R,G,B各チャンネルの全てについてカソード電
流が検出されたという情報がアンドゲート64を介して
出力される。
In this case, in order to obtain the switching timing of the switch circuit 56, means for identifying whether or not the operation of the CRT has reached a stable state is required. For this reason,
In FIG. 11, a counter section 60 counts a predetermined number of vertical blanking pulses supplied to an input terminal 61 from the time of power-on, and outputs count-up information to an AND gate 62. Further, detecting units 63R, 63G, 63B for detecting the presence or absence of the cathode current (R IK , G IK , B IK ) are provided, and information indicating that the cathode current has been detected for all the R, G, B channels is provided. Output via the gate 64.

【0068】カソード電流の検出は、例えば図1、図3
に示したアップダウンカウント部(18R,18G,1
8B)におけるアップダウンカウンタ31のカウント値
が、電源オン直後の所定の時点でに『0』リセットされ
た状態から、リファレンスパルスに基づくカソード電流
によるパルス電圧の供給に伴うカウント動作で、例えば
『3』まで、カウントアップされたことによって検出す
ることができる。
The detection of the cathode current is performed, for example, by referring to FIGS.
The up / down counting section (18R, 18G, 1
From the state where the count value of the up / down counter 31 in 8B) is reset to “0” at a predetermined point in time immediately after the power is turned on, the count operation accompanying the supply of the pulse voltage by the cathode current based on the reference pulse, for example, “3” ] Can be detected by counting up.

【0069】アンドゲート62からは、少なくとも電源
オンから所定時間を経て、かつ、カソード電流が検出さ
れた状態を示す情報が出力され、この出力によってカウ
ンタ65のカウントが開始される。そしてカウンタ65
が所定時間(例えば0.8 〜1秒)をカウントした時点
で、CRTは安定動作に入ったと判断し、そのカウント
アップ信号により、当初ナンドゲート54側に接続され
ていたスイッチ回路56をナンドゲート55側に切り換
える。
The AND gate 62 outputs information indicating that the cathode current has been detected at least a predetermined time after the power is turned on, and the output of the counter 65 starts counting. And the counter 65
Counts a predetermined time (for example, 0.8 to 1 second), it is determined that the CRT has entered a stable operation, and the switch circuit 56 initially connected to the NAND gate 54 is switched to the NAND gate 55 by the count-up signal. .

【0070】この場合、CRT動作の安定化の識別は、
カソード電流の検出(つまりCRTが温まったこと)
と、その検出後の待機時間の2段階で判断していること
になるが、このようにすることにより、例えば一旦電源
オフした後すぐに電源オンとした場合など、CRTが既
に温まっている状態(カソード電流検出信号が比較的早
く得られる場合)では、不要な待機時間をなくし、CR
Tの安定状態到達の判断を素早く行なうことができる。
もちろん逆に気温が低くCRTがなかなか温まらない場
合なども、カソード電流の検出を条件に入れていること
により、十分な待機時間を得ることができる。
In this case, the stabilization of the CRT operation is identified by
Cathode current detection (that is, the CRT warms up)
In this case, the CRT is already warmed, for example, when the power is once turned off and then immediately turned on, for example. In the case where the cathode current detection signal is obtained relatively quickly, unnecessary standby time is eliminated and CR
It is possible to quickly determine whether T has reached a stable state.
Of course, conversely, even when the temperature is low and the CRT does not easily warm up, a sufficient standby time can be obtained by taking the detection of the cathode current into consideration.

【0071】なお、本発明は以上説明してきた実施例に
限定されるものではなく、発明の要旨の範囲内で各種変
更可能である。
The present invention is not limited to the embodiments described above, but can be variously modified within the scope of the invention.

【0072】[0072]

【発明の効果】以上説明したように本発明の映像表示装
置は、映像信号の1フィールド毎に所定箇所にリファレ
ンスパルスを付加し、このリファレンスパルスによって
得られるカソード電流をパルス電圧に変換し、パルス電
圧を所定の基準電圧と比較する比較手段の出力によって
CRTのカットオフ特性の制御情報を得る際に、比較手
段の出力をアップダウンカウント手段でカウントした後
D/A変換し、このD/A変換出力電圧によって映像信
号の直流成分をコントロールするレベルシフト手段とを
有することによってカットオフ特性の制御を行なうよう
にしたため、オートカットオフ調整ループをIC内で構
成でき、外付け部品としてのサンプルホールドコンデン
サを不要とすることができる。これによって、部品点数
の削減、ICに必要な接続ピン数の削減が可能となり、
コスト面、製造工程面で効率化が実現されるという効果
がある。また、経時変化の影響により、オートカットオ
フ調整動作が不安定になることもないという利点も生じ
る。
As described above, the video display apparatus of the present invention adds a reference pulse to a predetermined portion for each field of a video signal, converts the cathode current obtained by the reference pulse into a pulse voltage, When obtaining the control information of the cut-off characteristic of the CRT based on the output of the comparing means for comparing the voltage with a predetermined reference voltage, the output of the comparing means is counted by the up / down counting means and then D / A converted. Since the cutoff characteristic is controlled by having a level shift means for controlling the DC component of the video signal by the converted output voltage, an auto cutoff adjustment loop can be configured in the IC, and the sample hold as an external component A capacitor can be eliminated. This makes it possible to reduce the number of components and the number of connection pins required for the IC,
This has the effect of increasing efficiency in terms of cost and manufacturing process. Also, there is an advantage that the automatic cutoff adjustment operation does not become unstable due to the influence of aging.

【0073】さらに、アップダウンカウント手段が所定
期間、例えば電源オン直後の不安定期間において1フィ
ールドに複数回カウント動作を行なうようにカウントク
ロックを制御することにより、カットオフ調整ループの
迅速な収束が実現されるという効果があり、これによっ
て電源オン直後の映像ブランキング時間も短縮化できる
という利点も得られる。
Further, the up / down counting means controls the count clock so that the count operation is performed a plurality of times in one field during a predetermined period, for example, during an unstable period immediately after the power is turned on. This has the advantage that the image blanking time immediately after power-on can be shortened.

【0074】また、CRTの安定動作の判別は、カソー
ド電流の検出と、その検出後の待機時間の2段階で判断
していることにより、CRTの状態や周辺気温等の条件
に応じて最も適切な判別ができるという効果もある。
The stable operation of the CRT is determined in two stages, namely, the detection of the cathode current and the standby time after the detection, so that it is most appropriate according to the condition of the CRT and the conditions such as the ambient temperature. There is also an effect that a good judgment can be made.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の映像表示装置の一実施例の要部のブロ
ック図である。
FIG. 1 is a block diagram of a main part of an embodiment of a video display device according to the present invention.

【図2】実施例のリファレンスパルスに基づくカウント
動作の説明図である。
FIG. 2 is an explanatory diagram of a counting operation based on a reference pulse according to the embodiment.

【図3】実施例のアップダウンカウント部及びD/A変
換器の構成図である。
FIG. 3 is a configuration diagram of an up / down counting unit and a D / A converter according to the embodiment.

【図4】実施例の比較基準ヒステリシス電圧の発生部の
説明のための回路図である。
FIG. 4 is a circuit diagram for explaining a generation unit of a comparison reference hysteresis voltage according to the embodiment.

【図5】実施例の比較基準ヒステリシス電圧の説明ため
の波形図である。
FIG. 5 is a waveform chart for explaining a comparison reference hysteresis voltage of the example.

【図6】実施例のD/A変換器の出力に対する補正動作
の説明のための波形図である。
FIG. 6 is a waveform chart for explaining a correction operation for the output of the D / A converter according to the embodiment.

【図7】実施例のD/A変換器の出力の説明図である。FIG. 7 is an explanatory diagram of an output of the D / A converter according to the embodiment.

【図8】実施例の色温度調整の制御信号のビット精度の
説明図である。
FIG. 8 is an explanatory diagram of bit accuracy of a control signal for color temperature adjustment according to the embodiment.

【図9】実施例のレベルシフト回路の回路図である。FIG. 9 is a circuit diagram of a level shift circuit according to an embodiment.

【図10】実施例の色温度調整電圧による調整動作の説
明図である。
FIG. 10 is an explanatory diagram of an adjustment operation using a color temperature adjustment voltage according to the embodiment.

【図11】実施例のカウントクロック生成部のブロック
図である。
FIG. 11 is a block diagram of a count clock generator of the embodiment.

【図12】実施例のカウントクロック生成動作の説明の
ための波形図である。
FIG. 12 is a waveform chart for explaining a count clock generation operation of the embodiment.

【図13】実施例のカウントクロックによるカウント動
作の説明図である。
FIG. 13 is an explanatory diagram of a count operation using a count clock according to the embodiment.

【図14】実施例のカウントクロックに基づくD/A変
換器出力の説明図である。
FIG. 14 is an explanatory diagram of a D / A converter output based on a count clock according to the embodiment.

【図15】R,G,B各チャンネルのカットオフ特性の
説明図である。
FIG. 15 is an explanatory diagram of cutoff characteristics of R, G, and B channels.

【図16】従来の映像表示装置のオートカットオフ調整
部のブロック図である。
FIG. 16 is a block diagram of an automatic cutoff adjusting unit of a conventional video display device.

【図17】リファレンスパルスの説明図である。FIG. 17 is an explanatory diagram of a reference pulse.

【図18】リファレンスパルスに基づくカソード電流に
よって得られるパルス電圧の説明図である。
FIG. 18 is an explanatory diagram of a pulse voltage obtained by a cathode current based on a reference pulse.

【符号の説明】[Explanation of symbols]

10 IC 11R,11G,11B スイッチ回路 12R,12G,12B レベルシフト回路 13R,13G,13B ドライブ回路 14 CRT 17 コンパレータ 18R,18G,18B アップダウンカウント部 19R,19G,19B D/A変換器 20R,20G,20B ヒステリシス電圧発生部 22 スイッチ回路 30 Dフリップフロップ 31 アップダウンカウンタ 51,52,53 Dフリップフロップ 60,62 カウンタ 62R,62G,62B 検出部 Reference Signs List 10 IC 11R, 11G, 11B Switch circuit 12R, 12G, 12B Level shift circuit 13R, 13G, 13B Drive circuit 14 CRT 17 Comparator 18R, 18G, 18B Up / down count section 19R, 19G, 19B D / A converter 20R, 20G , 20B hysteresis voltage generator 22 switch circuit 30 D flip-flop 31 up-down counter 51, 52, 53 D flip-flop 60, 62 counter 62R, 62G, 62B detector

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04N 9/44 - 9/78 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H04N 9/44-9/78

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 復調した三原色信号の各々に対し1フィ
ールド毎に、互いに異なる所定箇所にリファレンスパル
スを付加するスイッチ手段と、 前記スイッチ手段の出力の直流レべルを設定するレべル
シフト手段と、 前記レべルシフト手段の出力により駆動されるカソード
電流を検出するカソード電流検出手段と、 前記カソード電流検出手段の出力を所定の比較電圧と比
較する比較手段と、 設定された所定期間においては、1フィールド間に複数
単位供給されるカウントパルスに基づいて、前記比較手
段の出力に対するカウント動作が実行される アップダウ
ン手段と、 を備え、前記 アップダウン手段の出力に基づいて前記レべルシフ
ト手段を制御するように構成され、CRTのカットオフ
特性の制御情報を得るようになされていることを特徴と
する映像表示装置。
1. A switch means for adding a reference pulse to a predetermined place different from each other for each demodulated three primary color signals for each field, and a level for setting a DC level of an output of the switch means.
Shift means and a cathode driven by the output of the level shift means
A cathode current detecting means for detecting a current; and comparing an output of the cathode current detecting means with a predetermined comparison voltage.
A comparing means for comparing a plurality of fields in one field during a predetermined period.
Based on the count pulse supplied as a unit, the comparison
Includes an up-down means for counting for the output stage is executed, and on the basis of the output of the up-down means leveled Rushifu
Is configured to control the door means, CRT cut-off
An image display device, wherein characteristic control information is obtained .
【請求項2】 前記アップダウンカウント手段に対し
て、電源オン状態からCRTにおける映像表示動作が安
定する時点までは、1フィールド間に複数単位供給され
るカウントパルスに基づいて、前記比較手段の出力に対
するカウント動作が実行されるとともに、 前記CRTにおける映像表示動作の安定時点は、全ての
カソード電流の検出と、当該カソード電流検出時点から
開始される所定の計数値までのカウント動作によって判
別されるようにしたことを特徴とする請求項1に記載の
映像表示装置。
2. An output of the comparing means based on count pulses supplied to a plurality of units during one field from a power-on state to a point in time when a video display operation on a CRT is stabilized. with the count operation is executed for a stable time point of the image display operation in the CRT is determined and the detection of the cathode current of the whole hand, by the count operation up to a predetermined count value is started from the cathode current detecting time The image display device according to claim 1, wherein:
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