JP3229837U

JP3229837U - Carrier for electroless plating of semiconductor wafers

Info

Publication number: JP3229837U
Application number: JP2020004271U
Authority: JP
Inventors: 誠落谷; 文彰井口; 正二郎本多; 清川　肇; 肇清川
Original assignee: Kiyokawa Plating Industries Co Ltd
Current assignee: Kiyokawa Plating Industries Co Ltd
Priority date: 2020-10-02
Filing date: 2020-10-02
Publication date: 2020-12-17
Anticipated expiration: 2030-10-02

Abstract

【課題】ウェハ基板および鍔部を有する半導体用ウェハを鉛直方向に配置した状態で当該半導体用ウェハに無電解めっきを施すときに当該半導体用ウェハの鍔部の湾曲および屈曲を防止することができる半導体用ウェハの無電解めっき用キャリアを提供する。【解決手段】ウェハ基板および鍔部を有する半導体用ウェハに無電解めっきを施す際に用いられる無電解めっき用キャリア１であって、キャリア１の内部に半導体用ウェハを収容するための収容部２を有し、収容部２の下部に半導体用ウェハを保持するためのウェハ保持材３が設けられ、ウェハ保持材３に半導体用ウェハの下端部を収容するためのウェハ収容溝５が形成され、ウェハ収容溝５の内部に鍔部が収容されるがウェハ基板の下端部が収容されない大きさおよび形状を有する鍔部収容溝が形成されている。【選択図】図１PROBLEM TO BE SOLVED: To prevent bending and bending of a flange portion of a semiconductor wafer when electroless plating is performed on the semiconductor wafer in a state where a wafer substrate and a semiconductor wafer having a flange portion are arranged in a vertical direction. Provided are carriers for electroless plating of semiconductor wafers. SOLUTION: This is a carrier 1 for electroless plating used when electroless plating is performed on a wafer for semiconductor having a wafer substrate and a flange portion, and an accommodating portion 2 for accommodating a wafer for semiconductor inside the carrier 1. A wafer holding material 3 for holding a wafer for semiconductor is provided in the lower part of the accommodating portion 2, and a wafer accommodating groove 5 for accommodating the lower end portion of the wafer for semiconductor is formed in the wafer holding material 3. A flange accommodating groove having a size and shape that accommodates the flange portion but does not accommodate the lower end portion of the wafer substrate is formed inside the wafer accommodating groove 5. [Selection diagram] Fig. 1

Description

本考案は、半導体用ウェハの無電解めっき用キャリアに関する。さらに詳しくは、本考案は、例えば、半導体チップなどを搭載するために用いられる半導体用ウェハの無電解めっき用キャリアに関する。 The present invention relates to a carrier for electroless plating of a semiconductor wafer. More specifically, the present invention relates to, for example, a carrier for electroless plating of a semiconductor wafer used for mounting a semiconductor chip or the like.

近年、シリコンウェハに無電解めっきを施したときに当該シリコンウェハの端部でめっき皮膜が形成されることを防止することができる無電解めっき用シリコンウェハとして、図５に示されるようにウェハ基板１１のデバイス面１１ａの外周面にウェハ基板１１の端部から突出して鍔部１２ａを形成するデバイス面用樹脂フィルム１２が設けられ、ウェハ基板１１の底面に当該底面全体を覆うとともにウェハ基板１１の端部から突出して鍔部１３ａを形成する底面用樹脂フィルム１３が設けられ、デバイス面用樹脂フィルム１２の鍔部１２ａと底面用樹脂フィルム１３の鍔部１３ａとが一体化されている無電解めっき用シリコンウェハが用いられている（例えば、特許文献１参照）。 In recent years, as a silicon wafer for electroless plating capable of preventing the formation of a plating film at the end of the silicon wafer when electroless plating is applied to the silicon wafer, a wafer substrate is shown in FIG. A resin film 12 for a device surface is provided on the outer peripheral surface of the device surface 11a of 11 so as to project from the end portion of the wafer substrate 11 to form a flange portion 12a, and the bottom surface of the wafer substrate 11 covers the entire bottom surface of the wafer substrate 11. An electroless plating in which a bottom resin film 13 projecting from an end to form a flange 13a is provided, and the flange 12a of the device surface resin film 12 and the flange 13a of the bottom resin film 13 are integrated. Silicon wafers are used (see, for example, Patent Document 1).

前記無電解めっき用シリコンウェハに無電解めっきを施す際にウェハ基板１１を水平方向に配置した場合、ウェハ基板１１のデバイス面１１ａに無電解めっきを施したとき、形成されるめっき層の厚さが不均一となることがある。そこで、シリコンウェハを鉛直方向に配列させてウェハ基板１１のデバイス面１１ａに無電解めっきを施すことが考えられている。 When the wafer substrate 11 is arranged in the horizontal direction when electroless plating is performed on the silicon wafer for electroless plating, the thickness of the plating layer formed when the device surface 11a of the wafer substrate 11 is electroless plated. May be non-uniform. Therefore, it is considered to arrange silicon wafers in the vertical direction and perform electroless plating on the device surface 11a of the wafer substrate 11.

しかし、近時のウェハ基板１１の大口径化に伴い、ウェハ基板１１を鉛直方向に配列させたとき、ウェハ基板１１の自重によって鍔部１２ａ，１３ａが湾曲したり、屈曲したりするため、ウェハ基板１１に無電解めっきを施した後の乾燥工程でデバイス面用樹脂フィルム１２を乾燥させた際に湾曲または屈曲した部分にめっき液が残存したり、ウェハ基板１１が破損したりすることがあるのみならず、当該湾曲または屈曲した部分を元の形状に復元させるための後加工を必要とすることから、半導体ウェハの生産効率の低下を招くことがある。 However, due to the recent increase in the diameter of the wafer substrate 11, when the wafer substrates 11 are arranged in the vertical direction, the flange portions 12a and 13a are curved or bent due to the weight of the wafer substrate 11, so that the wafer When the resin film 12 for the device surface is dried in the drying step after electroless plating the substrate 11, the plating solution may remain on the curved or bent portion, or the wafer substrate 11 may be damaged. Not only that, post-processing is required to restore the curved or bent portion to the original shape, which may lead to a decrease in the production efficiency of the semiconductor wafer.

実用新案登録第３１８７５７３号公報Utility Model Registration No. 3187573

本考案は、前記従来技術に鑑みてなされたものであり、ウェハ基板および鍔部を有する半導体用ウェハを鉛直方向に配置した状態で当該半導体用ウェハに無電解めっきを施すときに当該半導体用ウェハの鍔部の湾曲および屈曲を防止することができる半導体用ウェハの無電解めっき用キャリアを提供することを課題とする。 The present invention has been made in view of the above-mentioned prior art, and is a semiconductor wafer when electroless plating is performed on the semiconductor wafer in a state where a wafer substrate and a semiconductor wafer having a flange are arranged in the vertical direction. It is an object of the present invention to provide a carrier for electroless plating of a semiconductor wafer capable of preventing bending and bending of a flange portion of the semiconductor.

本考案は、
（１）ウェハ基板および鍔部を有する半導体用ウェハに無電解めっきを施す際に用いられる無電解めっき用キャリアであって、前記キャリアの内部に半導体用ウェハを収容するための収容部を有し、当該収容部の下部に半導体用ウェハを保持するためのウェハ保持材が設けられ、当該ウェハ保持材に半導体用ウェハの下端部を収容するためのウェハ収容溝が形成され、当該ウェハ収容溝の内部に前記鍔部が収容されるが前記ウェハ基板の下端部が収容されない大きさおよび形状を有する鍔部収容溝が形成されていることを特徴とする半導体用ウェハの無電解めっき用キャリア、および
（２）複数本の鍔部収容溝が形成されているウェハ収容溝が並列に配設されている前記（１）に記載の半導体用ウェハの無電解めっき用キャリア
に関する。 The present invention
(1) A carrier for electroless plating used when electrolessly plating a wafer for semiconductors having a wafer substrate and a flange portion, and having an accommodating portion for accommodating the wafer for semiconductors inside the carrier. A wafer holding material for holding a wafer for semiconductor is provided in the lower part of the accommodating portion, and a wafer accommodating groove for accommodating the lower end portion of the wafer for semiconductor is formed in the wafer holding material. A carrier for electroless plating of a semiconductor wafer, characterized in that a flange accommodating groove having a size and shape is formed in which the flange is accommodated but the lower end of the wafer substrate is not accommodated, and (2) The carrier for electroless plating of a semiconductor wafer according to (1) above, wherein the wafer accommodating grooves in which a plurality of flange accommodating grooves are formed are arranged in parallel.

なお、本考案において、無電解めっき用キャリアに設けられているウェハ保持材に形成されているウェハ収容溝の内部に半導体用ウェハの鍔部が収容されるとは、半導体用ウェハの鍔部が湾曲および屈曲しない程度でウェハ収容溝の底面と接触するか、または当該半導体用ウェハの鍔部がウェハ収容溝の底面と接触しないでウェハ収容溝の内部に収まることを意味する。 In the present invention, the fact that the flange of the semiconductor wafer is accommodated inside the wafer accommodating groove formed in the wafer holding material provided in the carrier for electroless plating means that the flange of the semiconductor wafer is accommodated. It means that it contacts the bottom surface of the wafer accommodating groove to the extent that it does not bend or bend, or that the flange of the semiconductor wafer fits inside the wafer accommodating groove without contacting the bottom surface of the wafer accommodating groove.

本考案の半導体用ウェハの無電解めっき用キャリアによれば、ウェハ基板および鍔部を有する半導体用ウェハを鉛直方向に配置した状態で当該半導体用ウェハに無電解めっきを施すときに当該半導体用ウェハの鍔部の湾曲および屈曲を防止することができるという優れた効果が奏される。 According to the carrier for electroless plating of a semiconductor wafer of the present invention, the semiconductor wafer is subjected to electroless plating when the semiconductor wafer having a wafer substrate and a flange is arranged in the vertical direction. The excellent effect of being able to prevent bending and bending of the flange portion of the wafer is achieved.

本考案の半導体用ウェハの無電解めっき用キャリアの一実施態様を示す概略斜視図である。It is a schematic perspective view which shows one Embodiment of the electroless plating carrier of the semiconductor wafer of this invention. 図１に示される本考案の半導体用ウェハの無電解めっき用キャリアの矢印Ａ方向において、ウェハ保持材に形成されているウェハ収容溝の一実施態様を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing an embodiment of a wafer accommodating groove formed in a wafer holding material in the direction of arrow A of the electroless plating carrier of the semiconductor wafer of the present invention shown in FIG. 図１に示される本考案の半導体用ウェハの無電解めっき用キャリアの矢印Ａ方向において、ウェハ保持材に形成されているウェハ収容溝の他の一実施態様を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing another embodiment of the wafer accommodating groove formed in the wafer holding material in the direction of arrow A of the electroless plating carrier of the semiconductor wafer of the present invention shown in FIG. 図１に示される本考案の半導体用ウェハの無電解めっき用キャリアの矢印Ａ方向において、ウェハ保持材に形成されているウェハ収容溝の他の一実施態様を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing another embodiment of the wafer accommodating groove formed in the wafer holding material in the direction of arrow A of the electroless plating carrier of the semiconductor wafer of the present invention shown in FIG. 従来の無電解めっき用シリコンウェハを側面から見たときの当該無電解めっき用シリコンウェハの中心部における概略縦断面図である。It is a schematic vertical sectional view in the central part of the silicon wafer for electroless plating when the conventional silicon wafer for electroless plating is seen from the side.

以下に本考案の半導体用ウェハの無電解めっき用キャリアを図面に基づいて詳細に説明するが、本考案は、当該図面に記載の実施態様のみに限定されるものではなく、本考案の半導体用ウェハの無電解めっき用キャリアの範囲内であれば、他の実施態様を有するものであってもよい。 The carrier for electroless plating of the semiconductor wafer of the present invention will be described in detail below with reference to the drawings, but the present invention is not limited to the embodiments described in the drawings, and the present invention is not limited to the embodiments described in the drawings. Other embodiments may be used as long as they are within the range of the electroless plating carrier of the wafer.

図１は、本考案の半導体用ウェハの無電解めっき用キャリア１の一実施態様を示す概略斜視図である。 FIG. 1 is a schematic perspective view showing an embodiment of the electroless plating carrier 1 of the semiconductor wafer of the present invention.

本考案の半導体用ウェハの無電解めっき用キャリア１は、ウェハ基板および鍔部を有する半導体用ウェハに無電解めっきを施す際に用いられる。 The carrier 1 for electroless plating of a semiconductor wafer of the present invention is used when electroless plating a wafer substrate and a semiconductor wafer having a flange portion.

無電解めっき用キャリア１は、例えば、ポリテトラフルオロエチレン、四フッ化エチレン−パーフルオロアルコキシエチレンコポリマー、エチレン−テトラフルオロエチレンコポリマー、ポリフッ化ビニリデンなどのフッ素樹脂、ポリフタルアミド、ポリフェニレンサルファイド、ポリエーテルエーテルケトンなどのエンジニアリングプラスチック、ポリプロピレン、ＡＢＳ樹脂などの汎用樹脂、ステンレス鋼、鉄、真鍮、アルミニウムなどの金属材の表面に塩化ビニル樹脂、ポリエチレン、ポリプロピレン、フッ素樹脂などの樹脂を被覆した材料などが挙げられるが、本考案は、かかる例示のみに限定されるものではない。 The carrier 1 for electroless plating is, for example, a fluororesin such as polytetrafluoroethylene, tetrafluoroethylene-perfluoroalkoxyethylene copolymer, ethylene-tetrafluoroethylene copolymer, polyvinylidene fluoride, polyphthalamide, polyphenylene sulfide, or polyether. Engineering plastics such as ether ketone, general-purpose resins such as polypropylene and ABS resin, and materials such as stainless steel, iron, brass, aluminum and other metal materials coated with vinyl chloride resin, polyethylene, polypropylene, fluororesin and other resins, etc. Although mentioned, the present invention is not limited to such an example.

無電解めっき用キャリア１の内部には半導体用ウェハ（図示せず）を収容するための収容部２が設けられている。無電解めっき用キャリア１の収容部２の下部には、半導体用ウェハを保持するためのウェハ保持材３が設けられている。図１に示される無電解めっき用キャリア１では、ウェハ保持材３は、無電解めっき用キャリア１に設けられている側面板４に取り付けられている。 An accommodating portion 2 for accommodating a semiconductor wafer (not shown) is provided inside the electroless plating carrier 1. A wafer holding material 3 for holding a semiconductor wafer is provided below the accommodating portion 2 of the electroless plating carrier 1. In the electroless plating carrier 1 shown in FIG. 1, the wafer holding material 3 is attached to a side plate 4 provided on the electroless plating carrier 1.

ウェハ保持材３には、半導体用ウェハの下端部を収容するためのウェハ収容溝５が形成されている。ウェハ収容溝５の下部には、後述する図２〜４に示されるように、半導体用ウェハの鍔部が収容されるが半導体用ウェハのウェハ基板の下端部が収容されない大きさおよび形状を有する鍔部収容溝６が形成されている。 The wafer holding material 3 is formed with a wafer accommodating groove 5 for accommodating the lower end portion of the semiconductor wafer. As shown in FIGS. 2 to 4 described later, the lower portion of the wafer accommodating groove 5 has a size and shape in which the flange portion of the semiconductor wafer is accommodated but the lower end portion of the wafer substrate of the semiconductor wafer is not accommodated. A flange accommodating groove 6 is formed.

なお、無電解めっき用キャリア１の底面部には、無電解めっき液を無電解めっき用キャリア１の内部に送入し、無電解めっき用キャリア１から排出させるためのめっき液の送排出口２ａが設けられていてもよい。 At the bottom surface of the electroless plating carrier 1, the electroless plating solution is fed into the electroless plating carrier 1 and discharged from the electroless plating carrier 1. May be provided.

図１に示される無電解めっき用キャリア１では、１０本のウェハ収容溝５が並列に配設されている。ウェハ収容溝５の数は、１本であってもよく、複数本であってもよく、本考案は、ウェハ収容溝５の数によって限定されるものではない。ウェハ収容溝５の数は、半導体用ウェハに効率よく無電解めっきを施す観点から、複数本であることが好ましい。この場合、半導体用ウェハを収容するための収容部２の内部空間を有効活用する観点から、ウェハ収容溝５が並列に配設されていることが好ましい。ここで、前記並列は、半導体用ウェハが並行となるように並んでいることおよび半導体用ウェハ同士が並行ではなく、ある程度の角度で並んでいることの双方を意味する。本考案においては、半導体用ウェハが並行となるように並んでいることが半導体用ウェハを収容するための収容部２の内部空間を有効活用する観点から好ましい。 In the electroless plating carrier 1 shown in FIG. 1, ten wafer accommodating grooves 5 are arranged in parallel. The number of wafer accommodating grooves 5 may be one or a plurality, and the present invention is not limited by the number of wafer accommodating grooves 5. The number of wafer accommodating grooves 5 is preferably a plurality from the viewpoint of efficiently performing electroless plating on the semiconductor wafer. In this case, it is preferable that the wafer accommodating grooves 5 are arranged in parallel from the viewpoint of effectively utilizing the internal space of the accommodating portion 2 for accommodating the semiconductor wafer. Here, the parallel means both that the semiconductor wafers are arranged so as to be parallel to each other and that the semiconductor wafers are not parallel to each other but are arranged at a certain angle. In the present invention, it is preferable that the semiconductor wafers are arranged in parallel from the viewpoint of effectively utilizing the internal space of the accommodating portion 2 for accommodating the semiconductor wafers.

図２〜４は、それぞれ、図１に示される本考案の半導体用ウェハの無電解めっき用キャリアの矢印Ａ方向において、ウェハ保持材３に形成されているウェハ収容溝５の一実施態様を示す概略断面図である。 2 to 4 show one embodiment of the wafer accommodating groove 5 formed in the wafer holding material 3 in the direction of arrow A of the electroless plating carrier of the semiconductor wafer of the present invention shown in FIG. 1, respectively. It is a schematic sectional view.

図２（Ａ）、図３（Ａ）および図４（Ａ）は、それぞれ、本考案の無電解めっき用キャリア１のウェハ保持材３に形成されているウェハ収容溝５および鍔部収容溝６の一実施態様を示す概略断面図である。図２（Ｂ）、図３（Ｂ）および図４（Ｂ）は、それぞれ、図２（Ａ）、図３（Ａ）および図４（Ａ）において、半導体用ウェハ１０のデバイス面１１ａの外周面にウェハ基板１１の端部から突出している鍔部１２ａおよび半導体用ウェハ１０の底面全体を覆うとともにウェハ基板１１の裏面に形成されている底面用樹脂フィルム１３の端部から突出している鍔部１３ａがウェハ収容溝５内の鍔部収容溝６に収容されているときの一実施態様を示す概略断面図である。 2 (A), 3 (A), and 4 (A) show a wafer accommodating groove 5 and a flange accommodating groove 6 formed in the wafer holding material 3 of the electroless plating carrier 1 of the present invention, respectively. It is a schematic cross-sectional view which shows one Embodiment. 2 (B), 3 (B), and 4 (B) show the outer periphery of the device surface 11a of the semiconductor wafer 10 in FIGS. 2 (A), 3 (A), and 4 (A), respectively. The flange portion 12a projecting from the end portion of the wafer substrate 11 and the flange portion projecting from the end portion of the bottom surface resin film 13 formed on the back surface of the wafer substrate 11 while covering the entire bottom surface of the semiconductor wafer 10 on the surface. It is a schematic cross-sectional view which shows one Embodiment when 13a is accommodated in the flange accommodating groove 6 in the wafer accommodating groove 5.

本考案の無電解めっき用キャリア１においては、図２〜４に示されるように、無電解めっき用キャリア１の収容部２の下部に設けられているウェハ保持材３に半導体用ウェハ１０を保持するためのウェハ収容溝５が形成されている。 In the electroless plating carrier 1 of the present invention, as shown in FIGS. 2 to 4, the semiconductor wafer 10 is held by the wafer holding material 3 provided under the accommodating portion 2 of the electroless plating carrier 1. A wafer accommodating groove 5 for the purpose is formed.

ウェハ収容溝５の開口部と半導体用ウェハ１０との間隙は、ウェハ収容溝５の側壁と半導体用ウェハ１０との摺擦を防止し、半導体用ウェハ１０を保持する観点から、０．１〜２ｍｍ程度であることが好ましく、０．５〜２ｍｍ程度であることが好ましい。 The gap between the opening of the wafer accommodating groove 5 and the semiconductor wafer 10 is 0.1 to 0 from the viewpoint of preventing rubbing between the side wall of the wafer accommodating groove 5 and the semiconductor wafer 10 and holding the semiconductor wafer 10. It is preferably about 2 mm, and preferably about 0.5 to 2 mm.

ウェハ収容溝５の下部には、半導体用ウェハ１０の鍔部１２ａ，１３ａが収容されるが、ウェハ基板１１の下端部が収容されない大きさおよび形状を有する鍔部収容溝６が形成されている。 A flange housing groove 6 having a size and shape that accommodates the flange portions 12a and 13a of the semiconductor wafer 10 but does not accommodate the lower end portion of the wafer substrate 11 is formed in the lower portion of the wafer accommodating groove 5. ..

図２および図３に示されるウェハ収容溝５では、半導体用ウェハ１０は、ウェハ収容溝５内の底面５ａと当接することから、鍔部収容溝６に進入しない。これに対して、図４に示されるウェハ収容溝５では、半導体用ウェハ１０は、ウェハ収容溝５の内面５ｂと接触することから、鍔部収容溝６に進入しない。 In the wafer accommodating groove 5 shown in FIGS. 2 and 3, the semiconductor wafer 10 abuts on the bottom surface 5a in the wafer accommodating groove 5 and therefore does not enter the flange accommodating groove 6. On the other hand, in the wafer accommodating groove 5 shown in FIG. 4, since the semiconductor wafer 10 comes into contact with the inner surface 5b of the wafer accommodating groove 5, it does not enter the flange accommodating groove 6.

したがって、半導体用ウェハ１０の鍔部１２ａ，１３ａは、鍔部収容溝６に収容されるが、ウェハ基板１１の端部は、鍔部収容溝６に収容されないことから、鍔部１２ａ，１３ａが湾曲したり、屈曲したりすることを防止することができる。 Therefore, the flange portions 12a and 13a of the semiconductor wafer 10 are accommodated in the flange portion accommodating groove 6, but the end portion of the wafer substrate 11 is not accommodated in the flange portion accommodating groove 6, so that the flange portions 12a and 13a are accommodated. It is possible to prevent bending or bending.

鍔部収容溝６と鍔部１２ａ，１３ａとの間隙は、鍔部収容溝６の側壁と鍔部１２ａ，１３ａとの摺擦を防止し、鍔部１２ａ，１３ａを保持する観点から、０．１〜２ｍｍ程度であることが好ましく、０．５〜２ｍｍ程度であることがより好ましい。鍔部収容溝６内に挿入される鍔部１２ａ，１３ａの端部（図示せず）と鍔部収容溝６の底面６ａとの間隙は、鍔部１２ａ，１３ａの湾曲および屈曲を防止する観点から、０μｍ以上、好ましくは５０μｍ以上である。鍔部１２ａ，１３ａの端部と鍔部収容溝６の底面６ａとの間隙の上限値には特に限定がないが、鍔部収容溝６内で鍔部１２ａ，１３ａを十分に保持する観点から、鍔部収容溝６内に挿入される鍔部１２ａ，１３ａの長さが１ｍｍ以上となるように調整することが好ましい。 . It is preferably about 1 to 2 mm, and more preferably about 0.5 to 2 mm. The gap between the ends (not shown) of the collar portions 12a and 13a inserted into the flange portion accommodating groove 6 and the bottom surface 6a of the flange portion accommodating groove 6 is a viewpoint of preventing bending and bending of the collar portions 12a and 13a. Therefore, it is 0 μm or more, preferably 50 μm or more. The upper limit of the gap between the ends of the collar portions 12a and 13a and the bottom surface 6a of the collar portion accommodating groove 6 is not particularly limited, but from the viewpoint of sufficiently holding the collar portions 12a and 13a in the flange portion accommodating groove 6. It is preferable to adjust the lengths of the collar portions 12a and 13a inserted into the flange portion accommodating groove 6 so as to be 1 mm or more.

ウェハ収容溝５の深さは、半導体用ウェハ１０が有する鍔部１２ａ，１３ａの長さによって異なるので一概には決定することができないことから、鍔部１２ａ，１３ａが湾曲したり、屈曲したりしない範囲内で適宜調整することが好ましい。ウェハ収容溝５の深さは、特に限定されないが、通常、１〜５ｍｍ程度である。 Since the depth of the wafer accommodating groove 5 varies depending on the lengths of the flange portions 12a and 13a of the semiconductor wafer 10, it cannot be unconditionally determined. Therefore, the flange portions 12a and 13a may be curved or bent. It is preferable to make appropriate adjustments within the range that does not occur. The depth of the wafer accommodating groove 5 is not particularly limited, but is usually about 1 to 5 mm.

図２に示されるウェハ収容溝５においては、ウェハ収容溝５の略中央部に鍔部収容溝６が形成されている。図２に示されるように、半導体用ウェハ１０の鍔部１２ａ，１３ａは、鍔部収容溝６に進入するが、半導体用ウェハ１０のウェハ基板１１の下端部は、ウェハ収容溝５内の底面５ａによって鍔部収容溝６への進入が阻止されるので、半導体用ウェハ１０の鍔部１２ａ，１３ａが鍔部収容溝６の底面６ａに突き当たって湾曲したり、屈曲したりすることが防止される。 In the wafer accommodating groove 5 shown in FIG. 2, a flange accommodating groove 6 is formed in a substantially central portion of the wafer accommodating groove 5. As shown in FIG. 2, the flange portions 12a and 13a of the semiconductor wafer 10 enter the flange accommodating groove 6, but the lower end portion of the wafer substrate 11 of the semiconductor wafer 10 is the bottom surface in the wafer accommodating groove 5. Since the 5a prevents the semiconductor wafer 10 from entering the flange accommodating groove 6, it is possible to prevent the flanges 12a and 13a of the semiconductor wafer 10 from abutting against the bottom surface 6a of the flange accommodating groove 6 and bending or bending. To.

図２示されるウェハ収容溝５では、半導体用ウェハ１０のウェハ基板１１のデバイス面用樹脂フィルム１２側および底面用樹脂フィルム１３側の双方の下端部がウェハ収容溝５内の底面５ａと当接するように構成されている。 In the wafer accommodating groove 5 shown in FIG. 2, both lower ends of the wafer substrate 11 of the semiconductor wafer 10 on the device surface resin film 12 side and the bottom surface resin film 13 side come into contact with the bottom surface 5a in the wafer accommodating groove 5. It is configured as follows.

これに対して、図３に示されるウェハ収容溝５においては、図２に示されるウェハ収容溝５と相違して、半導体用ウェハ１０のウェハ基板１１のデバイス面用樹脂フィルム１２側の下端部がウェハ収容溝５内の底面５ａと当接するように構成されている。図３に示されるウェハ収容溝５は、図２に示されるウェハ収容溝５と同様に、半導体用ウェハ１０のウェハ基板１１の下端部がウェハ収容溝５内の底面５ａによって鍔部収容溝６への進入が阻止されるので、半導体用ウェハ１０の鍔部１２ａ，１３ａが鍔部収容溝６の底面６ａに突き当たって湾曲したり、屈曲したりすることが防止される。 On the other hand, in the wafer accommodating groove 5 shown in FIG. 3, unlike the wafer accommodating groove 5 shown in FIG. 2, the lower end portion of the wafer substrate 11 of the semiconductor wafer 10 on the device surface resin film 12 side. Is configured to come into contact with the bottom surface 5a in the wafer accommodating groove 5. Similar to the wafer accommodating groove 5 shown in FIG. 2, the wafer accommodating groove 5 shown in FIG. 3 has a flange accommodating groove 6 having a lower end portion of the wafer substrate 11 of the semiconductor wafer 10 formed by a bottom surface 5a in the wafer accommodating groove 5. Since the entry into the wafer 10 is prevented, the flange portions 12a and 13a of the semiconductor wafer 10 are prevented from abutting against the bottom surface 6a of the flange portion accommodating groove 6 and being curved or bent.

図４に示されるウェハ収容溝５においては、図２および図３に示されるウェハ収容溝５と相違して、ウェハ収容溝５の内部には底面５ａが設けられておらず、その代わりに下方向に向かってウェハ収容溝５の開口部の径が小さくなるテーパ状の内面５ｂが設けられ、その下部に鍔部収容溝６が形成されている。したがって、図４に示されるように、半導体用ウェハ１０のウェハ基板１１の下端部は、鍔部収容溝６の内部への進入がテーパ状の内面５ｂによって阻止されるので、半導体用ウェハ１０の鍔部１２ａ，１３ａが鍔部収容溝６の底面６ａに突き当たって湾曲したり、屈曲したりすることが防止される。 In the wafer accommodating groove 5 shown in FIG. 4, unlike the wafer accommodating groove 5 shown in FIGS. 2 and 3, the bottom surface 5a is not provided inside the wafer accommodating groove 5, and instead, the lower surface 5a is provided. A tapered inner surface 5b is provided in which the diameter of the opening of the wafer accommodating groove 5 decreases in the direction, and a flange accommodating groove 6 is formed below the tapered inner surface 5b. Therefore, as shown in FIG. 4, the lower end portion of the wafer substrate 11 of the semiconductor wafer 10 is blocked from entering the inside of the flange portion accommodating groove 6 by the tapered inner surface 5b, so that the semiconductor wafer 10 It is prevented that the flange portions 12a and 13a abut on the bottom surface 6a of the flange portion accommodating groove 6 and are curved or bent.

なお、本考案で用いられる半導体用ウェハ１０は、ウェハ基板１１および鍔部１２ａ，１３ａを有する。ウェハ基板１１のデバイス面１１ａの外周面にウェハ基板１１の端部から突出して鍔部１２ａを形成するデバイス面用樹脂フィルム１２が設けられ、ウェハ基板１１の底面に当該底面全体を覆うとともにウェハ基板１１の端部から突出して鍔部１３ａを形成する底面用樹脂フィルム１３が設けられている。鍔部１２ａと鍔部１３ａとは、例えば、粘着剤、接着剤、加熱溶融などの手段により、一体化されている。 The semiconductor wafer 10 used in the present invention has a wafer substrate 11 and flanges 12a and 13a. A resin film 12 for a device surface is provided on the outer peripheral surface of the device surface 11a of the wafer substrate 11 so as to project from the end portion of the wafer substrate 11 to form a flange portion 12a, and the bottom surface of the wafer substrate 11 covers the entire bottom surface and the wafer substrate. A resin film 13 for the bottom surface is provided, which protrudes from the end portion of 11 to form the collar portion 13a. The collar portion 12a and the collar portion 13a are integrated by means such as an adhesive, an adhesive, and heat melting.

鍔部１２ａと鍔部１３ａとの全体の厚さは、特に限定されないが、好ましくは２０〜４００μｍ、より好ましくは５０〜３００μｍである。鍔部１２ａ，１３ａの長さは、半導体用ウェハ１０の変形を防止し、取り扱い性を向上させる観点から、１〜２０ｍｍ程度であることが好ましい。 The total thickness of the collar portion 12a and the collar portion 13a is not particularly limited, but is preferably 20 to 400 μm, and more preferably 50 to 300 μm. The lengths of the flange portions 12a and 13a are preferably about 1 to 20 mm from the viewpoint of preventing deformation of the semiconductor wafer 10 and improving handleability.

半導体用ウェハ１０の大きさは、配線用基板の用途などによって異なるので一概には決定することができないことから、当該配線用基板の用途などに応じて適宜決定することが好ましい。半導体用ウェハ１０の形状は、特に限定されないが、通常、円形ないし楕円形である。 Since the size of the semiconductor wafer 10 varies depending on the use of the wiring board and the like, it cannot be unconditionally determined. Therefore, it is preferable to appropriately determine the size according to the use of the wiring board and the like. The shape of the semiconductor wafer 10 is not particularly limited, but is usually circular or elliptical.

ウェハ基板１１の材質としては、例えば、シリコン、炭化ケイ素、窒化ガリウム、酸化ガリウムなどが挙げられるが、本発明は、かかる例示のみに限定されるものではない。ウェハ基板１１の厚さは、配線用基板の用途などによって異なるので一概には決定することができないことから、当該配線用基板の用途などに応じて適宜決定することが好ましいが、通常、３０〜８００μｍ程度である。 Examples of the material of the wafer substrate 11 include silicon, silicon carbide, gallium nitride, gallium oxide, and the like, but the present invention is not limited to these examples. Since the thickness of the wafer substrate 11 varies depending on the use of the wiring board and the like and cannot be unconditionally determined, it is preferable to appropriately determine the thickness according to the use of the wiring board and the like, but usually 30 to 30 to It is about 800 μm.

デバイス面用樹脂フィルム１２および底面用樹脂フィルム１３としては、例えば、ポリエチレンテレフタレート、ポリブチレンテレフタレートなどのポリエステル；ポリエチレン、ポリプロピレンなどのポリオレフィン；ナイロン１、ナイロン１２、ナイロン６、ナイロン６６などのポリアミド；ポリメチルメタクリレートなどのアクリル樹脂；塩化ビニル樹脂、塩化ビニリデン樹脂などの樹脂からなる樹脂フィルム、ポリウレタンエラストマーなどのエラストマーからなるフィルム、天然ゴム、スチレン−ブタジエンゴムなどの合成ゴムなどからなるゴムシートなどが挙げられるが、本考案は、かかる例示のみに限定されるものではない。デバイス面用樹脂フィルム１２および底面用樹脂フィルム１３の厚さは、特に限定されないが、通常、それぞれ、１０〜２００μｍ程度であることが好ましい。 Examples of the device surface resin film 12 and the bottom surface resin film 13 include polyesters such as polyethylene terephthalate and polybutylene terephthalate; polyolefins such as polyethylene and polypropylene; polyamides such as nylon 1, nylon 12, nylon 6, and nylon 66; poly. Acrylic resins such as methyl methacrylate; resin films made of resins such as vinyl chloride resin and vinylidene chloride resin, films made of elastomers such as polyurethane elastomers, rubber sheets made of natural rubber, synthetic rubbers such as styrene-butadiene rubber, etc. However, the present invention is not limited to such an example. The thickness of the device surface resin film 12 and the bottom surface resin film 13 is not particularly limited, but is usually preferably about 10 to 200 μm, respectively.

以上説明したように、本考案の半導体用ウェハの無電解めっき用キャリアによれば、ウェハ基板および鍔部を有する半導体用ウェハに無電解めっきを施すときに半導体用ウェハを鉛直方向に配置した際に当該鍔部が湾曲したり、屈曲したりすることを防止することができる。 As described above, according to the carrier for electroless plating of the semiconductor wafer of the present invention, when the semiconductor wafer is arranged in the vertical direction when electroless plating is performed on the wafer substrate and the semiconductor wafer having the flange portion. It is possible to prevent the flange portion from being curved or bent.

したがって、本考案の半導体用ウェハの無電解めっき用キャリアを用いることにより、半導体用ウェハが有する鍔部が湾曲したり、屈曲したりすることを防止することができることから、従来のように鍔部が湾曲または屈曲した箇所でめっき液が残存したり、半導体用ウェハが破損したりすることを回避し、さらに湾曲または屈曲した鍔部を元の形状に戻すための後加工を必要としないので、半導体デバイスを効率よく製造することができる。 Therefore, by using the carrier for electroless plating of the semiconductor wafer of the present invention, it is possible to prevent the flange portion of the semiconductor wafer from being curved or bent. Therefore, the flange portion can be prevented as in the conventional case. It is possible to prevent the plating solution from remaining at the curved or bent portion and the semiconductor wafer from being damaged, and further, no post-processing is required to return the curved or bent flange to the original shape. Semiconductor devices can be manufactured efficiently.

本考案の半導体用ウェハの無電解めっき用キャリアを用いることにより、ウェハ基板および鍔部を有する半導体用ウェハを鉛直方向に配置した状態で当該半導体用ウェハに無電解めっきを施すときに当該半導体用ウェハの鍔部が湾曲したり、屈曲したりすることを防止することができる。 By using the carrier for electroless plating of the semiconductor wafer of the present invention, when electroless plating is performed on the semiconductor wafer in a state where the wafer substrate and the semiconductor wafer having a flange are arranged in the vertical direction, the semiconductor wafer is used. It is possible to prevent the flange portion of the wafer from being curved or bent.

したがって、本考案の半導体用ウェハの無電解めっき用キャリアは、例えば、半導体チップなどを搭載するために用いられる配線用基板などを工業的に製造する際に好適に使用することができる。 Therefore, the electroless plating carrier for semiconductor wafers of the present invention can be suitably used, for example, when industrially manufacturing a wiring board or the like used for mounting a semiconductor chip or the like.

１無電解めっき用キャリア
２収容部
２ａめっき液の送排出口
３ウェハ保持材
４側面板
５ウェハ収容溝
５ａウェハ収容溝の底面
５ｂウェハ収容溝の内面
６鍔部収容溝
６ａ鍔部収容溝の底面 1 Carrier for electroless plating 2 Accommodating part 2a Feeding / discharging port of plating solution 3 Wafer holding material 4 Side plate 5 Wafer accommodating groove 5a Bottom surface of wafer accommodating groove 5b Inner surface of wafer accommodating groove 6 Flange accommodating groove 6a Bottom

Claims

A carrier for electroless plating used when electroless plating a wafer for a semiconductor having a wafer substrate and a flange portion, and has an accommodating portion for accommodating the wafer for semiconductor inside the carrier, and the accommodating portion. A wafer holding material for holding a wafer for semiconductor is provided in the lower part of the portion, and a wafer accommodating groove for accommodating the lower end portion of the wafer for semiconductor is formed in the wafer holding material, and the wafer accommodating groove is inside the wafer accommodating groove. A carrier for electroless plating of a semiconductor wafer, characterized in that a flange accommodating groove having a size and shape that accommodates a flange but does not accommodate the lower end of the wafer substrate is formed.

The carrier for electroless plating of a semiconductor wafer according to claim 1, wherein the wafer accommodating grooves in which a plurality of flange accommodating grooves are formed are arranged in parallel.