JP3229733U - Negative voltage port electrostatic protection circuit - Google Patents
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Abstract
【課題】負電圧が入力されるときに人体又は機械が瞬間接触して発生した大電圧又は大電流を放出することにより内部回路を効果的に守り、同時に限流効果によって内部回路の破壊を更に減少させる負電圧ポート静電気保護回路を提供する。【解決手段】ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１及び抵抗Ｒ１を含み、ＰＭＯＳトランジスタのソース、ゲート及び基板は電源電圧に接続され、ＰＭＯＳトランジスタのドレインはＮＭＯＳトランジスタのソースに接続され、かつチップの負電圧入力端子ＰＡＤに接続され、ＮＭＯＳトランジスタのソース、ゲート及びＰウェル電極は互いに接続され、ＮＭＯＳトランジスタのドレイン及びディープウェル領域電極は基準グラウンドにつなげられ、抵抗の一端はＰＭＯＳトランジスタのドレイン及びＮＭＯＳトランジスタのソースに接続され、他端は内部回路２に接続される。【選択図】図１PROBLEM TO BE SOLVED: To effectively protect an internal circuit by emitting a large voltage or a large current generated by instantaneous contact between a human body or a machine when a negative voltage is input, and at the same time, further destroy the internal circuit by a current limiting effect. Negative voltage port to reduce electrostatic protection circuit. SOLUTION: The polypeptide transistor P1, the NMOS transistor N1 and the resistor R1 are included, the source, the gate and the substrate of the NMOS transistor are connected to the power supply voltage, the drain of the NMOS transistor is connected to the source of the NMOS transistor, and the negative voltage of the chip. Connected to the input terminal PAD, the source, gate and P-well electrodes of the NMOS transistor are connected to each other, the drain and deep well region electrodes of the NMOS transistor are connected to the reference ground, and one end of the resistor is the drain of the NMOS transistor and the NMOS transistor. It is connected to the source and the other end is connected to the internal circuit 2. [Selection diagram] Fig. 1
Description
本考案は集積回路設計分野に関し、特に、負電圧ポート静電気保護回路に関する。 The present invention relates to the field of integrated circuit design, and particularly to the negative voltage port electrostatic protection circuit.
日常生活において静電気の蓄積量が増加すると、人体感電、火災や爆発、電子素子の故障や破壊、及び製造に対する好ましくない影響を引き起こす。防止の原則は主に、静電気の発生を抑制し、静電気の漏洩を加速し、静電気の中和を行うことなどである。 An increase in the amount of static electricity accumulated in daily life causes electric shock, fire or explosion, failure or destruction of electronic devices, and unfavorable effects on manufacturing. The principle of prevention is mainly to suppress the generation of static electricity, accelerate the leakage of static electricity, and neutralize static electricity.
一般的には、集積回路中に静電気保護回路を設置してＥＳＤ静電気から守る効果を達成する。システムが干渉せずに正常動作しているとき、静電気保護素子は無視することができ、効果を発揮することはほとんどない。外部インターフェースの電圧が静電気保護素子の破壊電圧（ＶＢＲ、Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）を超えるとき、静電気保護素子は効果を発揮し始め、電流をグラウンドにリークさせ、これをもって静電気から守る目的を達成する。 Generally, an electrostatic protection circuit is installed in the integrated circuit to achieve the effect of protecting from ESD static electricity. When the system is operating normally without interference, the electrostatic protection element can be ignored and has little effect. When the voltage of the external interface exceeds the breakdown voltage (VBR, Breakdown Voltage) of the electrostatic protection element, the electrostatic protection element begins to exert its effect and leaks the current to the ground, thereby achieving the purpose of protecting from static electricity.
日常的な応用においては、正電圧が入力されるときの静電気保護について注目されることが多く、負電圧を入力する必要があるときに良い解決策がないため、負電圧が入力されるときの静電気保護をどのように解決するかは、本領域の当業者が早急に解決を要する問題の一つになっている。 In everyday applications, much attention is paid to electrostatic protection when a positive voltage is input, and there is no good solution when a negative voltage needs to be input, so when a negative voltage is input. How to solve the electrostatic protection is one of the problems that the people in the field need to solve immediately.
以上に述べた従来技術の欠点に鑑み、本考案の目的は負電圧ポート静電気保護回路を提供することであり、従来技術では解決が難しい負電圧入力時の静電気保護という問題を解決することに用いられる。 In view of the above-mentioned drawbacks of the prior art, the object of the present invention is to provide a negative voltage port electrostatic protection circuit, which is used to solve the problem of electrostatic protection at the time of negative voltage input, which is difficult to solve by the prior art. Be done.
上記の目的及び他の関連する目的を実現するために、本考案は負電圧ポート静電気保護回路を提供し、前記負電圧ポート静電気保護回路は、
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び抵抗を少なくとも含み、
前記ＰＭＯＳトランジスタのソース、ゲート及び基板は電源電圧に接続され、前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのソースに接続され、かつチップの負電圧入力端子に接続され、前記ＮＭＯＳトランジスタのソース、ゲート及びＰウェル電極は互いに接続され、前記ＮＭＯＳトランジスタのドレイン及びディープウェル領域電極は基準グラウンドにつなげられ、
前記抵抗の一端は前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのソースに接続され、他端は内部回路に接続される。
To achieve the above objectives and other related objectives, the present invention provides a negative voltage port electrostatic protection circuit.
Includes at least MOSFET transistors, NMOS transistors and resistors
The source, gate and substrate of the NMOS transistor are connected to the power supply voltage, the drain of the NMOS transistor is connected to the source of the NMOS transistor and connected to the negative voltage input terminal of the chip, and the source, gate and The P-well electrodes are connected to each other, and the drain and deep-well region electrodes of the NMOS transistor are connected to the reference ground.
One end of the resistor is connected to the drain of the NMOS transistor and the source of the NMOS transistor, and the other end is connected to the internal circuit.
選択可能に、前記ＮＭＯＳトランジスタは、基板と、前記基板上に位置するＮ型ディープウェル領域と、前記Ｎ型ディープウェル領域内に位置するＰ型ウェル領域と、前記Ｐ型ウェル領域中に位置する二つのＮ型注入領域と、前記Ｐ型ウェル領域上に位置し、かつ二つのＮ型注入領域を覆うゲート構造とを含み、前記基板は接地され、前記Ｎ型ディープウェル領域にはディープウェル領域電極が引き出され、前記Ｐ型ウェル領域にはＰウェル電極が引き出され、二つのＮ型注入領域にはソースとドレインとがそれぞれ引き出され、前記ゲート構造にはゲートが引き出される。 Selectably, the NMOS transistor is located in the substrate, the N-type deep well region located on the substrate, the P-type well region located in the N-type deep well region, and the P-type well region. The substrate includes two N-type injection regions and a gate structure located on the P-type well region and covering the two N-type injection regions, the substrate is grounded, and the N-type deep well region has a deep well region. The electrode is pulled out, the P-well electrode is pulled out to the P-type well region, the source and the drain are pulled out to the two N-type injection regions, respectively, and the gate is pulled out to the gate structure.
上記のように、本考案の負電圧ポート静電気保護回路は、以下の有益な効果を有する。 As described above, the negative voltage port electrostatic protection circuit of the present invention has the following beneficial effects.
本考案の負電圧ポート静電気保護回路は、負電圧が入力されるときに人体又は機械が瞬間接触して発生した大電圧又は大電流を放出することにより内部回路を効果的に守り、同時に限流効果によって内部回路の破壊を更に減少させる。 The negative voltage port electrostatic protection circuit of the present invention effectively protects the internal circuit by emitting a large voltage or a large current generated by instantaneous contact between a human body or a machine when a negative voltage is input, and at the same time limiting current. The effect further reduces the destruction of internal circuits.
以下、特定の具体的な実施形態を通じて本考案の実施手段を説明するが、当業者であれば本明細書で開示された内容によって本考案の他の利点と効果を容易に理解することができる。本考案は、更に異なる具体的な実施手段によって実施又は応用することもでき、本明細書における各詳細についても、異なる観点と応用に基づき、本考案の精神を逸脱せずに各種の修正又は変更を行うことができる。 Hereinafter, the means for implementing the present invention will be described through specific specific embodiments, but those skilled in the art can easily understand the other advantages and effects of the present invention by the contents disclosed in the present specification. .. The present invention may be implemented or applied by further different specific means of implementation, and each detail in the present specification may be modified or modified based on different viewpoints and applications without departing from the spirit of the present invention. It can be performed.
図１〜４を参照されたい。説明すべきは、本実施形態において提供する図は、手段を示して本考案の基本構想を説明するに過ぎず、図式には本考案に関係のある部品のみを示しており、実際に実施するときの部品数、形状及びサイズに基づいて描いておらず、実際に実施するときの各部品のタイプ、数量及び割合は任意に変更することができ、かつ部品の配置タイプも更に複雑であり得る。 See FIGS. 1-4. It should be explained that the drawings provided in the present embodiment merely show means to explain the basic concept of the present invention, and the diagrams show only the parts related to the present invention, and are actually carried out. It is not drawn based on the number, shape and size of the parts at the time, the type, quantity and proportion of each part at the time of actual implementation can be changed arbitrarily, and the arrangement type of the parts can be more complicated. ..
図１に示すように、本考案は負電圧ポート静電気保護回路１を提供し、前記負電圧ポート静電気保護回路１は、
ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１及び抵抗Ｒ１を含む。
As shown in FIG. 1, the present invention provides a negative voltage port
Includes a MOSFET transistor P1, an NMOS transistor N1 and a resistor R1.
具体的には、前記ＰＭＯＳトランジスタＰ１のソース、ゲート及び基板は互いに接続され、また電源電圧ＶＤＤに接続され、前記ＰＭＯＳトランジスタＰ１のドレインは前記ＮＭＯＳトランジスタＮ１のソースに接続される。前記ＮＭＯＳトランジスタＮ１のソース、ゲート及び基板は互いに接続され、また前記ＰＭＯＳトランジスタＰ１のドレインに接続され、前記ＮＭＯＳトランジスタＮ１のドレインは基準グラウンドＧＮＤにつなげられている。前記ＰＭＯＳトランジスタＰ１のドレインと、前記ＮＭＯＳトランジスタＮ１のソース、ゲート及び基板は、チップの負電圧入力端子ＰＡＤに接続される。 Specifically, the source, gate, and substrate of the MOSFET transistor P1 are connected to each other and connected to the power supply voltage VDD, and the drain of the MOSFET transistor P1 is connected to the source of the NMOS transistor N1. The source, gate and substrate of the NMOS transistor N1 are connected to each other and are connected to the drain of the NMOS transistor P1, and the drain of the NMOS transistor N1 is connected to the reference ground GND. The drain of the NMOS transistor P1 and the source, gate and substrate of the NMOS transistor N1 are connected to the negative voltage input terminal PAD of the chip.
具体的には、前記抵抗Ｒ１の一端は前記負電圧入力端子ＰＡＤに接続され、他端は内部回路２に接続される。 Specifically, one end of the resistor R1 is connected to the negative voltage input terminal PAD, and the other end is connected to the internal circuit 2.
図２に示すように、前記ＮＭＯＳトランジスタＮ１は五つの電極を含み、それぞれソースＳ、ゲートＧ、ドレインＤ、Ｐウェル電極Ｂ及びディープウェル領域電極ＤＮであり、前記ＮＭＯＳトランジスタＮ１のソースＳ、ゲートＧ及びＰウェル電極Ｂは前記負電圧入力端子ＰＡＤに接続され、ドレインＤ及びディープウェル領域電極ＤＮは基準グラウンドにつなげられている。図３に示すように、本実施形態では、前記ＮＭＯＳトランジスタＮ１の素子構造は、基板１１、Ｎ型ディープウェル領域１２、Ｐ型ウェル領域１３、第一Ｎ型注入領域１４、第二Ｎ型注入領域１５及びゲート構造１６を含む。前記基板１１はＰ型基板（基準グラウンドにつなげられており、図面には示されていない）であり、シリコン基板、サファイア基板を含むがこれらに限定されず、ここでは詳細に述べない。前記Ｎ型ディープウェル領域１２は前記基板１１上に位置し、前記Ｎ型ディープウェル領域１２はＮ型低濃度ドープ領域であり、前記Ｎ型ディープウェル領域１２には前記ディープウェル領域電極ＤＮが引き出されている。前記Ｐ型ウェル領域１３は前記Ｎ型ディープウェル領域１２内に位置し、前記Ｐ型ウェル領域１３のドーピング濃度は前記Ｎ型ディープウェル領域１２のドーピング濃度よりも大きく、前記Ｐ型ウェル領域１３には前記Ｐウェル電極Ｂが引き出されている。前記第一Ｎ型注入領域１４及び前記第二Ｎ型注入領域１５は前記Ｐ型ウェル領域１３中（前記Ｐ型ウェル領域１３の引き出し電位は前記第一Ｎ型注入領域１４につなげられており、すなわち負電位である）に位置し、前記第一Ｎ型注入領域１４及び前記第二Ｎ型注入領域１５のドーピング濃度は前記Ｐ型ウェル領域１３のドーピング濃度よりも大きく、前記第一Ｎ型注入領域１４及び前記第二Ｎ型注入領域１５には前記ソースＳ及び前記ドレインＤがそれぞれ引き出されている。前記ゲート構造１６は前記Ｐ型ウェル領域１３上に位置し、かつ前記第一Ｎ型注入領域１４及び前記第二Ｎ型注入領域１５を被覆しており、前記ゲート構造１６には前記ゲートＧが引き出されており、前記ゲート構造１６は積層構造を含むが、ここでは詳細に述べない。
As shown in FIG. 2, the NMOS transistor N1 includes five electrodes, which are a source S, a gate G, a drain D, a P-well electrode B, and a deep-well region electrode DN, respectively, and the source S and gate of the NMOS transistor N1. The G and P well electrodes B are connected to the negative voltage input terminal PAD, and the drain D and the deep well region electrode DN are connected to the reference ground. As shown in FIG. 3, in the present embodiment, the element structure of the NMOS transistor N1 is a
本考案における負電圧ポート静電気保護回路１の動作原理は次の通りである。
The operating principle of the negative voltage port
図４に示すように、前記負電圧入力端子ＰＡＤに負電圧が印加された後、その電圧は前記電源電圧ＶＤＤよりも低いため、前記電源電圧ＶＤＤの接続端子と前記負電圧入力端子ＰＡＤとの間のＰＭＯＳトランジスタＰ１に逆接続ダイオードが形成され、同じ理由により、前記負電圧入力端子ＰＡＤに印加された負電圧は基準グラウンドＧＮＤよりも低く、前記基準グラウンドＧＮＤの接続端子と前記負電圧入力端子ＰＡＤとの間のＮＭＯＳトランジスタＮ１に逆接続ダイオードが形成され、この二つの逆接続ダイオード構造によって人体又は機械が瞬間接触して大電圧又は大電流が発生しているときに放出することができ、これにより内部回路を守る。前記ＮＭＯＳトランジスタＮ１のＮ型ディープウェル領域１２は基準グラウンドにつなげられており、前記ＮＭＯＳトランジスタＮ１と基準グラウンドＧＮＤとの間に抵抗を加えることに相当するため、限流効果を発揮して、前記ＮＭＯＳトランジスタＮ１の破壊を大幅に低減することができ、これにより静電気保護機能をより良好に有する。
As shown in FIG. 4, after a negative voltage is applied to the negative voltage input terminal PAD, the voltage is lower than the power supply voltage VDD, so that the connection terminal of the power supply voltage VDD and the negative voltage input terminal PAD A reverse connection diode is formed in the epitaxial transistor P1 between them, and for the same reason, the negative voltage applied to the negative voltage input terminal PAD is lower than the reference ground GND, and the connection terminal of the reference ground GND and the negative voltage input terminal. A reverse connection diode is formed in the NMOS transistor N1 between the PAD, and the two reverse connection diode structures can be emitted when a human body or a machine makes instantaneous contact and a large voltage or large current is generated. This protects the internal circuit. Since the N-type
同時に、前記抵抗Ｒ１は限流効果を発揮して、前記負電圧入力端子ＰＡＤの大電圧又は大電流による内部回路の破壊を大幅に減少させることができ、これにより瞬間電流は二つの逆接続ダイオード構造によって放電される。 At the same time, the resistor R1 exerts a current limiting effect and can significantly reduce the destruction of the internal circuit due to the large voltage or large current of the negative voltage input terminal PAD, whereby the instantaneous current is two reverse connection diodes. Discharged by the structure.
本考案の負電圧ポート静電気保護回路１を用いることで、市販されている回路を応用するとき入力端子への負電圧の印加がチップ破壊を引き起こす問題を効果的に解決することができ、製造時及び応用時の安全性を極めて大きく向上させる。
By using the negative voltage port
以上に述べたことをまとめれば、本考案は負電圧ポート静電気保護回路を提供し、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び抵抗を含み、前記ＰＭＯＳトランジスタのソース、ゲート及び基板は電源電圧に接続され、前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのソースに接続され、かつチップの負電圧入力端子に接続され、前記ＮＭＯＳトランジスタのソース、ゲート及びＰウェル電極は互いに接続され、前記ＮＭＯＳトランジスタのドレイン及びディープウェル領域電極は基準グラウンドにつなげられており、前記抵抗の一端は前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのソースに接続され、他端は内部回路に接続される。本考案の負電圧ポート静電気保護回路は、負電圧が入力されるときに人体又は機械が瞬間接触して発生した大電圧又は大電流を放出することにより内部回路を効果的に守り、同時に限流効果によって内部回路の破壊を更に減少させる。したがって、本考案は従来技術における種々の欠点を効果的に克服し、高度な産業利用価値を有する。 Summarizing the above, the present invention provides a negative voltage port electrostatic protection circuit, including a NMOS transistor, an NMOS transistor and a resistor, the source, gate and substrate of the NMOS transistor are connected to a power supply voltage, and the MIMO transistor is described. The drain of the transistor is connected to the source of the NMOS transistor and is connected to the negative voltage input terminal of the chip, the source, gate and P-well electrodes of the NMOS transistor are connected to each other, and the drain and deep well region electrodes of the NMOS transistor are connected to each other. Is connected to the reference ground, one end of the resistor is connected to the drain of the NMOS transistor and the source of the NMOS transistor, and the other end is connected to the internal circuit. The negative voltage port electrostatic protection circuit of the present invention effectively protects the internal circuit by emitting a large voltage or large current generated by instantaneous contact between a human body or a machine when a negative voltage is input, and at the same time limiting current. The effect further reduces the destruction of internal circuits. Therefore, the present invention effectively overcomes various drawbacks in the prior art and has a high industrial utility value.
上記の実施形態は本考案の原理及びその効果を例示的に説明するに過ぎず、本考案を限定するためのものではない。この技術を熟知している者はいずれも、本考案の精神及び範囲を逸脱せずに上記実施形態に対する修正又は変更を行うことができる。このため、前記技術分野において一般的な知識を有する者が本考案に示される精神と技術思想を逸脱せずに行う全ての等価の修正又は変更は、いずれも本考案の請求の範囲に含まれるべきである。 The above-described embodiment merely exemplifies the principle of the present invention and its effects, and is not intended to limit the present invention. Anyone familiar with this technique may make modifications or modifications to the above embodiments without departing from the spirit and scope of the present invention. For this reason, all equivalent modifications or changes made by a person having general knowledge in the above technical field without departing from the spirit and technical ideas shown in the present invention are included in the claims of the present invention. Should be.
１ 負電圧ポート静電気保護回路
１１ 基板
１２ Ｎ型ディープウェル領域
１３ Ｐ型ウェル領域
１４ 第一Ｎ型注入領域
１５ 第二Ｎ型注入領域
１６ ゲート構造
２ 内部回路
1 Negative voltage port
Claims (2)
ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び抵抗を少なくとも含み、
前記ＰＭＯＳトランジスタのソース、ゲート及び基板は電源電圧に接続され、前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのソースに接続され、かつチップの負電圧入力端子に接続され、前記ＮＭＯＳトランジスタのソース、ゲート及びＰウェル電極は互いに接続され、前記ＮＭＯＳトランジスタのドレイン及びディープウェル領域電極は基準グラウンドにつなげられ、
前記抵抗の一端は前記ＰＭＯＳトランジスタのドレイン及び前記ＮＭＯＳトランジスタのソースに接続され、他端は内部回路に接続されることを特徴とする負電圧ポート静電気保護回路。 Negative voltage port electrostatic protection circuit
Includes at least MOSFET transistors, NMOS transistors and resistors
The source, gate and substrate of the NMOS transistor are connected to the power supply voltage, the drain of the NMOS transistor is connected to the source of the NMOS transistor and connected to the negative voltage input terminal of the chip, and the source, gate and The P-well electrodes are connected to each other, and the drain and deep-well region electrodes of the NMOS transistor are connected to the reference ground.
A negative voltage port electrostatic protection circuit, characterized in that one end of the resistor is connected to the drain of the NMOS transistor and the source of the NMOS transistor and the other end is connected to an internal circuit.
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