JP3221677B2 - Semiconductor device - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板上に形成された、少なくともMO
S型トランジスタを含んで構成される内部回路と、同じ
く、少なくともMOS型トランジスタを含んで構成される
外部からの過大な静電気などのサージ入力に対して内部
回路を保護するための半導体装置の構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to at least an MO formed on a semiconductor substrate.
The present invention relates to an internal circuit including an S-type transistor and a structure of a semiconductor device for protecting an internal circuit against surge input such as excessive static electricity from the outside including at least a MOS transistor. .
本発明は、Ｎ型のMOSトランジスタとＰ型のMOSトラン
ジスタが同一基板上に形成された、CMOS半導体装置にお
いて、半導体基板中に基板と同一導電型の高濃度領域を
形成し、基板に形成された基板と反対導電型のウェル領
域中に、ウェルと同一導電型の高濃度領域を、基板中に
形成した高濃度領域と少なくとも一部分が対向するよう
に形成し、Ｎ型MOSトランジスタをリンとヒ素で形成
し、基板またはウェルと同一導電型のＮ型高濃度拡散層
をリンのみで形成することにより、MOSトランジスタの
微細化と、静電気などの外部からのサージ入力に対する
保護効果の増大の両立を計る様にしたものである。The present invention relates to a CMOS semiconductor device in which an N-type MOS transistor and a P-type MOS transistor are formed on the same substrate, wherein a high-concentration region of the same conductivity type as that of the substrate is formed in the semiconductor substrate, and formed on the substrate. A high-concentration region of the same conductivity type as the well is formed in a well region of a conductivity type opposite to that of the substrate so that at least a portion thereof faces the high-concentration region formed in the substrate, and an N-type MOS transistor is formed of phosphorus and arsenic. By forming an N-type high-concentration diffusion layer of the same conductivity type as the substrate or well using only phosphorus, it is possible to achieve both miniaturization of the MOS transistor and an increase in the protection effect against external surge input such as static electricity. It is a measure.
従来の静電気などの外部からのサージ入力に対する保
護としては、ボンディングパッド部と内部回路との間
に、拡散抵抗やPOLY−Si抵抗などの各種の抵抗や、ダイ
オード、トランジスタなどを組み合わせて保護回路を構
成し、保護していた。Conventional protection against external surge input such as static electricity can be achieved by combining various types of resistors such as diffusion resistors and POLY-Si resistors, diodes, transistors, etc. between the bonding pad and the internal circuit. Configured and protected.
近年、トランジスタの微細化が進んで来ており、トラ
ンジスタの構造としても、ホットキャリア対策として、
例えばドレイン拡散層がヒ素の高濃度拡散層とリンによ
る低濃度拡散層により構成されたLDD（Lightly Doped
Drain）構造や、ヒ素とリンの拡散係数の違いを利用
して低濃度領域を設ける２重拡散構造が、２μｍ以下の
トランジスタチャンネル長から積極的に採用されて来て
いる。このようにトランジスタの微細化が進み、低濃度
領域をもったドレイン構造になってくると、（例えばC.
Duvvury,R.A.McPhee,D.A.Baglee and R.N.Rountree,
“ESD PROTECTION RELIABILITY IN １μＭ CMOS
TECHNOLOGIES"in Proc.IRPS,pp199−205（1986））チ
ャンネル長の減少とあいまって、トランジスタ自体のサ
ージ入力に対する破壊強度は著しく弱くなるため、従来
の技術ではサージ入力に対する保護効果が十分でなくな
ってくる。特にトランジスタのドレインが直接、ボンデ
ィングパッドに繋がれるような出力端子についてはトラ
ンジスタ自体のサージ耐量が、出力端子のサージ耐量と
なるため、トランジスタの微細化によるトランジスタの
サージ耐量の低下の影響を大きく受けてしまうという課
題を有する。また、LDD構造のトランジスタにおいて
は、静電気を加えた後に、ドレイン端子にリーク電流が
発生する。そこで本発明はこのような課題を解決するも
ので、その目的とするところは、トランジスタを微細化
しても十分な保護効果をもち、なおかつ、静電気が加わ
った後にリーク電流の発生がない、半導体装置を提供す
るところにある。In recent years, the miniaturization of transistors has been advanced, and the structure of the transistors has been
For example, an LDD (Lightly Doped) in which the drain diffusion layer is composed of a high concentration diffusion layer of arsenic and a low concentration diffusion layer of phosphorus.
Drain) structure and a double diffusion structure in which a low concentration region is provided by utilizing a difference in diffusion coefficient between arsenic and phosphorus have been positively adopted from a transistor channel length of 2 μm or less. In this way, as the transistor becomes finer and becomes a drain structure having a low concentration region, for example, C.I.
Duvvury, RAMcPhee, DABaglee and RNRountree,
“ESD PROTECTION RELIABILITY IN 1μM CMOS
TECHNOLOGIES "in Proc. IRPS, pp 199-205 (1986)) In combination with the decrease in channel length, the breakdown strength of the transistor itself against surge input is significantly weakened, so that the conventional technology does not provide sufficient protection against surge input. In particular, for output terminals where the drain of the transistor is directly connected to the bonding pad, the surge withstand capability of the transistor itself is the surge withstand capability of the output terminal. In addition, in a transistor having an LDD structure, a leak current occurs at a drain terminal after static electricity is applied to the transistor, and the present invention solves such a problem. The reason is that even if the transistor is miniaturized, it has a sufficient protection effect, , There is no occurrence of a leakage current after the applied static electricity, is to provide a semiconductor device.
本発明の半導体装置は、Ｐ型の半導体基板に形成され
たＮ型の半導体領域と、前記Ｐ型の半導体基板に形成さ
れたＮ型のMOSトランジスタと、前記Ｎ型の半導体領域
に形成されたＰ型のMOSトランジスタと、を有する半導
体装置であって、 前記Ｐ型の半導体基板に形成されたＰ型の高濃度領域
と、 前記Ｐ型の半導体基板と前記Ｎ型の半導体領域との境
界を跨ぐように形成されたＮ型の高濃度領域と、をさら
に有し、 前記Ｎ型の高濃度領域は、前記Ｎ型のMOSトランジス
タのソース・ドレイン領域を形成するイオン注入工程と
異なるイオン注入工程で形成された、リンの高濃度拡散
層からなることを特徴とする。The semiconductor device of the present invention includes an N-type semiconductor region formed on a P-type semiconductor substrate, an N-type MOS transistor formed on the P-type semiconductor substrate, and a semiconductor device formed on the N-type semiconductor region. A P-type MOS transistor, comprising: a P-type high-concentration region formed on the P-type semiconductor substrate; and a boundary between the P-type semiconductor substrate and the N-type semiconductor region. And an N-type high-concentration region formed so as to straddle, wherein the N-type high-concentration region is different from an ion-implantation step for forming a source / drain region of the N-type MOS transistor. And a high-concentration diffusion layer of phosphorus.
この半導体装置によれば、ダイオードを形成するPN接
合部のうちＮ型の高濃度領域を、拡散係数の大きいリン
の高濃度拡散層によって形成しているので、ダイオード
のPN接合部の濃度勾配が緩やかになり、その結果高い静
電気耐圧を得ることができる。According to this semiconductor device, since the N-type high-concentration region of the PN junction forming the diode is formed by the high-concentration diffusion layer of phosphorus having a large diffusion coefficient, the concentration gradient of the PN junction of the diode is reduced. As a result, the static electricity withstand voltage can be increased.
第１図は、本発明の半導体装置の一実施例に於ける主
要断面図である。以下、第１図に従い、本発明の半導体
装置を説明する。FIG. 1 is a main sectional view of an embodiment of the semiconductor device of the present invention. Hereinafter, the semiconductor device of the present invention will be described with reference to FIG.
ここでは、LDD構造をもつＮチャンネルトランジスタ
を用いた場合について説明する。（101）はＰ型のSi基
板であり、例えば、比抵抗として10Ω・cmの基板を使
う。（102）がSi基板上に形成したＮ型のウェル領域で
あり、例えばリンを5E12cm-2イオン注入し、その後1200
℃で６時間熱処理を行うことにより、深さ６μｍのＮウ
ェルを形成する。そして（101）のSi基板上に（104）の
Ｎ型MOSトランジスタを形成し、（102）のウェル領域に
（103）のＰ型MOSトランジスタを形成する。（105）は
Ｐ型MOSトランジスタのソース、ドレインとなるＰ型高
濃度拡散層であり、（106）はＮ型MOSトランジスタのソ
ース、ドレインとなるNZ型高濃度拡散層であり、短チャ
ンネル化を実現するためにヒ素とリンのLDD構造として
いる。（112）がLDD構造を形成するためのＮ型低濃度領
域である。（107）は、素子分離用の絶縁膜であり、例
えばLOCOS法により6000Å形成する。（108）はゲート電
極となる例えばポリSIであり、例えば5000Å形成する。
（109）は配線電極となる、例えばALであり例えば１μ
ｍ形成し、（108）のポリSiと（109）の配線電極は（11
0）の層間絶縁膜、例えばSiO2膜、5000Åにより分離さ
れている。（111）はLDD構造を形成するための側壁（以
下サイドウォール）である。さて、ここでMOSトランジ
スタのソース、ドレインの形成方法について説明する
と、まず（108）のゲート電極を形成後、（112）のＮ型
低濃度領域を例えばイオン注入法によりリンを1E13cm-2
注入することにより形成する。次に全面に例えばSiO2膜
を6000Å形成し、このSiO2膜を全面でエッチングするこ
とにより、（111）のサイドウォールを形成する。その
後、（105）のＰ型高濃度領域を、イオン注入法により5
E15cm-2、ボロンをイオン注入することにより形成す
る。その後（106）のＮ型MOSトランジスタのソース、ド
レインとなるＮ型高濃度領域を同じく、イオン注入法に
より、Asを5E15cm-2注入することにより形成する。Here, a case where an N-channel transistor having an LDD structure is used will be described. (101) is a P-type Si substrate, for example, a substrate having a specific resistance of 10 Ω · cm. (102) is an N-type well region formed on the Si substrate, for example, phosphorus is implanted with 5E 12 cm -2 ions, and then 1200
By performing heat treatment at 6 ° C. for 6 hours, an N well having a depth of 6 μm is formed. Then, the (104) N-type MOS transistor is formed on the (101) Si substrate, and the (103) P-type MOS transistor is formed in the (102) well region. (105) is a P-type high concentration diffusion layer serving as a source and a drain of a P-type MOS transistor, and (106) is a NZ type high concentration diffusion layer serving as a source and a drain of an N-type MOS transistor. To achieve this, an arsenic and phosphorus LDD structure is used. (112) is an N-type low concentration region for forming an LDD structure. (107) is an insulating film for element isolation, which is formed, for example, by LOCOS by 6000 mm. (108) is, for example, poly SI which is to be a gate electrode, and is formed, for example, at 5000 °.
(109) is a wiring electrode, for example, AL, for example, 1 μm.
m, and the poly-Si of (108) and the wiring electrode of (109) are (11)
0), for example, an SiO 2 film separated by 5000 °. (111) is a side wall (hereinafter referred to as a side wall) for forming an LDD structure. Now, the method of forming the source and drain of the MOS transistor will be described. First, after forming the gate electrode of (108), the N-type low-concentration region of (112) is doped with 1E 13 cm −2 of phosphorus by, for example, an ion implantation method.
It is formed by injection. Next, for example, an SiO 2 film is formed on the entire surface by 6000 °, and the SiO 2 film is etched on the entire surface to form a side wall of (111). Then, the P-type high concentration region of (105) is
E 15 cm -2 , formed by ion implantation of boron. Thereafter, the N-type high-concentration regions serving as the source and drain of the N-type MOS transistor (106) are similarly formed by implanting As by 5E 15 cm -2 by ion implantation.
さて（113）と（114）が本発明の趣旨によるＰ型高濃
度拡散層とＮ型高濃度拡散層であり、（113）のＰ型高
濃度拡散層については（105）のＰ型MOSトランジスタの
ソース、ドレインと同時に形成しても良い。（114）の
Ｎ型高濃度拡散層については、本発明の趣旨により、リ
ンで構成する。形成方法としては、同じくイオン注入法
により、リンを5E15cm-2イオン注入することにより、形
成する。Now, (113) and (114) are a P-type high-concentration diffusion layer and an N-type high-concentration diffusion layer according to the gist of the present invention, and the P-type high-concentration diffusion layer of (113) is a P-type MOS transistor of (105). May be formed simultaneously with the source and drain. The N-type high-concentration diffusion layer (114) is made of phosphorus for the purpose of the present invention. As a forming method, phosphorus is formed by ion implantation of 5E 15 cm −2 ions by the same ion implantation method.
（114）のＮ型高濃度拡散層と（113）のＰ型高濃度拡
散層（または（101）のSi基板）によりダイオード（11
5）を形成する。A diode (11) is formed by the N-type high concentration diffusion layer (114) and the P-type high concentration diffusion layer (113) (or the Si substrate of (101)).
5) Form.
さて、例としてMOS型半導体装置の出力端子の回路の
一例を第１図で説明した素子で記述すると、第２図のよ
うになる。出力端子（201）には（103）のＰ型MOSトラ
ンジスタと（104）のＮ型MOSトランジスタのドレインが
接続され、（103）のＰ型MOSトランジスタのソースには
Vcc（通常5V）が接続し、Ｎ型MOSトランジスタのソース
にはVss（通常アース電位）が接続される。第１図で説
明した本発明の趣旨によるダイオード（115）はVccとVs
sに直接接続される。Now, as an example, an example of a circuit of an output terminal of a MOS type semiconductor device will be described with reference to the elements described in FIG. 1 as shown in FIG. The drain of the P-type MOS transistor (103) and the drain of the N-type MOS transistor (104) are connected to the output terminal (201), and the source of the P-type MOS transistor (103) is connected to the output terminal (201).
Vcc (normally 5 V) is connected, and Vss (normally ground potential) is connected to the source of the N-type MOS transistor. The diode (115) according to the present invention described with reference to FIG.
Connected directly to s.
このような半導体装置において、いまVccに静電気が
加わると、（204）の静電気の放電経路のように、通常
（115）のダイオードをとおって放電される。この（11
5）のダイオードのＮ型拡散層としてＮ型MOSトランジス
タのドレイン構造と同じ、ヒ素とリンの２重拡散層を用
いると200pF,0Ohmの条件での静電気耐圧は350Vしかなか
った。これに対し、本発明のように（114）のＮ型高濃
度拡散層をリンで形成してやると、静電気耐圧は800Vと
大幅に向上した。この（115）のダイオードの構成方法
として、第１図では、（114）と（113）のＮ及びＰ型高
濃度領域を対向させているが、対向させない場合（例え
ば（113）を設けない）、Vcc端子に加わった静電気はダ
イオード（115）を経由せず、MOSトランジスタのゲート
電極を破壊させることがあった。従って（114）と（11
3）の高濃度拡散層を対向させることも重要な本発明の
要素である。また、同様な効果は、出力端子や入力端子
に直接静電気が加わった時にも現われた。例として出力
端子に静電気が加わった場合について第３図により説明
するが、出力端子に静電気が加わった場合には、（30
1）のＮ型MOSトランジスタを放電する経路と（302）の
ようにＰ型MOSトランジスタを経由し、（115）のダイオ
ードを放電する経路があるが、この場合でも（114）の
Ｎ型拡散層をヒ素とリンの２重拡散層から、リンのみの
高濃度拡散層にかえることにより、200pF,0Ohmの静電気
引加条件において静電気耐圧が300Vから450Vに向上し
た。Ｎ型のトランジスタ（104）についてはLDD構造のト
ランジスタについて説明したが、Asとリンを用いた２重
拡散構造のトランジスタについても、同様に静電気耐圧
が低下するため、本発明が適用できる。In such a semiconductor device, when static electricity is applied to Vcc, discharge is normally performed through a diode of (115) as in a discharge path of static electricity of (204). This (11
When a double diffusion layer of arsenic and phosphorus, which is the same as the drain structure of the N-type MOS transistor, is used as the N-type diffusion layer of the diode of 5), the electrostatic breakdown voltage under the condition of 200 pF and 0 Ohm is only 350 V. On the other hand, when the N-type high-concentration diffusion layer of (114) was formed with phosphorus as in the present invention, the electrostatic breakdown voltage was significantly improved to 800 V. In FIG. 1, as a method of constructing the diode of (115), the N and P type high concentration regions of (114) and (113) are opposed to each other, but they are not opposed (for example, the (113) is not provided). In some cases, static electricity applied to the Vcc terminal did not pass through the diode (115) and could destroy the gate electrode of the MOS transistor. Therefore (114) and (11
It is also an important element of the present invention that the high concentration diffusion layer of 3) is opposed to the high concentration diffusion layer. The same effect also appeared when static electricity was directly applied to the output terminal and the input terminal. As an example, the case where static electricity is applied to the output terminal will be described with reference to FIG.
There is a path for discharging the N-type MOS transistor of (1) and a path for discharging the diode of (115) via the P-type MOS transistor as shown in (302). Was changed from a double diffusion layer of arsenic and phosphorus to a high-concentration diffusion layer of only phosphorus, the electrostatic withstand voltage was increased from 300 V to 450 V under the conditions of 200 pF and 0 Ohm. Although the transistor of the LDD structure has been described as the N-type transistor (104), the present invention can also be applied to a transistor of a double diffusion structure using As and phosphorus because the electrostatic breakdown voltage is similarly reduced.
また、静電気が直接加わるようなＮ型トランジスタに
LDD構造ではなく、As単層やリン単層の構造にした半導
体装置においても本発明が適用できることはいうまでも
ない。Also, for N-type transistors to which static electricity is directly applied
Needless to say, the present invention can be applied to a semiconductor device having an As single layer or a phosphorus single layer structure instead of the LDD structure.
第１図においては、Ｐ型Si基板を用いた場合につき説
明したが、Ｎ型Si基板を用いＰウェル構造のCMOSや、CM
OSにバイポーラトランジスタを集積させた構造において
も同様に本発明の効果があることはいうまでもない。In FIG. 1, the case where a P-type Si substrate is used has been described.
It goes without saying that the effect of the present invention can be similarly obtained in a structure in which a bipolar transistor is integrated with an OS.
本発明のように、CMOS半導体装置において、半導体基
板中に基板と同一導電型の高濃度領域を形成し、基板に
形成された基板と反対導電型のウェル領域中に、ウェル
と同一導電型の高濃度領域を、基板中に形成した高濃度
領域と少なくとも一部分が対向するように形成し、Ｎ型
MOSトランジスタをリンとヒ素で形成し、基板またはウ
ェルと同一導電型のＮ型高濃度拡散層をリンのみで形成
したことにより、MOSトランジスタの微細化と、静電気
耐圧の向上を両立出来るという効果を有する。As in the present invention, in a CMOS semiconductor device, a high-concentration region of the same conductivity type as the substrate is formed in a semiconductor substrate, and a well region of the same conductivity type as the well is formed in a well region of the opposite conductivity type to the substrate formed on the substrate. Forming a high-concentration region such that at least a part thereof faces the high-concentration region formed in the substrate;
By forming the MOS transistor with phosphorus and arsenic and forming the N-type high-concentration diffusion layer of the same conductivity type as the substrate or well with only phosphorus, it is possible to achieve both the miniaturization of the MOS transistor and the improvement of the electrostatic withstand voltage. Have.
第１図は本発明の主要断面図であり、第２図、第３図は
本発明に於ける回路図である。 （101）……Si基板 （102）……Ｎウェル領域 （103）……Ｐ型MOSトランジスタ （104）……Ｎ型MOSトランジスタ （105）……Ｐ型高濃度領域 （106）……Ｎ型高濃度領域 （107）……素子分離絶縁膜 （108）……ゲート電極 （109）……配線電極 （110）……層間絶縁膜 （111）……サイドウォール （112）……Ｎ型低濃度領域 （113）……Ｐ型拡散層 （114）……Ｎ型拡散層 （115）……ダイオード （201）……出力端子 （202）……Vcc （203）……Vss （204）（301）（302）……放電経路FIG. 1 is a main sectional view of the present invention, and FIGS. 2 and 3 are circuit diagrams of the present invention. (101) ... Si substrate (102) ... N-well region (103) ... P-type MOS transistor (104) ... N-type MOS transistor (105) ... P-type high concentration region (106) ... N-type High-concentration region (107) Element isolation insulating film (108) Gate electrode (109) Wiring electrode (110) Interlayer insulating film (111) Sidewall (112) N-type low concentration Region (113) P-type diffusion layer (114) N-type diffusion layer (115) Diode (201) Output terminal (202) Vcc (203) Vss (204) (301) (302) …… Discharge path
Claims (1)
体領域と、前記Ｐ型の半導体基板に形成されたＮ型のMO
Sトランジスタと、前記Ｎ型の半導体領域に形成された
Ｐ型のMOSトランジスタと、を有する半導体装置であっ
て、 前記Ｐ型の半導体基板に形成されたＰ型の高濃度領域
と、 前記Ｐ型の半導体基板と前記Ｎ型の半導体領域との境界
を跨ぐように形成されたＮ型の高濃度領域と、をさらに
有し、 前記Ｎ型の高濃度領域は、前記Ｎ型のMOSトランジスタ
のソース・ドレイン領域を形成するイオン注入工程と異
なるイオン注入工程で形成された、リンの高濃度拡散層
からなることを特徴とする半導体装置。1. An N-type semiconductor region formed on a P-type semiconductor substrate, and an N-type MO region formed on the P-type semiconductor substrate.
A semiconductor device comprising an S transistor and a P-type MOS transistor formed in the N-type semiconductor region, wherein the P-type high-concentration region formed on the P-type semiconductor substrate; Further comprising an N-type high-concentration region formed so as to straddle a boundary between the semiconductor substrate and the N-type semiconductor region. The N-type high-concentration region includes a source of the N-type MOS transistor. A semiconductor device comprising a high-concentration phosphorus diffusion layer formed in an ion implantation step different from the ion implantation step for forming the drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21081290A JP3221677B2 (en) | 1990-08-09 | 1990-08-09 | Semiconductor device |
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