JP3217991B2 - プログラム可能アレイにおける論理セル構成の決定方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にはプログラ
ム可能集積回路に関し、具体的にはプログラム可能ゲー
ト・アレイの構成を決定する方法に係わる。

【０００２】

【従来の技術】当技術分野では、プログラム可能論理素
子（ＰＬＤ）、プログラム可能アレイ論理（ＰＡＬ）、
プログラム可能論理アレイ（ＰＬＡ）など様々なプログ
ラム可能集積回路が知られており、それぞれ入力ＡＮＤ
論理の後にＯＲ論理が続く。したがって、入力項の積の
和である出力関数を計算することができる。

【０００３】プログラム可能回路の一般的な手法では、
プログラム可能ゲート・アレイ（ＰＧＡ）に個別の専用
化されていない論理セルのアレイを設ける。通常は、プ
ログラム可能相互接続網を設けて論理セルを相互接続
し、アレイとの間でデータの入出力を行う。特定の用途
のために、論理セルおよび相互接続網のカスタマイズま
たはプログラミングを行う。このようなアレイの１つ
は、マスク・プログラム可能ゲート・アレイ（ＭＰＧ
Ａ）であり、集積回路のメタライズの最終層を追加する
際に論理セルと相互接続網の構成が行われる。他のこの
ようなアレイは、フィールド・プログラム可能ゲート・
アレイ（ＦＰＧＡ）であり、ユーザが現場で構成を行う
ことができる。このような構成は、プログラミング情報
（たとえば構成情報）を、電気的にプログラム可能なヒ
ュージブル・リンク、アンチヒューズ、メモリ制御トラ
ンジスタ、フローティングゲート・トランジスタ、また
は同様のものなどに何らかの形で送ることによって行う
ことができる。

【０００４】プログラム可能ゲート・アレイを使用する
回路を設計する従来の方法は、論理セルによって実現可
能な各論理状態に名前を付け、名前を付けた論理状態の
それぞれの表現を共通ライブラリに記憶する。これらの
表現のそれぞれをライブラリ要素またはマクロと呼ぶこ
とができる。プログラム可能ゲート・アレイ・アプリケ
ーションを開発する際、設計者はライブラリからマクロ
を選択して、アレイに適用し、マクロ間の論理入出力の
関係を指定する。一般には、自動配置およびルーティン
グ（ＡＰＲ）ソフトウェアを使用して、選択したマクロ
をどこに位置づけ、相互接続網をどのように構成して、
指定した入出力関係を満たすかを決める。自動配置およ
びルーティングの後、ソフトウェアを実際の素子に適用
可能なプログラミング情報（たとえば「ビット列」）に
デコードすることによってマクロとそれに付随する接続
をデコードし、所望のカスタマイズを実現する。

【０００５】設計が期待通りに機能するかどうかの検証
は、物理素子にビット列を適用するか、または、実際の
素子の動作をモデリングするシミュレーション・ソフト
ウェアを使用して行うことができる。後者の場合、ビッ
ト列はシミュレーション・ソフトウェアに直接適用する
ことはできず、まずシミュレーション・ソフトウェアが
受け付けることができる形式に変換しなければならな
い。どちらの場合も、テストでは、可能なすべての入力
の組合せを表すテスト・パターンを適用して現実のゲー
ト・アレイまたはシミュレートするプログラム可能ゲー
ト・アレイをシミュレートし、出力値を観察する必要が
ある。１つのプログラム可能ゲート・アレイをテストす
るのに必要な大量のテスト・パターンを考えると、検証
には厖大な時間がかかる場合がある。

【０００６】プログラム可能ゲート設計の構成と検証の
過程ではいくつかの問題が生じる。第１の問題は、構成
技法に関係する。所与の論理セルにＮ個のプログラム可
能点がある場合、前述の構成方法によって、２^N個の名
前付き論理状態が生じ、マクロ・ライブラリを収容する
のにＮ×２^Nビットの記憶域が必要になる。典型的な論
理セルは１０以上のプログラム可能点を持つことがあ
り、この方法ではすべての表現を記憶するために大量の
メモリを必要とし、その結果、大量のメモリを使用し、
ライブラリ・アクセス時間がそれに比例して遅くなる。
さらに、新しいマクロを組み込むためにライブラリを拡
張するたびに、適切なデコードのためにその新しいマク
ロを認識するようにデコーディング・プログラムも更新
しなければならない。さらに、ライブラリ・マクロの記
憶の仕方は、論理セル内の特定のプログラム可能要素の
論理状態に対応する情報を保持せず、そのような情報は
本質的に使用することができない。

【０００７】もう１つの問題は、従来の方法による回路
空間の非効率的使用に関係する。たとえば、従来のＡＰ
Ｒソフトウェアは、使用可能な論理セルに同時に複数の
マクロを収容することができるかどうかにかかわらず、
使用可能な論理セルに１つの論理セル・マクロしか配置
しない。

【０００８】他の問題は、検証に費用がかかることに関
する。検証によって、検証を行うのに要する時間と検証
結果が得られるようになる設計サイクル内の時点の両方
に関して製品開発サイクル時間全体が大幅に増える。後
者の時点については、検証結果は通常、プログラム可能
ゲート・アレイ全体を設計し終わった後でなければ得ら
れず、したがって誤りが検出された場合には費用のかか
る再設計が必要になる。

【０００９】必要なのは、プログラム可能ゲート・アレ
イで実施された回路の設計、構成、および検証を行う改
良された方法である。

【００１０】

【発明が解決しようとする課題】本発明の目的は、プロ
グラム可能ゲート・アレイで実施された回路の設計、構
成、および検証を行う改良された方法を提供することで
ある。

【００１１】本発明の目的は、マクロ・ライブラリと自
動配置およびルーティング・ソフトウェアと検証ソフト
ウェアとが使用する共通の表現を使用して、プログラム
可能ゲート・アレイで実施された回路の設計、構成、検
証を行う改良された方法を提供することである。

【００１２】本発明の他の目的は、１つの論理セルに複
数の論理セル・マクロを入れる方法を提供することであ
る。

【００１３】

【課題を解決するための手段】本発明の方法は、相互接
続網によって接続可能な、複数のプログラム可能要素を
持つ複数のプログラム可能論理セルを有するプログラム
可能ゲート・アレイを対象とする。この方法は、ａ）論
理セルのプログラム可能要素に関する論理状態情報が別
々に識別可能であることを特徴とする所望の論理セル構
成の論理表現を提供するステップと、ｂ）論理表現を論
理セルの物理表現と組み合わせる（merge）ステップ
と、ｃ）組み合わされた表現の自動的な配置および経路
指定を行い、配置され経路指定されたプログラム可能ゲ
ート・アレイ表現を形成するステップとを含む。この方
法は、配置し、経路指定されたプログラム可能ゲート・
アレイ表現からプログラミング・ビット列を生成するス
テップ、または論理表現が物理表現と整合しているかど
うかを検証するステップ、あるいはその両方のステップ
も含む。

【００１４】

【発明の実施の形態】図１を参照すると、複数の論理セ
ル１２を含むプログラム可能ゲート・アレイ１０のレイ
アウト例が図示されている。この特定の例では、複数の
プログラム可能論理セルが、セルのセクタに分けられた
５６×５６配列の論理セル１２を含み、各セクタが８×
８グループの論理セル１２によって画定されている。ま
た、アレイの周縁に沿って、データ入出力に使用するこ
とができる入出力ピン（Ｉ／Ｏピン）１４も図示されて
いる。さらに、特定のピンは、アレイ１０のプログラム
可能要素をプログラムする構成ピンとして、またはクロ
ック・ピンまたはリセット・ピンとして使用することが
できる。

【００１５】図２を参照すると、図１のアレイのプログ
ラム可能論理セルの１つのセクタ１６が図示されてい
る。１つのセクタ１６は論理セル１８_1,1ないし１８_8,8
を含む。論理セル１８_1,6を参照すると、この論理セル
は縦方向の相互接続導線２０ａおよび２０ｂと横方向の
相互接続導線２２ａおよび２２ｂとによって全体的に囲
まれているのが図示されている。これらの横および縦方
向の相互接続導線はアレイの各行および列の間に配置さ
れ、アレイ内の２つの論理セル間、またはアレイ内の論
理セルと入出力ピンとの間の接続を行う。相互接続導線
が組合わさってプログラム可能アレイの相互接続網全体
を形成する。プログラム可能論理セル内に設けられたプ
ログラム可能要素に加えて、相互接続網内にプログラム
可能要素を設けることができる。相互接続網内のプログ
ラム可能要素には、たとえば、２つの縦方向の導線間で
の信号の伝送を可能にするスイッチング要素２４が含ま
れる。さらに、バス・ターン（図示せず）を使用して、
指定された縦方向と指定された横方向の相互接続導線の
間にプログラム可能相互接続を設けることができる。

【００１６】図３に、論理セル１８と近接相互接続導線
の間で使用可能な接続例を詳細に図示する。相互接続導
線は、セル・アクセス点２６でセル・アクセスを行うこ
とができるローカル・バスＬ１〜Ｌ４と、エクスプレス
・バスＥ１〜Ｅ２と、スーパーバスＳ１とを含む。各バ
スは縦方向と横方向の両方に延びる。図３には、隣接す
る論理セルとの間の複数の直接接続部２８も図示されて
いる。図４は、エクスプレス・バス・ターンとローカル
・バス・ターンとセル・アクセス点と直接接続部とを示
す、図３の記号の凡例である。

【００１７】図５に、様々なプログラム可能要素を有す
るプログラム可能論理セル４０の例を図示する。入力選
択のためのプログラム可能入力マルチプレクサ４２ａ、
４２ｂ、４２ｃ、および４２ｄ（それぞれＥ、Ｆ、Ｇ、
およびＨ）が設けられ、ＳＲＡＭメモリ・ビットＭ１〜
Ｍ１５によって制御されるパス・ゲート・マルチプレク
サを含む。選択可能入力には、たとえばローカル・バス
入力Ｌ１〜Ｌ４、クロック入力ＣＬＯＣＫ、または隣接
論理セルからの直接接続部（たとえばＦ、Ｇ）が含まれ
る。プログラム可能入力インバータ４４ａ、４４ｂ、４
４ｃ、および４４ｄ（これらのインバータの出力をそれ
ぞれＭ、Ｎ、Ｏ、Ｐと呼ぶ）が、プログラム可能入力マ
ルチプレクサ４２によって供給される反転信号または非
反転信号をプログラム可能な方式で選択するように設け
られ、ＳＲＡＭメモリ・ビットＭ１６〜Ｍ１９によって
制御することができる。他のプログラム可能要素には、
構成可能論理ゲート４６ａおよび４６ｂが含まれ、その
それぞれがたとえば図５に示すようにＮＡＮＤ関数また
はＮＯＲ関数など、複数の論理関数のうちの１つを実行
することができる。実行される関数は、たとえばゲート
４６ａおよび４６ｂの制御入力端子にその状態が送られ
るＳＲＡＭメモリ・セルＭ２０をプログラムすることに
よって決めることができる。さらに、下流のプログラム
可能マルチプレクサ４８ａおよび４８ｂを独立して制御
して複数の入力信号のうちのいずれか１つをそれぞれの
論理セル・ノード４９ａおよび４９ｂに供給することが
できる。下流のプログラム可能マルチプレクサ４８ａお
よび４８ｂは、ＳＲＡＭビットＭ２１〜Ｍ２４によって
制御されるパス・ゲート・マルチプレクサを含むことが
できる。また、制御マルチプレクサ５４による制御とト
ライステート・ドライバ５８による駆動に従って、ノー
ド４９ａの信号をローカル・バス（たとえば、Ｌ１〜Ｌ
４）に選択的に送ることができる出力マルチプレクサ５
０も図示されている。マルチプレクサ５０および５４
は、それぞれＳＲＡＭメモリ・セルＭ２５〜Ｍ２８およ
びＭ２９によって制御されるゲートを有するパス・ゲー
ト・トランジスタで実施することができる。また、図５
には直接転送マルチプレクサ６０も図示されており、入
力信号の一部を（任意選択でプログラム可能インバータ
４４で反転させて）出力マルチプレクサ５０に選択的に
渡すために使用することができる。

【００１８】図６に、本発明の方法を高水準で図示した
ブロック図を示す。図６を参照すると、ブロック１００
で、最初のステップは各論理セルの所望の論理構成を、
所望の構成に対応する、論理セルの独立してプログラム
可能な各要素（たとえばプログラム可能な点）の様々な
状態で表し、それによってプログラム可能要素の情報を
別々に識別することができるようにすることを含む。た
とえば、各プログラム可能要素に、その所望のプログラ
ムされた状態を表すより大きなプログラミング・ストリ
ング内の１つまたは複数の明確に異なる各プログラミン
グ・フィールドを割り当てることができる。異なる各プ
ログラミング・フィールドはそれぞれ別々にアクセス可
能である。各プログラミング要素を表す際に、データ圧
縮を可能にするために何らかのレベルの所定のコード化
を行うことが望ましい場合がある。例として、このステ
ップについて後で図１０を参照しながら詳述する。

【００１９】図６を続けて参照すると、ブロック２００
で次のステップは、導き出された論理表現を記憶し、ブ
ロック１００に示すステップで使用したコード化を、ポ
ートの接続、内部配線、使用ゲートなどの物理情報を含
むマクロの物理ライブラリに定義する。言い換えると、
物理ライブラリは、物理ライブラリにとって既知の物理
要素で表される論理表現を定義する。このステップの結
果、所与のライブラリ要素の論理定義と物理定義の両方
を有する組合せ表現（merged representation）ができ
る。この組合せ表現は、前記のプログラミング・ストリ
ング内のフィールドの独立性を維持することに留意され
たい。

【００２０】ブロック３００で、物理ライブラリを検証
して、論理表現と物理要素が確実に整合するようにする
ことができる。この検証ステップについては、図７を参
照しながら後で詳述する。

【００２１】ブロック４００で、組み合わされ検証され
た物理ライブラリの表現をコンパイルし、ＦＰＧＡチッ
プの論理セルの自動的配置および経路指定（ＡＰＲ）を
行うために使用するソフトウェアに供給する。

【００２２】図６を続けて参照すると、ブロック５００
で、組み合わされた論理／物理表現が自動的に配置され
経路指定される。単に物理表現のみを使用する配置およ
び経路指定は一般に当技術分野で周知であり、本明細書
では詳述しない。しかし、組合せ論理／物理表現は、従
来技術のＡＰＲ方法では得られない重要な利点を備え
る。組合せ論理／物理表現は、独立してプログラム可能
な要素ごとに別々のフィールドを維持するため、この自
動配置および経路指定（ＡＰＲ）ステップはそのような
情報を使用して２つの独立した論理関数を単一の論理セ
ル内に配置することができるかどうかを判断することが
でき、したがってより少数の論理セルにより多数の論理
関数を凝縮し、空間を節約することができるので有利で
ある。二重配置が適切な場合の判断の詳細については、
図８を参照しながら詳述する。ＡＰＲステップ５００
で、相互接続網内のプログラム可能要素の所望のプログ
ラミング状態も決定する。このステップが完了すると、
すべての組合せ表現が特定の論理セルに配置され、配置
された論理セル間の特定の相互接続が割り当てられ（た
とえば特定のバスの割り当てやバス・ターンの位置付け
など）、その結果、配置および経路指定されたＰＧＡ表
現になる。

【００２３】ブロック６００で、最終ステップは、配置
され経路指定されたプログラム可能アレイのプログラミ
ング・ビットストリングの生成を含む。このステップに
ついては、後で図９を参照しながら詳述する。

【００２４】コードの使用法の例示の助けとなるよう
に、図５および図１０を参照しながら、本発明の方法全
体の論理セル４０を表すコーディング方式の例について
詳述する。例示をわかりやすくし、明確にするために、
このコーディング方式例は図５に図示する論理セル・ア
ーキテクチャに合わせて作られている。しかし、本明細
書の開示に照らせば、本発明の方法は本明細書に記載の
アーキテクチャには限定されず、適切な変更を加えた任
意のアーキテクチャに容易に適用可能であることが、当
業者ならわかるであろう。

【００２５】図１０には、図５で示されている論理セル
内のプログラム可能要素を表すために使用する複数のフ
ィールドを、各プログラム可能要素の様々な論理状態を
表すために使用する対応するコード化と共に示した表が
図示されている。この特定の実施例では、８個の１ビッ
ト・フィールドを使用するが、様々なサイズのこれより
少ないかまたは多い数のフィールドを使用して様々な論
理セル・アーキテクチャに対応することができる。この
図の例では、プログラム可能要素を表すために使用する
フィールドを示すコードは、任意の十六進文字（たとえ
ば０〜Ｆ）とすることができる。Ｈフィールドは任意選
択であり、単にそれに続くビットの性質（たとえば所定
の方式でコード化されていること）を識別し、ビットの
１グループを次のグループから分離するために使用され
るヘッダ・フィールドに過ぎない。たとえば、１つの文
字を使用して論理セルのコード化方式を示し、別の文字
を使用してＦＰＧＡの境界論理セル付近にある入出力イ
ンタフェースのコード化方式を示すことができる。

【００２６】先頭フィールドは、左側の入力マルチプレ
クサ４２ａおよび４２ｂと、左側のプログラム可能イン
バータ４４ａおよび４４ｂに関する情報を提供する。マ
ルチプレクサ４２ａおよび４２ｂのどちらも使用しない
場合は、インバータ４４ａ（その出力をＭと呼ぶ）およ
び４４ｂ（その出力をＮと呼ぶ）のどちらも使用しない
ことを意味し、割り当てられる十六進コードは「０」で
ある。両方のマルチプレクサＥおよびＦを反転なしで使
用したい場合は、十六進コード「４」を割り当てる。十
六進コード「５」および「６」は、両方のマルチプレク
サＥおよびＦを使用し、そのうちの一方を反転させるこ
とを示す。十六進コード「７」は、両方のマルチプレク
サＥおよびＦを使用し、その出力を両方とも反転させる
ことを示す。

【００２７】２番目のフィールドは、右側の入力マルチ
プレクサ４２ｃおよび４２ｄと、右側のプログラム可能
インバータ４４ｃおよび４４ｄに関する情報を提供し、
先頭フィールドに関して上述したのと同じ規則に従う。

【００２８】上述のコードは、特定の論理セル構成にマ
ルチプレクサＥ、Ｆ、Ｇ、およびＨを使用するかどうか
を示すが、マルチプレクサが複数の使用可能な入力のう
ちのどの入力を選択するかは示さないことがわかるであ
ろう。マルチプレクサＥ、Ｇ、およびＨについては、こ
の選択は一般にＡＰＲアルゴリズムに任される。マルチ
プレクサＦに関しては、フィールド７でさらに構成情報
が供給され、それについては後述する。

【００２９】３番目のフィールドは、構成可能論理ゲー
ト４６ａおよび４６ｂに関する情報を供給する。論理ゲ
ートを使用しない場合は十六進コード「０」を割り当て
る。これを行うのは、たとえば直接転送マルチプレクサ
６０を使用して入力信号をトライステート・ドライバ５
８を介して出力マルチプレクサ５０に直接、選択的に渡
したい場合である。十六進コード「１」および「２」
は、それぞれＮＡＮＤ関数またはＮＯＲ関数を示すため
に割り当てられる。

【００３０】４番目と５番目のフィールドはそれぞれ、
左側のプログラム可能マルチプレクサ４８ａと右側のプ
ログラム可能マルチプレクサ４８ｂに関する情報を供給
する。どちらの場合も、マルチプレクサを使用しない場
合は十六進コード「０」を割り当てる（たとえば「ナ
ル」）。単一段の論理を表す入力、言い換えると、それ
ぞれマルチプレクサ４８ａおよび４８ｂの入力Ｉおよび
Ｊを選択する場合は、十六進コード「１」を割り当て
る。二重段の論理を表す入力、言い換えるとそれぞれマ
ルチプレクサ４８ａおよび４８ｂの入力ＮおよびＸを選
択する場合は、十六進コード「２」を割り当てる。公差
出力を持つ二重段の論理を表す入力を選択した場合、言
い換えると、それぞれマルチプレクサ４８ａおよび４８
ｂの入力ＬおよびＡを選択した場合は、十六進コード
「３」を割り当てる。最後にフィールド４は、直接転送
マルチプレクサ６０を使用する場合は十六進コード
「４」を割り当てる。

【００３１】６番目のフィールドは、出力マルチプレク
サ５０（Ｌマルチプレクサとも呼ぶ）への入力を制御す
る制御マルチプレクサ５４に関する情報を提供する。出
力マルチプレクサ５０をＧマルチプレクサ４２ｃの入力
によって制御したい場合は、十六進コード「１」を割り
当てる。したがって、信号線５２が「１」状態を伝達す
る場合、トライステート・インバータ５８はマルチプレ
クサ４８ａの出力を出力マルチプレクサ５０を介してロ
ーカル・バスに渡すことになる。信号線５２が「０」状
態を伝達する場合には、トライステート・インバータ５
８は高インピーダンス成端をローカル・バス線Ｌ１から
Ｌ４に供給する。ＡＰＲアルゴリズムでマルチプレクサ
４８ａの出力をローカル・バスに送るかどうかを判断す
るようにしたい場合は、６番目のフィールドに十六進コ
ード「０」を割り当てる。

【００３２】最後に、７番目のフィールドは、Ｆマルチ
プレクサ４２ｂの追加の構成情報を供給する。十六進コ
ード「０」は、このマルチプレクサを使用しないかまた
は自動配置および経路指定ソフトウェアを使用して隣接
論理セルからの複数の直接接続またはクロック接続のう
ちのどれを使用するかを決定するために使用することが
できる。十六進コード「１」は、フィードバック入力５
６を選択することを示す。最後に、十六進コード「２」
および「３」をそれぞれ使用して、論理「１」または
「０」を表すそれぞれの入力を選択することを示す。

【００３３】図１１および図１２は共に、Ｉ／Ｏ（入力
／出力）インタフェース７０の例と、論理セルの前述の
コード化方式と類似した対応するコード化方式の例を示
している。図１１を参照すると、Ｉ／Ｏインタフェース
７０はＩ／Ｏ経路指定および制御マルチプレクサ７４に
よって相互接続網７２に結合されている。Ｉ／Ｏインタ
フェース７０は、プログラム可能ドライバ／受信器７６
と、受信器７８と、プルアップ装置８０とプルダウン装
置８２を含む。

【００３４】Ｉ／Ｏインタフェースは、様々な方法で構
成することができ、それぞれが図１２で３つのコード化
フィールドとヘッダ・フィールドで示されている。図１
２を参照すると、Ｈフィールドすなわちヘッダ・フィー
ルドは、その後に続くビットの性質（たとえば所定の方
式でコード化されていること）を示すためと、１グルー
プのビットを次のグループから分離するために使用され
る。この例では、ＨフィールドにはＩが入り、次に続く
ビットがＩ／Ｏインタフェースのコード化方式であるこ
とを示している。

【００３５】フィールド１は、プログラム可能ドライバ
／受信器をドライバまたは受信器あるいはその両方のい
ずれとして構成するかに関する情報を提供する。また、
いくつかのドライバ構成の速度および出力インピーダン
ス・オプションも提供する。具体的には、受信器のみの
構成を示すには十六進コード「４」を使用する。図１２
に示すような様々な速度／出力インピーダンスの組合せ
（たとえば低速／低出力インピーダンス、低速／高出力
インピーダンス、高速／低出力インピーダンス、高速／
高出力インピーダンス）のドライバのみの構成を示すに
は、十六進コード「８」、「９」、「Ａ」、および
「Ｂ」を使用する。十六進コード「Ｃ」〜「Ｆ」を使用
して、ドライバ／受信器を様々な速度／出力インピーダ
ンスの組合せ（たとえば低速／低出力インピーダンス、
低速／高出力インピーダンス、高速／低出力インピーダ
ンス、高速／高出力インピーダンス）のドライバ／受信
器二重機能用に構成することができる。

【００３６】フィールド２は、どのような種類のドライ
バ構成を使用するかに関する情報を提供する。具体的に
は、十六進コード「０」で標準ドライバを示し、十六進
コード「１」および「２」を使用してそれぞれトライス
テート・ドライバとオープンドレイン・ドライバを示す
ことができる。

【００３７】フィールド３は、受信器／ドライバ７６を
プルアップ装置８０またはプルダウン装置８２と組み合
わせて使用するかどうかに関する情報を提供する。十六
進コード「０」は、プルアップ装置もプルダウン装置も
使用しないことを示す。十六進コード「１」はプルアッ
プ装置８０を使用することを示す。十六進コード「２」
はプルダウン装置８２を使用することを示す。

【００３８】図７を参照しながら、図６のステップ３０
０に示す物理ライブラリの検証の詳細について以下に詳
述する。全般的に図７の左側は論理セルの物理モデルに
関わり、図７の右側は論理セルの論理属性に関わる。

【００３９】ステップ３１４で、ステップ３０８で定義
した特定のコード（たとえば図１０を参照しながら前述
したのと同様のコード）と、ステップ３１０で定義した
そのコードに関連づけられた特定の構造体（たとえば汎
用論理セルアーキテクチャ内の特定の入力マルチプレク
サ、特定の論理ゲートなど）と、ステップ３１２で定義
したそのコードおよび構造体に関連づけられた論理関数
とを組み合わせて、特定の物理ライブラリ要素を定義す
る。ステップ３１４で、これらの定義のそれぞれを特定
の物理ライブラリ要素に組み込む。

【００４０】ステップ３１４で定義した特定の物理ライ
ブラリ要素のために、定義に組み込んだ論理関数と構造
体に従って、ステップ３１６で特定の真理値表を生成
し、ステップ３２０で特定の論理関数スキマティックを
生成する。この特定の論理関数スキマティックに基づい
て、ステップ３２２で論理モデル（たとえば論理式）を
生成する。ステップ３１８で、論理モデルと真理値表を
比較して、論理モデルの正確度を検証する。不一致が見
つかった場合は、手作業またはその他の方法で適切な修
正を加えてから検証を繰り返すことができる。

【００４１】少なくともステップ３０８、３１０、およ
び３１２と並行して行うことができるステップ３０２
で、汎用論理セルの物理モデル（たとえば、プログラム
可能要素に特定の論理状態を割り当てない、図５に示す
ような論理セル・アーキテクチャの物理モデル）を使用
して、そのアーキテクチャで可能なあらゆる組合せと順
列をテストするように作成されたテスト・パターンの網
羅的なセットを生成する。ステップ３０４で、ステップ
３０８で定義した特定のコードに基づいて、このテスト
・パターンの網羅的なセットの中から、その特定のコー
ドをテストするの適合した特定のテスト・パターンと期
待出力値を選択する。

【００４２】最後に、ステップ３０６で、特定のコード
のために選択したテスト・パターンを、検証済み論理モ
デルに適用し、期待出力値と比較して、物理ライブラリ
要素の定義の検証を完了し、その結果、検証され組み合
わされた物理／論理表現ができる。

【００４３】図８を参照しながら、前に図６のステップ
５００の説明で言及した自動配置および経路指定の詳細
を以下に説明する。まず、ステップ５０２で、未占有論
理セルに特定の組合せ物理／論理表現（たとえば第１の
コード）を割り当てる。ステップ５０４で、（たとえば
図１０を参照しながら前述したように）そのコード内の
特定のフィールドを所定の意味に従って解釈する。ステ
ップ５０６で、解釈したコードと１組の配線規則５０８
に基づいて、それぞれ左側のマルチプレクサ（４２ａ、
４２ｂ、４８ａ）と右側のマルチプレクサ（４２ｃ、４
２ｄ、４８ｂ）に関して割り当てられた配線接続を表す
第１および第２の配線カウンタをしかるべく増加させ
る。ステップ５１２で、所望の配線経路のタイプと配線
規則５０８に基づいて配線カウンタを再びしかるべく増
加させる。ステップ５１６で、配線競合、すなわち同じ
経路を複数回使用する要求がないかどうかをＡＰＲによ
って調べる。競合がない場合、ＡＰＲソフトウェアはそ
の論理セルを経路指定する。競合する配線がある場合
は、別の方法を再試行する。

【００４４】ブロック５２４で、所定の組合せ規則５２
０に基づいて、ＡＰＲアルゴリズムによって、第２の組
合せ論理／物理表現５２２（たとえば第２のコード）を
前に配置した組合せ表現、たとえば第１のコードと単一
の論理セルに同時に配置することができるかどうかを判
断する。ＡＰＲは、前に配線した論理セルの全部または
一部を配線カウンタの状態に基づいて検査することがで
きる。組合せ規則に違反することなく第２のコードの配
置と経路指定を行うことができる場合、ステップ５２６
で第２のコードを前に配線した論理セルに割り当てる。
ステップ５２８で、第２のコード内の特定のフィールド
をステップ５０４と同様にして解釈する。ステップ５３
０で、解釈したコードと配線規則５０８に基づいて配線
カウンタを増加させる。ステップ５２４で第２のコード
を前に配線したセルに配置し経路指定することができな
いと判断された場合、未占有論理セルに割り当ててステ
ップ５０２、５０４、５０６、５１２、５１６、および
５１８と同様の方式で配線する。

【００４５】図９を参照しながら、前に図６のステップ
６００の説明で言及したプログラミング・ビット列の構
築の詳細を以下に説明する。ステップ６０２で、組合せ
規則５２０に基づいてコードを検証する。具体的にはコ
ードを検査してどのような種類の要素（たとえば論理セ
ルまたはＩ／Ｏセルなど）を表しているかを調べ、長さ
と値がその種類の要素にとって有効であることを確認す
る。ステップ６０６で、フィールド値内の十六進数の整
数値に従って、コードの各フィールドに二進ビットを割
り当てる。たとえば、十六進コードＡは二進形式では１
０１０と表される。ステップ６０８で、各プログラム可
能要素の所定の許容される状態に基づいて各プログラム
可能要素のビット値を検証する。たとえば、特定のフィ
ールドの許容十六進コードが８（整数値＝８、二進値＝
１０００）の場合、Ａ（整数値＝１０、二進値＝１０１
０）とＣ（整数値＝１２、二進値＝１１００）とＥ（整
数値＝１４、二進値＝１１１０）の場合、最下位ビット
と最上位ビットをテストして二進値がこの４つの許容可
能状態のうちの１つであることを確認する。ステップ６
１２で、各セルの二進ビットを組み合わせて所定の順序
を有するビット列にする。

【００４６】本発明の方法には様々な利点がある。プロ
グラム可能ゲート・アレイを構成する際に行う様々なタ
スクに一貫性のある表現を使用することによって、効率
性が得られる。第１に、物理ライブラリに必要なメモリ
量が少なくなり、新しいマクロを組み込むためのライブ
ラリの拡張がより簡単になる。第２に、物理ライブラリ
は、論理セルまたはＩ／Ｏインタフェース内の特定のプ
ログラム可能要素の論理状態に対応する情報を保持し、
それによってその情報を検証時と自動配置および経路指
定時とビット列生成時に使用することができるようにな
り、新しいマクロを組み込むためにこれらのタスクを行
うのに使用する各ソフトウェア・プログラムを変更する
必要がない。このような情報を検証に使用することがで
きるようにすることによって、設計プロセスの初期に検
証を完了することが可能になる。このような情報をＡＰ
Ｒに使用することができるようにすることによって、単
一の論理セルに２つの独立した論理関数を配置すること
が可能になる。

【００４７】アレイをプログラム可能にする様々な技法
が当業者には周知である。本明細書に記載のプログラム
可能アレイの例に示すようなＳＲＡＭメモリ・セルの使
用に加えて、それらの様々な技法のいずれでも本発明の
方法と組み合わせて使用することができる。たとえば、
ヒュージブル・リンクまたはアンチヒューズを使用して
永久（不揮発性）プログラミングを実現することができ
る。消去可能プログラム可能読取り専用メモリ（ＥＰＲ
ＯＭ）および電気的消去可能プログラム可能読取り専用
メモリ（ＥＥＥＰＲＯＭ）デバイスを使用して半永久プ
ログラミングを実現することができる。ＥＰＲＯＭとＥ
ＥＰＲＯＭは両方とも電気的にプログラム可能であり、
電力が除去されてもその状態を保持する。しかし、特別
な消去手続きを使用してこれらのデバイスを再構成する
ことができる。最後に、全面的にプログラム可能であ
り、再プログラム可能であるが、電力が除去された場合
そのプログラムされた状態を失う揮発性ランダム・アク
セス・メモリ（ＲＡＭ）デバイスも使用可能である。

【００４８】本発明の方法は、コンピュータ・プログラ
ムを含む、機械によって読み取ることができ機械によっ
て実行可能なプログラム記憶装置内で実施することがで
きる。

【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５０】（１）相互接続網によって接続可能で、複
数のプログラム可能要素を含む複数のプログラム可能論
理セルを含むプログラム可能ゲート・アレイを構成する
方法であって、論理セルのプログラム可能要素の論理状
態情報が別々に識別可能であることを特徴とする、所望
の論理セル構成の論理表現を提供するステップと、論理
表現を論理セルの物理表現と組み合わせるステップと、
組み合わされた表現の自動的な配置および経路指定を行
い、配置され経路指定されたプログラム可能ゲート・ア
レイ表現を形成するステップとを含む方法。 （２）配置され経路指定されたプログラム可能ゲート・
アレイ表現からプログラミング・ビット列を生成するス
テップをさらに含む、上記（１）に記載の方法。 （３）論理表現が物理表現と整合していることを検証す
るステップをさらに含む、上記（１）に記載の方法。 （４）論理表現が物理表現と整合していることを検証す
るステップをさらに含む、上記（２）に記載の方法。 （５）検証するステップが、特定の論理表現と特定の構
造定義と特定の論理関数とで表して物理ライブラリ要素
を定義するステップと、ライブラリ要素定義に基づいて
論理モデルを作成するステップと、論理モデルの正確さ
を検証するステップと、汎用論理セル物理モデルに基づ
いて１組のテスト・パターンを生成するステップと、論
理表現に基づいて選択されたテスト・パターンを、検証
した論理モデルに適用し、テスト出力値を生成するステ
ップと、テスト出力値を期待出力値と比較するステップ
とを含むことを特徴とする、上記（２）に記載の方法。 （６）自動的な配置と経路指定を行うステップが、組み
合わされた表現を検査して２つの独立した論理関数を単
一の論理セル内に配置することができるかどうかを判断
するステップを含むことを特徴とする、上記（１）に記
載の方法。 （７）独立した論理関数の１つが識別関数であることを
特徴とする、上記（６）に記載の方法。 （８）論理表現が所定の順序で配置された十六進コード
のグループを含み、各十六進コードが１つまたは複数の
プログラム可能要素の論理状態を記述することを特徴と
する、上記（１）に記載の方法。 （９）ビット列を生成するステップが、配置され経路指
定されたプログラム可能ゲート・アレイ表現が所定の組
合せ規則と整合していることを確認するステップを含む
ことを特徴とする、上記（２）に記載の方法。 （１０）相互接続網によって接続可能で複数のプログラ
ム可能要素を含む複数のプログラム可能論理セルを含む
プログラム可能ゲート・アレイを構成する方法のステッ
プを行うために機械によって実行可能な命令から成るプ
ログラムを有形に実施する機械可読プログラム記憶装置
であって、前記方法は、論理セルのプログラム可能要素
の論理状態情報が別々に識別可能であることを特徴とす
る、所望の論理セル構成の論理表現を提供するステップ
と、論理セルの物理表現と論理表現を組み合わせるステ
ップと、組み合わされた表現の自動的な配置と経路指定
を行い、配置され経路指定されたプログラム可能ゲート
・アレイ表現を形成するステップとを含む、プログラム
記憶装置。 （１１）前記方法が、配置され経路指定されたプログラ
ム可能ゲート・アレイ表現からプログラミング・ビット
列を生成するステップをさらに含むことを特徴とする、
上記（１）に記載のプログラム記憶装置。 （１２）前記方法が、論理表現が物理表現と整合してい
ることを検証するステップをさらに含むことを特徴とす
る、上記（１）に記載のプログラム記憶装置。 （１３）前記方法が、論理表現が物理表現と整合してい
ることを検証するステップをさらに含むことを特徴とす
る、上記（２）に記載のプログラム記憶装置。 （１４）検証する前記方法ステップが、物理ライブラリ
要素を特定の論理表現と特定の構造定義と特定の論理関
数とで表して定義するステップと、ライブラリ要素定義
に基づいて論理モデルを作成するステップと、論理モデ
ルの正確さを検証するステップと、汎用論理セル物理モ
デルに基づいて１組のテスト・パターンを生成するステ
ップと、論理表現に基づいて選択されたテスト・パター
ンを検証された論理モデルに適用してテスト出力を生成
するステップと、テスト出力値を期待出力値と比較する
ステップとを含むことを特徴とする、上記（２）に記載
のプログラム記憶装置。 （１５）自動的な配置と経路指定を行う方法ステップ
が、組み合わされた表現を検査して２つの独立した論理
関数を単一の論理セル内に配置することができるかどう
かを判断するステップを含むことを特徴とする、上記
（１）に記載の記憶装置。 （１６）独立した論理関数の１つが識別関数であること
を特徴とする、上記（６）に記載の記憶装置。 （１７）所定の順序で配列された論理表現が十六進コー
ドのグループを含み、各十六進コードが１つまたは複数
のプログラム可能要素の論理状態を記述することを特徴
とする、上記（１）に記載の記憶装置。 （１８）ビット列を生成する方法ステップが、配置され
経路指定されたプログラム可能ゲート・アレイ表現が所
定の組合せ規則と整合していることを確認するステップ
を含むことを特徴とする、上記（２）に記載の記憶装
置。

【図面の簡単な説明】

【図１】複数のプログラム可能論理セルを有するプログ
ラム可能ゲート・アレイの例を示す図である。

【図２】その中に配列された複数のプログラム可能論理
セルを有するプログラム可能ゲート・アレイと、プログ
ラム可能論理セル間を接続する相互接続網の例の一部を
示す図である。

【図３】図２に示す１つのプログラム可能論理セルとそ
れを囲む相互接続網との間の接続を示す図である。

【図４】図３で使用している記号の凡例を示す図であ
る。

【図５】複数のプログラム可能要素を有する単一の論理
セルを示す図である。

【図６】本発明の方法のステップを高水準で示すフロー
・チャートである。

【図７】図６に示す検証ステップ３００の詳細を示すフ
ロー・チャートである。

【図８】図６に示すＡＰＲステップ５００の詳細を示す
フロー・チャートである。

【図９】図６に示すビット列生成ステップ６００の詳細
を示すフロー・チャートである。

【図１０】図５に示す論理セルのコード化方式の例を示
す図である。

【図１１】入出力セルの例を示す図である。

【図１２】図１１の入出力セルに対応するコード化方式
の例を示す図である。

【符号の説明】

１０ プログラム可能ゲート・アレイ １２ 論理セル １４ 入出力ピン １６ セクタ １８ 論理セル ２６ セル・アクセス点 ２８ 直接接続部 ４２ プログラム可能入力マルチプレクサ ４４ プログラム可能入力インバータ ４６ 論理ゲート ４８ プログラム可能マルチプレクサ ５０ 出力マルチプレクサ ５４ 制御マルチプレクサ ５８ トライステート・インバータ ６０ 直接転送マルチプレクサ ７０ Ｉ／Ｏインタフェース

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/82 Ｔ (72)発明者 エリック・アーネスト・ミルハム アメリカ合衆国05401 バーモント州バ ーリントンノース・アベニュー 33 ナ ンバー４ (72)発明者 ガルサン・イェーサー アメリカ合衆国05403 バーモント州サ ウス・バーリントン ストーンヘッジ・ ドライブ ディー16 (56)参考文献 特開 平６−232259（ＪＰ，Ａ) 特開 平８−237110（ＪＰ，Ａ) 特開 平９−246954（ＪＰ，Ａ) 特開 平９−127201（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50 H03K 19/177

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】相互接続網によって接続可能で、複数のプ
   ログラム可能要素を含む複数のプログラム可能論理セル
   を含むプログラム可能ゲート・アレイを構成する方法で
   あって、 論理セルのプログラム可能要素の論理状態情報が別々に
   識別可能であることを特徴とする、所望の論理セル構成
   の論理表現を提供するステップと、 前記論理表現を論理セルの物理表現と組み合わせるステ
   ップと、 組み合わされた表現の自動的な配置および経路指定を行
   い、配置され経路指定されたプログラム可能ゲート・ア
   レイ表現を形成するステップとを含む方法。
2. 【請求項２】前記配置され経路指定されたプログラム可
   能ゲート・アレイ表現からプログラミング・ビット列を
   生成するステップをさらに含む、請求項１に記載の方
   法。
3. 【請求項３】前記論理表現が前記物理表現と整合してい
   ることを検証するステップをさらに含む、請求項１また
   は２に記載の方法。
4. 【請求項４】前記検証するステップが、 特定の論理表現と特定の構造定義と特定の論理関数とで
   表して物理ライブラリ要素を定義するステップと、 ライブラリ要素定義に基づいて論理モデルを作成するス
   テップと、 論理モデルの正確さを検証するステップと、 汎用論理セル物理モデルに基づいて１組のテスト・パタ
   ーンを生成するステップと、 論理表現に基づいて選択されたテスト・パターンを、検
   証した論理モデルに適用し、テスト出力値を生成するス
   テップと、 テスト出力値を期待出力値と比較するステップとを含む
   ことを特徴とする、請求項３に記載の方法。
5. 【請求項５】自動的な配置と経路指定を行うステップ
   が、組み合わされた表現を検査して２つの独立した論理
   関数を単一の論理セル内に配置することができるかどう
   かを判断するステップを含むことを特徴とする、請求項
   １に記載の方法。
6. 【請求項６】論理表現が所定の順序で配置された十六進
   コードのグループを含み、各十六進コードが１つまたは
   複数のプログラム可能要素の論理状態を記述することを
   特徴とする、請求項１に記載の方法。
7. 【請求項７】前記ビット列を生成するステップが、配置
   され経路指定されたプログラム可能ゲート・アレイ表現
   が所定の組合せ規則と整合していることを確認するステ
   ップを含むことを特徴とする、請求項２に記載の方法。